JP4204855B2

JP4204855B2 - サージ吸収装置およびサージ吸収回路

Info

Publication number: JP4204855B2
Application number: JP2002351376A
Authority: JP
Inventors: 健七郎三島
Original assignee: Otowa Electric Co Ltd
Current assignee: Otowa Electric Co Ltd
Priority date: 2002-12-03
Filing date: 2002-12-03
Publication date: 2009-01-07
Anticipated expiration: 2022-12-03
Also published as: JP2004185982A

Description

【０００１】
【発明の属する技術分野】
この発明は、サージ吸収装置、特に各種の電気機器や電子機器を、雷サージや、回路中に設置された機器によって生じる開閉サージ等から保護することに好適なサージ吸収装置およびサージ吸収回路に関する。
【０００２】
【従来の技術】
近年、産業用および民生用の各種機器の制御機能部分等が半導体化されて来ている。そして、家庭用電気機器たとえば空調装置や調理関連機器等についても急速に半導体技術が導入され、さらにはそれらをネットワークに組み入れてその利便性を高めるために、いわゆる情報家電システムの実用化が進められている。
【０００３】
半導体素子については、集積度の向上とそれによる内部パターンの微細化に伴って、その駆動電圧の低下および消費電力の低減等の取組が進められており、サージ等に対する耐性が一層低くなる傾向にある。
【０００４】
一般に、雷サージや開閉サージ等のサージから電気機器や電子機器を防護するために、電圧依存性非線形素子（バリスタ）や放電ギャップ素子（以下これらをアレスタ素子と総称する）を、単独であるいはそれらを組み合わせて、電力供給系や情報伝送系のラインとアースとの間やライン間に接続することが広く行われている。上述したように、機器のサージ耐性の低下に伴って、これら素子にはこれまでよりも低い電圧レベルで動作することが求められる一方で、機器としての絶縁性能を少なくともこれまでと同等レベルに維持しなければならない。そのためには、電気機器や電子機器の絶縁性能を試験する際、アレスタ素子が試験電圧で導通しないような方策が必要となる。
【０００５】
ところで、機器の絶縁性能を試験するための代表的な方法として、電源ラインとアースとの間からアレスタ素子をいったん切り離してそれに電圧が印加されないようにして試験電圧を印加するという方法がある。この方法によれば、試験電圧よりも低い放電開始電圧のアレスタ素子を使用しても、絶縁性能試験を行うことができるという利点がある。ところが、この方法によれば、試験の際に上述のようなアース接続の切り離しという煩雑な作業が必要になり、また、試験後にはそれを接続し直さなければならないという煩わしさがあり、接続忘れのおそれもある。
【０００６】
その試験手順の煩雑さを解消するために、アレスタ素子に対して常閉接点を備えたリレー装置を直列に接続しておき、絶縁性能試験の際には、試験に先立ってこのリレー装置をオフにして、アレスタ素子を一時的に電源ラインとアースとの間から切り離すという構成の装置が提案されている（例えば、特許文献１参照）。あるいは、絶縁性能試験が電源ライン同士を短絡した状態で行われることに着目して、常開型のリレー装置を使用し、その励磁コイルを電源ライン間に接続するとともに、接点機構部をアレスタ素子に直列に接続しておき、機器の絶縁性能試験時には接点機構部がオフ状態、通常の使用状態ではオン状態となるよう構成した装置も提案されている（例えば、特許文献２参照）。
【０００７】
さらに他の方法として、アレスタ素子をバリスタと放電ギャップ素子とを直列に接続して構成し、放電ギャップ素子の放電開始電圧を絶縁性能試験に耐えることができる電圧とする方法がある。この方法には、絶縁性能試験時にアレスタ素子を切り離す必要はないという利点があるものの、サージ電圧印加レベルが放電ギャップ素子の放電開始電圧によって決まることから，非常に高くなってしまい、半導体素子を搭載した電気機器や電子機器に適用するには実際的ではない。さらに、電源ラインとアースとの間のサージに対する絶縁を高めなければならず、また、絶縁トランスを使用するときには、その一次巻線と二次巻線との間の容量結合によるサージ減衰量を低くする絶縁設計が必要となり、適用機器のコストアップを招く。
【０００８】
したがって、サージ抑制レベルを低く保持しながら、絶縁性能に優れた機器を実現するためには、前者の方法が後者の方法に比べてより実際的である。
【０００９】
【特許文献１】
特開２００１−２８６０５７号公報第３−４ページ図１−４
【特許文献２】
特開平８−２０５３９３号公報第２−３ページ図１、図４、図５
【００１０】
【発明が解決しようとする課題】
前者の方法を具体化した装置によれば、試験時にリレーを動作させることによってアレスタ素子を電源・アース間から切り離し、試験終了後にそれを復帰させることから、絶縁性能試験の作業がきわめて容易となる。ところが、試験時にのみ使用するための装置を新たに付加しなければならず、そのために機器の構成が複雑となり、使用機器が大型化する。また、接点機構を備えていることから、信頼性の高いリレー装置を使用しなければならず、そのために使用機器がコスト高となってしまう。
【００１１】
このようなことから、各種機器に使用される半導体素子の駆動電圧のより一層の低下、さらには情報家電システムに適した新たな機器の実用化を促進するためには、これまでよりも低い電圧レベルのサージから機器を保護することができ、さらには電源ライン・アース間からアレスタ素子を切り離さずに絶縁性能試験を行うことができる装置や回路の実現が、強く望まれ、さらに上述の動向はサージ電流の大きさに影響されることなくサージ電圧を所定の電圧以下に抑制することが必要とされ、特にこれは電源ライン間についてより強く望まれている。
【００１２】
この発明は、このような課題を解決することができたもので、絶縁性能が高く、サージに対してはそれを低い電圧に抑制することができ、かつ機器のアース接続を切り離すことなく絶縁性能試験を行うことができるサージ吸収装置ならびにサージ吸収回路を提供する。
【００１３】
【課題を解決するための手段】
この発明のサージ吸収装置は、第１の放電ギャップを構成する第１，第２の電極と、第２の電極との間で、第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する、第１，第２の電極間に接続された第１のインピーダンス素子、ならびに、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する、第２，第３の電極間に接続された第２のインピーダンス素子を備え、第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とする。
【００１４】
この発明のサージ吸収装置は、第１の放電ギャップを構成する第１，第２の電極と、第２の電極との間で、第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、一方の端子が第１の電極に接続された電圧依存性非線形素子、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する、放電ギャップ素子の第１の電極と電圧依存性非線形素子の他方の端子との間に接続された第１のインピーダンス素子、ならびに、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する、第２，第３の電極間に接続された第２のインピーダンス素子を備え、第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とする。
【００１５】
この発明のサージ吸収回路は、第１の放電ギャップを構成する第１，第２の電極と、第２の電極との間で、第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、第１の電極と第１のラインとの間に接続された電圧依存性非線形素子、第２の電極と第１のラインとの間に接続された、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する第１のインピーダンス素子、ならびに、第３の電極と第２の電極との間に接続された、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する第２のインピーダンス素子を備え、第３の電極がアースに接続され、第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とする。
【００１６】
この発明のサージ吸収回路は、第１の放電ギャップを構成する第１，第２の電極と、第２の電極との間で、第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、第１の電極と複数のラインとの間にそれぞれ接続された複数個の電圧依存性非線形素子、第２の電極と複数のラインとの間にそれぞれ接続された、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する複数個の第１のインピーダンス素子、ならびに、第２の電極と前記第３の電極との間に接続された、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する第２のインピーダンス素子を備え、さらに第３の電極がアースに接続され、第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とする。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。
【００１８】
（実施の形態１）
【００１９】
図１は実施の形態１としてのサージ吸収装置を説明するための図で、図の（Ａ）は装置の構造の概念図、（Ｂ）はその等価回路図である。
【００２０】
このサージ吸収装置は、図（Ａ）に示すように、放電ギャップ素子１と、第１のインピーダンス要素としてのキャパシタ２と、第２のインピーダンス要素としてのインダクタ３とで構成されている。キャパシタ２は、インピーダンスが高周波数領域では低く、低周波数領域では高いという周波数−インピーダンス特性を持つ。またインダクダンス３は、それとは反対の周波数−インピーダンス特性を示し、インピーダンスが高周波数領域では高く、低周波数領域で低い。
【００２１】
放電ギャップ素子１は、長さの異なる２個の絶縁性筒状体４，５と、これらを気密な状態で連結する環状の電極６と、筒状体４，５の開口端をそれぞれ封止する電極７，８とで構成され、さらにその内部には不活性ガスたとえばアルゴン、ヘリウム、またはその混合ガス等、もしくはＳＦ₆等が所定の圧力で封入されている。
【００２２】
筒状体４，５はセラミックスたとえばアルミナ磁器またはガラスで構成され、その形状は円筒状、四角形筒状または多角形の筒状をしている。電極６，７，８は融点の高い金属たとえばタングステン、タンタル、モリブデン、ニオブ、およびバナジウム等や、それよりも比較的融点の低いクロムやチタン、鉄、コバルト、ニッケル、マンガン、銅、アルミニウム等、さらにはそれらの合金で構成される。そして、電極６は円環状をなし、その内径が筒状体の４，５の内径よりも小さく、外径が筒状体４，５の外径と等しいかそれよりも大きい。電極７，８は、その形状がディスク状で、互いに対向する面側に突起部を有する。なお、それらはキャップ状であってもよく、外観形状が放電開始電圧に影響を与えないものであれば、特にその形状が制約されるものでない。
【００２３】
電極６，７によって第１の放電ギャップ９が形成され、また電極６，８によって第２の放電ギャップ１０が形成される。それぞれのギャップ長すなわち電極間距離は放電開始電圧に応じて設定されている。この例では、筒状体４の寸法を筒状体５よりも長くすることで電極７，６間距離を電極６，８間距離よりも大として、放電ギャップ９の放電開始電圧が放電ギャップ１０のそれよりも高くなるよう構成している。これによって、電極７，６間の放電開始電圧を所定の絶縁性能試験に耐え得る電圧とし、電極６，８間のそれをサージ抑制レベルの電圧としている。
【００２４】
キャパシタ２およびインダクタ３のそれぞれの一方の電極は、放電ギャップ素子１の電極６に接続されている。そして、キャパシタ２の他方の電極は放電ギャップ素子１の電極７と端子１１とに接続され、また、インダクタ３の他方の電極は放電ギャップ素子１の電極８と端子１２とに接続されている。すなわち、この実施の形態のサージ吸収装置においては、キャパシタ２およびインダクタ３が放電ギャップ９および放電ギャップ１０とそれぞれ並列に接続されている。
【００２５】
この装置の端子１１と端子１２との間に試験電圧を印加すると、キャパシタ２とインダクタ３のそれぞれにはインピーダンス比に応じて分圧された電圧が印加される。
【００２６】
試験電圧の周波数をｆとし、キャパシタ２の容量をＣ、インダクタ３のインダクタンスをＬとすれば、キャパシタ２のインピーダンスＸ_Cとインダクタ３のインピーダンスＸ_Lはそれぞれ次の関係式で表される。
【００２７】
Ｘ_C＝１／（２πｆＣ）
【００２８】
Ｘ_L＝２πｆＬ
【００２９】
試験電圧をＶとし、キャパシタ２およびインダクタ３による分圧電圧をそれぞれＶ_C，Ｖ_Lとすると、それらは次の関係式で表される。
【００３０】
Ｖ_C＝｛Ｘ_C／（Ｘ_C ²＋Ｘ_L ²）^1/2｝・Ｖ
【００３１】
Ｖ_L＝｛Ｘ_L／（Ｘ_C ²＋Ｘ_L ²）^1/2｝・Ｖ
【００３２】
絶縁性能試験で商用電源周波数の交流電圧Ｖ_INを試験電圧として端子１１，１２間に印加すると、その周波数が低いため、電圧Ｖ_INは実質的にキャパシタ２に印加されることになり、インダクタ３にはほとんど印加されない。すなわち、電極７，６間すなわち第１の放電ギャップ９に実質的に電圧Ｖ_INと等しい電圧が印加され、電極６，８間すなわち第２の放電ギャップ１０には、それに比べてきわめて低い電圧が印加されることになる。これから明らかなように、機器の絶縁性能はキャパシタ２と並列に接続される放電ギャップ９の特性に依存する。したがって、この形態の装置によれば、インダクタ３と並列に接続される放電ギャップ１０の放電開始電圧に比べて非常に低く設定した放電ギャップ素子１を使用して、端子１１，１２をアース接続から切り離すことなく適切な絶縁試験を行うことができる。
【００３３】
交流電圧Ｖ_INが放電ギャップ９の放電開始電圧よりも高い過電圧であるときには、その電圧が端子１１，１２間に印加されると、放電ギャップ素子１の放電ギャップ９において放電が発生し、それがトリガとなってただちに電極７，８間で放電が生じて、過電圧を吸収する。無論、過電圧が直流であっても、この形態の装置は同じ応答動作をし、それが機器に組み込まれているときには、それを過電圧から保護する。
【００３４】
一方、サージ試験電圧、たとえば周波数１００ｋＨｚのサージ電圧Ｖ_SURを端子１１，１２間に印加すると、キャパシタ２とインダクタ３との直列接続体において、そのほとんどがインダクタ３に印加されることになり、キャパシタ２への印加電圧はきわめて低い値となる。このため、サージ電圧Ｖ_SURは電極６，８間すなわち放電ギャップ１０に実質的に印加されることになり、電極７，６間すなわち放電ギャップ９にはそれに比べてきわめて低い電圧が印加される。
【００３５】
電圧Ｖ_SURが放電ギャップ１０の放電開始電圧以上であるとき、まずこのギャップ１０で放電が発生し、それがトリガとなってただちに電極７，８間に放電が生じる。これによって端子１１，１２間に印加されるサージ電圧が素子１の電極７，８間の放電維持電圧のレベルに抑制されることから、この形態の装置はそれが組み込まれた機器を過大なサージから保護する。さらに、キャパシタ２とインダクタ３とがサージ周波数成分で共振するよう回路定数を選定することで、放電ギャップ１０におけるサージ応答性を高めることができる。
【００３６】
一例として、キャパシタ２に容量０．０１μＦのキャパシタを、またインダクタ３にインダクタンス０．８Ｈのインダクタンスを使用して、周波数６０Ｈｚの交流電圧１６００Ｖを印加したとき、キャパシタ２による分圧は約１５９８Ｖ、インダクタ３による分圧は約２Ｖであった。すなわち、放電ギャップ９側に実質的に全電圧が印加され、放電ギャップ１０側の印加電圧はきわめて低く、絶縁性能が放電ギャップ９の放電特性に依存していることがわかる。次に、周波数１００ｋＨｚのサージ電圧１０００Ｖを印加したときには、インダクタ３による分圧が約１０００Ｖとなって、キャパシタ２による分圧は１Ｖにも達せず、放電ギャップ１０側に実質的に全電圧が印加された。これから、サージ抑制電圧は放電ギャップ１０の放電特性によって決まることがわかる。
【００３７】
そして、少なくとも電極８をタングステンやモリブデン等の高融点材料に比べて比較的融点の低い金属たとえば銅やアルミニウム等で構成し、または電極表面を被覆したり、さらには電極表面を粗面化したり、表面に突起を設けたりすることで、電極６，８間の放電開始を低下させ、電極７，８間の放電を確実に発生させ、素子１によるサージ抑制効果を高めることができる。
【００３８】
通常の使用状態においては、上述からも明らかなように、その電圧はキャパシタ２側、すなわち放電開始電圧の高い放電ギャップ１０に実質的に印加される。放電ギャップ１０はこの通常使用時の電圧に十分に耐えることができる。
【００３９】
このように、実施の形態１の装置によれば、キャパシタ２が並列に接続される側の放電ギャップ９の放電開始電圧を、それが組み込まれる機器に対する絶縁性能試験に適合した電圧とする、すなわち絶縁性能試験に耐え得る電圧とすることで、これまでのように電源ラインとアースラインとを切り離すことなく、その試験を行うことができる。また、インダクタ３が並列に接続される側の放電ギャップ１０については、絶縁性能試験電圧を特に考慮することなく、その放電開始電圧を所望のサージの抑制電圧レベルに応じて非常に低い値に設定することが可能となり、適用機器に求められるサージ耐性をきわめて容易に実現することができる。
【００４０】
したがって、半導体素子等の耐電圧特性のきわめて低い素子を使用した機器についても、絶縁性能がよく、サージに対してはそれを損傷から保護するのに十分な低いレベルに抑制することができることから、電気機器や電子機器の耐サージ信頼性を高めることができるだけでなく、今後普及すると考えられる情報家電機器に組み込むことで高い信頼性を保持させることができる。そして、情報伝送システムのような比較的ライン間インピーダンスの高いシステムでは、過電圧や過大電圧サージに応じてこの形態の装置が動作しても、ラインインピーダンスによる電圧降下によって続流の発生が抑圧され、復帰する。
【００４１】
（実施の形態２）
【００４２】
図２は実施の形態２としてのサージ吸収装置を説明するための図で、その（Ａ）は装置の構造の概念図、（Ｂ）はその等価回路図である。
【００４３】
この形態が、上述の実施の形態１と最も異なるところは、放電ギャップ素子１の電極７と端子１１との間にバリスタ１３を挿入接続し、これによって放電ギャップ素子１の放電後の続流を遮断できる構成としたことである。なお、図において、実施の形態１における構成要素と対応するものには同じ符号を付した。
【００４４】
絶縁性能試験時の電圧は、放電ギャップ９とバリスタ１３との直列接続体に主として印加されることから、このサージ吸収装置を使用する電気機器または電子機器の使用電圧を考慮して、それに適合した特性の放電ギャップ９をもつ放電ギャップ素子１と電圧依存性非線形素子であるバリスタ１３とを使用する。バリスタ１３には、たとえば酸化亜鉛バリスタを使用することができる。
【００４５】
この形態の装置において、周波数の低い交流電圧または直流電圧は実質的にバリスタ１３と素子１の放電ギャップ９との直列接続体に印加され、一方、それに比べて周波数の著しく高いサージ電圧は実質的に放電ギャップ１０に印加される。したがって、この形態の装置においても、低い周波数の交流電圧または直流電圧はバリスタ１３と放電ギャップ９との直列接続体の導通電圧レベルに抑制され、サージ電圧は放電ギャップ１０の導通電圧レベルに抑制される。そして、適用機器の絶縁性能試験を、アース接続を切り離すことなく実施することができる。
【００４６】
さらに、この装置によれば、バリスタ１３が端子１１，１２間に過電圧やサージ電圧の抑制動作後における続流を即時に遮断することができるため、搭載機器の信頼性向上が可能となる。特にこの形態の装置は、線間インピーダンスの低い電源ライン等に接続して使用される機器に適用して有用なものである。
【００４７】
（実施の形態３）
【００４８】
図３は実施の形態３として商用周波数電源から電力の供給を受ける機器に適用したサージ吸収回路の例を示す図である。
【００４９】
この実施の形態では、実施の形態２のサージ吸収装置を機器１４に組み込んで、それを介して機器の本体部１５に電源１６から給電される構成としたものである。すなわち、端子１１が一方の電源ライン１７に接続され、端子１２がアースされている。そして、他方の電源ライン１８がアースされている。
【００５０】
これによれば、実施の形態２において述べたことから明らかなように、端子１２をアースから切り離すことなく機器１４の絶縁性能試験を行うことができる。そして、サージに対しては、放電開始電圧の低い放電ギャップ１０側で放電が発生し、ただちにそれがトリガとなって電極７，８間での放電を惹き起こし、これによってライン１７，１８間をバリスタ１３の導通電圧と電極７，８間の放電電圧との和で決まる電圧レベルに抑制することができる。バリスタ１３の導通電圧をライン１７，１８間の定常的な電圧に対応させて選定しておくことで、ライン１７，１８間を所定電圧に保持するとともに、続流を遮断する。このため、サージによる電源１６や機器本体１５への影響を著しく軽減することができる。
【００５１】
なお、この形態を電力供給システムに代えて情報伝送システムに適用しても、同様の効果が得られることは言うまでもないことである。
【００５２】
なお、この形態は電源ラインとアースとの間に設置した例であるが、電源ライン間に適用する場合にも、同様の効果が奏せられることは言うまでもないことである。この場合においては、この形態の回路の動作開始電圧を電源ライン・アース間電圧よりも低くし、放電ギャップ素子およびバリスタによるサージ抑制電圧をより一層低く設定することによって、ライン間に直接に接続される半導体素子に対する耐電圧レベルを低下させることが可能となり、半導体素子を使用する上での制約を緩和するとともに、使用機器の耐サージ信頼性を高めることができる。
【００５３】
（実施の形態４）
【００５４】
図４は実施の形態４としてのサージ吸収回路を示す図である。
【００５５】
この形態では、実施の形態２のサージ吸収装置の構成を一部変形して使用している。
【００５６】
すなわち、放電ギャップ素子１の電極７に２個のバリスタ１３−１、同１１−２の一方の端子が接続され、またその電極６に２個のキャパシタ２−１，２−２の一方の端子１１−１，１１−２が接続されている。さらに、バリスタ１３−１およびキャパシタ２−１の他方の端子が一方の電源ライン１９−１に、またバリスタ１３−２およびキャパシタ２−２の他方の端子が他方の電源ライン１９−２にそれぞれ接続されている。そして、放電ギャップ素子１の電極１２がアースされている。無論、電極１２をアースラインに接続してもよい。
【００５７】
この装置は機器２０に組み込まれて使用され、電源２１から機器本体部２２が受電している際に、ライン１９−１，１９−２のいずれか一方、たとえばライン１９−１にサージが発生したとき、まず放電ギャップ素子１の放電ギャップ１０側で放電し、それによってただちに電極７，８間で放電が惹き起こされ、バリスタ１３−１が通電して、サージを低い電圧レベルに抑制するとともに、ライン１９−１とアースとの間の電圧を保持する。そして、バリスタ１３―１，１３−２がライン１９−１，１９−２間に直列に接続されて介挿されているので、ライン１９−１，１９−２間の電圧もそれらの導通電圧の和に等しい電圧で保持されるため、電源２１や機器２０が効果的にサージから保護される。無論、ライン１９−２や、さらには両ライン１９−１，１９−２においてサージが発生したときにも同様にそれを低い電圧レベルに抑制することができる。この場合においても、バリスタ１３−１，１３−２によってサージ抑制後の続流を遮断するとともに，ライン１９−１，１９−２間の電圧を所定の値に保持することができる。
【００５８】
なお、この形態を電力供給システムに代えて情報伝送システムに適用しても、同様の効果が得られることは言うまでもないことである。
【００５９】
【発明の効果】
この発明によれば、放電ギャップ素子内に放電開始電圧が互いに異なる放電ギャップを配置するとともに、放電開始電圧の高い第１の放電ギャップに並列に、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する第１のインピーダンス素子を、また放電開始電圧の低い第２の放電ギャップに並列に、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する第２のインピーダンス素子をそれぞれ配置することによって、商用電源周波数のような低い周波数の交流電圧や直流電圧が実質的に第１の放電ギャップ側に、また高周波数成分を含むサージ電圧は第２のインピーダンス素子にそれぞれ印加される。これによって、第１の放電ギャップの放電開始電圧を所定の絶縁性能試験条件を満たす値に設定し、また、第２の放電ギャップの放電開始電圧を機器に組み込まれる回路要素の耐電圧性能に対応した電圧に設定することで、サージをより低い電圧レベルに抑制することができ、かつその使用機器のアース接続を切り離すことなく絶縁性能試験を行うことができる。さらに、放電ギャップ素子に対してその第１の放電ギャップ側に電圧依存性非線形素子を直列に接続することで、過電圧またはサージに対して装置の動作後の続流を遮断することができる。
【００６０】
さらに、複数の電圧依存性非線形素子の一端を対応するラインと放電ギャップ素子の第１の放電ギャップとの間に配置し、また各ラインと共通の第２のインピーダンス素子との間にそれぞれ第２のインピーダンス素子を配置しているので、サージをより低い電圧レベルに抑制することができ、かつその使用機器のアース接続を切り離すことなく絶縁性能試験を行うことができるとともに、ライン間を電圧依存性非線形素子の導通電圧で規制することができる。
【図面の簡単な説明】
【図１】（Ａ）はこの発明における実施の形態１のサージ吸収装置の構造を示す図、（Ｂ）はその回路図である。
【図２】（Ａ）はこの発明における実施の形態２のサージ吸収装置の構造を示す図、（Ｂ）はその回路図である。
【図３】この発明の実施の形態３のサージ吸収回路の構成を示す図である。
【図４】この発明の実施の形態４のサージ吸収回路の構成を示す図である。
【符号の説明】
１放電ギャップ素子
２キャパシタ
２−１，２−２キャパシタ
３インダクタ
４，５絶縁性筒状体
６，７，８電極
９，１０放電ギャップ
１１，１２端子
１１−１，１１−２端子
１３バリスタ
１３−１，１３−２バリスタ
１４サージ吸収装置を組み込んだ機器
１５機器本体部
１６電源
１７，１８電源ライン
１９−１，１９−２電源ライン
２０機器
２１電源
２２機器本体部

Claims

第１の放電ギャップを構成する第１の電極および第２の電極と、前記第２の電極との間で、前記第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、
高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する、前記第１の電極と前記第２の電極との間に接続された第１のインピーダンス素子、ならびに、
高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する、前記第２の電極と前記第３の電極との間に接続された第２のインピーダンス素子を備え、
前記第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、前記第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とするサージ吸収装置。
前記放電ギャップ素子の前記第１の電極と前記第２の電極との距離が前記第２の電極と前記第３の電極との距離よりも長いことを特徴とする請求項１に記載のサージ吸収装置。
前記第２の電極が高融点金属に比べて融点の低い金属で構成された請求項１または２に記載のサージ吸収装置。
前記第１のインピーダンス素子がキャパシタであり、前記第２のインピーダンス素子がインダクタである請求項１に記載のサージ吸収装置。
第１の放電ギャップを構成する第１の電極および第２の電極と、前記第２の電極との間で、前記第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、
一方の端子が前記第１の電極に接続された電圧依存性非線形素子、
高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する、前記放電ギャップ素子の前記第１の電極と前記電圧依存性非線形素子の他方の端子との間に接続された第１のインピーダンス素子、ならびに、
高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する、前記第２の電極と前記第３の電極との間に接続された第２のインピーダンス素子を備え、
前記第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、前記第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とするサージ吸収装置。
前記放電ギャップ素子の前記第１の電極と前記第２の電極との距離が前記第２の電極と前記第３の電極との距離よりも長いことを特徴とする請求項５に記載のサージ吸収装置。
前記第２の電極が高融点金属に比べて融点の低い金属で構成された請求項５または６に記載のサージ吸収装置。
前記第１のインピーダンス素子がキャパシタであり、前記第２のインピーダンス素子がインダクタである請求項５に記載のサージ吸収装置。
第１の放電ギャップを構成する第１の電極および第２の電極と、前記第２の電極との間で、前記第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、
前記第１の電極と第１のラインとの間に接続された電圧依存性非線形素子、
前記第２の電極と前記第１のラインとの間に接続された、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する第１のインピーダンス素子、ならびに、
前記第３の電極と第２の電極との間に接続された、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する第２のインピーダンス素子を備え、前記第３の電極がアースに接続され、
前記第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、前記第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とするサージ吸収回路。
第１の放電ギャップを構成する第１の電極および第２の電極と、前記第２の電極との間で、前記第１の放電ギャップよりも放電開始電圧が低い第２の放電ギャップを構成する第３の電極とを有する放電ギャップ素子、
前記第１の電極と複数のラインとの間にそれぞれ接続された複数個の電圧依存性非線形素子、
前記第２の電極と前記複数のラインとの間にそれぞれ接続された、高周波数領域で低インピーダンス特性を、また低周波数領域で高インピーダンス特性を有する複数個の第１のインピーダンス素子、ならびに、
前記第２の電極と前記第３の電極との間に接続された、高周波数領域では高インピーダンス特性を、また低周波数領域では低インピーダンス特性を有する第２のインピーダンス素子を備え、前記第３の電極がアースに接続され、
前記第１の放電ギャップの放電開始電圧が機器の絶縁性能試験に耐え得る電圧であって、かつ、前記第２の放電ギャップの放電開始電圧がサージ抑制レベルの電圧であることを特徴とするサージ吸収回路。