JP4201609B2

JP4201609B2 - Semiconductor light emitting device and semiconductor device

Info

Publication number: JP4201609B2
Application number: JP2003015976A
Authority: JP
Inventors: 豊三西田; 竜也國里; 康彦野村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-01-24
Filing date: 2003-01-24
Publication date: 2008-12-24
Anticipated expiration: 2023-01-24
Also published as: JP2004228408A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体発光素子および半導体素子に関し、特に、絶縁性基板上に半導体層が形成された半導体発光素子および半導体素子に関する。
【０００２】
【従来の技術】
従来、絶縁性基板上に、ｎ型半導体層、発光層およびｐ型半導体層が順次形成された半導体発光素子が知られている。
【０００３】
図１２は、従来の半導体発光素子の構造を示した平面図であり、図１３は、図１２の６００−６００線に沿った断面図である。図１４は、図１３に示した従来の半導体発光素子を放熱基台に取り付けた状態における半導体発光素子と半田層との位置関係を説明するための底面透視図であり、図１５は、図１４の７００−７００線に沿った断面図である。まず、図１２〜図１５を参照して、従来の半導体発光素子の構造について説明する。
【０００４】
従来の半導体発光素子では、図１２および図１３に示すように、絶縁性のサファイア基板１０１上に、コンタクト層としても機能するｎ型ＧａＮからなるｎ型クラッド層１０２が形成されている。ｎ型クラッド層１０２上には、窒化物系半導体からなる発光層１０３が形成されている。発光層１０３上には、ｐ型Ａｌ_0.05Ｇａ_0.95Ｎからなるｐ型クラッド層１０４が形成されている。ｐ型クラッド層１０４上には、ｐ型ＧａＮからなるｐ型コンタクト層１０５が形成されている。そして、ｐ型コンタクト層１０５からｎ型クラッド層１０２までの所定領域が除去されることによって、ｎ型クラッド層１０２の表面の一部が露出されている。ｐ型コンタクト層１０５上の所定領域には、下層から上層に向かって、Ｎｉ層とＡｕ層とからなるｐ側電極１０６が形成されている。また、ｎ型クラッド層１０２の露出された表面上の所定領域には、Ａｌからなるｎ側電極１０７が形成されている。
【０００５】
また、図１４および図１５に示すように、図１２および図１３に示した従来の半導体発光素子は、発光層１０３で発生した熱を放熱するために、放熱基台（サブマウント）１３１の上面上に、発光層１０３に近い側からジャンクションダウン方式で取り付けられている。具体的には、ｐ側電極１０６およびｎ側電極１０７が、それぞれ、Ａｇからなる半田層１４１ａおよび１４１ｂを介して、放熱基台１３１の上面の対応する電極層（図示せず）上に融着されている。
【０００６】
図１２および図１３に示した従来の半導体発光素子の製造プロセスとしては、まず、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、絶縁性のサファイア基板１０１上に、ｎ型ＧａＮからなるｎ型クラッド層１０２、窒化物系半導体からなる発光層１０３、ｐ型Ａｌ_0.05Ｇａ_0.95Ｎからなるｐ型クラッド層１０４、および、ｐ型ＧａＮからなるｐ型コンタクト層１０５を順次形成する。次に、ｐ型コンタクト層１０５からｎ型クラッド層１０２までの所定領域をエッチングすることにより、ｎ型クラッド層１０２の表面の一部を露出させる。この後、真空蒸着法を用いて、ｎ型クラッド層１０２の露出された表面上の所定領域に、Ａｌからなるｎ側電極１０７を形成するとともに、ｐ型コンタクト層１０５上の所定領域に、下層から上層に向かって、Ｎｉ層とＡｕ層とからなるｐ側電極１０６を形成する。最後に、サファイア基板１０１の裏面のｎ型クラッド層１０２が露出している領域に対応する領域に、スクライブライン（図示せず）を形成した後、そのスクライブラインに沿って各チップに素子を分離する。このようにして、図１２および図１３に示した従来の半導体発光素子が形成される。
【０００７】
そして、図１２および図１３に示した従来の半導体発光素子のｐ側電極１０６およびｎ側電極１０７を、それぞれ、Ａｇからなる半田層１４１ａおよび１４１ｂを介して、ジャンクションダウン方式で放熱基台１３１の上面の対応する電極層（図示せず）上に融着する。このようにして、図１４および図１５に示した構造が得られる。
【０００８】
図１２および図１３に示した従来の半導体発光素子では、サファイア基板１０１の裏面に形成されたスクライブラインに沿って各チップに素子を分離する際に、ｎ型クラッド層１０２に応力が加わるので、ｎ型クラッド層１０２上に順次形成された半導体各層（発光層１０３、ｐ型クラッド層１０４およびｐ型コンタクト層１０５）に悪影響を及ぼすという不都合があった。また、図１４および図１５に示したように、ｐ側電極１０６およびｎ側電極１０７を、それぞれ、半田層１４１ａおよび１４１ｂを介して放熱基台１３１の上面上に取り付ける際に、半田層１４１ａおよび１４１ｂが表面張力により盛り上がる。このため、図１５に示すように、ｐ側電極１０６と放熱基台１３１とを接合するための半田層１４１ａがｐ型コンタクト層１０５およびｐ型クラッド層１０４から発光層１０３を越えて、ｎ型クラッド層１０２の側面に接触することにより短絡不良が発生するという不都合があった。
【０００９】
そこで、従来では、絶縁性基板上に形成された半導体層から絶縁性基板中に達する深さを有するスクライブラインを形成するとともに、絶縁性基板および半導体層の上面および側面上の所定領域に絶縁膜を形成した後、スクライブラインに沿って各チップに素子を分離することにより形成された半導体発光素子が提案されている（たとえば、特許文献１参照）。
【００１０】
図１６は、上記した従来の提案された半導体発光素子の一例を示した平面図であり、図１７は、図１６の８００−８００線に沿った断面図である。図１６および図１７を参照して、従来の提案された半導体発光素子では、図１３に示した従来の半導体発光素子の構造において、ｎ型クラッド層１０２の露出された表面の端部からサファイア基板１０１中に達する深さを有する切欠き部１２０（スクライブライン）が形成されている。また、サファイア基板１０１および半導体各層（ｎ型クラッド層１０２、発光層１０３、ｐ型クラッド層１０４およびｐ型コンタクト層１０５）の上面および側面上の所定領域には、ＳｉＯ₂からなる絶縁膜１０８が形成されている。
【００１１】
図１６および図１７に示した従来の提案された半導体発光素子では、各チップに素子を分離する際、ｎ型クラッド層１０２の露出された表面の端部からサファイア基板１０１中に達する深さを有するスクライブライン（切欠き部１２０）に沿って分離する。この場合、隣接する素子間には、スクライブライン（切欠き部１２０）により所定の間隔が設けられているので、素子分離時に発生する応力がｎ型クラッド層１０２に加わるのが防止される。また、ｐ側電極１０６およびｎ側電極１０７を、それぞれ、半田層１４１ａおよび１４１ｂを介して放熱基台１３１の上面上に取り付ける際に、ｐ側電極１０６と放熱基台１３１とを接合するための半田層１４１ａが表面張力により盛り上がったとしても、ｐ型コンタクト層１０５、ｐ型クラッド層１０４、発光層１０３およびｎ型クラッド層１０２の側面上に絶縁膜１０８が形成されているので、半田層１４１ａがｐ型コンタクト層１０５、ｐ型クラッド層１０４、発光層１０３およびｎ型クラッド層１０２の側面に接触するのが防止される。これにより、短絡不良が防止される。
【００１２】
【特許文献１】
特開２０００−９１６３６
【発明が解決しようとする課題】
しかしながら、図１６および図１７に示した従来の提案された半導体発光素子では、各チップに素子を分離した後の素子組立時に、素子の外側面を掴む際に、切欠き部１２０の幅Ｗが数μｍと小さいため、ｎ型クラッド層１０２の側面に位置する絶縁膜１０８に接触しないようにサファイア基板１０１の外側面のみを掴むのは困難であった。このため、素子組立時に、絶縁膜１０８を介してｎ型クラッド層１０２に外部からの応力が加わるので、ｎ型クラッド層１０２上に順次形成された半導体各層（発光層１０３、ｐ型クラッド層１０４およびｐ型コンタクト層１０５）に悪影響を及ぼすという不都合があった。その結果、素子特性が低下するという問題点があった。
【００１３】
また、上記のように、ｎ型クラッド層１０２の側面上に形成された絶縁膜１０８に応力が加わった場合に、絶縁膜１０８が剥離する場合がある。このように絶縁膜１０８が剥離した状態で、ｐ側電極１０６およびｎ側電極１０７を、それぞれ、半田層１４１ａおよび１４１ｂを介して放熱基台１３１の上面上に取り付けると、図１５に示した従来の場合と同様、表面張力により盛り上がった半田層１４１ａがｐ型コンタクト層１０５、ｐ型クラッド層１０４、発光層１０３およびｎ型クラッド層１０２の側面に接触することにより短絡不良が発生する。その結果、素子組立の歩留まりを向上させるのが困難になるという問題点があった。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子特性の低下を抑制するとともに、素子組立の歩留まりを向上させることが可能な半導体発光素子を提供することである。
【００１５】
この発明のもう１つの目的は、素子特性の低下を抑制するとともに、素子組立の歩留まりを向上させることが可能な半導体素子を提供することである。
【００１６】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による半導体発光素子は、絶縁性基板と、絶縁性基板上に形成された第１導電型の第１半導体層と、第１半導体層上に形成された発光層と、発光層上に形成された第２導電型の第２半導体層と、素子の外縁よりも内側に素子の外縁の実質的に全周に沿って形成され、第２半導体層から絶縁性基板に達する深さを有する溝部とを備えている。
【００１７】
この第１の局面による半導体発光素子では、上記のように、素子の外縁よりも内側に素子の外縁の実質的に全周に沿って形成されるとともに、第２半導体層から絶縁性基板に達する深さを有する溝部を設けることによって、素子内部側に位置する半導体各層（第１半導体層、発光層および第２半導体層）と素子外部側に位置する半導体各層（第１半導体層、発光層および第２半導体層）とが、溝部により物理的に分離される。これにより、素子外部側に位置する半導体各層に外部から応力が加わった場合に、素子外部側に位置する半導体各層により応力が吸収されるので、素子内部側に位置する半導体各層に応力が加わるのを抑制することができる。これにより、素子組立時に素子内部側に位置する半導体各層に応力が加わることに起因する素子特性の低下を抑制することができる。また、素子内部側に位置する半導体各層と素子外部側に位置する半導体各層とが、溝部により電気的に分離されるので、半導体発光素子を基台に融着層を介して取り付ける場合に、素子外部側に位置する半導体各層（第１半導体層、発光層および第２半導体層）の側面に導電性の融着層が接触した場合にも、素子内部側に位置する半導体各層（第１半導体層、発光層および第２半導体層）と融着層とが電気的に接続されるのを防止することができる。これにより、素子組立時に素子の側面に融着層が接触することに起因する短絡不良が発生するのを防止することができる。その結果、素子組立の歩留まりを向上させることができる。
【００１８】
上記第１の局面による半導体発光素子において、好ましくは、少なくとも溝部の内面を覆うように形成された絶縁膜をさらに備える。このように構成すれば、素子内部側に位置する半導体各層と素子外部側に位置する半導体各層との間の絶縁性をより向上させることができる。
【００１９】
上記第１の局面による半導体発光素子において、好ましくは、第１半導体層上に形成された第１電極と、第２半導体層上に形成された第２電極とをさらに備え、絶縁膜は、第１電極および第２電極を覆うとともに、第１電極上に位置する第１開口部と第２電極上に位置する第２開口部とを有する。このように構成すれば、半導体発光素子の第１電極および第２電極を第１開口部および第２開口部を介して融着層により基台に取り付ける場合に、第１開口部および第２開口部の周辺に形成された絶縁膜により、第１電極側の融着層と第２電極側の融着層とが接触するのを防止することができる。これにより、第１電極と第２電極とが融着層を介して電気的に接続されることに起因する短絡不良も防止することができる。
【００２０】
上記第１の局面による半導体発光素子において、好ましくは、第１電極上に位置する絶縁膜上に、絶縁膜の第１開口部を介して第１電極に接触するように形成された第１パッド電極と、第２電極上に位置する絶縁膜上に、絶縁膜の第２開口部を介して第２電極に接触するように形成された第２パッド電極とをさらに備える。このように構成すれば、半導体発光素子を第１電極および第２電極側から融着層により基台に取り付ける場合に、第１開口部および第２開口部から突出した第１パッド電極および第２パッド電極の上面に容易に融着層を接合することができる。これにより、絶縁膜の第１開口部および第２開口部内に位置する第１電極および第２電極の上面に直接融着層を接合する場合に比べて、より容易に、半導体発光素子を融着層を介して基台に取り付けることができる。
【００２１】
上記第１の局面による半導体発光素子において、好ましくは、絶縁膜の第２開口部は、第２電極の平面形状を実質的に反映した平面形状を有する。このように構成すれば、絶縁膜の第２開口部の開口面積を大きくすることができる。これにより、半導体発光素子の第１電極および第２電極を絶縁膜の第１開口部および第２開口部を介して融着層により基台に取り付ける場合に、融着層と第２電極との接触面積を大きくすることができる。また、第１パッド電極および第２パッド電極を融着層により基台に取り付ける場合に、融着層と第２電極上の第２パッド電極との接触面積を大きくすることができる。これにより、素子の融着層による固定をより安定して行うことができるとともに、素子の放熱性を向上させることができる。
【００２２】
上記第１の局面による半導体発光素子において、好ましくは、第１電極および第２電極は、それぞれ、融着層を介して、基台の表面上に取り付けられている。このように構成すれば、容易に、発熱源である発光層に近い側が基台に取り付けられたジャンクションダウン構造の半導体発光素子を得ることができるので、素子の放熱特性を向上させることができる。
【００２３】
この発明の第２の局面による半導体素子は、絶縁性基板と、絶縁性基板上に形成された半導体素子層と、素子の外縁よりも内側に素子の外縁の実質的に全周に沿って形成され、半導体素子層から絶縁性基板に達する深さを有する溝部とを備えている。
【００２４】
この第２の局面による半導体素子では、上記のように、素子の外縁よりも内側に素子の外縁の実質的に全周に沿って形成されるとともに、半導体素子層から絶縁性基板に達する深さを有する溝部を設けることによって、素子内部側に位置する半導体素子層と素子外部側に位置する半導体素子層とが、溝部により物理的に分離される。これにより、素子外部側に位置する半導体素子層に外部から応力が加わった場合に、素子外部側に位置する半導体素子層により応力が吸収されるので、素子内部側に位置する半導体素子層に応力が加わるのを抑制することができる。これにより、素子組立時に、素子内部側に位置する半導体素子層に応力が加わることに起因する素子特性の低下を抑制することができる。また、素子内部側に位置する半導体素子層と素子外部側に位置する半導体素子層とが、溝部により電気的に分離されるので、半導体素子を基台に融着層を介して取り付ける場合に、素子外部側に位置する半導体素子層の側面に導電性の融着層が接触した場合にも、素子内部側に位置する半導体素子層と融着層とが電気的に接続されるのを防止することができる。これにより、素子組立時に素子の側面に融着層が接触することに起因する短絡不良が発生するのを防止することができる。その結果、素子組立の歩留まりを向上させることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
（第１実施形態）
図１は、本発明の第１実施形態による半導体発光素子の構造を示した平面図であり、図２は、図１の１００−１００線に沿った断面図である。図３は、図２に示した第１実施形態による半導体発光素子の発光層の詳細を示した拡大断面図である。図４は、図２に示した第１実施形態による半導体発光素子を放熱基台に取り付けた状態における半導体発光素子と半田層との位置関係を説明するための底面透視図であり、図５は、図４の２００−２００線に沿った断面図である。まず、図１〜図５を参照して、第１実施形態による半導体発光素子の構造について説明する。
【００２７】
第１実施形態による半導体発光素子では、図１および図２に示すように、絶縁性のサファイア基板１上に、約４μｍの厚みを有するｎ型ＧａＮからなるｎ型クラッド層２が形成されている。このｎ型クラッド層２は、コンタクト層としての機能も有する。なお、サファイア基板１は、本発明の「絶縁性基板」の一例であり、ｎ型クラッド層２は、本発明の「第１半導体層」の一例である。
【００２８】
ｎ型クラッド層２上には、発光層３が形成されいる。この発光層３は、図３に示すように、約３ｎｍの厚みを有するアンドープＩｎ_0.25Ｇａ_0.75Ｎからなる４つの井戸層３ａ、および、約６ｎｍの厚みを有するアンドープＧａＮからなる４つの障壁層３ｂが交互に積層されたＭＱＷ活性層３ｃと、約１０ｎｍの厚みを有するアンドープＧａＮからなる保護層３ｄとによって構成されている。この保護層３ｄは、ＭＱＷ活性層３ｃのＩｎが脱離するのを防止することによりＭＱＷ活性層３ｃの結晶の劣化を防止するために設けられている。
【００２９】
発光層３上には、図２に示すように、約０．１μｍの厚みを有するｐ型Ａｌ_0.05Ｇａ_0.95Ｎからなるｐ型クラッド層４が形成されている。ｐ型クラッド層４上には、約０．０７μｍの厚みを有するｐ型ＧａＮからなるｐ型コンタクト層５が形成されている。なお、ｐ型クラッド層４およびｐ型コンタクト層５は、本発明の「第２半導体層」の一例である。
【００３０】
また、平面形状が実質的にＬ字形状になるように、ｐ型コンタクト層５からｎ型クラッド層２までの所定領域が除去されることにより、ｎ型クラッド層２の表面の一部が露出されている。そして、ｐ型コンタクト層５上の所定領域には、下層から上層に向かって、約２ｎｍの厚みを有するＮｉ層と、約４ｎｍの厚みを有するＡｕ層とからなるｐ側電極６が形成されている。このｐ側電極６は、平面形状が実質的にＬ字形状になるように形成されている。また、ｎ型クラッド層２の露出された表面上の所定領域には、約２００ｎｍの厚みを有するＡｌからなるｎ側電極７が形成されている。なお、ｐ側電極６は、本発明の「第２電極」の一例であり、ｎ側電極７は、本発明の「第１電極」の一例である。
【００３１】
ここで、第１実施形態では、素子の外縁よりも内側に素子の外縁の全周に沿って、ｐ型コンタクト層５からサファイア基板１中に達する深さ（サファイア基板１の上面から約０．１μｍの深さ）と約２μｍ以上約３０μｍ以下（たとえば、約１５μｍ）の幅とを有する溝部２０が形成されている。そして、その溝部２０によって、素子内部２０ａ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）と、素子外部２０ｂ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）とが、物理的および電気的に分離されている。また、溝部２０の内面を覆うとともに、ｐ側電極６およびｎ側電極７以外の所定領域を覆うように、約０．２μｍの厚みを有するたとえばＳｉＯ₂からなる絶縁膜８が形成されている。
【００３２】
なお、溝部２０の幅が約２μｍよりも小さい場合、ｐ型コンタクト層５からサファイア基板１中に達する深さにエッチングするのが困難となるので、素子外部２０ｂとの絶縁不良を引き起こす可能性がある。また、溝部２０の幅が約３０μｍよりも大きい場合、素子の有効面積が小さくなるので、輝度の低下や動作電圧の上昇などの不都合が生じる。このため、素子特性が劣化する。さらに、１枚のサファイア基板１から取れる素子数が減少するので、生産性が低下する。したがって、溝部２０は、約２μｍ以上約３０μｍ以下の幅に形成するのが好ましい。
【００３３】
また、図４および図５に示すように、図１および図２に示した第１実施形態による半導体発光素子は、発光層３で発生した熱を放熱するために、放熱基台３１の上面上に、発光層３に近い側からジャンクションダウン方式で取り付けられている。具体的には、ｐ側電極６およびｎ側電極７が、それぞれ、Ａｇからなる半田層４１ａおよび４１ｂを介して、放熱基台３１の上面の対応する電極層（図示せず）上に融着されている。なお、放熱基台３１は、本発明の「基台」の一例であり、半田層４１ａおよび４１ｂは、本発明の「融着層」の一例である。
【００３４】
第１実施形態では、上記のように、素子の外縁よりも内側に素子の外縁の全周に沿って形成されるとともに、ｐ型コンタクト層５からサファイア基板１中に達する深さ（サファイア基板１の上面から約０．１μｍの深さ）を有する溝部２０を設けることによって、素子内部２０ａ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）と素子外部２０ｂ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）とが、溝部２０により物理的に分離される。これにより、素子外部２０ｂ側に位置する半導体各層２〜５に外部から応力が加わった場合に、素子外部２０ｂ側に位置する半導体各層２〜５により応力が吸収されるので、素子内部２０ａ側に位置する半導体各層２〜５に応力が加わるのを抑制することができる。これにより、素子組立時に素子内部２０ａ側に位置する半導体各層２〜５に応力が加わることに起因する素子特性の低下を抑制することができる。
【００３５】
また、素子内部２０ａ側に位置する半導体各層２〜５と素子外部２０ｂ側に位置する半導体各層２〜５とが、溝部２０により電気的に分離されるので、半導体発光素子を放熱基台３１に半田層４１ａおよび４１ｂを介して取り付ける場合に、素子外部２０ｂ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）の側面に半田層４１ａが接触した場合にも、素子内部２０ａ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）と半田層４１ａとが電気的に接続されるのを防止することができる。これにより、素子組立時に素子の側面に半田層４１ａが接触することに起因する短絡不良が発生するのを防止することができる。その結果、素子組立の歩留まりを向上させることができる。
【００３６】
また、第１実施形態では、溝部２０の内面を覆うように絶縁膜８を形成することによって、素子内部２０ａ側に位置する半導体各層２〜５と素子外部２０ｂ側に位置する半導体各層２〜５との間の絶縁性をより向上させることができる。
【００３７】
図１に示した第１実施形態による半導体発光素子の製造プロセスとしては、まず、ＭＯＣＶＤ法を用いて、絶縁性のサファイア基板１上に、約４μｍの厚みを有するｎ型ＧａＮからなるｎ型クラッド層２、発光層３、約０．１μｍの厚みを有するｐ型Ａｌ_0.05Ｇａ_0.95Ｎからなるｐ型クラッド層４、および、約０．０７μｍの厚みを有するｐ型ＧａＮからなるｐ型コンタクト層５を順次形成する。なお、発光層３を形成する際には、図３に示したように、約３ｎｍの厚みを有するアンドープＩｎ_0.25Ｇａ_0.75Ｎからなる４つの井戸層３ａ、および、約６ｎｍの厚みを有するアンドープＧａＮからなる４つの障壁層３ｂが交互に積層されたＭＱＷ活性層３ｃと、約１０ｎｍの厚みを有するアンドープＧａＮからなる保護層３ｄとを順次形成する。
【００３８】
次に、平面形状が実質的にＬ字形状になるように、ｐ型コンタクト層５からｎ型クラッド層２までの所定領域をエッチングすることにより、ｎ型クラッド層２の表面の一部を露出させる。この後、真空蒸着法を用いて、ｎ型クラッド層２の露出された表面上の所定領域に、約２００ｎｍの厚みを有するＡｌからなるｎ側電極７を形成するとともに、ｐ型コンタクト層５上の所定領域に、下層から上層に向かって、約２ｎｍの厚みを有するＮｉ層と、約４ｎｍの厚みを有するＡｕ層とからなるｐ側電極６を形成する。この際、ｐ側電極６の平面形状が、実質的にＬ字形状になるように形成する。
【００３９】
次に、第１実施形態では、素子の外縁よりも内側に素子の外縁の全周に沿ってエッチングすることによって、ｐ型コンタクト層５からサファイア基板１中に達する深さ（サファイア基板１の上面から約０．１μｍの深さ）と約２μｍ〜約３０μｍ（たとえば、約１５μｍ）の幅とを有する溝部２０を形成する。この溝部２０の形成によって、素子内部２０ａ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）と、素子外部２０ｂ側に位置する半導体各層（ｎ型クラッド層２、発光層３、ｐ型クラッド層４およびｐ型コンタクト層５）とが、物理的および電気的に分離される。この後、プラズマＣＶＤ法を用いて、溝部２０の内面を覆うとともに、ｐ側電極６およびｎ側電極７以外の所定領域を覆うように、約０．２μｍの厚みを有するたとえばＳｉＯ₂からなる絶縁膜８を形成する。
【００４０】
最後に、サファイア基板１の裏面の素子外部２０ｂ側に位置する素子分離領域に、スクライブライン（図示せず）を形成した後、そのスクライブラインに沿って各チップに素子を分離する。この際、第１実施形態では、素子内部２０ａ側に位置する半導体各層２〜５と、素子外部２０ｂ側に位置する半導体各層２〜５とが、溝部２０によって分離されているので、素子外部２０ｂ側に位置する半導体各層２〜５に素子分離時に発生する応力が加わったとしても、素子外部２０ｂ側に位置する半導体各層２〜５により応力が吸収される。これにより、素子内部２０ａ側に位置する半導体各層２〜５に応力が加わるのを抑制することができる。このようにして、図１および図２に示した第１実施形態による半導体発光素子が形成される。
【００４１】
そして、図１および図２に示した第１実施形態による半導体発光素子のｐ側電極６およびｎ側電極７を、それぞれ、Ａｇからなる半田層４１ａおよび４１ｂを介して、ジャンクションダウン方式で放熱基台３１の上面の対応する電極層（図示せず）上に融着する。このようにして、図４および図５に示した構造が得られる。
【００４２】
（第２実施形態）
図６は、本発明の第２実施形態による半導体発光素子の構造を示した平面図であり、図７は、図６の３００−３００線に沿った断面図である。図６および図７を参照して、この第２実施形態による半導体発光素子では、上記第１実施形態と異なり、溝部２０の内面を覆うように形成された絶縁膜５８が、ｐ側電極６およびｎ側電極７を覆うとともに、ｐ側電極６およびｎ側電極７上にそれぞれ開口部５８ａおよび５８ｂを有するように形成されている。この開口部５８ａおよび５８ｂは、それぞれ、平面形状が四角形状になるように形成されている。なお、開口部５８ａは、本発明の「第２開口部」の一例であり、開口部５８ｂは、本発明の「第１開口部」の一例である。なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
【００４３】
また、図６および図７に示した第２実施形態による半導体発光素子を、図４および図５に示した第１実施形態の構造と同様、放熱基台３１の上面上にジャンクションダウン方式で取り付ける際には、ｐ側電極６およびｎ側電極７を、それぞれ、絶縁膜５８の開口部５８ａおよび５８ｂを介して、半田層４１ａおよび４１ｂにより放熱基台３１の上面上に取り付ける。
【００４４】
第２実施形態では、上記のように、溝部２０の内面を覆うように形成された絶縁膜５８を、ｐ側電極６およびｎ側電極７を覆うとともに、ｐ側電極６およびｎ側電極７上にそれぞれ開口部５８ａおよび５８ｂを有するように形成することによって、半導体発光素子のｐ側電極６およびｎ側電極７を開口部５８ａおよび５８ｂを介して半田層４１ａおよび４１ｂにより放熱基台３１に取り付ける場合に、開口部５８ａおよび５８ｂの周辺に形成された絶縁膜５８により、ｐ側電極６側の半田層４１ａとｎ側電極７側の半田層４１ｂとが接触するのを防止することができる。これにより、ｐ側電極６とｎ側電極７とが半田層４１ａおよび４１ｂを介して電気的に接続されることに起因する短絡不良を防止することができる。
【００４５】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４６】
（第３実施形態）
図８は、本発明の第３実施形態による半導体発光素子の構造を示した平面図であり、図９は、図８の４００−４００線に沿った断面図である。この第３実施形態では、上記第２実施形態と異なり、ｐ側電極上の開口部の平面形状を円形状にするとともに、ｐ側電極およびｎ側電極上に、それぞれ、ｐ側パッド電極およびｎ側パッド電極を形成する場合の例について説明する。なお、第３実施形態のその他の構造は、上記第２実施形態と同様である。
【００４７】
すなわち、この第３実施形態では、図８および図９に示すように、溝部２０の内面を含む前面を覆うとともに、ｐ側電極６およびｎ側電極７上にそれぞれ開口部６８ａおよび６８ｂを有するように絶縁膜６８が形成されている。また、開口部６８ａは、平面形状が円形状になるように形成されており、開口部６８ｂは、平面形状が四角形状になるように形成されている。なお、開口部６８ａは、本発明の「第２開口部」の一例であり、開口部６８ｂは、本発明の「第１開口部」の一例である。
【００４８】
また、開口部６８ａを介してｐ側電極６に接触するとともに、ｐ側電極６上に位置する絶縁膜６８の一部を覆うように、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｐ側パッド電極６９が形成されている。このｐ側パッド電極６９は、平面形状が円形状になるように形成されている。また、開口部６８ｂを介してｎ側電極７に接触するとともに、ｎ側電極７上に位置する絶縁膜６８の一部を覆うように、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｎ側パッド電極７０が形成されている。このｎ側パッド電極７０は、平面形状が四角形状になるように形成されている。なお、ｐ側パッド電極６９は、本発明の「第２パッド電極」の一例であり、ｎ側パッド電極７０は、本発明の「第１パッド電極」の一例である。
【００４９】
また、図８および図９に示した第３実施形態による半導体発光素子を、図４および図５に示した第１実施形態の構造と同様、放熱基台３１の上面上にジャンクションダウン方式で取り付ける際には、ｐ側パッド電極６９およびｎ側パッド電極７０を、それぞれ、半田層４１ａおよび４１ｂを介して、放熱基台３１の上面上に取り付ける。
【００５０】
第３実施形態では、上記のように、絶縁膜６８の開口部６８ａおよび６８ｂを介してｐ側電極６およびｎ側電極７に接触するように、ｐ側パッド電極６９およびｎ側パッド電極７０を形成することによって、半導体発光素子をｐ側電極６およびｎ側電極７側から半田層４１ａおよび４１ｂにより放熱基台３１に取り付ける場合に、開口部６８ａおよび６８ｂから突出したｐ側パッド電極６９およびｎ側パッド電極７０の上面に、容易に、半田層４１ａおよび４１ｂを接合することができる。これにより、ｐ側電極６およびｎ側電極７の上面に直接半田層４１ａおよび４１ｂを接合する場合に比べて、より容易に、半導体発光素子を半田層４１ａおよび４１ｂを介して放熱基台３１に取り付けることができる。
【００５１】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００５２】
（第４実施形態）
図１０は、本発明の第４実施形態による半導体発光素子の構造を示した平面図であり、図１１は、図１０の５００−５００線に沿った断面図である。この第４実施形態では、上記第３実施形態におけるｐ側電極上の開口部およびｐ側パッド電極の平面形状を、ｐ側電極の平面形状（Ｌ字形状）を実質的に反映したＬ字形状になるように形成した場合の例について説明する。なお、第４実施形態のその他の構造は、上記第３実施形態と同様である。
【００５３】
すなわち、この第４実施形態では、図１０および図１１に示すように、溝部２０の内面を含む全面を覆うとともに、ｐ側電極６およびｎ側電極７上にそれぞれ開口部８８ａおよび開口部８８ｂを有するように絶縁膜８８が形成されている。また、開口部８８ａは、ｐ側電極６の平面形状（Ｌ字形状）を実質的に反映するように、平面形状が実質的にＬ字形状になるように形成されており、開口部８８ｂは、平面形状が四角形状になるように形成されている。なお、開口部８８ａは、本発明の「第２開口部」の一例であり、開口部８８ｂは、本発明の「第１開口部」の一例である。
【００５４】
また、開口部８８ａを介してｐ側電極６に接触するとともに、ｐ側電極６上に位置する絶縁膜８８の一部を覆うように、ｐ側パッド電極８９が形成されている。このｐ側パッド電極８９は、開口部８８ａと同様、平面形状が実質的にＬ字形状になるように形成されている。なお、ｐ側パッド電極８９は、本発明の「第２パッド電極」の一例である。
【００５５】
また、図１０および図１１に示した第４実施形態による半導体発光素子を、図４および図５に示した第１実施形態の構造と同様、放熱基台３１の上面上にジャンクションダウン方式で取り付ける際には、ｐ側パッド電極８９およびｎ側パッド電極７０を、それぞれ、半田層４１ａおよび４１ｂを介して、放熱基台３１の上面上に取り付ける。
【００５６】
第４実施形態では、上記のように、ｐ側電極６上の絶縁膜８８の開口部８８ａおよびｐ側パッド電極８９の平面形状を、ｐ側電極６の平面形状（Ｌ字形状）を実質的に反映したＬ字形状になるように形成することによって、開口部８８ａの開口面積を大きくすることができるとともに、ｐ側パッド電極８９の形成領域を大きくすることができる。これにより、半導体発光素子のｐ側パッド電極８９およびｎ側パッド電極７０を半田層４１ａおよび４１ｂにより放熱基台３１に取り付ける場合に、半田層４１ａとｐ側パッド電極８９との接触面積を大きくすることができる。これにより、素子の半田層４１ａおよび４１ｂによる固定をより安定して行うことができるとともに、素子の放熱性を向上させることができる。
【００５７】
なお、第４実施形態のその他の効果は、上記第１および第３実施形態と同様である。
【００５８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５９】
たとえば、上記第１〜第４実施形態では、本発明を半導体発光素子に適用する場合の例について説明したが、本発明はこれに限らず、半導体発光素子以外の半導体素子にも適用可能である。
【００６０】
また、上記第１〜第４実施形態では、ｐ型コンタクト層５からサファイア基板１中に達する深さ（サファイア基板１の上面から約０．１μｍの深さ）を有する溝部２０を形成するようにしたが、本発明はこれに限らず、ｐ型コンタクト層からサファイア基板の上面までの深さを有する溝部を形成するようにしてもよい。
【００６１】
また、上記第１〜第４実施形態では、ｎ側電極を素子の端部近傍に配置するようにしたが、本発明はこれに限らず、ｎ側電極を素子の中央部近傍に配置するとともに、ｎ側電極を囲むようにｐ側電極を形成してもよい。この場合、ｎ側電極の外縁の全領域がｐ側電極に隣接するので、所定領域のみに電界が集中するのを防止することができる。これにより、所定領域のみに電界が集中することに起因する発光の均一性の劣化や絶縁特性の劣化が防止される。
【００６２】
また、上記第４実施形態では、ｐ側電極６上に位置する絶縁膜８８の開口部８８ａを、平面形状が実質的にＬ字形状になるように形成するようにしたが、本発明はこれに限らず、ｐ側電極上に位置する絶縁膜の開口部が、ｐ側電極の平面形状を実質的に反映するような平面形状であれば、Ｌ字形状以外の他の形状の場合にも同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体発光素子の構造を示した平面図である。
【図２】図１の１００−１００線に沿った断面図である。
【図３】図２に示した第１実施形態による半導体発光素子の発光層の詳細を示した拡大断面図である。
【図４】図２に示した第１実施形態による半導体発光素子を放熱基台に取り付けた状態における半導体発光素子と半田層との位置関係を説明するための底面透視図である。
【図５】図４の２００−２００線に沿った断面図である。
【図６】本発明の第２実施形態による半導体発光素子の構造を示した平面図ある。
【図７】図６の３００−３００線に沿った断面図である。
【図８】本発明の第３実施形態による半導体発光素子の構造を示した平面図である。
【図９】図８の４００−４００線に沿った断面図である。
【図１０】本発明の第４実施形態による半導体発光素子の構造を示した平面図である。
【図１１】図１０の５００−５００線に沿った断面図である。
【図１２】従来の半導体発光素子の構造を示した平面図である。
【図１３】図１２の６００−６００線に沿った断面図である。
【図１４】図１３に示した従来の半導体発光素子を放熱基台に取り付けた状態における半導体発光素子と半田層との位置関係を説明するための底面透視図である。
【図１５】図１４の７００−７００線に沿ったである。
【図１６】従来の提案された半導体発光素子の一例を示した平面図である。
【図１７】図１６の８００−８００線に沿った断面図である。
【符号の説明】
１サファイア基板（絶縁性基板）
２ｎ型クラッド層（第１半導体層）
３発光層
４ｐ型クラッド層（第２半導体層）
５ｐ型コンタクト層（第２半導体層）
６ｐ側電極（第２電極）
７ｎ側電極（第１電極）
８、５８、６８、８８、絶縁膜
２０溝部
３１放熱基台（基台）
４１ａ、４１ｂ半田層（融着層）
５８ａ、６８ａ、８８ａ開口部（第２開口部）
５８ｂ、６８ｂ、８８ｂ開口部（第１開口部）
６９、８９ｐ側パッド電極（第２パッド電極）
７０ｎ側パッド電極（第１パッド電極）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor light emitting element and a semiconductor element, and more particularly to a semiconductor light emitting element and a semiconductor element in which a semiconductor layer is formed on an insulating substrate.
[0002]
[Prior art]
Conventionally, a semiconductor light emitting device in which an n-type semiconductor layer, a light emitting layer, and a p type semiconductor layer are sequentially formed on an insulating substrate is known.
[0003]
FIG. 12 is a plan view showing the structure of a conventional semiconductor light emitting device, and FIG. 13 is a cross-sectional view taken along the line 600-600 in FIG. FIG. 14 is a bottom perspective view for explaining the positional relationship between the semiconductor light emitting element and the solder layer in a state where the conventional semiconductor light emitting element shown in FIG. 13 is attached to the heat radiation base. It is sectional drawing along line 700-700. First, the structure of a conventional semiconductor light emitting device will be described with reference to FIGS.
[0004]
In the conventional semiconductor light emitting device, as shown in FIGS. 12 and 13, an n-type cladding layer 102 made of n-type GaN that also functions as a contact layer is formed on an insulating sapphire substrate 101. On the n-type clad layer 102, a light emitting layer 103 made of a nitride semiconductor is formed. On the light emitting layer 103, p-type Al _0.05 Ga _0.95 A p-type cladding layer 104 made of N is formed. A p-type contact layer 105 made of p-type GaN is formed on the p-type cladding layer 104. Then, by removing a predetermined region from the p-type contact layer 105 to the n-type cladding layer 102, a part of the surface of the n-type cladding layer 102 is exposed. In a predetermined region on the p-type contact layer 105, a p-side electrode 106 composed of a Ni layer and an Au layer is formed from the lower layer to the upper layer. An n-side electrode 107 made of Al is formed in a predetermined region on the exposed surface of the n-type cladding layer 102.
[0005]
As shown in FIGS. 14 and 15, the conventional semiconductor light emitting device shown in FIGS. 12 and 13 has an upper surface of a heat dissipating base (submount) 131 in order to dissipate heat generated in the light emitting layer 103. On the top, it is attached in a junction down manner from the side close to the light emitting layer 103. Specifically, the p-side electrode 106 and the n-side electrode 107 are fused on the corresponding electrode layer (not shown) on the upper surface of the heat dissipation base 131 via the solder layers 141a and 141b made of Ag, respectively. Has been.
[0006]
As a manufacturing process of the conventional semiconductor light emitting device shown in FIG. 12 and FIG. 13, first, an n-type GaN made of n-type GaN is formed on an insulating sapphire substrate 101 by using MOCVD (Metal Organic Chemical Vapor Deposition) method. Cladding layer 102, light emitting layer 103 made of nitride semiconductor, p-type Al _0.05 Ga _0.95 A p-type cladding layer 104 made of N and a p-type contact layer 105 made of p-type GaN are sequentially formed. Next, by etching a predetermined region from the p-type contact layer 105 to the n-type cladding layer 102, a part of the surface of the n-type cladding layer 102 is exposed. Thereafter, an n-side electrode 107 made of Al is formed in a predetermined region on the exposed surface of the n-type cladding layer 102 using a vacuum deposition method, and a lower layer is formed in the predetermined region on the p-type contact layer 105. A p-side electrode 106 composed of a Ni layer and an Au layer is formed from the upper layer toward the upper layer. Finally, a scribe line (not shown) is formed in a region corresponding to the region where the n-type cladding layer 102 is exposed on the back surface of the sapphire substrate 101, and then the elements are separated along the scribe line into each chip. To do. Thus, the conventional semiconductor light emitting device shown in FIGS. 12 and 13 is formed.
[0007]
Then, the p-side electrode 106 and the n-side electrode 107 of the conventional semiconductor light emitting device shown in FIGS. 12 and 13 are respectively connected to the heat radiation base 131 by a junction down method via the solder layers 141a and 141b made of Ag. Fusing on the corresponding electrode layer (not shown) on the top surface. In this way, the structure shown in FIGS. 14 and 15 is obtained.
[0008]
In the conventional semiconductor light emitting device shown in FIGS. 12 and 13, stress is applied to the n-type cladding layer 102 when the device is separated into each chip along the scribe line formed on the back surface of the sapphire substrate 101. There is a problem in that the semiconductor layers (the light emitting layer 103, the p-type cladding layer 104, and the p-type contact layer 105) sequentially formed on the n-type cladding layer 102 are adversely affected. As shown in FIGS. 14 and 15, when the p-side electrode 106 and the n-side electrode 107 are mounted on the upper surface of the heat dissipation base 131 via the solder layers 141a and 141b, respectively, the solder layer 141a and 141b rises due to surface tension. For this reason, as shown in FIG. 15, the solder layer 141a for joining the p-side electrode 106 and the heat dissipation base 131 extends from the p-type contact layer 105 and the p-type cladding layer 104 to the light emitting layer 103, and reaches the n-type. There is a disadvantage in that short circuit failure occurs due to contact with the side surface of the clad layer 102.
[0009]
Therefore, conventionally, a scribe line having a depth reaching the insulating substrate from the semiconductor layer formed on the insulating substrate is formed, and an insulating film is formed on the upper surface and side surfaces of the insulating substrate and the semiconductor layer. A semiconductor light-emitting element formed by separating the elements into respective chips along a scribe line after the formation of the semiconductor device has been proposed (for example, see Patent Document 1).
[0010]
FIG. 16 is a plan view showing an example of the above-described conventional semiconductor light emitting device, and FIG. 17 is a cross-sectional view taken along the line 800-800 in FIG. Referring to FIGS. 16 and 17, in the conventional semiconductor light emitting device proposed, in the structure of the conventional semiconductor light emitting device shown in FIG. 13, the sapphire substrate is exposed from the exposed end of the n-type cladding layer 102. A notch 120 (scribe line) having a depth reaching 101 is formed. In addition, a predetermined region on the upper surface and side surfaces of the sapphire substrate 101 and each semiconductor layer (the n-type cladding layer 102, the light emitting layer 103, the p-type cladding layer 104, and the p-type contact layer 105) has SiO 2 ₂ An insulating film 108 made of is formed.
[0011]
In the conventional semiconductor light emitting device shown in FIGS. 16 and 17, when the device is separated into each chip, the depth reaching the sapphire substrate 101 from the exposed end of the n-type cladding layer 102 is set. It isolate | separates along the scribe line (notch part 120) which has. In this case, since a predetermined interval is provided between adjacent elements by a scribe line (notch 120), it is possible to prevent stress generated during element isolation from being applied to the n-type cladding layer 102. Further, when the p-side electrode 106 and the n-side electrode 107 are attached on the upper surface of the heat dissipation base 131 via the solder layers 141a and 141b, respectively, the p-side electrode 106 and the heat dissipation base 131 are joined. Even if the solder layer 141a rises due to surface tension, since the insulating film 108 is formed on the side surfaces of the p-type contact layer 105, the p-type cladding layer 104, the light emitting layer 103, and the n-type cladding layer 102, the solder layer 141a Is prevented from contacting the side surfaces of the p-type contact layer 105, the p-type cladding layer 104, the light emitting layer 103, and the n-type cladding layer 102. Thereby, short circuit failure is prevented.
[0012]
[Patent Document 1]
JP 2000-91636 A
[Problems to be solved by the invention]
However, in the conventional proposed semiconductor light emitting device shown in FIGS. 16 and 17, the width W of the notch 120 is set when the outer surface of the device is gripped when the device is assembled after separating the device into each chip. Since it is as small as several μm, it is difficult to grip only the outer surface of the sapphire substrate 101 so as not to contact the insulating film 108 located on the side surface of the n-type cladding layer 102. For this reason, since external stress is applied to the n-type cladding layer 102 through the insulating film 108 at the time of element assembly, each semiconductor layer (light emitting layer 103, p-type cladding layer 104) sequentially formed on the n-type cladding layer 102 is applied. And the p-type contact layer 105). As a result, there has been a problem that device characteristics are deteriorated.
[0013]
In addition, as described above, when stress is applied to the insulating film 108 formed on the side surface of the n-type cladding layer 102, the insulating film 108 may be peeled off. When the p-side electrode 106 and the n-side electrode 107 are mounted on the upper surface of the heat dissipation base 131 via the solder layers 141a and 141b, respectively, with the insulating film 108 peeled in this way, the conventional structure shown in FIG. As in the case of, the solder layer 141a raised by the surface tension comes into contact with the side surfaces of the p-type contact layer 105, the p-type cladding layer 104, the light emitting layer 103, and the n-type cladding layer 102, thereby causing a short circuit failure. As a result, there is a problem that it is difficult to improve the yield of element assembly.
[0014]
The present invention has been made to solve the above-described problems, and one object of the present invention is to provide a semiconductor light emitting device capable of suppressing deterioration of device characteristics and improving the yield of device assembly. It is to provide an element.
[0015]
Another object of the present invention is to provide a semiconductor device capable of suppressing deterioration of device characteristics and improving the yield of device assembly.
[0016]
[Means for Solving the Problems and Effects of the Invention]
In order to achieve the above object, a semiconductor light emitting device according to a first aspect of the present invention includes an insulating substrate, a first conductivity type first semiconductor layer formed on the insulating substrate, and a first semiconductor layer. A light emitting layer formed on the light emitting layer, a second conductive type second semiconductor layer formed on the light emitting layer, and formed substantially along the entire circumference of the outer edge of the element inside the outer edge of the element; And a groove having a depth reaching the insulating substrate from the semiconductor layer.
[0017]
In the semiconductor light emitting device according to the first aspect, as described above, the semiconductor light emitting device is formed along the substantially entire circumference of the outer edge of the device inside the outer edge of the device, and reaches the insulating substrate from the second semiconductor layer. By providing a groove having a depth, each semiconductor layer (first semiconductor layer, light emitting layer and second semiconductor layer) located on the inner side of the element and each semiconductor layer (first semiconductor layer, light emitting layer and And the second semiconductor layer) are physically separated by the groove. As a result, when a stress is applied from the outside to each semiconductor layer located outside the element, the stress is absorbed by each semiconductor layer located outside the element, so that the stress is applied to each semiconductor layer located inside the element. Can be suppressed. As a result, it is possible to suppress degradation of element characteristics due to stress applied to each semiconductor layer located on the element inner side during element assembly. In addition, since each semiconductor layer located on the inner side of the element and each semiconductor layer located on the outer side of the element are electrically separated by the groove portion, when the semiconductor light emitting element is attached to the base via the fusion layer, the element Even when a conductive fusion layer is in contact with the side surface of each semiconductor layer (first semiconductor layer, light emitting layer, and second semiconductor layer) located on the outside side, each semiconductor layer (first semiconductor layer) located on the inside side of the element , The light emitting layer and the second semiconductor layer) and the fusion layer can be prevented from being electrically connected. Thereby, it is possible to prevent the occurrence of short-circuit failure due to the fusion layer coming into contact with the side surface of the element during element assembly. As a result, the yield of element assembly can be improved.
[0018]
The semiconductor light emitting device according to the first aspect preferably further includes an insulating film formed so as to cover at least the inner surface of the groove. If comprised in this way, the insulation between each semiconductor layer located in the element inside and each semiconductor layer located in the element exterior side can be improved more.
[0019]
The semiconductor light emitting device according to the first aspect preferably further includes a first electrode formed on the first semiconductor layer and a second electrode formed on the second semiconductor layer, and the insulating film includes: The first and second electrodes are covered and have a first opening located on the first electrode and a second opening located on the second electrode. If comprised in this way, when attaching the 1st electrode and 2nd electrode of a semiconductor light-emitting device to a base with a melt | fusion layer via a 1st opening part and a 2nd opening part, a 1st opening part and a 2nd opening The insulating film formed in the periphery of the portion can prevent the fusion layer on the first electrode side and the fusion layer on the second electrode side from coming into contact with each other. Thereby, the short circuit defect resulting from electrically connecting a 1st electrode and a 2nd electrode via a melt | fusion layer can also be prevented.
[0020]
In the semiconductor light emitting device according to the first aspect, preferably, the first pad formed on the insulating film located on the first electrode so as to be in contact with the first electrode through the first opening of the insulating film. The electrode further includes a second pad electrode formed on the insulating film located on the second electrode so as to be in contact with the second electrode through the second opening of the insulating film. If comprised in this way, when attaching a semiconductor light-emitting device to a base with a fusion layer from the 1st electrode and 2nd electrode side, the 1st pad electrode and 2nd which protruded from the 1st opening part and the 2nd opening part The fusion layer can be easily bonded to the upper surface of the pad electrode. As a result, the semiconductor light emitting element can be fused more easily than in the case where the fusion layer is directly bonded to the upper surfaces of the first electrode and the second electrode located in the first opening and the second opening of the insulating film. Can be attached to the base via layers.
[0021]
In the semiconductor light emitting device according to the first aspect, preferably, the second opening of the insulating film has a planar shape substantially reflecting the planar shape of the second electrode. If comprised in this way, the opening area of the 2nd opening part of an insulating film can be enlarged. Thus, when the first electrode and the second electrode of the semiconductor light emitting device are attached to the base by the fusion layer via the first opening and the second opening of the insulating film, the fusion layer and the second electrode The contact area can be increased. Further, when the first pad electrode and the second pad electrode are attached to the base by the fusion layer, the contact area between the fusion layer and the second pad electrode on the second electrode can be increased. As a result, the element can be more stably fixed by the fusion layer, and the heat dissipation of the element can be improved.
[0022]
In the semiconductor light emitting device according to the first aspect, preferably, the first electrode and the second electrode are each attached on the surface of the base via the fusion layer. If comprised in this way, since the semiconductor light emitting element of the junction down structure by which the side close | similar to the light emitting layer which is a heat generation source was attached to the base can be obtained, the thermal radiation characteristic of an element can be improved.
[0023]
A semiconductor device according to a second aspect of the present invention includes an insulating substrate, a semiconductor device layer formed on the insulating substrate, and substantially along the entire circumference of the outer edge of the device inside the outer edge of the device. And a groove having a depth reaching the insulating substrate from the semiconductor element layer.
[0024]
In the semiconductor element according to the second aspect, as described above, the depth reaching the insulating substrate from the semiconductor element layer is formed along the substantially entire circumference of the outer edge of the element inside the outer edge of the element. By providing the groove portion having, the semiconductor element layer located on the inner side of the element and the semiconductor element layer located on the outer side of the element are physically separated by the groove portion. As a result, when a stress is applied from the outside to the semiconductor element layer located outside the element, the stress is absorbed by the semiconductor element layer located outside the element, so that the stress is applied to the semiconductor element layer located inside the element. Can be suppressed. Thereby, it is possible to suppress deterioration of element characteristics due to stress applied to the semiconductor element layer located on the inner side of the element during element assembly. In addition, since the semiconductor element layer located on the inner side of the element and the semiconductor element layer located on the outer side of the element are electrically separated by the groove portion, when the semiconductor element is attached to the base via the fusion layer, Even when a conductive fusion layer is in contact with the side surface of the semiconductor element layer located outside the element, the semiconductor element layer located inside the element and the fusion layer are prevented from being electrically connected. be able to. Thereby, it is possible to prevent the occurrence of short-circuit failure due to the fusion layer coming into contact with the side surface of the element during element assembly. As a result, the yield of element assembly can be improved.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0026]
(First embodiment)
FIG. 1 is a plan view showing a structure of a semiconductor light emitting device according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line 100-100 in FIG. FIG. 3 is an enlarged cross-sectional view showing details of the light emitting layer of the semiconductor light emitting device according to the first embodiment shown in FIG. 4 is a bottom perspective view for explaining the positional relationship between the semiconductor light emitting element and the solder layer in a state where the semiconductor light emitting element according to the first embodiment shown in FIG. 2 is attached to the heat dissipation base, and FIG. FIG. 5 is a sectional view taken along line 200-200 in FIG. First, the structure of the semiconductor light emitting device according to the first embodiment will be described with reference to FIGS.
[0027]
In the semiconductor light emitting device according to the first embodiment, as shown in FIGS. 1 and 2, an n-type cladding layer 2 made of n-type GaN having a thickness of about 4 μm is formed on an insulating sapphire substrate 1. . The n-type cladding layer 2 also has a function as a contact layer. The sapphire substrate 1 is an example of the “insulating substrate” in the present invention, and the n-type cladding layer 2 is an example of the “first semiconductor layer” in the present invention.
[0028]
A light emitting layer 3 is formed on the n-type cladding layer 2. As shown in FIG. 3, the light emitting layer 3 has an undoped In thickness of about 3 nm. _0.25 Ga _0.75 MQW active layer 3c in which four well layers 3a made of N and four barrier layers 3b made of undoped GaN having a thickness of about 6 nm are alternately stacked, and a protective layer made of undoped GaN having a thickness of about 10 nm 3d. The protective layer 3d is provided to prevent the crystal of the MQW active layer 3c from deteriorating by preventing the In from the MQW active layer 3c from desorbing.
[0029]
On the light emitting layer 3, as shown in FIG. 2, p-type Al having a thickness of about 0.1 μm. _0.05 Ga _0.95 A p-type cladding layer 4 made of N is formed. A p-type contact layer 5 made of p-type GaN having a thickness of about 0.07 μm is formed on the p-type cladding layer 4. The p-type cladding layer 4 and the p-type contact layer 5 are examples of the “second semiconductor layer” in the present invention.
[0030]
Further, by removing a predetermined region from the p-type contact layer 5 to the n-type cladding layer 2 so that the planar shape is substantially L-shaped, a part of the surface of the n-type cladding layer 2 is exposed. Has been. Then, in a predetermined region on the p-type contact layer 5, a p-side electrode 6 composed of a Ni layer having a thickness of about 2 nm and an Au layer having a thickness of about 4 nm is formed from the lower layer to the upper layer. Yes. The p-side electrode 6 is formed so that the planar shape is substantially L-shaped. Further, an n-side electrode 7 made of Al having a thickness of about 200 nm is formed in a predetermined region on the exposed surface of the n-type cladding layer 2. The p-side electrode 6 is an example of the “second electrode” in the present invention, and the n-side electrode 7 is an example of the “first electrode” in the present invention.
[0031]
Here, in the first embodiment, the depth reaching the sapphire substrate 1 from the p-type contact layer 5 along the entire circumference of the outer edge of the element inward of the outer edge of the element (about 0. 0 from the upper surface of the sapphire substrate 1). A groove 20 having a depth of 1 μm and a width of about 2 μm or more and about 30 μm or less (for example, about 15 μm) is formed. Then, due to the groove 20, each semiconductor layer (n-type cladding layer 2, light emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) located on the element inside 20a side and each semiconductor layer located on the element outside 20b side (N-type cladding layer 2, light emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) are physically and electrically separated. Further, for example, SiO having a thickness of about 0.2 μm so as to cover the inner surface of the groove 20 and to cover a predetermined region other than the p-side electrode 6 and the n-side electrode 7. ₂ An insulating film 8 made of is formed.
[0032]
If the width of the groove 20 is smaller than about 2 μm, it becomes difficult to etch to a depth reaching the sapphire substrate 1 from the p-type contact layer 5, which may cause insulation failure with the element exterior 20 b. is there. Further, when the width of the groove portion 20 is larger than about 30 μm, the effective area of the element is reduced, which causes inconveniences such as a decrease in luminance and an increase in operating voltage. For this reason, element characteristics deteriorate. Furthermore, since the number of elements that can be taken from one sapphire substrate 1 is reduced, productivity is lowered. Therefore, it is preferable to form the groove 20 with a width of about 2 μm or more and about 30 μm or less.
[0033]
As shown in FIGS. 4 and 5, the semiconductor light emitting device according to the first embodiment shown in FIGS. 1 and 2 is provided on the upper surface of the heat dissipation base 31 in order to dissipate heat generated in the light emitting layer 3. In addition, it is attached in a junction down manner from the side close to the light emitting layer 3. Specifically, the p-side electrode 6 and the n-side electrode 7 are fused on the corresponding electrode layer (not shown) on the upper surface of the heat dissipation base 31 via the solder layers 41a and 41b made of Ag, respectively. Has been. The heat dissipation base 31 is an example of the “base” in the present invention, and the solder layers 41 a and 41 b are examples of the “fusion layer” in the present invention.
[0034]
In the first embodiment, as described above, the depth reaching the sapphire substrate 1 from the p-type contact layer 5 is formed along the entire circumference of the outer edge of the element inside the outer edge of the element (sapphire substrate 1 Each of the semiconductor layers (n-type clad layer 2, light-emitting layer 3, p-type clad layer 4 and p-type contact layer) located on the element inside 20a side is provided by providing a groove portion 20 having a depth of about 0.1 μm from the upper surface of the semiconductor device. 5) and each semiconductor layer (n-type cladding layer 2, light-emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) located on the element exterior 20b side are physically separated by the groove 20. As a result, when stress is applied from the outside to each of the semiconductor layers 2 to 5 located on the element exterior 20b side, the stress is absorbed by each of the semiconductor layers 2 to 5 located on the element exterior 20b side. It can suppress that stress is added to each semiconductor layer 2-5 located. Thereby, it is possible to suppress deterioration of element characteristics due to stress applied to each of the semiconductor layers 2 to 5 located on the element inside 20a side during element assembly.
[0035]
Further, the semiconductor layers 2 to 5 located on the element inside 20a side and the semiconductor layers 2 to 5 located on the element outside 20b side are electrically separated by the groove portion 20, so that the semiconductor light emitting element can be used as the heat dissipation base 31. When mounting via the solder layers 41a and 41b, the solder layer 41a is formed on the side surface of each semiconductor layer (n-type cladding layer 2, light-emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) located on the element exterior 20b side. Even when contact is made, the semiconductor layers (n-type cladding layer 2, light-emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) located on the element interior 20a side are electrically connected to the solder layer 41a. Can be prevented. Thereby, it is possible to prevent the occurrence of short-circuit failure due to the solder layer 41a coming into contact with the side surface of the element during element assembly. As a result, the yield of element assembly can be improved.
[0036]
Further, in the first embodiment, by forming the insulating film 8 so as to cover the inner surface of the groove 20, the semiconductor layers 2 to 5 located on the element inside 20 a side and the semiconductor layers 2 to 5 located on the element outside 20 b side are formed. It is possible to further improve the insulation between the two.
[0037]
As a manufacturing process of the semiconductor light emitting device according to the first embodiment shown in FIG. 1, first, an n-type cladding made of n-type GaN having a thickness of about 4 μm is formed on an insulating sapphire substrate 1 using MOCVD. Layer 2, light emitting layer 3, p-type Al having a thickness of about 0.1 μm _0.05 Ga _0.95 A p-type cladding layer 4 made of N and a p-type contact layer 5 made of p-type GaN having a thickness of about 0.07 μm are sequentially formed. When the light emitting layer 3 is formed, as shown in FIG. 3, an undoped In having a thickness of about 3 nm. _0.25 Ga _0.75 MQW active layer 3c in which four well layers 3a made of N and four barrier layers 3b made of undoped GaN having a thickness of about 6 nm are alternately stacked, and a protective layer made of undoped GaN having a thickness of about 10 nm 3d are formed sequentially.
[0038]
Next, a part of the surface of the n-type cladding layer 2 is exposed by etching a predetermined region from the p-type contact layer 5 to the n-type cladding layer 2 so that the planar shape is substantially L-shaped. Let Thereafter, an n-side electrode 7 made of Al having a thickness of about 200 nm is formed in a predetermined region on the exposed surface of the n-type cladding layer 2 using a vacuum deposition method, and the p-type contact layer 5 In this predetermined region, a p-side electrode 6 composed of a Ni layer having a thickness of about 2 nm and an Au layer having a thickness of about 4 nm is formed from the lower layer to the upper layer. At this time, the p-side electrode 6 is formed so that the planar shape thereof is substantially L-shaped.
[0039]
Next, in the first embodiment, the depth reaching the sapphire substrate 1 from the p-type contact layer 5 (upper surface of the sapphire substrate 1) by etching along the entire circumference of the outer edge of the element inside the outer edge of the element. To a depth of about 0.1 μm) and a width of about 2 μm to about 30 μm (eg, about 15 μm). By forming the groove 20, the semiconductor layers (n-type cladding layer 2, light-emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) located on the element inside 20a side and semiconductor layers located on the element outside 20b side are formed. (N-type cladding layer 2, light emitting layer 3, p-type cladding layer 4 and p-type contact layer 5) are physically and electrically separated. Thereafter, for example, SiO having a thickness of about 0.2 μm is used so as to cover the inner surface of the groove 20 using plasma CVD and to cover a predetermined region other than the p-side electrode 6 and the n-side electrode 7. ₂ An insulating film 8 made of is formed.
[0040]
Finally, a scribe line (not shown) is formed in an element isolation region located on the element exterior 20b side on the back surface of the sapphire substrate 1, and then the elements are separated into chips along the scribe line. At this time, in the first embodiment, the semiconductor layers 2 to 5 located on the element inner side 20a side and the semiconductor layers 2 to 5 located on the element outer side 20b side are separated by the groove portion 20, so that the element outside 20b Even if the stress generated at the time of element isolation is applied to the semiconductor layers 2 to 5 located on the side, the stress is absorbed by the semiconductor layers 2 to 5 located on the element exterior 20b side. Thereby, it can suppress that stress is added to each semiconductor layer 2-5 located in the element inside 20a side. Thus, the semiconductor light emitting device according to the first embodiment shown in FIGS. 1 and 2 is formed.
[0041]
Then, the p-side electrode 6 and the n-side electrode 7 of the semiconductor light emitting device according to the first embodiment shown in FIGS. 1 and 2 are respectively connected to the heat dissipation base in a junction down manner via the solder layers 41a and 41b made of Ag. It fuse | fuses on the corresponding electrode layer (not shown) of the upper surface of the base 31. FIG. In this way, the structure shown in FIGS. 4 and 5 is obtained.
[0042]
(Second Embodiment)
FIG. 6 is a plan view showing the structure of the semiconductor light emitting device according to the second embodiment of the present invention, and FIG. 7 is a cross-sectional view taken along the line 300-300 in FIG. With reference to FIGS. 6 and 7, in the semiconductor light emitting device according to the second embodiment, unlike the first embodiment, the insulating film 58 formed so as to cover the inner surface of the groove portion 20 includes the p-side electrode 6 and The n-side electrode 7 is covered and formed on the p-side electrode 6 and the n-side electrode 7 so as to have openings 58a and 58b, respectively. Each of the openings 58a and 58b is formed so that the planar shape is a quadrangular shape. The opening 58a is an example of the “second opening” in the present invention, and the opening 58b is an example of the “first opening” in the present invention. The remaining structure of the second embodiment is the same as that of the first embodiment.
[0043]
Also, the semiconductor light emitting device according to the second embodiment shown in FIGS. 6 and 7 is attached on the upper surface of the heat dissipation base 31 by the junction down method, similarly to the structure of the first embodiment shown in FIGS. At this time, the p-side electrode 6 and the n-side electrode 7 are attached on the upper surface of the heat dissipation base 31 by the solder layers 41a and 41b through the openings 58a and 58b of the insulating film 58, respectively.
[0044]
In the second embodiment, as described above, the insulating film 58 formed so as to cover the inner surface of the groove portion 20 covers the p-side electrode 6 and the n-side electrode 7 and also on the p-side electrode 6 and the n-side electrode 7. The p-side electrode 6 and the n-side electrode 7 of the semiconductor light emitting device are attached to the heat radiation base 31 by the solder layers 41a and 41b through the openings 58a and 58b. In this case, the insulating film 58 formed around the openings 58a and 58b can prevent the solder layer 41a on the p-side electrode 6 side and the solder layer 41b on the n-side electrode 7 side from contacting each other. Thereby, it is possible to prevent a short circuit failure caused by the electrical connection between the p-side electrode 6 and the n-side electrode 7 via the solder layers 41a and 41b.
[0045]
Other effects of the second embodiment are the same as those of the first embodiment.
[0046]
(Third embodiment)
FIG. 8 is a plan view showing the structure of the semiconductor light emitting device according to the third embodiment of the present invention, and FIG. 9 is a cross-sectional view taken along the line 400-400 in FIG. In the third embodiment, unlike the second embodiment, the planar shape of the opening on the p-side electrode is circular, and the p-side pad electrode and the n-side electrode are formed on the p-side electrode and the n-side electrode, respectively. An example of forming the side pad electrode will be described. The remaining structure of the third embodiment is similar to that of the aforementioned second embodiment.
[0047]
That is, in the third embodiment, as shown in FIGS. 8 and 9, the front surface including the inner surface of the groove portion 20 is covered, and the openings 68a and 68b are provided on the p-side electrode 6 and the n-side electrode 7, respectively. An insulating film 68 is formed on the surface. The opening 68a is formed so that the planar shape is circular, and the opening 68b is formed so that the planar shape is square. The opening 68a is an example of the “second opening” in the present invention, and the opening 68b is an example of the “first opening” in the present invention.
[0048]
Further, Ti having a thickness of about 30 nm from the lower layer to the upper layer so as to contact the p-side electrode 6 through the opening 68a and cover a part of the insulating film 68 located on the p-side electrode 6. A p-side pad electrode 69 composed of a layer and an Au layer having a thickness of about 500 nm is formed. The p-side pad electrode 69 is formed so that the planar shape is circular. Further, Ti having a thickness of about 30 nm from the lower layer to the upper layer so as to be in contact with the n-side electrode 7 through the opening 68b and to cover a part of the insulating film 68 located on the n-side electrode 7. An n-side pad electrode 70 composed of a layer and an Au layer having a thickness of about 500 nm is formed. The n-side pad electrode 70 is formed so that the planar shape is a square shape. The p-side pad electrode 69 is an example of the “second pad electrode” in the present invention, and the n-side pad electrode 70 is an example of the “first pad electrode” in the present invention.
[0049]
Also, the semiconductor light emitting device according to the third embodiment shown in FIGS. 8 and 9 is attached on the upper surface of the heat dissipation base 31 by the junction down method, similarly to the structure of the first embodiment shown in FIGS. In this case, the p-side pad electrode 69 and the n-side pad electrode 70 are attached on the upper surface of the heat dissipation base 31 via the solder layers 41a and 41b, respectively.
[0050]
In the third embodiment, as described above, the p-side pad electrode 69 and the n-side pad electrode 70 are arranged so as to contact the p-side electrode 6 and the n-side electrode 7 through the openings 68a and 68b of the insulating film 68. When the semiconductor light emitting device is attached to the heat radiation base 31 by the solder layers 41a and 41b from the p-side electrode 6 and the n-side electrode 7 side, the p-side pad electrode 69 and n protruding from the openings 68a and 68b are formed. The solder layers 41a and 41b can be easily joined to the upper surface of the side pad electrode 70. This makes it easier to attach the semiconductor light emitting element to the heat dissipation base 31 via the solder layers 41a and 41b, compared to the case where the solder layers 41a and 41b are directly joined to the upper surfaces of the p-side electrode 6 and the n-side electrode 7. Can be attached.
[0051]
The remaining effects of the third embodiment are similar to those of the aforementioned first embodiment.
[0052]
(Fourth embodiment)
FIG. 10 is a plan view illustrating a structure of a semiconductor light emitting device according to the fourth embodiment of the present invention, and FIG. 11 is a cross-sectional view taken along line 500-500 in FIG. In the fourth embodiment, the planar shape of the opening on the p-side electrode and the p-side pad electrode in the third embodiment is an L-shape substantially reflecting the planar shape (L-shape) of the p-side electrode. An example of the case where it is formed will be described. The remaining structure of the fourth embodiment is similar to that of the aforementioned third embodiment.
[0053]
That is, in the fourth embodiment, as shown in FIGS. 10 and 11, the entire surface including the inner surface of the groove 20 is covered, and the opening 88a and the opening 88b are formed on the p-side electrode 6 and the n-side electrode 7, respectively. An insulating film 88 is formed so as to have it. The opening 88a is formed so that the planar shape is substantially L-shaped so as to substantially reflect the planar shape (L-shaped) of the p-side electrode 6. The opening 88b is The planar shape is a quadrangular shape. The opening 88a is an example of the “second opening” in the present invention, and the opening 88b is an example of the “first opening” in the present invention.
[0054]
A p-side pad electrode 89 is formed so as to be in contact with the p-side electrode 6 through the opening 88 a and to cover a part of the insulating film 88 located on the p-side electrode 6. The p-side pad electrode 89 is formed so that the planar shape is substantially L-shaped, like the opening 88a. The p-side pad electrode 89 is an example of the “second pad electrode” in the present invention.
[0055]
Further, the semiconductor light emitting device according to the fourth embodiment shown in FIGS. 10 and 11 is attached on the upper surface of the heat dissipation base 31 by the junction down method, similarly to the structure of the first embodiment shown in FIGS. In this case, the p-side pad electrode 89 and the n-side pad electrode 70 are attached on the upper surface of the heat dissipation base 31 via the solder layers 41a and 41b, respectively.
[0056]
In the fourth embodiment, as described above, the planar shape of the opening 88a of the insulating film 88 and the p-side pad electrode 89 on the p-side electrode 6 is substantially the same as the planar shape (L-shaped) of the p-side electrode 6. As a result, the opening area of the opening 88a can be increased and the formation region of the p-side pad electrode 89 can be increased. This increases the contact area between the solder layer 41a and the p-side pad electrode 89 when the p-side pad electrode 89 and the n-side pad electrode 70 of the semiconductor light emitting device are attached to the heat dissipation base 31 by the solder layers 41a and 41b. be able to. As a result, the element can be more stably fixed by the solder layers 41a and 41b, and the heat dissipation of the element can be improved.
[0057]
The remaining effects of the fourth embodiment are similar to those of the aforementioned first and third embodiments.
[0058]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
[0059]
For example, in the first to fourth embodiments, the example in which the present invention is applied to the semiconductor light emitting element has been described. However, the present invention is not limited to this, and can be applied to semiconductor elements other than the semiconductor light emitting element. .
[0060]
In the first to fourth embodiments, the groove 20 having a depth reaching the sapphire substrate 1 from the p-type contact layer 5 (a depth of about 0.1 μm from the upper surface of the sapphire substrate 1) is formed. However, the present invention is not limited to this, and a groove having a depth from the p-type contact layer to the upper surface of the sapphire substrate may be formed.
[0061]
In the first to fourth embodiments, the n-side electrode is disposed near the end of the element. However, the present invention is not limited to this, and the n-side electrode is disposed near the center of the element. The p-side electrode may be formed so as to surround the n-side electrode. In this case, since the entire region of the outer edge of the n-side electrode is adjacent to the p-side electrode, it is possible to prevent the electric field from concentrating only on the predetermined region. As a result, deterioration in the uniformity of light emission and deterioration in insulation characteristics due to the concentration of the electric field only in the predetermined region can be prevented.
[0062]
Further, in the fourth embodiment, the opening 88a of the insulating film 88 positioned on the p-side electrode 6 is formed so that the planar shape is substantially L-shaped. As long as the opening of the insulating film located on the p-side electrode is a planar shape that substantially reflects the planar shape of the p-side electrode, the present invention can be applied to other shapes than the L-shape. Similar effects can be obtained.
[Brief description of the drawings]
1 is a plan view showing a structure of a semiconductor light emitting device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view taken along line 100-100 in FIG.
3 is an enlarged cross-sectional view showing details of a light emitting layer of the semiconductor light emitting device according to the first embodiment shown in FIG. 2;
4 is a bottom perspective view for explaining the positional relationship between a semiconductor light emitting element and a solder layer in a state in which the semiconductor light emitting element according to the first embodiment shown in FIG. 2 is attached to a heat dissipation base.
5 is a cross-sectional view taken along line 200-200 in FIG.
FIG. 6 is a plan view showing a structure of a semiconductor light emitting device according to a second embodiment of the present invention.
7 is a cross-sectional view taken along line 300-300 in FIG.
FIG. 8 is a plan view illustrating a structure of a semiconductor light emitting device according to a third embodiment of the present invention.
9 is a sectional view taken along line 400-400 in FIG.
FIG. 10 is a plan view showing a structure of a semiconductor light emitting device according to a fourth embodiment of the present invention.
11 is a cross-sectional view taken along line 500-500 in FIG.
FIG. 12 is a plan view showing the structure of a conventional semiconductor light emitting device.
13 is a cross-sectional view taken along line 600-600 in FIG.
14 is a bottom perspective view for explaining the positional relationship between a semiconductor light emitting element and a solder layer in a state where the conventional semiconductor light emitting element shown in FIG. 13 is attached to a heat dissipation base.
15 is along the line 700-700 in FIG.
FIG. 16 is a plan view showing an example of a conventionally proposed semiconductor light emitting device.
17 is a cross-sectional view taken along the line 800-800 in FIG.
[Explanation of symbols]
1 Sapphire substrate (insulating substrate)
2 n-type cladding layer (first semiconductor layer)
3 Light emitting layer
4 p-type cladding layer (second semiconductor layer)
5 p-type contact layer (second semiconductor layer)
6 p-side electrode (second electrode)
7 n-side electrode (first electrode)
8, 58, 68, 88, insulating film
20 Groove
31 Heat dissipation base (base)
41a, 41b Solder layer (fusion layer)
58a, 68a, 88a Opening (second opening)
58b, 68b, 88b Opening (first opening)
69, 89 p-side pad electrode (second pad electrode)
70 n-side pad electrode (first pad electrode)

Claims

An insulating substrate;
A first semiconductor layer of a first conductivity type formed on the insulating substrate;
A light emitting layer formed on the first semiconductor layer;
A second semiconductor layer of a second conductivity type formed on the light emitting layer;
A groove portion formed along substantially the entire circumference of the outer edge of the element inside the outer edge of the element, and having a depth reaching the insulating substrate from the second semiconductor layer ,
A semiconductor light emitting element , further comprising an insulating film formed to cover at least the inner surface of the groove .

A first electrode formed on the first semiconductor layer;
A second electrode formed on the second semiconductor layer,
The insulating layer covers the first electrode and the second electrode, and a second opening located in the first opening and the upper second electrode positioned on the first electrode, according to claim 1 the semiconductor light emitting device according to.

A first pad electrode formed on the insulating film located on the first electrode so as to be in contact with the first electrode through a first opening of the insulating film;
On the insulating film located on the second electrode, further comprising a second pad electrode which is formed to be in contact with the second electrode through the second opening of the insulating film, to claim 2 The semiconductor light emitting element as described.

The second opening of the insulating film has a substantially reflect the planar shape of the planar shape of the second electrode, the semiconductor light emitting device according to claim 2 or 3.

The first electrode and the second electrode, respectively, through the bonding layer, is mounted on a base surface, the semiconductor light-emitting device according to any one of claims 2-4.

An insulating substrate;
A semiconductor element layer formed on the insulating substrate;
A groove portion formed inside the outer edge of the element along substantially the entire circumference of the outer edge of the element, and having a depth reaching the insulating substrate from the semiconductor element layer ,
The semiconductor element further provided with the insulating film formed so that the inner surface of the said groove part might be covered at least .