JP4186266B2

JP4186266B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4186266B2
Application number: JP25664498A
Authority: JP
Inventors: 豊青木; 浩一星野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-09-10
Filing date: 1998-09-10
Publication date: 2008-11-26
Anticipated expiration: 2018-09-10
Also published as: JP2000091558A

Description

【０００１】
【発明の属する技術分野】
本発明は、格子定数の異なる２つの半導体層を有してなる半導体装置及びその半導体装置の製造方法に関する。
【０００２】
【従来の技術】
このような半導体装置として、例えば、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴ(High Electron Mobility Transistor) は、ＡｌＧａＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴと比較してチャネル層のＩｎ組成を高めることが可能であり、高い電子移動度が得られる。このため、ミリ波領域において動作する高利得，低雑音指数のデバイス（例えば、増幅器など）を得ることができるという特徴を有している。
【０００３】
しかし、Ｉｎ組成を高めると、ＩｎＧａＡｓの格子定数が大きくなることから、ＡｌＧａＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴでは用いることができたＧａＡｓ基板を用いることができなくなってしまう。従って、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴの基板としては、Ｉｎ_０．５２Ａｌ_０．４８Ａｓとの格子整合が良好であるＩｎＰ基板を使わざるを得なかった。このＩｎＰ基板は、ＧａＡｓ基板に比較して非常に高価であり、低コスト化を図ることが課題の一つとして存在している。
【０００４】
この問題を解決するために、改めて、ＧａＡｓ基板上にＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴを形成することが試みられている。上述のように、Ｉｎ_０．５２Ａｌ_０．４８ＡｓとＧａＡｓとの間には約４％の格子不整合があることから、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴをＧａＡｓ基板上に直接形成すると、転位の発生などにより結晶性が著しく低下し、電子移動度が極端に低下してしまう。従って、上記の着想を実現するためには、両者間の格子不整合を緩和する技術が不可欠である。
【０００５】
このような格子不整合を緩和する技術の一つとして、ＧａＡｓ基板とＩｎ_０．５２Ａｌ_０．４８Ａｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴとの間に、格子定数調整用のバッファ層を介挿する方式が種々考案されている。例えば、図１０に示すものは、材料としてＩｎＡｌＡｓ，ＩｎＧａＡｓを用いて、基板１の上に形成するバッファ層２におけるＩｎ組成を“０”から略線形に増加させることで、基板１とバッファ層２の上層に形成されるＨＥＭＴ層との格子定数を緩やかに連結しようとする方式(Linearly Graded) である。
【０００６】
また、図１１に示すものは、バッファ層２を複数層２ａ〜２ｅに分割して、Ｉｎ組成を各層毎にステップ的に増加させることで、基板１とＨＥＭＴ層との格子定数を緩やかに連結しようとする方式(Step Graded) である。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記２つの方式では、結晶性の改善効果は不十分であった。即ち、“Linearly Graded ”は、転位の発生を抑制する効果を有しているが、発生した転位がＨＥＭＴ層に貫通するのを防ぐことが難しい。また、“Step Graded ”は、発生した転位を各層間の界面で押し止める効果を有しているが、転位の抑制効果が小さい。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、第１の半導体層の上層に格子定数差が比較的大きい第２の半導体層を形成する場合に、転位の発生を抑制し得ると共に、発生した転位が第２の半導体層に貫通するのを防ぐことができる半導体装置及びその半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体装置によれば、第１の半導体層と第２の半導体層との間に形成される格子定数調整用のバッファ層について、積層方向に隣接する分割層内で格子定数が積層方向について連続的に増加することで、第１の半導体層と第２の半導体層との格子定数差を徐々に縮小して格子定数の転位の発生を抑制することができる。また、隣接する分割層間の各界面において格子定数を不連続に増加させることで、発生した転位を各層間の界面で押し止めることができる。
【００１０】
従って、例えば、第１の半導体層と第２の半導体層との格子定数差が比較的大であっても、前記バッファ層により格子定数差を吸収緩和して格子不整合に起因する結晶性の低下を防ぐことができるので、半導体層の材料を広範囲に選択することが可能となる。
【００１１】
請求項２記載の半導体装置によれば、バッファ層を、２つ以上の元素からなり、それら元素の組成比が変化することで格子定数が変化する化合物半導体で構成する。この場合、前記隣接する分割層間の各界面における格子定数の不連続な増加は、前記組成比の変化により生じている。
【００１２】
請求項３乃至５記載の半導体装置によれば、バッファ層における積層方向の組成比を、各分割層内において線形に（請求項３）、或いは曲線状に（請求項４）、または積層方向に隣接している他の分割層との少なくとも一方側の界面付近で曲線状に変化するように（請求項５）設定するので、転位の発生を抑制するのに好適である。
【００１３】
請求項６または７記載の半導体装置によれば、バッファ層は、夫々単一若しくは複数の元素Ｐ，Ｑ，Ｒによって、ｘを組成比としてＰ_ｘＱ_１−ｘＲ（０＜ｘ＜１）で構成する（請求項６）。具体的には、第１の半導体層をＧａＡｓで構成し、第２の半導体層をＩｎ_０．５２Ａｌ_０．４８Ａｓで構成すると共に、バッファ層を、元素ＰをＩｎ，元素ＱをＡｌまたはＧａまたはＡｌとＧａとの混成物，元素ＲをＡｓで構成するので（請求項７）、比較的安価なＧａＡｓを基板としてその上層に例えばＨＥＭＴなどの素子を構成することができる。
【００１４】
請求項８記載の半導体装置の製造方法によれば、第１の半導体層上に、元素Ｐ，Ｑ，Ｒによる組成がＰ_ｘＱ_１−ｘＲである格子定数調整用のバッファ層を分子線エピタキシャル（ＭＢＥ）成長装置を用いて形成する際に、最下層を除く夫々の分割層を形成する場合は、当該分割層の下層の形成工程終了後に、一旦ＭＢＥ成長装置に配置されている元素Ｐ，Ｑの各セルのシャッタを閉じて、成長を停止させる。
【００１５】
そして、その間に、元素Ｐのセルの温度を下層の形成工程終了時における元素Ｐのセル（以下、Ｐセルと称す）の温度よりも高く設定した後、再び前記各セルのシャッタを開いて当該工程を開始する。すると、当該分割層における元素Ｐの組成比の初期値は、その下層における組成比の最終値に対して、Ｐセルの温度設定を高めた分だけ離散的に上昇することで不連続に増加する。
【００１６】
それから、Ｐセルの温度を上昇させながら当該分割層を成長させると、当該分割層内における元素Ｐの組成比もその温度上昇に伴って上昇する。従って、以上のような工程を必要な層数分経ることにより、隣接する分割層間の各界面において組成比が不連続に増加し、各分割層内における組成比が積層方向について連続的に増加するバッファ層を形成することができる。
【００１７】
請求項９記載の半導体装置の製造方法によれば、ＭＢＥ成長装置に元素Ｐのセルを２本以上配置して最下層を除く夫々の分割層を形成する場合は、当該分割層の下層の形成工程に用いた元素Ｐのセル（下層セル）とは異なるセル（上層セル）を用いて、当該上層セルの温度を、予め前記下層の形成工程終了時における下層セルの温度よりも高く設定しておく。そして、下層の形成工程が終了すると下層セルのシャッタを閉じ、その終了と同時に上層セルのシャッタを開いて当該分割層の形成工程を開始する。
【００１８】
即ち、請求項８のように隣接する分割層間において組成比が不連続に変化するバッファ層を形成する場合に、特定のＰセルの温度を変化させて第（ｉ−１）番目の分割層の成長に使用している間は、その他の内何れか１つのＰセルの温度を、第ｉ番目の分割層の成長開始時に必要とされる温度に予め設定しておくことができる。従って、下層の成長が終了すると同時にその上層に位置する分割層の成長を開始させることができるようになり、製造時間を短縮することができる。
【００１９】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図２は、ＭＢＥ(Molecular Beam Epitaxitial:分子線エピタキシャル) 成長装置１１の構成を模式的に示すものである。ＭＢＥ成長装置１１は、試料準備室１２及び成長室１３の２室を備えており、両者の間は、バルブ１４により開閉されるようになっている。
【００２０】
成長室１３の内部は、図示しない真空ポンプで吸引されることにより超高真空度が達成されるようになっており、ターゲットとなる基板を加熱，保持するための基板ホルダ１５が配置されている。また、成長室１３の内部には、基板の位置に置いて分子線の強度が一様になるように、分子線の蒸発源たる複数のセル１６が配置されている。
【００２１】
各セル１６の内部には、複数のるつぼ１７が保持されている。これらのるつぼ１７は、内部に投入される材料と反応しないようにｐＢＮ(pyrolytic Boron Nitride) などで構成されている。また、高温に加熱されるセル１６の周囲からガスが放出されるのを抑制して成長室１３内部の真空度を維持するため、各セル１６の外部には、内部が液体窒素などで冷却されたシュラウド１８が設置されている。そして、各セル１６の開口部は、シャッタ１９により開閉されるようになっている。
【００２２】
次に、このＭＢＥ成長装置１１を用いて、図１に示す半導体装置２０を形成するプロセスについて説明する。両面が研磨され、厚さ６００μｍ程度に設定された半絶縁性のＧａＡｓ基板（第１の半導体層）２１を試料準備室１２に入れて２００℃程度に加熱し、ＧａＡｓ基板２１に吸着したガスを除去した後、成長室１３内の基板ホルダ１５にセットする。
【００２３】
それから、ＧａＡｓ基板２１表面の酸化物を除去するため、ＧａＡｓ基板２１に５族元素（例えば、Ａｓなど）のビームを照射しながら４００〜６００℃に加熱してサーマルクリーニングを行う。セル１６（Ａｓ）のシャッタ１９は常に開いておく。次に、予め適当な温度に設定しておいたセル１６（Ｇａ）のシャッタ１９を開いて、ＧａＡｓ層２１ａを２０ｎｍ程度の厚さに形成する。次に、セル１６（Ａｌ）のシャッタ１９を開いて、ＡｌＡｓ層２１ｂを２０ｎｍ程度の厚さに形成する。
【００２４】
ここで、ＧａＡｓ層２１ａは、サーマルクリーニングによって荒れたＧａＡｓ基板２１の表面を滑らかにするために形成されるものである。また、ＡｌＡｓ層２１ｂは、以降、上層に形成されるＩｎＡｌＡｓ系のバッファ層２２をよりスムーズに形成するために形成されるものである。
【００２５】
次に、格子定数整合用のバッファ層２２を形成する。セル１６（Ｉｎ１），１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層２２ａとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００２６】
この際、セル１６（Ｉｎ１）の温度を、成長期間の前半は比較的急に増加させ、後半は比較的緩やかに増加させるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図１（ａ）に示すように、第１バッファ層２２ａのＩｎ組成（モル比）比ｘを成長初期の層下面側において０．０２に設定し、そこから変化軌跡が略線形となるようにして、成長終期の層上面側において０．１０となるように設定する。尚、図１（ａ）では、横軸にＩｎ組成比ｘをとり、縦軸にバッファ層２２の積層厚さをとって表している。
【００２７】
そして、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層２２ｂとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００２８】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層２２ａと同様に、成長期間の前半は比較的急に増加させ後半は比較的緩やかに増加させるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層２２ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、そこから略線形に変化して成長終期の層上面側において０．２０となるように設定する。
【００２９】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層２２ｃとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。この際、セル１６（Ｉｎ１），１６（Ａｌ）の温度を、上記と同様に制御して、第３バッファ層２２ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、そこから略線形に変化して層上面側において０．３０となるように設定する。
【００３０】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層２２ｄ，第５バッファ層２２ｅを夫々２００ｎｍ程度成長させる。第４バッファ層２２ｄについては、Ｉｎ組成比ｘを層下面側において０．３２に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層２２ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。
【００３１】
以上で第１〜第５バッファ層（分割層）２２ａ〜２２ｅの形成工程が完了し、図１（ａ）に示すように、各バッファ層２２ａ〜２２ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては略線形に変化するようになる。
【００３２】
次に、このバッファ層２２の上層に、ＨＥＭＴを構成する各層を形成する。先ず、上層から基板２１側への電流漏れを抑制するためのバッファ層（第の２半導体層）２３となるノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓを１００ｎｍ成長させる。次に、第１チャネル層２４ａとなるノンドープのＩｎ_０．８Ｇａ_０．２Ａｓを１６ｎｍ成長させた後、第２チャネル層２４ｂとなるノンドープのＩｎ_０．５３Ｇａ_０．４７Ａｓを４ｎｍ成長させる。
【００３３】
次に、スペーサ層２５となるノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓを５ｎｍ成長させてから、Ｓｉからなるδドープ層２６をキャリア供給層として形成する。それから、ゲートコンタクト層２７となるノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓを２０ｎｍ成長させ、最後に、キャップ層２８となるｎ型のＩｎ_０．５３Ｇａ_０．４７Ａｓを２０ｎｍ成長させる。尚、以上において、バッファ層２３からキャップ層２８までを、ＨＥＭＴ部２９と称する。
【００３４】
以上のように本実施例によれば、Ｉｎ_０．５２Ａｌ_０．４８Ａｓ／ｐ−ＩｎＧａＡｓ系のＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層２２を配置して、各バッファ層２２ａ〜２２ｅにおけるＩｎ組成比ｘが各層の界面毎に不連続となるようにギャップ（０．０２）を設け、且つ、各層内においては略線形に変化するように形成した。
【００３５】
即ち、Ｉｎ組成比ｘが各バッファ層２２ａ〜２２ｅ内において略線形に変化することで、下層のＧａＡｓ基板２１と、上層の組成がＩｎ_０．５２Ａｌ_０．４８Ａｓであるバッファ層２３との間の格子定数のギャップを滑らかに調整して転位の発生を抑制し、格子不整合に起因する結晶性の低下を防ぐことができる。そして、Ｉｎ組成比ｘが各層の界面毎に不連続となることで、転位が発生した場合であっても、その転位を各層間の界面で押し止めることが可能となり、ＨＥＭＴ部２９に貫通することを防止することができる。従って、基板の材料に安価なＧａＡｓを用いた場合であっても、ＨＥＭＴの電子移動度を、ＩｎＰを用いた場合と同低度に維持することができる。
【００３６】
また、本実施例によれば、各バッファ層２２ａ〜２２ｅを形成する際に、ＭＢＥ成長装置１１においてＩｎを供給するセル１６を２つ使用したので、各層の界面毎にＩｎ組成比ｘが不連続となる構造であっても、１つの層を成長させている間に、次の層の成長を開始させるためのセル１６の温度を予め設定しておくことができ、バッファ層２２をより短時間で形成することができる。
【００３７】
（第２実施例）
図３は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。尚、以降の各実施例においては、ＧａＡｓ基板２１とＨＥＭＴ部２９との間に配置される格子定数調整用のバッファ層の形成態様のみが異なっており、そのバッファ層の形成工程部分だけを述べる。
【００３８】
また、第２実施例においては、ＭＢＥ成長装置１１においてＩｎを供給するセル１６（Ｉｎ）を１つのみ使用して半導体装置３０を形成する。また、セル１６（Ａｌ）の温度は、第１実施例と同様に設定した後、一定に維持するように制御する。最初に、各セル１６（Ｉｎ）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３１ａとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００３９】
この際、セル１６（Ｉｎ）の温度増加を、成長期間の初期と終期において、中間期よりも比較的緩やかにするように制御する。斯様に制御することで、第１バッファ層３１ａのＩｎ組成比ｘを、成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定すると共に、図３（ａ）に示すように、積層厚さに対する変化軌跡が層下面近傍側では上に凸となる曲線を描くように（即ち、変化率が徐々に大となるように）、層上面近傍側では下に凸となる曲線を描くように（即ち、変化率が徐々に小となるように）する。
【００４０】
その結果、Ｉｎ組成比ｘは、第１バッファ層３１ａの下層部分では殆ど変化せず略一定となり、第１バッファ層３１ａの中間部分においては略線形に変化し、第１バッファ層３１ａの上層部分では、再び殆ど変化せず略一定となる。
【００４１】
そして、第１バッファ層３１ａの形成工程が終了し、セル１６（Ｉｎ），１６（Ａｌ）のシャッタ１９を閉じると、セル１６（Ｉｎ）の温度が前記終了時点よりもある程度上昇するまで待機する。それから、再び全てのセル１６のシャッタ１９を開き、次の第２バッファ層３１ｂとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓの成長を開始させる。
【００４２】
この第２バッファ層３１ｂも、第１バッファ層３１ａと同様に２００ｎｍ程度成長させる。また、Ｉｎ組成比ｘは、セル１６（Ｉｎ）の温度上昇により成長初期の層下面側において０．１２となるように設定する。それから第１バッファ層３１ａと同様の温度制御を施すことにより、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では上に凸となる曲線を描き、層上面近傍側では下に凸となる曲線を描くようにして、成長終期の層上面側において０．２０となるように設定する。
【００４３】
以下、同様の工程により、第３〜第５バッファ層３１ｃ〜３１ｅを夫々２００ｎｍ程度の厚さに形成する。尚、第３〜第５バッファ層３１ｃ〜３１ｅ夫々の層下面側及び層上面側におけるＩｎ組成比ｘは、第１実施例と同様に設定される。
【００４４】
以上のように第２実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に格子定数調整用のバッファ層３１を配置して、第１〜第５バッファ層（分割層）３１ａ〜３１ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では上に凸となる曲線を描き、層上面近傍側では下に凸となる曲線を描くように形成した。
【００４５】
そして、第１〜第５バッファ層３１ａ〜３１ｅの夫々におけるＩｎ組成比ｘを各層の中間部分で変化させるようにして、下層部分及び上層部分では殆ど変化させないように設定した。従って、各層において、上下に隣接する他の層との界面付近での転位の発生を一層抑制することができる。
【００４６】
また、第２実施例によれば、各バッファ層３１ａ〜３１ｅを形成する際に、ＭＢＥ成長装置１１においてＩｎを供給するセル１６を１つだけ使用したので、使用できるセル１６の数に制限がある場合でも、各層の界面毎にＩｎ組成比ｘが不連続となる構造のバッファ層３１を形成することができる。
【００４７】
（第３実施例）
図４は、本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第３実施例の半導体装置３２における格子定数調整用のバッファ層３３は、以下のように形成する。各セル１６の温度を第１実施例と同様に初期設定してから、セル１６（Ｉｎ１）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３３ａとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００４８】
この際、セル１６（Ｉｎ１）の温度を、成長期間の初期と終期において、増加割合が中間期よりも比較的大となるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図４（ａ）に示すように、第１バッファ層３３ａのＩｎ組成比ｘを成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定する。
【００４９】
そして、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。その結果、Ｉｎ組成比ｘは、第１バッファ層３３ａの下層部分及び上層部分では急激に変化して、中間部分においては略線形で比較的緩やかに変化するようになる。
【００５０】
それから、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層３３ｂとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００５１】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層３３ａと同様に、成長期間の初期と終期において、増加割合が中間期よりも比較的大となるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層３３ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、成長終期の層上面側において０．２０となるように設定すると共に、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。
【００５２】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層３３ｃとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００５３】
この際、セル１６（Ｉｎ１）及び１６（Ａｌ）の温度を、上記と同様に制御して、第３バッファ層３３ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、成長終期の層上面側において０．３０となるように設定すると共に、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。
【００５４】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層３３ｄ，第５バッファ層３３ｅを夫々２００ｎｍ程度成長させる。第４バッファ層３３ｄについては、Ｉｎ組成比ｘを層下面側において０．３２に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層３３ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。以上で第１〜第５バッファ層（分割層）３３ａ〜３３ｅの形成工程が完了する。
【００５５】
以上のように第３実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層３３を配置して、第１〜第５バッファ層（分割層）３３ａ〜３３ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くように形成した。
【００５６】
そして、第１〜第５バッファ層３３ａ〜３３ｅの夫々におけるＩｎ組成比ｘを各層の、下層部分及び上層部分で比較的急激に変化させるように設定したので、転位を止める効果を一層高めることができる。
【００５７】
（第４実施例）
図５は、本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第４実施例の半導体装置３４における格子定数調整用のバッファ層３５は、以下のように形成する。各セル１６の温度を第１実施例と同様に初期設定してから、セル１６（Ｉｎ１）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３５ａとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００５８】
この際、セル１６（Ｉｎ１）の温度を、略線形に増加させるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図５（ａ）に示すように、第１バッファ層３５ａのＩｎ組成比ｘを成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定する。
【００５９】
そして、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。その結果、ＩｎＡｌＡｓの成長レートが除々に高まるため、Ｉｎ組成比ｘは、第１バッファ層３５ａの上層部分では、他の部分よりも比較的緩やかに変化するようになる。
【００６０】
それから、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層３５ｂとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００６１】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層３５ａと同様に略線形に増加させるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層３５ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、成長終期の層上面側において０．２０となるように設定すると共に、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。
【００６２】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層３５ｃとなるノンドープのＩｎ_ｘＡｌ_１−ｘＡｓを２００ｎｍ程度成長させる。
【００６３】
この際、セル１６（Ｉｎ１）及び１６（Ａｌ）の温度を上記と同様に制御することで、第３バッファ層３５ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、層上面側において０．３０となるように設定すると共に、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。
【００６４】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層３５ｄ，第５バッファ層３５ｅを夫々２００ｎｍ程度成長させる。第４バッファ層３５ｄについては、Ｉｎ組成比ｘを層下面側において０．３５に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層３５ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。以上で第１〜第５バッファ層（分割層）３５ａ〜３５ｅの形成工程が完了する。
【００６５】
以上のように第４実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層３５を配置して、第１〜第５バッファ層（分割層）３５ａ〜３５ｅにおけるＩｎ組成比ｘが、図５（ａ）に示すように、各層の界面毎に不連続となり、且つ、各層内においては、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにした。
【００６６】
そして、第１〜第５バッファ層３５ａ〜３５ｅの夫々におけるＩｎ組成比ｘを各層の上層部分では、それ程大きくは変化せず略一定となるように設定したので、第２実施例と同様の効果を得ることができる。また、セル１６の温度制御を比較的容易に行うことができる。
【００６７】
（第５実施例）
図６は、本発明の第５実施例を示すものである。第５実施例の半導体装置３６における格子定数調整用のバッファ層３７は、各第１〜第５バッファ層３７ａ〜３７ｅにおけるＩｎ組成比ｘが、成長期間の初期から終期にかけて第１実施例と同様に略直線で変化させると共に、終期においては、第３実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合がその他の期間よりも比較的大となるように制御する。
【００６８】
斯様に温度制御することで、図６（ａ）に示すように、各第１〜第５バッファ層３７ａ〜３７ｅのＩｎ組成比ｘを、各層内において略線形に増加させると共に、層上面近傍側では上に凸となる曲線を描くようにして急激に増加させるようにする。尚、第１〜第５バッファ層３７ａ〜３７ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第５実施例によれば、第３実施例と略同様の効果が得られる。
【００６９】
（第６実施例）
図７は、本発明の第６実施例を示すものである。第６実施例の半導体装置３８における格子定数調整用のバッファ層３９は、各第１〜第５バッファ層３９ａ〜３９ｅにおけるＩｎ組成比ｘが、成長期間の初期においては、第２実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合を比較的小に設定すると共に、その他の期間においては、第１実施例と同様に、略直線で変化させるように温度制御する。
【００７０】
斯様に温度制御することで、図７（ａ）に示すように、各第１〜第５バッファ層３９ａ〜３９ｅのＩｎ組成比ｘを、各層内の層下面近傍において上に凸となる曲線を描くようにして比較的緩やかに増加させるようにする。また、各第１〜第５バッファ層３９ａ〜３９ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第６実施例によれば、第２実施例と略同様の効果が得られる。
【００７１】
（第７実施例）
図８は、本発明の第７実施例を示すものである。第７実施例の半導体装置４０における格子定数調整用のバッファ層４１は、各第１〜第５バッファ層４１ａ〜４１ｅにおけるＩｎ組成比ｘが、成長期間の初期においては、第３実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合を比較的大に設定すると共に、その他の期間においては、第１実施例と同様に、略直線で変化させるように温度制御する。
【００７２】
斯様に温度制御することで、図８（ａ）に示すように、各第１〜第５バッファ層４１ａ〜４１ｅのＩｎ組成比ｘを、各層内の層下面近傍において下に凸となる曲線を描くようにして比較的急激に増加させるようにする。また、各第１〜第５バッファ層４１ａ〜４１ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第６実施例によれば、第５実施例と略同様の効果が得られる。
【００７３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
以上の各実施例では、ＨＥＭＴ部２９として、Ｉｎ_０．５２Ａｌ_０．４８Ａｓ／ｐ−Ｉｎ_０．５３Ｇａ_０．４７Ａｓ系のＨＥＭＴを形成する場合に、格子定数調整用のバッファ層の材料としてＩｎ_ｘＡｌ_１−ｘＡｓを用いたが、これに限ることなく、例えば、Ｉｎ_ｘＧａ_１−ｘＡｓ，Ｉｎ_ｘ（Ｇａ_ｙＡｌ_１−ｙ）_１−ｘＡｓなどを用いても良い。また、元素ＰとしてＳｉ，元素ＱとしてＧｅを選択した４族，４族の組合わせの場合には、元素Ｒに相当するものは不要である。
また、以下の場合についても同様に適用することができる。
▲１▼Ｉｎ_ｘＡｌ_１−ｘＡｓ，Ｉｎ_ｘＧａ_１−ｘＡｓ，Ｉｎ_ｘ（Ｇａ_ｙＡｌ_１−ｙ）_１−ｘＡｓなどの材料を用いて格子定数調整用のバッファ層を形成し、ＧａＡｓ基板上にあらゆるタイプのＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成す
る場合
▲２▼図９に示すように、Ｓｉ基板（第１の半導体層）４２上に、
ＧａＰ_ｘＡｓ_１−ｘ，ＡｌＰ_ｘＡｓ_１−ｘなどの材料を用いて格子定数調整用のバッファ層４３（第１〜第５バッファ層（分割層）４３ａ〜４３ｅ）を形成し、あらゆるタイプのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ部
（第２の半導体層）４４を構成する場合
▲３▼▲１▼及び▲２▼の組合わせとして、Ｓｉ基板上にあらゆるタイプのＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成する場合
▲４▼ＨＥＭＴに限らず、２族，６族の元素を用いて構成される半導体レーザのような光デバイスなど、その他ミスフィットを整合する必要のある素子を形成する場合
【００７４】
分割層の数は、５層に限らず、より多くても或いはより少なくても良い。また、各分割層間の組成比ｘのギャップは、“０．０２”に限ることなく、より大きくまたはより小さくしても良い。更に、各分割層の厚さも２００μｍに限ることなく適宜設定すれば良い。
組成比の変化の態様は、上記各実施例に示すものに限らず、例えば、セルの温度を単調に増加させることによって、組成比を積層厚さ方向の全域に渡って２次曲線状に変化させるようにしても良い。
例えば、第１実施例において、ＭＢＥ成長装置１１にＩｎを投入したセル１６（Ｉｎ）を３つ以上備えて、その内の特定のセル１６（Ｉｎ）を分割層の成長に使用している場合には、当該特定のセル１６（Ｉｎ）以外のセル１６（Ｉｎ）を、次の分割層の成長工程に備えて温度を設定しておくようにしても良い。
【図面の簡単な説明】
【図１】（ｂ）は本発明の第１実施例における半導体装置の断面を模式的に示す図であり、（ａ）は（ｂ）の格子定数調整用の第１〜第５バッファ層について、積層厚さ方向に対するＩｎ組成比ｘの変化を示す図
【図２】ＭＢＥ成長装置に構成を概略的に示す図
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】本発明の第４実施例を示す図１相当図
【図６】本発明の第５実施例を示す図１相当図
【図７】本発明の第６実施例を示す図１相当図
【図８】本発明の第７実施例を示す図１相当図
【図９】変形例を示す図１相当図
【図１０】従来技術を示す図１相当図（その１）
【図１１】従来技術を示す図１相当図（その２）
【符号の説明】
１１はＭＢＥ成長装置、１６はセル、１９はシャッタ、２０は半導体装置、２１はＧａＡｓ基板（第１の半導体層）、２２は格子定数調整用のバッファ層、２２ａ〜２２ｅは第１〜第５バッファ層（分割層）、２３はバッファ層（第の２半導体層）、３０は半導体装置、３１は格子定数調整用のバッファ層、３１ａ〜３１ｅは第１〜第５バッファ層（分割層）、３２は半導体装置、３２は格子定数調整用のバッファ層、３２ａ〜３２ｅは第１〜第５バッファ層（分割層）、３４は半導体装置、３５は格子定数調整用のバッファ層、３５ａ〜３５ｅは第１〜第５バッファ層（分割層）、３６は半導体装置、３７は格子定数調整用のバッファ層、３７ａ〜３７ｅは第１〜第５バッファ層（分割層）、３８は半導体装置、３９は格子定数調整用のバッファ層、３９ａ〜３９ｅは第１〜第５バッファ層（分割層）、４０は半導体装置、４１は格子定数調整用のバッファ層、４１ａ〜４１ｅは第１〜第５バッファ層（分割層）、４２はＳｉ基板（第１の半導体層）、４３はバッファ層、４３ａ〜４３ｅは第１〜第５バッファ層（分割層）、４４はＨＥＭＴ部（第２の半導体層）を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having two semiconductor layers having different lattice constants and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
As such a semiconductor device, for example, an InAlAs / p-InGaAs-based HEMT (High Electron Mobility Transistor) can increase the In composition of a channel layer as compared with an AlGaAs / p-InGaAs-based HEMT, and has a high electron Mobility is obtained. For this reason, it has the characteristic that the device (for example, amplifier etc.) of the high gain and the low noise figure which operate | move in a millimeter wave area | region can be obtained.
[0003]
However, when the In composition is increased, the lattice constant of InGaAs increases, so that it becomes impossible to use a GaAs substrate that could be used in an AlGaAs / p-InGaAs-based HEMT. Therefore, InAlAs / p-InGaAs HEMT substrates are In_0.52Al_0.48An InP substrate having good lattice matching with As had to be used. This InP substrate is very expensive compared to a GaAs substrate, and one of the problems is to reduce the cost.
[0004]
In order to solve this problem, another attempt has been made to form an InAlAs / p-InGaAs HEMT on a GaAs substrate. As mentioned above, In_0.52Al_0.48Since there is a lattice mismatch of about 4% between As and GaAs, when an InAlAs / p-InGaAs HEMT is formed directly on a GaAs substrate, the crystallinity is remarkably reduced due to the occurrence of dislocations, and electron transfer. The degree is extremely lowered. Therefore, in order to realize the above idea, a technique for mitigating the lattice mismatch between the two is indispensable.
[0005]
As one of the techniques for reducing such lattice mismatch, a GaAs substrate and In_0.52Al_0.48Various systems have been devised in which a buffer layer for adjusting the lattice constant is interposed between the As / p-InGaAs HEMT. For example, what is shown in FIG. 10 uses InAlAs and InGaAs as materials, and the In composition in the buffer layer 2 formed on the substrate 1 is increased substantially linearly from “0” to thereby form the substrate 1 and the buffer layer 2. This is a system (Linearly Graded) in which the lattice constant of the HEMT layer formed on the upper layer is gently connected.
[0006]
Further, in FIG. 11, the buffer layer 2 is divided into a plurality of layers 2a to 2e, and the In composition is increased stepwise for each layer, so that the lattice constant between the substrate 1 and the HEMT layer is gently connected. It is a method (Step Graded) to be attempted.
[0007]
[Problems to be solved by the invention]
However, in the above two methods, the crystallinity improvement effect was insufficient. That is, “Linearly Graded” has an effect of suppressing the generation of dislocations, but it is difficult to prevent the generated dislocations from penetrating into the HEMT layer. “Step Graded” has the effect of suppressing the generated dislocations at the interface between the layers, but the effect of suppressing the dislocations is small.
[0008]
The present invention has been made in view of the above circumstances, and its object is to suppress the occurrence of dislocations when a second semiconductor layer having a relatively large lattice constant difference is formed above the first semiconductor layer. Another object of the present invention is to provide a semiconductor device capable of preventing the generated dislocations from penetrating into a second semiconductor layer and a method for manufacturing the semiconductor device.
[0009]
[Means for Solving the Problems]
  According to the semiconductor device of claim 1, the lattice constant adjustment buffer layer formed between the first semiconductor layer and the second semiconductor layer has a lattice constant in the divided layer adjacent in the stacking direction. About stacking directionContinuouslyBy increasing, it is possible to gradually reduce the difference in lattice constant between the first semiconductor layer and the second semiconductor layer and suppress the occurrence of dislocations in the lattice constant. In addition, the dislocations generated can be suppressed at the interface between the layers by increasing the lattice constant discontinuously at each interface between the adjacent divided layers.
[0010]
Therefore, for example, even if the lattice constant difference between the first semiconductor layer and the second semiconductor layer is relatively large, the buffer layer absorbs and relaxes the lattice constant difference, and the crystallinity due to lattice mismatch Since the deterioration can be prevented, the material of the semiconductor layer can be selected in a wide range.
[0011]
  According to the semiconductor device of claim 2,The buffer layer is made of a compound semiconductor composed of two or more elements and having a lattice constant that changes as the composition ratio of the elements changes. In this case, the discontinuous increase in the lattice constant at each interface between the adjacent divided layers is caused by the change in the composition ratio.
[0012]
  According to the semiconductor device of any one of claims 3 to 5, the composition ratio in the stacking direction of the buffer layer is set in each divided layer.Line(Claim 3), or a curve (Claim 4), or a curve that changes in the vicinity of an interface on at least one side with another divided layer adjacent in the stacking direction (Claim 5) Therefore, it is suitable for suppressing the occurrence of dislocations.
[0013]
  Claim6Or7According to the described semiconductor device, the buffer layer is formed of P or x by a single or plural elements P, Q, and R, where x is a composition ratio._xQ_1-xR (0 <x <1)6). Specifically, the first semiconductor layer is made of GaAs, and the second semiconductor layer is made of In._0.52Al_0.48The buffer layer is made of In, the element P is In, the element Q is Al or Ga or a mixture of Al and Ga, and the element R is As.7), An element such as HEMT can be formed on the upper layer of a relatively inexpensive GaAs substrate.
[0014]
  According to the method for manufacturing a semiconductor device according to claim 8, the composition of the elements P, Q, and R is P on the first semiconductor layer._xQ_1-xWhen the buffer layer for adjusting the lattice constant, which is R, is formed using a molecular beam epitaxial (MBE) growth apparatus,Each except the bottom layerWhen the divided layer is formed, after the formation process of the lower layer of the divided layer is finished, the shutter of each cell of the elements P and Q arranged in the MBE growth apparatus is once closed to stop the growth.
[0015]
  In the meantime, the temperature of the cell of element P is set higher than the temperature of the cell of element P at the end of the lower layer formation process (hereinafter referred to as P cell), and then the shutter of each cell is opened again. Start the process. Then, the initial value of the composition ratio of the element P in the divided layer becomes discontinuous by discretely increasing the temperature setting of the P cell with respect to the final value of the composition ratio in the lower layer.increaseTo do.
[0016]
  Then, when the divided layer is grown while increasing the temperature of the P cell, the composition ratio of the element P in the divided layer also increases with the temperature increase. Therefore, by passing the above-described steps as many times as necessary, the composition ratio increases discontinuously at each interface between adjacent divided layers, and the composition ratio in each divided layer increases in the stacking direction.ContinuouslyIncreasing buffer layers can be formed.
[0017]
  According to the semiconductor device manufacturing method of claim 9, two or more elements P cells are arranged in the MBE growth apparatus.Each except the bottom layerCell of element P used in the formation process of the lower layer of the divided layer(Lower layer cell)Different cell(Upper cell)Using theUpper layerThe cell temperature is set in advance at the end of the lower layer formation process.UnderlayerSet higher than the cell temperature. And lower layer formation processCloses the shutter of the lower cell,FinishSame asSometimesOpen the shutter of the upper cellThe formation process of the said division layer is started.
[0018]
  That is, the claim8When a buffer layer whose composition ratio changes discontinuously between adjacent divided layers is formed, the temperature of a specific P cell is changed and used to grow the (i-1) th divided layer. During this period, the temperature of any one of the other P cells can be set in advance to a temperature required at the start of growth of the i-th divided layer. Therefore, at the same time as the growth of the lower layer is completed, the growth of the divided layer positioned on the upper layer can be started, and the manufacturing time can be shortened.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. FIG. 2 schematically shows a configuration of an MBE (Molecular Beam Epitaxitial) growth apparatus 11. The MBE growth apparatus 11 includes two chambers, a sample preparation chamber 12 and a growth chamber 13, and a valve 14 is opened and closed between the two chambers.
[0020]
The inside of the growth chamber 13 is designed to achieve an ultra-high vacuum degree by being sucked by a vacuum pump (not shown), and a substrate holder 15 for heating and holding a target substrate is disposed. . In addition, a plurality of cells 16 serving as molecular beam evaporation sources are arranged inside the growth chamber 13 so that the intensity of the molecular beam is uniform at the position of the substrate.
[0021]
A plurality of crucibles 17 are held inside each cell 16. These crucibles 17 are made of pBN (pyrolytic Boron Nitride) or the like so as not to react with the material charged therein. Further, in order to maintain the degree of vacuum inside the growth chamber 13 by suppressing the release of gas from the periphery of the cells 16 heated to a high temperature, the inside of each cell 16 is cooled with liquid nitrogen or the like. A shroud 18 is installed. The opening of each cell 16 is opened and closed by a shutter 19.
[0022]
Next, a process for forming the semiconductor device 20 shown in FIG. 1 using the MBE growth apparatus 11 will be described. A semi-insulating GaAs substrate (first semiconductor layer) 21 having both surfaces polished and set to a thickness of about 600 μm is placed in the sample preparation chamber 12 and heated to about 200 ° C., and the gas adsorbed on the GaAs substrate 21 is absorbed. After removal, it is set on the substrate holder 15 in the growth chamber 13.
[0023]
Then, in order to remove the oxide on the surface of the GaAs substrate 21, thermal cleaning is performed by heating the GaAs substrate 21 to 400 to 600 ° C. while irradiating the GaAs substrate 21 with a beam of a group 5 element (for example, As). The shutter 19 of the cell 16 (As) is always open. Next, the shutter 19 of the cell 16 (Ga) that has been set to an appropriate temperature in advance is opened, and the GaAs layer 21a is formed to a thickness of about 20 nm. Next, the shutter 19 of the cell 16 (Al) is opened, and the AlAs layer 21b is formed to a thickness of about 20 nm.
[0024]
Here, the GaAs layer 21a is formed to smooth the surface of the GaAs substrate 21 roughened by thermal cleaning. The AlAs layer 21b is formed in order to form the InAlAs buffer layer 22 formed in the upper layer more smoothly.
[0025]
Next, the lattice constant matching buffer layer 22 is formed. The shutters 19 of the cells 16 (In1) and 16 (Al) are opened, and the non-doped In which becomes the first buffer layer 22a_xAl_1-xAs is grown about 200 nm.
[0026]
At this time, the temperature of the cell 16 (In1) is controlled to increase relatively rapidly during the first half of the growth period and relatively slowly during the second half. Further, the temperature of the cell 16 (Al) is controlled to be kept constant. By controlling the temperature in this way, as shown in FIG. 1A, the In composition (molar ratio) ratio x of the first buffer layer 22a is set to 0.02 on the lower surface side of the layer at the initial growth stage. The change trajectory is substantially linear, and is set to be 0.10 on the upper surface side of the layer at the end of growth. In FIG. 1A, the horizontal axis represents the In composition ratio x, and the vertical axis represents the laminated thickness of the buffer layer 22.
[0027]
During the above process, the temperature of the cell 16 (In2) is set in advance to be higher than the temperature of the cell 16 (In1) at the end of the process, and the cell 16 (In1) at the end of the previous process. The shutter 19 of the cell 16 (In2) is opened at the same time as the shutter 19 is closed, and the non-doped In serving as the second buffer layer 22b_xAl_1-xAs is grown about 200 nm.
[0028]
At this time, similarly to the first buffer layer 22a, the temperature of the cell 16 (In2) is controlled to increase relatively rapidly in the first half of the growth period and relatively gently in the second half. The temperature of the cell 16 (Al) is kept constant. Then, the In composition ratio x of the second buffer layer 22b is set to 0.12 on the lower surface side of the layer at the initial stage of growth, and is changed substantially linearly from there to 0.20 on the upper surface side of the layer at the end of the growth. Set.
[0029]
Next, during the above process, the temperature of the cell 16 (In1) is set in advance so as to be higher than the temperature of the cell 16 (In2) at the end of the process, and the cell 16 (In2) at the end of the previous process. ), The shutter 19 of the cell 16 (In1) is opened at the same time, and the non-doped In, which becomes the third buffer layer 22c._xAl_1-xAs is grown about 200 nm. At this time, the temperatures of the cells 16 (In1) and 16 (Al) are controlled in the same manner as described above, and the In composition ratio x of the third buffer layer 22c is set to 0.22 on the lower surface side of the layer. It changes to be substantially linear and is set to be 0.30 on the upper surface side of the layer.
[0030]
Similarly, the cell 16 (In2) and the cell 16 (In1) are alternately used to grow the fourth buffer layer 22d and the fifth buffer layer 22e by about 200 nm. For the fourth buffer layer 22d, the In composition ratio x is set to 0.32 on the lower layer side, and to 0.40 on the upper layer side. For the fifth buffer layer 22e, the In composition ratio x is set to 0.42 on the lower layer side and 0.50 on the upper layer side.
[0031]
Thus, the formation process of the first to fifth buffer layers (divided layers) 22a to 22e is completed. As shown in FIG. 1A, the In composition ratio x in each of the buffer layers 22a to 22e It becomes discontinuous and changes substantially linearly in each layer.
[0032]
Next, each layer constituting the HEMT is formed on the buffer layer 22. First, non-doped In which becomes a buffer layer (second semiconductor layer) 23 for suppressing current leakage from the upper layer to the substrate 21 side._0.52Al_0.48As is grown to 100 nm. Next, non-doped In that becomes the first channel layer 24a_0.8Ga_0.2After growing As to 16 nm, non-doped In which becomes the second channel layer 24b_0.53Ga_0.47As is grown 4 nm.
[0033]
Next, non-doped In to become the spacer layer 25_0.52Al_0.48After As is grown by 5 nm, a δ-doped layer 26 made of Si is formed as a carrier supply layer. Then, non-doped In which becomes the gate contact layer 27_0.52Al_0.48As is grown to 20 nm, and finally, n-type In which becomes the cap layer 28_0.53Ga_0.47As is grown to 20 nm. In the above, the buffer layer 23 to the cap layer 28 are referred to as a HEMT portion 29.
[0034]
As described above, according to this embodiment, In_0.52Al_0.48When the As / p-InGaAs-based HEMT portion 29 is formed on the GaAs substrate 21, a buffer layer 22 having a five-layer structure is disposed between them, and the In composition ratio x in each of the buffer layers 22a to 22e is A gap (0.02) was provided so as to be discontinuous at each interface, and each layer was formed so as to change substantially linearly.
[0035]
That is, the In composition ratio x changes substantially linearly in each of the buffer layers 22a to 22e, so that the composition of the lower GaAs substrate 21 and the upper layer becomes In._0.52Al_0.48It is possible to smoothly adjust the gap of the lattice constant with the buffer layer 23 that is As to suppress the occurrence of dislocations, and to prevent the deterioration of crystallinity due to lattice mismatch. Since the In composition ratio x becomes discontinuous at each interface of each layer, even when dislocation occurs, the dislocation can be suppressed at the interface between each layer, and penetrates the HEMT portion 29. This can be prevented. Therefore, even when inexpensive GaAs is used as the substrate material, the electron mobility of the HEMT can be maintained at the same low level as when InP is used.
[0036]
In addition, according to the present embodiment, when the buffer layers 22a to 22e are formed, two cells 16 for supplying In are used in the MBE growth apparatus 11, so that the In composition ratio x is not high for each interface of each layer. Even in a continuous structure, the temperature of the cell 16 for starting the growth of the next layer can be set in advance while growing one layer, and the buffer layer 22 can be made shorter. Can be formed in time.
[0037]
(Second embodiment)
FIG. 3 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In each of the following embodiments, only the mode of forming the buffer constant for adjusting the lattice constant disposed between the GaAs substrate 21 and the HEMT portion 29 is different, and only the buffer layer forming step will be described. .
[0038]
In the second embodiment, the semiconductor device 30 is formed by using only one cell 16 (In) for supplying In in the MBE growth apparatus 11. Further, the temperature of the cell 16 (Al) is controlled to be kept constant after being set in the same manner as in the first embodiment. First, the shutter 19 of each cell 16 (In) and 16 (Al) is opened, and the non-doped In, which becomes the first buffer layer 31a._xAl_1-xAs is grown about 200 nm.
[0039]
At this time, the temperature increase of the cell 16 (In) is controlled to be relatively gradual in the initial and final growth periods than in the intermediate period. By controlling in this way, the In composition ratio x of the first buffer layer 31a is set to 0.02 on the lower surface side of the layer at the initial stage of growth and 0.10 on the upper surface side of the layer at the end of the growth. At the same time, as shown in FIG. 3 (a), the change trajectory with respect to the stacking thickness draws a curve that protrudes upward near the lower surface of the layer (that is, the rate of change gradually increases). A curve that protrudes downward is drawn on the vicinity of the upper surface (that is, the rate of change gradually decreases).
[0040]
As a result, the In composition ratio x hardly changes in the lower layer portion of the first buffer layer 31a and becomes substantially constant, changes substantially linearly in the intermediate portion of the first buffer layer 31a, and the upper layer portion of the first buffer layer 31a. Then, it hardly changes again and becomes substantially constant.
[0041]
When the formation process of the first buffer layer 31a is completed and the shutter 19 of the cells 16 (In) and 16 (Al) is closed, the process waits until the temperature of the cell 16 (In) rises to some extent from the end time. . Then, the shutters 19 of all the cells 16 are opened again, and non-doped In, which becomes the next second buffer layer 31b._xAl_1-xStart the growth of As.
[0042]
The second buffer layer 31b is also grown to about 200 nm, like the first buffer layer 31a. Further, the In composition ratio x is set to be 0.12 on the lower surface side of the layer at the initial growth stage due to the temperature rise of the cell 16 (In). Then, by applying the same temperature control as that of the first buffer layer 31a, the change locus of the In composition ratio x draws a curve that protrudes upward near the lower surface of the layer, and a curve that protrudes downward near the upper surface of the layer. As depicted, the value is set to 0.20 on the upper surface side of the layer at the end of growth.
[0043]
Thereafter, the third to fifth buffer layers 31c to 31e are formed to a thickness of about 200 nm by the same process. The In composition ratio x on the lower layer side and the upper layer side of each of the third to fifth buffer layers 31c to 31e is set in the same manner as in the first example.
[0044]
As described above, according to the second embodiment, when the HEMT portion 29 is formed on the GaAs substrate 21, the buffer layer 31 for adjusting the lattice constant is disposed between the two, and the first to fifth buffer layers ( (Divided layer) In composition ratio x in 31a to 31e is discontinuous at each interface of each layer, and in each layer, the change locus of In composition ratio x draws a curve that protrudes upward near the lower surface of the layer. In the vicinity of the upper surface of the layer, it was formed to draw a downwardly convex curve.
[0045]
Then, the In composition ratio x in each of the first to fifth buffer layers 31a to 31e was set to be changed in the middle portion of each layer, and was hardly changed in the lower layer portion and the upper layer portion. Therefore, in each layer, the occurrence of dislocations near the interface with other layers adjacent in the vertical direction can be further suppressed.
[0046]
Further, according to the second embodiment, when the buffer layers 31a to 31e are formed, since only one cell 16 supplying In is used in the MBE growth apparatus 11, the number of usable cells 16 is limited. Even in some cases, it is possible to form the buffer layer 31 having a structure in which the In composition ratio x is discontinuous at the interface of each layer.
[0047]
(Third embodiment)
FIG. 4 shows a third embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. The buffer layer 33 for adjusting the lattice constant in the semiconductor device 32 of the third embodiment is formed as follows. After the temperature of each cell 16 is initially set in the same manner as in the first embodiment, the shutters 19 of the cells 16 (In1) and 16 (Al) are opened, and the non-doped In serving as the first buffer layer 33a._xAl_1-xAs is grown about 200 nm.
[0048]
At this time, the temperature of the cell 16 (In1) is controlled so that the increase rate becomes relatively larger than that in the intermediate period in the initial stage and the final stage of the growth period. Further, the temperature of the cell 16 (Al) is controlled to be kept constant. By controlling the temperature in this manner, as shown in FIG. 4A, the In composition ratio x of the first buffer layer 33a is set to 0.02 on the lower surface side of the layer at the initial stage of growth, and the upper surface side of the layer at the end of the growth. Is set to be 0.10.
[0049]
Then, a curve that protrudes downward is drawn on the side near the lower surface of the layer, and a curve that protrudes upward is drawn on the side near the upper surface of the layer. As a result, the In composition ratio x changes abruptly in the lower layer portion and the upper layer portion of the first buffer layer 33a, and changes substantially linearly and relatively slowly in the intermediate portion.
[0050]
Then, during the above process, the temperature of the cell 16 (In2) is set in advance to be higher than the temperature of the cell 16 (In1) at the end of the process, and the cell 16 (In1) at the end of the previous process. The shutter 19 of the cell 16 (In2) is opened at the same time as the shutter 19 is closed, and the non-doped In serving as the second buffer layer 33b_xAl_1-xAs is grown about 200 nm.
[0051]
At this time, similarly to the first buffer layer 33a, the temperature of the cell 16 (In2) is controlled so that the increase rate is relatively larger in the initial and final growth periods than in the intermediate period. The temperature of the cell 16 (Al) is kept constant. Then, the In composition ratio x of the second buffer layer 33b is set to 0.12 on the lower layer side in the initial stage of growth and 0.20 on the upper surface side of the layer in the final stage of growth. A curved line that is convex downward is drawn on the side near the lower surface of the layer, and a curved line that is convex upward is drawn on the side near the upper surface of the layer.
[0052]
Next, during the above process, the temperature of the cell 16 (In1) is set in advance so as to be higher than the temperature of the cell 16 (In2) at the end of the process, and the cell 16 (In2) at the end of the previous process. The shutter 19 of the cell 16 (In1) is opened at the same time as the shutter 19 is closed, and the non-doped In serving as the third buffer layer 33c._xAl_1-xAs is grown about 200 nm.
[0053]
At this time, the temperatures of the cells 16 (In1) and 16 (Al) are controlled in the same manner as described above, and the In composition ratio x of the third buffer layer 33c is set to 0.22 on the lower surface side of the layer, so that the growth end Is set to be 0.30 on the upper surface side of the layer, and the locus of change with respect to the stacking thickness draws a downward convex curve on the lower surface side of the layer, and an upward convex curve on the upper surface side of the layer. Like that.
[0054]
Similarly, the cell 16 (In2) and the cell 16 (In1) are alternately used to grow the fourth buffer layer 33d and the fifth buffer layer 33e by about 200 nm. For the fourth buffer layer 33d, the In composition ratio x is set to 0.32 on the lower layer side and 0.40 on the upper layer side. For the fifth buffer layer 33e, the In composition ratio x is set to 0.42 on the lower layer side and 0.50 on the upper layer side. The formation process of the first to fifth buffer layers (divided layers) 33a to 33e is thus completed.
[0055]
As described above, according to the third embodiment, when the HEMT portion 29 is formed on the GaAs substrate 21, the buffer layer 33 having a five-layer structure is disposed between the two, and the first to fifth buffer layers (divided) (Layer) In composition ratio x in 33a to 33e is discontinuous for each interface of each layer, and in each layer, a change trajectory of In composition ratio x draws a curve that protrudes downward near the lower surface of the layer, In the vicinity of the upper surface of the layer, it was formed so as to draw a curve that protrudes upward.
[0056]
In addition, since the In composition ratio x in each of the first to fifth buffer layers 33a to 33e is set to change relatively abruptly in the lower layer portion and the upper layer portion of each layer, the effect of stopping the dislocation can be further enhanced. it can.
[0057]
(Fourth embodiment)
FIG. 5 shows a fourth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. The buffer layer 35 for adjusting the lattice constant in the semiconductor device 34 of the fourth embodiment is formed as follows. After initializing the temperature of each cell 16 as in the first embodiment, the shutters 19 of the cells 16 (In1) and 16 (Al) are opened, and the non-doped In, which becomes the first buffer layer 35a._xAl_1-xAs is grown about 200 nm.
[0058]
At this time, the temperature of the cell 16 (In1) is controlled to increase substantially linearly. Further, the temperature of the cell 16 (Al) is controlled to be kept constant. By controlling the temperature in this manner, as shown in FIG. 5A, the In composition ratio x of the first buffer layer 35a is set to 0.02 on the lower layer side in the initial stage of growth, and the upper surface side of the layer in the final stage of growth. Is set to be 0.10.
[0059]
Then, a curve in which the change locus with respect to the stacking thickness is convex downward is drawn. As a result, since the growth rate of InAlAs gradually increases, the In composition ratio x changes relatively slowly in the upper layer portion of the first buffer layer 35a than in other portions.
[0060]
Then, during the above process, the temperature of the cell 16 (In2) is set in advance to be higher than the temperature of the cell 16 (In1) at the end of the process, and the cell 16 (In1) at the end of the previous process. The shutter 19 of the cell 16 (In2) is opened at the same time as the shutter 19 is closed, and the non-doped In serving as the second buffer layer 35b_xAl_1-xAs is grown about 200 nm.
[0061]
At this time, the temperature of the cell 16 (In2) is controlled so as to increase substantially linearly like the first buffer layer 35a. The temperature of the cell 16 (Al) is kept constant. Then, the In composition ratio x of the second buffer layer 35b is set to 0.12 on the lower layer side in the initial stage of growth and 0.20 on the upper surface side of the layer in the final stage of growth, and with respect to the stacking thickness. Draw a curved line with a downward change locus.
[0062]
Next, during the above process, the temperature of the cell 16 (In1) is set in advance so as to be higher than the temperature of the cell 16 (In2) at the end of the process, and the cell 16 (In2) at the end of the previous process. The shutter 19 of the cell 16 (In1) is opened at the same time as the shutter 19 is closed, and the non-doped In serving as the third buffer layer 35c._xAl_1-xAs is grown about 200 nm.
[0063]
At this time, by controlling the temperature of the cells 16 (In1) and 16 (Al) in the same manner as described above, the In composition ratio x of the third buffer layer 35c is set to 0.22 on the lower layer side, and the upper surface of the layer The curve is set to be 0.30 on the side, and a curve in which the change locus with respect to the stacking thickness is convex downward is drawn.
[0064]
Thereafter, similarly, the cell 16 (In2) and the cell 16 (In1) are alternately used to grow the fourth buffer layer 35d and the fifth buffer layer 35e by about 200 nm, respectively. For the fourth buffer layer 35d, the In composition ratio x is set to 0.35 on the lower layer side, and to 0.40 on the upper layer side. For the fifth buffer layer 35e, the In composition ratio x is set to 0.42 on the lower layer side and 0.50 on the upper layer side. The formation process of the first to fifth buffer layers (divided layers) 35a to 35e is thus completed.
[0065]
As described above, according to the fourth embodiment, when the HEMT portion 29 is formed on the GaAs substrate 21, the buffer layer 35 having a five-layer structure is disposed between the two, and the first to fifth buffer layers (divided) 5) The In composition ratio x in the layers 35a to 35e is discontinuous at each interface of each layer as shown in FIG. 5A, and the change locus with respect to the stacking thickness is convex downward in each layer. A curve was drawn.
[0066]
Since the In composition ratio x in each of the first to fifth buffer layers 35a to 35e is set so as not to change so much in the upper layer portion of each layer and to be substantially constant, the same effect as in the second embodiment. Can be obtained. Further, the temperature control of the cell 16 can be performed relatively easily.
[0067]
(5th Example)
FIG. 6 shows a fifth embodiment of the present invention. The buffer layer 37 for adjusting the lattice constant in the semiconductor device 36 of the fifth embodiment has the same In composition ratio x in each of the first to fifth buffer layers 37a to 37e as in the first embodiment from the beginning to the end of the growth period. In the final stage, similarly to the third embodiment, the temperature increase rate of the cell 16 (In1) or 16 (In2) is controlled to be relatively larger than other periods.
[0068]
By controlling the temperature in this manner, as shown in FIG. 6A, the In composition ratio x of each of the first to fifth buffer layers 37a to 37e is increased substantially linearly in each layer, and near the upper surface of the layer. On the side, it is increased rapidly by drawing a convex curve upward. The initial value and the final value of the In composition ratio x of the first to fifth buffer layers 37a to 37e are set in the same manner as in the above embodiments. According to the fifth embodiment as described above, substantially the same effect as that of the third embodiment can be obtained.
[0069]
(Sixth embodiment)
FIG. 7 shows a sixth embodiment of the present invention. In the buffer layer 39 for adjusting the lattice constant in the semiconductor device 38 of the sixth embodiment, the In composition ratio x in each of the first to fifth buffer layers 39a to 39e is the same as that of the second embodiment at the beginning of the growth period. In addition, the temperature increase rate of the cell 16 (In1) or 16 (In2) is set to be relatively small, and the temperature is controlled so as to change in a substantially straight line in the other periods as in the first embodiment.
[0070]
By controlling the temperature in this manner, as shown in FIG. 7A, the In composition ratio x of each of the first to fifth buffer layers 39a to 39e is a curve that protrudes upward in the vicinity of the lower surface of the layer in each layer. It is made to increase relatively slowly like drawing. In addition, the initial value and the final value of the In composition ratio x of each of the first to fifth buffer layers 39a to 39e are set in the same manner as in the above embodiments. According to the sixth embodiment as described above, substantially the same effect as that of the second embodiment can be obtained.
[0071]
(Seventh embodiment)
FIG. 8 shows a seventh embodiment of the present invention. In the buffer layer 41 for adjusting the lattice constant in the semiconductor device 40 of the seventh embodiment, the In composition ratio x in each of the first to fifth buffer layers 41a to 41e is the same as that of the third embodiment at the beginning of the growth period. In addition, the temperature increase rate of the cell 16 (In1) or 16 (In2) is set to a relatively large value, and the temperature is controlled so as to change in a substantially straight line in the other periods as in the first embodiment.
[0072]
By controlling the temperature in this manner, as shown in FIG. 8A, the In composition ratio x of each of the first to fifth buffer layers 41a to 41e is a curve that protrudes downward near the lower surface of the layer in each layer. It is made to increase relatively rapidly like drawing. In addition, the initial value and the final value of the In composition ratio x of each of the first to fifth buffer layers 41a to 41e are set in the same manner as in the above embodiments. According to the sixth embodiment as described above, substantially the same effect as that of the fifth embodiment can be obtained.
[0073]
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
In each of the above embodiments, the HEMT unit 29 is In_0.52Al_0.48As / p-In_0.53Ga_0.47When forming an As-based HEMT, In as a buffer layer material for adjusting the lattice constant, In_xAl_1-xAs is used, but not limited to this, for example, In_xGa_1-xAs, In_x(Ga_yAl_1-y)_1-xAs or the like may be used. In the case of a combination of groups 4 and 4 where Si is selected as element P and Ge is selected as element Q, the element corresponding to element R is not necessary.
The same applies to the following cases.
▲ 1 ▼ In_xAl_1-xAs, In_xGa_1-xAs, In_x(Ga_yAl_1-y)_1-xA buffer layer for adjusting the lattice constant is formed using a material such as As, and all types of InAlAs / InGaAs HEMTs are formed on a GaAs substrate.
If
(2) As shown in FIG. 9, on the Si substrate (first semiconductor layer) 42,
GaP_xAs_1-x, AlP_xAs_1-xThe buffer layer 43 for adjusting the lattice constant (first to fifth buffer layers (divided layers) 43a to 43e) is formed using a material such as AlGaAs / InGaAs HEMT portion of any type
When configuring (second semiconductor layer) 44
When all types of InAlAs / InGaAs HEMTs are formed on a Si substrate as a combination of (3) (1) and (2)
(4) When forming other elements that need to be matched with misfit, such as optical devices such as semiconductor lasers not limited to HEMTs, but composed of elements of Groups 2 and 6.
[0074]
  The number of divided layers is not limited to five, and may be larger or smaller. Further, the gap of the composition ratio x between the divided layers is not limited to “0.02”, and may be larger or smaller. Furthermore, the thickness of each divided layer is not limited to 200 μm and may be set as appropriate.
  setThe mode of change of the composition ratio is not limited to that shown in each of the above-described embodiments. For example, by increasing the cell temperature monotonously, the composition ratio is changed into a quadratic curve over the entire region in the stacking thickness direction. You may make it let it.
  For example, in the first embodiment, the MBE growth apparatus 11 is provided with three or more cells 16 (In) into which In is introduced, and a specific cell 16 (In) among them is used for the growth of the divided layer. Alternatively, the temperature of the cells 16 (In) other than the specific cell 16 (In) may be set in preparation for the next division layer growth step.
[Brief description of the drawings]
FIG. 1B is a diagram schematically showing a cross section of a semiconductor device according to a first embodiment of the present invention, and FIG. 1A is a diagram showing lattice constant adjustment first to fifth buffer layers in FIG. The figure which shows the change of In composition ratio x with respect to the lamination thickness direction
FIG. 2 is a diagram schematically showing the configuration of an MBE growth apparatus.
FIG. 3 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
FIG. 4 is a view corresponding to FIG. 1 showing a third embodiment of the present invention.
FIG. 5 is a view corresponding to FIG. 1 showing a fourth embodiment of the present invention.
FIG. 6 is a view corresponding to FIG. 1 showing a fifth embodiment of the present invention.
FIG. 7 is a view corresponding to FIG. 1 showing a sixth embodiment of the present invention.
FIG. 8 is a view corresponding to FIG. 1 showing a seventh embodiment of the present invention.
FIG. 9 is a view corresponding to FIG.
FIG. 10 is a view corresponding to FIG.
FIG. 11 is a view corresponding to FIG.
[Explanation of symbols]
11 is an MBE growth apparatus, 16 is a cell, 19 is a shutter, 20 is a semiconductor device, 21 is a GaAs substrate (first semiconductor layer), 22 is a buffer layer for adjusting a lattice constant, and 22a to 22e are first to fifth. Buffer layer (divided layer), 23 is a buffer layer (second semiconductor layer), 30 is a semiconductor device, 31 is a buffer layer for adjusting a lattice constant, 31a to 31e are first to fifth buffer layers (divided layers), 32 is a semiconductor device, 32 is a buffer layer for adjusting the lattice constant, 32a to 32e are first to fifth buffer layers (divided layers), 34 is a semiconductor device, 35 is a buffer layer for adjusting the lattice constant, and 35a to 35e are First to fifth buffer layers (divided layers), 36 is a semiconductor device, 37 is a buffer layer for adjusting a lattice constant, 37a to 37e are first to fifth buffer layers (divided layers), 38 is a semiconductor device, 39 is Lattice constant adjustment bar Layer 39a to 39e are first to fifth buffer layers (divided layers), 40 is a semiconductor device, 41 is a buffer layer for adjusting lattice constants, 41a to 41e are first to fifth buffer layers (divided layers), Reference numeral 42 denotes a Si substrate (first semiconductor layer), 43 denotes a buffer layer, 43a to 43e denote first to fifth buffer layers (divided layers), and 44 denotes a HEMT portion (second semiconductor layer).

Claims

A first semiconductor layer;
A second semiconductor layer formed on an upper layer side of the first semiconductor layer and having a lattice constant set larger than that of the first semiconductor layer;
Wherein formed between the first semiconductor layer and the second semiconductor layer, the lattice constant of the lattice constant adjusting that will be smaller than the first semiconductor layer increases and the second semiconductor layer than A buffer layer,
The buffer layer is composed of a plurality of elements that are the same as one of the first and second semiconductor layers, and includes at least one constituent element of each of the first and second semiconductor layers, It is composed of a plurality of divided layers having different composition ratios between at least two of these elements,
Among the plurality of divided layers, the lattice constant increases discontinuously at each interface between the divided layers adjacent in the stacking direction, and in each divided layer, the lattice constant increases continuously in the stacking direction. A semiconductor device characterized by comprising:

The buffer layer is made of a compound semiconductor composed of two or more elements, the lattice constant of which changes as the composition ratio of these elements changes,
2. The semiconductor device according to claim 1, wherein the discontinuous increase in lattice constant at each interface between the adjacent divided layers is caused by the change in the composition ratio.

The composition ratio, a semiconductor device according to claim 2, wherein it is characterized in that is configured to vary Te line form each of the divided layers odor.

3. The semiconductor device according to claim 2, wherein the composition ratio is set so as to change in a curved shape in each divided layer.

The composition ratio is set so as to change in a curved line in the vicinity of an interface on at least one side with another divided layer adjacent in the stacking direction in each divided layer. The semiconductor device described.

The buffer layer includes P, Q, and R as single or plural elements, respectively; and
If the elements P and Q are group 2, the element R is group 6,
If elements P and Q are group 3, element R is group 5,
If elements P and Q are group 4, element R is group 4,
If elements P and Q are group 5, element R is group 3,
If elements P and Q are group 6, element R is group 2 and
6. The semiconductor device according to claim 1, wherein x is a composition ratio, and P _x Q _1-x R (0 <x <1).

The first semiconductor layer is made of GaAs;
The second semiconductor layer is made of In _0.52 Al _0.48 As,
7. The semiconductor device according to claim 6, wherein the buffer layer is composed of an element P of In, an element Q of Al or Ga, a mixture of Al and Ga, and an element R of As.

A first semiconductor layer; a second semiconductor layer formed on an upper layer side of the first semiconductor layer and having a lattice constant set larger than that of the first semiconductor layer; the first semiconductor layer; the second is formed between the semiconductor layer, and a and larger than the lattice constant of the first semiconductor layer a buffer layer of the second lattice constant adjusting that will be smaller than the semiconductor layer,
When the element P and Q are each a single or a plurality of Group 3 elements, the element R is a single or a plurality of Group 5 elements, and x is a composition ratio,
The second semiconductor layer and the buffer layer are composed of a Group 3 to Group 5 compound semiconductor P _x Q _1-x R (0 <x <1),
In the method of manufacturing a semiconductor device in which the buffer layer is formed by using a molecular beam epitaxial growth apparatus, a semiconductor device including a plurality of divided layers having different composition ratios x,
Shape forming step of said plurality of divided layers, elements are disposed in the molecular beam epitaxial growth apparatus once after the lower layer forming step is completed for each of the divided layers excluding the lowermost layer P, to close the shutter of each cell in Q Then, the temperature of the element P cell is set higher than the temperature of the element P cell at the end of the formation process of the lower layer, and then the shutter of each cell is opened again to start the process. A method of manufacturing a semiconductor device, wherein the divided layer is formed while increasing the lattice constant, and the lattice constant in each divided layer is increased in the stacking direction .

A first semiconductor layer; a second semiconductor layer formed on an upper layer side of the first semiconductor layer and having a lattice constant set larger than that of the first semiconductor layer; the first semiconductor layer; the second is formed between the semiconductor layer, and a and larger than the lattice constant of the first semiconductor layer a buffer layer of the second lattice constant adjusting that will be smaller than the semiconductor layer,
When the element P and Q are each a single or a plurality of Group 3 elements, the element R is a single or a plurality of Group 5 elements, and x is a composition ratio,
The second semiconductor layer and the buffer layer are composed of a Group 3 to Group 5 compound semiconductor P _x Q _1-x R (0 <x <1),
In the method of manufacturing a semiconductor device in which the buffer layer is formed by using a molecular beam epitaxial growth apparatus, a semiconductor device including a plurality of divided layers having different composition ratios x,
Arrange two or more cells of element P in the molecular beam epitaxial growth apparatus,
Shape forming step of said plurality of divided layers, using cells of different elements P from the cell element P used in the lower layer of the forming process of the divided layers each except the lowermost layer (lower layer cell) (upper cell), the temperature of the upper cell, advance the advance is set higher than the temperature of the lower cell at the lower forming step is completed, it closes the shutter and the lower layer forming step is completed the lower cell, at their ends in the same Opening the shutter of the upper layer cell, starting the process, forming the division layer while increasing the temperature of the upper layer cell, and increasing the lattice constant in each division layer in the stacking direction Device manufacturing method.

The first semiconductor layer is made of GaAs;
The second semiconductor layer is made of In _0.52 Al _0.48 As,
10. The method of manufacturing a semiconductor device according to claim 8, wherein the buffer layer is composed of an element P of In, an element Q of Al or Ga, or a mixture of Al and Ga, and an element R of As. .