JP4185929B2 - 基板異常検出回路付き装置 - Google Patents

Description

本発明は、例えば半導体部品の試験を行うための半導体試験装置のように、一又は二以上のコネクタを備えた基板が、対応する相手側基板に接続されることにより動作する装置に関する。
特に、本発明は、複数の基板が一組となって相手側基板に接続される装置において、当該一組の基板の組合せを示すＩＤ信号を入力することで当該基板の組合せの一致不一致を検出する一致回路を備えることにより、異種基板が組み合わされて使用されることを容易かつ確実に検出し、基板の誤装着による基板やソケット，搭載部品等の破損，故障等を未然に防止することができる、複数のソケットボードを備えるＤＳＡが複数組み合わされて同時使用される半導体試験装置に好適な異常検出回路を備えた装置に関する。

また、本発明は、一又は二以上のコネクタを備えた基板が、対応する一又は二以上のコネクタを備えた相手側基板に接続される装置において、接続される全コネクタを経由して信号を伝送し、当該信号の出力結果を検出するデージーチェーン回路を備えることにより、対応するコネクタの接続不良や脱落等を容易かつ確実に検出し、コネクタの接続不良による動作不良や作業効率の低下等を未然に防止することができる、複数のコネクタが同時に接続されるマザーボードとソケットボードを備える半導体試験装置に好適な異常検出回路を備えた装置に関する。

一般に、半導体部品の試験を行う半導体試験装置では、試験対象となる半導体部品をソケットボードと呼ばれる基板上に搭載し、このソケットボードを試験装置本体側のマザーボードと呼ばれる基板に接続することで、マザーボードを介して試験に必要な所定の電気信号をソケットボードに入出力して半導体部品の試験が行われるようになっている。
ここで、従来の半導体試験装置では、半導体部品を搭載するソケットボードと試験装置本体側のマザーボードとが、ワイヤやはんだ付け等によって電気的に接続されるようになっており、ソケットボードとマザーボードとは脱着不能な一体不可分な構成となっていた。
このようなソケットボードとマザーボードが一体不可分に接続される従来の半導体試験装置では、ソケットボードを単独で脱着，交換することができず、多様化の著しい各種の半導体部品の試験に対応することが困難となるという問題が発生した。

近年は、半導体部品の複雑化，高密度化の進展にともなって、パッケージ構造やピン構造が異なる半導体部品が多数開発，提供されており、種々異なる構造の半導体部品を試験するには、半導体部品のインターフェイスとなるソケットボードを、各半導体部品のピン構造，パッケージ構造に対応したものに変更する必要があった。
ところが、従来の半導体試験装置では、上述のように、ソケットボードが装置本体側のマザーボードにはんだ付け等されて一体不可分に接続されるようになっていたため、ソケットボードのみを着脱，交換するということはできず、種類の異なる半導体部品の試験を行おうとすれば、マザーボードを含む試験装置全体を交換しなければならなかった。

このように装置全体の交換を必要とする従来の半導体試験装置では、新たな試験装置の導入に時間がかかり、試験期間が長期化するだけでなく、高額な試験装置を半導体部品ごとに導入，交換しなければならないことから、試験コストの増大や資源の浪費等を招く結果となった。
このため、多様化の進展が顕著な最近の半導体部品について、そのすべてを試験装置の交換によって対応することはきわめて困難となっていた。
そこで、本願出願人は、鋭意研究の末、下記特許文献１において、半導体試験装置におけるソケットボードとマザーボード等の接続構造として、互いに着脱自在に接続できるコネクタを採用することにより、ソケットボードをマザーボードに対して着脱，交換自在にした半導体試験装置を案出するに至った。

図８は、この特許文献１において本願出願人が提案している半導体試験装置を概念的に示す説明図であり、（ａ）は分解状態の正面図、（ｂ）は複数のソケットボードを備えたＤＳＡの底面図である。
これらの図に示すように、この半導体試験装置では、複数のソケットボード１１１を搭載したＤＳＡ１１０とマザーボード１２０とが着脱自在に構成されている。
ＤＳＡ（Device Specific Adapter）１１０は、複数のソケットボード１１１及びコネクタ１１４がＳＢ（ソケットボード）フレーム１１２に搭載，固定されて一体的にユニット化されたソケットボード基板である。

このＤＳＡ１１０は、複数のソケットボード１１１がベースとなるＳＢフレーム１１２上に列設されるとともに、図８（ｂ）に示すように、底面側には、対応するマザーボード１２０側のコネクタ（図示省略）に嵌合する複数のコネクタ１１４が露出するようになっている。
そして、図８（ａ）に示すように、このＤＳＡ１１０がマザーボード１２０上に搭載されることで、ＤＳＡ底面の各コネクタ１１４が、マザーボード側の対応するコネクタ１２１にそれぞれ嵌合，接続され、ＤＳＡ上の複数のソケットボード１１１がマザーボード１２０側に電気的に接続されることになる。
なお、ＤＳＡ１１０は、多数の半導体部品を同時に試験するために、一つのマザーボード上に同一構成のＤＳＡが２個一組，４個一組といった複数単位で搭載されるようになっており、図８（ｂ）では２個一組のＤＳＡ１１０の配設状態を示している。

このような半導体試験装置によれば、複数のソケットボード１１１を搭載したＤＳＡ１１０が、コネクタ１１４を介してマザーボード１２０に対して着脱自在に接続できるようになっているので、任意のＤＳＡ１１０をマザーボード１２０に着脱，交換することができ、例えばパッケージ構造やピン構造が異なる半導体部品を試験する場合には、ＤＳＡ１１０をマザーボード１２０から取り外し（図８（ａ）参照）、試験対象の半導体部品に対応したソケットボード１１１を搭載した他のＤＳＡ１１０に変更することが可能となった。
従って、この半導体試験装置では、ソケットボードを搭載するＤＳＡのみを単独で交換することで、異なる種類の半導体部品の試験に対応することが可能となり、従来装置のようにマザーボードを含む装置全体の交換等が不要となり、低コストで汎用性に優れた半導体試験装置を実現することができた。
特願２００２−０４７１８６号

ところで、以上のようにＤＳＡをマザーボード側に着脱できる半導体試験装置においては、上述したように、多数の半導体部品を同時に試験するため、同一種類のソケットボードを搭載したＤＳＡをマザーボード上に複数搭載することがあった。
ところが、ＤＳＡは、外形，外観自体は同一であることが普通であるため、搭載されているソケットボードの種類，構造等が異なる場合でも、ＤＳＡ単位では区別がつかないことがあった。
このため、異なる種類や構造のソケットボードを備える二以上のＤＳＡが、誤って組み合わされて同一のマザーボード上に搭載される可能性があった。

種類の異なるソケットボードが搭載されたＤＳＡが同一マザーボード上に搭載されると、試験対象となる半導体部品とソケットボードのソケット構造が適合しないことになり、そのまま半導体部品を搭載しようとすれば、ＩＣソケットやソケットガイド，デバイス（半導体部品），デバイス交換用のチェンジキッド等に物理的な破損等が生じるおそれがある。
従って、このようなＤＳＡの誤装着は未然に防止する必要があった。

ここで、このような異種類のソケットボードが搭載されたＤＳＡが誤って組み合わされて使用されるのを防止する手段として、例えば、ＤＳＡの枠体にピンとピン穴を形成したり凹凸形状を形成し、正しい組合せのＤＳＡ間でのみ、ピンや凹凸形状が噛み合うようにすることが考えられる。
しかし、このように凹凸や嵌合構造をＤＳＡの枠体に設ける方法では、ソケットボードの種類ごとに嵌合構造を変更しなければならず、種類の異なる半導体部品を試験するたびに、ＤＳＡの枠体を新たに設計，製造しなければならないという問題が生じた。
また、このようにＤＳＡの枠体に嵌合構造や凹凸を設けたり、ピンを取り付けたりすると、ＤＳＡのフレームとしての厚さが薄くなってしまい、強度的に弱くなるという問題もあった。

一方、ＤＳＡ脱着型の半導体試験装置では、図８に示したように、複数のソケットボード及びコネクタを枠体上に一定数列設してユニット化してあり（図８（ｂ）参照）、一つのＤＳＡに多数のコネクタが備えられることになり、対応するマザーボード側にも多数のコネクタが備えられるようになっていた。
このため、ＤＳＡがマザーボードに脱着される際に、ソケットボードとマザーボード間で接続される多数のコネクタに、嵌合不良や接続不良が生じることがあった。
そして、このようなコネクタの接続不良等が生じると、正常な試験が行えなくなり、作業効率が悪化するとともに、試験装置に対する信頼性が低下するおそれがあった。

以上のような経緯から、ＤＳＡ脱着側の半導体試験装置のように、同一種類の基板（ＤＳＡ）を誤りなく組み合わせて使用する必要のある装置や、基板間で多数のコネクタの着脱，嵌合が繰り返される装置においては、基板の誤装着，誤使用等や、コネクタの接続不良や導通不良等の発生を未然に発見し、これを有効に防止し得る新たな手段の開発が望まれることとなった。
そこで、本願出願人は、その後の更なる鋭意研究の末、上述のような複数基板の誤装着等を確実に防止できるとともに、複数コネクタ間の導通不良等も確実に発見し得る本願発明を創作するに至ったものである。

本発明は、以上のような課題を解決するために提案されたものであり、複数の基板が一組となって相手側基板に接続される装置において、当該一組の基板の組合せを示すＩＤ信号を入力することで当該基板の組合せの一致不一致を検出する一致回路を備えることにより、異種基板が組み合わされて使用されることを容易かつ確実に検出し、基板の誤装着による基板やソケット，搭載部品等の破損，故障等を未然に防止することができる、特に、複数のソケットボードを備えるＤＳＡが複数組み合わされて同時使用される半導体試験装置に好適な異常検出回路付き装置の提供を目的とする。

また、本発明は、一又は二以上のコネクタを備えた基板が、対応する一又は二以上のコネクタを備えた相手側基板に接続される装置において、接続される全コネクタを経由して信号を伝送し、当該信号の出力結果を検出するデージーチェーン回路を備えることにより、対応するコネクタの接続不良や脱落等を容易かつ確実に検出し、コネクタの接続不良による動作不良や作業効率の低下等を未然に防止することができる、特に、複数のコネクタが同時に接続されるマザーボードとソケットボードを備える半導体試験装置に好適な異常検出回路付き装置の提供を目的とする。

上記目的を達成するため、本発明の請求項１記載の基板異常検出回路付き装置は、複数の基板が組み合わされてなる少なくとも一組の基板群と、この基板群が接続される相手側基板とを有する装置であって、前記基板群の各基板にそれぞれ備えられ、当該基板群に対して付与される所定のＩＤ番号を設定するとともに、当該ＩＤ番号を示すＩＤ信号を出力するＩＤ設定用ボードと、前記基板群に対応する相手側基板に備えられ、前記ＩＤ設定用ボードから出力される各ＩＤ信号を入力するＩＤ信号入力ボードと、前記ＩＤ信号入力ボードから出力される各ＩＤ信号を入力し、対応する前記各基板のＩＤ信号の一致不一致を検出する一致回路と、を備え、前記基板群における基板の組合せ異常を検出する構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、ＩＤ設定用ボードと、このＩＤ設定用ボードから出力されるＩＤ信号の一致性を検出する一致回路を備えることで、基板群を構成する二以上の基板が所定の組合せを満たすことを示すＩＤ番号を付与するだけで、そのＩＤ番号を各基板から入力してその一致不一致を判定することができる。
これにより、基板の構成や外形等を変更することなく、基板群固有のＩＤ番号により複数基板の組合せを判別することができ、異種基板が組み合わされたことを容易かつ確実に検出して、誤装着等による基板やソケット，搭載部品等の破損，故障等を確実に防止することができる。
また、このように基板側からのＩＤ信号を入力することにより、基板の組合せが正しいか否かを判定することで、当該基板が装置側に搭載されると同時にその組合せの一致性を判断することができ、より迅速な判定処理が可能となり、装置に基板を搭載して行う本来の作業，処理を効率良く行うことができるようになる。
しかも、ＩＤ番号を付与して基板群を特定することができるので、基板の種類や数が増減した場合にも、ＩＤ番号の付加，削除によって容易に対応することが可能となり、汎用性，拡張性に優れた異常検出回路を実現することができる。

一方、請求項２記載の異常検出回路付き装置は、一又は二以上のコネクタを備えた基板と、この基板の各コネクタが接続される一又は二以上のコネクタを備えた相手側基板とを有する装置であって、前記相手側基板又は前記基板の一のコネクタから信号を入力し、対応する各コネクタを経由して全コネクタに順次信号を伝送し、出力信号の有無を検出するデージーチェーン回路を備え、前記基板及び相手側基板の全コネクタの接続異常を検出する構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、一又は二以上の全コネクタを経由して信号を伝送するデージーチェーン回路を備えることで、いずれかのコネクタ間に接続不良，接続異常等があると、これを直ちに検出することができる。
しかも、このように接続されるコネクタ間に信号を伝送させることにより接続不良等を検出することで、基板間のコネクタが接続されると同時にその不具合の有無を判定することができ、迅速に接続不良等を発見することが可能となり、基板間のコネクタを接続して行う本来の作業，処理を効率良く行うことができるようになる。
これにより、多数のコネクタが同時に接続される場合にも、接続不良や脱落等を容易かつ確実に発見することができ、コネクタの接続不良による動作不良や作業効率の低下等のない信頼性の高い装置を実現することができる。

さらに、請求項３記載の基板異常検出回路付き装置は、一又は二以上のコネクタを備えた複数の基板が組み合わされてなる少なくとも一組の基板群と、この基板群の各基板のコネクタが接続される一又は二以上のコネクタを備えた相手側基板とを有する装置であって、前記基板群の各基板にそれぞれ備えられ、当該基板群に対して付与される所定のＩＤ番号を設定するとともに、当該ＩＤ番号を示すＩＤ信号を出力するＩＤ設定用ボードと、前記基板群に対応する相手側基板に備えられ、前記ＩＤ設定用ボードから出力される各ＩＤ信号を入力するＩＤ信号入力ボードと、前記ＩＤ信号入力ボードから出力される各ＩＤ信号を入力し、対応する前記各基板のＩＤ信号の一致不一致を検出する一致回路と、前記相手側基板又は前記基板の一のコネクタから信号を入力し、対応する各コネクタを経由して全コネクタに順次信号を伝送し、出力信号の有無を検出するデージーチェーン回路と、を備え、前記基板群における基板の組合せ異常を検出するとともに、前記基板及び相手側基板の全コネクタの接続異常を検出する構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、基板群に付与されるＩＤ番号の一致性を判定する一致回路と、コネクタの接続不良を検出するデージーチェーン回路の双方を備えることにより、基板の組合せ異常を確実に検出すると同時に、当該基板と相手側基板の間のコネクタ接続不良についても検出することができる。
これにより、複数の基板が組み合わせて使用され、かつ、各基板が複数のコネクタを備えて相手側に接続される装置において、ＩＤ番号を付与して基板間の組合せ異常を確実に検出するとともに、多数のコネクタの接続不良も容易に発見することができ、更に汎用性，拡張性に優れ信頼性の高い装置を提供することができる。

そして、特に、請求項４記載の異常検出回路付き装置では、前記ＩＤ信号設定用ボードが、前記基板に複数備えられ、当該複数のＩＤ信号設定用ボードにより、当該基板の一のＩＤ番号が設定，出力される構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、複数のＩＤ信号設定用ボードを備え、この複数のＩＤ信号設定用ボードで設定される全番号で一つのＩＤ番号を構成することができ、使用する基板の数，種類等に応じて、任意のＩＤ番号を自由に設定することができる。
これにより、基板の種類や数が増減した場合にも、ＩＤ番号の付加，削除，変更等がより容易に行え、更に汎用性，拡張性に優れた異常検出回路を提供することができる。

一方、請求項５記載の異常検出回路付き装置では、前記デージーチェーン回路が、前記基板及び相手側基板のコネクタの一又は二以上のピンが、当該基板及び相手側基板内において短絡されることにより接続される構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、互いに接続される基板間に備えられるコネクタの既存のピンを利用して、各ピンを当該基板内で短絡させることで、全コネクタを経由して信号を伝送する本発明のデージーチェーン回路を構成することができる。
これにより、特別な回路や手段等を別途設けることなく、本発明に係るデージーチェーン回路によって、複数のコネクタの接続不良，接続異常等を検出することができ、基板や装置等を大型化，複雑化させることなく、搭載される基板間の接続不良を未然に発見できる信頼性の高い装置を提供することができる。

そして、請求項６記載の異常検出回路付き装置では、前記基板が、試験対象となる半導体部品が搭載，接続される一又は二以上のソケットボードを有するＤＳＡからなり、前記相手側基板が、前記ＤＳＡが搭載，接続される半導体試験装置のマザーボードからなる構成としてある。

さらに、請求項７記載の異常検出回路付き装置では、前記基板が、試験対象となる半導体部品が搭載，接続される一又は二以上のソケットボードを有するＤＳＡからなり、前記基板群が、前記ＤＳＡからなる基板が複数組み合わされてなり、前記相手側基板が、前記基板群を構成する複数のＤＳＡが一体的に搭載，接続される半導体試験装置のマザーボードからなる構成としてある。

このような構成からなる本発明の基板異常検出回路付き装置によれば、本発明に係る基板をＤＳＡとし、相手側基板をＤＳＡが搭載されるマザーボードとして構成し、さらに、複数の基板を備える基板群を、ＤＳＡを複数備えたＤＳＡ群として構成することで、ＤＳＡ脱着型の半導体試験装置を本発明に係る異常検出回路付き装置として構成することができる。
これにより、ソケットボードを備えたＤＳＡを単独で交換することにより種々異なる半導体部品の試験に対応できる半導体試験装置において、本発明の異常検出回路を用いてＤＳＡの取り違えや、コネクタの脱落や接触不良等を容易かつ確実に検出することができるようになり、誤装着や装着不良の発生を未然に防止して信頼性の高い半導体部品の試験を行える半導体試験装置を提供することができる。

以上説明したように、本発明の基板異常検出回路付き装置によれば、複数の基板が一組となって相手側基板に接続される装置において、当該一組の基板の組合せを示すＩＤ信号を入力することで当該基板の組合せの一致不一致を検出する一致回路を備えることにより、異種基板が組み合わされて使用されることを容易かつ確実に検出することができる。
これにより、基板の誤装着による基板やソケット，搭載部品等の破損，故障等を未然に防止することができ、特に、複数のソケットボードを備えるＤＳＡが複数組み合わされて同時使用される半導体試験装置に好適となる。

また、本発明の基板異常検出回路付き装置によれば、一又は二以上のコネクタを備えた基板が、対応する一又は二以上のコネクタを備えた相手側基板に接続される装置において、接続される全コネクタを経由して信号を伝送し、当該信号の出力結果を検出するデージーチェーン回路を備えることにより、対応するコネクタの接続不良や脱落等を容易かつ確実に検出することができる。
これにより、コネクタの接続不良による動作不良や作業効率の低下等を未然に防止することができ、特に、複数のコネクタが同時に接続されるマザーボードとソケットボードを備える半導体試験装置に好適である。

以下、本発明に係る基板異常検出回路付き装置の好ましい実施形態について、図１〜図７を参照しつつ説明する。
図１は、本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置を示す分解斜視図である。
また、図２は、本実施形態に係る基板異常検出回路付きの半導体試験装置を示す、（ａ）はＤＳＡをマザーボード側から取り外した状態の正面図、（ｂ）は（ａ）に示すＤＳＡの底面図である。
同図に示すように、本実施形態に係る基板異常検出回路付き装置は、基板の同一面上に複数備えられたコネクタを、対応する相手側基板の複数のコネクタに接続させる装置として、半導体部品を搭載するためのソケットボード１１を複数列設したＤＳＡ１０と、このＤＳＡ１０が接続される相手側となるマザーボート２０を備えた半導体試験装置を構成している。そして、本実施形態は、この半導体試験装置におけるＤＳＡ１０の取り違えやＤＳＡ１０とマザーボード２０のコネクタ接続不良を検出する異常検出回路を備えるものである。

［半導体試験装置］
まず、図１及び図２を参照して、本実施形態に係る基板異常検出回路付き装置を構成する半導体試験装置について説明する。
同図に示すように、本実施形態に係る半導体試験装置は、図８で示した半導体試験装置とほぼ同様の構成となっており、試験対象となる半導体部品（図示省略）を搭載するソケットボード１１を備えるＤＳＡ１０がマザーボード２０に対して着脱自在に構成されており、ＤＳＡ１０のみを単独で交換することで、異なる種類の半導体部品の試験にも対応できる試験装置となっている。

ＤＳＡ（Device Specific Adapter）１０は、図１に示すように、複数のソケットボード１１を備えるとともに、ソケットボード底面側にはコネクタ１４が配設され（図２（ｂ）参照）、これら複数のソケットボード１１と対応するコネクタ１４が一枚の基板状に一体的にユニット化されたもので、通常、このＤＳＡを一単位として製造，着脱，交換等がなされるようになっている。
このように複数のソケットボードがユニット化されたＤＳＡ単位で扱われることで、例えばパッケージ構造やピン構造が異なる半導体部品について、ユニット化されたＤＳＡ単位で対応するソケットボードが用意され、半導体部品に応じたＤＳＡをマザーボードに着脱，交換することで種々異なる複数の半導体部品の試験が行えるようになっている。

そして、このようなＤＳＡ着脱型の半導体試験装置では、多数の半導体部品の試験を同時に実施できるよう、一つのマザーボードに、同一構成のソケットボードを備えたＤＳＡを２個一組，４個一組等、複数のＤＳＡを一組として搭載して使用できるようになっている。
本実施形態では、図１に示すように、２個のＤＳＡ１０（ＤＳＡ−Ａ１０ａ及びＤＳＡ−Ｂ１０ｂ）を一組としてあり、この２個一組のＤＳＡ１０がマザーボード２０上に一体的に搭載，接続されるようになっている。

具体的には、本実施形態に係るＤＳＡ１０は、複数のソケットボード１１が、ベース基板となる枠状のＳＢフレーム（ソケットボードフレーム）１２上に列設されるとともに、ＳＢフレーム１２の枠空間内に、各ソケットボード１１に対応して接続されるコネクタ１４が配設されるようになっている。
各ソケットボード１１は、それぞれ、試験対象となる半導体部品を搭載して電気的に接続する部品搭載接続部（ソケット部）を備えた基板からなり、各ソケットボード１１に一つずつ半導体部品が搭載されるようになっている。そして、この複数のソケットボード１１が、それぞれＳＢフレーム１２の枠体部分上に搭載，固定されるようになっている。

ＳＢフレーム１２は、金属等からなる枠部材で、複数の空間を備えており（図２（ｂ）参照）、本実施形態では、図２に示すように、１列８個，合計１６個の空間領域を備えるようになっている。そして、図２（ｂ）に示すように、このＳＢフレーム１２の各空間内に、それぞれ、ソケットボード１１に接続されるコネクタ１４が収納されるようになっている。
ここで、本実施形態に係るＤＳＡ１０では、図１，図２に示すように、ＳＢフレーム１２が１列８個の空間領域を２列備えており、合計１６の空間領域に対して、それぞれソケットボード１１及び対応するコネクタ１４が２個ずつ、合計３２個備えられるようになっている。但し、ソケットボード１１及びコネクタ１４の数，ＳＢフレーム１２の空間数等は特に限定されるものではない。

以上のようにＳＢフレーム１２にコネクタ１４が収納されることで、各ソケットボード１１の底面側にコネクタ１４が配設され、各コネクタ１４がＳＢフレーム１２上の対応するソケットボード１１に接続されるとともに、ソケットボード底面側において同一平面上に固定されることになり、マザーボード２０側の対応するコネクタ２１（図１参照）に対して、全コネクタが同時に脱着されるようになっている。
従って、このＤＳＡ１０側のコネクタ１４とマザーボード２０側のコネクタ２１とが、すべて正常に嵌合，接続されない場合、コネクタの接続不良となり、このコネクタの接続不良の有無が、後述するデージーチェーン回路４０によって検出されるようになっている。

ＳＢフレーム１２上に搭載される各ソケットボードは、図１に示すように、各ソケットボードの基板四隅を切り欠いた形状となっており、この切欠き部分からＳＢフレーム１２の枠体部分が露出するようになっており、このＳＢフレーム１２の露出部分に、マザーボード２０側に突設された位置決めピン２２が挿入される位置決め孔１５が形成されている。
この位置決め孔１５に位置決めピン２２が挿入されることで、ＤＳＡ１０がマザーボード２０に対して所定の位置で位置決めされて固定されることになる。
ここで、位置決め孔１５（及び位置決めピン２２）は、本実施形態では、ＳＢフレーム１２の長手方向の左右二箇所に位置するように形成してあるが（図２参照）、ＤＳＡ１０が所定の位置に位置決めされる限り、どのような位置に位置決めピン２２及び位置決め孔１５を設けることもでき、また、その数も特に限定されない。

さらに、このＳＢフレーム１２には、図２に示すように、コネクタ配設面の複数の各コネクタ１４と干渉しない領域に、ＤＳＡ１０のＩＤ番号を設定し、当該ＩＤ番号を示すＩＤ信号を出力するＩＤ設定用ボード１３が配設されている。
このＩＤ設定用ボード１３の詳細は後述する。
そして、以上のような構成からなるＤＳＡ１０は、同一構造のソケットボード１１を搭載した二枚のＤＳＡ−Ａ１０ａとＤＳＡ−Ｂ１０ｂが一組として組み合わされ、この二枚一組のＤＳＡ１０が一体的にマザーボード２０に搭載されるようになっている。

すなわち、本実施形態では、二枚一組のＤＳＡ１０、ソケットボード１１の種類に応じて、例えば「ＤＳＡ−Ａ及びＢ」，「ＤＳＡ−Ｃ及びＤ」，「ＤＳＡ−Ｅ及びＦ」...のようにして、同一構造のソケットボード１１を搭載した二枚のＤＳＡ１０が組み合わされて使用されることになる。
従って、この場合、例えば「ＤＳＡ−ＡとＤＳＡ−Ｃ」や、「ＤＳＡ−ＢとＤＳＡ―Ｄ」が組み合わされることは、異なる種類のソケットボード１１がマザーボード２０上に搭載されることになり、ＤＳＡ１０の組合せとして異常となる。
そして、このようなＤＳＡ１０の組合せの一致不一致が、後述するＩＤ設定用ボード１３を介してＩＤ一致回路３０で検出されるようになっている。

マザーボード２０は、図１に示すように、半導体試験装置の本体側に備えられる基板で、上述のように、複数のソケットボード１１をユニット化したＤＳＡ１０側に対応する複数のコネクタ２１が備えられている（図１参照）。
このマザーボード２０にコネクタを介してＤＳＡ１０が接続されることにより、ＤＳＡ側にはマザーボード２０を介して試験に必要な所定の電気信号が入出力され、各ソケットボード１１上の半導体部品の試験が行われるようになっている。
そして、本実施形態では、このマザーボード２０の上面の、複数のコネクタ２１と干渉しない領域に、ＤＳＡ１０側のＩＤ設定用ボード１３と接触するコンタクトピン用ボード２３が配設されている。
このコンタクトピン用ボード２３の詳細は、ＤＳＡ１０側のＩＤ設定用ボード１３とともに後述する。

なお、本実施形態でマザーボード２０として示す部分は、一般に、半導体試験装置の本体上に備えられるマザーボードの他、ＳＰＣＦや金属プレート，パフォーマンスボード，ユーティリティボード等が含まれるものであり、後述するように、本実施形態では、異常検出回路がマザーボード２０内のユーティリティボード２０ａに備えられるようになっている。
従って、本実施形態に言う「マザーボード」は、ユニット化されたＤＳＡ１０が着脱自在に接続される、本発明に係る相手側基板を意味するものである。
また、詳細な説明は省略するが、上述したＤＳＡ１０及びマザーボード２０の他、本実施形態の半導体試験装置に備えられる構成，機能は、既存の半導体試験装置と同様なものとなっている。

［ＩＤ設定用ボード］
次に、図３及び図４を参照して、本実施形態に係るＩＤ設定用ボード１３について説明する。
図３は、本実施形態に係るＩＤ設定用ボード１３とコンタクトピン用ボード２３を概念的に示す要部断面正面図である。
また、図４は、本実施形態に係るＩＤ設定用ボード１３とＩＤ一致回路３０の関係を概念的に示すブロック図である。
これらの図に示すＩＤ設定用ボード１３は、各ＤＳＡ１０（ＤＳＡ−Ａ及びＢ，ＤＳＡ−Ｃ及びＤ...）の組合せを示すＩＤ番号を設定し、当該ＩＤ番号を示すＩＤ信号を出力する基板で、ＤＳＡ１０のコネクタ配設面側に備えられるようになっている。

このＩＤ設定用ボード１３は、ＳＢフレーム１２のコネクタ配設面の、複数の各コネクタ１４と干渉しない領域に配設されるよになっており、本実施形態では、図２に示するように、各ＤＳＡ１０（１０ａ，１０ｂ）に８個ずつのＩＤ設定用ボード１３が配設してある。
そして、このＩＤ設定用ボード１３が対向するマザーボード２０側には、ＩＤ信号入力用ボードとなるコンタクトピン用ボード２３が備えられている。
このコンタクトピン用ボード２３は、図１で示すように、各ＩＤ設定用ボード１３に対応する位置に、二枚のＤＳＡ１０ａ，１０ｂに対応して各８個、合計１６個のコンタクトピン用ボード２３が、それぞれ、ＩＤ設定用ボード１３と同様、マザーボード複数の各コネクタ２１と干渉しない領域に配設されている。
これにより、ＤＳＡ１０がマザーボード２０上に搭載されると、対応するＩＤ設定用ボード１３のＩＤ信号出力１３ａとコンタクトピン用ボード２３のコンタクトピン２３ａが接触し、後述するように、ＤＳＡ１０の搭載と同時に、ＩＤ一致回路３０に対してＩＤ信号を自動的に出力できるようになっている。

各ＩＤ設定用ボード１３は、図３に示すように、ＤＳＡ１０のマザーボード２０側に対向する面にボルト等の固定手段で配設，固定された基板表面に、２個一対のＩＤ信号出力パッド１３ａを備えている。
一対のＩＤ信号出力パッド１３ａは、それぞれスルーホール１３ｂを介して基板裏面側（ＤＳＡ１０側）の２個一対のＩＤ番号設定パッド１３ｃに接続されている。
各ＩＤ番号設定バッド１３ｃは、ジャンパー線１３ｄを介して、それぞれ、ＧＮＤパッド１３ｅに接続されるようになっている。
ＧＮＤパッド１３ｅは、図示しない導体パターンを介して、例えばＩＤ設定用ボード１３を固定するボルト等にグランドされるようになっている。
そして、このＧＮＤパッド１３ｅにジャンパー線１３ｅを接続するか否かによって、ＩＤ番号設定パッド１３ｃをＧＮＤ又はＯＰＥＮに設定できるようになっている。

具体的には、ＩＤ番号設定パッド１３ｃがＧＮＤに設定（ＧＮＤパッド１３ｅに接続）された場合、ＩＤ信号出力パッド１３ａから後述するＩＤ一致回路３０に出力される信号は、入力側がグランドされるためＬＯＷ（０）となる。
一方、ＩＤ番号設定パッド１３ｃがＯＰＥＮに設定（ＧＮＤパッド１３ｅに非接続）された場合、ＩＤ信号出力パッド１３ａからＩＤ一致回路３０に出力される信号は、ＩＤ一致回路３０の電源電圧ＶｃｃによりＨＩＧＨ（１）となる（図５参照）。
このように、本実施形態に係るＩＤ設定用ボード１３では、ジャンパー線１３ｅの接続の有無によって、ＩＤ番号設定パッド１３ｃに接続されたＩＤ信号出力パッド１３ａから出力される信号を、ＬＯＷ（０）／ＨＩＧＨ（１）に切り替えることができるようになっている。
そして、このＩＤ設定用ボード１３に対し、任意のＬＯＷ（０）／ＨＩＧＨ（１）信号を設定することにより、所望のＩＤ番号を示すＩＤ信号をＩＤ一致回路３０に入力することができる（図４参照）。

ここで、本実施形態では、図２に示したように、各ＤＳＡ１０（１０ａ，１０ｂ）に８個ずつのＩＤ設定用ボード１３が配設してあり、各ＩＤ設定用ボード１３は、２個のＩＤ信号出力パッド１３ａを備えている。
これにより、ＩＤ設定用ボード１３ａで設定できるＩＤ番号は、一組のＤＳＡ１０（１０ａ，１０ｂ）について、１６ビットの信号を割り当てることが可能となるが、本実施形態では、この１６ビット信号のうち、上位（又は下位）の１４ビットの信号を、ＩＤ番号を示すＩＤ信号として割り当てるようにしてある。
例えば、「ＤＳＡ−Ａ及びＢ」の組合せを示すＩＤ番号を「０００００００００００００１」とし、「ＤＳＡ−Ｃ及びＤ」を示すＩＤ番号を「００００００００００００１０」とする等、１４ビットの範囲で任意にＩＤ番号を付与することができる。
そして、図４に示すように、この１４ビットのＩＤ信号が各ＤＳＡ１０ａ，１０ｂから出力され、マザーボード２０側のコンタクトピン用ボード２３を介してＩＤ一致回路３０に入力されるようになっている。

なお、このＤＳＡ１０のＩＤ番号を示すＩＤ信号のビット数は、本実施形態における１４ビットの場合に限られるものではなく、ＤＳＡ１０の種類の応じて任意に設定することができ、また、必要となるビット数に応じて、ＩＤ設定用ボード１３の数や、出力パッド数も変更することができる。
例えば、１０００種類のＤＳＡ１０が使用される半導体試験装置の場合は、ＩＤ番号は１０００個となるので、１０ビットの信号を用いれば、１０２４個のＩＤが付与できる。従って、この場合には、本実施形態のＩＤ設定用ボード１３のように出力数が「２」のＩＤ設定用ボードであれば、各ＤＳＡに対して５個ずつ設けるようにすれば足りる。これに対して、１００００種類のＤＳＡ１０が使用可能な半導体試験装置の場合には、ＩＤ番号も１００００個必要となり、本実施形態のように、１４ビットの信号を用いることで１６３８４通りのＩＤ番号を付与することができるようになる。

このように、本実施形態に係るＩＤ設定用ボード１３は、設置数，出力ビット数、また、使用可能なビット数のうち何ビットをＩＤ信号として割り当てるかについては、任意に設定することができるものである。
なお、このＩＤ設定用ボード１３へのＩＤ番号の設定は、ＤＳＡ１０の組立前に行っておき、ＤＳＡ１０に搭載するソケットボード１１の種類が設定された後、対応する２個一組に、同一のＩＤ番号を設定したＩＤ設定用ボード１３をＤＳＡ１０の所定箇所に取り付けることが好ましい。
また、一度設定されたＩＤ番号は、通常は後に変更する必要はなく、また、不用意なＩＤ変更によりＤＳＡ１０の誤装着等が発生する場合もあるので、ＩＤ設定用ボード１３は、本実施形態に示すように、ＤＳＡ１０側にボルト等を用いて固定し、着脱不能に取り付けることが望ましい。

［ＩＤ一致回路］
次に、図５を参照して、本実施形態に係るＩＤ一致回路３０について説明する。
図５は、本実施形態に係るＩＤ一致回路３０の詳細を示す回路図である。
同図に示すように、本実施形態に係るＩＤ一致回路３０は、一組のＤＳＡ１０（１０ａ，１０ｂ）の一致不一致を検出する回路であり、本実施形態では、ＤＳＡ１０ａ，１０ｂの各ＩＤ設定用ボード１３から入力される各１４ビットのＩＤ信号を入力するようになっている。
具体的には、ＩＤ一致回路３０は、図５に示すように、各１４ビットのＩＤ信号を入力する１４個のＸＯＲ回路と７個のＮＯＲ回路及び１個のＡＮＤ回路からなり、各ＤＳＡ１０ａ，１０ｂのＩＤ設定用ボード１３から入力される１４ビットのＩＤ信号を、対応するビット同士で比較し、全ビットが一致する場合にのみ、ＨＩＧＨ（１）の信号を出力され、その他の場合にはＬＯＷ（０）の信号が出力されるようになっている。

これにより、マザーボード２０上に搭載されるＤＳＡ１０の組合せの一致が検出されることになり、種類の異なるＤＳＡ１０が組み合わされた場合には、異常信号（ＬＯＷ（０）信号）を出力することができるので、異常発生に対応した処理を行うことが可能となる。本実施形態では、後述するように、ＤＳＡ１０をマザーボード２０側にロックするロック機構をロック不能状態に制御するとともに、ＩＤ番号不一致を示す表示を行うようにしてある。
なお、本実施形態では、このＩＤ一致回路３０を、マザーボード２０側のユーティリティボード２０ａに備えられており（図４，図７参照）、ＩＤ信号の不一致が検出された場合には、後述するように、ユーティリティボード２０ａにおいて「ＩＤ番号異常有り」として処理されるようになっている。

［デージーチェーン回路］
次に、図６を参照して、本実施形態に係るデージーチェーン回路４０について説明する。
図６は、本実施形態に係るデージーチェーン回路４０を概念的に示す説明図である。
同図に示すように、デージーチェーン回路４０は、マザーボード２０側の一のコネクタ２１（図６左端のコネクタ２１）から信号を入力し、対応するＤＳＡ１０側のコネクタ１４（図６左端のコネクタ１４）を経由して、マザーボード２０とＤＳＡ１０の全コネクタ２１，１４に順次信号を伝送し、出力信号の有無を検出する回路となっている。

具体的には、デージーチェーン回路４０は、マザーボード２０側のコネクタ２１及びＤＳＡ１０側のコネクタ１４のそれぞれ対応するピンをデージーチェーン用に割り当て、全コネクタが順次直列に接続されるように伝送線路を形成するようにしたもので、本実施形態では、図６に示すように、マザーボード２０側のコネクタ２１及びＤＳＡ１０側のコネクタ１４の、それぞれ二つのピンを短絡させることにより、全コネクタを直列に接続してある。
まず、マザーボード２０側では、各コネクタ２１の２個のピン（図６ではオス型ピン）をデージーチェーン用に割り当て、一つを入力側、他の一つを出力側としてある。そして、隣接するコネクタ２１間で、一方のコネクタ２１のデージーチェーン用出力ピンと、他方のコネクタ２１のデージーチェーン用入力ピンとを、短絡線２０ａを介して接続するようにしてある。
また、ＤＳＡ１０側でも、各コネクタ１４の２個のピン（図６ではメス型ピン）をデージーチェーン用に割り当て、一つを入力側、他の一つを出力側とし、当該コネクタ１４内で、入力側と出力側を短絡線１４ａで接続するようにしてある。
なお、各コネクタ２１，１４におけるデージーチェーン用のピンは、各コネクタにおいて使用されない空ピン等を利用することができ、また、デージーチェーン用に専用のピンを設けることもできる。

このようなデージーチェーン回路４０によれば、マザーボード２０側とＤＳＡ１０側の対応する全コネクタが正常に接続された場合にのみ、デージーチェーン回路４０の入力側と出力側が導通されることになり、いずれかのコネクタで接続不良がある場合には、デージーチェーン回路４０は導通されないことになる。
従って、このデージーチェーン回路４０の入力側に電圧を印加しておくことで、コネクタの接続と同時に、全コネクタに接続不良がない場合には正常信号（ＨＩＧＨ（１）信号）が出力されることになり、この出力信号の有無を監視することで、マザーボード２０側とＤＳＡ１０側の対応するコネクタがすべて正常に接続されているか否かを検出することができる。
これにより、マザーボード２０とＤＳＡ１０間のコネクタ接続異常が、ＤＳＡ１０がマザーボード２０側に搭載されてコネクタ同士が接続されると同時に検出されることになる。
そして、このデージーチェーン回路４０からの出力信号は、ユーティリティボード２０ａに入力されるようになっており（図７参照）、後述するように、ＩＤ信号の一致不一致とともにユーティリティボード２０ａで異常発生の有無が判断され、異常の場合には「Daisy Chain異常有り」として処理されることになる。

なお、デージーチェーン回路４０は、本実施形態では、マザーボード２０側及びＤＳＡ１０側の各コネクタのそれぞれ２ピンをデージーチェーン用に割り当てているが、これは、特に２ピンに限られるものではない。
すなわち、デージーチェーン回路４０は、マザーボード２０側とＤＳＡ１０側の全コネクタが順次直列に接続されるように伝送線路を形成できる限り、使用されるピン数や接続方法は特に限定されるものではない。
従って、例えば、ＤＳＡ１０とマザーボード２０が同軸コネクタを備える場合には、同軸コネクタのＳＩＧ線とＧＮＤ線を短絡させることで、ＳＩＧ線をデージーチェーンの入力側，ＧＮＤ線を出力側に割り当ててデージーチェーン回路４０を構成することもできる。
また、本実施形態では、デージーチェーン回路４０の入力及び出力をマザーボード２０側で行っているが、ＤＳＡ１０側でデージーチェーン回路４０への信号の入出力を行うことも可能である。

［ユーティリティボード］
次に、図７を参照して、本実施形態に係るユーティリティボード２０ａについて説明する。
図７は、本実施形態に係る基板異常検出回路付きの半導体試験装置におけるユーティリティボード２０ａを概念的に示すブロック図である。
本実施形態のユーティリティボード２０ａは、マザーボード２０側に備えられる基板で、図７に示すように、デージーチェーン回路４０からの出力信号が入力されるとともに、ＩＤ設定用ボード１３からのＩＤ信号が入力されるＩＤ一致回路３０を備えている。
そして、ユーティリティボード２０ａは、図７に示すように、デージーチェーン回路４０とＩＤ一致回路３０の出力信号を入力する１個のＡＮＤ回路３３と、デージーチェーン回路４０の出力信号を入力するデージーチェーン異常信号入力部３４及びＩＤ一致回路３０の出力信号を入力するＩＤ番号異常信号入力部３５を備えている。

ＡＮＤ回路３４は、デージーチェーン回路４０とＩＤ一致回路３０から入力される信号がＨＩＧＨ（１）、すなわち正常である場合にだけ、「異常なし」を示す信号（ＨＩＧＨ（１）信号）を出力する。
このＡＮＤ回路３４の出力信号により、ＤＳＡ１０のＩＤ不一致がなく、かつ、ＤＳＡ１０とマザーボード２０の全コネクタに接続不良がないか否かが検出され、「異常なし」の制御が行われることになる。本実施形態では、このＡＮＤ回路３４から「異常なし」信号が出力されると、ＤＳＡ１０をマザーボード２０側にロックするロック機構をロック状態（ＬＯＣＫ）に制御するようになっている。

一方、デージーチェーン異常信号入力部３４又はＩＤ番号異常信号入力部３５では、入力される信号がＬＯＷ（０）、すなわち異常信号である場合に、「異常有り」を示す信号を出力するようになっている。
これにより、ＤＳＡ１０とマザーボード２０のいずれかのコネクタに接続不良があり、また、ＤＳＡ１０のＩＤに不一致があることが検出され、「Daisy Chain異常有り」又は「ＩＤ番号異常有り」として処理されることになる。
本実施形態では、この「異常あり」信号により、ＤＳＡ１０をマザーボード２０側にロックするロック機構をロック不能状態（ＦＲＥＥ）に制御するとともに、「Daisy Chain異常有り」又は「ＩＤ番号異常有り」に該当するＬＥＤ等を点灯させて、異常発生を装置外部に報知するようにしてある。

［異常検出動作］
次に、以上のような構成からなる本実施形態に係る基板異常検出回路付きの半導体試験装置における異常検出動作について説明する。
まず、ＤＳＡ１０を２枚一組として用意し、マザーボード２０の所定の位置に搭載し、マザーボード２０側のコネクタ２１と各ＤＳＡ１０のコネクタ１４を嵌合，接続させる。
ＤＳＡ１０がマザーボード２０に搭載されると、各ＤＳＡ１０のＩＤ設定用ボード１３のＩＤ信号出力パッド１３ａが、対応するマザーボード２０側のコンタクトピン用ボード２３のコンタクトピン２３ａに接触し、当該ＤＳＡ１０のＩＤ番号を示すＩＤ信号が出力される。

出力されたＩＤ信号は、コンタクトピン２３ａを経由してユーティリティボード２０ａのＩＤ一致回路３０に入力され、２枚のＤＳＡ１０のＩＤ信号の一致不一致が検出され、その結果が、ユーティリティボード２０ａのＡＮＤ回路３４及びＩＤ番号異常信号入力部３５に入力される。
また、ＤＳＡ１０がマザーボード２０に搭載され、ＤＳＡ１０とマザーボード２０の各コネクタが接続されてデージーチェーン回路４０が導通されると、デージーチェーン信号が出力され、ユーティリティボード２０ａのＡＮＤ回路３４及びデージーチェーン異常信号入力部３４に入力される。

そして、ユーティリティボード２０ａのＡＮＤ回路３３では、各回路から入力される信号がＨＩＧＨ（１）、すなわち正常である場合には、「異常なし」を示す信号（ＨＩＧＨ（１）信号）が出力される。
これにより、マザーボード２０に搭載された２枚一組のＤＳＡ１０のＩＤには不一致がなく、かつ、ＤＳＡ１０とマザーボード２０の全コネクタが正常に接続されたことになり、「異常なし」として、ＤＳＡ１０をマザーボード２０側にロックするロック機構がＤＳＡ１０をロック（ＬＯＣＫ）する。
従って、この状態で、ＤＳＡ１０とマザーボード２０を用いた半導体部品の試験を行うことができる。

一方、デージーチェーン異常信号入力部３４又はＩＤ番号異常信号入力部３５では、ＬＯＷ（０）、すなわち異常信号が入力されると、ＤＳＡ１０とマザーボード２０のいずれかのコネクタに接続不良があり、また、マザーボード２０に搭載されたＤＳＡ１０の組合せに異常があるとして、「異常有り」を示す信号を出力する。
これにより、該当する「Daisy Chain異常有り」又は「ＩＤ番号異常有り」の処理が行われることになる。
すなわち、ＤＳＡ１０をマザーボード２０側にロックするロック機構がロック不能状態（ＦＲＥＥ）に制御されするとともに、「Daisy Chain異常有り」又は「ＩＤ番号異常有り」に該当するＬＥＤ等が点灯され、異常発生が装置外部に報知されることになる。
従って、この状態では、半導体試験装置を使用することができず、組合せを取り違えたＤＳＡ１０がマザーボード２０に装着されたままの状態で半導体試験が行われたり、一部のコネクタが接続不良の状態のまま試験が行われるようなことはない。

以上説明したように、本実施形態に係る基板異常検出回路付き装置によれば、ＤＳＡ１０の組合せを示すＩＤ設定用ボード１３と、ＩＤ設定用ボード１３から出力されるＩＤ信号の一致性を検出するＩＤ一致回路３０を備えることにより、所定のＩＤ番号を付与し、そのＩＤ番号の一致不一致を判定するだけで、２枚一組のＤＳＡ１０が所定の組合せとなっているか否かを判定することができる。
これにより、ＤＳＡ１０の構成や外形等を変更することなく、各ＤＳＡ１０に固有のＩＤ番号を付与することで、ＤＳＡ１０の組合せの適否を判別することができ、ＤＳＡ１０の取り違えを容易かつ確実に検出して、ＤＳＡ１０の誤装着等によるソケット，搭載部品等の破損，故障等を確実に防止することができる。
また、本実施形態では、ＤＳＡ１０側からのＩＤ信号を入力して、当該ＤＳＡ１０の組合せが正しいか否かが判定されるので、ＤＳＡ１０がマザーボード２０側に搭載されると同時にその組合せの適否を判断することができ、迅速な判定処理が可能となって、半導体試験装置による本来の試験作業や処理等を効率良く行うことができる。
しかも、ＩＤ番号を付与してＤＳＡ１０の組合せを特定することができるので、ＤＳＡ１０の種類や数が増減した場合にも、ＩＤ番号の付加，削除によって容易に対応することが可能となり、汎用性，拡張性に優れた異常検出回路を実現することができる。

また、本実施形態では、ＤＳＡ１０とマザーボード２０の全コネクタを経由して信号を伝送するデージーチェーン回路４０を備えているので、いずれかのコネクタ間に接続不良，接続異常等があっても、これを直ちに検出することができる。
しかも、全コネクタ間に信号を伝送させるデージーチェーン回路４０により接続不良等を検出することで、ＤＳＡ１０とマザーボード２０間のコネクタが接続されると同時にその不良，不具合の有無を判定することができる。
これにより、多数のコネクタを有するＤＳＡ１０とマザーボード２０が備えられる半導体試験装置であっても、接続不良や脱落等を容易かつ確実に発見することができ、コネクタの接続不良による動作不良や作業効率の低下等のない信頼性の高い試験装置を実現することができる。

特に、本実施形態では、ＩＤ一致回路３０とデージーチェーン回路４０の双方を備えることで、ＤＳＡ１０の組合せ異常を確実に検出できるとともに、ＤＳＡ１０とマザーボード２０間のコネクタ接続不良についても同時に検出することができる。
これにより、複数のＤＳＡ１０が組み合わせて使用され、かつ、各ＤＳＡ１０が複数のコネクタ１４を備える半導体試験装置において、ＩＤ番号を付与してＤＳＡ１０の組合せ異常を確実に検出するとともに、多数のコネクタの接続不良も容易に発見することができ、より汎用性，拡張性に優れ信頼性の高い半導体試験装置を提供することができる。

以上、本発明の基板異常検出回路付き装置について、好ましい実施形態を示して説明したが、本発明に係る基板異常検出回路付き装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上記実施形態では、ＩＤ設定用ボードを、一組のＤＳＡのＩＤ番号の設定，出力のみに使用していたが、これを他の用途に使用される任意の番号を設定，出力する番号設定手段として使用することもできる。
すなわち、上記実施形態では、ＩＤ設定用ボードが２ビットの信号を設定，出力するとともに、この２ビット信号を、すべてＩＤ番号を示すＩＤ信号として使用していたが、例えば、ＩＤ設定用ボードを、６ビットの信号が設定，出力可能な構成とすれば、２ビットについては、本発明に係るＩＤ信号として使用し、残りの４ビット分を他の信号用として割り当てることが可能となる。
これにより、例えば、ユーザ先で任意のシリアル番号やユーザ番号，整理番号等を入力，設定するための番号手段とすることができる。

また、上記実施形態で示した半導体試験装置では、ＩＤ一致回路とデージーチェーン回路の双方を備えることで、ＤＳＡの組合せ異常の検出を行うと同時に、ＤＳＡ，マザーボード間のコネクタ接続不良の検出も行うようになっているが、これは、いずれか一方のみであっても勿論良い。
また、ＩＤ一致回路で組合せの適否が判定される基板群として、上記実施形態では２枚一組のＤＳＡを例にとっているが、これは２枚一組に限定されるものでなく、２枚以上であれば３枚一組，４枚一組であっても良いことは言うまでもない。同様に、デージーチェーン回路で接続不良が検出されるコネクタ数も、上記実施形態では複数のコネクタとしてあるが、これは、接続される基板間に少なくとも一つずつのコネクタが備えられるものであれば良い。

さらに、上記実施形態では、半導体試験装置におけるソケットボードとマザーボードのコネクタの着脱を例にとって本発明に係る基板異常検出回路を説明したが、本発明の異常検出回路が用いられる対象は、ＤＳＡとマザーボードを備えた半導体試験装置に限られるものではない。
すなわち、本発明の基板異常検出回路付き装置は、二以上の基板が組み合わされて相手側基板に接続されるか、一又は二以上のコネクタを備えた基板が、対応するコネクタを備える相手側基板に接続されることによって動作する装置である限り、どのような基板や装置についても適用が妨げられるものではない。

本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置を示す分解斜視図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置を示す、（ａ）はＤＳＡをマザーボード側から取り外した状態の正面図、（ｂ）は（ａ）に示すＤＳＡの底面図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置におけるＩＤ設定用ボードとコンタクトピン用ボードを概念的に示す要部断面正面図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置におけるＩＤ設定用ボードとＩＤ一致回路を概念的に示すブロック図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置におけるＩＤ一致回路の詳細を示す回路図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置におけるデージーチェーン回路を概念的に示す説明図である。 本発明の一実施形態に係る基板異常検出回路付きの半導体試験装置におけるユーティリティボードを概念的に示すブロック図である。 特願２００２−０４７１８６号において本願出願人が提案している半導体試験装置を概念的に示す説明図であり、（ａ）はＤＳＡをマザーボード側から取り外した状態の正面図、（ｂ）は（ａ）に示すＤＳＡの底面図である。

符号の説明

１０ ＤＳＡ
１０ａ ＤＳＡ−Ａ
１０ｂ ＤＳＡ−Ｂ
１１ ソケットボード
１２ ＳＢフレーム
１３ ＩＤ設定用ボード
１４ コネクタ（ＤＳＡ側）
２０ マザーボード
２０ａ ユーティリティボード
２１ コネクタ（マザーボード側）
２３ コンタクトピン用ボード
３０ ＩＤ一致回路
４０ デージーチェーン回路

Claims (2)

1. 試験対象となる半導体部品が搭載および接続される複数のソケットボードと、
   複数のコネクタと
   を備えるＤＳＡであって、
   複数のＤＳＡが組み合わされて、相手側基板に接続され、
   前記ＤＳＡに備えられ、前記複数のＤＳＡの組合せに対して付与される所定のＩＤ番号を設定するとともに、当該ＩＤ番号を示し、前記複数のＤＳＡのうちの他のＤＳＡのＩＤ信号と一致するか否かが検出される、ＩＤ信号を出力する複数のＩＤ設定用ボードをさらに備え、
   前記複数のＩＤ設定用ボードの各々は、
   ＩＤ設定用ボード基板と、前記ＩＤ設定用ボード基板における前記相手側基板の側の表面に配された一対のＩＤ信号出力パッドと、
   前記一対のＩＤ信号出力パッドに接続され、前記ＩＤ設定用ボード基板の裏面に配された一対のＩＤ番号設定パッドと、
   グランドされたＧＮＤパッドと
   を有し、
   前記複数の設定用ボードの各々は、前記ＩＤ番号設定パッドと前記ＧＮＤパッドとをジャンパー線を接続するか否かによって、前記ＩＤ番号設定パッドをＧＮＤ又はＯＰＥＮに設定することにより、ＨＩＧＨ又はＬＯＷの信号を出力するＤＳＡ。
2. 前記ＩＤ設定用ボード基板はボルトにより固定され、
   前記ＧＮＤパッドは、前記ボルトにグランドされる請求項１に記載のＤＳＡ。

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