JP4178619B2

JP4178619B2 - Silicon layer manufacturing method and semiconductor device manufacturing method

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Publication number: JP4178619B2
Application number: JP30492798A
Authority: JP
Inventors: 久良矢元; 英雄山中; 肇矢木; 勇一佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-27
Filing date: 1998-10-27
Publication date: 2008-11-12
Anticipated expiration: 2018-10-27
Also published as: JP2000133808A

Description

【０００１】
【発明の属する技術分野】
本発明は、シリコン層の製造方法および半導体装置の製造方法に関し、詳しくは、シリコン薄膜を低融点金属溶融液中で溶解させて、その溶解したシリコンを結晶成長させるシリコン層の製造方法およびそのシリコン層を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
基板上に形成された単結晶シリコン層を用いてＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor の略）である薄膜トランジスタ（以下ＴＦＴという、ＴＦＴはThin Film Transistorの略）は、ポリシリコン層を用いたものと比べて数倍も大きい電子移動度を有し、高速動作に適していることが、例えば "First MOS transistors on Insulator by Silicon Satulated Liquid Solution Epitaxy." IEEE ELECTRON DEVICE LETTERS, 13 [5] (May 1992) R.P.Zingg et al.,p.294-296、特公平４−５７０９８号公報、応用物理”薄膜トランジスタ”, 65 [8] (1996) 松村正清,p.842-848等に開示されている。
【０００３】
上記半導体素子が形成される単結晶シリコン層を基板上に形成する技術としては、以下の成膜技術（１）〜（４）が知られている。
【０００４】
（１）単結晶シリコン基板をシードにして、９２０℃〜９３０℃に加熱されたインジウム・シリコン溶液またはインジウム・ガリウム・シリコン溶液から、冷却処理によりシリコンエピタキシー層を形成し、この層の上にシリコン半導体層を形成する技術が、"VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON." MATERIALS LETTERS, 9 [2,3] (Jan. 1990) Soo Hong Lee,p53-56 、"MOS transistors with epitaxial Si,laterally grown over SiO₂ by liquid phase epitxy." J.Applied Physics A,54 [1] (1992) R.Bergmann et al.,p.103-105 、"First MOS transistors on Insulator by Silicon Satulated Liquid Solution Epitaxy." IEEE ELECTRON DEVICE LETTERS,13 [5] (May 1992) R.P.Zingg et al.,p.294-296等の文献に開示されている。
【０００５】
（２）サファイア基板上にシリコンをエピタキシャル成長させる技術は、"High-quality CMOS in thin (100nm)silicon on saphire." IEEE ELECTRON DEVICE LETTERS, 9 (Jan. 1988) G.A.Garcia,R.E.Reedy,and M.L.Burger,p.32-34に開示されている。
【０００６】
（３）酸素イオン注入法により、絶縁基板上にシリコン層を形成する技術は、"CMOS device fabrication on buried SiO₂layers formed by oxygen implantation into silicon." Electron.Lett., 14 [18] (Aug. 1978) K.Izumi,M.Doken,,and H.Ariyoshtl,p.593-594に開示されている。
【０００７】
石英基板の上にステップを形成し、この上にポリシリコン層を形成し、次にこれをレーザ光またはストリップヒータで１４００℃以上に加熱する。加熱されたポリシリコン層は、石英基板上に形成されたステップを核にして、エピタキシャル成長層を形成する技術は、”グラフォエピタキシー”電子通信学会誌，66 [5] (May 1983) 古川静二郎，p.486-489 、"Crystallographic orientatin of sillicon on an amorphous substrate using an artificial surface-relief grating and laser crystallization." Appl. Phys. Letter, 35 [1] (July. 1979) Geis,M.W.,et al.,p.71-74、"Silicon graphoepitaxy" Jpn.J.Appl.Phys.,Suppl.20-1 (1981) Geis,M.W.,et al.,p.39-42 等に開示されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、これまでの公知技術では、シリコンエピタキシー層を膜厚の制御性よく形成することが困難であった。また、歪点が比較的低く、しかも大型のガラス基板上に、シリコンエピタキシー層を形成することは困難であった。さらに、ガラス基板上にステップを形成し、これをエピタキシャル成長の核にしてシリコンを成長させる技術では、低温でかつ均一にエピタキシャル成長させることは困難であった。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたシリコン層の製造方法および半導体装置の製造方法である。
【００１０】
すなわち、シリコン層の製造方法は、絶縁基体の表面側に結晶成長のシードを形成する工程と、その絶縁基体の表面側に所定の膜厚の非晶質シリコンもしくは多結晶シリコンからなるシリコン薄膜を形成する工程と、低融点金属溶融液中に絶縁基体を浸漬させてシリコン薄膜を低融点金属溶融液中に溶解させた後、冷却処理により、結晶成長のシードを起点にして低融点金属溶融液中に溶解したシリコンを結晶成長させ、絶縁基体の表面側にシリコン層を形成する工程とを備えている。
【００１１】
ここで、上記結晶成長のシードとは、下地の結晶方位を受け継いで結晶成長させる（通常のエピタキシャル成長）シードおよび下地の形状によって結晶成長させる（例えばグラフォエピタキシー）シードの両方を含む。
【００１２】
上記シリコン層の製造方法では、結晶成長のシードを形成した絶縁基体の表面側に、予め所定の膜厚のシリコン薄膜を形成した後、その絶縁基体を低融点金属溶融液中に浸漬させることで、この低融点金属溶融液中にシリコン薄膜を溶解させ、その溶解したシリコンを結晶成長させて、シリコン層を形成することから、シリコン薄膜の膜厚およびその均一性とほぼ同等の膜厚および均一性のシリコン層が得られる。このように、本発明の製造方法では、シリコン薄膜の膜厚、その均一性を制御することにより、結晶成長させて形成されるシリコン層の膜厚およびその均一性を制御することができる。また、低融点金属溶融液中に溶解されるシリコンはほとんど析出されるため、この低融点金属溶融液を繰り返し使用することが可能になり、無駄が少ない。
【００１３】
しかも、上記シリコン層は、単結晶で形成され、その電子移動度は例えば５４０ｃｍ²／Ｖｓ程度になり、バルクのシリコン基板と同程度の電子移動度が得られる。なお、本明細書でいう単結晶とは、亜粒界や転位を含む単結晶も含めていう。
【００１４】
半導体装置の製造方法は、絶縁基体の表面側に結晶成長のシードを形成する工程と、その絶縁基体の表面側に所定の膜厚の非晶質シリコンもしくは多結晶シリコンからなるシリコン薄膜を形成する工程と、絶縁基体を低融点金属溶融液中を浸漬させる際に、シリコン薄膜を溶解する工程と、冷却処理により、結晶成長のシードを起点に、低融点金属溶融液中に溶解したシリコンを結晶成長させて、絶縁基体の表面側にシリコン層を形成する工程と、シリコン層上に析出した金属を除去する工程と、そのシリコン層に所定の処理を施して半導体素子を形成する工程とを備えている。
【００１５】
上記半導体装置の製造方法では、上記説明したシリコン層の製造方法を用いて絶縁基体上にシリコン層を形成していることから、絶縁基体上に上記説明した特性のシリコン層が得られる。そして、そのシリコン層に所定の処理を施して半導体素子を形成することから、その半導体素子は、バルクのシリコン基板に形成したのと同様の高性能な特性が得られる。例えばシリコン層にチャネル領域、ソース領域、ドレイン領域を形成した絶縁ゲート型電界効果トランジスタは、高速動作、大電流密度のトランジスタとなる。このように、シリコン層には、高速で大電流密度のトップゲート型ＴＦＴ、ボトムゲート型ＴＦＴ、デュアルゲート型ＴＦＴ、エレクトロルミネッセンス素子、電界放出型表示素子用トランジスタ、ダイオード、容量、抵抗、光電池（太陽電池）、発光素子、受光素子等の半導体素子を形成することが可能になる。
【００１６】
【発明の実施の形態】
本発明のシリコン層の製造方法および半導体装置の製造方法に係わる実施の形態を以下に説明する。
【００１７】
まず、絶縁基体の表面側に、反応性イオンエッチングなどの異方性ドライエッチングにより段差を形成して結晶成長のシードを設ける。または、低温成膜技術として、減圧ＣＶＤ法、プラズマＣＶＤ法もしくはスパッタリングによって、絶縁基体の表面側に結晶成長のシードなるものでシリコンとの格子整合性を有するような物質、例えばサファイアからなるシード層を形成する。このシード層には、スピネル、フッ化カルシウム等を用いることも可能である。
【００１８】
次いで、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタリングなどの低温成膜技術によって、絶縁基体の表面側にシリコン薄膜を５ｎｍ〜１０μｍの範囲で所定の膜厚に形成する。
【００１９】
その後、槽内に貯えれた低融点金属溶融液中に絶縁基体を浸漬させてシリコン薄膜を低融点金属溶融液中に溶解させた後、冷却処理により、結晶成長のシードを起点にして低融点金属溶融液中に溶解したシリコンを結晶成長させて、絶縁基体の表面側にシリコン層を形成する。
【００２０】
上記低融点金属溶融液は絶縁基体の最高使用温度（ガラス基板の場合はほぼガラスの歪点）以下のものを用いる。この低融点金属溶融液が溶融状態を保つ温度は、シリコンが含まれる割合により異なる。図６に示すシリコン−スズ（Ｓｉ−Ｓｎ）の状態図、図７に示すスズに対するシリコンの溶解度曲線（縦軸にシリコンの溶解度、下横軸に温度Ｔとしたときの１０⁴／Ｔ（Ｋ）、上横軸に温度（℃）を示す）からも明らかなように、シリコンの割合が少なくなるに応じてシリコンを含む低融点金属溶融液の融点が低下する。
【００２１】
例えば低融点金属溶融液にスズ溶融液もしくはスズ鉛合金溶融液からなるスズ系金属溶融液を用いた場合には、そのスズ系金属溶融液中に溶解するシリコン量にもよるが、４００℃〜１２００℃のスズ系金属溶融液を用いることができる。例えば溶解するシリコンの比率を０．０００５ｗｔ％〜０．０３ｗｔ％としてスズ系金属溶融液の温度を４００℃〜６５０℃とした場合には、絶縁基体に歪点がおよそ６６５℃のアルミケイ酸ガラスを用いることができ、さらにスズ系金属溶融液の温度がその他のプロセス温度とともに５００℃以下の場合には歪点がおよそ５１０℃のホウケイ酸ガラスを用いることができる。
【００２２】
また、上記絶縁基体には、従来から用いられている石英基板（歪点およそ９９０℃）も用いることも可能であり、またセラミックス基板を用いることも可能である。さらに、低融点金属溶融液の温度によっては、高耐熱性の樹脂〔例えばフッ素樹脂（フッ化ポリアリルエーテル系樹脂：熱分解温度＝５００℃、シクロポリマライズドフロリネーテッドポリマー系樹脂：熱分解温度＝４２０℃、ポリテトラフルオロエチレン系樹脂：熱分解温度＝４５０℃等）〕基板を用いることも可能になる。
【００２３】
そして一定時間（例えば１０秒〜３０分、好ましくは５分〜１０分）、低融点金属溶融液中に浸漬保持した後、冷却処理により、結晶成長のシードを起点にして低融点金属溶融液中に溶解したシリコンを結晶成長させて、絶縁基体の表面側にシリコン単結晶を析出させ、シリコン層を形成する。このシリコン単結晶は亜粒界や転位を含む場合もある。ここで、シリコン層の厚さは、例えばシリコン薄膜の厚さによりほぼ決定されるため、シリコン薄膜の厚さを制御することによって、シリコン層の厚さは制御される。
【００２４】
また、シリコン薄膜を溶解させる低融点金属溶融液にスズ系金属を用いた場合には、出来上がったシリコン層にスズ系金属のスズ、鉛が含有されたとしても、それらはシリコン層中でキャリアにはならない。そのため、シリコン層は高抵抗なものとなる。またシリコン層中に残留するスズは結晶欠陥を電気的に不活性にするため、接合リークを低減し、電子移動度を高める。
【００２５】
低融点金属溶融液にインジウム系金属（例えばインジウム、インジウム・ガリウム）を用いた場合には、シリコン層中に微量のインジウムが残留するため、シリコン層はｐ型シリコン層となる。
【００２６】
また、上記シリコン薄膜の成膜時に、例えばホウ素のようなｐ型不純物を混入し、その際に不純物濃度を所定の量に制御しておけば、上記シリコン層は所望の濃度のｐ型シリコン層となる。一方、例えばリン、ヒ素、アンチモンのようなｎ型不純物を混入し、その際に不純物濃度を所定の量に制御しておけば、上記シリコン層は所望の濃度のｎ型シリコン層となる。
【００２７】
また、シリコン層を形成するプロセスが６５０℃以下となる場合には、絶縁基体に低融点ガラスを用いることが可能になり、大型のガラス基板（１ｍ²以上の面積を有するガラス基板）上にシリコン層を形成することも可能になる。また、結晶成長温度が長尺ロール化されたガラス板にシリコン層を連続的にもしくは非連続的に形成することも可能になる。結晶成長のシードに段差を用いた場合には、その段差を起点に結晶を成長させて、いわゆる島状にシリコン層を形成することも可能である。またさらに結晶成長を進めて、絶縁基体の表面側全体にシリコン層を形成することも可能である。一方、結晶成長のシードにシード層を用いた場合には、そのシード層上の全面にシリコン層を形成することが可能になる。そのため、シリコン層を島状に形成する場合には、予め結晶成長前にシード層を島状にパターニングしておくか、または生成したシリコン層を島状にパターニングすればよい。
【００２８】
なお、上記低融点ガラスを用いた場合には、低融点ガラスの構成元素が結晶成長により形成したシリコン層に拡散しやすいために、低融点ガラス基板とシリコン層との間に拡散を防止するバリア層として、例えば窒化シリコン膜を例えば１ｎｍ〜１００ｎｍ程度の厚さに形成しておくことが好ましい。
【００２９】
上記のようにしてシリコン層を形成した後、そのシリコン層上に析出した金属を酸（例えば塩酸）を用いて選択的に除去する。このようにして絶縁基体上に形成されたシリコン層は、５４０ｃｍ²／Ｖｓ程度の電子移動度が得られる。そのため、予め適量のｐ型不純物を混入して形成すれば所望の濃度のｐ型のシリコン層となり、ｎチャネル絶縁ゲート型電界効果トランジスタの活性領域（チャネル領域、ソース領域、ドレイン領域）を作製するのに都合がよい。また予め適量のｎ型不純物を混入して形成すれば所望の濃度のｎ型のシリコン層となり、ｐチャネル絶縁ゲート型電界効果トランジスタの活性領域（チャネル領域、ソース領域、ドレイン領域）を作製するのに都合がよい。また部分的にシリコン層の導電型と異なる不純物をドーピングすればＣＭＯＳトランジスタも作製することができる。
【００３０】
次に、本発明のシリコン層の製造方法に係わる好適な実施の形態の詳細を以下に説明する。
【００３１】
まず、本発明のシリコン層の製造方法に係わる第１の実施の形態を、図１の製造工程図によって説明する。
【００３２】
図１の（１）に示すように、絶縁基体１１の表面側に結晶成長のシード１２を形成する。ここでは上記絶縁基体１１に低融点ガラス基板を用いた。その絶縁基体１１の表面側に段差を形成して、上記結晶成長のシード１２とした。その段差の製造方法は、一例として、絶縁基体１１上にレジスト膜を形成した後、リソグラフィー技術によりレジスト膜をパターニングしてエッチングマスク１３を形成する。そして反応性イオンエッチングのような異方性ドライエッチング技術により、絶縁基板１１を例えばフッ素ラジカルを用いてエッチングを行い、絶縁基体１１に結晶成長のシード１２となる段差を形成する。この段差は、例えば深さｄ（例えば０．１μｍ）、幅ｗ（例えば１．５μｍ〜１．９μｍ）の凹部よりなる。その後、エッチングマスク１３に用いたレジスト膜を除去する。
【００３３】
その後図１の（２）に示すように、上記絶縁基体１１の表面側に、上記形成成長のシード１２を被覆する状態に、いわゆる低温成膜技術により、所定の膜厚のシリコン薄膜１４を形成する。ここでは、上記シリコン薄膜１４を、多結晶シリコンもしくは非晶質シリコンで例えば０．１μｍの厚さに形成した。このシリコン薄膜１４は、例えば５ｎｍ〜１０μｍ（好ましくは２０ｎｍ〜５μｍ）の厚さに形成される。また、上記低温成膜技術としては、例えばプロセス温度（基板温度）が例えば５００℃〜６５０℃の減圧ＣＶＤ法、もしくは基板温度を４００℃以下に設定したスパッタリング、プラズマＣＶＤ法等を用いる。
【００３４】
そして図１の（３）に示すように、槽（図示省略）内に貯えられた低融点金属溶融液１５を準備する。この低融点金属溶融液１５は、例えばスズもしくはスズと鉛の合金からなるスズ系金属を用い、ここではスズ溶融液を用い、絶縁基体１１の最高使用温度以下の温度に保持する。またこの低融点金属溶融液１５上の雰囲気は、水素雰囲気、水素と不活性なガス（希ガス）との混合雰囲気もしくは不活性なガス（希ガス）雰囲気になっている。または還元性雰囲気であってもよい。
【００３５】
そして所定時間、例えば３０秒〜６０分、好ましくは１０分〜３０分間、上記低融点金属溶融液１５中に上記絶縁基体１１を浸漬させて、上記シリコン薄膜１４を低融点金属溶融液１５中に溶解させた後、図１の（４）に示すように、低融点金属溶融液１５〔図１の（３）参照〕中より絶縁基体１１を引き上げることにより絶縁基体１１を徐冷（冷却処理）する、もしくは低融点金属溶融液１５中に絶縁基体１１を浸漬させた状態で冷却処理を行う。それによって、結晶成長のシード１２を起点にして低融点金属溶融液１５〔図１の（３）参照〕中に溶解したシリコンが結晶成長（グラフォエピタキシャル成長）し、絶縁基体１１の表面側に単結晶シリコンのシリコン層１６を形成する。その際、上記シリコン層１６上にはスズからなる金属（図示省略）を析出する。
【００３６】
上記シリコンの結晶成長速度は０．１μｍ／分〜０．３μｍ／分であり、冷却速度は０．１℃／分〜０．３℃／分であることから、例えば成長させる結晶層の厚さが３５ｎｍであれば、成長所要時間は２０秒〜６秒と短い。そのため、冷却操作は引き上げ操作となる。なお、成長所要時間は、例えば低融点金属溶融液１５中のシリコンの含有量を調整することにより最適化できる。一方、例えば成長させる結晶層の厚さが５μｍであれば、成長所要時間は５０分〜１７分と長い。そのため、冷却操作は浸漬した状態での冷却となり、その冷却時間には５０分〜１７分が必要となる。なお、冷却時間は、例えば低融点金属溶融液１５中のシリコンの含有量を調整することにより最適化できる。
【００３７】
上記シリコン層１６は、結晶成長のシード１２となる段差の底部と側壁とがほぼ直角に形成されているため、（１００）面のシリコン単結晶が得られる。上記析出は、低融点金属溶融液１５から生じるため、シリコン本来の融点よりも低温で生じる。
【００３８】
上記図示したように、結晶成長のシード１２が段差のみで形成されている場合には、その段差を起点として単結晶シリコンが析出されて成長し、シリコン層１６をいわゆる島状に形成される。またシリコン薄膜１４の膜厚を厚くし段差の間隔を短くして絶縁基体１１の引き上げ速度を調整することにより、絶縁基体１１の表面側全体にわたってシリコン層１６を形成することも可能である。
【００３９】
その後、塩酸等の酸を用いてシリコン層１６上の金属（図示省略）を除去する。その結果、絶縁基体１１上に結晶成長のシード１２を起点として単結晶シリコンを析出してなるシリコン層１６が形成された、いわゆるＳＯＩ（Silicon on Insulatorの略であり、以下ＳＯＩという）基板１７が形成された。
【００４０】
上記第１の実施の形態では、結晶成長のシード１２を段差により構成したが、絶縁基体１１の表面側にシリコンとの格子整合性を有するような物質からなるシード層を形成して結晶成長のシードとし、絶縁基体上にシリコン層を形成することも可能である。その一例を第２の実施の形態として、図２の製造工程図によって説明する。図２では、前記図１によって説明したのと同様の構成部品には同一符号を付与する。
【００４１】
図２の（１）に示すように、絶縁基体１１上にシード層２１を例えばサファイアで形成する。このシード層２１は、サファイアの他に、スピネルもしくはフッ化カルシウムで形成することが可能である。上記サファイアのシード層２１は、例えば、高密度プラズマＣＶＤ法、触媒ＣＶＤ法等を用いて、例えば１ｎｍ〜５００ｎｍ、好ましくは５ｎｍ〜２０ｎｍ程度の厚さに形成する。
【００４２】
その後、前記図１によって説明したのと同様に、シリコン薄膜１４を成膜する工程より以降の工程を行えばよい。すなわち、シード層２１上に、シリコン薄膜１４を形成する。その後図２の（２）に示すように、槽（図示省略）内に貯えられた低融点金属溶融液１５中に上記絶縁基体１１を浸漬させて、上記シリコン薄膜１４を低融点金属溶融液１５中に溶解させる。上記低融点金属溶融液１５は、例えばスズ溶融液からなり、絶縁基体１１の最高使用温度以下の温度に保持されている。またこの低融点金属溶融液１５上の雰囲気は、水素雰囲気、水素と不活性なガス（希ガス）との混合雰囲気もしくは不活性なガス（希ガス）雰囲気となっている。または還元性雰囲気であってもよい。
【００４３】
そして所定時間、例えば３０秒〜６０分、好ましくは１０分〜３０分間、上記低融点金属溶融液１５中に上記絶縁基体１１を浸漬させた後、低融点金属溶融液１５〔図１の（３）参照〕中より絶縁基体１１を引き上げることにより絶縁基体１１を徐冷（冷却処理）する、もしくは低融点金属溶融液１５中に絶縁基体１１を浸漬させた状態で冷却処理を行う。それによって、図２の（３）に示すように、シード層２１を起点にして低融点金属溶融液１５〔図２の（２）参照〕中に溶解したシリコンが結晶成長（エピタキシャル成長）し、絶縁基体１１の表面側に単結晶シリコンのシリコン層１６を形成する。その際、上記シリコン層１６上にはスズからなる金属（図示省略）を析出する。
【００４４】
上記シリコンの結晶成長速度は０．１μｍ／分〜０．３μｍ／分であり、冷却速度は０．１℃／分〜０．３℃／分であることから、例えば成長させる結晶層の厚さが３５ｎｍであれば、成長所要時間は２０秒〜６秒と短い。そのため、冷却操作は引き上げ操作となる。なお、成長所要時間は、例えば低融点金属溶融液１５中のシリコンの含有量を調整することにより最適化される。一方、例えば成長させる結晶層の厚さが５μｍであれば、成長所要時間は５０分〜１７分と長い。そのため、冷却操作は浸漬した状態での冷却となり、その冷却時間には５０分〜１７分が必要となる。なお、冷却時間は、例えば低融点金属溶融液１５中のシリコンの含有量を調整することにより最適化される。
【００４５】
このように、サファイアからなるシード層２１を結晶成長のシードとして用いた場合、サファイアは単結晶シリコンと格子定数がほとんど同じであるため、シード層２１の表面上の全域に（１００）単結晶シリコン〔サファイア面が（１１￣０２）の場合〕もしくは（１１１）単結晶シリコン〔サファイア面が（０００１）の場合〕がエピタキシャル成長する。この析出は、低融点金属溶融液１５から生じるため、シリコン本来の析出温度より低温で生じる。
【００４６】
その後、塩酸等の酸を用いてシリコン層１６上の金属（図示省略）を除去する。その結果、絶縁基体１１上に結晶成長のシード１２を起点として単結晶シリコンを析出してなるシリコン層１６が形成された、いわゆるＳＯＩ基板１７が形成された。
【００４７】
また、前記図１によって説明したのと同様にして絶縁基体１１の表面側に結晶成長のシード１２となる段差を形成した後、その段差を被覆する状態に絶縁基体１１の表面側に上記説明したようなシード層２１を形成して結晶成長のシード１２とすることも可能である。この場合には、シリコン層はシード層２１の表面上の全域に単結晶シリコンがエピタキシャル成長する。
【００４８】
さらに前記図２によって説明したのと同様にして絶縁基体１１にシリコンとの格子整合性を有するようなサファイア、スピネル、フッ化カルシウム等の物質からなるシード層２１を形成した後、そのシード層２１に前記図１によって説明したのと同様にして段差を形成して結晶成長のシード１２とすることも可能である。この場合には、シリコン層はシード層２１の表面上の全域に単結晶シリコンがエピタキシャル成長する。
【００４９】
上記第１，第２の実施の形態によるシリコン層の製造方法では、結晶成長のシード１２を形成した絶縁基体１１の表面側に、予め所定の膜厚のシリコン薄膜１４を形成した後、その絶縁基体１１を低融点金属溶融液１５中に浸漬させることで、この低融点金属溶融液１５中にシリコン薄膜１４を溶解させ、その溶解したシリコンを結晶成長させて、シリコン層１６を形成することから、シリコン薄膜１４の膜厚およびその均一性とほぼ同等の膜厚および均一性のシリコン層１６が得られる。このように、本発明の製造方法では、シリコン薄膜１４の膜厚、その均一性を制御することにより、結晶成長させて形成されるシリコン層１６の膜厚およびその均一性を制御することができる。また、低融点金属溶融液１５中に溶解されるシリコンはほとんど析出されるため、この低融点金属溶融液１５は繰り返し使用することが可能になり、無駄が少ない。
【００５０】
しかも、上記シリコン層１６は、単結晶で形成され、その電子移動度は例えば５４０ｃｍ²／Ｖｓ程度になり、バルクのシリコン基板と同程度の電子移動度が得られる。なお、本明細書でいう単結晶とは、亜粒界や転位を含む単結晶も含めていう。
【００５１】
また、スズ系金属からなる低融点金属溶融液１５からシリコン層１６を析出形成していることから、出来上がったシリコン層１６にスズ系金属のスズ、鉛等が含有されたとしても、それらはシリコン層１６中でキャリアにはならない。そのため、シリコン層１６は高抵抗なものとなる。またシリコン層１６中に残留するスズは、結晶欠陥を電気的に不活性にするため、接合リークが低減され、電子移動度を高める。
【００５２】
また、上記シリコン薄膜１４を成膜する時に、例えばホウ素のようなｐ型不純物を混入し、その際に不純物濃度を所定の量に制御しておけば、上記シリコン層１６は所望の濃度のｐ型シリコン層となる。一方、例えばリン、ヒ素、アンチモン等のｎ型不純物を混入し、その際に不純物濃度を所定の量に制御しておけば、上記シリコン層１６は所望の濃度のｎ型シリコン層となる。
【００５３】
上記低融点金属溶融液１５には、スズ系金属を用いることを説明したが、この低融点金属溶融液には、インジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモンおよびアルミニウムのうちの１種もしくは複数種を用いることができる。
【００５４】
また、上記絶縁基体１１には、上記説明した低融点ガラスの他に、石英基板、高耐熱性ガラス基板、ロールガラス基板、セラミックス基板、樹脂基板（例えば前記説明したようなフッ素樹脂基板）等を用いることができる。
【００５５】
次に本発明の半導体装置の製造方法に係わる好ましい実施の形態の詳細を図３〜図５の製造工程図によって以下に説明する。図３〜図５では、一例として、ＣＭＯＳトランジスタの製造方法を以下に説明し、前記図１によって説明したのと同様の構成部品には同一符号を付与する。
【００５６】
図４の（１）に示すように、前記図１（シリコン層の形成方法に係わる第１の実施の形態）によって説明したプロセスを行うことによって、絶縁基体１１上に単結晶シリコンを析出させてシリコン層１６を形成する。この図では、代表して、段差を結晶成長のシードに用いた場合を示したが、前記図２（シリコン層の形成方法に係わる第２の実施の形態）によって説明したプロセスを行うことによって、絶縁基体１１上に単結晶シリコンを析出させてシリコン層１６を形成してもよい。図面では、塩酸等の酸を用いてシリコン層１６上に析出したスズ系金属（図示省略）を選択的に除去した状態を示す。
【００５７】
その後、上記シリコン層１６に所定の処理を施して半導体素子を形成する。以下、半導体素子としてＣＭＯＳトランジスタを形成する製造方法を説明する。
【００５８】
図３の（２）に示すように、上記シリコン層１６（１６ｎ，１６ｐ）を被覆する状態で上記絶縁基体１１上に、ゲート絶縁膜５１を形成する。このゲート絶縁膜５１は、例えばプラズマＣＶＤ法により、まず酸化シリコン膜を例えば２００ｎｍの厚さに堆積した後、次いで窒化シリコン膜を例えば５０ｎｍの厚さに堆積して形成した。そのときの各成膜温度は、例えば４００℃に設定した。
【００５９】
次いで図３の（３）に示すように、ゲート絶縁膜５１上にレジスト膜５２を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ｐチャネルＭＯＳトランジスタのチャネルを形成する領域上を開口する開口部５３を形成してレジストマスクを形成する。すなわち、シリコン層１６ｎ上はレジスト膜５２に被覆されている。その後、このレジスト膜５２をマスクに用いて、ｐチャネルＭＯＳトランジスタのチャネルイオン注入をゲート絶縁膜５１を介してシリコン層１６ｐに行う。イオン注入条件としては、例えば、不純物にリンイオン（Ｐ⁺）を用い、打ち込みエネルギーを例えば５０ｋｅＶ、ドーズ量を例えば１×１０¹¹ａｔｏｍｓ／ｃｍ²に設定する。その後、上記レジスト膜５２を除去する。なお、図面ではレジスト膜５２を除去した状態を示した。
【００６０】
続いて図４の（４）に示すように、ゲート絶縁膜５１上にレジスト膜５４を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ｎチャネルＭＯＳトランジスタのチャネルを形成する領域上を開口する開口部５５を形成してレジストマスクを形成する。すなわち、シリコン層１６ｐ上はレジスト膜５４に被覆されている。その後、このレジスト膜５４をマスクに用いて、ｐチャネルＭＯＳトランジスタのチャネルイオン注入をゲート絶縁膜５１を介してシリコン層１６ｎに行う。イオン注入条件としては、例えば、不純物にホウ素イオン（Ｂ⁺）を用い、打ち込みエネルギーを例えば３０ｋｅＶ、ドーズ量を例えば２．７×１０¹¹ａｔｏｍｓ／ｃｍ²に設定する。その後、上記レジスト膜５４を除去する。なお、図面ではレジスト膜５４を除去した状態を示した。
【００６１】
次いで図４の（５）に示すように、例えばスパッタリングにより、上記ゲート絶縁膜５１上にゲート電極膜５６を、例えばモリブデン（１５％）タンタル（８５％）膜で、例えば５００ｎｍの厚さに形成する。
【００６２】
その後、ゲート電極膜５６上にレジスト膜５７を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ゲート電極が形成される領域上にレジスト膜５７（５７ｐ，５７ｎ）を残す。そしてレジスト膜５７をマスクに用いてドライエッチング技術により、ゲート電極膜５６をパターニングする。その結果、図４の（６）に示すように、各シリコン層１６（１６ｐ，１６ｎ）上にゲート絶縁膜５１を介してゲート電極５８（５８ｐ，５８ｎ）を形成する。その後、上記レジスト膜５７を除去する。なお、図面ではレジスト膜５７を除去した状態を示した。
【００６３】
次に図５の（７）に示すように、ゲート電極５８、ゲート絶縁膜５１等を覆う状態にレジスト膜５９を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ｎチャネルＭＯＳトランジスタのチャネルを形成する領域上を開口する開口部６０を形成してレジストマスクを形成する。すなわち、シリコン層１６ｐ上はレジスト膜５９に被覆されている。その後、このレジスト膜５９およびゲート電極５８ｎをマスクに用いて、ｎチャネルＭＯＳトランジスタのソース、ドレインイオン注入をゲート絶縁膜５１を介してシリコン層１６ｎに行う。イオン注入条件としては、例えば、不純物にヒ素イオン（Ａｓ⁺）を用い、打ち込みエネルギーを例えば７０ｋｅＶ、ドーズ量を例えば５×１０¹⁵ａｔｏｍｓ／ｃｍ²に設定する。その後、上記レジスト膜５９を除去する。なお、図面ではレジスト膜５９を除去した状態を示した。
【００６４】
次いで図５の（８）に示すように、ゲート電極５８、ゲート絶縁膜５１等を覆う状態にレジスト膜６１を例えば回転塗布法により形成する。そしてリソグラフィー技術により、ｐチャネルＭＯＳトランジスタのチャネルを形成する領域上を開口する開口部６２を形成してレジストマスクを形成する。すなわち、シリコン層１６ｎ上はレジスト膜６１に被覆されている。その後、このレジスト膜６１およびゲート電極５８ｐをマスクに用いて、ｐチャネルＭＯＳトランジスタのソース、ドレインイオン注入をシリコン層１６ｐに行う。イオン注入条件としては、例えば、不純物に二フッ化ホウ素イオン（ＢＦ₂ ⁺）を用い、打ち込みエネルギーを例えば３０ｋｅＶ、ドーズ量を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²に設定する。その後、上記レジスト膜６１を除去する。なお、図面ではレジスト膜６１を除去した状態を示した。
【００６５】
その後図５の（９）に示すように、ソース、ドレインの活性化アニーリングを、例えば１０００℃、１０秒間のランプ加熱により行い、上記ゲート電極５８ｐの一方側のシリコン層１６ｐにソース領域６２ｐを形成し、他方側のシリコン層１６ｐにドレイン領域６３ｐを形成して、ｐチャネルＭＯＳトランジスタ５０ｐが完成する。それとともに、上記ゲート電極５８ｎの一方側のシリコン層１６ｎにソース領域６２ｎを形成し、他方側のシリコン層１６ｎにドレイン領域６３ｎを形成して、ｎチャネルＭＯＳトランジスタ５０ｎが完成する。そしてゲート電極５８ｎ下でかつソース領域６２ｎとドレイン領域６３ｎとの間のシリコン層１６ｎがｎチャネルＭＯＳトランジスタ５０ｎのチャネル領域になり、ゲート電極５８ｐ下でかつソース領域６２ｐとドレイン領域６３ｐとの間のシリコン層１６ｐがｐチャネルＭＯＳトランジスタ５０ｐのチャネル領域になる。このようにして、ＣＭＯＳトランジスタ５０が完成する。
【００６６】
その後、図示はしないが、例えばＣＶＤ法により、上記ｎチャネルＭＯＳトランジスタ５０ｎ、ｐチャネルＭＯＳトランジスタ５０ｐ等を覆う状態に、酸化シリコン膜を例えば２００ｎｍの厚さに成膜し、さらにリンシリケートガラス（ＰＳＧ）膜を例えば５００ｎｍの厚さに成膜して、層間絶縁膜を形成する。上記ＰＳＧ膜はリン濃度の例えば３．５ｗ％〜４．０ｗ％として形成される。
【００６７】
次いで層間絶縁膜上にレジスト膜を例えば回転塗布法により成膜した後、リソグラフィー技術により、電極を形成する所定の領域上に開口部を形成してレジストマスクを形成する。その後、このレジスト膜をマスクに用いて、層間絶縁膜をエッチングし、接続孔を形成する。そして上記レジストマスクを除去した後、例えばスパッタリングにより、上記接続孔の内部を含む上記層間絶縁膜上に電極膜を例えばアルミニウム−シリコンを例えば１．０μｍの厚さに堆積して形成する。このスパッタリング時の基板温度は例えば１５０℃に設定した。
【００６８】
その後、上記電極膜上にレジスト膜を例えば回転塗布法により成膜した後、リソグラフィー技術により、上記レジスト膜をパターニングして、電極を形成する所定の領域上にレジスト膜を残す。そしてこのレジスト膜をマスクに用いて、電極膜をエッチングし、電極および配線を形成する。その後上記レジストマスクを除去する。
【００６９】
上記第１の実施の形態による半導体装置の製造方法では、上記説明したシリコン層の製造方法を用いて絶縁基体１１上にシリコン層１６を形成していることから、絶縁基体１１に低融点ガラスを用いて、その上に上記説明した特性のシリコン層１６を得ることができる。そして、そのシリコン層１６に所定の処理を施して半導体素子としてＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタ５０ｎとｐチャネルＭＯＳトランジスタ５０ｐとを形成してＣＭＯＳトランジスタ５０が完成されることから、そのＣＭＯＳトランジスタ５０は、バルクのシリコン基板に形成したのと同様の高性能な特性が得られる。すなわち、上記ｎチャネルＭＯＳトランジスタ５０ｎとｐチャネルＭＯＳトランジスタ５０ｐとは、高速動作、大電流密度のトランジスタとなる。
【００７０】
上記説明では、ＣＭＯＳトランジスタを説明したが、上記シリコン層１６には、高速で大電流密度のトップゲート型ＴＦＴ、ボトムゲート型ＴＦＴ、デュアルゲート型ＴＦＴ、エレクトロルミネッセンス素子、電界放出型表示素子用トランジスタ、ダイオード、容量、抵抗、光電池（太陽電池）、発光素子、受光素子等の半導体素子を形成することも可能である。
【００７１】
上記各実施の形態で説明した各種数値は、一例であってその値に限定されるものではなく、適宜変更することが可能である。
【００７２】
【発明の効果】
以上、説明したように本発明のシリコン層の製造方法によれば、結晶成長のシードを形成した絶縁基体の表面側に、予め所定の膜厚のシリコン薄膜を形成した後、その絶縁基体を低融点金属溶融液中に浸漬させることで、この低融点金属溶融液中にシリコン薄膜を溶解させ、その溶解したシリコンを結晶成長させて、シリコン層を形成するので、シリコン薄膜の膜厚およびその均一性とほぼ同等の膜厚および均一性のシリコン層を形成することができる。すなわち、シリコン薄膜の膜厚、その均一性を制御することにより、結晶成長させて形成されるシリコン層の膜厚およびその均一性を制御することができる。また、低融点金属溶融液中に溶解されるシリコンはほとんど析出されるため、この低融点金属溶融液は繰り返し使用することが可能になり、無駄がない。
【００７３】
しかも、本発明の製造方法により形成されたシリコン層は、単結晶で形成され、その電子移動度は例えば５４０ｃｍ²／Ｖｓ程度になり、バルクのシリコン基板と同程度の電子移動度を得ることができる。
【００７４】
本発明の半導体装置の形成方法によれば、本発明のシリコン層の製造方法を用いて絶縁基体上にシリコン層を形成しているので、絶縁基体上に上記効果をもたらすシリコン層が得られる。そして、そのシリコン層の少なくとも一部を用いて半導体素子を形成するので、その半導体素子は、バルクのシリコン基板に形成したのと同様に高性能な特性が得られる。例えばシリコン層にチャネル領域、ソース領域、ドレイン領域を形成した絶縁ゲート型電界効果トランジスタは、高速動作、大電流密度のトランジスタとなる。このように、シリコン層には、高速で大電流密度のトップゲート型ＴＦＴ、ボトムゲート型ＴＦＴ、デュアルゲート型ＴＦＴ、エレクトロルミネッセンス素子、電界放出型表示素子用トランジスタ、ダイオード、容量、抵抗、光電池（太陽電池）、発光素子、受光素子等の半導体素子を形成することが可能になる。
【図面の簡単な説明】
【図１】本発明のシリコン層の製造方法に係わる第１の実施の形態を示す製造工程図である。
【図２】本発明のシリコン層の製造方法に係わる第２の実施の形態を示す製造工程図である。
【図３】本発明の半導体装置の製造方法に係わる実施の形態を示す製造工程図である。
【図４】本発明の半導体装置の製造方法に係わる実施の形態を示す製造工程図（続き）である。
【図５】本発明の半導体装置の製造方法に係わる実施の形態を示す製造工程図（続き）である。
【図６】シリコン−スズの状態図である。
【図７】スズに対するシリコンの溶解度曲線を示す図である。
【符号の説明】
１１…絶縁基体、１２…結晶成長のシード、１４…シリコン薄膜、１５…低融点金属溶融液、１６…シリコン層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon layer manufacturing method and a semiconductor device manufacturing method, and more particularly, a silicon layer manufacturing method in which a silicon thin film is dissolved in a low-melting-point metal melt and the dissolved silicon is crystal-grown, and the silicon The present invention relates to a method for manufacturing a semiconductor device using a layer.
[0002]
[Prior art]
A thin film transistor (hereinafter referred to as TFT, TFT is an abbreviation of Thin Film Transistor), which is a MOSFET (Metal-oxide-semiconductor field effect transistor) using a single crystal silicon layer formed on a substrate, uses a polysilicon layer. For example, "First MOS transistors on Insulator by Silicon Satulated Liquid Solution Epitaxy." IEEE ELECTRON DEVICE LETTERS,13 [5] (May 1992) R.P.Zingg et al., P.294-296, Japanese Patent Publication No. 4-57098, Applied Physics "Thin Film Transistor",65 [8] (1996) It is disclosed in Matsumura Masayoshi, p.842-848, etc.
[0003]
The following film formation techniques (1) to (4) are known as techniques for forming a single crystal silicon layer on which a semiconductor element is formed on a substrate.
[0004]
(1) Using a single crystal silicon substrate as a seed, a silicon epitaxy layer is formed by cooling from an indium silicon solution or an indium gallium silicon solution heated to 920 ° C. to 930 ° C., and silicon is formed on this layer The technology to form the semiconductor layer is "VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON." MATERIALS LETTERS,9[2,3] (Jan. 1990) Soo Hong Lee, p53-56, "MOS transistors with epitaxial Si, laterally grown over SiO₂ by liquid phase epitxy. "J. Applied Physics A,54 [1] (1992) R. Bergmann et al., P.103-105, "First MOS transistors on Insulator by Silicon Satulated Liquid Solution Epitaxy." IEEE ELECTRON DEVICE LETTERS,13 [5] (May 1992) R.P.Zingg et al., P.294-296.
[0005]
(2) The technology for epitaxial growth of silicon on a sapphire substrate is “High-quality CMOS in thin (100 nm) silicon on saphire.” IEEE ELECTRON DEVICE LETTERS,9 (Jan. 1988) G.A.Garcia, R.E.Reedy, and M.L. Burger, p. 32-34.
[0006]
(3) The technology for forming a silicon layer on an insulating substrate by oxygen ion implantation is “CMOS device fabrication on buried SiO₂layers formed by oxygen implantation into silicon. "Electron.Lett.,14 [18] (Aug. 1978) K. Izumi, M. Doken ,, and H. Ariyoshtl, p. 593-594.
[0007]
A step is formed on a quartz substrate, a polysilicon layer is formed thereon, and then this is heated to 1400 ° C. or higher with a laser beam or a strip heater. The heated polysilicon layer is based on the step formed on the quartz substrate, and the technology to form the epitaxial growth layer is the “Graphoepitaxy” Journal of Electronic Communication Society, 66 [5] (May 1983) Shizujiro Furukawa , P.486-489, "Crystallographic orientatin of sillicon on an amorphous substrate using an artificial surface-relief grating and laser crystallization." Appl. Phys. Letter,35 [1] (July. 1979) Geis, MW, et al., P.71-74, "Silicon graphoepitaxy" Jpn.J.Appl.Phys., Suppl.20-1 (1981) Geis, MW, et al. , p.39-42 and the like.
[0008]
[Problems to be solved by the invention]
However, it has been difficult to form a silicon epitaxy layer with good controllability of film thickness by the known techniques so far. In addition, it is difficult to form a silicon epitaxy layer on a large glass substrate having a relatively low strain point. Furthermore, it is difficult to perform epitaxial growth uniformly at a low temperature by a technique in which steps are formed on a glass substrate and silicon is grown using this as a nucleus for epitaxial growth.
[0009]
[Means for Solving the Problems]
The present invention is a method for manufacturing a silicon layer and a method for manufacturing a semiconductor device in order to solve the above problems.
[0010]
That is, the silicon layer manufacturing method includes a step of forming a seed for crystal growth on the surface side of an insulating substrate, and a silicon thin film made of amorphous silicon or polycrystalline silicon having a predetermined thickness on the surface side of the insulating substrate. A low melting point metal melt starting from the seed of crystal growth by a cooling process after immersing the insulating substrate in the low melting point metal melt and dissolving the silicon thin film in the low melting point metal melt And crystal growth of silicon dissolved therein to form a silicon layer on the surface side of the insulating substrate.
[0011]
Here, the seed for crystal growth includes both a seed for inheriting the crystal orientation of the base (normal epitaxial growth) and a seed for crystal growth according to the shape of the base (for example, graphoepitaxy).
[0012]
In the silicon layer manufacturing method, a silicon thin film having a predetermined film thickness is formed in advance on the surface side of an insulating substrate on which a crystal growth seed is formed, and then the insulating substrate is immersed in a low-melting-point metal melt. Since the silicon thin film is dissolved in the low melting point metal melt and the dissolved silicon is crystal-grown to form a silicon layer, the film thickness and uniformity are substantially the same as the film thickness and uniformity of the silicon thin film. A good silicon layer is obtained. Thus, in the manufacturing method of the present invention, the film thickness and uniformity of the silicon layer formed by crystal growth can be controlled by controlling the film thickness and uniformity of the silicon thin film. In addition, since most of the silicon dissolved in the low melting point metal melt is precipitated, this low melting point metal melt can be used repeatedly, and there is little waste.
[0013]
Moreover, the silicon layer is formed of a single crystal, and its electron mobility is, for example, 540 cm.²/ Vs, and the same electron mobility as that of the bulk silicon substrate can be obtained. Note that the single crystal referred to in this specification includes a single crystal including subgrain boundaries and dislocations.
[0014]
A method of manufacturing a semiconductor device includes a step of forming a seed for crystal growth on a surface side of an insulating substrate, and a silicon thin film made of amorphous silicon or polycrystalline silicon having a predetermined thickness on the surface side of the insulating substrate. A step of dissolving the silicon thin film when immersing the insulating substrate in the low-melting-point metal melt; and a cooling treatment to crystallize the silicon dissolved in the low-melting-point metal melt from the seed of crystal growth. A step of growing and forming a silicon layer on the surface side of the insulating substrate; a step of removing metal deposited on the silicon layer; and a step of applying a predetermined treatment to the silicon layer to form a semiconductor element. ing.
[0015]
In the semiconductor device manufacturing method, since the silicon layer is formed on the insulating substrate using the silicon layer manufacturing method described above, a silicon layer having the characteristics described above can be obtained on the insulating substrate. Since the semiconductor element is formed by subjecting the silicon layer to a predetermined treatment, the semiconductor element can have high performance characteristics similar to those formed on a bulk silicon substrate. For example, an insulated gate field effect transistor in which a channel region, a source region, and a drain region are formed in a silicon layer is a transistor that operates at high speed and has a large current density. As described above, the silicon layer has a high-speed, high-current density top-gate TFT, bottom-gate TFT, dual-gate TFT, electroluminescence element, field emission display transistor, diode, capacitor, resistance, photovoltaic cell ( Solar cells), light emitting elements, light receiving elements, and other semiconductor elements can be formed.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments relating to a silicon layer manufacturing method and a semiconductor device manufacturing method of the present invention will be described below.
[0017]
First, a step is formed on the surface side of the insulating substrate by anisotropic dry etching such as reactive ion etching to provide a seed for crystal growth. Alternatively, as a low-temperature film formation technique, a seed layer made of a material such as sapphire, which is a seed for crystal growth on the surface side of an insulating substrate and has a lattice matching with silicon by low pressure CVD, plasma CVD or sputtering. Form. For this seed layer, spinel, calcium fluoride, or the like can be used.
[0018]
Next, a silicon thin film is formed in a predetermined film thickness in the range of 5 nm to 10 μm on the surface side of the insulating substrate by a low temperature film forming technique such as low pressure CVD, plasma CVD, or sputtering.
[0019]
Then, after immersing the insulating substrate in the low-melting-point metal melt stored in the tank and dissolving the silicon thin film in the low-melting-point metal melt, the low-melting point starts from the seed of crystal growth by cooling treatment. Silicon dissolved in the metal melt is crystal-grown to form a silicon layer on the surface side of the insulating substrate.
[0020]
As the low melting point metal melt, one having a temperature equal to or lower than the maximum use temperature of the insulating substrate (in the case of a glass substrate, almost the strain point of glass) is used. The temperature at which the low-melting-point metal melt is maintained in a molten state varies depending on the proportion of silicon. The phase diagram of silicon-tin (Si-Sn) shown in FIG. 6, the solubility curve of silicon with respect to tin shown in FIG. 7 (the vertical axis represents the solubility of silicon and the lower horizontal axis represents temperature T, 10^Four/ T (K), and the temperature (° C. is indicated on the upper horizontal axis), the melting point of the low-melting-point metal melt containing silicon decreases as the proportion of silicon decreases.
[0021]
For example, when a tin-based metal melt composed of a tin melt or a tin-lead alloy melt is used as the low-melting metal melt, depending on the amount of silicon dissolved in the tin-based metal melt, A 1200 ° C. tin-based metal melt can be used. For example, when the ratio of silicon to be dissolved is 0.0005 wt% to 0.03 wt% and the temperature of the tin-based metal melt is 400 ° C. to 650 ° C., an aluminum silicate glass having a strain point of about 665 ° C. is applied to the insulating substrate. Further, when the temperature of the tin-based metal melt is 500 ° C. or lower together with other process temperatures, borosilicate glass having a strain point of about 510 ° C. can be used.
[0022]
In addition, a conventionally used quartz substrate (strain point of about 990 ° C.) can be used as the insulating base, and a ceramic substrate can also be used. Furthermore, depending on the temperature of the low-melting-point metal melt, a highly heat-resistant resin [for example, fluororesin (fluorinated polyallyl ether resin: thermal decomposition temperature = 500 ° C., cyclopolymerized fluorinated polymer resin: thermal decomposition Temperature = 420 ° C., polytetrafluoroethylene resin: thermal decomposition temperature = 450 ° C., etc.)] It is also possible to use a substrate.
[0023]
Then, after being dipped and held in the low melting point metal melt for a certain time (for example, 10 seconds to 30 minutes, preferably 5 minutes to 10 minutes), it is cooled in the low melting point metal melt from the seed of crystal growth. The silicon dissolved in the crystal is grown and a silicon single crystal is deposited on the surface side of the insulating substrate to form a silicon layer. This silicon single crystal may contain subgrain boundaries and dislocations. Here, since the thickness of the silicon layer is substantially determined by, for example, the thickness of the silicon thin film, the thickness of the silicon layer is controlled by controlling the thickness of the silicon thin film.
[0024]
In addition, when tin-based metals are used in the low-melting-point metal melt that dissolves the silicon thin film, even if tin-based metals such as tin and lead are contained in the finished silicon layer, they are used as carriers in the silicon layer. Must not. Therefore, the silicon layer has a high resistance. In addition, tin remaining in the silicon layer electrically inactivates crystal defects, thereby reducing junction leakage and increasing electron mobility.
[0025]
When an indium metal (for example, indium or indium gallium) is used for the low melting point metal melt, a small amount of indium remains in the silicon layer, so that the silicon layer becomes a p-type silicon layer.
[0026]
In addition, when the silicon thin film is formed, if the p-type impurity such as boron is mixed and the impurity concentration is controlled to a predetermined amount at that time, the silicon layer becomes a p-type silicon layer having a desired concentration. It becomes. On the other hand, if an n-type impurity such as phosphorus, arsenic, or antimony is mixed and the impurity concentration is controlled to a predetermined amount at that time, the silicon layer becomes an n-type silicon layer having a desired concentration.
[0027]
Further, when the process of forming the silicon layer is 650 ° C. or lower, it becomes possible to use a low-melting glass for the insulating base, and a large glass substrate (1 m²It is also possible to form a silicon layer on a glass substrate having the above area. It is also possible to form a silicon layer continuously or discontinuously on a glass plate having a long crystal growth temperature. In the case where a step is used as a seed for crystal growth, it is also possible to grow a crystal starting from the step and form a silicon layer in a so-called island shape. It is also possible to further promote crystal growth and form a silicon layer on the entire surface side of the insulating substrate. On the other hand, when a seed layer is used as a seed for crystal growth, a silicon layer can be formed on the entire surface of the seed layer. Therefore, when the silicon layer is formed in an island shape, the seed layer may be patterned in an island shape before crystal growth, or the generated silicon layer may be patterned in an island shape.
[0028]
When the low-melting glass is used, since the constituent elements of the low-melting glass easily diffuse into the silicon layer formed by crystal growth, a barrier that prevents diffusion between the low-melting glass substrate and the silicon layer is used. As the layer, for example, a silicon nitride film is preferably formed to a thickness of about 1 nm to 100 nm, for example.
[0029]
After the silicon layer is formed as described above, the metal deposited on the silicon layer is selectively removed using an acid (for example, hydrochloric acid). The silicon layer thus formed on the insulating substrate is 540 cm.²An electron mobility of about / Vs is obtained. Therefore, if an appropriate amount of p-type impurity is mixed in advance to form a p-type silicon layer having a desired concentration, an active region (channel region, source region, drain region) of the n-channel insulated gate field effect transistor is produced. It is convenient for. If an appropriate amount of n-type impurity is mixed in advance, an n-type silicon layer having a desired concentration is obtained, and an active region (channel region, source region, drain region) of a p-channel insulated gate field effect transistor is formed. Convenient to. In addition, a CMOS transistor can also be manufactured by partially doping an impurity different from the conductivity type of the silicon layer.
[0030]
Next, details of a preferred embodiment relating to the method for manufacturing a silicon layer of the present invention will be described below.
[0031]
First, a first embodiment relating to a method of manufacturing a silicon layer according to the present invention will be described with reference to a manufacturing process diagram of FIG.
[0032]
As shown in FIG. 1 (1), a crystal growth seed 12 is formed on the surface side of the insulating substrate 11. Here, a low-melting glass substrate is used for the insulating substrate 11. A step was formed on the surface side of the insulating substrate 11 to form the seed 12 for crystal growth. As an example of the method for manufacturing the step, a resist film is formed on the insulating substrate 11, and then the resist film is patterned by a lithography technique to form the etching mask 13. Then, the insulating substrate 11 is etched using, for example, fluorine radicals by an anisotropic dry etching technique such as reactive ion etching, and a step serving as a seed 12 for crystal growth is formed on the insulating substrate 11. This step is formed of a recess having a depth d (for example, 0.1 μm) and a width w (for example, 1.5 μm to 1.9 μm). Thereafter, the resist film used for the etching mask 13 is removed.
[0033]
Thereafter, as shown in FIG. 1 (2), a silicon thin film 14 having a predetermined film thickness is formed on the surface side of the insulating base 11 by a so-called low temperature film formation technique so as to cover the seed 12 of the formation growth. To do. Here, the silicon thin film 14 is formed of polycrystalline silicon or amorphous silicon to a thickness of 0.1 μm, for example. The silicon thin film 14 is formed to a thickness of 5 nm to 10 μm (preferably 20 nm to 5 μm), for example. As the low temperature film formation technique, for example, a low pressure CVD method with a process temperature (substrate temperature) of, for example, 500 ° C. to 650 ° C., sputtering with a substrate temperature set to 400 ° C. or less, a plasma CVD method or the like is used.
[0034]
And as shown to (3) of FIG. 1, the low melting metal melt 15 stored in the tank (illustration omitted) is prepared. The low melting point metal melt 15 is made of, for example, tin or a tin-based metal made of an alloy of tin and lead. Here, a tin melt is used and held at a temperature equal to or lower than the maximum use temperature of the insulating substrate 11. The atmosphere on the low melting point metal melt 15 is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas (rare gas), or an inert gas (rare gas) atmosphere. Or a reducing atmosphere may be sufficient.
[0035]
Then, the insulating base 11 is immersed in the low melting point metal melt 15 for a predetermined time, for example, 30 seconds to 60 minutes, preferably 10 minutes to 30 minutes, and the silicon thin film 14 is immersed in the low melting point metal melt 15. After the dissolution, as shown in FIG. 1 (4), the insulating base 11 is gradually cooled (cooling treatment) by pulling up the insulating base 11 from the low melting point metal melt 15 (see (3) in FIG. 1). Alternatively, a cooling process is performed in a state where the insulating substrate 11 is immersed in the low melting point metal melt 15. As a result, silicon dissolved in the low melting point metal melt 15 (see (3) in FIG. 1) starts from the crystal growth seed 12 and crystal grows (graphoepitaxial growth). A silicon layer 16 of crystalline silicon is formed. At that time, a metal (not shown) made of tin is deposited on the silicon layer 16.
[0036]
Since the crystal growth rate of the silicon is 0.1 μm / min to 0.3 μm / min and the cooling rate is 0.1 ° C./min to 0.3 ° C./min, for example, the thickness of the crystal layer to be grown Is 35 nm, the required growth time is as short as 20 to 6 seconds. Therefore, the cooling operation is a pulling operation. The growth time can be optimized, for example, by adjusting the silicon content in the low melting point metal melt 15. On the other hand, for example, if the thickness of the crystal layer to be grown is 5 μm, the required growth time is as long as 50 to 17 minutes. Therefore, the cooling operation is cooling in the immersed state, and the cooling time requires 50 to 17 minutes. The cooling time can be optimized, for example, by adjusting the content of silicon in the low melting point metal melt 15.
[0037]
Since the silicon layer 16 has the bottom and side walls of the step serving as the crystal growth seed 12 formed at substantially right angles, a silicon single crystal having a (100) plane can be obtained. Since the above precipitation occurs from the low melting point metal melt 15, it occurs at a temperature lower than the original melting point of silicon.
[0038]
As shown in the figure, when the seed 12 for crystal growth is formed with only a step, single crystal silicon is deposited and grown starting from the step, and the silicon layer 16 is formed in a so-called island shape. It is also possible to form the silicon layer 16 over the entire surface of the insulating substrate 11 by increasing the thickness of the silicon thin film 14 and shortening the gap between the steps to adjust the pulling speed of the insulating substrate 11.
[0039]
Thereafter, the metal (not shown) on the silicon layer 16 is removed using an acid such as hydrochloric acid. As a result, a so-called SOI (abbreviation of silicon on insulator, hereinafter referred to as SOI) substrate 17 in which a silicon layer 16 formed by depositing single crystal silicon starting from a seed 12 for crystal growth on an insulating substrate 11 is formed. Been formed.
[0040]
In the first embodiment, the seed 12 for crystal growth is constituted by steps, but a seed layer made of a material having lattice matching with silicon is formed on the surface side of the insulating substrate 11 to form a crystal growth seed. It is also possible to form a silicon layer on the insulating substrate as a seed. An example thereof will be described as a second embodiment with reference to the manufacturing process diagram of FIG. In FIG. 2, the same components as those described with reference to FIG.
[0041]
As shown in (1) of FIG. 2, a seed layer 21 is formed on the insulating substrate 11 with sapphire, for example. The seed layer 21 can be formed of spinel or calcium fluoride in addition to sapphire. The sapphire seed layer 21 is formed to a thickness of, for example, about 1 nm to 500 nm, preferably about 5 nm to 20 nm, using, for example, a high-density plasma CVD method or a catalytic CVD method.
[0042]
Thereafter, the steps subsequent to the step of forming the silicon thin film 14 may be performed as described with reference to FIG. That is, the silicon thin film 14 is formed on the seed layer 21. Thereafter, as shown in FIG. 2 (2), the insulating base 11 is immersed in a low melting point metal melt 15 stored in a tank (not shown), so that the silicon thin film 14 is immersed in the low melting point metal melt 15. Dissolve in. The low-melting-point metal melt 15 is made of, for example, a tin melt, and is held at a temperature equal to or lower than the maximum use temperature of the insulating substrate 11. The atmosphere on the low melting point metal melt 15 is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas (rare gas), or an inert gas (rare gas) atmosphere. Or a reducing atmosphere may be sufficient.
[0043]
Then, after immersing the insulating substrate 11 in the low melting point metal melt 15 for a predetermined time, for example, 30 seconds to 60 minutes, preferably 10 minutes to 30 minutes, the low melting point metal melt 15 [(3 in FIG. The insulating substrate 11 is gradually cooled (cooling treatment) by pulling up the insulating substrate 11 from the inside, or the cooling treatment is performed with the insulating substrate 11 immersed in the low melting point metal melt 15. As a result, as shown in FIG. 2 (3), silicon dissolved in the low melting point metal melt 15 (see FIG. 2 (2)) starts from the seed layer 21 and crystal growth (epitaxial growth) is performed. A silicon layer 16 of single crystal silicon is formed on the surface side of the substrate 11. At that time, a metal (not shown) made of tin is deposited on the silicon layer 16.
[0044]
Since the crystal growth rate of the silicon is 0.1 μm / min to 0.3 μm / min and the cooling rate is 0.1 ° C./min to 0.3 ° C./min, for example, the thickness of the crystal layer to be grown Is 35 nm, the required growth time is as short as 20 to 6 seconds. Therefore, the cooling operation is a pulling operation. The required growth time is optimized by adjusting the silicon content in the low melting point metal melt 15, for example. On the other hand, for example, if the thickness of the crystal layer to be grown is 5 μm, the required growth time is as long as 50 to 17 minutes. Therefore, the cooling operation is cooling in the immersed state, and the cooling time requires 50 to 17 minutes. The cooling time is optimized, for example, by adjusting the silicon content in the low melting point metal melt 15.
[0045]
Thus, when the seed layer 21 made of sapphire is used as a seed for crystal growth, since sapphire has almost the same lattice constant as that of single crystal silicon, (100) single crystal silicon is formed on the entire surface of the seed layer 21. [When the sapphire surface is (11￣02)] or (111) single crystal silicon (when the sapphire surface is (0001)) is epitaxially grown. Since this precipitation occurs from the low melting point metal melt 15, it occurs at a temperature lower than the original deposition temperature of silicon.
[0046]
Thereafter, the metal (not shown) on the silicon layer 16 is removed using an acid such as hydrochloric acid. As a result, a so-called SOI substrate 17 in which a silicon layer 16 formed by depositing single crystal silicon from the crystal growth seed 12 as a starting point was formed on the insulating substrate 11 was formed.
[0047]
Further, in the same manner as described with reference to FIG. 1, a step serving as a seed 12 for crystal growth is formed on the surface side of the insulating substrate 11, and then the surface described above on the surface side of the insulating substrate 11 so as to cover the step. It is also possible to form the seed layer 21 to form the seed 12 for crystal growth. In this case, single crystal silicon is epitaxially grown on the entire surface of the seed layer 21 in the silicon layer.
[0048]
Further, a seed layer 21 made of a material such as sapphire, spinel, calcium fluoride or the like having lattice matching with silicon is formed on the insulating substrate 11 in the same manner as described with reference to FIG. It is also possible to form a step in the same manner as described with reference to FIG. In this case, single crystal silicon is epitaxially grown on the entire surface of the seed layer 21 in the silicon layer.
[0049]
In the silicon layer manufacturing method according to the first and second embodiments, a silicon thin film 14 having a predetermined thickness is formed in advance on the surface side of the insulating substrate 11 on which the crystal growth seed 12 is formed, and then the insulation is performed. By immersing the substrate 11 in the low melting point metal melt 15, the silicon thin film 14 is dissolved in the low melting point metal melt 15, and the dissolved silicon is crystal-grown to form the silicon layer 16. As a result, a silicon layer 16 having a film thickness and uniformity substantially equal to the film thickness and uniformity of the silicon thin film 14 is obtained. Thus, in the manufacturing method of the present invention, the film thickness and uniformity of the silicon layer 16 formed by crystal growth can be controlled by controlling the film thickness and uniformity of the silicon thin film 14. . In addition, since most of the silicon dissolved in the low melting point metal melt 15 is precipitated, the low melting point metal melt 15 can be used repeatedly and is less wasteful.
[0050]
Moreover, the silicon layer 16 is formed of a single crystal, and its electron mobility is, for example, 540 cm.²/ Vs, and the same electron mobility as that of the bulk silicon substrate can be obtained. Note that the single crystal referred to in this specification includes a single crystal including subgrain boundaries and dislocations.
[0051]
In addition, since the silicon layer 16 is deposited from the low melting point metal melt 15 made of a tin-based metal, even if tin-based metals such as tin and lead are contained in the completed silicon layer 16, they are silicon. It does not become a carrier in layer 16. Therefore, the silicon layer 16 has a high resistance. Further, tin remaining in the silicon layer 16 electrically inactivates crystal defects, so that junction leakage is reduced and electron mobility is increased.
[0052]
Further, when the silicon thin film 14 is formed, if a p-type impurity such as boron is mixed, and the impurity concentration is controlled to a predetermined amount at that time, the silicon layer 16 has a desired concentration of p. Type silicon layer. On the other hand, if n-type impurities such as phosphorus, arsenic, and antimony are mixed and the impurity concentration is controlled to a predetermined amount at that time, the silicon layer 16 becomes an n-type silicon layer having a desired concentration.
[0053]
Although it has been described that a tin-based metal is used for the low-melting-point metal melt 15, the low-melting-point metal melt includes one of indium, gallium, tin, bismuth, lead, zinc, antimony, and aluminum. Alternatively, a plurality of types can be used.
[0054]
In addition to the low melting point glass described above, the insulating base 11 is made of a quartz substrate, a high heat resistant glass substrate, a roll glass substrate, a ceramic substrate, a resin substrate (for example, the fluorine resin substrate as described above), or the like. Can be used.
[0055]
Next, details of a preferred embodiment relating to a method of manufacturing a semiconductor device of the present invention will be described below with reference to manufacturing process diagrams of FIGS. 3 to 5, as an example, a method for manufacturing a CMOS transistor will be described below, and the same components as those described with reference to FIG.
[0056]
As shown in FIG. 4A, single crystal silicon is deposited on the insulating substrate 11 by performing the process described with reference to FIG. 1 (first embodiment relating to the silicon layer forming method). A silicon layer 16 is formed. In this figure, the case where a step is used as a seed for crystal growth is shown as a representative, but by performing the process described with reference to FIG. 2 (second embodiment related to the method for forming a silicon layer), The silicon layer 16 may be formed by depositing single crystal silicon on the insulating substrate 11. The drawing shows a state in which tin-based metal (not shown) deposited on the silicon layer 16 is selectively removed using an acid such as hydrochloric acid.
[0057]
Thereafter, the silicon layer 16 is subjected to a predetermined treatment to form a semiconductor element. A manufacturing method for forming a CMOS transistor as a semiconductor element will be described below.
[0058]
As shown in FIG. 3B, a gate insulating film 51 is formed on the insulating base 11 in a state of covering the silicon layer 16 (16n, 16p). The gate insulating film 51 is formed by first depositing a silicon oxide film to a thickness of, for example, 200 nm by plasma CVD, for example, and then depositing a silicon nitride film to a thickness of, for example, 50 nm. Each film-forming temperature at that time was set to 400 ° C., for example.
[0059]
Next, as shown in FIG. 3C, a resist film 52 is formed on the gate insulating film 51 by, for example, a spin coating method. A resist mask is formed by forming an opening 53 that opens over a region for forming a channel of the p-channel MOS transistor by lithography. That is, the silicon layer 16n is covered with the resist film 52. Thereafter, using the resist film 52 as a mask, channel ion implantation of the p-channel MOS transistor is performed on the silicon layer 16p through the gate insulating film 51. As ion implantation conditions, for example, phosphorus ions (P⁺), The implantation energy is, for example, 50 keV, and the dose amount is, for example, 1 × 10¹¹atoms / cm²Set to. Thereafter, the resist film 52 is removed. In the drawing, the resist film 52 is removed.
[0060]
Subsequently, as shown in FIG. 4 (4), a resist film 54 is formed on the gate insulating film 51 by, for example, a spin coating method. A resist mask is formed by forming an opening 55 that opens over a region for forming a channel of the n-channel MOS transistor by lithography. That is, the silicon layer 16p is covered with the resist film 54. Thereafter, using this resist film 54 as a mask, channel ion implantation of the p-channel MOS transistor is performed on the silicon layer 16n through the gate insulating film 51. As the ion implantation conditions, for example, boron ions (B⁺), The implantation energy is, for example, 30 keV, and the dose amount is, for example, 2.7 × 10.¹¹atoms / cm²Set to. Thereafter, the resist film 54 is removed. In the drawing, the resist film 54 is removed.
[0061]
Next, as shown in FIG. 4 (5), the gate electrode film 56 is formed on the gate insulating film 51 by, for example, sputtering, using, for example, a molybdenum (15%) tantalum (85%) film to a thickness of, for example, 500 nm. To do.
[0062]
Thereafter, a resist film 57 is formed on the gate electrode film 56 by, for example, a spin coating method. Then, the resist film 57 (57p, 57n) is left on the region where the gate electrode is formed by lithography. Then, the gate electrode film 56 is patterned by a dry etching technique using the resist film 57 as a mask. As a result, a gate electrode 58 (58p, 58n) is formed on each silicon layer 16 (16p, 16n) via the gate insulating film 51, as shown in FIG. Thereafter, the resist film 57 is removed. In the drawing, the resist film 57 is removed.
[0063]
Next, as shown in FIG. 5 (7), a resist film 59 is formed by, for example, spin coating so as to cover the gate electrode 58, the gate insulating film 51, and the like. Then, an opening 60 that opens over a region for forming a channel of the n-channel MOS transistor is formed by lithography to form a resist mask. That is, the silicon layer 16p is covered with the resist film 59. Thereafter, using the resist film 59 and the gate electrode 58n as a mask, source and drain ion implantation of the n-channel MOS transistor is performed on the silicon layer 16n through the gate insulating film 51. As ion implantation conditions, for example, arsenic ions (As⁺), The implantation energy is, for example, 70 keV, and the dose amount, for example, 5 × 10¹⁵atoms / cm²Set to. Thereafter, the resist film 59 is removed. In the drawing, the resist film 59 is removed.
[0064]
Next, as shown in FIG. 5 (8), a resist film 61 is formed by, for example, a spin coating method so as to cover the gate electrode 58, the gate insulating film 51, and the like. A resist mask is formed by forming an opening 62 that opens over a region for forming a channel of the p-channel MOS transistor by lithography. That is, the silicon layer 16n is covered with the resist film 61. Thereafter, using the resist film 61 and the gate electrode 58p as a mask, source and drain ions are implanted into the silicon layer 16p of the p-channel MOS transistor. As ion implantation conditions, for example, boron difluoride ions (BF₂ ⁺), The implantation energy is, for example, 30 keV, and the dose amount is, for example, 1 × 10¹⁵atoms / cm²Set to. Thereafter, the resist film 61 is removed. In the drawing, the resist film 61 is removed.
[0065]
Thereafter, as shown in FIG. 5 (9), activation annealing of the source and drain is performed by, for example, lamp heating at 1000 ° C. for 10 seconds to form the source region 62p in the silicon layer 16p on one side of the gate electrode 58p. Then, the drain region 63p is formed in the other silicon layer 16p, and the p-channel MOS transistor 50p is completed. At the same time, a source region 62n is formed in the silicon layer 16n on one side of the gate electrode 58n, and a drain region 63n is formed in the silicon layer 16n on the other side, thereby completing the n-channel MOS transistor 50n. The silicon layer 16n below the gate electrode 58n and between the source region 62n and the drain region 63n becomes the channel region of the n-channel MOS transistor 50n, and below the gate electrode 58p and between the source region 62p and the drain region 63p. The silicon layer 16p becomes the channel region of the p-channel MOS transistor 50p. In this way, the CMOS transistor 50 is completed.
[0066]
Thereafter, although not shown, a silicon oxide film is formed to a thickness of, for example, 200 nm so as to cover the n-channel MOS transistor 50n, the p-channel MOS transistor 50p, etc. by, for example, CVD, and further, a silicate glass (PSG). ) A film is formed to a thickness of, for example, 500 nm to form an interlayer insulating film. The PSG film is formed with a phosphorus concentration of, for example, 3.5 w% to 4.0 w%.
[0067]
Next, after a resist film is formed on the interlayer insulating film by, for example, a spin coating method, an opening is formed on a predetermined region for forming an electrode by a lithography technique to form a resist mask. Thereafter, using this resist film as a mask, the interlayer insulating film is etched to form connection holes. Then, after removing the resist mask, an electrode film, for example, aluminum-silicon is deposited to a thickness of 1.0 μm, for example, on the interlayer insulating film including the inside of the connection hole, for example, by sputtering. The substrate temperature during sputtering was set at 150 ° C., for example.
[0068]
Thereafter, after a resist film is formed on the electrode film by, for example, a spin coating method, the resist film is patterned by a lithography technique to leave a resist film on a predetermined region where an electrode is to be formed. Then, using this resist film as a mask, the electrode film is etched to form electrodes and wirings. Thereafter, the resist mask is removed.
[0069]
In the method of manufacturing the semiconductor device according to the first embodiment, since the silicon layer 16 is formed on the insulating base 11 using the above-described silicon layer manufacturing method, low-melting glass is formed on the insulating base 11. The silicon layer 16 having the characteristics described above can be obtained thereon. Then, a predetermined process is performed on the silicon layer 16 to form the n-channel MOS transistor 50n and the p-channel MOS transistor 50p of the CMOS transistor as semiconductor elements, so that the CMOS transistor 50 is completed. High performance characteristics similar to those formed on a bulk silicon substrate can be obtained. That is, the n-channel MOS transistor 50n and the p-channel MOS transistor 50p are high-speed operation and large current density transistors.
[0070]
In the above description, a CMOS transistor has been described. However, the silicon layer 16 includes a high-speed, high-current density top-gate TFT, bottom-gate TFT, dual-gate TFT, electroluminescence element, field-emission display element transistor. It is also possible to form semiconductor elements such as diodes, capacitors, resistors, photovoltaic cells (solar cells), light emitting elements, light receiving elements.
[0071]
The various numerical values described in the above embodiments are examples and are not limited to those values, and can be changed as appropriate.
[0072]
【The invention's effect】
As described above, according to the silicon layer manufacturing method of the present invention, after a silicon thin film having a predetermined thickness is formed in advance on the surface side of the insulating substrate on which the seed for crystal growth is formed, the insulating substrate is lowered. By immersing in the melting point metal melt, the silicon thin film is dissolved in the low melting point metal melt, and the dissolved silicon is crystal-grown to form a silicon layer. It is possible to form a silicon layer having a film thickness and uniformity substantially equal to the characteristics. That is, by controlling the thickness and uniformity of the silicon thin film, the thickness and uniformity of the silicon layer formed by crystal growth can be controlled. Further, since most of the silicon dissolved in the low-melting-point metal melt is deposited, this low-melting-point metal melt can be used repeatedly, and there is no waste.
[0073]
Moreover, the silicon layer formed by the manufacturing method of the present invention is formed of a single crystal, and its electron mobility is, for example, 540 cm.²/ Vs, and electron mobility comparable to that of a bulk silicon substrate can be obtained.
[0074]
According to the method for forming a semiconductor device of the present invention, since the silicon layer is formed on the insulating substrate by using the method for manufacturing a silicon layer of the present invention, a silicon layer having the above effects can be obtained on the insulating substrate. Since the semiconductor element is formed by using at least a part of the silicon layer, the semiconductor element can obtain high performance characteristics similar to those formed on a bulk silicon substrate. For example, an insulated gate field effect transistor in which a channel region, a source region, and a drain region are formed in a silicon layer is a transistor that operates at high speed and has a large current density. As described above, the silicon layer has a high-speed, high-current density top-gate TFT, bottom-gate TFT, dual-gate TFT, electroluminescence element, field emission display transistor, diode, capacitor, resistance, photovoltaic cell ( Solar cells), light emitting elements, light receiving elements, and other semiconductor elements can be formed.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram showing a first embodiment relating to a silicon layer manufacturing method of the present invention;
FIG. 2 is a manufacturing process diagram showing a second embodiment according to the method for manufacturing a silicon layer of the present invention.
FIG. 3 is a manufacturing process diagram showing an embodiment of a method for manufacturing a semiconductor device of the present invention.
FIG. 4 is a manufacturing process diagram (continued) showing the embodiment of the method for manufacturing a semiconductor device according to the present invention;
FIG. 5 is a manufacturing process diagram (continued) showing the embodiment according to the manufacturing method of the semiconductor device of the present invention;
FIG. 6 is a phase diagram of silicon-tin.
FIG. 7 shows a solubility curve of silicon with respect to tin.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Insulating base | substrate, 12 ... Seed of crystal growth, 14 ... Silicon thin film, 15 ... Low melting metal melt, 16 ... Silicon layer

Claims

Forming a seed of crystal growth on the surface side of the insulating substrate;
Forming a silicon thin film made of amorphous silicon or polycrystalline silicon having a predetermined thickness on the surface side of the insulating substrate;
The insulating base is immersed in a low-melting-point metal melt to dissolve the silicon thin film in the low-melting-point metal melt, and then cooled to start the crystal growth seed as a starting point. And a step of crystallizing silicon dissolved therein to form a silicon layer on the surface side of the insulating substrate.

The method for producing a silicon layer according to claim 1, wherein a step is formed on a surface side of the insulating base to serve as a seed for the crystal growth.

The method for producing a silicon layer according to claim 1, wherein a seed layer made of a material having lattice matching with silicon is formed on the surface side of the insulating substrate to serve as a seed for the crystal growth.

The method for producing a silicon layer according to claim 2, wherein the conductivity type and the impurity concentration are controlled by mixing p-type impurities or n-type impurities when forming the silicon thin film.

4. The method for producing a silicon layer according to claim 3, wherein a p-type impurity or an n-type impurity is mixed during film formation of the silicon thin film to control a conductivity type and an impurity concentration.

The atmosphere on the low melting point metal melt is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas or an inert gas atmosphere,
The method for producing a silicon layer according to claim 2, wherein the low-melting-point metal melt is maintained at a temperature equal to or lower than a maximum use temperature of the insulating substrate.

The atmosphere on the low melting point metal melt is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas or an inert gas atmosphere,
The method for producing a silicon layer according to claim 3, wherein the low-melting-point metal melt is maintained at a temperature equal to or lower than a maximum use temperature of the insulating substrate.

Forming a seed of crystal growth on the surface side of the insulating substrate;
Forming a silicon thin film made of amorphous silicon or polycrystalline silicon having a predetermined thickness on the surface side of the insulating substrate;
The insulating base is immersed in a low-melting-point metal melt to dissolve the silicon thin film in the low-melting-point metal melt, and then cooled to start the crystal growth seed as a starting point. Crystal growing silicon dissolved therein, forming a silicon layer on the surface side of the insulating substrate, removing the metal deposited on the silicon layer,
And a step of forming a semiconductor element by subjecting the silicon layer to a predetermined treatment.

The method of manufacturing a semiconductor device according to claim 8, wherein a step is formed on a surface side of the insulating base to serve as a seed for the crystal growth.

9. The method of manufacturing a semiconductor device according to claim 8, wherein a seed layer made of a material having lattice matching with silicon is formed on the surface side of the insulating substrate to serve as a seed for the crystal growth.

The method for manufacturing a semiconductor device according to claim 9, wherein a p-type impurity or an n-type impurity is mixed at the time of forming the silicon thin film to control a conductivity type and an impurity concentration.

11. The method of manufacturing a semiconductor device according to claim 10, wherein a p-type impurity or an n-type impurity is mixed during film formation of the silicon thin film to control a conductivity type and an impurity concentration.

The insulating substrate is made of a low melting point glass, and the atmosphere on the low melting point metal melt is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas, or an inert gas atmosphere,
The method for manufacturing a semiconductor device according to claim 9, wherein the low melting point metal melt is maintained at a temperature equal to or lower than a maximum use temperature of the insulating substrate.

The insulating substrate is made of low-melting glass,
The atmosphere on the low melting point metal melt is a hydrogen atmosphere, a mixed atmosphere of hydrogen and an inert gas, or an inert gas atmosphere,
The method for manufacturing a semiconductor device according to claim 10, wherein the low-melting-point metal melt is maintained at a temperature equal to or lower than a maximum use temperature of the insulating base.