JP4171211B2

JP4171211B2 - Video signal display processing device

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Publication number: JP4171211B2
Application number: JP2001384877A
Authority: JP
Inventors: 泰平中間; 春樹高田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2008-10-22
Anticipated expiration: 2021-12-18
Also published as: JP2003189261A

Description

【０００１】
【発明の属する技術分野】
本発明は、テレビジョンディスプレイ装置などに用いられる映像信号変換装置に係り、特に、例えば、ディジタル信号処理を行なうディジタルテレビジョン受像機における映像信号表示処理装置に関する。
【０００２】
【従来の技術】
近年、家庭用のテレビジョン受像機は、ワイド画面化とともに映像信号の倍速化による高画質化が主流になってきた。このような倍速化の方法としては、インタレース（飛び越し走査）映像信号をノンインタレース（順次走査）映像信号に変換する方法が従来から行なわれている。また、画面のワイド化や拡大，縮小化に伴って、映像信号の周波数特性の劣化により、画質の低化を招く。これを改善し、さらなる映像の高画質化を図るために、映像信号の輪郭強調や鮮鋭度を高めるエンハンサ処理を付加する工夫がなされていた。
【０００３】
図６は倍速映像信号処理装置の従来例を示すブロック図であって、１は標準速映像信号(インタレース映像信号)の入力端子、２は順次走査変換回路、３はスケーリング回路、４は映像輪郭補正回路、５は高画質処理された映像信号の出力端子である。
【０００４】
同図において、入力端子１から入力されたインタレース映像信号は、順次走査変換回路２で順次走査（ノンインタレース）映像信号（以下では、倍速映像信号ともいう）に変換され、スケーリング回路３で画像のワイド化や拡大縮小化が行なわれる。以上の画像変換処理によると、得られた倍速映像信号の周波数特性が劣化するが、これの補償とともに画質向上化のために、映像輪郭補正回路４が設けられ、これにより、映像信号の輪郭強調補正処理が行なわれて高画質の倍速映像信号が得られ、出力端子５から出力される。
【０００５】
なお、ディジタルテレビジョン受像機における順次走査変換及び輪郭強調方式の従来例が、例えば、「クリアビジョンハンドブック」（クリアビジョン普及促進協議会編平成２年）pp.163〜16４に記載されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の倍速映像信号表示処理装置においては、それ自体単独の製品として、単一の倍速映像信号表示装置に対応した構成をなしていた。即ち、順次走査映像信号を取り扱うパソコンのディスプレイや倍速映像ディスプレイ装置を対象としていた。しかし、咋今映像表示装置の多様化が進み、製品形態としては、必ずしも倍速映像表示装置だけには限らない。例えば、近年脚光を浴びてきているプラズマディスプレイなどにおいては、高画質化のためのインタレース表示仕様のものもある。
【０００７】
このようなインタレース，ノンインタレース方式などの表示装置に拘わらず、両方の映像信号表示装置に対応でき、しかも、高画質な映像を出力表示できる映像信号処理装置に対するニーズが高まってきている。
【０００８】
本発明の目的は、かかる要望に鑑みてなされたものであって、その目的は、表示装置がインタレース方式とノンインタレース方式とのどちらにも対応でき、かつ高品質の映像表示を実現する映像信号表示処理装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、インタレース映像信号から変換された倍速映像信号としての順次走査映像信号が、スケーリング回路で処理されて入力される映像信号表示処理装置において、入力される順次走査映像信号を水平及び垂直方向に輪郭強調する第１の手段と、入力される順次走査映像信号を水平方向に輪郭強調する第２の手段と、第２の手段によって輪郭強調された順次走査映像信号を間引き及びレート低減処理して逆倍速映像信号としてのインタレース映像信号に変換する第３の手段とを具備して、第２，第３の手段により、入力される順次走査映像信号から水平方向に輪郭強調されたインタレース映像信号を生成し、かつ、第１，第２の出力モードの切換え制御を行ない、第１の出力モードでは、入力される順次走査映像信号から第１の手段で水平及び垂直方向に輪郭強調した順次走査映像信号を生成して出力させ、第２の出力モードでは、入力される順次走査映像信号から第２，第３の手段によって水平方向に輪郭強調されたインタレース映像信号を生成して出力させる制御手段を設けた構成とする。
【００１０】
そして、第１のＦＩＦＯメモリと第２のＦＩＦＯメモリとを備え、制御手段によって第１の出力モードが設定されたときには、（ｉ）第１のＦＩＦＯメモリは入力される順次走査映像信号をその１Ｈ（１水平走査期間）分遅延し、第２のＦＩＦＯメモリは第１のＦＩＦＯメモリから出力される順次走査映像信号をその１Ｈ分遅延するものであって、（ii）第１の手段は、入力される順次走査映像信号と、入力される順次走査信号を第１のＦＩＦＯメモリで遅延して得られる順次走査映像信号と、第１のＦＩＦＯメモリから出力される順次走査映像信号を第２のＦＩＦＯメモリで遅延して得られる順次走査映像信号とから垂直方向の輪郭補正信号を形成するとともに、第１のＦＩＦＯメモリから出力される順次走査映像信号から水平方向の輪郭補正信号を形成し、水平方向の輪郭補正信号と垂直方向の輪郭補正信号とを第１のＦＩＦＯメモリから出力される順次走査映像信号に加算して順次走査映像信号を水平及び垂直方向に輪郭強調された順次走査映像信号を生成して出力し、制御手段によって第２の出力モードが設定されたときには、（ｉ）第１のＦＩＦＯメモリは入力される順次走査映像信号をその１Ｈ分遅延し、第２のＦＩＦＯメモリは順次走査映像信号の書込み，読出しによって間引き及びレート低減の処理を行なってインタレース映像信号を生成して出力し、（ii）第２の手段が、該第１のＦＩＦＯメモリから出力される順次走査映像信号から水平方向の輪郭補正信号を形成し、水平方向の輪郭補正信号を第１のＦＩＦＯメモリから出力される順次走査映像信号に加算して出力し、（iii）第３の手段は、第２のＦＩＦＯメモリからなるものであって、第２の手段から出力される順次走査映像信号が供給されて水平方向に輪郭強調されたインタレース映像信号を出力するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による映像信号表示処理装置の一実施例を示すシステムブロック図であって、６は輪郭補正／変換回路、７はセレクタ、８は垂直／水平方向輪郭補正回路（以下、Ｈ（水平）／Ｖ（垂直）系輪郭補正回路という）、９は水平方向輪郭補正回路（以下、Ｈ系輪郭補正回路という）、１０は順次走査（ノンインタレース）−飛び越し（インタレース）変換（倍速−逆倍速信号変換）回路（以下、インタレース変換回路という）、１１はセレクタ、１２は入力端子であり、図６に対応する部分には同一符号を付けて重複する説明を省略する。
【００１３】
同図において、この実施形態は、スケーリング回路３の次段に輪郭補正／変換回路６が設けられており、倍速映像信号としての高品質のノンインタレース映像信号とこれを変換した逆倍速映像信号としての高品質のインタレース映像信号とが選択的に得られるようにしており、かかるスケーリング回路３の次段に映像輪郭補正回路４を設けた図６に示す従来技術と異なる。
【００１４】
輪郭補正／変換回路６は、スケーリング回路３からの倍速映像信号（ノンインタレース信号）の輪郭補正を行なうためのＨ／Ｖ系輪郭補正回路８からなる倍速映像信号系と、この倍速映像信号を変換して高品質の逆倍速映像信号を生成するＨ系輪郭補正回路及びインタレース変換回路１０からなる逆倍速映像信号回路系とを備え、出力端子５に所望とする映像信号（倍速映像信号または逆倍速映像信号）を得るために、セレクタ７，１１でこれら倍速映像信号系と逆倍速映像信号回路系とのいずれかを選択するようにした構成をなしている。
【００１５】
この輪郭補正／変換回路６において、スケーリング回路３からの倍速映像信号は、セレクタ７のｃ端子に供給される。セレクタ７は、Ｈ／Ｖ系輪郭補正回路８に接続されたａ端子とＨ系輪郭補正回路９に接続されたｂ端子とを有しており、入力端子１２から入力される制御信号Ｓ１のレベルに応じて、ａ，ｂ端子のいずれかを選択してｃ端子と接続する。ここで、制御信号Ｓ１は、倍速映像信号の出力を希望する倍速モードのときには、そのレベルを“Ｌ”とし、このとき、セレクタ７はａ端子側に閉じ、逆倍速映像信号の出力を希望する逆倍速モードのときには、そのレベルを“Ｈ”とし、このとき、セレクタ７はｂ端子側に閉じる。
【００１６】
また、セレクタ１１も、同様に、入力端子１２からの制御信号Ｓ１によって制御され、倍速モードのときには、制御信号Ｓ１が“Ｌ”であることにより、セレクタ１１はＨ／Ｖ系輪郭補正回路８が接続されたａ端子側に閉じ、逆倍速モードのときには、制御信号Ｓ１が“Ｈ”であることにより、セレクタ１１はインタレース変換回路１０が接続されたｂ端子側に閉じる。
【００１７】
そこで、いま、倍速モードが設定されたとすると、セレクタ７，１１はａ端子側に閉じる。これにより、スケーリング回路３から入力された倍速映像信号は、セレクタ７を介してＨ／Ｖ系輪郭補正回路８に供給され、垂直及び水平方向の輪郭補正がなされて高品質の倍速映像信号が得られる。この倍速映像信号は、セレクタ１１を介し、出力端子５から出力される。また、逆倍速モードが設定されたときには、セレクタ７，１１はｂ端子側に閉じる。これにより、スケーリング回路３から入力された倍速映像信号は、セレクタ７を介してＨ系輪郭補正回路９に供給され、水平方向の輪郭補正がなされる。かかる輪郭補正がなされた倍速映像信号は、インタレース変換回路１０でインタレース信号に逆変換され、逆倍速映像信号として、セレクタ１１を介し、出力端子５から出力される。
【００１８】
このようにして、この実施形態では、入力端子１から入力されたインタレース映像信号を、順次走査映像信号に変換し、スケーリング処理して倍速映像信号とし、この倍速映像信号を輪郭補正処理して倍速ディスプレイ装置に供給し、ワイド化や拡大，縮小化した映像表示をさせることができるとともに、同様に、かかる倍速映像信号を輪郭補正してインタレース信号に逆変換した逆倍速映像信号も出力することができ、外部のインタレース対応ディスプレイ装置で高画質映像を表示させることができる。
【００１９】
図２は図１に示す実施形態での輪郭補正／変換回路６の他の具体例を示すブロック図であって、１３〜１５は入力端子、１６，１７はＦＩＦＯ(First In First Out)メモリ、１８はセレクタ、１９はメモリコントロール信号作成回路、２０は水平系ＨＰＦ（ハイパスフィルタ）、２１は垂直系ＨＰＦ、２２，２３はエンハンサ信号生成回路、２４は遅延回路、２５，２６は加算器、２７はセレクタであり、図１に対応する部分には同一符号を付けている。
【００２０】
同図において、セレクタ１８，２７は、セレクタ１１と同様、倍速モードであって、制御信号Ｓ１が“Ｌ”のときには、ａ端子側に閉じ、逆倍速モードであって、制御信号Ｓ１が“Ｈ”のときには、ｂ端子側に閉じる。メモリコントロール信号作成回路１９は、入力端子１４から入力される倍速映像信号（順次走査映像信号）の水平同期信号ｈｐと入力端子１５から入力されるインタレース映像信号（逆倍速映像信号）の水平同期信号ｉｈｐとをもとに、ＦＩＦＯメモリ１６，１７のコントロール信号（書込コントロール信号と読出コントロール信号）を生成する。ここで、ＦＩＦＯメモリ１６は１Ｈ（１水平走査期間）の遅延回路として機能するが、ＦＩＦＯメモリ１７は、倍速モードのとき、１Ｈ遅延回路として機能し、逆倍速モードのときには、図１におけるインタレース変換回路１０と同様、倍速映像信号を逆倍速映像信号に変換する機能を持つようにする。このために、メモリコントロール信号作成回路１９は、入力端子１２からの制御信号Ｓ１により、モードに応じてＦＩＦＯメモリ１７に供給するコントロール信号を切り換える。
【００２１】
次に、この具体例の動作を説明する。
【００２２】
まず、倍速モードの場合について説明すると、入力端子１２からの“Ｌ”の制御信号Ｓ１により、セレクタ１１，１８，２７はａ端子側に閉じる。スケーリング回路（図１）から出力される倍速映像信号は、入力倍速映像信号として、入力端子１３から入力され、Ｖ系ＨＰＦ２１に供給されるとともに、ＦＩＦＯメモリ１６に供給されて１Ｈ遅延される。ＦＩＦＯメモリ１６で１Ｈ遅延された倍速映像信号（以下、１Ｈ遅延倍速映像信号という）は、遅延回路２４とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とに供給されるとともに、ＦＩＦＯメモリ１７に供給されてさらに１Ｈ遅延される。ＦＩＦＯメモリ１７から出力される入力映像信号に対して２Ｈ遅延されている倍速映像信号（以下、２Ｈ遅延倍速映像信号という）は、Ｖ系ＨＰＦ２１に供給される。なお、この２Ｈ遅延倍速映像信号はセレクタ１１のｂ端子にも供給されるが、このセレクタ１１はａ端子側に閉じているので、遮断される。
【００２３】
Ｈ系ＨＰＦ２０では、１Ｈ遅延倍速映像信号の水平方向の高域成分（映像の輪郭の水平方向の成分＝水平エンハンサ成分）が抽出される。この水平エンハンサ成分は、エンハンサ信号生成回路２２により、ゲイン調整やクリップ処理などがなされて水平エンハンス（水平輪郭強調）信号が生成される。また、Ｖ系ＨＰＦ２１では、入力端子１３からの入力倍速映像信号と、ＦＩＦＯメモリ１６からの１Ｈ遅延倍速映像信号と、ＦＩＦＯメモリ１７からの２Ｈ遅延倍速映像信号とを演算処理する（例えば、入力倍速映像信号と２Ｈ遅延倍速映像信号との平均を求め、１Ｈ遅延倍速映像信号とこの平均との差分を求める）ことにより、垂直方向の高域成分（映像の輪郭の垂直方向の成分＝垂直エンハンサ成分）が抽出される。この垂直エンハンサ成分は、エンハンサ信号生成回路２３により、ゲイン調整やクリップ処理などがなされて垂直エンハンス（垂直輪郭強調）信号が生成される。この垂直エンハンス信号はセレクタ２７を介して加算器２６に供給され、エンハンス信号生成回路２２で生成された水平エンハンス信号と加算され、エンハンス信号として加算器２５に供給される。
【００２４】
また、ＦＩＦＯメモリ１６から出力される１Ｈ遅延倍速映像信号は、上記のエンハンス信号の生成処理に要した時間分だけ遅延回路２４で遅延された後、加算器２５に供給されて加算器２６からのエンハンス信号と加算される。これにより、加算器２５からは、かかる輪郭補正処理により、順次走査変換回路２やスケーリング回路３での処理で生じた周波数特性の劣化が補償された高品質の倍速映像信号が得られる。この倍速映像信号は、セレクタ１１を介して出力端子５から出力される。
【００２５】
次に、逆倍速モードの場合について説明すると、入力端子１２からの“Ｈ”の制御信号Ｓ１により、セレクタ１１，１８，２７はｂ端子側に閉じる。セレクタ２７のｂ端子には、０レベルの信号（“０”信号）が供給されており、このセレクタ２７がｂ端子側に閉じることにより、加算器２６には、エンハンス信号生成回路２３の出力信号の代わりに、この“０”信号が供給される。即ち、この逆倍速モードのときには、Ｖ系ＨＰＦ２１とエンハンス信号生成回路２３とは作用しないことになる。
【００２６】
スケーリング回路（図１）から出力される倍速映像信号は入力端子１３から、入力倍速映像信号として、入力され、ＦＩＦＯメモリ１６で１Ｈ遅延されて１Ｈ遅延倍速映像信号となる。この１Ｈ遅延倍速映像信号は、遅延回路２４で遅延されて加算器２５に供給されるとともに、Ｈ系ＨＰＦ２０に供給される。Ｈ系ＨＰＦ２０では、上記のように、この１Ｈ遅延倍速映像信号の水平エンハンサ成分が抽出される。この水平エンハンサ成分は、エンハンサ信号生成回路２２により、ゲイン調整やクリップ処理などがなされて水平エンハンス（水平輪郭強調）信号が生成される。この水平エンハンス信号は加算器２６に供給されてセレクタ２７からの“０”信号と加算され、エンハンス信号として加算器２５に供給されて遅延回路２４からの１Ｈ遅延倍速映像信号と加算される。これにより、加算器２５からは水平方向に輪郭強調された倍速映像信号が得られる。
【００２７】
かかる倍速映像信号は、ｂ端子側に閉じているセレクタ１８を介してＦＩＦＯメモリ１７に供給される。ＦＩＦＯメモリ１７では、メモリコントロール信号作成回路１９からの制御信号（メモリ書込／読出制御信号）により、供給された倍速映像信号を１/２のレートに間引きし、インタレース映像信号（逆倍速映像信号）を形成して出力する。この逆倍速映像信号は、ｂ端子側に閉じているセレクタ１１を介して出力端子５から出力される。
【００２８】
このようにして、この逆倍速モードでは、入力される倍速映像信号から、水平エンハンサ成分が付加されて水平方向に輪郭強調されたインタレース映像信号が得られるが、倍速映像信号から逆倍速映像信号に変換するときの水平方向の周波数特性の劣化をこの輪郭強調によって補償している。
【００２９】
ここで、ＦＩＦＯメモリ１６は、倍速，逆倍速モードとも、倍速映像信号を１Ｈ遅延するものであるのに対し、ＦＩＦＯメモリ１７は、倍速モードでは、倍速映像信号を１Ｈ遅延し、逆倍速モードでは、倍速映像信号をインタレース間引きするものとして動作する。
【００３０】
図３は図２におけるメモリコントロール信号作成回路１９の一具体例を示すブロック図であって、２８はクロック供給回路、２９はコントロール信号作成回路、３０は書込制御信号作成回路、３１は読出制御信号作成回路、３２はコントロール信号作成回路、３３は書込制御信号作成回路、３４は読出制御信号作成回路、３５〜３７はセレクタ、３８，４０は入力端子、３９，４１は出力端子であり、図２に対応する部分には同一符号を付けて重複する説明を省略する。
【００３１】
同図において、メモリコントロール信号作成回路１９は、クロック供給回路２８とコントロール信号作成回路２９，３２とセレクタ３５〜３７とによって構成されている。セレクタ３５〜３７は、入力端子１２からの制御信号Ｓ１によって切換え制御され、制御信号Ｓ１が“Ｌ”の倍速モードのときには、ａ端子に閉じ、また、制御信号Ｓ１が“Ｈ”の逆倍速モードのときには、ｂ端子に閉じるものである。
【００３２】
コントロール信号作成回路２９は書込制御信号作成回路３０と読出制御信号作成回路３１とで構成されており、書込制御信号作成回路３０は入力端子１４から入力される倍速映像信号対応の水平同期信号ｈｐに基づいて、書込リセット信号及び書込イネーブル信号からなる書込制御信号ｗｃ１を作成し、読出制御信号作成回路３１は、この水平同期信号ｈｐに基づいて、読出リセット信号及び読出イネーブル信号からなる読出制御信号ｒｃ１を作成する。また、コントロール信号作成回路３２は書込制御信号作成回路３３と読出制御信号作成回路３４とで構成されており、書込制御信号作成回路３３は入力端子１５から入力される逆倍速（インタレース）映像信号対応の水平同期信号ｉｈｐに基づいて、書込リセット信号及び書込イネーブル信号からなる書込制御信号ｗｃ２を作成し、読出制御信号作成回路３４は、この水平同期信号ｉｈｐに基づいて、読出リセット信号及び読出イネーブル信号からなる読出制御信号ｒｃ２を作成する。
【００３３】
コントロール信号作成回路２９の書込制御信号作成回路３０で形成された書込制御信号ｗｃ１は、ＦＩＦＯメモリ１６に書込制御信号として供給され、コントロール信号作成回路２９の読出制御信号作成回路３１で形成された読出制御信号ｒｃ１は、ＦＩＦＯメモリ１６に読出制御信号として供給される。
【００３４】
また、コントロール信号作成回路２９の書込制御信号作成回路３０で形成された書込制御信号ｗｃ１はセレクタ３６のａ端子に供給され、このセレクタ３６のｂ端子には、コントロール信号作成回路３２の書込制御信号作成回路３３で形成された書込制御信号ｗｃ２が供給される。このセレクタ３６の出力信号は、ＦＩＦＯメモリ１７の書込制御信号となる。また、コントロール信号作成回路２９の読出制御信号作成回路３１で形成された読出制御信号ｒｃ１はセレクタ３７のａ端子に供給され、このセレクタ３７のｂ端子には、コントロール信号作成回路３２の読出制御信号作成回路３４で形成された読出制御信号ｒｃ２が供給される。このセレクタ３７の出力信号は、ＦＩＦＯメモリ１７の読出制御信号となる。
【００３５】
クロック供給回路２８からは、倍速モードでのシステムクロックckpと逆倍速モードでのシステムクロックckiが出力される。システムクロックckiはシステムクロックckpの１/２レートの周波数である。ここで、システムクロックckpは、ＦＩＦＯメモリ１６に書込み用及び読出用クロックとして供給されるとともに、ＦＩＦＯメモリ１７に書込み用クロックとして供給される。また、このシステムクロックckpはセレクタ３５のａ端子に供給され、システムクロックckiはこのセレクタ３５のｂ端子に供給される。このセレクタ３５の出力クロックが、ＦＩＦＯメモリ１７の読出用クロックとなる。
【００３６】
そこで、倍速モード（制御信号Ｓ１＝“Ｌ”）のときには、ＦＩＦＯメモリ１６にシステムクロックckpが書込用／読出用クロックとして供給され、また、セレクタ３５〜３７がａ端子側に閉じていることにより、ＦＩＦＯメモリ１７には、書込用クロックとして、システムクロックckpが供給され、読出用クロックとして、セレクタ３５を介してシステムクロックckpが供給される。
【００３７】
ＦＩＦＯメモリ１６は、コントロール信号作成回路２９の書込制御信号作成回路３０からの書込制御信号ｗｃ１の制御のもとに、システムクロックckpに同期して入力端子３８からの倍速映像信号の書込みを行ない、これと同時に、コントロール信号作成回路２９の読出制御信号作成回路３１からの読出制御信号ｒｃ１の制御のもとに、システムクロックckpに同期してこの書き込まれた倍速映像信号の読出しを行なう。これにより、その出力端子３９に１Ｈ遅延された倍速映像信号（即ち、上記の１Ｈ遅延倍速映像信号）が得られる。
【００３８】
ＦＩＦＯメモリ１７は、コントロール信号作成回路２９の書込制御信号作成回路３０からの書込制御信号ｗｃ１の制御のもとに、システムクロックckpに同期して入力端子４０からの倍速映像信号の書込みを行ない、これと同時に、コントロール信号作成回路２９の読出制御信号作成回路３１からの読出制御信号ｒｃ１の制御のもとに、システムクロックckpに同期してこの書き込まれた倍速映像信号の読出しを行なう。これにより、その出力端子４１に１Ｈ遅延された倍速映像信号（即ち、上記の２Ｈ遅延倍速映像信号）が得られる。
【００３９】
次に、逆倍速モード（制御信号Ｓ１＝“Ｈ”）のときには、ＦＩＦＯメモリ１６は、上記のシステムクロックckpが書込用／読出用クロックとして供給され、コントロール信号作成回路２９から書込制御信号ｗｃ１及び読出制御信号ｒｃ１が供給されることから、倍速モードのときと同様の動作を行ない、入力端子３８からの倍速映像信号を１Ｈ遅延する。
【００４０】
これに対し、ＦＩＦＯメモリ１７では、セレクタ３５〜３７がｂ端子側に閉じることから、書込用クロックとして倍速モード用のシステムクロックckpが供給されるが、読出用クロックとして、セレクタ３５を介し、逆倍速モード用のシステムクロックckiが供給される。また、書込制御信号として、コントロール信号作成回路３２の書込制御信号作成回路３３で逆倍速映像信号対応の水平同期信号ｉｈｐに同期して形成された書込制御信号ｗｃ２が、セレクタ３６を介して、供給され、また、読出制御信号として、コントロール信号作成回路３２の読出制御信号作成回路３４でこの水平同期信号ｉｈｐに同期して形成された読出制御信号ｒｃ２が、セレクタ３６を介して、供給される。
【００４１】
そこで、ＦＩＦＯメモリ１７は、入力端子４０から入力される倍速映像信号ｄ_inをシステムクロックckpに同期して書き込むのであるが、書込制御信号ｗｃ２の制御のもとに、この倍速映像信号を２水平走査期間（２ラインという。以下、同様）毎に１ラインずつ抽出して書き込むことにより、間引き書込みを行なう。そして、このように書き込まれた各ラインの読出しを行なうのであるが、この読出しが倍速モード用のシステムクロックckpの１/２倍の周波数の逆倍速モード用のシステムクロックckiに同期して行なわれるため、書き込まれた各ラインが２倍に時間伸長されて読み出されることになる。このように読み出されることにより、各ラインが倍速映像信号のときの１/２のレートとなるが、また、かかる読出しにより、隣接フィールド間でインタレース走査関係となるインタレース映像信号が逆倍速映像ｄ_out として出力端子４１に得られることになる。
【００４２】
図４はメモリコントロールコントロール信号作成回路１９のＦＩＦＯメモリ１６，１７に対する以上の動作，機能をまとめたものであって、倍速/逆倍速各モードにおけるシステムクロック及びメモリコントロール信号のＦＩＦＯメモリ１６，１７への選択供給と、それに対応したこれらＦＩＦＯメモリ１６，１７の機能を示している。
【００４３】
図４に示すように、図３におけるメモリコントロール信号作成回路１９とＦＩＦＯメモリ１６，１７との働きにより、本発明の意図する輪郭補正のためのハイパスフィルタ用１Ｈ遅延機能とインタレース間引きデータ生成機能とを実現できる。
【００４４】
図５は逆倍速モードでのＦＩＦＯメモリ１７における倍速映像信号から逆倍速（インタレース）映像信号への変換動作を奇数フィールドと偶数フィールドについて示す動作タイミング図であって、図３及び図４に対応する信号には同一符号を付けている。
【００４５】
ここで、図１における順次走査変換回路２では、入力端子１から入力されるインタレース映像信号を倍速映像信号に変換するものであるが、この倍速映像信号の１つおきのフィールドは、インタレース映像信号の奇数フィールドの各ライン間に新たに形成したラインを間挿したものであり、この間挿したラインは、インタレース映像信号の奇数フィールドでの隣接する２つのラインから形成されたものである。また、倍速映像信号の他の１つおきのフィールドは、インタレース映像信号の偶数フィールドの各ライン間に新たに形成したラインを間挿したものであり、この間挿したラインは、インタレース映像信号の偶数フィールドでの隣接する２つのラインから形成されたものである。
【００４６】
図３及び図５において、奇数フィールドの場合、入力端子４０から倍速映像信号対応の水平同期信号ｈｐに同期して、入力端子４０から倍速映像信号ｄ_inの奇数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順で入力されるが、コントロール信号作成回路３２の書込制御信号作成回路３３からの書込制御信号ｗｃ２の制御のもとに、ラインＤ１から１つおきのラインＤ３，Ｄ５，……が抽出されて、クロック供給回路２８からの倍速モードでのシステムクロックckpに同期してＦＩＦＯメモリ１６に書き込まれる。これらラインＤ１，Ｄ３，Ｄ５，……の１つおきのラインが図１の入力端子１から入力されるインタレース映像信号の奇数フィールドを構成するものである。そして、書き込まれたこれらラインＤ１，Ｄ３，Ｄ５，……は、コントロール信号作成回路３２の読出制御信号作成回路３４で逆倍速映像信号対応の水平同期信号ｉｈｐをもとに作成された読出制御信号ｒｃ２の制御のもとに、クロック供給回路２８からの逆倍速モードでのシステムクロックckｉに同期して読み出され、２倍に時間伸長され（倍速映像信号の１/２のレート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐに同期したラインＤ１，Ｄ３，Ｄ５，……からなる逆倍速映像信号ｄ_out の奇数フィールドが得られる。
【００４７】
次の偶数フィールドの場合には、入力端子４０から倍速映像信号対応の水平同期信号ｈｐに同期して、入力端子４０から倍速映像信号ｄ_inの偶数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順で入力される。この偶数フィールドでのラインＤ２，Ｄ４，Ｄ６，……の１つおきのラインが図１での入力端子１から入力されたインタレース映像信号の偶数フィールドを構成するものである。そこで、コントロール信号作成回路３２の書込制御信号作成回路３３からの書込制御信号ｗｃ２の制御のもとに、ラインＤ２から１つおきのラインＤ４，Ｄ６，……が抽出されて、クロック供給回路２８からの倍速モードでのシステムクロックckpに同期してＦＩＦＯメモリ１６に書き込まれる。書き込まれたこれらラインＤ２，Ｄ４，Ｄ６，……は、コントロール信号作成回路３２の読出制御信号作成回路３４で逆倍速映像信号対応の水平同期信号ｉｈｐをもとに作成された読出制御信号ｒｃ２の制御のもとに、クロック供給回路２８からの逆倍速モードでのシステムクロックckｉに同期して読み出され、この結果、２倍に時間伸長され（倍速映像信号の１/２のレート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐに同期して上記の奇数フィールドとインタレースしたラインＤ２，Ｄ４，Ｄ６，……からなる逆倍速映像信号ｄ_out の偶数フィールドが得られる。
【００４８】
このようにして、逆倍速モードでは、ＦＩＦＯメモリ１７の出力端子４１に互いにインタレース関係にある奇数フィールドと偶数フィールドとが交互に配列された逆倍速映像信号ｄ_out が得られることになる。
【００４９】
以上、本発明の一実施形態について説明したが、本発明はかかる実施形態にのみ限定されるものではない。例えば、輪郭補正／変換回路６においては、水平系輪郭補正回路９の後段にインタレース変換回路１０を配置したが、これとは逆に、インタレース変換回路１０を輪郭補正回路９の前段に配置し、倍速映像信号をインタレース変換後に水平方向輪郭補正を施すようにしてもよい。また、輪郭補正／変換回路６をスケーリング回路３の前段、あるいはスケーリング回路３と併置してもよく、上記と同様の効果が得られることは言うまでもない。
【００５０】
また、図１での輪郭補正／変換回路６において、Ｈ／Ｖ系輪郭補正回路８として、図２におけるセレクタ１８，２７がａ端子側に閉じたときのＦＩＦＯメモリ１６，１７とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とエンハンサ信号生成回路２２，２３と加算器２６，２５と遅延回路２４とによる回路ブロックで構成し、Ｈ系輪郭補正回路９をＦＩＦＯ１６とＨ系ＨＰＦ２０とエンハンサ信号生成回路２２と加算器２５と遅延回路２４とによる回路ブロックで構成し、インタレース変換回路１０をＦＩＦＯ１７で構成するようにしてもよい。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、画面のスケーリング処理，輪郭補正処理後の倍速映像信号をそのままの倍速映像信号として、あるいはインタレース変換処理して逆倍速映像信号として、これらのいずれか一方を選択的に得ることができるものであって、倍速テレビジョンディスプレイ装置だけでなく、インタレース対応ディスプレイ装置にも対応でき、しかも、高品位の画像表示を実現できる。
【００５２】
また、本発明によると、インタレース変換用のメモリとしては、輪郭補正用のＦＩＦＯメモリの一部を共用化するので、回路部品の低減化に効果がある。
【図面の簡単な説明】
【図１】本発明による映像信号表示処理装置の一実施形態を示すブロック図である。
【図２】図１における輪郭補正／変換回路の他の具体例を示すブロック図である。
【図３】図２におけるメモリコントロール信号形成回路の一具体例を示すブロック図である。
【図４】図３に示すメモリコントロールコントロール信号作成回路のＦＩＦＯメモリに対する動作，機能をまとめて示す図である。
【図５】図３におけるＦＩＦＯメモリ１７の動作説明図である。
【図６】映像信号表示処理装置の一従来例を示すブロック図である。
【符号の説明】
１インターレース映像信号の入力端子
２順次走査変換回路
３スケーリング回路
５映像信号の出力端子
６輪郭補正／変換回路
７セレクタ
８Ｈ／Ｖ系輪郭補正回路
９Ｈ系輪郭補正回路
１０インタレース変換回路
１１セレクタ
１２制御信号の入力端子
１３〜１５入力端子
１６，１７ＦＩＦＯメモリ
１８セレクタ
１９メモリコントロール信号作成回路
２０Ｈ系ＨＰＦ
２１Ｖ系ＨＰＦ
２２，２３エンハンサ信号生成回路
２４遅延回路
２５，２６加算器
２７セレクタ
２８クロック供給回路
２９
２９コントロール信号作成回路
３０書込制御信号作成回路
３１読出制御信号作成回路
３２コントロール信号作成回路
３３書込制御信号作成回路
３４読出制御信号作成回路
３５〜３７セレクタ
３８，４０入力端子
３９，４１出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal conversion device used in a television display device or the like, and more particularly to a video signal display processing device in a digital television receiver that performs digital signal processing, for example.
[0002]
[Prior art]
In recent years, television receivers for home use have become mainstream with a wide screen and higher image quality by increasing the video signal speed. As a method of increasing the speed, a method of converting an interlaced (interlaced scanning) video signal into a non-interlaced (sequential scanning) video signal has been conventionally performed. In addition, with the widening, enlargement, and reduction of the screen, the image quality is lowered due to the deterioration of the frequency characteristics of the video signal. In order to improve this and further improve the image quality of the video, a device has been devised to add an enhancer process that enhances the contour and sharpness of the video signal.
[0003]
FIG. 6 is a block diagram showing a conventional example of a double-speed video signal processing apparatus, in which 1 is an input terminal for a standard-speed video signal (interlaced video signal), 2 is a sequential scanning conversion circuit, 3 is a scaling circuit, and 4 is a video. An outline correction circuit 5 is an output terminal for a video signal subjected to high image quality processing.
[0004]
In the figure, an interlaced video signal input from an input terminal 1 is converted into a progressive scanning (non-interlaced) video signal (hereinafter also referred to as a double speed video signal) by a sequential scanning conversion circuit 2, and a scaling circuit 3 The image is widened and enlarged / reduced. According to the above image conversion processing, the frequency characteristic of the obtained double-speed video signal deteriorates. However, in order to compensate for this, the video contour correction circuit 4 is provided to improve the image quality, thereby enhancing the contour enhancement of the video signal. Correction processing is performed to obtain a high-quality double-speed video signal, which is output from the output terminal 5.
[0005]
A conventional example of the progressive scan conversion and the contour emphasis method in a digital television receiver is described in, for example, “Clear Vision Handbook” (edited by Clear Vision Promotion Council, 1990) pp.163 to 164.
[0006]
[Problems to be solved by the invention]
By the way, the conventional double-speed video signal display processing device has a configuration corresponding to a single double-speed video signal display device as a single product itself. That is, it has been intended for personal computer displays and double-speed video display devices that handle progressively scanned video signals. However, diversification of video display devices is now in progress, and the product form is not necessarily limited to double-speed video display devices. For example, plasma displays that have been in the spotlight in recent years include interlaced display specifications for improving image quality.
[0007]
Regardless of such interlaced and non-interlaced display devices, there is a growing need for video signal processing devices that can support both video signal display devices and can output and display high-quality video.
[0008]
The object of the present invention has been made in view of such demands, and the object of the present invention is to realize a high-quality video display in which the display device can cope with both the interlace system and the non-interlace system. An object is to provide a video signal display processing device.
[0009]
[Means for Solving the Problems]
To achieve the above object, according to the present invention, a progressive scanning video signal as a double speed video signal converted from an interlaced video signal is input in a video signal display processing device that is processed and input by a scaling circuit. Progressive scanning video signal Horizontal and vertical direction First means for emphasizing contours, second means for contouring the inputted progressively scanned video signal in the horizontal direction, Outline enhanced by second means And a third means for converting the progressively scanned video signal into an interlaced video signal as a reverse double speed video signal by performing decimation and rate reduction processing, and the progressively scanned video input by the second and third means An interlaced video signal in which a contour is emphasized in the horizontal direction is generated from the signal, and switching control between the first and second output modes is performed. In the first output mode, the first sequential scanning video signal is input from the input sequentially scanned video signal. By means of Horizontal and vertical direction In the second output mode, an interlaced video signal whose edge is horizontally enhanced by the second and third means is input from the input progressive scanning video signal. A control means for generating and outputting is provided.
[0010]
A first FIFO memory and a second FIFO memory are provided, and when the first output mode is set by the control means, (i) the first FIFO memory receives the sequentially scanned video signal as its 1H Delayed by (one horizontal scanning period), and the second FIFO memory delays the progressive scanning video signal output from the first FIFO memory by 1H, and (ii) the first means is an input The progressive scan video signal, the progressive scan video signal obtained by delaying the input progressive scan signal in the first FIFO memory, and the sequential scan video signal output from the first FIFO memory in the second FIFO. A contour correction signal in the vertical direction is formed from the progressive scan video signal obtained by delaying in the memory, and a horizontal contour is generated from the progressive scan video signal output from the first FIFO memory. A positive signal to form, Horizontal contour correction signal and vertical contour correction signal Is added to the progressive scan video signal output from the first FIFO memory. Horizontal and vertical direction When the second output mode is set by the control means, (i) the first FIFO memory outputs the input sequentially scanned video signal for 1H. Delayed, the second FIFO memory performs thinning and rate reduction processing by sequentially writing and reading the scanned video signal Interlaced (Ii) the second means forms a horizontal contour correction signal from the progressive scan video signal output from the first FIFO memory, and generates the horizontal contour correction signal; (Iii) the third means is composed of the second FIFO memory, and is sequentially output from the second means. Scanned video signal is supplied and the edge is enhanced in the horizontal direction. Interlaced The video signal is output.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a system block diagram showing an embodiment of a video signal display processing apparatus according to the present invention, wherein 6 is a contour correction / conversion circuit, 7 is a selector, and 8 is a vertical / horizontal contour correction circuit (hereinafter referred to as H ( (Horizontal) / V (vertical) system contour correction circuit), 9 is a horizontal direction contour correction circuit (hereinafter referred to as H system contour correction circuit), and 10 is a sequential scanning (non-interlace) -interlaced (interlace) conversion (double speed). -Reverse double speed signal conversion) circuit (hereinafter referred to as an interlace conversion circuit), 11 is a selector, and 12 is an input terminal. The same reference numerals are given to portions corresponding to those in FIG.
[0013]
In this figure, in this embodiment, a contour correction / conversion circuit 6 is provided at the next stage of the scaling circuit 3, and a high-quality non-interlaced video signal as a double-speed video signal and a reverse double-speed video signal obtained by converting the high-quality video signal. 6 is different from the conventional technique shown in FIG. 6 in which a video contour correction circuit 4 is provided at the next stage of the scaling circuit 3.
[0014]
The contour correction / conversion circuit 6 is a double-speed video signal system comprising an H / V-system contour correction circuit 8 for performing contour correction of the double-speed video signal (non-interlace signal) from the scaling circuit 3, and this double-speed video signal. An H-system contour correction circuit for converting and generating a high-quality reverse double-speed video signal, and a reverse double-speed video signal circuit system comprising an interlace conversion circuit 10, and a desired video signal (double-speed video signal or In order to obtain a reverse double-speed video signal), the selectors 7 and 11 select either the double-speed video signal system or the reverse double-speed video signal circuit system.
[0015]
In the contour correction / conversion circuit 6, the double-speed video signal from the scaling circuit 3 is supplied to the c terminal of the selector 7. The selector 7 has an a terminal connected to the H / V system contour correction circuit 8 and a b terminal connected to the H system contour correction circuit 9, and the level of the control signal S 1 input from the input terminal 12. In response to this, either the a or b terminal is selected and connected to the c terminal. Here, the control signal S1 is set to “L” in the double speed mode in which the output of the double speed video signal is desired. At this time, the selector 7 is closed to the a terminal side and the output of the reverse double speed video signal is desired. In the reverse double speed mode, the level is set to “H”, and at this time, the selector 7 is closed to the b terminal side.
[0016]
Similarly, the selector 11 is also controlled by the control signal S1 from the input terminal 12, and in the double speed mode, the control signal S1 is “L”, so that the selector 11 is controlled by the H / V system contour correction circuit 8. In the reverse double speed mode, the selector 11 is closed on the b terminal side to which the interlace conversion circuit 10 is connected because the control signal S1 is “H”.
[0017]
Therefore, if the double speed mode is set, the selectors 7 and 11 are closed to the a terminal side. As a result, the double-speed video signal input from the scaling circuit 3 is supplied to the H / V contour correction circuit 8 via the selector 7, and the vertical and horizontal contour correction is performed to obtain a high-quality double-speed video signal. It is done. This double-speed video signal is output from the output terminal 5 via the selector 11. When the reverse double speed mode is set, the selectors 7 and 11 are closed to the b terminal side. As a result, the double-speed video signal input from the scaling circuit 3 is supplied to the H-system contour correction circuit 9 via the selector 7, and the contour correction in the horizontal direction is performed. The double-speed video signal subjected to the contour correction is inversely converted into an interlace signal by the interlace conversion circuit 10 and is output from the output terminal 5 through the selector 11 as an inverse double-speed video signal.
[0018]
In this way, in this embodiment, the interlaced video signal input from the input terminal 1 is converted into a progressively scanned video signal, scaled to obtain a double-speed video signal, and this double-speed video signal is subjected to contour correction processing. It can be supplied to a double-speed display device to display a widened, enlarged, or reduced video image. Similarly, a reverse double-speed video signal obtained by correcting the contour of the double-speed video signal and converting it back to an interlaced signal is also output. High-quality video can be displayed on an external interlace-compatible display device.
[0019]
FIG. 2 is a block diagram showing another specific example of the contour correction / conversion circuit 6 in the embodiment shown in FIG. 1, wherein 13 to 15 are input terminals, 16 and 17 are FIFO (First In First Out) memories, 18 is a selector, 19 is a memory control signal generation circuit, 20 is a horizontal HPF (high pass filter), 21 is a vertical HPF, 22 and 23 are enhancer signal generation circuits, 24 is a delay circuit, 25 and 26 are adders, 27 Is a selector, and parts corresponding to those in FIG.
[0020]
In the same figure, the selectors 18 and 27 are in the double speed mode and close to the a terminal side when the control signal S1 is “L”, and are in the reverse double speed mode, and the control signal S1 is “H”. "" Closes to the b terminal side. The memory control signal generating circuit 19 is configured to synchronize the horizontal synchronization signal hp of the double speed video signal (sequentially scanned video signal) input from the input terminal 14 and the horizontal synchronization signal (reverse double speed video signal) input from the input terminal 15. Based on the signal ihp, control signals (write control signal and read control signal) of the FIFO memories 16 and 17 are generated. Here, the FIFO memory 16 functions as a delay circuit of 1H (one horizontal scanning period). However, the FIFO memory 17 functions as a 1H delay circuit in the double speed mode, and in the reverse double speed mode, the interlace in FIG. Similar to the conversion circuit 10, a function of converting a double speed video signal into a reverse double speed video signal is provided. For this purpose, the memory control signal generation circuit 19 switches the control signal supplied to the FIFO memory 17 according to the mode by the control signal S1 from the input terminal 12.
[0021]
Next, the operation of this specific example will be described.
[0022]
First, in the case of the double speed mode, the selectors 11, 18, and 27 are closed to the a terminal side by the “L” control signal S 1 from the input terminal 12. The double-speed video signal output from the scaling circuit (FIG. 1) is input from the input terminal 13 as an input double-speed video signal, supplied to the V-system HPF 21, and supplied to the FIFO memory 16 and delayed by 1H. The double-speed video signal delayed by 1H in the FIFO memory 16 (hereinafter referred to as 1H-delay double-speed video signal) is supplied to the delay circuit 24, the H-system HPF 20, and the V-system HPF 21, and is also supplied to the FIFO memory 17 for further 1H. Delayed. A double speed video signal delayed by 2H with respect to the input video signal output from the FIFO memory 17 (hereinafter referred to as a 2H delayed double speed video signal) is supplied to the V-system HPF 21. The 2H delayed double-speed video signal is also supplied to the b terminal of the selector 11, but is closed because the selector 11 is closed on the a terminal side.
[0023]
The H system HPF 20 extracts a high-frequency component in the horizontal direction of the 1H delayed double-speed video signal (horizontal component of the video contour = horizontal enhancer component). The horizontal enhancer component is subjected to gain adjustment, clipping processing, and the like by the enhancer signal generation circuit 22 to generate a horizontal enhance (horizontal contour emphasis) signal. Further, the V-system HPF 21 performs arithmetic processing on the input double speed video signal from the input terminal 13, the 1H delay double speed video signal from the FIFO memory 16, and the 2H delay double speed video signal from the FIFO memory 17 (for example, input double speed). By obtaining the average of the video signal and the 2H delayed double-speed video signal, and obtaining the difference between the 1H delayed double-speed video signal and this average, the high-frequency component in the vertical direction (the vertical component of the video contour = the vertical enhancer component) ) Is extracted. The vertical enhancer component is subjected to gain adjustment, clipping processing, and the like by the enhancer signal generation circuit 23 to generate a vertical enhance (vertical contour enhancement) signal. This vertical enhancement signal is supplied to the adder 26 via the selector 27, added to the horizontal enhancement signal generated by the enhancement signal generation circuit 22, and supplied to the adder 25 as an enhancement signal.
[0024]
The 1H delayed double-speed video signal output from the FIFO memory 16 is delayed by the delay circuit 24 by the time required for the above-described enhancement signal generation process, and then supplied to the adder 25 to be output from the adder 26. It is added to the enhancement signal. As a result, the adder 25 obtains a high-quality double-speed video signal in which the deterioration of the frequency characteristics caused by the processing in the sequential scanning conversion circuit 2 and the scaling circuit 3 is compensated by the contour correction processing. This double-speed video signal is output from the output terminal 5 via the selector 11.
[0025]
Next, the case of the reverse double speed mode will be described. The selectors 11, 18, and 27 are closed to the b terminal side by the control signal S1 of "H" from the input terminal 12. A 0-level signal (“0” signal) is supplied to the b terminal of the selector 27, and when the selector 27 closes to the b terminal side, the output signal of the enhancement signal generation circuit 23 is sent to the adder 26. This "0" signal is supplied instead of. That is, in the reverse double speed mode, the V-system HPF 21 and the enhancement signal generation circuit 23 do not act.
[0026]
The double-speed video signal output from the scaling circuit (FIG. 1) is input as an input double-speed video signal from the input terminal 13, and is delayed by 1H in the FIFO memory 16 to become a 1H-delayed double-speed video signal. The 1H delayed double-speed video signal is delayed by the delay circuit 24 and supplied to the adder 25 and also to the H-system HPF 20. In the H system HPF 20, as described above, the horizontal enhancer component of this 1H delayed double speed video signal is extracted. The horizontal enhancer component is subjected to gain adjustment, clipping processing, and the like by the enhancer signal generation circuit 22 to generate a horizontal enhance (horizontal contour emphasis) signal. This horizontal enhancement signal is supplied to the adder 26 and added to the “0” signal from the selector 27, supplied to the adder 25 as an enhancement signal, and added to the 1H delayed double-speed video signal from the delay circuit 24. As a result, the adder 25 obtains a double speed video signal whose contour is enhanced in the horizontal direction.
[0027]
Such a double-speed video signal is supplied to the FIFO memory 17 via the selector 18 closed on the b terminal side. In the FIFO memory 17, the supplied double speed video signal is thinned out at a rate of 1/2 by a control signal (memory write / read control signal) from the memory control signal generation circuit 19, and an interlace video signal (reverse double speed video) is obtained. Signal). This reverse double speed video signal is output from the output terminal 5 via the selector 11 closed on the b terminal side.
[0028]
In this manner, in this reverse double speed mode, an interlace video signal with a horizontal enhancer component added and edge-enhanced in the horizontal direction is obtained from the input double speed video signal. The deterioration of the frequency characteristic in the horizontal direction when converting to is compensated by this edge enhancement.
[0029]
Here, the FIFO memory 16 delays the double speed video signal by 1H in both the double speed mode and the reverse double speed mode, whereas the FIFO memory 17 delays the double speed video signal by 1H in the double speed mode and in the reverse double speed mode. The video signal operates as an interlace decimation.
[0030]
FIG. 3 is a block diagram showing a specific example of the memory control signal generation circuit 19 in FIG. 2, wherein 28 is a clock supply circuit, 29 is a control signal generation circuit, 30 is a write control signal generation circuit, and 31 is read control. A signal generation circuit, 32 is a control signal generation circuit, 33 is a write control signal generation circuit, 34 is a read control signal generation circuit, 35 to 37 are selectors, 38 and 40 are input terminals, and 39 and 41 are output terminals. Parts corresponding to those in FIG. 2 are assigned the same reference numerals and redundant description is omitted.
[0031]
In the figure, the memory control signal generation circuit 19 is composed of a clock supply circuit 28, control signal generation circuits 29 and 32, and selectors 35 to 37. The selectors 35 to 37 are switched and controlled by the control signal S1 from the input terminal 12. When the control signal S1 is in the “L” double speed mode, the selectors 35 to 37 are closed to the a terminal, and the control signal S1 is “H” in the reverse double speed mode. In this case, it is closed to the b terminal.
[0032]
The control signal generation circuit 29 includes a write control signal generation circuit 30 and a read control signal generation circuit 31. The write control signal generation circuit 30 is a horizontal synchronization signal corresponding to the double-speed video signal input from the input terminal 14. A write control signal wc1 composed of a write reset signal and a write enable signal is generated based on hp, and a read control signal generation circuit 31 generates a read reset signal and a read enable signal based on the horizontal synchronization signal hp. The read control signal rc1 is generated. The control signal generating circuit 32 includes a write control signal generating circuit 33 and a read control signal generating circuit 34. The write control signal generating circuit 33 is reverse double speed (interlace) input from the input terminal 15. A write control signal wc2 including a write reset signal and a write enable signal is generated based on the horizontal synchronization signal ihp corresponding to the video signal, and the read control signal generation circuit 34 reads out based on the horizontal synchronization signal ihp. A read control signal rc2 composed of a reset signal and a read enable signal is created.
[0033]
The write control signal wc1 formed by the write control signal creation circuit 30 of the control signal creation circuit 29 is supplied as a write control signal to the FIFO memory 16 and formed by the read control signal creation circuit 31 of the control signal creation circuit 29. The read control signal rc1 is supplied to the FIFO memory 16 as a read control signal.
[0034]
The write control signal wc1 formed by the write control signal generation circuit 30 of the control signal generation circuit 29 is supplied to the a terminal of the selector 36, and the write of the control signal generation circuit 32 is supplied to the b terminal of the selector 36. The write control signal wc2 formed by the write control signal creation circuit 33 is supplied. The output signal of the selector 36 becomes a write control signal for the FIFO memory 17. The read control signal rc1 formed by the read control signal generation circuit 31 of the control signal generation circuit 29 is supplied to the a terminal of the selector 37, and the read control signal of the control signal generation circuit 32 is supplied to the b terminal of the selector 37. The read control signal rc2 formed by the creation circuit 34 is supplied. The output signal of the selector 37 becomes a read control signal for the FIFO memory 17.
[0035]
From the clock supply circuit 28, a system clock ckp in the double speed mode and a system clock cki in the reverse double speed mode are output. The system clock cki is a 1/2 rate frequency of the system clock ckp. Here, the system clock ckp is supplied to the FIFO memory 16 as a writing and reading clock, and is also supplied to the FIFO memory 17 as a writing clock. The system clock ckp is supplied to the a terminal of the selector 35, and the system clock cki is supplied to the b terminal of the selector 35. The output clock of the selector 35 becomes a read clock for the FIFO memory 17.
[0036]
Therefore, in the double speed mode (control signal S1 = “L”), the system clock ckp is supplied to the FIFO memory 16 as a writing / reading clock, and the selectors 35 to 37 are closed to the a terminal side. Thus, the system clock ckp is supplied to the FIFO memory 17 as a write clock, and the system clock ckp is supplied as a read clock via the selector 35.
[0037]
The FIFO memory 16 writes the double-speed video signal from the input terminal 38 in synchronization with the system clock ckp under the control of the write control signal wc1 from the write control signal creation circuit 30 of the control signal creation circuit 29. At the same time, under the control of the read control signal rc1 from the read control signal generation circuit 31 of the control signal generation circuit 29, the written double speed video signal is read in synchronization with the system clock ckp. As a result, a double-speed video signal delayed by 1H (that is, the above-mentioned 1H-delay double-speed video signal) is obtained at the output terminal 39.
[0038]
The FIFO memory 17 writes the double-speed video signal from the input terminal 40 in synchronization with the system clock ckp under the control of the write control signal wc1 from the write control signal generation circuit 30 of the control signal generation circuit 29. At the same time, under the control of the read control signal rc1 from the read control signal generation circuit 31 of the control signal generation circuit 29, the written double speed video signal is read in synchronization with the system clock ckp. As a result, a double-speed video signal delayed by 1H (that is, the 2H-delay double-speed video signal) is obtained at the output terminal 41.
[0039]
Next, in the reverse double speed mode (control signal S1 = “H”), the FIFO memory 16 is supplied with the system clock ckp as a write / read clock, and a write control signal from the control signal generating circuit 29. Since wc1 and the read control signal rc1 are supplied, the same operation as in the double speed mode is performed, and the double speed video signal from the input terminal 38 is delayed by 1H.
[0040]
On the other hand, in the FIFO memory 17, since the selectors 35 to 37 are closed to the b terminal side, the system clock ckp for the double speed mode is supplied as the write clock, but the read clock is passed through the selector 35, A system clock cki for the reverse double speed mode is supplied. Further, as a write control signal, a write control signal wc2 formed in synchronization with the horizontal synchronizing signal ihp corresponding to the reverse double speed video signal by the write control signal creating circuit 33 of the control signal creating circuit 32 is passed through the selector 36. A read control signal rc2 generated in synchronization with the horizontal synchronizing signal ihp by the read control signal generating circuit 34 of the control signal generating circuit 32 is supplied as a read control signal via the selector 36. Is done.
[0041]
Therefore, the FIFO memory 17 has a double speed video signal d inputted from the input terminal 40. _in Is written in synchronization with the system clock ckp. Under the control of the write control signal wc2, this double speed video signal is extracted one line every two horizontal scanning periods (referred to as two lines, hereinafter the same). By writing, the thinning-out writing is performed. Then, each line written in this way is read out, and this reading is carried out in synchronization with the system clock cki for the reverse double speed mode having a frequency that is 1/2 the frequency of the system clock ckp for the double speed mode. Therefore, each written line is read out after being expanded by a factor of two. By reading in this way, each line has a rate that is 1/2 that of a double-speed video signal. However, by such reading, an interlaced video signal that has an interlaced scanning relationship between adjacent fields is converted to a reverse-speed video. d _out Is obtained at the output terminal 41.
[0042]
FIG. 4 summarizes the above-described operations and functions of the memory control control signal generation circuit 19 for the FIFO memories 16 and 17. The system clock and the memory control signal in the double speed / reverse double speed modes are sent to the FIFO memories 16 and 17. And the functions of the FIFO memories 16 and 17 corresponding thereto are shown.
[0043]
As shown in FIG. 4, a high-pass filter 1H delay function and an interlace decimation data generation function for contour correction intended by the present invention are performed by the operation of the memory control signal generation circuit 19 and the FIFO memories 16 and 17 in FIG. Can be realized.
[0044]
FIG. 5 is an operation timing chart showing the conversion operation from the double speed video signal to the reverse double speed (interlace) video signal in the FIFO memory 17 in the reverse double speed mode for the odd field and the even field, and corresponds to FIG. 3 and FIG. The same symbols are assigned to the signals to be transmitted.
[0045]
Here, the progressive scan conversion circuit 2 in FIG. 1 converts the interlaced video signal input from the input terminal 1 into a double-speed video signal. Every other field of this double-speed video signal is interlaced. A newly formed line is inserted between each line in the odd field of the video signal, and the inserted line is formed from two adjacent lines in the odd field of the interlace video signal. . Further, every other field of the double-speed video signal is obtained by interpolating a newly formed line between each line of the even field of the interlace video signal, and this interpolated line is the interlace video signal. Are formed from two adjacent lines in the even field.
[0046]
3 and 5, in the case of an odd field, the double-speed video signal d is input from the input terminal 40 in synchronization with the horizontal synchronization signal hp corresponding to the double-speed video signal. _in Are input in the order of lines D1, D2, D3,... Under the control of the write control signal wc2 from the write control signal generating circuit 33 of the control signal generating circuit 32. Every other line D3, D5,... Is extracted from and written into the FIFO memory 16 in synchronization with the system clock ckp in the double speed mode from the clock supply circuit 28. Every other one of these lines D1, D3, D5,... Constitutes an odd field of an interlaced video signal input from the input terminal 1 in FIG. The written lines D1, D3, D5,... Are read control signals generated by the read control signal generating circuit 34 of the control signal generating circuit 32 based on the horizontal synchronizing signal ihp corresponding to the reverse double speed video signal. Under the control of rc2, it is read out in synchronism with the system clock cki in the reverse double speed mode from the clock supply circuit 28, is time-extended twice (1/2 rate of the double speed video signal), and reverse Reverse double-speed video signal d composed of lines D1, D3, D5,... Synchronized with a horizontal synchronization signal ihp corresponding to the double-speed video signal _out Of odd fields.
[0047]
In the case of the next even field, the double-speed video signal d is input from the input terminal 40 in synchronization with the horizontal synchronizing signal hp corresponding to the double-speed video signal. _in Are evenly input in the order of lines D1, D2, D3,. Every other line of the lines D2, D4, D6,... In the even field constitutes an even field of the interlaced video signal input from the input terminal 1 in FIG. Therefore, every other line D4, D6,... Is extracted from the line D2 under the control of the write control signal wc2 from the write control signal creation circuit 33 of the control signal creation circuit 32, and the clock is supplied. The data is written into the FIFO memory 16 in synchronization with the system clock ckp in the double speed mode from the circuit 28. These lines D2, D4, D6,... Written are read control signal rc2 generated by read control signal generating circuit 34 of control signal generating circuit 32 based on horizontal synchronizing signal ihp corresponding to the reverse double speed video signal. Under the control, it is read out in synchronization with the system clock cki in the reverse double speed mode from the clock supply circuit 28, and as a result, it is time-expanded twice (1/2 rate of the double speed video signal), and A reverse double-speed video signal d comprising lines D2, D4, D6,... Interlaced with the odd field in synchronization with the horizontal synchronization signal ihp corresponding to the reverse double-speed video signal. _out Of even fields.
[0048]
In this manner, in the reverse double speed mode, the reverse double speed video signal d in which odd and even fields interlaced with each other are alternately arranged at the output terminal 41 of the FIFO memory 17. _out Will be obtained.
[0049]
As mentioned above, although one Embodiment of this invention was described, this invention is not limited only to this Embodiment. For example, in the contour correction / conversion circuit 6, the interlace conversion circuit 10 is disposed at the subsequent stage of the horizontal contour correction circuit 9. On the contrary, the interlace conversion circuit 10 is disposed at the preceding stage of the contour correction circuit 9. The horizontal direction correction may be performed after the interlace conversion of the double-speed video signal. Further, it is needless to say that the contour correction / conversion circuit 6 may be arranged before the scaling circuit 3 or in parallel with the scaling circuit 3, and the same effect as described above can be obtained.
[0050]
Further, in the contour correction / conversion circuit 6 in FIG. 1, as the H / V system contour correction circuit 8, the FIFO memories 16 and 17 and the H system HPF 20 when the selectors 18 and 27 in FIG. The V-system HPF 21, the enhancer signal generation circuits 22 and 23, adders 26 and 25, and a delay circuit 24 are included in the circuit block. The interlace conversion circuit 10 may be configured by the FIFO 17.
[0051]
【The invention's effect】
As described above, according to the present invention, the double-speed video signal after the screen scaling process and the contour correction process is used as the double-speed video signal as it is or as the inverse double-speed video signal after the interlace conversion process. One of them can be selectively obtained, and can support not only a double-speed television display device but also an interlace-compatible display device, and can realize high-quality image display.
[0052]
In addition, according to the present invention, a part of the FIFO memory for contour correction is shared as the interlace conversion memory, which is effective in reducing circuit components.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a video signal display processing apparatus according to the present invention.
2 is a block diagram showing another specific example of the contour correction / conversion circuit in FIG. 1. FIG.
3 is a block diagram showing a specific example of a memory control signal forming circuit in FIG. 2. FIG.
4 is a diagram collectively showing operations and functions of the memory control control signal generation circuit shown in FIG. 3 for the FIFO memory.
FIG. 5 is an operation explanatory diagram of the FIFO memory 17 in FIG. 3;
FIG. 6 is a block diagram showing a conventional example of a video signal display processing device.
[Explanation of symbols]
1 Input terminal for interlaced video signal
2 Sequential scan conversion circuit
3 Scaling circuit
5 Video signal output terminal
6 Contour correction / conversion circuit
7 Selector
8 H / V contour correction circuit
9 H system contour correction circuit
10 Interlace conversion circuit
11 Selector
12 Control signal input terminal
13-15 Input terminal
16, 17 FIFO memory
18 Selector
19 Memory control signal generation circuit
20 H HPF
21 V HPF
22, 23 Enhancer signal generation circuit
24 Delay circuit
25, 26 Adder
27 Selector
28 Clock supply circuit
29
29 Control signal generation circuit
30 Write control signal generation circuit
31 Read control signal generation circuit
32 Control signal generation circuit
33 Write control signal generation circuit
34 Read control signal generation circuit
35-37 selector
38, 40 input terminals
39, 41 Output terminal

Claims

In a video signal display processing device in which a progressive scanning video signal as a double speed video signal converted from an interlaced video signal is processed and input by a scaling circuit,
First means for emphasizing the input progressive scanning video signal in the horizontal and vertical directions ;
Second means for emphasizing contours of the sequentially scanned video signal inputted in the horizontal direction;
And a third means for converting the progressively scanned video signal whose outline is enhanced by the second means into an interlaced video signal as a reverse double-speed video signal by performing decimation and rate reduction processing, A third means generates an interlaced video signal whose edge is enhanced in the horizontal direction from the progressive scanning video signal inputted,
In addition, the first and second output mode switching control is performed. In the first output mode, the progressive scan image in which the contour is emphasized in the horizontal and vertical directions by the first means from the progressive scan video signal inputted. In the second output mode, the interlaced video signal in which the contour is emphasized in the horizontal direction by the second and third means is generated from the input sequentially scanned video signal in the second output mode. A video signal display processing apparatus, characterized in that a control means for outputting is provided.

In claim 1,
A first FIFO memory and a second FIFO memory;
When the first output mode is set by the control means,
(I) The first FIFO memory receives the inputted progressively scanned video signal as part 1
Delayed by H (one horizontal scanning period), and the second FIFO memory stores the first FIFO
The progressive scanning video signal output from the O memory is delayed by 1H,
(Ii) the first means includes the inputted progressive scan video signal, the progressive scan video signal obtained by delaying the inputted progressive scan signal by the first FIFO memory, and the first means; A contour correction signal in the vertical direction is formed from the progressive scan video signal obtained by delaying the progressive scan video signal output from the first FIFO memory with the second FIFO memory, and output from the first FIFO memory. from that order next scanned video signal that will be to form a horizontal edge compensation signal, horizontal direction
A contour correction signal and the contour correction signal in the vertical direction are added to the progressive scan video signal output from the first FIFO memory to generate the progressive scan video signal in which the contour is emphasized in the horizontal and vertical directions. Output,
When the second output mode is set by the control means,
(I) The first FIFO memory receives the inputted progressively scanned video signal as part 1
Delayed by H, the second FIFO memory performs decimation and rate reduction processing by writing and reading sequentially scanned video signals to generate and output interlaced video signals,
(Ii) The second means forms a horizontal contour correction signal from the sequential scanning video signal output from the first FIFO memory, and the horizontal contour correction signal is converted into the first contour correction signal. Add to the progressive scan video signal output from the FIFO memory and output,
(Iii) The third means comprises the second FIFO memory,
The video signal display processing device, wherein the interlaced video signal is supplied with the progressive scanning video signal output from the second means and is contoured in the horizontal direction.