JP2687905B2 - Video signal converter - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、映像信号、特に、HD
TV映像信号(走査線1125本、走査方式2:1イン
タレース、フィールド周波数60Hz、アスペクト比1
6:9)をEDTV映像信号(走査線525本、走査方
式ノンインタレース、フィールド周波数60Hz、アス
ペクト比16:9)に変換するための変換装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to video signals, especially HD
TV video signal (1125 scanning lines, scanning method 2: 1 interlace, field frequency 60 Hz, aspect ratio 1
The present invention relates to a conversion device for converting an EDTV video signal (525 scanning lines, scanning non-interlace, field frequency 60 Hz, aspect ratio 16: 9) from a 6: 9).
【0002】[0002]
【従来の技術】一般に、映像信号変換装置として、HD
TV信号をNTSC信号(走査線525本、走査方式
2:1インタレース、フィールド周波数60または5
9.94Hz、アスペクト比4:3)に変換する変換装
置が知られており、例えば、この種の変換装置として特
開平01−126094号公報に記載されたダウンコン
バータ装置がある。この変換装置では、1125本の走
査線に対してアスペクト比の違いによる走査時間の違い
を補正した後、走査線数(1050本)を変換して、走
査線数525本のNTSC方式のインタレース信号を得
ている。2. Description of the Related Art Generally, as a video signal conversion device, an HD
TV signal is NTSC signal (525 scanning lines, scanning method 2: 1 interlace, field frequency 60 or 5
A conversion device for converting to 9.94 Hz and an aspect ratio of 4: 3) is known. For example, as a conversion device of this type, there is a down converter device disclosed in Japanese Patent Laid-Open No. 01-126094. In this converter, after correcting the difference in scanning time due to the difference in aspect ratio with respect to 1125 scanning lines, the number of scanning lines (1050) is converted and the interlace of NTSC system with 525 scanning lines is converted. You are getting a signal.
【0003】一方、HDTV信号をEDTV信号に変換
する変換装置としては、特開平2−261292号公報
に記載されたテレビジョン方式変換器が知られている。
さらに、このような変換装置として特開平4−2342
77号公報に記載されたテレビジョン信号方式変換装置
が知られている。On the other hand, as a conversion device for converting an HDTV signal into an EDTV signal, a television system converter described in Japanese Patent Laid-Open No. 2-261292 is known.
Further, as such a conversion device, Japanese Patent Laid-Open No. 4-2342
The television signal system conversion device described in Japanese Patent Publication No. 77 is known.
【0004】まず、図6を参照して、従来のテレビジョ
ン方式変換器の信号処理回路について概説する。First, a signal processing circuit of a conventional television system converter will be outlined with reference to FIG.
【0005】入力端子20aから入力されたMUSE信
号201は標本化周波数16.2MHzでA/D変換器
21において標本化され、標本化MUSE信号となる。
この標本化MUSE信号202は走査線数変換回路22
で走査線数1125本の信号から走査線数1050本の
信号に変換される。走査線変換回路22の出力は203
はノンインタレース対応輝度信号処理回路23及びノン
インタレース対応色信号処理回路24に与えられ、後述
するように処理される。ノンインターレース対応輝度信
号処理回路23の出力204はD/A変換器25dを介
して、また、ノンインタレース対応色信号処理回路24
の出力205及び206はそれぞれD/A変換器25e
及び25fを介して逆マトリクス回路26bに与えられ
る。逆マトリクス回路26bからはR,G,及びB信号
210,211,及び212が出力され、出力端子27
d,27e,及び27fよりそれぞれ出力される。The MUSE signal 201 input from the input terminal 20a is sampled by the A / D converter 21 at a sampling frequency of 16.2 MHz and becomes a sampled MUSE signal.
The sampled MUSE signal 202 is supplied to the scanning line number conversion circuit 22.
Is converted from a signal having 1125 scanning lines into a signal having 1050 scanning lines. The output of the scanning line conversion circuit 22 is 203
Is supplied to the non-interlace compatible luminance signal processing circuit 23 and the non-interlace compatible color signal processing circuit 24 and processed as described later. The output 204 of the non-interlace compatible luminance signal processing circuit 23 is passed through the D / A converter 25d and also the non-interlace compatible color signal processing circuit 24.
Outputs 205 and 206 of the D / A converter 25e
And 25f to the inverse matrix circuit 26b. The R, G, and B signals 210, 211, and 212 are output from the inverse matrix circuit 26b, and the output terminal 27
It is output from d, 27e, and 27f, respectively.
【0006】前述のように、標本化周波数16.2MH
zで標本化されたMUSE信号は走査線数変換回路22
にて走査線数1050本の信号に変換される。この信号
(走査線1050本)は、インタレース信号である。走
査線数変換回路22の出力はノンインタレース対応輝度
信号処理回路23とノンインタレース対応色信号処理回
路24とに与えられる。そして、ノンインタレース対応
輝度信号処理回路23では次の処理を行う。As described above, the sampling frequency is 16.2 MH.
The MUSE signal sampled by z is the scanning line number conversion circuit 22.
Is converted into a signal of 1050 scanning lines. This signal (1050 scanning lines) is an interlaced signal. The output of the scanning line number conversion circuit 22 is given to a non-interlaced luminance signal processing circuit 23 and a non-interlaced color signal processing circuit 24. Then, the non-interlaced luminance signal processing circuit 23 performs the following processing.
【0007】MUSE信号がサブサンプリングされて
いるため、フィールド内で内挿処理を行う。Since the MUSE signal is sub-sampled, interpolation processing is performed within the field.
【0008】走査線数を1050本から525本に変
換するため、垂直方向に525/2(cph)にて帯域
制限を行う。In order to convert the number of scanning lines from 1050 to 525, band limitation is performed at 525/2 (cph) in the vertical direction.
【0009】走査線数1050本インタレースから5
25本ノンインタレースに変換する。From 1050 scanning lines interlace to 5
25 lines are converted to non-interlaced.
【0010】一方、ノンインタレース対応色信号処理回
路24では次の処理を行う。On the other hand, the non-interlaced color signal processing circuit 24 carries out the following processing.
【0011】MUSE信号がサブサンプリングされて
いるため、フィールド内で内挿処理を行う。Since the MUSE signal is sub-sampled, interpolation processing is performed within the field.
【0012】垂直方向に525/4(cph)にて帯
域制限を行う。Band limitation is performed at 525/4 (cph) in the vertical direction.
【0013】走査線数1050本、インタレース色差
線順次信号を走査線数525本、ノンインタレースR−
Y信号と走査線数525本、ノンインタレースB−Y信
号に変換する。1050 scanning lines, 525 scanning lines for interlaced color difference line sequential signal, non-interlaced R-
The Y signal is converted into a non-interlaced BY signal with 525 scanning lines.
【0014】色差信号の時間軸が圧縮されて伝送され
ているため、時間軸伸張を行う。Since the time axis of the color difference signal is compressed and transmitted, the time axis is expanded.
【0015】このような処理を施し得られたノンインタ
レース対応輝度信号処理回路23の出力である輝度信号
204、ノンインタレース対応色信号処理回路24の出
力であるR−Y信号205、B−Y信号206はそれぞ
れD/A変換され、さらに逆マトリクス回路26bにて
RGB信号に変換され出力される。なお、輝度信号と色
信号の垂直方向の位置ずれに関しては、ノンインタレー
ス対応輝度信号処理回路23もしくはノンインタレース
対応色信号処理回路24の一方にメモリを使用し、ライ
ン単位の遅延を施すことにより解消することができる。
また、アスペクト比の変換に関しては上述の走査線数変
換回路22にて必要な数の標本点の値を読み出すことに
より実現している。The luminance signal 204 which is the output of the non-interlace compatible luminance signal processing circuit 23 and the RY signal 205 and B- which is the output of the non-interlace compatible color signal processing circuit 24 obtained by the above processing. The Y signals 206 are respectively D / A converted, and further converted into RGB signals by the inverse matrix circuit 26b and output. Regarding the vertical misalignment between the luminance signal and the color signal, a memory is used for one of the non-interlaced luminance signal processing circuit 23 and the non-interlaced color signal processing circuit 24 to delay line by line. Can be solved by.
Further, the conversion of the aspect ratio is realized by reading the values of the required number of sample points in the scanning line number conversion circuit 22 described above.
【0016】上述の例では入力信号がMUSE信号であ
る場合について説明したが、MUSE信号に限らず、ハ
イビジョンのベースバンド信号(R、G、B信号)でも
よい。ベースバンド信号の場合には、前述したMUSE
信号に伴う内挿処理及び色差系の時間軸処理は必要では
ない。In the above example, the case where the input signal is the MUSE signal has been described. However, the input signal is not limited to the MUSE signal, but may be a high-definition baseband signal (R, G, B signals). In the case of a baseband signal, the above-mentioned MUSE
Interpolation processing associated with the signal and time base processing of the color difference system are not necessary.
【0017】図7を参照して、従来のテレビジョン信号
方式変換装置の信号処理回路の他の例を説明する。Another example of the signal processing circuit of the conventional television signal system converter will be described with reference to FIG.
【0018】ハイビジョン信号(例えば、MUSE信
号)をディジタル信号に変換して、このディジタル信号
から抽出した輝度信号が第1フィルタ回路49に入力さ
れる。この第1フィルタ回路49では、ハイビジョンの
インタレース信号に対して、奇数フィールドでは隣接し
た走査線の一方に3/4、他方に1/4の重み付けを行
って走査線を変換し、偶数フィールドでは隣接した走査
線の一方に1/4、他方に3/4の重み付けを行って走
査線を変換して標準テレビ方式のノンインタレース信号
として出力する。そして、このノンインタレース信号は
第2フィルタ回路50に入力される。第2フィルタ回路
50では、隣接した走査線の一方に1/2、他方に1/
2の重み付けを行って走査線を変換して出力する。第2
のフィルタ回路50からの出力信号は時間軸変換回路5
1に与えられ、ここで奇数番号の走査線と偶数番号の走
査線を交互に時間軸伸張して標準テレビ信号のインタレ
ース信号を出力する。この標準テレビ信号は、奇数番号
の時間軸伸張された走査線で奇数フィールドを構成し、
偶数番号の時間軸伸張された走査線で偶数フィールドを
構成している。A high-definition signal (for example, MUSE signal) is converted into a digital signal, and the luminance signal extracted from this digital signal is input to the first filter circuit 49. In the first filter circuit 49, with respect to the high-definition interlaced signal, in the odd field, one of the adjacent scan lines is weighted by 3/4 and the other is weighted by ¼ to convert the scan line, and in the even field. One of the adjacent scan lines is weighted by ¼ and the other is weighted by 3/4, and the scan lines are converted and output as standard television non-interlaced signals. Then, this non-interlaced signal is input to the second filter circuit 50. In the second filter circuit 50, one of the adjacent scanning lines is 1/2 and the other is 1 /.
2 is weighted and the scanning line is converted and output. Second
The output signal from the filter circuit 50 of FIG.
1, the odd-numbered scan lines and the even-numbered scan lines are alternately time-axis expanded to output an interlaced signal of a standard television signal. This standard television signal constitutes an odd field with odd-numbered time-axis expanded scan lines,
Even-numbered time-axis extended scan lines form an even-numbered field.
【0019】ここで、図8も参照して、第1のフィルタ
回路49は、遅延回路31、加算器32及び35、乗算
器34及び36、及びセレクタ33を備えており、輝度
信号は遅延回路31、加算器32、及びセレクタ33に
与えられる。Referring also to FIG. 8, the first filter circuit 49 includes a delay circuit 31, adders 32 and 35, multipliers 34 and 36, and a selector 33, and a luminance signal delay circuit. 3, the adder 32, and the selector 33.
【0020】遅延回路31では入力信号(輝度信号)を
1水平走査期間遅延させて出力する。例えば、入力信号
を図9に示すMUSE信号の奇数のフィールドの走査線
Bとすると、遅延回路31で1水平走査期間遅延させた
出力は走査線Aに相当することになる。遅延回路31か
らの出力は加算器32及びセレクタ33に与えられる。
従って、加算器32では遅延回路31で遅延させた信号
Aと遅延させる前の信号Bとを加算して出力する。加算
器32からは、信号A+Bが出力され、乗算器34で信
号A+Bを1/2にして加算器35に与える。The delay circuit 31 delays the input signal (luminance signal) by one horizontal scanning period and outputs it. For example, when the input signal is the scanning line B of the odd field of the MUSE signal shown in FIG. 9, the output delayed by one horizontal scanning period by the delay circuit 31 corresponds to the scanning line A. The output from the delay circuit 31 is given to the adder 32 and the selector 33.
Therefore, the adder 32 adds and outputs the signal A delayed by the delay circuit 31 and the signal B before being delayed. The signal A + B is output from the adder 32, and the signal A + B is halved by the multiplier 34 to be supplied to the adder 35.
【0021】図8に示すように、セレクタ33の制御回
路として制御信号検出回路47とタイミング信号発生回
路48とが備えられており、制御信号検出回路47では
入力端子46を介して加えられたMUSE信号からフレ
ームパルスを検出して、フレームパルス検出信号をタイ
ミング信号発生回路48に与える。タイミング信号発生
回路48では入力されたフレームパルス検出信号に基づ
いて奇数フィールドの識別信号と所定の期間経過後に偶
数フィールドの識別信号に反転する信号を発生させる。
つまり、タイミング信号発生回路48は、奇数フィール
ド及び偶数フィールドを識別する識別信号(フィールド
データ)を発生する。そして、識別信号は制御信号とし
てセレクタ33に与えられる。セレクタ33は制御信号
に応じて、奇数フィールドでは遅延回路31からの入力
を出力し、偶数フィールドでは入力端子30からの入力
を出力する。従って、図8に示す走査線Aと走査線Bの
場合には、走査線Aの信号が出力され、加算器35に与
えられることになる。As shown in FIG. 8, a control signal detecting circuit 47 and a timing signal generating circuit 48 are provided as a control circuit of the selector 33. In the control signal detecting circuit 47, the MUSE applied via the input terminal 46 is provided. A frame pulse is detected from the signal and a frame pulse detection signal is given to the timing signal generation circuit 48. The timing signal generation circuit 48 generates an odd field identification signal and a signal which is inverted to an even field identification signal after a predetermined period of time, based on the input frame pulse detection signal.
That is, the timing signal generation circuit 48 generates an identification signal (field data) for identifying an odd field and an even field. Then, the identification signal is given to the selector 33 as a control signal. The selector 33 outputs the input from the delay circuit 31 in the odd field and outputs the input from the input terminal 30 in the even field according to the control signal. Therefore, in the case of the scanning line A and the scanning line B shown in FIG. 8, the signal of the scanning line A is output and given to the adder 35.
【0022】加算器35では乗算器34からの信号1/
2(A+B)に信号Aを加算して乗算器36に与えてお
り、乗算器36では加算器35からの出力を1/2にし
て1/2[A+1/2(A+B)]=3/4A+1/4
Bとして出力し、標準テレビ信号のノンインタレース信
号の走査線A1に変換する。In the adder 35, the signal 1 / from the multiplier 34 is
The signal A is added to 2 (A + B) and given to the multiplier 36. In the multiplier 36, the output from the adder 35 is halved to 1/2 [A + 1/2 (A + B)] = 3 / 4A + 1. / 4
It is output as B and converted into the scanning line A1 of the non-interlaced signal of the standard television signal.
【0023】ところで、入力端子30を介して加えられ
るMUSEの輝度信号として、画素データの内挿処理さ
れたMUSEの輝度信号が入力された場合には、乗算器
36からの出力が第3のフィルタ回路に与えられる。こ
の第3のフィルタ回路は、遅延回路37と、加算器3
8、及び乗算器39を備えている。そして、乗算器36
からの出力は遅延回路37及び加算器38に与えられ
る。遅延回路37では走査線の水平方向に1画素分遅延
させた出力を加算器38に与える。加算器38では画素
のサンプリングデータと水平方向に隣接した内挿データ
とを加算して出力し、この出力を乗算器39に与える。
同乗算器39でサンプリングデータと内挿されたデータ
との平均値をとる。そして、データ内挿による水平方向
の画素の連続性を保持するようにして次段の走査線の変
換処理をする。なお、データ内挿による水平方向の画素
の連続性が問題にならなければ、第3フィルタ回路での
処理を省略して、乗算器36からの出力を第2フィルタ
回路50に入力して走査線の変換処理が行われる。By the way, when the MUSE luminance signal in which the pixel data is interpolated is input as the MUSE luminance signal applied via the input terminal 30, the output from the multiplier 36 is the third filter. Given to the circuit. The third filter circuit includes a delay circuit 37 and an adder 3
8 and a multiplier 39. Then, the multiplier 36
The output from is supplied to the delay circuit 37 and the adder 38. The delay circuit 37 gives an output delayed by one pixel in the horizontal direction of the scanning line to the adder 38. The adder 38 adds the pixel sampling data and the horizontally adjacent interpolation data and outputs the result, and supplies this output to the multiplier 39.
The multiplier 39 takes an average value of the sampling data and the interpolated data. Then, the conversion process of the scanning line of the next stage is performed so as to maintain the continuity of the pixels in the horizontal direction by the data interpolation. If the pixel continuity in the horizontal direction due to data interpolation does not pose a problem, the processing by the third filter circuit is omitted and the output from the multiplier 36 is input to the second filter circuit 50 to scan lines. Is converted.
【0024】図8に示すように、第2のフィルタ回路5
0は、遅延回路41、加算器42と、及び乗算器43を
備えており、前述のノンインタレース信号が遅延回路4
1及び加算器42に与えられる。As shown in FIG. 8, the second filter circuit 5
0 includes a delay circuit 41, an adder 42, and a multiplier 43, and the above-mentioned non-interlaced signal is applied to the delay circuit 4
1 and the adder 42.
【0025】遅延回路41では入力信号(ノンインタレ
ース信号)を1水平走査期間遅延させて出力する。例え
ば、入力信号を図8に示すノンインタレース信号の走査
線B1とすると、遅延回路41で1水平走査期間遅延さ
せた出力は走査線A1に相当する。遅延回路41で遅延
させた出力は加算器42に与えられ、加算器42では遅
延回路41で遅延させた信号A1と遅延させる前の信号
B1とを加算して出力し、乗算器43に与える。乗算器
43では入力を1/2にして出力する。The delay circuit 41 delays the input signal (non-interlaced signal) by one horizontal scanning period and outputs it. For example, when the input signal is the scanning line B1 of the non-interlaced signal shown in FIG. 8, the output delayed by one horizontal scanning period by the delay circuit 41 corresponds to the scanning line A1. The output delayed by the delay circuit 41 is given to the adder 42, and the adder 42 adds and outputs the signal A1 delayed by the delay circuit 41 and the signal B1 before being delayed, and gives it to the multiplier 43. The multiplier 43 halves the input and outputs it.
【0026】以下同様にして、標準テレビ信号のノンイ
ンタレース信号操作線のB1とC1、C1とD1、とい
った組み合わせで、全ての標準テレビ信号のノンインタ
レース信号走査線を変換処理して時間軸変換回路51に
入力する。In the same manner, the non-interlaced signal scanning lines of all standard television signals are converted by a combination such as B1 and C1 and C1 and D1 of the non-interlaced signal operation lines of the standard television signal and the time axis is converted. Input to the conversion circuit 51.
【0027】同時間軸変換回路51としてFIFO(F
IRST In FIRST Out)タイプのメモリ
44が用いられており、メモリ44は乗算器43から出
力されるノンインタレース信号走査線のA1とB1、及
びB1とC1の変換された走査線を書き込む。そして、
読み出しの速さを書き込み時の速さの1/2でメモリ4
4から読み出すことにして時間軸伸張し、奇数番目の走
査線と偶数番目の走査線とを交互に出力する。奇数番目
の時間軸伸張された走査線で奇数フィールドを構成し、
偶数番目の時間軸伸張された走査線で偶数フィールドを
構成して、標準テレビ信号のインタレース信号として出
力する。A FIFO (F
An IRST In FIRST Out) type memory 44 is used, and the memory 44 writes the non-interlaced signal scan lines A1 and B1 and the converted scan lines B1 and C1 output from the multiplier 43. And
Memory 4 at half the read speed compared to the write speed
4, the time axis is expanded and the odd-numbered scanning lines and the even-numbered scanning lines are alternately output. The odd-numbered time-axis-extended scan lines form an odd-numbered field,
Even-numbered scan lines extended in the time axis form even-numbered fields and output as interlaced signals of standard television signals.
【0028】上述の従来例では、データを1/2にする
ため乗算器を用いているが、乗算器の代わりにビットシ
フトと加算器を用い、画素データのビットをシフトさ
せ、シフトさせた画素データ同士を加算するようにして
もよい。乗算器を使用すると回路が複雑になり、回路規
模も大きくなるが、ビットシフトと加算だけであれば回
路規模も小さくできる。あるいは、乗算器の代わりに係
数ROMを使用し、係数ROMの内部の係数と画素デー
タとを演算して出力するようにしてもよい。In the above-mentioned conventional example, the multiplier is used for halving the data, but a bit shift and an adder are used instead of the multiplier to shift the bits of the pixel data, and the shifted pixel is shifted. The data may be added together. If a multiplier is used, the circuit becomes complicated and the circuit scale increases, but the circuit scale can be reduced by only bit shifting and addition. Alternatively, a coefficient ROM may be used instead of the multiplier, and the coefficient inside the coefficient ROM and the pixel data may be calculated and output.
【0029】[0029]
【発明が解決しようとする課題】ところで、図6で説明
した従来例では、ハイビジョン信号を画面比4:3のE
DTV仕様のディスプレイに表示しており、ハイビジョ
ン信号の走査線数1125本を走査線数1050本のイ
ンタレース信号に変換し、さらにそのインタレース信号
を走査線数525本ノンイタレースとしている。そのた
め、ハイビジョン信号を直接走査線数525本ノンイン
タレース信号に変換するよりは回路的に複雑になり、ま
た、全走査線1050本を走査線数525本に変換する
より走査線数1125本を直接走査線数525本に変換
する方が、画質を損なわないことを考慮すると画質の点
で劣ってしまう。By the way, in the conventional example described with reference to FIG. 6, a high-definition signal is transmitted with an E ratio of 4: 3.
It is displayed on a display of DTV specification, and the 1125 scanning lines of the high-definition signal are converted into an interlaced signal of 1050 scanning lines, and the interlaced signal is made non-interlaced with 525 scanning lines. Therefore, the circuit becomes more complicated than directly converting a high-definition signal into a non-interlaced signal with 525 scanning lines, and 1125 scanning lines are converted from converting all 1050 scanning lines into 525 scanning lines. Direct conversion to 525 scanning lines is inferior in terms of image quality, considering that the image quality is not impaired.
【0030】一方、図7で説明した従来例では、ハイビ
ジョン信号をNTSC方式インタレース信号に変換する
とともにNTSC方式ノンインタレース信号に変換して
いる。そして、この従来例ではNTSC方式ノンインタ
レース信号はインタレース信号に変換する過程の一つと
して組み込まれている。このため、EDTV用ディスプ
レイ(走査線525本、走査方式ノンインタレース、フ
ィールド周波数60Hz、アスペクト比16:9)に表
示するためにはインタレース変換回路部が必要となり、
回路規模が大きくなってしまう。また、EDTVの映像
信号に同期した時間軸伸張処理が行われていない。On the other hand, in the conventional example described with reference to FIG. 7, a high-definition signal is converted into an NTSC system interlaced signal and an NTSC system non-interlaced signal. In this conventional example, the NTSC non-interlaced signal is incorporated as one of the processes for converting it into an interlaced signal. Therefore, an interlace conversion circuit unit is required for displaying on an EDTV display (525 scanning lines, scanning non-interlace, field frequency 60 Hz, aspect ratio 16: 9),
The circuit scale becomes large. Further, the time axis expansion processing synchronized with the EDTV video signal is not performed.
【0031】本発明の目的は簡単な構成でEDTV仕様
のディスプレイにHDTV信号を高画質に表示する映像
信号変換装置を提供することにある。An object of the present invention is to provide a video signal conversion device for displaying an HDTV signal with high image quality on a display of EDTV specification with a simple structure.
【0032】[0032]
【課題を解決するための手段】本発明によれば、1フレ
ームが第1及び第2のフィールドからなるHDTVディ
ジタル映像信号をEDTVディジタル映像信号に変換す
るための変換装置であって、前記HDTVディジタル映
像信号を前記EDTVディジタル映像信号のクロックレ
ートで速度変換して変換信号を得るレート変換手段と、
前記変換信号を一走査線分遅延させて遅延信号を得る遅
延手段と、前記第1のフィールドで前記変換信号に予め
定められた第1の係数を乗じて第1の乗算信号を得ると
ともに前記第2のフィールドで前記遅延信号に前記第1
の係数を乗じて第2の乗算信号を得る第1の生成手段
と、前記第1のフィールドでは前記第1の乗算信号と前
記遅延信号とに基づいて前記EDTVディジタル映像信
号を生成し前記第2のフィールドでは前記第2の乗算信
号と前記変換信号とに応じて前記EDTVディジタル映
像信号を生成する第2の生成手段とを有することを特徴
とする映像信号変換装置が得られる。According to the present invention, there is provided a conversion device for converting an HDTV digital video signal in which one frame is composed of first and second fields into an EDTV digital video signal. Rate conversion means for speed-converting the video signal at the clock rate of the EDTV digital video signal to obtain a converted signal;
Delaying means for delaying the conversion signal by one scanning line to obtain a delay signal; and multiplying the conversion signal by a predetermined first coefficient in the first field to obtain a first multiplication signal, and the first multiplication signal. In the second field, the first signal is added to the delayed signal.
And a second generation means for obtaining a second multiplication signal by multiplying the coefficient by the second multiplication signal, and in the first field, the EDTV digital video signal is generated based on the first multiplication signal and the delay signal. In the field (1), there is obtained a video signal conversion device characterized by having a second generation means for generating the EDTV digital video signal according to the second multiplication signal and the conversion signal.
【0033】[0033]
【実施例】以下本発明について実施例によって説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments.
【0034】まず、図1を参照して、本発明による変換
装置による信号変換を伴う走査線構造について説明す
る。HDTVの実線は第1フィールドの走査線情報を示
し、点線は第2フィールドの走査線情報を示す。変換後
のEDTV第1フィールドの走査線情報E11は、HD
TVの第1フィールドの走査線情報H11とH12の間
で、H11とH12の間を均等に4分割し、H11から
の距離とH12からの距離の比が3:1となる位置の情
報である。このとき、走査線情報E11は、H11とH
12の空間的距離に逆比例し、H11の情報に1/4を
H12の情報を3/4をそれぞれ乗じた値を加算した値
となる。First, referring to FIG. 1, a scanning line structure accompanied by signal conversion by the converter according to the present invention will be described. The solid line of HDTV shows the scanning line information of the first field, and the dotted line shows the scanning line information of the second field. The converted scanning line information E11 in the first field of the EDTV is HD
Between the scanning line information H11 and H12 of the first field of the TV, H11 and H12 are equally divided into four, and the ratio of the distance from H11 and the distance from H12 is 3: 1. . At this time, the scanning line information E11 is H11 and H.
It is inversely proportional to the spatial distance of 12 and is a value obtained by adding the value obtained by multiplying the information of H11 by 1/4 and the information of H12 by 3/4, respectively.
【0035】以下、E12,E13はE11と同様、そ
れぞれH12の1/4とH13の3/4を加算した値、
H13の1/4とH14の3/4を加算した値となる。Hereafter, E12 and E13 are the values obtained by adding 1/4 of H12 and 3/4 of H13, respectively, as in E11.
It is a value obtained by adding 1/4 of H13 and 3/4 of H14.
【0036】また、第2フィールドでは、EDTVの第
1フィールドと第2フィールドの空間的位置を合わせ、
順次走査とするため、第1フィールドとは逆に、変換後
のEDTV第2フィールドの走査線情報E21を、HD
TVの第2フィールドの走査線情報H21とH22の間
で、H21とH22の間を均等に4分割し、H21から
の距離とH22からの距離の比が1:3となる位置の情
報とする。このとき、走査線情報E21は、H21とH
22の空間的距離に逆比例し、H21の情報に3/4を
H22の情報に1/4をそれぞれ乗じた値を加算した値
となる。In the second field, the spatial positions of the first and second fields of the EDTV are aligned,
Since the scanning is performed sequentially, the scanning line information E21 in the second field of the EDTV after conversion is converted to HD in the opposite manner to the first field.
Between the scanning line information H21 and H22 of the second field of the TV, the area between H21 and H22 is equally divided into four, and the information is the position where the ratio of the distance from H21 and the distance from H22 is 1: 3. . At this time, the scanning line information E21 is H21 and H.
It is inversely proportional to the spatial distance of 22, and is a value obtained by adding the value obtained by multiplying the information of H21 by 3/4 and the information of H22 by ¼, respectively.
【0037】以下、E22はE21と同様、H22の3
/4とH23の1/4を加算した値となる。Hereinafter, E22 is the same as E21 and is equal to 3 of H22.
It is a value obtained by adding / 4 and 1/4 of H23.
【0038】なお、上記のような1/4と3/4の加算
は機能的に記述したもので、実際の回路構成において、
それぞれの走査線を1/4倍、3/4倍として乗算器に
より回路を構成したとすると回路規模が大きくなってし
まうし、ビットシフトによりそれぞれの走査線を1/4
倍、3/4倍として演算を行うと走査線情報が著しく低
下し演算誤差が大きくなってしまう。そこで実際の回路
では演算誤差を少なくするため次のように一方を3倍し
た情報と、他方を1倍した情報を加算して1/4とする
ことを用いて行うこととする。The addition of 1/4 and 3/4 as described above is a functional description, and in the actual circuit configuration,
If each scanning line is made 1/4 times and 3/4 times and the circuit is configured by the multiplier, the circuit scale becomes large, and each scanning line is made 1/4 by the bit shift.
If the calculation is performed as double, 3/4 times, the scanning line information is significantly reduced and the calculation error becomes large. Therefore, in an actual circuit, in order to reduce a calculation error, the information obtained by multiplying one by three and the information obtained by multiplying the other by one are added to obtain a quarter as follows.
【0039】 E11=(1/4)H11+(3/4)H12 =[H11+3(H12)]1/4 E11:図1のEDTV第1フィールド走査線のE11 H11:図1のEDTV第1フィールド走査線のH11 H12:図1のEDTV第1フィールド走査線のH12 E21=(3/4)H21+(1/4)H22 =[3(H21)+H22]1/4 E21:図1のEDTV第2フィールド走査線のE21 H21:図1のEDTV第2フィールド走査線のH21 H22:図1のEDTV第2フィールド走査線のH22 次に、図2を参照して、本発明による映像信号変換装置
について説明する。E11 = (1/4) H11 + (3/4) H12 = [H11 + 3 (H12)] 1/4 E11: E11 of EDTV first field scanning line of FIG. 1 H11: EDTV first field scanning of FIG. Line H11 H12: EDTV first field of FIG. 1 H12 E21 of scanning line = (3/4) H21 + (1/4) H22 = [3 (H21) + H22] 1/4 E21: EDTV second field of FIG. Scanning line E21 H21: EDTV second field scanning line H21 H22 of FIG. 1: EDTV second field scanning line H22 of FIG. 1 Next, the video signal converting apparatus according to the present invention will be described with reference to FIG. .
【0040】入力端子10a,10b,10cに入力さ
れたHDTVのY、PB 、及びPR信号101,10
2,及び103は、マトリクス回路1でHDTVのG、
B、及びR信号101,105,及び106に変換され
る。これらG、B、及びR信号はそれぞれ、HDTVの
標本化周波数にてA/D変換器2a,2b,及び2cに
より標本化される。標本化されたHDTVのG、B、R
信号107,108,及び109はそれぞれレート変換
回路4でタイミング発生回路9からのタイミング信号に
応じてレート変換される。つまり、レート変換回路4で
信号のレート変換を行う。レート変換回路4にてレート
変換されたG、B、R信号110,111,及び112
は、前述の走査線情報を創造するために、走査線変換回
路5において走査線変換が施される。これによって、走
査線変換されたG、B、及びR信号113,114,及
び115はそれぞれD/A変換器6a,6b,及び6c
により走査線525本、走査方式ノンインタレース、フ
ィールド周波数60Hz、アスペクト比16:9のED
TVのG、B、及びR信号116,117,118とし
て出力端子60a,60b,及び60cよりそれぞれ出
力される。HDTV Y, PB, and PR signals 101, 10 input to the input terminals 10a, 10b, 10c.
2, and 103 are matrix circuits 1 for HDTV G,
B and R signals 101, 105 and 106 are converted. These G, B, and R signals are sampled by the A / D converters 2a, 2b, and 2c, respectively, at the sampling frequency of HDTV. Sampled HDTV G, B, R
The signals 107, 108, and 109 are rate-converted by the rate conversion circuit 4 according to the timing signal from the timing generation circuit 9. That is, the rate conversion circuit 4 performs signal rate conversion. The G, B, and R signals 110, 111, and 112 whose rates have been converted by the rate conversion circuit 4
Are subjected to scan line conversion in the scan line conversion circuit 5 in order to create the above-mentioned scan line information. As a result, the scan line converted G, B, and R signals 113, 114, and 115 are respectively D / A converters 6a, 6b, and 6c.
ED with 525 scanning lines, scanning non-interlaced, field frequency 60Hz, aspect ratio 16: 9
The G, B, and R signals 116, 117, and 118 of the TV are output from the output terminals 60a, 60b, and 60c, respectively.
【0041】なお、HDTVのY信号101は同期分離
回路7にも与えられ、この同期分離回路7はHDTVの
Y信号より水平同期信号HD、及び垂直同期信号VDの
同期信号を分離し、これら同期信号よりフィールド識別
を行うフィールド周期の信号FIを得ている。そして、
PLL回路8で水平同期信号に応じてHDTV系のクロ
ック信号HCK、EDTV系のクロック信号ECKを得
る。The HDTV Y signal 101 is also given to the sync separation circuit 7. The sync separation circuit 7 separates the horizontal sync signal HD and the vertical sync signal VD from the HD signal of the HDTV and synchronizes them. A signal FI having a field cycle for performing field identification is obtained from the signal. And
The PLL circuit 8 obtains an HDTV system clock signal HCK and an EDTV system clock signal ECK according to the horizontal synchronizing signal.
【0042】これらHD、VD、FI、HCK、ECK
信号を含んだ信号119はタイミング発生回路9に与え
られ、そしてタイミング発生回路9ではこれらの信号を
基に、レート変換時のフィールドメモリのライトクロッ
ク、リードクロック、走査線変換時の各クロック等のタ
イミング信号を発生している。These HD, VD, FI, HCK, ECK
The signal 119 including the signals is given to the timing generation circuit 9, and the timing generation circuit 9 uses the signals such as the write clock of the field memory at the time of rate conversion, the read clock, the clocks at the time of scanning line conversion, and the like. Generating timing signals.
【0043】ここで、図3を参照して、レート変換回路
4及び走査線変換回路5について説明する。図示の例で
は、1つのフィールドメモリ3及び1つの走査線変換部
5aのみが示されているが、これらフィールドメモリ3
及び走査線変換部5aはおのおの3つ存在し、一組のフ
ィールドメモリ3及び走査線変換部5aによって一色の
処理が行われる。つまり、レート変換回路4は3つのフ
ィールドメモリ3で構成され、走査線変換回路5は3つ
の走査線変換部5aで構成されることになる。Here, the rate conversion circuit 4 and the scanning line conversion circuit 5 will be described with reference to FIG. In the illustrated example, only one field memory 3 and one scanning line conversion unit 5a are shown, but these field memories 3
There are three scanning line conversion units 5a and one scanning line conversion unit 5a, and one color process is performed by the pair of field memory 3 and scanning line conversion unit 5a. That is, the rate conversion circuit 4 is composed of three field memories 3, and the scanning line conversion circuit 5 is composed of three scanning line conversion units 5a.
【0044】フィールドメモリ3には入力端3aからA
/D変換器2a〜2cのいづれか一つの出力があたえら
れる(G、B、R信号とも処理は同様であるので、ここ
ではG信号について説明することにする)。The field memory 3 has the input terminals 3a through A
One of the outputs of the / D converters 2a to 2c is given (the processing is the same for the G, B, and R signals, so the G signal will be described here).
【0045】レート変換はフィールドメモリ3によっ
て行われる。フィールドメモリ3ではHDTV映像信号
をEDTV映像信号のクロックレートに時間軸変換する
処理を行う。タイミング発生回路9からはHDTV映像
信号に同期したタミングのライトクロックiがフィール
ドメモリ3に与えられる。フィールドメモリ3はライト
クロックiによって標本化G信号が書き込み信号として
書き込まれ、EDTV映像信号に同期したタイミングの
リードクロックjでフィールドメモリ3より書き込み信
号が読み出し信号として読み出る。これによってレート
変換が行われる。The rate conversion is performed by the field memory 3. The field memory 3 performs processing for converting the HDTV video signal into the clock rate of the EDTV video signal on the time axis. From the timing generation circuit 9, a write clock i for timing synchronized with the HDTV video signal is applied to the field memory 3. The sampling G signal is written as a write signal in the field memory 3 by the write clock i, and the write signal is read as a read signal from the field memory 3 by the read clock j at a timing synchronized with the EDTV video signal. Thereby, rate conversion is performed.
【0046】また、ラインメモリ10では信号の同フ
ィールド内における前後する2走査線分の情報を、走査
線変換する際に同時に取り出すために、前1走査線を1
ライン分遅延させる。例えば、信号c及びdが図1に示
すHDTV信号第1フィールドの走査線H12とする
と、ラインメモリ2で1水平走査期間遅延させた信号a
及びbは走査線H11に相当する。Further, in the line memory 10, in order to simultaneously retrieve the information of two scanning lines before and after in the same field of the signal when converting the scanning lines, one scanning line before
Delay the line. For example, when the signals c and d are the scanning line H12 of the first field of the HDTV signal shown in FIG. 1, the signal a delayed by one horizontal scanning period in the line memory 2 is used.
And b correspond to the scanning line H11.
【0047】ラインメモリ10からの遅延させた出力
信号aをセレクタ11、信号bをセレクタ12に入力す
る。フィールドメモリ3からの信号cをセレクタ11、
信号dをセレクタ12に入力する。The delayed output signal a from the line memory 10 is input to the selector 11, and the signal b is input to the selector 12. The signal c from the field memory 3 is supplied to the selector 11,
The signal d is input to the selector 12.
【0048】ここで、信号a及びbが図1に示すHDT
V信号第1フィールドの走査線H11とすると、信号c
及びdは図1に示す走査線H12であり、この時、セレ
クタ11は後段において、走査線を3倍にする処理を施
すために、フィールド識別信号kにより第1フィールド
として走査線H12に相当する信号cをセレクトし、セ
レクタ12は後段において、加算器13から得られた3
倍の走査線データと加算するために、フィールド識別信
号kにより第1フィールドとしてH11に相当する信号
bをセレクトし、それぞれ信号e、fとして出力する。Here, the signals a and b are the HDT shown in FIG.
If the scanning line H11 of the V signal first field is used, the signal c
1 and d are the scanning lines H12 shown in FIG. 1. At this time, the selector 11 corresponds to the scanning line H12 as the first field by the field identification signal k in order to perform the processing to triple the scanning lines in the subsequent stage. The signal c is selected, and the selector 12 outputs the value of 3 obtained from the adder 13 in the subsequent stage.
In order to add the doubled scanning line data, the signal b corresponding to H11 is selected as the first field by the field identification signal k and output as signals e and f, respectively.
【0049】また、信号a及びbが図1に示すHDTV
信号第2フィールドの走査線H21とすると、信号c及
びdは図1に示す走査線H22であり、この時、セレク
タ11は後段にて走査線を3倍にする処理を施すため
に、フィールド識別信号kにより第2フィールドとして
走査線H21に相当する信号aをセレクトし、セレクタ
12は後段にて加算器13から得られた3倍の走査線デ
ータと加算するために、フィールド識別信号kにより第
2フィールドとして走査線H22に相当する信号dをセ
レクトし、それぞれ信号e及びfとして出力する。The signals a and b are HDTV shown in FIG.
If the scanning line H21 of the second field is the signal, the signals c and d are the scanning line H22 shown in FIG. 1. At this time, the selector 11 performs the processing for triple the scanning line in the subsequent stage, and therefore the field identification The signal a corresponding to the scanning line H21 is selected as the second field by the signal k, and the selector 12 adds the triple scanning line data obtained from the adder 13 in the subsequent stage. The signal d corresponding to the scanning line H22 is selected as two fields and output as signals e and f, respectively.
【0050】フィールド識別信号kはタイミング発生回
路9より奇数フィールド、偶数フィールドを識別するた
めのタイミング信号として発生されており、それにより
セレクタ11及び12を奇数フィールドの信号、偶数フ
ィールドの信号によって切り替えている。The field identification signal k is generated by the timing generation circuit 9 as a timing signal for identifying an odd field and an even field, whereby the selectors 11 and 12 are switched by the odd field signal and the even field signal. There is.
【0051】 セレクタ11の出力信号eは前述した
ように走査線データを3倍にする必要がある。これは、
2e+1e=3eなので、ビットシフトにより2倍した
データと1倍であるそのままのデータを加算器13に入
力し、3倍の出力信号gを得ている。例えばセレクタ1
1から得られた信号eが8ビットのデータの時、2倍に
したデータは9ビットとなり、そのままの8ビットのデ
ータと加算器13により加算した時の出力信号gは10
ビットとなる。The output signal e of the selector 11 needs to triple the scanning line data as described above. this is,
Since 2e + 1e = 3e, the data doubled by the bit shift and the unchanged data that is 1x are input to the adder 13 to obtain the tripled output signal g. For example, selector 1
When the signal e obtained from 1 is 8-bit data, the doubled data becomes 9 bits, and the output signal g when adding the 8-bit data as it is with the adder 13 is 10 bits.
Bit.
【0052】 加算器13により3倍された出力信号
gとセレクタ12から得られたそのままの出力信号fと
を加算器14に入力し、その出力をビットシフトして1
/4のデータとし信号hを得ている。The output signal g tripled by the adder 13 and the output signal f as it is obtained from the selector 12 are input to the adder 14, and the output is bit-shifted to 1
The signal h is obtained as / 4 data.
【0053】ここで、信号gが図1に示すHDTV信号
第1フィールドの走査線H12を3倍した信号に相当し
たとき、信号fは図1に示す走査線H11である。この
時、加算器14により信号gと信号fを加算すると、出
力信号hは図1に示すEDTV信号第1フィールドの走
査線E11に相当する。Here, when the signal g corresponds to a signal obtained by triple the scanning line H12 of the first field of the HDTV signal shown in FIG. 1, the signal f is the scanning line H11 shown in FIG. At this time, when the signal g and the signal f are added by the adder 14, the output signal h corresponds to the scanning line E11 of the first field of the EDTV signal shown in FIG.
【0054】また、信号fが図1に示すHDTV信号第
2フィールドの走査線H22に相当したとき、信号gは
図1に示す走査線H21を3倍した信号である。この
時、加算器14により信号gと信号fを加算すると、出
力信号hは図1のEDTV信号第2フィールドの走査線
E21に相当する。Further, when the signal f corresponds to the scanning line H22 of the second field of the HDTV signal shown in FIG. 1, the signal g is a signal obtained by triple the scanning line H21 shown in FIG. At this time, when the signal g and the signal f are added by the adder 14, the output signal h corresponds to the scanning line E21 of the second field of the EDTV signal in FIG.
【0055】次に図3(b)を参照して、走査線変換回
路5の他の例について説明する。なお、図4において
も、一色の処理に対応する回路構成が示されている。Next, another example of the scanning line conversion circuit 5 will be described with reference to FIG. Note that FIG. 4 also shows the circuit configuration corresponding to the processing of one color.
【0056】図3で説明したようにして、フィールド
メモリ3でレート変換された信号は、ラインメモリ10
で信号の同一フィールド内における前後する2走査線分
の情報を、走査線変換するさいに同時に取り出すため
に、前1走査線を1ライン分遅延させる。As described with reference to FIG. 3, the rate-converted signal in the field memory 3 is stored in the line memory 10.
In order to simultaneously retrieve the information of two scanning lines before and after in the same field of the signal when converting the scanning lines, the preceding one scanning line is delayed by one line.
【0057】ラインメモリ10の出力信号は信号a、
信号bに分岐され、信号aの走査線データを3倍にす
る。つまり、図3で説明したようにして、ビットシフト
により2倍したデータと1倍であるそのままのデータを
加算器16に入力して3倍の信号Lを得ている。The output signal of the line memory 10 is the signal a,
It is branched into the signal b, and the scanning line data of the signal a is tripled. That is, as described with reference to FIG. 3, the data doubled by the bit shift and the unchanged data that is 1 time are input to the adder 16 to obtain the tripled signal L.
【0058】また、フィールドメモリ3からの信号も同
様に信号c、信号dに分岐され、信号cの走査線データ
を3倍にする。つまり、図3で説明したように、ビット
シフトにより2倍にしたデータと1倍であるそのままの
データを加算器17に入力して3倍の出力信号mを得て
いる。例えば出力信号aが8ビットのデータの時、2倍
にしたデータは9ビットとなり、そのままの8ビットデ
ータとを加算器16または17により加算したとき、出
力信号L及びmは10ビットとなる。Similarly, the signal from the field memory 3 is also branched into the signal c and the signal d, and the scanning line data of the signal c is tripled. That is, as described with reference to FIG. 3, the data doubled by the bit shift and the unchanged data that is 1 time are input to the adder 17 to obtain the tripled output signal m. For example, when the output signal a is 8-bit data, the doubled data becomes 9 bits, and when the same 8-bit data is added by the adder 16 or 17, the output signals L and m become 10 bits.
【0059】加算器16により得られた3倍された出
力信号Lをセレクタ15、また、加算器17により得ら
れた3倍された出力信号mをセレクタ15の残る一方に
それぞれ入力する。The tripled output signal L obtained by the adder 16 is input to the selector 15, and the tripled output signal m obtained by the adder 17 is input to the remaining one of the selectors 15.
【0060】また、ラインメモリ10の出力から分岐し
た信号bをセレクタ12、ラインメモリ10の前段から
分岐した信号dをセレクタ12の残る一方にそれぞれ入
力する。The signal b branched from the output of the line memory 10 is input to the selector 12, and the signal d branched from the previous stage of the line memory 10 is input to the remaining one of the selector 12.
【0061】ここで、信号a、bが図1に示すHDTV
信号第1フィールドの走査線H11とすると、信号c、
dは同図の走査線H12である。この時、セレクタ15
はフィールド識別信号kにより第1フィールドとして走
査線H12を3倍した信号mをセレクトし、そしてセレ
クタ12はフィールド識別信号kにより第1フィールド
として走査線H11に相当する信号bをセレクトし、そ
れぞれ信号g及びfとして出力する。Here, the signals a and b are the HDTV shown in FIG.
Assuming that the scanning line H11 of the signal first field is the signal c,
d is the scanning line H12 in the figure. At this time, the selector 15
Selects the signal m which is three times the scanning line H12 as the first field by the field identification signal k, and the selector 12 selects the signal b corresponding to the scanning line H11 as the first field by the field identification signal k. Output as g and f.
【0062】また、信号a及びbが図1に示すHDTV
信号第2フィールドの走査線H21とすると、信号c及
びdは同図の走査線H22である。この時、セレクタ1
5はフィールド識別信号kにより第2フィールドとして
走査線H21を3倍した信号Lをセレクトし、セレクタ
12はフィールド識別信号kにより第2フィールドとし
て走査線H22に相当する信号dをセレクトし、それぞ
れ信号g及びfとして出力する。Further, the signals a and b are HDTV shown in FIG.
If the signal is the scanning line H21 of the second field, the signals c and d are the scanning line H22 in the figure. At this time, selector 1
Reference numeral 5 selects a signal L obtained by multiplying the scanning line H21 as a second field by the field identification signal k, and selector 12 selects a signal d corresponding to the scanning line H22 as a second field by the field identification signal k. Output as g and f.
【0063】フィールド識別信号kは、タイミング発生
回路9より奇数フィールド、偶数フィールドを識別する
ためのタイミング信号として発生されており、それによ
りセレクタ12,15を奇数フィールドの信号、偶数の
フィールドの信号によって切り替えている。The field identification signal k is generated by the timing generation circuit 9 as a timing signal for identifying an odd field and an even field, whereby the selectors 12 and 15 are supplied with an odd field signal and an even field signal. Are switching.
【0064】セレクタ15により出力された信号g、
セレクタ12により出力された信号fを加算器14に入
力し、その出力をビットシフトして1/4倍したデータ
として信号hを得ている。The signal g output by the selector 15,
The signal f output from the selector 12 is input to the adder 14, and the output thereof is bit-shifted to obtain a signal h as 1/4 times data.
【0065】ここで上記のより、信号gが図1に示す
HDTV信号第1フィールドの走査線H12を3倍した
信号に相当したとき、信号fは図1に示す走査線H11
である。この時、加算器14により信号gと信号fを加
算すると、出力信号hは図1に示すEDTV信号第1フ
ィールドの走査線E11に相当する。From the above, when the signal g corresponds to the signal obtained by multiplying the scanning line H12 in the first field of the HDTV signal shown in FIG. 3 by three, the signal f becomes the scanning line H11 shown in FIG.
It is. At this time, when the signal g and the signal f are added by the adder 14, the output signal h corresponds to the scanning line E11 of the first field of the EDTV signal shown in FIG.
【0066】また、信号fが図1に示すHDTV信号第
2フィールドの走査線H22に相当したとき、信号gは
図1に示す走査線H21を3倍した信号に相当する。こ
の時、加算器14により信号gと信号fを加算すると、
出力信号hは図1のEDTV信号第2フィールドの走査
線E21に相当する。When the signal f corresponds to the scanning line H22 of the second field of the HDTV signal shown in FIG. 1, the signal g corresponds to a signal obtained by multiplying the scanning line H21 shown in FIG. 1 by three. At this time, when the signal g and the signal f are added by the adder 14,
The output signal h corresponds to the scanning line E21 of the second field of the EDTV signal in FIG.
【0067】図5を参照して、走査線変換回路のさらに
他の例について説明する。この図5に示す例でも一色の
処理に対応する回路構成が示されている。Still another example of the scanning line conversion circuit will be described with reference to FIG. The example shown in FIG. 5 also shows a circuit configuration corresponding to one-color processing.
【0068】上述の図3及び図4では、第1フィール
ド、第2フィールドそれぞれの上下2走査線に乗ずる係
数を経路別に固定していたが、図5に示す走査線変換回
路では第1フィールド、第2フィールドの上下2走査線
の経路を共通にし、フィールド毎に係数を切り替えてい
る。In the above-described FIGS. 3 and 4, the coefficients by which the upper and lower two scanning lines of the first field and the second field are multiplied are fixed for each path, but in the scanning line conversion circuit shown in FIG. The upper and lower two scanning line paths of the second field are made common, and the coefficient is switched for each field.
【0069】図3で説明したようにして、フィールド
メモリ3でレート変換された信号は、ラインメモリ10
で信号の同一フィールド内における前後する2走査線分
の情報を、走査線変換するさいに同時に取り出すため
に、前1走査線を1ライン分遅延させる。As described with reference to FIG. 3, the rate-converted signal in the field memory 3 is stored in the line memory 10.
In order to simultaneously retrieve the information of two scanning lines before and after in the same field of the signal when converting the scanning lines, the preceding one scanning line is delayed by one line.
【0070】ラインメモリ10の出力信号pは係数器
18、また、フィールドメモリ3からの信号qは係数器
19にそれぞれ入力する。The output signal p of the line memory 10 is input to the coefficient unit 18, and the signal q from the field memory 3 is input to the coefficient unit 19.
【0071】ここで、フィールドメモリ3にHDTV第
1フィールドが入力した時、ラインメモリ10の出力信
号pが図1に示すHDTV信号第1フィールドの走査線
H11とすると、ラインメモリ10の前段からの信号q
は図1に示す走査線H12である。また、フィールドメ
モリ3にHDTV第2フィールドが入力した時、信号p
が図1のHDTV信号第2フィールドの走査線H21と
すると、信号qは図1に示す走査線H22である。Here, when the HDTV first field is input to the field memory 3, if the output signal p of the line memory 10 is the scanning line H11 of the HDTV signal first field shown in FIG. Signal q
Is the scanning line H12 shown in FIG. When the HDTV second field is input to the field memory 3, the signal p
Is the scanning line H21 of the second field of the HDTV signal in FIG. 1, the signal q is the scanning line H22 shown in FIG.
【0072】係数器18に走査線H11が、係数器19
に走査線H12が入力した時、フィールド識別信号kに
より第1フィールドとして係数器18,19はそれぞれ
1倍、3倍の係数を走査線情報に乗じ、H11を1倍し
た信号r、H12を3倍した信号sを得る。The scanning line H11 is applied to the coefficient unit 18 and the coefficient unit 19
When the scanning line H12 is input to the scanning line H12, the coefficient units 18 and 19 multiply the scanning line information by coefficients of 1 and 3 respectively as the first field by the field identification signal k and multiply the signals r and H12 by multiplying H11 by 3. Obtain the multiplied signal s.
【0073】また、係数器18に走査線H21が、係数
器19に走査線H22が入力した時、フィールド識別信
号kにより第2フィールドとして係数器18,19はそ
れぞれ3倍、1倍の係数を走査線情報に乗じ、H21を
3倍した信号r、H22を1倍した信号sを得る。When the scanning line H21 is input to the coefficient unit 18 and the scanning line H22 is input to the coefficient unit 19, the coefficient units 18 and 19 respectively output the coefficient of 3 times and 1 time as the second field by the field identification signal k. The scanning line information is multiplied to obtain a signal r obtained by multiplying H21 by 3 and a signal s obtained by multiplying H22 by 1.
【0074】フィールド識別信号kは、タイミング発生
回路9より奇数フィールド、偶数フィールドを識別する
ためのタイミング信号として発生されており、それによ
り係数器18、係数器19に入力される走査線信号を奇
数フィールドの信号、偶数フィールドの信号と判別し、
走査線情報に乗じる係数器18及び19の係数を切り替
えている。The field identification signal k is generated by the timing generation circuit 9 as a timing signal for identifying an odd field and an even field, whereby the scanning line signals input to the coefficient multiplier 18 and the coefficient multiplier 19 are odd. Discriminate between field signal and even field signal,
The coefficients of the coefficient multipliers 18 and 19 by which the scanning line information is multiplied are switched.
【0075】係数器18及び19から出力された信号
r及びsを加算器14に入力し、その出力をビットシフ
トして1/4倍したデータとして信号hを得ている。The signals r and s output from the coefficient multipliers 18 and 19 are input to the adder 14, and the output thereof is bit-shifted to obtain a signal h as 1/4 times data.
【0076】ここで上記のより、信号rが図1に示す
HDTV信号第1フィールドの走査線H11を1倍した
信号に相当したとき、信号sは図1に示す走査線H12
を3倍した信号に相当する。この時、加算器14により
信号rと信号sを加算すると、出力信号hは図1に示す
EDTV信号第1フィールドの走査線E11に相当す
る。From the above, when the signal r corresponds to a signal obtained by multiplying the scanning line H11 of the first field of the HDTV signal shown in FIG. 1 by a factor of 1, the signal s is the scanning line H12 shown in FIG.
Corresponds to the signal multiplied by 3. At this time, when the signal r and the signal s are added by the adder 14, the output signal h corresponds to the scanning line E11 of the first field of the EDTV signal shown in FIG.
【0077】また、信号rが図1に示すHDTV信号第
2フィールドの走査線H21を3倍した信号に相当した
とき、信号sは図1に示す走査線H22を1倍した信号
に相当する。この時、加算器14により信号rと信号s
を加算すると、出力信号hは図1のEDTV信号第2フ
ィールドの走査線E21に相当する。When the signal r corresponds to a signal obtained by multiplying the scanning line H21 of the second field of the HDTV signal shown in FIG. 1 by 3, the signal s corresponds to a signal obtained by multiplying the scanning line H22 shown in FIG. 1 by 1. At this time, the signal r and the signal s are added by the adder 14.
, The output signal h corresponds to the scanning line E21 of the second field of the EDTV signal in FIG.
【0078】再び図2を参照して、走査線変換された
G、B、R出力信号h(つまり、出力113,114、
及び115)は、D/A変換器6a,6b,6cにより
それぞれD/A変換され、EDTVのG、B、R信号と
してそれぞれ出力される。Referring again to FIG. 2, scanning line converted G, B and R output signals h (that is, outputs 113, 114,
And 115) are respectively D / A converted by D / A converters 6a, 6b and 6c and output as G, B and R signals of the EDTV.
【0079】上述の説明から明らかなように、走査線変
換回路はラインメモリで前後する2走査線分の情報を同
時に取り出し、フィールド毎に信号経路を切り換えるマ
ルチプレクサ、又はフィールド毎に係数を切り換える係
数器と、演算回路より構成されることがわかる。そして
HDTV映像信号の第1フィールドでは隣合った上下の
走査線情報のそれぞれ1倍、3倍の情報を加算し、それ
に1/4の重み付けをした走査線情報をEDTVの1走
査線情報として得られ、また、次の第2フィールドで
は、同じく隣合った上下の走査線情報のそれぞれ、今度
は逆に3倍、1倍の情報を加算し、それに1/4の重み
付けをした走査線情報をEDTVの1走査線情報として
得ることができる。以下、奇数フィールド、偶数フィー
ルドそれぞれに第1フィールド、第2フィールドと同等
の処理を順次行っていく。As is apparent from the above description, the scanning line conversion circuit simultaneously takes out the information of two scanning lines before and after in the line memory and switches the signal path for each field, or the coefficient unit for switching the coefficient for each field. It can be seen that it is composed of an arithmetic circuit. Then, in the first field of the HDTV video signal, information of 1 times and 3 times of the adjacent upper and lower scanning line information is added, and scanning line information weighted by 1/4 is obtained as one scanning line information of the EDTV. In addition, in the next second field, the scanning line information obtained by adding the information of 3 times and 1 time to the adjacent upper and lower scanning line information, respectively, and conversely weighting it by 1/4 It can be obtained as one scan line information of EDTV. Hereinafter, the same processing as the first field and the second field is sequentially performed on each of the odd field and the even field.
【0080】このように、本実施例によれば、HDTV
映像信号(走査線1125本、走査方式2:1インタレ
ース、フィールド周波数60Hz,アスペクト比16:
9)をEDTV映像信号(走査線525本、走査方式ノ
ンインタレース、フィールド周波数60Hz,アスペク
ト比16:9)に直接変換できるため、HDTV信号を
高画質のままアスペクト比16:9のEDTVディスプ
レイに表示できる。Thus, according to this embodiment, the HDTV
Video signal (1125 scanning lines, scanning method 2: 1 interlace, field frequency 60 Hz, aspect ratio 16:
9) can be directly converted into EDTV video signals (525 scanning lines, scanning method non-interlaced, field frequency 60 Hz, aspect ratio 16: 9), so that HDTV signals can be converted to EDTV displays with an aspect ratio of 16: 9. Can be displayed.
【0081】なお、上述の実施例では、GBRの3原色
信号で処理した回路を提示したが、回路規模縮小のため
に、輝度/色差信号で処理して最終段でGBRに変換す
るようにしてもよい。In the above embodiment, the circuit processed by the three primary color signals of GBR was presented, but in order to reduce the circuit scale, it is processed by the luminance / color difference signal and converted into GBR at the final stage. Good.
【0082】また、図3及び図4に示す例では、演算で
はビットシフトと加算器を用いたが、その代わりに乗算
器を用いてもよい。In the examples shown in FIGS. 3 and 4, the bit shift and the adder are used in the calculation, but a multiplier may be used instead.
【0083】さらに、図5に示す構成では、係数器は汎
用のLSIを使用して実現できるため、コスト面でも経
済的であり、また画像処理用のLSIの中にはラインメ
モリと加算器の動作まで処理を行えるものもあるので、
さらに回路規模も小さくできる。Further, in the configuration shown in FIG. 5, since the coefficient unit can be realized by using a general-purpose LSI, it is economical in terms of cost, and the LSI for image processing includes a line memory and an adder. There are things that can process up to the operation, so
Further, the circuit scale can be reduced.
【0084】[0084]
【発明の効果】以上説明したように本発明では、比較的
簡単な構成でEDTV仕様のディスプレイにHDTV信
号を、変換による画質の劣化を最低限に抑えて表示する
ことができるという効果がある。なお、ディスプレイだ
けでなく、この方式を使用した装置を用いればEDTV
の信号源としてHDTV信号を使用することが可能で、
EDTV放送の番組ソフトの選択肢を著しく広げる効果
もある。As described above, according to the present invention, it is possible to display an HDTV signal on an EDTV specification display with a relatively simple structure while suppressing deterioration of image quality due to conversion to a minimum. In addition to the display, if you use a device that uses this method, you will get an EDTV
It is possible to use HDTV signals as the signal source of
It also has the effect of significantly expanding the selection of program software for EDTV broadcasting.
【図1】本発明による変換後のEDTV映像信号の走査
線と変換前のHDTV信号の走査線との垂直方向の位相
関係を説明するための図である。FIG. 1 is a diagram for explaining a vertical phase relationship between a scanning line of an EDTV video signal after conversion and a scanning line of an HDTV signal before conversion according to the present invention.
【図2】本発明による映像信号変換装置の一実施例を示
す機能ブロック図である。FIG. 2 is a functional block diagram showing an embodiment of a video signal conversion device according to the present invention.
【図3】図2に示す走査線変換回路の一例を説明するた
めの機能ブロック図である。FIG. 3 is a functional block diagram for explaining an example of the scanning line conversion circuit shown in FIG.
【図4】図2に示す走査線変換回路の他の例を説明する
ための機能ブロック図である。FIG. 4 is a functional block diagram for explaining another example of the scanning line conversion circuit shown in FIG.
【図5】図2に示す走査線変換回路のさらに他の例を説
明するための機能ブロック図である。5 is a functional block diagram for explaining yet another example of the scanning line conversion circuit shown in FIG.
【図6】従来の信号処理回路の一例を示すブロック図で
ある。FIG. 6 is a block diagram showing an example of a conventional signal processing circuit.
【図7】従来の信号処理回路の他の例を示すブロック図
である。FIG. 7 is a block diagram showing another example of a conventional signal processing circuit.
【図8】図7に示す信号処理回路を説明するためのブロ
ック図である。8 is a block diagram for explaining the signal processing circuit shown in FIG. 7. FIG.
【図9】輝度信号の走査線の垂直方向の位相関係を示す
説明図である。FIG. 9 is an explanatory diagram showing a phase relationship in a vertical direction of scanning lines of luminance signals.
1 マトリクス回路 2a,2b,2c A/D変換回路 3 フィールドメモリ 4 レート変換回路 5 走査線変換回路 6a,6b,6c D/A変換器 7 同期分離回路 8 PLL回路 9 タイミング発生回路 10 ラインメモリ 11,12,15 セレクタ 13,14,16,17 加算器 18,19 係数器 DESCRIPTION OF SYMBOLS 1 matrix circuit 2a, 2b, 2c A / D conversion circuit 3 field memory 4 rate conversion circuit 5 scanning line conversion circuit 6a, 6b, 6c D / A converter 7 sync separation circuit 8 PLL circuit 9 timing generation circuit 10 line memory 11 , 12, 15 Selector 13, 14, 16, 17 Adder 18, 19 Coefficient unit
Claims (10)
からなるHDTVディジタル映像信号をEDTVディジ
タル映像信号に変換するための変換装置であって、前記
HDTVディジタル映像信号を前記EDTVディジタル
映像信号のクロックレートで速度変換して変換信号を得
るレート変換手段と、前記変換信号を一走査線分遅延さ
せて遅延信号を得る遅延手段と、前記第1のフィールド
で前記変換信号に予め定められた第1の係数を乗じて第
1の乗算信号を得るとともに前記第2のフィールドで前
記遅延信号に前記第1の係数を乗じて第2の乗算信号を
得る第1の生成手段と、前記第1のフィールドでは前記
第1の乗算信号と前記遅延信号とに基づいて前記EDT
Vディジタル映像信号を生成し前記第2のフィールドで
は前記第2の乗算信号と前記変換信号とに応じて前記E
DTVディジタル映像信号を生成する第2の生成手段と
を有することを特徴とする映像信号変換装置。1. A conversion device for converting an HDTV digital video signal, one frame of which comprises a first field and a second field, into an EDTV digital video signal, wherein the HDTV digital video signal is a clock of the EDTV digital video signal. A rate conversion means for speed-converting a rate to obtain a converted signal, a delay means for delaying the converted signal by one scanning line to obtain a delayed signal, and a first predetermined predetermined converted signal in the first field. A first generating means for multiplying the delayed signal by the first coefficient in the second field to obtain a second multiplied signal, and the first field. Then, based on the first multiplied signal and the delayed signal, the EDT
V digital video signal is generated, and the E signal is generated in the second field according to the second multiplication signal and the conversion signal.
A video signal conversion device comprising: a second generation means for generating a DTV digital video signal.
において、前記第1及び前記第2のフィールドを識別す
るためのフィールド識別信号を発生するタイミング発生
手段が備えられており、前記第1の生成手段は前記フィ
ールド識別信号に応じて前記第1及び前記第2のフィー
ルドを識別するようにしたことを特徴とする映像信号変
換装置。2. The video signal conversion circuit according to claim 1, further comprising timing generation means for generating a field identification signal for identifying the first and second fields, and the first signal generation circuit. The video signal conversion device is characterized in that the generating means is configured to identify the first and second fields according to the field identification signal.
において、前記第1の手段は、前記フィールド識別信号
が前記第1のフィールドを表していると前記変換信号を
第1の選択信号として選択し、前記フィールド識別信号
が前記第2のフィールドを表していると前記遅延信号を
前記第1の選択信号として選択する第1のセレクタ手段
と、前記フィールド識別信号が前記第1のフィールドを
表していると前記遅延信号を第2の選択信号として選択
し、前記フィールド識別信号が前記第2のフィールドを
表していると前記変換信号を前記第2の選択信号として
選択する第2のセレクタ手段と、前記第1の選択信号に
前記第1の定数を乗じて前記第1及び前記第2の乗算信
号を生成する乗算手段とを有することを特徴とする映像
信号変換回路。3. The video signal conversion circuit according to claim 2, wherein the first means uses the conversion signal as a first selection signal when the field identification signal represents the first field. First selector means for selecting and selecting the delayed signal as the first selection signal when the field identification signal represents the second field; and the field identification signal represents the first field. Second selector means for selecting the delayed signal as the second selection signal, and for selecting the conversion signal as the second selection signal when the field identification signal represents the second field. And a multiplication means for multiplying the first selection signal by the first constant to generate the first and second multiplication signals.
において、前記第2の生成手段は、前記第1及び前記第
2の乗算信号にそれぞれ前記第2の選択信号を加算して
加算結果を得て該加算結果に第2の定数を乗じて前記E
DTVディジタル映像信号を生成するようにしたことを
特徴とする映像信号変換回路。4. The video signal conversion circuit according to claim 3, wherein the second generation unit adds the second selection signal to each of the first and second multiplication signals and adds the result. And the addition result is multiplied by a second constant to obtain the above E
A video signal conversion circuit characterized in that a DTV digital video signal is generated.
において、前記第1の手段は、前記変換信号及び前記遅
延信号にそれぞれ前記第1の定数を乗じて前記第1及び
前記第2の乗算信号を得る乗算手段と、前記フィールド
識別信号が前記第1のフィールドを表していると前記第
1の乗算信号を選択し、前記フィールド識別信号が前記
第1のフィールドを表していると前記第2の乗算信号を
選択する第1のセレクタ手段と、前記フィールド識別信
号が前記第1のフィールドを表していると前記遅延信号
を選択し、前記フィールド識別信号が前記第2のフィー
ルドを表していると前記変換信号を選択する第2のセレ
クタ手段を有することを特徴とする映像信号変換回路。5. The video signal conversion circuit according to claim 2, wherein the first means multiplies the converted signal and the delayed signal by the first constant, respectively, and the first and second signals are obtained. Multiplication means for obtaining a multiplication signal; and selecting the first multiplication signal when the field identification signal represents the first field, and selecting the first identification signal when the field identification signal represents the first field. First selector means for selecting a multiplication signal of 2, and the delayed signal is selected when the field identification signal represents the first field, and the field identification signal represents the second field. And a second selector means for selecting the converted signal.
信号変換回路において、前記第2の生成手段は、前記第
1及び前記第2の乗算信号にそれぞれ前記遅延信号及び
前記変換信号を加算して加算結果を得て該加算結果に第
2の定数を乗じて前記EDTVディジタル映像信号を生
成するようにしたことを特徴とする映像信号変換回路。6. The video signal conversion circuit according to claim 1, 2, or 5, wherein the second generation means adds the delay signal and the conversion signal to the first and second multiplication signals, respectively. Is added to obtain an addition result, and the addition result is multiplied by a second constant to generate the EDTV digital video signal.
換回路において、前記第1の定数は3であることを特徴
とする映像信号変換回路。7. The video signal conversion circuit according to claim 3 or 5, wherein the first constant is 3.
換回路において、前記第2の定数は1/4であることを
特徴とする映像信号変換回路。8. The video signal conversion circuit according to claim 4 or 6, wherein the second constant is 1/4.
において、前記タイミング発生手段は、前記HDTVデ
ィジタル映像信号に同期したタイミングを有するライト
クロックと前記EDTVディジタル映像信号に同期した
タイミングを有するリードクロックを生成し、前記レー
ト変換手段は前記ライトクロックに応じて前記HDTV
ディジタル映像信号が書き込み信号として書き込まれ、
前記リードクロックに応じて前記書き込み信号を前記E
DTVディジタル映像信号として読み出すフィールドメ
モリであることを特徴とする映像信号変換回路。9. The video signal conversion circuit according to claim 2, wherein the timing generating means has a write clock having a timing synchronized with the HDTV digital video signal and a read clock having a timing synchronized with the EDTV digital video signal. A clock is generated, and the rate conversion means is responsive to the write clock to the HDTV.
The digital video signal is written as the writing signal,
The write signal is sent to the E according to the read clock.
A video signal conversion circuit, which is a field memory for reading out as a DTV digital video signal.
路において、HDTV映像信号を受け該HDTV映像信
号を前記HDTVディジタル映像信号に変換する変換手
段と、前記HDTV映像信号から水平同期信号及び垂直
同期信号を分離してフィールド周期を表すフィールド周
期信号を生成する同期分離回路と、前記水平同期信号に
基づいてHDTV映像信号のクロック信号及びEDTV
映像信号のクロック信号を得るPLL回路とを有し、前
記タイミング発生手段は前記水平同期信号、前記垂直同
期信号、前記フィールド周期信号、前記両クロック信号
に基づいて前記ライトクロック、前記リードクロック、
及び前記フィールド識別信号を発生するようにしたこと
を特徴とする映像信号変換回路。10. The video signal conversion circuit according to claim 9, wherein the conversion means receives an HDTV video signal and converts the HDTV video signal into the HDTV digital video signal, and a horizontal synchronizing signal and a vertical sync signal from the HDTV video signal. A sync separation circuit for separating a sync signal to generate a field cycle signal representing a field cycle, and a clock signal of an HDTV video signal and an EDTV based on the horizontal sync signal.
A PLL circuit for obtaining a clock signal of a video signal, wherein the timing generation means is based on the horizontal synchronizing signal, the vertical synchronizing signal, the field period signal, and the both clock signals, the write clock, the read clock,
And a video signal conversion circuit, wherein the field identification signal is generated.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6311619A JP2687905B2 (en) | 1994-12-15 | 1994-12-15 | Video signal converter |
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JP6311619A JP2687905B2 (en) | 1994-12-15 | 1994-12-15 | Video signal converter |
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JP2006186958A (en) * | 2005-05-25 | 2006-07-13 | Sharp Corp | Video display apparatus |
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