JP2007019708A - Image processing apparatus - Google Patents
Image processing apparatus Download PDFInfo
- Publication number
- JP2007019708A JP2007019708A JP2005197355A JP2005197355A JP2007019708A JP 2007019708 A JP2007019708 A JP 2007019708A JP 2005197355 A JP2005197355 A JP 2005197355A JP 2005197355 A JP2005197355 A JP 2005197355A JP 2007019708 A JP2007019708 A JP 2007019708A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- determination
- coefficient
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims description 79
- 230000003111 delayed effect Effects 0.000 claims description 24
- 238000004364 calculation method Methods 0.000 claims description 18
- 238000011946 reduction process Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 30
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000011156 evaluation Methods 0.000 abstract 2
- 238000000034 method Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 12
- 230000006978 adaptation Effects 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 7
- 230000005484 gravity Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000008602 contraction Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000004091 panning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Television Systems (AREA)
Abstract
Description
本発明は画像処理装置に関し、特にインターレース映像信号をノンインターレース信号に変換するいわゆるIP変換処理において、映像の拡大縮小処理を伴う画像処理装置に関するものである。 The present invention relates to an image processing apparatus, and more particularly to an image processing apparatus that involves video enlargement / reduction processing in so-called IP conversion processing for converting an interlaced video signal into a non-interlaced signal.
NTSCなどのTV方式によって撮像、記録、送信されたインターレース映像信号を、より鮮鋭な映像信号として処理するために、インターレース映像信号をノンインターレース映像信号に変換する、いわゆるIP変換処理がある。 There is a so-called IP conversion process in which an interlaced video signal is converted into a non-interlaced video signal in order to process an interlaced video signal captured, recorded, and transmitted by a TV system such as NTSC as a sharper video signal.
IP変換は通常、フィールド間の画像の差分情報や、フィールド内の2次元高周波成分を解析した、動き適応或いは斜め適応アルゴリズムで構成されている。 The IP conversion is usually composed of a motion adaptation or oblique adaptation algorithm that analyzes image difference information between fields and a two-dimensional high-frequency component in the field.
また、映像信号を自由な大きさ、位置で切り出して拡大したり、または元々画素数の多い映像信号を縮小処理して、所定の画素数に縮小する、いわゆる電子ズームと呼ばれるデジタル信号処理がある。 Also, there is a digital signal processing called so-called electronic zoom in which a video signal is cut out and enlarged at a free size and position, or a video signal having a large number of pixels is reduced to a predetermined number of pixels. .
インターレース映像信号をいったんIP変換してノンインターレース信号とし、走査線を倍密度にすることで、電子ズーム処理で倍率が大きく拡大されるような場合にも、垂直解像度をある程度維持した、鮮鋭な映像信号を得ることができる。 A sharp image that maintains vertical resolution to some extent even when the magnification is greatly enlarged by electronic zoom processing by converting the interlaced video signal into a non-interlaced signal by IP conversion. A signal can be obtained.
しかしながら、IP変換には動き判定、あるいは斜め判定の誤判定が生じる場合があり、特に誤判定を含んで補間処理されたノンインターレース映像信号を拡大処理した場合には、誤判定した画素による画質の劣化が目立ちやすくなる。 However, the IP conversion may cause a misjudgment of motion judgment or oblique judgment. In particular, when the non-interlaced video signal subjected to the interpolation process including the misjudgment is enlarged, the image quality of the misjudged pixel is reduced. Deterioration is conspicuous.
また、映像に重畳しているノイズやパンニングなどによる画角変動により、上記誤判定が起きたり起こらなかったりすることのランダムな繰り返しで、画素単位のドット妨害も起きる場合があり、拡大処理した場合にはこれも目立ちやすくなる。 In addition, when the zoom process is performed, dot misalignment may occur due to random repetition of the above-mentioned misjudgment or non-occurrence due to fluctuations in the angle of view caused by noise or panning superimposed on the image. This is also noticeable.
このような問題を解決する従来の手法としては、例えば、特許文献1の撮像装置があげられる。
上記従来の手法では、動き検出手段の結果に応じて、IP変換したノンインターレースフレーム映像を使用するか、インターレースフィールド映像を使用するかを、フィールド期間毎に制御している。 In the above-described conventional method, whether to use IP-converted non-interlaced frame video or interlaced field video is controlled for each field period according to the result of the motion detection means.
しかしながらこのような制御では、動き検出などによる走査線補間処理が画素単位で行われているにもかかわらず、補間結果の取捨選択がフィールド単位でしか行われないことになり、フィールド全体の動き検出の状態次第では、IP変換により鮮鋭感の向上している画像静止領域が効果的に利用されないことになる。 However, in such a control, although the scanning line interpolation process such as motion detection is performed in units of pixels, the interpolation result selection is performed only in units of fields, and motion detection of the entire field is performed. Depending on the state, the still image area whose sharpness has been improved by the IP conversion cannot be effectively used.
本発明は、以上の点に着目して成されたもので、誤判定が最終画像に及ぼす影響を低減し、IP変換での鮮鋭な画質を好適に利用した映像信号を得ることが可能となる画像処理装置を提供することを目的とする。 The present invention has been made paying attention to the above points, and it is possible to reduce the influence of erroneous determination on the final image and to obtain a video signal that preferably uses sharp image quality in IP conversion. An object is to provide an image processing apparatus.
前述の課題を解決するため本発明の第1の画像処理装置は、フィールド単位で飛び越し走査されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも1フィールドの容量を持つメモリと、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力することを特徴とする。
In order to solve the above-described problem, the first image processing apparatus of the present invention receives an interlaced video signal that is interlaced and scanned in units of fields, and has a capacity of at least one field that sequentially delays the interlaced video signals in units of fields. Memory,
A motion determination circuit that performs motion determination of a video in a field in units of pixels from an input interlace signal and a video signal delayed by the memory, and outputs a motion determination coefficient;
A diagonal determination circuit that performs a pixel-by-pixel determination of a diagonal component of a video in a field from an input interlace signal and a video signal delayed by the memory, and outputs a diagonal determination coefficient;
A line interpolation circuit that performs an interpolating operation on a scanning line located between the scanning lines of the field in units of pixels from the motion determination coefficient and the oblique determination coefficient, and converts and outputs an interlaced video signal to a non-interlaced video signal;
An enlargement / reduction circuit that outputs the non-interlaced video signal output from the line interpolation circuit after being expanded or reduced in the horizontal and vertical directions;
In an image processing apparatus provided with a magnification coefficient generation circuit that generates horizontal and vertical magnification coefficients for interpolation calculation according to a magnification instructed from outside,
The enlargement / reduction circuit executes an enlargement / reduction process based on the horizontal and vertical magnification coefficients that are output from the magnification coefficient generation circuit, and the motion determination circuit and the oblique determination circuit correspond to the magnification coefficient. It is characterized in that a motion determination coefficient and a diagonal determination coefficient with weighted determination results are output.
前述の課題を解決するため本発明の第2の画像処理装置は、フィールド単位で飛び越し操作されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも1フィールドの容量を持つ第1のメモリと、
入力されたインターレース信号と前記第1のメモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記第1のメモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を保持する少なくとも1フレームの容量を持つ第2のメモリと、
前記第2のメモリの書き込み及び読み出しを制御するメモリ制御回路と、
前記第2のメモリから出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力し、さらにメモリ制御回路は前記倍率係数に応じてライン補間されたノンインターレース映像信号を保持する前記第2のメモリの書き込みあるいは読み出しの制御を行うことを特徴とする。
In order to solve the above-described problem, the second image processing apparatus of the present invention has a capacity of at least one field that receives an interlaced video signal that is interlaced and operated in units of fields and sequentially delays the interlaced video signals in units of fields. A first memory;
A motion determination circuit that performs motion determination of a video in a field in units of pixels from the input interlace signal and the video signal delayed in the first memory, and outputs a motion determination coefficient;
An oblique determination circuit for performing an oblique component determination of an image in a field from an input interlace signal and an image signal delayed in the first memory in units of pixels, and outputting an oblique determination coefficient;
A line interpolation circuit that performs an interpolating operation on a scanning line located between the scanning lines of the field in units of pixels from the motion determination coefficient and the oblique determination coefficient, and converts and outputs an interlaced video signal to a non-interlaced video signal;
A second memory having a capacity of at least one frame for holding a non-interlaced video signal output from the line interpolation circuit;
A memory control circuit for controlling writing and reading of the second memory;
An enlarging / reducing circuit for enlarging or reducing the non-interlaced video signal output from the second memory in the horizontal and vertical directions;
In an image processing apparatus provided with a magnification coefficient generation circuit that generates horizontal and vertical magnification coefficients for interpolation calculation according to a magnification instructed from outside,
The enlargement / reduction circuit executes an enlargement / reduction process based on the horizontal and vertical magnification coefficients that are output from the magnification coefficient generation circuit, and the motion determination circuit and the oblique determination circuit correspond to the magnification coefficient. The motion determination coefficient and the diagonal determination coefficient weighted to the determination result are output, and the memory control circuit writes or reads the second memory that holds the non-interlaced video signal that is line-interpolated according to the magnification coefficient. Control is performed.
本発明によれば、IP変換の処理に利用される動き検出、斜め検出などのパラメータに対して、IP変換後のリサイズ処理による倍率を加味して、誤判定が最終画像に及ぼす影響を低減し、IP変換での鮮鋭な画質を好適に利用した映像信号を得ることが可能となる。 According to the present invention, the influence of misjudgment on the final image can be reduced by adding the magnification of resizing processing after IP conversion to parameters such as motion detection and oblique detection used for IP conversion processing. Thus, it is possible to obtain a video signal that preferably uses sharp image quality in IP conversion.
以下、図面を参照しながら本発明の好適な実施の形態を説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
本発明の第1の実施形態についての説明をする。図1は、本発明に好適な映像信号処理ブロック図の例である。 The first embodiment of the present invention will be described. FIG. 1 is an example of a video signal processing block diagram suitable for the present invention.
入力端子1から入力されたインターレース映像信号Siは、メモリ2に入力されて、1フィールド期間遅延され、メモリ2からフィールド遅延信号Smとして出力される。
The interlaced video signal Si input from the
動き判定回路3は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、垂直の倍率係数Czvが入力され、動き判定処理がなされた後、動き判定信号Dmを出力する。
The
斜め判定回路4は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、垂直の倍率係数Czvが入力され、斜め判定処理がなされた後、斜め判定信号Ddを出力する。
The
ライン補間回路5は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、動き判定信号Dm及び斜め判定信号Ddが入力され、現在の走査線であるSiに対する補間走査線を、動き判定信号Dm及び斜め判定信号Ddに従って補間画素位置毎に補間演算し、インターレース信号の水平同期信号HDi及びノンインターレース信号の水平同期信号HDpでタイミング制御を行いながら、ノンインターレース映像信号Spとして順次出力する。 The line interpolation circuit 5 receives the interlaced video signal Si and the field delay signal Sm, and also receives the motion determination signal Dm and the diagonal determination signal Dd. Interpolation is performed for each interpolated pixel position in accordance with Dm and the diagonal determination signal Dd, and sequentially output as a non-interlace video signal Sp while performing timing control with the horizontal synchronization signal HDi of the interlace signal and the horizontal synchronization signal HDp of the non-interlace signal.
拡大縮小回路6は、ノンインターレース映像信号Spに対して水平の倍率係数Czh及び垂直の倍率係数Czvに基づき、水平方向及び垂直方向に拡大縮小演算を行い、インターレース信号の水平同期信号HDi及びノンインターレース信号の水平同期信号HDpでタイミング制御を行いながら、所定の画像サイズであるインターレース映像信号Srを出力する。 The enlargement / reduction circuit 6 performs an enlargement / reduction operation in the horizontal direction and the vertical direction based on the horizontal magnification coefficient Czh and the vertical magnification coefficient Czv with respect to the non-interlaced video signal Sp, and the horizontal synchronization signal HDi of the interlace signal and the non-interlace signal While performing timing control with the horizontal synchronizing signal HDp of the signal, an interlaced video signal Sr having a predetermined image size is output.
この時、マイコン7から拡大縮小の指示を受けた倍率係数発生回路8は、指示された拡大縮小率に応じて水平の倍率係数Czh及び垂直の倍率係数Czvを画素単位に発生し、動き判定回路3及び斜め判定回路4に垂直の倍率係数Czvを入力し、拡大縮小回路6に水平の倍率係数Czh及び垂直の倍率係数Czvを入力する。
At this time, the magnification
水平の倍率係数Czh及び垂直の倍率係数Czvには、それぞれの補間方向に対する補間位置の重心、参照する原サンプルの移動量などの、補間演算に必要な情報が含まれている。 The horizontal magnification coefficient Czh and the vertical magnification coefficient Czv include information necessary for the interpolation calculation, such as the center of gravity of the interpolation position in each interpolation direction and the movement amount of the original sample to be referenced.
次に、倍率発生回路8の出力である水平の倍率係数Czh及び垂直の倍率係数Czvによる各回路構成及びその制御について、詳しく説明する。
Next, each circuit configuration and control based on the horizontal magnification coefficient Czh and the vertical magnification coefficient Czv which are outputs of the
動き判定回路3は、たとえば図2に示すような構成となっている。また、各信号の物理的な位置関係は、図3に示してある。
The
入力されたインターレース映像信号Siは、ライン遅延素子301で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
減算器302は、SiA及びSiCとの差分を演算し、絶対値回路303で絶対値として、Siフィールド内のライン間差分値Egvを画素単位で算出する。
The
加算器304は、SiA及びSiCとの平均値を演算し、減算器305はSmフィールドのライン信号SmBとの差分を演算し、絶対値回路306で絶対値として、補間ライン位置におけるSmフィールドとSiフィールドとのフィールド間差分値Fddを画素単位で算出する。
The
垂直の倍率係数Czvは、オフセット回路307に入力される。オフセット回路307は、例えば図4に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Czvが縮小領域である時はオフセット値Dofはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
The vertical magnification coefficient Czv is input to the
フィールド間差分値Fddはオフセット値Dofが加算器308で加算されてFdd’とされ、ライン間差分値Egvとともに、比較回路309に入力される。
The inter-field difference value Fdd is added to the offset value Dof by the
比較回路309では、動き判定信号Dmを
Dm=Fdd’/Edv(ただしDm≦1でリミット)
で求め、多値の係数として出力する。
In the
And output as a multi-valued coefficient.
このような演算で出力された動き判定信号Dmは、値が大きければ大きいほどフィールド間の相関が低いことを示しており、動き部分であると判定する。逆に、値が小さければ小さいほどフィールド間の相関が高いことを示しており、静止部分であると判定する。 The motion determination signal Dm output by such calculation indicates that the larger the value is, the lower the correlation between the fields is, and it is determined that the motion portion. Conversely, the smaller the value is, the higher the correlation between the fields is, and it is determined that it is a stationary part.
オフセット値Dofは、最終的に動き判定値が動きよりの判定結果となるように与えればよく、例えば、ライン間差分値Egvに対して減算するように与えても良いし、動き判定信号Dmに加算するように与えても良い。 The offset value Dof may be given so that the motion determination value finally becomes a determination result based on motion. For example, the offset value Dof may be given so as to be subtracted from the inter-line difference value Egv, or may be added to the motion determination signal Dm. You may give so that it may add.
また、この動き判定回路の構成はごく簡素な一例であり、動き判定信号Dmがライン間差分値Egv、フィールド間差分値Fddから算出されることを示したものである。 The configuration of the motion determination circuit is a very simple example and shows that the motion determination signal Dm is calculated from the inter-line difference value Egv and the inter-field difference value Fdd.
従って、ライン間差分値Egv、フィールド間差分値Fddの算出方法、また、それらを利用した動き判定信号Dmの算出方法を限定するものではない。 Therefore, the calculation method of the inter-line difference value Egv and the inter-field difference value Fdd, and the calculation method of the motion determination signal Dm using them are not limited.
斜め判定回路3は、たとえば図5に示すような構成となっている。また、各信号の物理的な位置関係は、図6に示してある。
The
入力されたインターレース映像信号Siは、ライン遅延素子401で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
1ライン遅延信号SiAは、遅延素子402、403で順次1画素単位に遅延され、それぞれSiA2、SiA1を出力する。現在の画素信号はSiA3とされる。
The one-line delay signal SiA is sequentially delayed by one pixel unit by the
現ライン信号SiCは、遅延素子404、405で順次1画素単位に遅延され、それぞれSiC2、SiC1を出力する。現在の画素信号はSiC3とされる。
The current line signal SiC is sequentially delayed by one pixel unit by the
減算器406は、SiA1及びSiC3との差分を演算し、絶対値回路407で絶対値として、Siフィールド内の補間画素位置に対する斜め方向差分値D1を画素単位で算出する。
The
減算器408は、SiA2及びSiC2との差分を演算し、絶対値回路409で絶対値として、Siフィールド内の補間画素位置に対する垂直方向差分値D2を画素単位で算出する。
The
減算器410は、SiA3及びSiC1との差分を演算し、絶対値回路411で絶対値として、Siフィールド内の補間画素位置に対する斜め方向差分値D3を画素単位で算出する。
The
垂直の倍率係数Czvは、オフセット回路412に入力される。オフセット回路412は、例えば図7に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Czvが縮小領域である時はオフセット値Dofはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
The vertical magnification coefficient Czv is input to the offset
斜め方向差分値D1及び斜め方向差分値D3はオフセット値Dofが加算器413、414で加算されてそれぞれD1’、D3’とされ、垂直方向差分値D2とともに、比較回路415に入力される。
The oblique direction difference value D1 and the oblique direction difference value D3 are added to the offset value Dof by the
比較回路415では、斜め判定信号Ddを
Dd=D1’、D2、D3’のうち最小のもの
で求め、方向を示す多値の係数として出力する。これはあくまで、Ddを算出する方法の一例にすぎない。例えばそれぞれの差分値をそのまま出力するなど、より多値な表現も考えられる。
The comparison circuit 415 obtains the diagonal determination signal Dd with the smallest one of Dd = D1 ′, D2, and D3 ′, and outputs it as a multivalued coefficient indicating the direction. This is merely an example of a method for calculating Dd. For example, a multi-value expression such as outputting each difference value as it is can be considered.
このような演算で出力された斜め判定信号Ddは補間画素を中心とした上下ラインの画素方向のうち、相関がもっとも高い方向を示している。 The oblique determination signal Dd output by such calculation indicates the direction with the highest correlation among the pixel directions of the upper and lower lines centering on the interpolation pixel.
オフセット値Dofは、最終的に斜め判定値が垂直方向になりやすくする判定結果となるように与えればよく、例えば、垂直方向差分値D2に対して減算するように与えても良い。 The offset value Dof may be given so that the oblique judgment value finally becomes a judgment result that tends to be in the vertical direction. For example, the offset value Dof may be given to be subtracted from the vertical direction difference value D2.
また、この斜め判定回路の構成はごく簡素な一例であり、斜め判定信号Ddが補間画素を中心とした上下ラインの画素方向から算出されることを示したものである。 Further, the configuration of the oblique determination circuit is a very simple example, and shows that the oblique determination signal Dd is calculated from the pixel directions of the upper and lower lines with the interpolation pixel as the center.
従って、各斜め方向差分値ライン間差分値Dx(xは任意の数字)、また、それらを利用した斜め判定信号Ddの算出方法を限定するものではない。
ライン補間回路5は、たとえば図8に示すような構成となっている。また、各信号の物理的な位置関係は、動き判定回路の説明の図3及び斜め判定回路の説明の図6に示してある。
Therefore, the calculation method of each diagonal direction difference value line difference value Dx (x is an arbitrary number) and the diagonal determination signal Dd using them is not limited.
The line interpolation circuit 5 is configured as shown in FIG. 8, for example. The physical positional relationship of each signal is shown in FIG. 3 for explaining the motion judging circuit and FIG. 6 for explaining the oblique judging circuit.
入力されたインターレース映像信号Siは、ライン遅延素子401で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
1ライン遅延信号SiAは、遅延素子502、503で順次1画素単位に遅延され、それぞれSiA2、SiA1を出力する。現在の画素信号はSiA3とされる。
The one-line delay signal SiA is sequentially delayed by one pixel unit by the
現ライン信号SiCは、遅延素子504、505で順次1画素単位に遅延され、それぞれSiC2、SiC1を出力する。現在の画素信号はSiC3とされる。
The current line signal SiC is sequentially delayed by one pixel unit by the
加算器506は、SiA1及びSiC3との平均値を演算し、Siフィールド内の補間画素位置に対する斜め方向補間値P1を画素単位で算出する。
The
減算器507は、SiA2及びSiC2との平均値を演算し、Siフィールド内の補間画素位置に対する垂直方向補間値P2を画素単位で算出する。
The
減算器508は、SiA3及びSiC1との平均値を演算し、Siフィールド内の補間画素位置に対する斜め方向補間値P3を画素単位で算出する。
The
合成回路509は、各補間値P1、P2、P3を、斜め判定信号Ddに従って1つ選択し、Siフィールド内補間信号SiBを出力する。
The
なおこの合成回路はセレクタである必然性はなく、斜め判定信号が各補間画素の重み付けを示すように出力すれば、各補間値P1、P2、P3を重み付けして
SiB=D1・P1+D2・P2+D3・P3
のように合成することも可能である。
Note that this combining circuit is not necessarily a selector, and if the oblique determination signal is output so as to indicate the weight of each interpolation pixel, each interpolation value P1, P2, P3 is weighted and SiB = D1 · P1 + D2 · P2 + D3 · P3
It is also possible to synthesize.
補間回路510は、Siフィールド内補間信号SiB及びSmフィールドのライン信号SmBを、動き判定信号Dmに従って重み付けして、補間ライン信号SBを
SB=Dm・SiB+(1−Dm)・SmB(ただしDm≦1)
のように画素単位に合成する。
The
As shown in FIG.
Dmがゼロであれば動き判定は完全静止であり、補間ライン信号SBはSmフィールド値そのもので行われることになる。 If Dm is zero, the motion determination is completely stationary, and the interpolation line signal SB is performed with the Sm field value itself.
線順次化回路511は、例えば図9のような構成をとる。信号のタイミングについては、図10に示している。文中のカッコ内のアルファベットは、図10のものと一致している。
The line
なお、ラインメモリ5111、5112は、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも1ライン分のデータを保持できる容量を持つデュアルポートラインメモリ(図10ではLM1、LM2と表記)である。
The
インターレース信号の水平同期信号HDi(A)は書き込み制御回路5113に入力され、書き込み制御回路5113は、インターレースの1ライン期間で1ラインのデータを順次書き込むようにアドレスAwを発生し、ラインメモリ5111,5112にそれぞれSiフィールドのライン信号SiC(B)、Smフィールドの補間信号SB(C)を保持する(D)、(E)。
The horizontal synchronization signal HDi (A) of the interlace signal is input to the write control circuit 5113, and the write control circuit 5113 generates an address Aw so that one line of data is sequentially written in one interlace line period, and the
この時、書き込み制御回路5113はインターレース信号のドットクロック周期で動作しているので、インターレースの1ライン期間で、ラインメモリ5111,5112にそれぞれSiフィールドのライン信号SiC(B)、Smフィールドの補間ライン信号SB(C)の1ライン分のデータをすべて書き込むことができる。 At this time, since the write control circuit 5113 operates in the dot clock cycle of the interlace signal, the line signals 5111 and 5112 are respectively supplied to the line signals 5111 and 5112 in the interlace line line. All the data for one line of the signal SB (C) can be written.
ノンインターレース信号の水平同期信号HDp(F)は読み出し制御回路5114に入力され、読み出し制御回路5114は、ノンインターレースの1ライン期間で1ラインのデータを、ラインメモリ5111、5112で交互に順次読み出すようにアドレスArを発生し、ラインメモリ5111,5112からそれぞれSiフィールドのライン信号SiC(G)、Smフィールドの補間信号SB(H)を間欠的に読み出す。
The horizontal synchronization signal HDp (F) of the non-interlace signal is input to the
この時、読み出し制御回路5114はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作しているので、ノンインターレースの1ライン期間で、ラインメモリ5111のSiフィールドのライン信号SiC(B)、またはラインメモリ5112のSmフィールドの補間ライン信号SB(C)のいずれかの1ライン分のデータをすべて読み出すことができる。
At this time, since the
セレクタ5115は、ラインメモリ5111,5112からそれぞれSiフィールドのライン信号SiC(G)、Smフィールドの補間信号SB(H)をノンインターレースで順序が正しくなるように切り替えて、ノンインターレース信号Spを出力する。
The
拡大縮小回路6は、たとえば図11に示すような構成となっている。信号のタイミングについては、図12及び図13に示している。文中のカッコ内のアルファベットは、図12のものと一致している。 The enlargement / reduction circuit 6 has a configuration as shown in FIG. 11, for example. Signal timing is shown in FIGS. The alphabets in parentheses in the sentence are the same as those in FIG.
ノンインターレース信号Spは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも1ライン分のデータを保持できる容量を持つデュアルポートラインメモリ601に入力される。
The non-interlace signal Sp is input to the dual
ノンインターレース信号の水平同期信号HDpは書き込み制御回路602に入力され、書き込み制御回路602は、ノンインターレースの1ライン期間で1ラインのデータを順次書き込むようにアドレスAwh1を発生し、ラインメモリ601にノンインターレース信号Spを保持する。
The horizontal synchronization signal HDp of the non-interlace signal is input to the write control circuit 602. The write control circuit 602 generates an address Awh1 so that one line of data is sequentially written in one line period of non-interlace, and the non-interlace signal HDp is stored in the
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czhは読み出し制御回路603に入力され、読み出し制御回路603は、アドレスArh1の初期値の設定により、ラインの任意の一部を水平方向に切り出すとともに、水平の倍率係数Czhによって定まる所定のパターンでアドレスArh1を画素単位でホールドし、ノンインターレースの1ライン期間で1ライン幅のデータを読み出すようにアドレスArh1を発生し、ラインメモリ601からノンインターレース信号SpBを読み出す。
The non-interlaced signal horizontal synchronization signal HDp and the horizontal magnification factor Czh are input to the
水平の倍率係数Czhはホールド制御回路605に入力され、水平の倍率係数Czhによって定まる所定のパターンでホールド制御信号Chhを発生する。このパターンは、前記読み出し制御回路603が内部で生成するパターンと同一である。
The horizontal magnification coefficient Czh is input to the hold control circuit 605, and a hold control signal Chh is generated in a predetermined pattern determined by the horizontal magnification coefficient Czh. This pattern is the same as the pattern generated internally by the
ノンインターレース信号SpBは、ホールド制御可能な遅延素子604に入力され、遅延素子604はホールド制御信号Chhに従ってノンインターレース信号SpBをホールドしながら画素単位の遅延信号SpAを順次出力する。
The non-interlace signal SpB is input to a
なお、読み出し制御回路603及びホールド回路605が画素単位のホールド機能を有効化するのは、水平方向に拡大処理を行う時だけである。
Note that the
ノンインターレース信号SpB、遅延信号SpA及び水平の倍率係数Czhは、
Sph=(SpA−SpB)・k+SpB(kはCzh中の重心値)
で表される線形補間演算が行われるように、減算器606、乗算器607、加算器608で演算され、補間画素信号Sphを出力する。
The non-interlace signal SpB, the delay signal SpA and the horizontal magnification factor Czh are
Sph = (SpA−SpB) · k + SpB (k is the center of gravity value in Czh)
Is calculated by a
補間画素信号Sphは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも1ライン分のデータを保持できる容量を持つデュアルポートラインメモリ609に入力される。
The interpolated pixel signal Sph is input to a dual
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czhは書き込み制御回路610に入力され、書き込み制御回路610は、水平の倍率係数Czhによって定まる所定のパターンでアドレスAwh2をホールドし、ノンインターレースの1ライン期間で1ライン幅のデータを書き込むようにアドレスAwh2を発生し、ラインメモリ609に補間画素信号Sphを保持する。
The horizontal synchronization signal HDp of the non-interlace signal and the horizontal magnification factor Czh are input to the write control circuit 610, and the write control circuit 610 holds the address Awh2 in a predetermined pattern determined by the horizontal magnification factor Czh, and the
ノンインターレース信号の水平同期信号HDpは読み出し制御回路611に入力され、読み出し制御回路611は、ノンインターレースの1ライン期間で1ライン幅のデータを読み出すように順次アドレスArh2を発生し、ラインメモリ609からノンインターレース信号Sph’を読み出す。
The horizontal synchronization signal HDp of the non-interlace signal is input to the read control circuit 611. The read control circuit 611 sequentially generates the address Arh2 so as to read the data of one line width in one non-interlace one line period, and from the
なお、書き込み制御回路610が画素単位のアドレスホールド機能を有効化するのは、水平方向に縮小処理を行う時だけである。 Note that the write control circuit 610 activates the address hold function for each pixel only when the reduction process is performed in the horizontal direction.
ノンインターレース信号Sph’は、少なくとも1フィールド分のデータを保持できる容量を持つメモリ612に入力される。 The non-interlace signal Sph 'is input to a memory 612 having a capacity capable of holding data for at least one field.
ノンインターレース信号の水平同期信号HDpは書き込み制御回路613に入力され、書き込み制御回路613は、ノンインターレースの1ライン期間で1ラインのデータを順次書き込むようにアドレスAwv1を発生し、メモリ612にノンインターレース信号Sph’を保持する。
The horizontal synchronization signal HDp of the non-interlace signal is input to the
ノンインターレース信号の水平同期信号HDp及び垂直の倍率係数Czvは読み出し制御回路614に入力され、読み出し制御回路614は、アドレスArv1の初期値の設定により、フィールドの任意の一部を垂直方向に切り出すとともに、垂直の倍率係数Czvによって定まる所定のパターンでアドレスArv1をライン単位でホールドし、ノンインターレースの1フィールド期間で1フィールドラインのデータを読み出すようにアドレスArv1を発生し、メモリ612からノンインターレース信号Sp2を読み出す。
The non-interlaced signal horizontal synchronization signal HDp and the vertical magnification factor Czv are input to the
垂直の倍率係数Czvはホールド制御回路616に入力され、垂直の倍率係数Czvによって定まる所定のパターンでホールド制御信号Chvを発生する。このパターンは、前記読み出し制御回路614が内部で生成するパターンと同一である。
The vertical magnification coefficient Czv is input to the
ノンインターレース信号Sp2は、ラインメモリ615に入力され、ラインメモリ615はホールド制御信号Chvに従ってノンインターレース信号Sp2をライン単位でホールドしながら画素単位の遅延信号Sp2を順次出力する。
The non-interlace signal Sp2 is input to the
なお、読み出し制御回路614及びホールド回路616がライン単位のホールド機能を有効化するのは、垂直方向に拡大処理を行う時だけである。
Note that the
ノンインターレース信号Sp2、遅延信号Sp1及び水平の倍率係数Czvは、
Spv=(Sp1−Sp2)・k+Sp2(kはCzv中の重心値)
で表される線形補間演算が行われるように、減算器617、乗算器618、加算器619で演算され、補間画素信号Spvを出力する。
The non-interlace signal Sp2, the delay signal Sp1, and the horizontal magnification factor Czv are:
Spv = (Sp1-Sp2) · k + Sp2 (k is the center of gravity value in Czv)
Is calculated by a
補間画素信号Spvは少なくとも1フィールド分のデータを保持できる容量を持つメモリ620に入力される。
The interpolated pixel signal Spv is input to a
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czvは書き込み制御回路621に入力され、書き込み制御回路621は、水平の倍率係数Czvによって定まる所定のパターンでアドレスAwv2をホールドし、ノンインターレースの1フィールド期間で1フィールドラインのデータを書き込むようにアドレスAwv2を発生し、メモリ620に補間画素信号Spvを保持する。
The horizontal synchronization signal HDp of the non-interlace signal and the horizontal magnification coefficient Czv are input to the
ノンインターレース信号の水平同期信号HDp及びインターレース信号の水平同期信号HDiは読み出し制御回路622に入力される。
The non-interlace signal horizontal synchronization signal HDp and the interlace signal horizontal synchronization signal HDi are input to the
読み出し制御回路622は、出力がノンインターレースの場合は、ノンインターレース信号の水平同期信号HDpに基づき、ノンインターレースの1フレーム期間で1フレームラインのデータを読み出すように順次アドレスArv2を発生し、メモリ620からノンインターレース信号Srを読み出す。
When the output is non-interlaced, the
読み出し制御回路622は、出力がインターレースの場合は、インターレース信号の水平同期信号HDiに基づき、インターレースの1フィールド期間で1フィールドラインのデータを読み出すように順次アドレスArv2を発生し、メモリ620からインターレース信号Srを読み出す。
When the output is interlaced, the
なお、書き込み制御回路621がライン単位のアドレスホールド機能を有効化するのは、垂直方向に縮小処理を行う時だけである。
Note that the
このようにして得られた映像信号Srは、ノンインターレース信号の場合は、動き適応及び斜め適応処理による高精細なIP変換が行われたノンインターレース信号であると同時に、電子ズームによる拡大縮小率に応じて目立ちやすくなる、IP変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質なノンインターレース信号を得ることができる。 In the case of a non-interlace signal, the video signal Sr obtained in this way is a non-interlace signal that has been subjected to high-definition IP conversion by motion adaptation and oblique adaptation processing, and at the same time has an enlargement / reduction ratio by electronic zoom. Accordingly, image quality deterioration due to IP conversion misjudgment that becomes conspicuous accordingly can be suitably suppressed, and as a result, a high-quality non-interlace signal can always be obtained.
映像信号Srがインターレース信号の場合は、拡大縮小回路6でノンインターレース信号を再びインターレース信号にするように、補間フィールド画像の垂直方向の位相をずらして補間演算することで、高精細なIP変換が行われたノンインターレース信号から、電子ズームによる拡大縮小率に応じて目立ちやすくなる、IP変換の誤判定による画質劣化を好適に抑制しつつ、フレーム画像からフィールド画像を補間演算することができ、結果として常に高画質なインターレース信号を得ることができる。 When the video signal Sr is an interlaced signal, high-definition IP conversion can be performed by shifting the vertical phase of the interpolated field image so that the non-interlaced signal is converted to an interlaced signal again by the enlargement / reduction circuit 6. The field image can be interpolated from the frame image while suitably suppressing deterioration in image quality due to IP conversion misjudgment, which becomes more conspicuous according to the enlargement / reduction ratio by electronic zoom, from the non-interlaced signal that has been performed. As a result, a high-quality interlace signal can always be obtained.
本発明の第2の実施形態についての説明をする。図12は、本発明に好適な映像信号処理ブロック図の例である。本発明の第1の実施形態と共通するものには、同じ番号が振ってある。 The second embodiment of the present invention will be described. FIG. 12 is an example of a video signal processing block diagram suitable for the present invention. The same numbers are assigned to those common to the first embodiment of the present invention.
入力端子1から入力されたインターレース映像信号Siは、メモリ2に入力されて、1フィールド期間遅延され、メモリ2からフィールド遅延信号Smとして出力される。
The interlaced video signal Si input from the
動き判定回路3は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、垂直の倍率係数Czvが入力され、動き判定処理がなされた後、動き判定信号Dmを出力する。
The
斜め判定回路4は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、垂直の倍率係数Czvが入力され、斜め判定処理がなされた後、斜め判定信号Ddを出力する。
The
ライン補間回路5は、インターレース映像信号Si及びフィールド遅延信号Smが入力されるとともに、動き判定信号Dm及び斜め判定信号Ddが入力され、現在の走査線(現フィールド)であるSiに対する補間走査線(補間フィールド)を、動き判定信号Dm及び斜め判定信号Ddに従って補間画素位置毎に補間演算し、インターレース信号の水平同期信号HDi及びノンインターレース信号の水平同期信号HDpでタイミング制御を行いながら、ノンインターレース映像信号を現フィールド信号SiCと補間フィールド信号SBとして、各々順次出力する。 The line interpolation circuit 5 receives the interlaced video signal Si and the field delay signal Sm, and also receives the motion determination signal Dm and the diagonal determination signal Dd, and the interpolation scanning line (Si for the current scanning line (current field)) ( The interpolated field) is interpolated for each interpolated pixel position in accordance with the motion determination signal Dm and the diagonal determination signal Dd, and the timing control is performed with the horizontal synchronization signal HDi of the interlace signal and the horizontal synchronization signal HDp of the non-interlace signal. The signals are sequentially output as current field signal SiC and interpolated field signal SB.
メモリ9は、メモリ制御回路10がインターレース信号の水平同期信号HDi及びノンインターレース信号の水平同期信号HDpに基づき書き込みアドレスAw及び読み出しアドレスArを制御し、現フィールド信号SiCと補間フィールド信号SBを、ノンインターレースフレームとして保持し、ノンインターレース信号Spを出力する。
In the
拡大縮小回路6は、ノンインターレース映像信号Spに対して水平の倍率係数Czh及び垂直の倍率係数Czvに基づき、水平方向及び垂直方向に拡大縮小演算を行い、インターレース信号の水平同期信号HDi及びノンインターレース信号の水平同期信号HDpでタイミング制御を行いながら、所定の画像サイズ、走査方式の映像信号Srを出力する。 The enlargement / reduction circuit 6 performs an enlargement / reduction operation in the horizontal direction and the vertical direction based on the horizontal magnification coefficient Czh and the vertical magnification coefficient Czv with respect to the non-interlaced video signal Sp, and performs the horizontal synchronization signal HDi of the interlace signal and the non-interlace signal. A video signal Sr having a predetermined image size and scanning method is output while performing timing control with the horizontal synchronizing signal HDp.
この時、マイコン7から拡大縮小の指示を受けた倍率係数発生回路8は、指示された拡大縮小率に応じて水平の倍率係数Czh及び垂直の倍率係数Czvを画素単位に発生し、動き判定回路3、斜め判定回路4及びメモリ制御回路10に垂直の倍率係数Czvを入力し、拡大縮小回路6に水平の倍率係数Czh及び垂直の倍率係数Czvを入力する。
At this time, the magnification
水平の倍率係数Czh及び垂直の倍率係数Czvには、それぞれの補間方向に対する補間位置の重心、参照する原サンプルの移動量などの、補間演算に必要な情報が含まれている。 The horizontal magnification coefficient Czh and the vertical magnification coefficient Czv include information necessary for the interpolation calculation, such as the center of gravity of the interpolation position in each interpolation direction and the movement amount of the original sample to be referenced.
次に、倍率発生回路8の出力である水平の倍率係数Czh及び垂直の倍率係数Czvによる各回路構成及びその制御について、詳しく説明する。
Next, each circuit configuration and control based on the horizontal magnification coefficient Czh and the vertical magnification coefficient Czv which are outputs of the
動き判定回路3は、たとえば図2に示すような構成となっている。また、各信号の物理的な位置関係は、図3に示してある。
The
入力されたインターレース映像信号Siは、ライン遅延素子301で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
減算器302は、SiA及びSiCとの差分を演算し、絶対値回路303で絶対値として、Siフィールド内のライン間差分値Egvを画素単位で算出する。
The
加算器304は、SiA及びSiCとの平均値を演算し、減算器305はSmフィールドのライン信号SmBとの差分を演算し、絶対値回路306で絶対値として、補間ライン位置におけるSmフィールドとSiフィールドとのフィールド間差分値Fddを画素単位で算出する。
The
垂直の倍率係数Czvは、オフセット回路307に入力される。オフセット回路307は、例えば図4に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Czvが縮小領域である時はオフセット値Dofはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
The vertical magnification coefficient Czv is input to the offset
フィールド間差分値Fddはオフセット値Dofが加算器308で加算されてFdd’とされ、ライン間差分値Egvとともに、比較回路309に入力される。
比較回路309では、動き判定信号Dmを
Dm=Fdd’/Edv(ただしDm≦1でリミット)
で求め、多値の係数として出力する。
The inter-field difference value Fdd is added to the offset value Dof by the
In the
And output as a multi-valued coefficient.
このような演算で出力された動き判定信号Dmは、値が大きければ大きいほどフィールド間の相関が低いことを示しており、動き部分であると判定する。逆に、値が小さければ小さいほどフィールド間の相関が高いことを示しており、静止部分であると判定する。 The motion determination signal Dm output by such calculation indicates that the larger the value is, the lower the correlation between the fields is, and it is determined that the motion portion. Conversely, the smaller the value is, the higher the correlation between the fields is, and it is determined that it is a stationary part.
オフセット値Dofは、最終的に動き判定値が動きよりの判定結果となるように与えればよく、例えば、ライン間差分値Egvに対して減算するように与えても良いし、動き判定信号Dmに加算するように与えても良い。 The offset value Dof may be given so that the motion determination value finally becomes a determination result based on motion. For example, the offset value Dof may be given so as to be subtracted from the inter-line difference value Egv. You may give so that it may add.
また、この動き判定回路の構成はごく簡素な一例であり、動き判定信号Dmがライン間差分値Egv、フィールド間差分値Fddから算出されることを示したものである。 The configuration of the motion determination circuit is a very simple example and shows that the motion determination signal Dm is calculated from the inter-line difference value Egv and the inter-field difference value Fdd.
従って、ライン間差分値Egv、フィールド間差分値Fddの算出方法、また、それらを利用した動き判定信号Dmの算出方法を限定するものではない。 Therefore, the calculation method of the inter-line difference value Egv and the inter-field difference value Fdd, and the calculation method of the motion determination signal Dm using them are not limited.
斜め判定回路3は、たとえば図5に示すような構成となっている。また、各信号の物理的な位置関係は、図6に示してある。
The
入力されたインターレース映像信号Siは、ライン遅延素子401で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
1ライン遅延信号SiAは、遅延素子402、403で順次1画素単位に遅延され、それぞれSiA2、SiA1を出力する。現在の画素信号はSiA3とされる。
The one-line delay signal SiA is sequentially delayed by one pixel unit by the
現ライン信号SiCは、遅延素子404、405で順次1画素単位に遅延され、それぞれSiC2、SiC1を出力する。現在の画素信号はSiC3とされる。
The current line signal SiC is sequentially delayed by one pixel unit by the
減算器406は、SiA1及びSiC3との差分を演算し、絶対値回路407で絶対値として、Siフィールド内の補間画素位置に対する斜め方向差分値D1を画素単位で算出する。
The
減算器408は、SiA2及びSiC2との差分を演算し、絶対値回路409で絶対値として、Siフィールド内の補間画素位置に対する垂直方向差分値D2を画素単位で算出する。
The
減算器410は、SiA3及びSiC1との差分を演算し、絶対値回路411で絶対値として、Siフィールド内の補間画素位置に対する斜め方向差分値D3を画素単位で算出する。
The
垂直の倍率係数Czvは、オフセット回路412に入力される。オフセット回路412は、例えば図7に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Czvが縮小領域である時はオフセット値Dofはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
The vertical magnification coefficient Czv is input to the offset
斜め方向差分値D1及び斜め方向差分値D3はオフセット値Dofが加算器413、414で加算されてそれぞれD1’、D3’とされ、垂直方向差分値D2とともに、比較回路415に入力される。
The oblique direction difference value D1 and the oblique direction difference value D3 are added to the offset value Dof by the
比較回路415では、斜め判定信号Ddを
Dd=D1’、D2、D3’のうち最小のもの
で求め、方向を示す多値の係数として出力する。これはあくまで、Ddを算出する方法の一例にすぎない。例えばそれぞれの差分値をそのまま出力するなど、より多値な表現も考えられる。
The comparison circuit 415 obtains the diagonal determination signal Dd with the smallest one of Dd = D1 ′, D2, and D3 ′, and outputs it as a multivalued coefficient indicating the direction. This is merely an example of a method for calculating Dd. For example, a multi-value expression such as outputting each difference value as it is can be considered.
このような演算で出力された斜め判定信号Ddは補間画素を中心とした上下ラインの画素方向のうち、相関がもっとも高い方向を示している。 The oblique determination signal Dd output by such calculation indicates the direction with the highest correlation among the pixel directions of the upper and lower lines centering on the interpolation pixel.
オフセット値Dofは、最終的に斜め判定値が垂直方向になりやすくする判定結果となるように与えればよく、例えば、垂直方向差分値D2に対して減算するように与えても良い。 The offset value Dof may be given so that the oblique judgment value finally becomes a judgment result that tends to be in the vertical direction. For example, the offset value Dof may be given so as to be subtracted from the vertical direction difference value D2.
また、この斜め判定回路の構成はごく簡素な一例であり、斜め判定信号Ddが補間画素を中心とした上下ラインの画素方向から算出されることを示したものである。 Further, the configuration of the oblique determination circuit is a very simple example, and shows that the oblique determination signal Dd is calculated from the pixel directions of the upper and lower lines with the interpolation pixel as the center.
従って、各斜め方向差分値ライン間差分値Dx(xは任意の数字)、また、それらを利用した斜め判定信号Ddの算出方法を限定するものではない。
ライン補間回路5は、たとえば図8に示すような構成となっている。また、各信号の物理的な位置関係は、動き判定回路の説明の図3及び斜め判定回路の説明の図6に示してある。
Therefore, the calculation method of each diagonal direction difference value line difference value Dx (x is an arbitrary number) and the diagonal determination signal Dd using them is not limited.
The line interpolation circuit 5 is configured as shown in FIG. 8, for example. The physical positional relationship of each signal is shown in FIG. 3 for explaining the motion judging circuit and FIG. 6 for explaining the oblique judging circuit.
入力されたインターレース映像信号Siは、ライン遅延素子401で1ライン遅延されたSiA及び現ライン信号SiCとされる。
The input interlaced video signal Si is made into SiA delayed by one line by the
1ライン遅延信号SiAは、遅延素子502、503で順次1画素単位に遅延され、それぞれSiA2、SiA1を出力する。現在の画素信号はSiA3とされる。
The one-line delay signal SiA is sequentially delayed by one pixel unit by the
現ライン信号SiCは、遅延素子504、505で順次1画素単位に遅延され、それぞれSiC2、SiC1を出力する。現在の画素信号はSiC3とされる。
The current line signal SiC is sequentially delayed by one pixel unit by the
加算器506は、SiA1及びSiC3との平均値を演算し、Siフィールド内の補間画素位置に対する斜め方向補間値P1を画素単位で算出する。
The
減算器507は、SiA2及びSiC2との平均値を演算し、Siフィールド内の補間画素位置に対する垂直方向補間値P2を画素単位で算出する。
The
減算器508は、SiA3及びSiC1との平均値を演算し、Siフィールド内の補間画素位置に対する斜め方向補間値P3を画素単位で算出する。
The
合成回路509は、各補間値P1、P2、P3を、斜め判定信号Ddに従って1つ選択し、Siフィールド内補間信号SiBを出力する。
The
なおこの合成回路はセレクタである必然性はなく、斜め判定信号が各補間画素の重み付けを示すように出力すれば、各補間値P1、P2、P3を重み付けして
SiB=D1・P1+D2・P2+D3・P3
のように合成することも可能である。
Note that this combining circuit is not necessarily a selector, and if the oblique determination signal is output so as to indicate the weight of each interpolation pixel, each interpolation value P1, P2, P3 is weighted and SiB = D1 · P1 + D2 · P2 + D3 · P3
It is also possible to synthesize.
補間回路510は、Siフィールド内補間信号SiB及びSmフィールドのライン信号SmBを、動き判定信号Dmに従って重み付けして、補間ライン信号SBを
SB=Dm・SiB+(1−Dm)・SmB(ただしDm≦1)
のように画素単位に合成する。
The
As shown in FIG.
Dmがゼロであれば動き判定は完全静止であり、補間ライン信号SBはSmフィールド値そのもので行われることになる。 If Dm is zero, the motion determination is completely stationary, and the interpolation line signal SB is performed with the Sm field value itself.
最終的にライン補間回路5は、補間ライン信号SB及び現ライン信号SiCを同時に出力する。 Finally, the line interpolation circuit 5 outputs the interpolation line signal SB and the current line signal SiC simultaneously.
なお、ライン補間回路5は、本発明の第1の実施例と同じ構成をとることもできるが、この実施例では後述するメモリ制御回路9で線順次化回路と等価な動作が可能であり、結果線順次化回路を省略することができるため、ハードウェア規模の削減に有利である。
The line interpolation circuit 5 can have the same configuration as that of the first embodiment of the present invention, but in this embodiment, the
メモリ9及びメモリ制御回路10は、例えば図16のような構成をとる。信号のタイミングについては、図17に示している。文中のカッコ内のアルファベットは、図17のものと一致している。
The
なお、メモリ9は、少なくとも1フレーム分のデータを保持できる容量を持つ。
The
インターレース信号の水平同期信号HDi(A)は書き込み制御回路1001に入力され、書き込み制御回路1001は、インターレースの1ライン期間で補間ライン信号SB及び現ライン信号SiCの2ライン分のデータを、上下ペアにして順次書き込むようにアドレスAwを発生し、メモリ9にそれぞれSiC(B)、SB(C)をフレームイメージにして保持する(D)、(E)。
The horizontal synchronization signal HDi (A) of the interlace signal is input to the
この時、書き込み制御回路1001はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作し、走査線の上下に相当するアドレスをクロック周期で時分割に切り替えているので、インターレースの1ライン期間で、メモリ9にそれぞれSiフィールドのライン信号SiC(B)、Smフィールドの補間ライン信号SB(C)の2ライン分のデータをすべて書き込むことができる。
At this time, the
ノンインターレース信号の水平同期信号HDp(F)は読み出し制御回路5114に入力され、読み出し制御回路1002は、ノンインターレースの1ライン期間で1ラインのデータを順次読み出すようにアドレスArを発生し、メモリ9からノンインターレース信号Spを読み出す(J)。
The horizontal synchronization signal HDp (F) of the non-interlace signal is input to the
この時、読み出し制御回路1002はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作しているので、ノンインターレースの1ライン期間で、メモリ9の1ライン分のデータをすべて読み出すことができる。
At this time, since the
拡大縮小回路6は、たとえば図11に示すような構成となっている。信号のタイミングについては、図12及び図13に示している。文中のカッコ内のアルファベットは、図12のものと一致している。 The enlargement / reduction circuit 6 has a configuration as shown in FIG. 11, for example. Signal timing is shown in FIGS. The alphabets in parentheses in the sentence are the same as those in FIG.
ノンインターレース信号Spは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも1ライン分のデータを保持できる容量を持つデュアルポートラインメモリ601に入力される。
The non-interlace signal Sp is input to the dual
ノンインターレース信号の水平同期信号HDpは書き込み制御回路602に入力され、書き込み制御回路602は、ノンインターレースの1ライン期間で1ラインのデータを順次書き込むようにアドレスAwh1を発生し、ラインメモリ601にノンインターレース信号Spを保持する。
The horizontal synchronization signal HDp of the non-interlace signal is input to the write control circuit 602. The write control circuit 602 generates an address Awh1 so that one line of data is sequentially written in one line period of non-interlace, and the non-interlace signal HDp is stored in the
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czhは読み出し制御回路603に入力され、読み出し制御回路603は、アドレスArh1の初期値の設定により、ラインの任意の一部を水平方向に切り出すとともに、水平の倍率係数Czhによって定まる所定のパターンでアドレスArh1を画素単位でホールドし、ノンインターレースの1ライン期間で1ライン幅のデータを読み出すようにアドレスArh1を発生し、ラインメモリ601からノンインターレース信号SpBを読み出す。
The non-interlaced signal horizontal synchronization signal HDp and the horizontal magnification factor Czh are input to the
水平の倍率係数Czhはホールド制御回路605に入力され、水平の倍率係数Czhによって定まる所定のパターンでホールド制御信号Chhを発生する。このパターンは、前記読み出し制御回路603が内部で生成するパターンと同一である。
The horizontal magnification coefficient Czh is input to the hold control circuit 605, and a hold control signal Chh is generated in a predetermined pattern determined by the horizontal magnification coefficient Czh. This pattern is the same as the pattern generated internally by the
ノンインターレース信号SpBは、ホールド制御可能な遅延素子604に入力され、遅延素子604はホールド制御信号Chhに従ってノンインターレース信号SpBをホールドしながら画素単位の遅延信号SpAを順次出力する。
The non-interlace signal SpB is input to a
なお、読み出し制御回路603及びホールド回路605が画素単位のホールド機能を有効化するのは、水平方向に拡大処理を行う時だけである。
Note that the
ノンインターレース信号SpB、遅延信号SpA及び水平の倍率係数Czhは、
Sph=(SpA−SpB)・k+SpB(kはCzh中の重心値)
で表される線形補間演算が行われるように、減算器606、乗算器607、加算器608で演算され、補間画素信号Sphを出力する。
The non-interlace signal SpB, the delay signal SpA and the horizontal magnification factor Czh are
Sph = (SpA−SpB) · k + SpB (k is the center of gravity value in Czh)
Is calculated by a
補間画素信号Sphは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも1ライン分のデータを保持できる容量を持つデュアルポートラインメモリ609に入力される。
The interpolated pixel signal Sph is input to a dual
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czhは書き込み制御回路610に入力され、書き込み制御回路610は、水平の倍率係数Czhによって定まる所定のパターンでアドレスAwh2をホールドし、ノンインターレースの1ライン期間で1ライン幅のデータを書き込むようにアドレスAwh2を発生し、ラインメモリ609に補間画素信号Sphを保持する。
The horizontal synchronization signal HDp of the non-interlace signal and the horizontal magnification factor Czh are input to the write control circuit 610, and the write control circuit 610 holds the address Awh2 in a predetermined pattern determined by the horizontal magnification factor Czh, and the
ノンインターレース信号の水平同期信号HDpは読み出し制御回路611に入力され、読み出し制御回路611は、ノンインターレースの1ライン期間で1ライン幅のデータを読み出すように順次アドレスArh2を発生し、ラインメモリ609からノンインターレース信号Sph’を読み出す。
The horizontal synchronization signal HDp of the non-interlace signal is input to the read control circuit 611. The read control circuit 611 sequentially generates the address Arh2 so as to read the data of one line width in one non-interlace one line period, and from the
なお、書き込み制御回路610が画素単位のアドレスホールド機能を有効化するのは、水平方向に縮小処理を行う時だけである。 Note that the write control circuit 610 activates the address hold function for each pixel only when the reduction process is performed in the horizontal direction.
ノンインターレース信号Sph’は、少なくとも1フィールド分のデータを保持できる容量を持つメモリ612に入力される。 The non-interlace signal Sph 'is input to a memory 612 having a capacity capable of holding data for at least one field.
ノンインターレース信号の水平同期信号HDpは書き込み制御回路613に入力され、書き込み制御回路613は、ノンインターレースの1ライン期間で1ラインのデータを順次書き込むようにアドレスAwv1を発生し、メモリ612にノンインターレース信号Sph’を保持する。
The horizontal synchronization signal HDp of the non-interlace signal is input to the
ノンインターレース信号の水平同期信号HDp及び垂直の倍率係数Czvは読み出し制御回路614に入力され、読み出し制御回路614は、アドレスArv1の初期値の設定により、フィールドの任意の一部を垂直方向に切り出すとともに、垂直の倍率係数Czvによって定まる所定のパターンでアドレスArv1をライン単位でホールドし、ノンインターレースの1フィールド期間で1フィールドラインのデータを読み出すようにアドレスArv1を発生し、メモリ612からノンインターレース信号Sp2を読み出す。
The non-interlaced signal horizontal synchronization signal HDp and the vertical magnification factor Czv are input to the
垂直の倍率係数Czvはホールド制御回路616に入力され、垂直の倍率係数Czvによって定まる所定のパターンでホールド制御信号Chvを発生する。このパターンは、前記読み出し制御回路614が内部で生成するパターンと同一である。
The vertical magnification coefficient Czv is input to the
ノンインターレース信号Sp2は、ラインメモリ615に入力され、ラインメモリ615はホールド制御信号Chvに従ってノンインターレース信号Sp2をライン単位でホールドしながら画素単位の遅延信号Sp2を順次出力する。
The non-interlace signal Sp2 is input to the
なお、読み出し制御回路614及びホールド回路616がライン単位のホールド機能を有効化するのは、垂直方向に拡大処理を行う時だけである。
Note that the
ノンインターレース信号Sp2、遅延信号Sp1及び水平の倍率係数Czvは、
Spv=(Sp1−Sp2)・k+Sp2(kはCzv中の重心値)
で表される線形補間演算が行われるように、減算器617、乗算器618、加算器619で演算され、補間画素信号Spvを出力する。
The non-interlace signal Sp2, the delay signal Sp1, and the horizontal magnification factor Czv are:
Spv = (Sp1-Sp2) · k + Sp2 (k is the center of gravity value in Czv)
Is calculated by a
補間画素信号Spvは少なくとも1フィールド分のデータを保持できる容量を持つメモリ620に入力される。
The interpolated pixel signal Spv is input to a
ノンインターレース信号の水平同期信号HDp及び水平の倍率係数Czvは書き込み制御回路621に入力され、書き込み制御回路621は、水平の倍率係数Czvによって定まる所定のパターンでアドレスAwv2をホールドし、ノンインターレースの1フィールド期間で1フィールドラインのデータを書き込むようにアドレスAwv2を発生し、メモリ620に補間画素信号Spvを保持する。
The horizontal synchronization signal HDp of the non-interlace signal and the horizontal magnification coefficient Czv are input to the
ノンインターレース信号の水平同期信号HDp及びインターレース信号の水平同期信号HDiは読み出し制御回路622に入力され、読み出し制御回路622は、出力がノンインターレースの場合はノンインターレースの1フレーム期間で1フレームラインのデータを読み出すように順次アドレスArv2を発生し、出力がインターレースの場合はインターレースの1フィールド期間で1フィールドラインのデータを読み出すように順次アドレスArv2を発生し、メモリ620からインターレース信号Srを読み出す。
The non-interlaced signal horizontal synchronization signal HDp and the interlaced signal horizontal synchronization signal HDi are input to the
なお、書き込み制御回路621がライン単位のアドレスホールド機能を有効化するのは、垂直方向に縮小処理を行う時だけである。
Note that the
このようにして得られた映像信号Srは、ノンインターレース信号の場合は、動き適応及び斜め適応処理による高精細なIP変換が行われたノンインターレース信号であると同時に、電子ズームによる拡大縮小率に応じて目立ちやすくなる、IP変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質なノンインターレース信号を得ることができる。 In the case of a non-interlace signal, the video signal Sr obtained in this way is a non-interlace signal that has been subjected to high-definition IP conversion by motion adaptation and oblique adaptation processing, and at the same time has an enlargement / reduction ratio by electronic zoom. Accordingly, image quality deterioration due to IP conversion misjudgment that becomes conspicuous accordingly can be suitably suppressed, and as a result, a high-quality non-interlace signal can always be obtained.
映像信号Srがインターレース信号の場合は、拡大縮小回路6でノンインターレース信号を再びインターレース信号にするように、補間フィールド画像の垂直方向の位相をずらして補間演算することで、高精細なIP変換が行われたノンインターレース信号から、電子ズームによる拡大縮小率に応じて目立ちやすくなる、IP変換の誤判定による画質劣化を好適に抑制しつつ、フレーム画像からフィールド画像を補間演算することができ、結果として常に高画質なインターレース信号を得ることができる。 When the video signal Sr is an interlaced signal, high-definition IP conversion can be performed by shifting the vertical phase of the interpolated field image so that the non-interlaced signal is converted to an interlaced signal again by the enlargement / reduction circuit 6. The field image can be interpolated from the frame image while suitably suppressing deterioration in image quality due to IP conversion misjudgment, which becomes more conspicuous according to the enlargement / reduction ratio by electronic zoom, from the non-interlaced signal that has been performed. As a result, a high-quality interlace signal can always be obtained.
本発明の第3の実施形態についての説明をする。図14は、本発明に好適な映像信号処理ブロック図の例である。 The third embodiment of the present invention will be described. FIG. 14 is an example of a video signal processing block diagram suitable for the present invention.
本実施例は、前述した実施例1、2の応用システムであり、例えば図14のようなシステム構成をとるビデオカメラである。 The present embodiment is an application system of the first and second embodiments described above, and is a video camera having a system configuration as shown in FIG. 14, for example.
CCDなどの撮像素子141は、蓄積した電荷をビデオ信号のフィールドレート(例えば1/60秒)で電気信号として出力し、CDS回路142、AGC回路143、A/D変換器144を通してデジタル映像信号に変換される。
The
カメラ信号処理回路145は、入力されたデジタル信号に対して、色分離、ホワイトバランス、輪郭補償、ガンマ処理などのカメラ信号処理を施し、インターレース映像信号を出力する。
The camera
IP変換回路146は、入力されたインターレース映像信号を、上記実施例に基づいてノンインターレース映像信号に変換する。
The
拡大縮小処理回路147は、入力されたノンインターレース映像信号またはインターレース映像信号を、上記実施例に基づいて拡大または縮小処理し、テープ或いは半導体メモリに代表される記録媒体148に変換する。
The enlargement /
このようにして記録されたノンインターレース映像信号またはインターレース映像信号は、動き適応及び斜め適応処理による高精細なIP変換が行われ、電子ズームによる拡大縮小率に応じて、IP変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質な映像信号を記録することができる。 The non-interlaced video signal or the interlaced video signal recorded in this way is subjected to high-definition IP conversion by motion adaptation and diagonal adaptation processing, and the image quality due to IP conversion misjudgment according to the enlargement / reduction ratio by electronic zoom. Deterioration can be suitably suppressed, and as a result, a high-quality video signal can always be recorded.
本発明の第4の実施形態についての説明をする。図15は、本発明に好適な映像信号処理ブロック図の例である。 The fourth embodiment of the present invention will be described. FIG. 15 is an example of a video signal processing block diagram suitable for the present invention.
本実施例は、前述した実施例1、2の応用システムであり、例えば図15のようなシステム構成をとる再生装置である。 The present embodiment is an application system of the above-described first and second embodiments, and is a playback apparatus having a system configuration as shown in FIG. 15, for example.
テープ或いは半導体メモリに代表される記録媒体151は、記録した映像信号をビデオ信号のフィールドレート(例えば1/60秒)でデジタル信号を出力し、再生信号処理回路152に入力する。
A
再生信号処理回路152は、入力されたデジタル信号に対して、伸長処理、輪郭補償、などの再生信号処理を施し、インターレース映像信号を出力する。
The reproduction
IP変換回路153は、入力されたインターレース映像信号を、上記実施例に基づいてノンインターレース映像信号に変換する。
The
拡大縮小処理回路154は、入力されたノンインターレース映像信号またはインターレース映像信号を、上記実施例に基づいて拡大または縮小処理し、テレビモニタに代表される表示媒体155に変換する。
The enlargement /
このようにして記録されたノンインターレース映像信号またはインターレース映像信号は、動き適応及び斜め適応処理による高精細なIP変換が行われ、電子ズームによる拡大縮小率に応じて、IP変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質な映像信号を表示することができる。 The non-interlaced video signal or the interlaced video signal recorded in this way is subjected to high-definition IP conversion by motion adaptation and diagonal adaptation processing, and the image quality due to IP conversion misjudgment according to the enlargement / reduction ratio by electronic zoom. Deterioration can be suitably suppressed, and as a result, a high-quality video signal can always be displayed.
Si インターレース映像信号入力
HDi インターレース信号の水平同期信号
HDp ノンインターレース信号の水平同期信号
Czv 垂直の倍率係数
Czh 水平の倍率係数
Sp ノンインターレース映像信号出力
Sr 拡大縮小後の映像信号
Si Interlace video signal input HDi Interlace signal horizontal synchronization signal HDp Non-interlace signal horizontal synchronization signal Czv Vertical magnification factor Czh Horizontal magnification factor Sp Non-interlace video signal output Sr Video signal after enlargement / reduction
Claims (4)
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力することを特徴とする画像処理装置。 A memory having a capacity of at least one field that receives interlaced video signals interlaced and scanned in units of fields and sequentially delays the interlaced video signals in units of fields;
A motion determination circuit that performs motion determination of a video in a field in units of pixels from an input interlace signal and a video signal delayed by the memory, and outputs a motion determination coefficient;
A diagonal determination circuit that performs a pixel-by-pixel determination of a diagonal component of a video in a field from an input interlace signal and a video signal delayed by the memory, and outputs a diagonal determination coefficient;
A line interpolation circuit that performs an interpolating operation on a scanning line located between the scanning lines of the field in units of pixels from the motion determination coefficient and the oblique determination coefficient, and converts and outputs an interlaced video signal to a non-interlaced video signal;
An enlargement / reduction circuit that outputs the non-interlaced video signal output from the line interpolation circuit after being expanded or reduced in the horizontal and vertical directions;
In an image processing apparatus provided with a magnification coefficient generation circuit that generates horizontal and vertical magnification coefficients for interpolation calculation according to a magnification instructed from outside,
The enlargement / reduction circuit executes an enlargement / reduction process based on the horizontal and vertical magnification coefficients that are output from the magnification coefficient generation circuit, and the motion determination circuit and the oblique determination circuit correspond to the magnification coefficient. An image processing apparatus that outputs a motion determination coefficient and an oblique determination coefficient weighted to a determination result.
入力されたインターレース信号と前記第1のメモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記第1のメモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を保持する少なくとも1フレームの容量を持つ第2のメモリと、
前記第2のメモリの書き込み及び読み出しを制御するメモリ制御回路と、
前記第2のメモリから出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力し、さらにメモリ制御回路は前記倍率係数に応じてライン補間されたノンインターレース映像信号を保持する前記第2のメモリの書き込みあるいは読み出しの制御を行うことを特徴とする画像処理装置。 A first memory having a capacity of at least one field that receives an interlaced video signal that is interlaced and operated in units of fields, and that sequentially delays the interlaced video signal in units of fields;
A motion determination circuit that performs motion determination of a video in a field in units of pixels from the input interlace signal and the video signal delayed in the first memory, and outputs a motion determination coefficient;
An oblique determination circuit for performing an oblique component determination of an image in a field from an input interlace signal and an image signal delayed in the first memory in units of pixels, and outputting an oblique determination coefficient;
A line interpolation circuit that performs an interpolating operation on a scanning line located between the scanning lines of the field in units of pixels from the motion determination coefficient and the oblique determination coefficient, and converts and outputs an interlaced video signal to a non-interlaced video signal;
A second memory having a capacity of at least one frame for holding a non-interlaced video signal output from the line interpolation circuit;
A memory control circuit for controlling writing and reading of the second memory;
An enlarging / reducing circuit for enlarging or reducing the non-interlaced video signal output from the second memory in the horizontal and vertical directions;
In an image processing apparatus provided with a magnification coefficient generation circuit that generates horizontal and vertical magnification coefficients for interpolation calculation according to a magnification instructed from outside,
The enlargement / reduction circuit executes an enlargement / reduction process based on the horizontal and vertical magnification coefficients that are output from the magnification coefficient generation circuit, and the motion determination circuit and the oblique determination circuit correspond to the magnification coefficient. The motion determination coefficient and the diagonal determination coefficient weighted to the determination result are output, and the memory control circuit writes or reads the second memory that holds the non-interlaced video signal that is line-interpolated according to the magnification coefficient. An image processing apparatus that performs control.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005197355A JP2007019708A (en) | 2005-07-06 | 2005-07-06 | Image processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005197355A JP2007019708A (en) | 2005-07-06 | 2005-07-06 | Image processing apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007019708A true JP2007019708A (en) | 2007-01-25 |
Family
ID=37756490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005197355A Withdrawn JP2007019708A (en) | 2005-07-06 | 2005-07-06 | Image processing apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007019708A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012068905A (en) * | 2010-09-24 | 2012-04-05 | Seiko Epson Corp | Image processing apparatus, image processing method, and display device |
JP2012151754A (en) * | 2011-01-20 | 2012-08-09 | Nec Personal Computers Ltd | Information processing apparatus, information processing method, and program |
-
2005
- 2005-07-06 JP JP2005197355A patent/JP2007019708A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012068905A (en) * | 2010-09-24 | 2012-04-05 | Seiko Epson Corp | Image processing apparatus, image processing method, and display device |
JP2012151754A (en) * | 2011-01-20 | 2012-08-09 | Nec Personal Computers Ltd | Information processing apparatus, information processing method, and program |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4280614B2 (en) | Noise reduction circuit and method | |
JP4489033B2 (en) | Frame rate conversion device, pan / tilt determination device and video device | |
JP4861636B2 (en) | Image processing apparatus and image processing program | |
JP2005167887A (en) | Dynamic image format conversion apparatus and method | |
JP2000253365A (en) | Method and device for converting resolution | |
JP2008131244A (en) | Television receiver and video display method thereof | |
US20100123824A1 (en) | Signal processing apparatus, signal processing method, and program for signal processing | |
JP5241632B2 (en) | Image processing circuit and image processing method | |
JP2007019708A (en) | Image processing apparatus | |
JP3898546B2 (en) | Image scanning conversion method and apparatus | |
JP4179089B2 (en) | Motion estimation method for motion image interpolation and motion estimation device for motion image interpolation | |
JP2007288483A (en) | Image converting apparatus | |
JP2009212851A (en) | Scanning line interpolator and its control method | |
JP2005107437A (en) | Liquid crystal display device | |
JP4507841B2 (en) | Image signal processing apparatus and image signal processing method | |
JP4439603B2 (en) | Television receiver | |
JP2006217416A (en) | Imaging apparatus and control method thereof | |
JPH03101390A (en) | Image converter | |
JP2552558B2 (en) | Imaging device capable of electronically magnifying images | |
JP2003204528A (en) | Scanning line converter | |
JP2007104652A (en) | Image signal processing apparatus, image signal processing method, and program | |
JP2005006316A (en) | Scan converting apparatus and scan converting method | |
JPH0865639A (en) | Image processor | |
JP2002199265A (en) | Electronic zoom device and video camera | |
KR100224860B1 (en) | Vertical interpolation method and apparatus and still video formation method and apparatus using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |