JP4168500B2 - 半導体装置およびその実装方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその実装方法に関し、特に、マイクロ波、ミリ波レベルの高周波領域に使用される半導体装置に好適である。
【０００２】
【従来の技術】
従来より、半導体装置の相互接続にはワイヤボンドが用いられることが多い。ワイヤボンドは、図１９（ａ）及び（ｂ）（（ａ）のＡ−Ａ断面図）に示すように接続すべき素子（たとえば半導体素子Ｊ１と信号線路素子Ｊ２との接続）をキャリア（筐体）Ｊ３にマウントした後、その配線部を径数十ミクロン程度の微細な金属製のワイヤＪ４で接続する方法である。
【０００３】
この方法では装置を直流動作させる場合、もしくは低い周波数で動作させる場合は問題はないが、装置をマイクロ波やミリ波といった高周波で動作させる場合、ワイヤＪ４のインピーダンスが信号線路に比較して高いため、ワイヤＪ４でインピーダンスが不連続となって高周波の反射が発生し、著しく特性（高周波特性の損失）が劣化するという問題があった。
【０００４】
また、従来より、別の接続方法として半田のリフローを利用したフリップチップ実装という方法がある（例えば、特開平９−２１９４２２号公報参照）。この方法は、図１９（ｃ）及び（ｄ）（（ｃ）のＢ−Ｂ断面図）に示すように、接続する半導体素子Ｊ５と信号線路Ｊ６の線路に予め半田Ｊ７を形成しておき、信号線路Ｊ６をキャリア（筐体）Ｊ８にマウントした後、半導体素子Ｊ５を表裏逆にかつ各々の半田Ｊ７の位置が一致するように配置し、加熱、半田Ｊ７を溶融（リフロー）させて電気的に接続する方法である。
【０００５】
この方法によると、先にワイヤーボンドで生じたようなインピーダンス不連続は小さいが、半導体素子Ｊ５の表面が下向きになるために、伝送される電磁波が導電性のキャリアＪ８により影響され高周波特性が著しく劣化するという問題がある。
また、コネクタ等の外部信号線路とチップの配線とを接続する際においては、高周波領域に使用される半導体装置では、該線路や配線の幅が狭いため、微小領域の半田接続が必要である。しかし、従来の半田付けでは、外部信号線路とチップの配線とを近接もしくは接触させてから半田を付けていたために、接続部分への半田の位置合わせがずれたり、半田が広がってしまう等の不具合が生じ、やはり、高周波特性が著しく劣化する。
【０００６】
【発明が解決しようとする課題】
本発明は上記点に鑑み、複数のチップの配線部同士、またはチップの配線部と外部信号線路とを電気的に相互接続してなる半導体装置を実装した形態において、高周波特性の劣化を防止するような半導体装置の実装方法を提供することを目的とする。また、そのような実装方法を用いて実装された半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明では、複数のチップ（２、８）の配線部（５、７）を電気的に相互接続してなり、高周波領域で使用される半導体装置の実装方法であって、基板（３００、３１０）上に、チップ単位毎に配線部（５、７）を含むパターン及びチップを分割する際の分割代（５０、６０）を形成する工程と、前記基板上において、前記配線部から前記分割代に及んで半田（５２、６２）をパターニング形成する工程と、前記基板を前記分割代にて切断することにより前記複数のチップに分割し、分割されたチップにおいて、前記半田が素子形成面におけるチップ端部まで形成され、チップ端面には形成されない状態とする工程と、相互接続する前記複数のチップの前記素子形成面を同一方向としたまま、互いの前記チップ端面を接触させるとともに互いの前記配線部の半田を接触させ、前記半田を溶融させることによって互いの前記配線部の半田を一体化させる工程と、前記一体化された半田を凝固させて前記複数のチップの配線部を電気的に相互接続する工程と、を有することを特徴とする。
【００１０】
本発明によれば、配線部から分割代に及んで半田をパターニング形成し、基板を分割代にて切断することにより複数のチップに分割しているため、各チップの配線部の端部まで正確に半田を形成することができ、相互接続するチップの半田を高精度に接触させることができる。また、チップの素子形成面を同一にしたまま半田による実装を行うことができるため、上記のインピーダンスの不連続及び筐体の電磁波に対する悪影響の低減が行われ、高周波特性の劣化を防止するような半導体装置の実装方法を提供できる。
【００１３】
また、請求項２記載の発明によれば、請求項１記載の実装方法において、半田（６、１０、２６、３０、５２、６２）の形成をフォトリソグラフィ法により行うようにしているから、チップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）に対して正確に半田を形成することができる。また、請求項３記載の発明のように、半田（６、１０、２６、３０、５２、６２）を形成する工程においては、溶融したときの幅が配線部（５、７、２５ａ、２７ａ）の幅を超えないような幅で、該半田を形成することが好ましい。それによって、半田の広がりによる配線幅の不要な拡大を防止することができ、かつ、半田が配線部からはみ出すことによる隣接配線部間のショートを防止することができる。
【００１６】
また、請求項４記載の発明では、半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、チップ（２、８、２２、２８）全体を加熱することを特徴しており、大掛かりな装置を導入することなく、例えば、オーブン等の安価な装置を用いて、安価に半田の加熱を行うことができる。また、請求項５記載の発明では、半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、配線部（５、７、２５ａ、２７ａ）の該半田を局所的に加熱することを特徴としており、半導体装置に不要な熱履歴を与えることなく、従って、半導体装置に与えるダメージを少なくして半田の加熱を行うことができる。
【００１７】
また、請求項６記載の発明は、請求項５記載の局所加熱の具体的手段を提供するもので、電磁波、もしくは光を照射することによって配線部（５、７、２５ａ、２７ａ）の半田（６、１０、２６、３０、５２、６２）を局所的に加熱することを特徴とし、簡便に且つ位置精度よく、局所加熱を実施することができる。また、請求項７記載の発明によれば、半田（６、１０、２６、３０、５２、６２）の凝固を該半田を強制的に冷却することにより行うようにしたことを特徴としており、半田が溶融した後の液だれを防止しつつ、請求項１〜請求項６記載の発明を実施することができる。
【００１８】
また、請求項８記載の発明は、半導体装置に関するものであり、第１、第２のチップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）は、素子形成面に形成され、チップの端面には形成されていないものであり、第１のチップ（２、２２）の端面と第２のチップ（８、２８）の端面が接触するとともに、これら両チップは素子形成面の向きが一致しており、且つ、該両チップの素子形成面に形成された配線部（５、７、２５ａ、２７ａ）間は、半田材からなる接合部（１３、３３）によって電気的に相互接続されていることを特徴としている。
【００１９】
本発明の半導体装置は、請求項１記載の実装方法を用いて実現することができ、高周波特性の劣化を防止するような半導体装置の実装形態を実現できる。また、請求項８、９記載の発明は、第１のチップ（２、２２）と第２のチップ（８、２８）の少なくとも一方の端面に、素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部（８０）を形成したことを特徴としており、請求項１記載の実装方法における半田溶融工程の際の半田の液だれによる短絡等を防止できる。
【００２０】
そして、この阻止部（８０）は、請求項８や請求項９の発明のように、端面からチップ（８、２８）の内部に窪んだ窪み構造を有するものや、両チップ（２、８、２２、２８）の端面を互いに対応する凹凸形状とした段差構造を有するものにすることができる。なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示す一例である。
【００２１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。なお、各平面図におけるハッチング部分は便宜上示したもので、断面を示すものではない。
（第１実施形態）
以下、たとえば、ＩｎＰ基板上に製作した、ＩｎＡｌＡｓ／歪ＩｎＧａＡｓ ＨＥＭＴを用いた増幅器のＭＭＩＣ（Ｍｉｌｌｉｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ ＩＣ）素子と、アルミナ基板上に製作した信号線路とを接続、実装した場合について、説明する。なお、本実施形態は、このＭＭＩＣ素子に限定されるものではなく、その他の半導体素子、アルミナ等の上に形成された信号線路等の接続に広く用いることができる。
【００２２】
図１は、本実施形態に係るコプレーナ型増幅器１を複数のチップ単位でパターニング形成した半導体ウエハ１００の全体平面図である。図２は、図１の円で囲んだＡ部拡大図であり、半導体ウエハ１００から分割された上記ＭＭＩＣ素子としての第１のチップ（増幅器チップ）２を示す平面（素子形成面）図である。
図２に示す様に、第１のチップ２は、基板（半導体ウエハ１００が分割されたもの）３上に、上記ＨＥＭＴ（図２中、円で囲んだ部分）４とコプレーナ型の配線部５とを有する増幅器１が、パターニングされてなる。
【００２３】
第１のチップ２の配線部５は、図示例では、第１のチップ２の中央部分にて直列する２本の信号線路５ａと、これら信号線路５ａの両側に並列する２本のＧＮＤ線路５ｂとからなっている。また、チップ２の外縁部に位置する線路５ａ及び５ｂの端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）６が形成されている。
【００２４】
図３において、（ａ）は、コプレーナ型信号線路７を、複数のチップ単位でパターニング形成したアルミナ基板１１０の全体平面図であり、（ｂ）は、（ａ）の円で囲んだＢ部拡大図であり、アルミナ基板１１０から分割された上記アルミナ基板上に製作した信号線路としての第２のチップ（信号線路チップ）８を示す平面（素子形成面）図である。
【００２５】
図３（ｂ）に示す様に、第２のチップ８は、基板（アルミナ基板１１０が分割されたもの）９上に、上記第１のチップ２に対応した数（図では３本）の配線を有するコプレーナ型信号線路（配線部）７が、パターニングされてなる。
第２のチップ８の配線部としてのコプレーナ型信号線路７は、図示例では、第２のチップ８の中央部分に位置する信号線路７ａと、信号線路７ａの両側に並列するＧＮＤ線路７ｂとからなる。また、線路７ａ、７ｂの一端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）１０が形成されている。
【００２６】
本実施形態では、これら両チップ２、８の配線部５、７を電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
まず、図２に示す第１のチップ２は、増幅器１を半導体ウエハ１００上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各増幅器１における各線路５ａ、５ｂの端部にフォト工程にてバンプ（半田）６を形成した後、この半導体ウエハ１００を分割することにより、形成される。ここで、バンプ６は、半導体ウエハ１００上にレジストをパターニング形成した後にＡｕ−Ｓｎ合金を蒸着するというフォトリソグラフィによるメタルオフ法で行われる。以下、各バンプの配線部への形成は同様に行われる。
【００２７】
図３（ｂ）に示す第２のチップ８は、コプレーナ型信号線路７をアルミナ基板１１０上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各コプレーナ型信号線路７における各線路７ａ、７ｂの一端部にフォト工程にてバンプ（半田）１０を形成した後、このアルミナ基板１１０を分割することにより形成される。ここまでが、本実施形態の半田形成工程である。
【００２８】
次に、図４及び図５に示す半田溶融工程及び半田凝固工程を行う。まず、第１および第２のチップ２、８を、両チップ２、８の素子形成面を同一方向に向けつつ素子形成面とは反対側の面にて、金属キャリア（筐体）１１の搭載面１１ａ上に搭載する。この際、両チップ２、８を各々の配線部５、７同士の位置（アライメント）が合うように配置して、互いのチップ端面を接触または接近させる。この状態を図４（ａ）、図４（ａ）のＣ−Ｃ断面図である図４（ｂ）、図４（ａ）のＤ−Ｄ断面図である図４（ｃ）に示す。
【００２９】
次に、この状態でキャリア１１ごと、両チップ２、８を炉（オーブン、図無）に入れ加熱し、第１の２上に形成されているバンプ６と、第２のチップ８上に形成されているバンプ１０とを溶融させ、一つの液滴１２として一体化させる（半田溶融工程）。
次に、キャリア１１ごと両チップ２、８を上記炉から出し、冷却して液滴１２を凝固させて接合部１３を形成し、両チップ２、８の配線部５、７が電気的に接続された半導体装置を完成する（半田凝固工程）。この状態を図５（ａ）及び図５（ａ）のＥ−Ｅ断面図である図５（ｂ）に示す。
【００３０】
ところで、本実施形態によれば、バンプ６、１０にて両チップ２、８の配線部５、７の相互接続が行え、ワイヤーボンドを用いた場合に発生した大きなインピーダンスの不連続は発生しないため、高周波の反射による半導体装置の特性劣化を防止できる。
また、本実施形態によれば、相互接続する両チップ２、８の素子形成面を同一方向としたまま（双方をキャリア１１上に表向けにしたまま）、チップ同士を電気的に接続できるため、伝送される電磁波が導電性のキャリア（筐体）１１により影響され高周波特性が著しく劣化するのを低減することができる。
【００３１】
従って、本実施形態によれば、高周波特性の劣化を防止するような半導体装置の実装方法を提供でき、また、そのような実装方法を用いてキャリア１１に実装された半導体装置を提供することができる。
また、本実施形態では、上記図１９（ｃ）、（ｄ）に示したフリップチップ実装に比べて、接合部の耐久性が高いという利点を持つ。通常、図１９に示す様に、フリップチップ実装においては、キャリアＪ８側のチップである信号線路Ｊ６とこれと反対側のチップである半導体素子Ｊ５を接合する半田Ｊ７が、半導体素子Ｊ５の幅（例えば１０〜数１０ｍｍ）分だけ離れている。
【００３２】
ここで、温度上昇が発生すると、半導体素子Ｊ５及び金属キャリアＪ８に対して、図１９の左右方向に膨張が発生する。両者Ｊ５、Ｊ８は、熱膨張係数が異なるため、半田Ｊ７に対して、図１９の左右方向にせん断力が発生し、剥離が生じやすくなる。また、この膨張は、半導体素子Ｊ５の幅が広い程、大きくなる。
これに対して、本実施形態では、図５に示す様に、接合部１３は、接触若しくは非常に近接した両チップ２、８の間に設けられており、接合部１３における両チップ２、８との接合部分の間隔（両チップ２、８の端面の間隔）は、略ゼロに等しいため、上記膨張の程度は小さい。しかも、接合部１３を構成する半田と金属キャリア１１との熱膨張係数は似ているため、両者１１、１３は、同程度に膨張を行う。よって、本実施形態では、上記フリップチップ実装に比べて、接合部の耐久性が高くなるのである。
【００３３】
また、本実施形態によれば、バンプ（半田）６、１０の形成をフォトリソグラフィ法により行うようにしているから、チップ２、８の配線部５、７に対して正確にバンプ６、１０を形成することができる。
また、本実施形態によれば、半田溶融工程において、複数のチップ２、８全体を加熱しており、大掛かりな装置を導入することなく、オーブン等の既存の安価な装置を用いて、安価に加熱を行うことができる。
【００３４】
なお、半田形成工程において、各チップ２、８に分割した後に、バンプ６、１０を形成するようにしてもよい。
（第２実施形態）
上記第１実施形態では、コプレーナ型増幅器を有するＭＭＩＣ素子からなるチップと、コプレーナ型信号線路からなるチップとを電気的に相互接続した半導体の実装について述べたが、本実施形態では、両チップがマイクロストリップ型の構成を有する場合について述べる。
【００３５】
図６は、本実施形態に係るマイクロストリップ型増幅器２１を複数のチップ単位でパターニング形成した半導体ウエハ２００の全体平面図である。図７は、図６の円で囲んだＦ部拡大図であり、半導体ウエハ２００から分割された上記ＭＭＩＣ素子としての第１のチップ（増幅器チップ）２２を示す平面（素子形成面）図である。
【００３６】
図７に示す様に、第１のチップ２２は、基板（半導体ウエハ２００が分割されたもの）２３上に、上記第１実施形態同様のＨＥＭＴ（図７中、円で囲んだ部分）４とマイクロストリップ型の配線２５とを有する増幅器２１が、パターニングされてなる。
配線２５は、図示例では、第１のチップ２２の中央部分にて直列する２本の信号線路（本発明でいう配線部）２５ａと、チップ２２における素子形成面とは反対側の図示しない面（裏面）側に形成されたＧＮＤ線路とからなっている。また、チップ２２の外縁部に位置する線路２５ａの端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）２６が形成されている。
【００３７】
図８において、（ａ）は、マイクロストリップ型信号線路２７を、複数のチップ単位でパターニング形成したアルミナ基板２１０の全体平面図であり、（ｂ）は、（ａ）の円で囲んだＧ部拡大図であり、アルミナ基板２１０から分割された上記アルミナ基板上に製作した信号線路としての第２のチップ（信号線路チップ）２８を示す平面（素子形成面）図である。
【００３８】
図８（ｂ）に示す様に、第２のチップ２８は、基板（アルミナ基板２１０が分割されたもの）２９に、上記第１のチップ２２に対応した数（図では１本）のマイクロストリップ型信号線路２７が、パターニングされてなる。
マイクロストリップ型信号線路２７は、図示例では、第２のチップ２８の中央部分に位置する信号線路（本発明でいう配線部）２７ａと、チップ２８における素子形成面とは反対側の図示しない面（裏面）側に形成されたＧＮＤ線路とからなっている。また、信号線路２７ａの一端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）３０が形成されている。
【００３９】
本実施形態では、これら両チップ２２、２８の配線部２５ａ、２７ａを電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
まず、図７に示す第１のチップ２２は、増幅器２１を半導体ウエハ２００上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各増幅器２１における信号線路２５ａの端部にフォト工程にてバンプ（半田）２６を形成した後、この半導体ウエハ２００を分割することにより、形成される。なお、半導体ウエハ２００の裏面（図示せず）には予めグランドとなる金属膜を形成しており、これによって、第１のチップ２２における上記ＧＮＤ線路が形成される。
【００４０】
図８（ｂ）に示す第２のチップ２８は、マイクロストリップ型信号線路２７をアルミナ基板２１０上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各マイクロストリップ型信号線路２７における信号線路２７ａの一端部にフォト工程にてバンプ（半田）３０を形成した後、このアルミナ基板２１０を分割することにより形成される。なお、アルミナ基板２１０の裏面（図示せず）には予めグランドとなる金属膜を形成しており、これによって、第２のチップ２８における上記ＧＮＤ線路が形成される。ここまでが、本実施形態の半田形成工程である。
【００４１】
次に、上記第１実施形態と同様の要領で、半田溶融工程及び半田凝固工程を行う。まず、半田溶融工程では、両チップ２２、２８を、素子形成面を同一方向に向けて、金属キャリア１１上に搭載し、各々の配線部２５ａ、２７ａの位置合わせを行い、互いのチップ端面を接触または接近させる。この状態を図９（ａ）、図９（ａ）のＨ−Ｈ断面図である図９（ｂ）、図９（ａ）のＩ−Ｉ断面図である図９（ｃ）に示す。そして、両バンプ２６、３０を溶融させ、一つの液滴３２として一体化させる。
【００４２】
次に、半田凝固工程にて、液滴３２を凝固させて接合部３３を形成し、両チップ２２、２８の配線部２５ａ、２７ａの電気的接続を完成する。この状態を図１０（ａ）及び図１０（ａ）のＪ−Ｊ断面図である図１０（ｂ）に示す。
ところで、本実施形態によれば、上記第１実施形態と同様に、両チップ２２、２８の素子形成面を同一にしたまま半田による実装を行うことができるため、インピーダンスの不連続及び筐体の電磁波に対する悪影響の低減が行われる。従って、高周波特性の劣化を防止するような半導体装置の実装方法を提供でき、また、そのような実装方法を用いてキャリア１１に実装された半導体装置を提供することができる。
【００４３】
また、本実施形態では、裏面にグランド（ＧＮＤ線路）を形成するマイクロストリップ型の信号線路形態では従来困難であったフリップチップ実装を実現することができる。即ち、素子形成面側の配線部２５ａ、２７ａは、バンプ２６、３０により電気的に接続され、両チップ２２、２８の裏面側のＧＮＤ線路は、金属キャリア１１によって電気的に接続される。
【００４４】
また、本実施形態においても、上記第１実施形態と同様に、接合部の耐久性が高い実装形態を実現できると共に、フォトリソグラフィ法による半田形成の効果、複数のチップの全体加熱による効果を奏する。
なお、半田形成工程において、各チップ２２、２８に分割した後に、バンプ２６、３０を形成するようにしてもよい。
【００４５】
（第３実施形態）
本実施形態は、上記半田溶融工程において、電磁波、もしくは光を照射することによって、配線部のバンプ（半田）を局所的に加熱する、局所加熱方法を適用したことが上記各実施形態と異なる。本例では、上記第１実施形態と同様に、コプレーナ型増幅器１を有するＭＭＩＣ素子からなる第１のチップ２の配線部５と、第２のチップ８の配線部（コプレーナ型信号線路）７とを電気的に相互接続してなる半導体装置について、上記第１実施形態と異なるところについて説明する。
【００４６】
本実施形態に係る実装方法を図１１に示す。図１１は、上記第１実施形態と同様にして、半田形成工程までを行った後の半田溶融工程を示す図であり、第１のチップ２と第２のチップ８とを金属キャリア１１上に搭載し、互いのチップ端面を接触または接近させた状態を示す。次に、この状態で、レーザ光を図１１中の破線に示す領域４０に局所的に照射し、バンプ６、１０を局所加熱する。
【００４７】
この局所加熱により、両バンプ６、１０を溶融させ、一つの液滴１２とし、次に、上記第１実施形態と同様に、半田凝固工程を行い、両チップ２、８の配線部５、７の電気的接続を完成する。この状態は上記図５と同様である。
本実施形態においても、上記第１実施形態と同様の作用効果を奏するとともに、半田溶融工程において、配線部５、７のバンプ（半田）６、１０を局所的に加熱しているから、半導体装置（チップ２、８）に不要な熱履歴を与えることなく、従って、半導体装置に与えるダメージを少なくして半田の加熱を行い、接続ができる。
【００４８】
また、本例では、レーザ光を用いているため、簡便に且つ位置精度よく、局所加熱を実施することができるが、レーザ光に限らず、電磁波、もしくは他の光を照射することによっても同様の効果が得られる。
なお、上記第２実施形態にて、この局所加熱を行ってもよい。
（第４実施形態）
本実施形態は、上記第１実施形態において、半田形成工程に特徴を持たせたものであり、基板上に、チップ単位毎に配線部を含むパターン及びチップを分割する際の分割代を形成し、更に、配線部から該分割代に及んで半田をパターニング形成することが、上記第１実施形態と異なる。以下、主として、当該異なる部分について説明し、同一部分は図中、同一符号を付し説明を省略する。
【００４９】
図１２（ａ）は、本実施形態に係るコプレーナ型増幅器１を複数のチップ単位でパターニング形成した半導体ウエハ３００の一部平面構成図であり、図１２（ｂ）は図１２（ａ）のＫ−Ｋ断面図である。
半導体ウエハ３００上に、配線部５を有するコプレーナ型増幅器１をチップ単位としたパターンを、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成するが、この増幅器１は後の工程でダイシングによって分割、チップ化するため、隣接する増幅器１の間にはダイシング代（分割代）５０を設ける。ダイシング代５０は、分割後のチップの端となるチップ端（図１２にて破線図示）５１の間に相当する。
【００５０】
次に、半導体ウエハ３００上において、増幅器１の配線部５の端部からダイシング代５０に渡って、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）５２を、フォトリソグラフィ技術を用いて形成する。
また、図１３は、本実施形態に係るコプレーナ型信号線路（配線部）７を複数のチップ単位でパターニング形成したアルミナ基板３１０の一部平面図である。
【００５１】
アルミナ基板３１０上に、コプレーナ型信号線路７をチップ単位としたパターンを、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成するが、このコプレーナ型信号線路７は、後の工程でダイシングによって分割、チップ化するため、隣接するコプレーナ型信号線路７の間にはダイシング代（分割代）６０を設ける。ダイシング代６０は、分割後のチップの端となるチップ端６１の間に相当する。
【００５２】
次に、アルミナ基板３１０上において、コプレーナ型信号線路７の端部からダイシング代６０に渡って、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）６２を、フォトリソグラフィ技術を用いて形成する。以上、各基板３００、３１０上にチップ単位毎に配線部５、７を含むパターン及び分割代５０、６０を形成する工程と、バンプ５２、６２を形成する工程とが、本実施形態の半田形成工程に相当する。
【００５３】
次に、各基板３００及び３１０をチップ分割工程に供する。まず、半導体ウエハ３００から増幅器１をダイシングで切り出し、上記第１実施形態と同様に、第１のチップ２が形成されるが、本実施形態では、バンプ５２が配線部５の端部からダイシング代５０に渡って形成されていたために、第１のチップ２において、バンプ５２は正確にチップ端部まで形成されている。
【００５４】
また、アルミナ基板３１０からコプレーナ型信号線路７をダイシングで切り出し、上記第１実施形態と同様に、第２のチップ８が形成されるが、本実施形態では、バンプ６２が配線部７の端部からダイシング代６０に渡って形成されていたために、第２のチップ８において、バンプ６２は正確にチップ端部まで形成されている。
【００５５】
次に、両チップ２、８を、上記第１実施形態と同様に、半田溶融工程及び半田凝固工程（図４及び図５参照）に供することにより、両チップ２、８の配線部５、７が電気的に相互接続される。ここで、本実施形態では、両チップ２、８において、バンプ５２、６２が各々正確にチップ端部まで形成されているため、各バンプ５２、６２は高精度に接近、接触させることができる。
【００５６】
このように、本実施形態によれば、上記第１実施形態と同様の作用効果を得ることができることに加えて、分割代５０、６０に及んでバンプを形成したために各チップ端部までバンプ５２、６２を形成でき、その結果、より正確に半田の液滴を一体化できるため、歩留まりを著しく向上させることができる。
なお、本実施形態にて、上記局所加熱を行ってもよい。
【００５７】
（第５実施形態）
本実施形態は、チップの配線部を外部信号線路に電気的に相互接続してなり、マイクロ波、ミリ波レベルの高周波領域で使用される半導体装置の実装方法についてなされたものである。図１４において、（ａ）は本実施形態に係るチップ２８であり、（ｂ）は本実施形態に係る外部信号線路７０の外観図である。
【００５８】
図１４（ａ）に示すチップ２８は、上記第２実施形態に示したマイクロストリップ型信号線路２７を有する第２のチップ２８（図８（ｂ）参照）と同様のものであり、説明を省略する。図１４（ｂ）に示す外部信号線路７０は、同軸ケーブルの形態をなし、ＧＮＤ線路としての被覆管７１の内部に、絶縁部７２を介して金属線７３が絶縁保持されている。本例では、この金属線７３とチップ２８の信号線路（配線部）２７ａとが、相互接続されるようになっている。
【００５９】
本実施形態の実装方法を図１５に示す。なお、図１５において、（ｂ）は（ａ）のＬ−Ｌ断面図、（ｃ）は（ａ）の矢印Ｍ方向からみた図、（ｄ）はバンプ溶融後の（ｂ）に対応した断面図である。まず、上記第２実施形態同様に、バンプ３０が形成されたチップ２８を形成する（本実施形態の半田形成工程）。
次に、図１５（ａ）ないし（ｃ）に示す様に、このチップ２８と外部信号線路７０とを、金属キャリア１１上に搭載し、外部信号線路７０の金属線７３とチップ２８の信号線路２７ａのバンプ３０とを接触もしくは接近させる。
【００６０】
ここで、金属キャリア１１には、外部信号線路７０を支持するための貫通穴１１ｄを有する側壁部１１ｃが設けられており、外部信号線路７０は該貫通穴１１ｄを通してキャリア１１内に配置される。貫通穴１１ｄは、金属線７３と信号線路２７ａとの位置合わせを考慮した位置に設けられている。
次に、この状態でキャリア１１ごとチップ２８と外部信号線路７０とを炉に入れ加熱し、チップ２８の信号線路２７ａ上に形成されているバンプ３０を溶融させ、一つの液滴３０ａとし、続いて、キャリア１１ごとチップ２８と外部信号線路７０とを炉から出し、冷却して液滴３０ａを凝固させ、金属線７３と信号線路２７ａとの電気的接続を完成する。この状態が図１５（ｄ）である。
【００６１】
ところで、本実施形態によれば、予めチップ２８の信号線路（配線部）２７ａにバンプ（半田）３０を形成するようにしているから、高周波領域に使用される半導体装置における微小領域の半田接続に対しても、簡便且つ精度良く外部信号線路７０との電気接続が可能である。また、接続部でのマイクロ波反射特性を向上させることができる。従って、半田の位置合わせのずれや半田の広がり等の不具合を防止でき、高周波特性の劣化を防止するような半導体装置の実装方法を提供できる。
【００６２】
なお、チップ２８の信号線路２７ａにバンプを形成する代わりに、外部信号線路７０の金属線７３に予めバンプを形成し、同様に半田溶融及び凝固の各工程を行うことによっても、同様の効果が得られる。
また、本実施形態では、特に、チップ２８の信号線路２７ａにバンプ３０を形成する際、フォト工程にて行っているから、より精度良くバンプを形成することができる。また、上記例ではキャリアごと炉で加熱して半田を溶融させる方法を示したが、上記第３実施形態と同様に、レーザ等で半田を局所的に加熱してもよい。
【００６３】
（第６実施形態）
本実施形態では、上記各実施形態に比べて、配線部に半田を形成する工程において、溶融したときの幅が配線部の幅を超えないような幅で半田を形成することを特徴としたものである。図１６に、本実施形態に係るチップ（半導体装置）２、８を示す。
【００６４】
図１６（ａ）は、上記第１実施形態と同様の第１のチップ２であるが、配線部５の端部に形成されたバンプ６の幅を配線部５の幅より細くし、後の工程でバンプを溶融させたときの幅方向の広がりが、配線部５の幅を超えないようにしてあることが特徴である。
また、図１６（ｂ）は、上記第１実施形態と同様の第２のチップ８であるが、配線部７の端部に形成されたバンプ１０の幅を配線部（コプレーナ型信号線路）７の幅より細くし、後の工程でバンプを溶融させたときの幅方向の広がりが、配線部７の幅を超えないようにしてあることが特徴である。
【００６５】
本実施形態では、これら両チップ２、８の配線部５、７を電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
第１のチップ２（第２のチップ８）は、上記第１実施形態と同様に、増幅器１（コプレーナ型信号線路７）を半導体ウエハ１００（アルミナ基板１１０）上に複数のチップ単位で形成し、フォト工程にてバンプ６（バンプ１０）を形成した後、この半導体ウエハ１００（アルミナ基板１１０）を分割することにより、形成される（半田形成工程）。ここで、配線部５、７の幅よりも細くしたバンプ６、１０は、フォト工程におけるパターニング幅を調整することで形成可能である。 次に、上記第１実施形態同様に、半田溶融工程を行う。即ち、第１および第２のチップ２、８を、金属キャリア１１の搭載面１１ａ上に搭載し、互いのチップ端面を接触または接近させる。この状態を図１７に示す。次に、キャリア１１ごと、両チップ２、８を炉に入れ加熱し、両バンプ６、バンプ１０を溶融させ、一つの液滴１２として一体化させる。
【００６６】
次に、上記第１実施形態同様に、半田凝固工程を行い、上記図５に示したように、両チップ２、８の配線部５、７の電気的接続を完成する。
本発明においても上記第１実施形態と同様の効果を奏するが、それに加えて、半田形成工程においては、溶融したときの幅が配線部５、７の幅を超えないような幅で、バンプ（半田）６、１０を形成するため、半田による配線幅の不要な拡大を防止することができ、かつ、半田が配線部からはみ出すことによる隣接配線部（例えば信号線路５ａとＧＮＤ線路５ｂ）間のショートを防止することができる。
【００６７】
なお、本実施形態を上記各実施形態における配線部へのバンプ形成に適用しても良い。
以上の各実施形態においては半田としてＡｕ−Ｓｎを用いたが、その他の半田を用いてもよい。また、半田溶融工程の際に、キャリアごと炉内で加熱したが、炉を用いずにホットプレート上で行ってもよい。また、半田凝固工程において、半田バンプの冷却を、自然放冷してもよいし、ファン等で強制冷却してもよい。半田を強制的に冷却することにより、半田が溶融した後の液だれを防止できる。
【００６８】
なお、上記した各実施形態の組み合わせ以外にも、可能ならば各実施形態を適宜組み合わせた実装方法としてよい。
（第７実施形態）
本実施形態は半導体装置の実装構造に係るものであり、その断面構造を図１８（ａ）〜（ｃ）に示す。
【００６９】
上記第１〜第４及び第６実施形態にて述べた実装方法において、チップの実装構造は、図１８（ａ）に示すように、第１のチップ２、２２の端面と第２のチップ８、２８の端面が接近あるいは接触するとともに、これら両チップ２、８、２２、２８は素子形成面の向きが一致しており、且つ、上記両チップの素子形成面に形成された配線部５、７、２５ａ、２７ａ間は、半田材からなる接合部１３、３３によって電気的に相互接続された構造となる。
【００７０】
ここで、更に、第１のチップ２、２２と第２のチップ８、２８の少なくとも一方の端面に、素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部８０を形成すれば、半田溶融工程の際の半田の液だれによる短絡等を防止できる。
具体的に素子部８０は、図１８（ｂ）に示す様に、第２のチップ８、２８の端面からチップ８、２８（アルミナ基板９、２９）の内部に窪んだ窪み構造を有するものや、図１８（ｃ）に示す様に、両チップ２、８、２２、２８の端面を互いに対応する凹凸形状とした段差構造を有するものにできる。なお、後者の構成においては、両チップ２、８、２２、２８の基板２、９、２３、２９は、アルミナ基板とする。
【００７１】
それによって、半田溶融時に、溶融した半田がチップ裏面（素子形成面とは反対側の面）にこぼれて、表面（素子形成面）の信号線路５ａ、７ａ、２５ａ、２７ａと金属キャリア１１や、マイクロストリップ構造の場合は裏面のグランド線路（図示せず）とがショートすることを防ぐことができ、歩留まりをさらに向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るコプレーナ型増幅器をパターニング形成した半導体ウエハの全体平面図である。
【図２】図１のＡ部拡大図である。
【図３】（ａ）は、本発明の実施形態に係るコプレーナ型信号線路をパターニング形成したアルミナ基板の全体平面図、（ｂ）は（ａ）のＢ部拡大図である。
【図４】本発明の第１実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図５】本発明の第１実施形態に係る実装方法のうち半田凝固工程の説明図である。
【図６】本発明の実施形態に係るマイクロストリップ型増幅器をパターニング形成した半導体ウエハの全体平面図である。
【図７】図６のＦ部拡大図である。
【図８】（ａ）は本発明の実施形態に係るマイクロストリップ型信号線路をパターニング形成したアルミナ基板の全体平面図、（ｂ）は（ａ）のＧ部拡大図である。
【図９】本発明の第２実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図１０】本発明の第２実施形態に係る実装方法のうち半田凝固工程の説明図である。
【図１１】本発明の第３実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図１２】（ａ）は本発明の第４実施形態に係るコプレーナ型増幅器をパターニング形成した半導体ウエハの一部平面構成図、（ｂ）は（ａ）のＫ−Ｋ断面図である。
【図１３】上記第４実施形態に係るコプレーナ型信号線路をパターニング形成したアルミナ基板の一部平面図である。
【図１４】本発明の第５実施形態を示す図であって、（ａ）はチップの平面図、（ｂ）は外部信号線路の外観図である。
【図１５】上記第５実施形態に係る実装方法の説明図である。
【図１６】本発明の第６実施形態に係るチップの平面図である。
【図１７】上記第５実施形態に係る実装方法の説明図である。
【図１８】本発明の第７実施形態に係る実装構造を示す概略断面図である。
【図１９】従来の半導体装置の実装構造を示す図である。
【符号の説明】
２…第１のチップ（コプレーナ型増幅器チップ）、５…増幅器の配線部、
６、１０、２６、３０、５２、６２…バンプ、
７…コプレーナ型信号線路（配線部）、
８…第２のチップ（コプレーナ型信号線路チップ）、１３、３３…接合部、
２２…第１のチップ（マイクロストリップ型増幅器チップ）、
２５ａ、２７ａ…信号線路（配線部）、２７…マイクロストリップ型信号線路、
２８…第２のチップ（マイクロストリップ型信号線路チップ）、
５０、６０…分割代、７０…外部信号線路、８０…阻止部、
３００…半導体ウエハ、３１０…アルミナ基板。
【発明の属する技術分野】
本発明は半導体装置及びその実装方法に関し、特に、マイクロ波、ミリ波レベルの高周波領域に使用される半導体装置に好適である。
【０００２】
【従来の技術】
従来より、半導体装置の相互接続にはワイヤボンドが用いられることが多い。ワイヤボンドは、図１９（ａ）及び（ｂ）（（ａ）のＡ−Ａ断面図）に示すように接続すべき素子（たとえば半導体素子Ｊ１と信号線路素子Ｊ２との接続）をキャリア（筐体）Ｊ３にマウントした後、その配線部を径数十ミクロン程度の微細な金属製のワイヤＪ４で接続する方法である。
【０００３】
この方法では装置を直流動作させる場合、もしくは低い周波数で動作させる場合は問題はないが、装置をマイクロ波やミリ波といった高周波で動作させる場合、ワイヤＪ４のインピーダンスが信号線路に比較して高いため、ワイヤＪ４でインピーダンスが不連続となって高周波の反射が発生し、著しく特性（高周波特性の損失）が劣化するという問題があった。
【０００４】
また、従来より、別の接続方法として半田のリフローを利用したフリップチップ実装という方法がある（例えば、特開平９−２１９４２２号公報参照）。この方法は、図１９（ｃ）及び（ｄ）（（ｃ）のＢ−Ｂ断面図）に示すように、接続する半導体素子Ｊ５と信号線路Ｊ６の線路に予め半田Ｊ７を形成しておき、信号線路Ｊ６をキャリア（筐体）Ｊ８にマウントした後、半導体素子Ｊ５を表裏逆にかつ各々の半田Ｊ７の位置が一致するように配置し、加熱、半田Ｊ７を溶融（リフロー）させて電気的に接続する方法である。
【０００５】
この方法によると、先にワイヤーボンドで生じたようなインピーダンス不連続は小さいが、半導体素子Ｊ５の表面が下向きになるために、伝送される電磁波が導電性のキャリアＪ８により影響され高周波特性が著しく劣化するという問題がある。
また、コネクタ等の外部信号線路とチップの配線とを接続する際においては、高周波領域に使用される半導体装置では、該線路や配線の幅が狭いため、微小領域の半田接続が必要である。しかし、従来の半田付けでは、外部信号線路とチップの配線とを近接もしくは接触させてから半田を付けていたために、接続部分への半田の位置合わせがずれたり、半田が広がってしまう等の不具合が生じ、やはり、高周波特性が著しく劣化する。
【０００６】
【発明が解決しようとする課題】
本発明は上記点に鑑み、複数のチップの配線部同士、またはチップの配線部と外部信号線路とを電気的に相互接続してなる半導体装置を実装した形態において、高周波特性の劣化を防止するような半導体装置の実装方法を提供することを目的とする。また、そのような実装方法を用いて実装された半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明では、複数のチップ（２、８）の配線部（５、７）を電気的に相互接続してなり、高周波領域で使用される半導体装置の実装方法であって、基板（３００、３１０）上に、チップ単位毎に配線部（５、７）を含むパターン及びチップを分割する際の分割代（５０、６０）を形成する工程と、前記基板上において、前記配線部から前記分割代に及んで半田（５２、６２）をパターニング形成する工程と、前記基板を前記分割代にて切断することにより前記複数のチップに分割し、分割されたチップにおいて、前記半田が素子形成面におけるチップ端部まで形成され、チップ端面には形成されない状態とする工程と、相互接続する前記複数のチップの前記素子形成面を同一方向としたまま、互いの前記チップ端面を接触させるとともに互いの前記配線部の半田を接触させ、前記半田を溶融させることによって互いの前記配線部の半田を一体化させる工程と、前記一体化された半田を凝固させて前記複数のチップの配線部を電気的に相互接続する工程と、を有することを特徴とする。
【００１０】
本発明によれば、配線部から分割代に及んで半田をパターニング形成し、基板を分割代にて切断することにより複数のチップに分割しているため、各チップの配線部の端部まで正確に半田を形成することができ、相互接続するチップの半田を高精度に接触させることができる。また、チップの素子形成面を同一にしたまま半田による実装を行うことができるため、上記のインピーダンスの不連続及び筐体の電磁波に対する悪影響の低減が行われ、高周波特性の劣化を防止するような半導体装置の実装方法を提供できる。
【００１３】
また、請求項２記載の発明によれば、請求項１記載の実装方法において、半田（６、１０、２６、３０、５２、６２）の形成をフォトリソグラフィ法により行うようにしているから、チップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）に対して正確に半田を形成することができる。また、請求項３記載の発明のように、半田（６、１０、２６、３０、５２、６２）を形成する工程においては、溶融したときの幅が配線部（５、７、２５ａ、２７ａ）の幅を超えないような幅で、該半田を形成することが好ましい。それによって、半田の広がりによる配線幅の不要な拡大を防止することができ、かつ、半田が配線部からはみ出すことによる隣接配線部間のショートを防止することができる。
【００１６】
また、請求項４記載の発明では、半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、チップ（２、８、２２、２８）全体を加熱することを特徴しており、大掛かりな装置を導入することなく、例えば、オーブン等の安価な装置を用いて、安価に半田の加熱を行うことができる。また、請求項５記載の発明では、半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、配線部（５、７、２５ａ、２７ａ）の該半田を局所的に加熱することを特徴としており、半導体装置に不要な熱履歴を与えることなく、従って、半導体装置に与えるダメージを少なくして半田の加熱を行うことができる。
【００１７】
また、請求項６記載の発明は、請求項５記載の局所加熱の具体的手段を提供するもので、電磁波、もしくは光を照射することによって配線部（５、７、２５ａ、２７ａ）の半田（６、１０、２６、３０、５２、６２）を局所的に加熱することを特徴とし、簡便に且つ位置精度よく、局所加熱を実施することができる。また、請求項７記載の発明によれば、半田（６、１０、２６、３０、５２、６２）の凝固を該半田を強制的に冷却することにより行うようにしたことを特徴としており、半田が溶融した後の液だれを防止しつつ、請求項１〜請求項６記載の発明を実施することができる。
【００１８】
また、請求項８記載の発明は、半導体装置に関するものであり、第１、第２のチップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）は、素子形成面に形成され、チップの端面には形成されていないものであり、第１のチップ（２、２２）の端面と第２のチップ（８、２８）の端面が接触するとともに、これら両チップは素子形成面の向きが一致しており、且つ、該両チップの素子形成面に形成された配線部（５、７、２５ａ、２７ａ）間は、半田材からなる接合部（１３、３３）によって電気的に相互接続されていることを特徴としている。
【００１９】
本発明の半導体装置は、請求項１記載の実装方法を用いて実現することができ、高周波特性の劣化を防止するような半導体装置の実装形態を実現できる。また、請求項８、９記載の発明は、第１のチップ（２、２２）と第２のチップ（８、２８）の少なくとも一方の端面に、素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部（８０）を形成したことを特徴としており、請求項１記載の実装方法における半田溶融工程の際の半田の液だれによる短絡等を防止できる。
【００２０】
そして、この阻止部（８０）は、請求項８や請求項９の発明のように、端面からチップ（８、２８）の内部に窪んだ窪み構造を有するものや、両チップ（２、８、２２、２８）の端面を互いに対応する凹凸形状とした段差構造を有するものにすることができる。なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示す一例である。
【００２１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。なお、各平面図におけるハッチング部分は便宜上示したもので、断面を示すものではない。
（第１実施形態）
以下、たとえば、ＩｎＰ基板上に製作した、ＩｎＡｌＡｓ／歪ＩｎＧａＡｓ ＨＥＭＴを用いた増幅器のＭＭＩＣ（Ｍｉｌｌｉｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ ＩＣ）素子と、アルミナ基板上に製作した信号線路とを接続、実装した場合について、説明する。なお、本実施形態は、このＭＭＩＣ素子に限定されるものではなく、その他の半導体素子、アルミナ等の上に形成された信号線路等の接続に広く用いることができる。
【００２２】
図１は、本実施形態に係るコプレーナ型増幅器１を複数のチップ単位でパターニング形成した半導体ウエハ１００の全体平面図である。図２は、図１の円で囲んだＡ部拡大図であり、半導体ウエハ１００から分割された上記ＭＭＩＣ素子としての第１のチップ（増幅器チップ）２を示す平面（素子形成面）図である。
図２に示す様に、第１のチップ２は、基板（半導体ウエハ１００が分割されたもの）３上に、上記ＨＥＭＴ（図２中、円で囲んだ部分）４とコプレーナ型の配線部５とを有する増幅器１が、パターニングされてなる。
【００２３】
第１のチップ２の配線部５は、図示例では、第１のチップ２の中央部分にて直列する２本の信号線路５ａと、これら信号線路５ａの両側に並列する２本のＧＮＤ線路５ｂとからなっている。また、チップ２の外縁部に位置する線路５ａ及び５ｂの端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）６が形成されている。
【００２４】
図３において、（ａ）は、コプレーナ型信号線路７を、複数のチップ単位でパターニング形成したアルミナ基板１１０の全体平面図であり、（ｂ）は、（ａ）の円で囲んだＢ部拡大図であり、アルミナ基板１１０から分割された上記アルミナ基板上に製作した信号線路としての第２のチップ（信号線路チップ）８を示す平面（素子形成面）図である。
【００２５】
図３（ｂ）に示す様に、第２のチップ８は、基板（アルミナ基板１１０が分割されたもの）９上に、上記第１のチップ２に対応した数（図では３本）の配線を有するコプレーナ型信号線路（配線部）７が、パターニングされてなる。
第２のチップ８の配線部としてのコプレーナ型信号線路７は、図示例では、第２のチップ８の中央部分に位置する信号線路７ａと、信号線路７ａの両側に並列するＧＮＤ線路７ｂとからなる。また、線路７ａ、７ｂの一端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）１０が形成されている。
【００２６】
本実施形態では、これら両チップ２、８の配線部５、７を電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
まず、図２に示す第１のチップ２は、増幅器１を半導体ウエハ１００上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各増幅器１における各線路５ａ、５ｂの端部にフォト工程にてバンプ（半田）６を形成した後、この半導体ウエハ１００を分割することにより、形成される。ここで、バンプ６は、半導体ウエハ１００上にレジストをパターニング形成した後にＡｕ−Ｓｎ合金を蒸着するというフォトリソグラフィによるメタルオフ法で行われる。以下、各バンプの配線部への形成は同様に行われる。
【００２７】
図３（ｂ）に示す第２のチップ８は、コプレーナ型信号線路７をアルミナ基板１１０上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各コプレーナ型信号線路７における各線路７ａ、７ｂの一端部にフォト工程にてバンプ（半田）１０を形成した後、このアルミナ基板１１０を分割することにより形成される。ここまでが、本実施形態の半田形成工程である。
【００２８】
次に、図４及び図５に示す半田溶融工程及び半田凝固工程を行う。まず、第１および第２のチップ２、８を、両チップ２、８の素子形成面を同一方向に向けつつ素子形成面とは反対側の面にて、金属キャリア（筐体）１１の搭載面１１ａ上に搭載する。この際、両チップ２、８を各々の配線部５、７同士の位置（アライメント）が合うように配置して、互いのチップ端面を接触または接近させる。この状態を図４（ａ）、図４（ａ）のＣ−Ｃ断面図である図４（ｂ）、図４（ａ）のＤ−Ｄ断面図である図４（ｃ）に示す。
【００２９】
次に、この状態でキャリア１１ごと、両チップ２、８を炉（オーブン、図無）に入れ加熱し、第１の２上に形成されているバンプ６と、第２のチップ８上に形成されているバンプ１０とを溶融させ、一つの液滴１２として一体化させる（半田溶融工程）。
次に、キャリア１１ごと両チップ２、８を上記炉から出し、冷却して液滴１２を凝固させて接合部１３を形成し、両チップ２、８の配線部５、７が電気的に接続された半導体装置を完成する（半田凝固工程）。この状態を図５（ａ）及び図５（ａ）のＥ−Ｅ断面図である図５（ｂ）に示す。
【００３０】
ところで、本実施形態によれば、バンプ６、１０にて両チップ２、８の配線部５、７の相互接続が行え、ワイヤーボンドを用いた場合に発生した大きなインピーダンスの不連続は発生しないため、高周波の反射による半導体装置の特性劣化を防止できる。
また、本実施形態によれば、相互接続する両チップ２、８の素子形成面を同一方向としたまま（双方をキャリア１１上に表向けにしたまま）、チップ同士を電気的に接続できるため、伝送される電磁波が導電性のキャリア（筐体）１１により影響され高周波特性が著しく劣化するのを低減することができる。
【００３１】
従って、本実施形態によれば、高周波特性の劣化を防止するような半導体装置の実装方法を提供でき、また、そのような実装方法を用いてキャリア１１に実装された半導体装置を提供することができる。
また、本実施形態では、上記図１９（ｃ）、（ｄ）に示したフリップチップ実装に比べて、接合部の耐久性が高いという利点を持つ。通常、図１９に示す様に、フリップチップ実装においては、キャリアＪ８側のチップである信号線路Ｊ６とこれと反対側のチップである半導体素子Ｊ５を接合する半田Ｊ７が、半導体素子Ｊ５の幅（例えば１０〜数１０ｍｍ）分だけ離れている。
【００３２】
ここで、温度上昇が発生すると、半導体素子Ｊ５及び金属キャリアＪ８に対して、図１９の左右方向に膨張が発生する。両者Ｊ５、Ｊ８は、熱膨張係数が異なるため、半田Ｊ７に対して、図１９の左右方向にせん断力が発生し、剥離が生じやすくなる。また、この膨張は、半導体素子Ｊ５の幅が広い程、大きくなる。
これに対して、本実施形態では、図５に示す様に、接合部１３は、接触若しくは非常に近接した両チップ２、８の間に設けられており、接合部１３における両チップ２、８との接合部分の間隔（両チップ２、８の端面の間隔）は、略ゼロに等しいため、上記膨張の程度は小さい。しかも、接合部１３を構成する半田と金属キャリア１１との熱膨張係数は似ているため、両者１１、１３は、同程度に膨張を行う。よって、本実施形態では、上記フリップチップ実装に比べて、接合部の耐久性が高くなるのである。
【００３３】
また、本実施形態によれば、バンプ（半田）６、１０の形成をフォトリソグラフィ法により行うようにしているから、チップ２、８の配線部５、７に対して正確にバンプ６、１０を形成することができる。
また、本実施形態によれば、半田溶融工程において、複数のチップ２、８全体を加熱しており、大掛かりな装置を導入することなく、オーブン等の既存の安価な装置を用いて、安価に加熱を行うことができる。
【００３４】
なお、半田形成工程において、各チップ２、８に分割した後に、バンプ６、１０を形成するようにしてもよい。
（第２実施形態）
上記第１実施形態では、コプレーナ型増幅器を有するＭＭＩＣ素子からなるチップと、コプレーナ型信号線路からなるチップとを電気的に相互接続した半導体の実装について述べたが、本実施形態では、両チップがマイクロストリップ型の構成を有する場合について述べる。
【００３５】
図６は、本実施形態に係るマイクロストリップ型増幅器２１を複数のチップ単位でパターニング形成した半導体ウエハ２００の全体平面図である。図７は、図６の円で囲んだＦ部拡大図であり、半導体ウエハ２００から分割された上記ＭＭＩＣ素子としての第１のチップ（増幅器チップ）２２を示す平面（素子形成面）図である。
【００３６】
図７に示す様に、第１のチップ２２は、基板（半導体ウエハ２００が分割されたもの）２３上に、上記第１実施形態同様のＨＥＭＴ（図７中、円で囲んだ部分）４とマイクロストリップ型の配線２５とを有する増幅器２１が、パターニングされてなる。
配線２５は、図示例では、第１のチップ２２の中央部分にて直列する２本の信号線路（本発明でいう配線部）２５ａと、チップ２２における素子形成面とは反対側の図示しない面（裏面）側に形成されたＧＮＤ線路とからなっている。また、チップ２２の外縁部に位置する線路２５ａの端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）２６が形成されている。
【００３７】
図８において、（ａ）は、マイクロストリップ型信号線路２７を、複数のチップ単位でパターニング形成したアルミナ基板２１０の全体平面図であり、（ｂ）は、（ａ）の円で囲んだＧ部拡大図であり、アルミナ基板２１０から分割された上記アルミナ基板上に製作した信号線路としての第２のチップ（信号線路チップ）２８を示す平面（素子形成面）図である。
【００３８】
図８（ｂ）に示す様に、第２のチップ２８は、基板（アルミナ基板２１０が分割されたもの）２９に、上記第１のチップ２２に対応した数（図では１本）のマイクロストリップ型信号線路２７が、パターニングされてなる。
マイクロストリップ型信号線路２７は、図示例では、第２のチップ２８の中央部分に位置する信号線路（本発明でいう配線部）２７ａと、チップ２８における素子形成面とは反対側の図示しない面（裏面）側に形成されたＧＮＤ線路とからなっている。また、信号線路２７ａの一端部には、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）３０が形成されている。
【００３９】
本実施形態では、これら両チップ２２、２８の配線部２５ａ、２７ａを電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
まず、図７に示す第１のチップ２２は、増幅器２１を半導体ウエハ２００上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各増幅器２１における信号線路２５ａの端部にフォト工程にてバンプ（半田）２６を形成した後、この半導体ウエハ２００を分割することにより、形成される。なお、半導体ウエハ２００の裏面（図示せず）には予めグランドとなる金属膜を形成しており、これによって、第１のチップ２２における上記ＧＮＤ線路が形成される。
【００４０】
図８（ｂ）に示す第２のチップ２８は、マイクロストリップ型信号線路２７をアルミナ基板２１０上に複数のチップ単位で、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成し、各マイクロストリップ型信号線路２７における信号線路２７ａの一端部にフォト工程にてバンプ（半田）３０を形成した後、このアルミナ基板２１０を分割することにより形成される。なお、アルミナ基板２１０の裏面（図示せず）には予めグランドとなる金属膜を形成しており、これによって、第２のチップ２８における上記ＧＮＤ線路が形成される。ここまでが、本実施形態の半田形成工程である。
【００４１】
次に、上記第１実施形態と同様の要領で、半田溶融工程及び半田凝固工程を行う。まず、半田溶融工程では、両チップ２２、２８を、素子形成面を同一方向に向けて、金属キャリア１１上に搭載し、各々の配線部２５ａ、２７ａの位置合わせを行い、互いのチップ端面を接触または接近させる。この状態を図９（ａ）、図９（ａ）のＨ−Ｈ断面図である図９（ｂ）、図９（ａ）のＩ−Ｉ断面図である図９（ｃ）に示す。そして、両バンプ２６、３０を溶融させ、一つの液滴３２として一体化させる。
【００４２】
次に、半田凝固工程にて、液滴３２を凝固させて接合部３３を形成し、両チップ２２、２８の配線部２５ａ、２７ａの電気的接続を完成する。この状態を図１０（ａ）及び図１０（ａ）のＪ−Ｊ断面図である図１０（ｂ）に示す。
ところで、本実施形態によれば、上記第１実施形態と同様に、両チップ２２、２８の素子形成面を同一にしたまま半田による実装を行うことができるため、インピーダンスの不連続及び筐体の電磁波に対する悪影響の低減が行われる。従って、高周波特性の劣化を防止するような半導体装置の実装方法を提供でき、また、そのような実装方法を用いてキャリア１１に実装された半導体装置を提供することができる。
【００４３】
また、本実施形態では、裏面にグランド（ＧＮＤ線路）を形成するマイクロストリップ型の信号線路形態では従来困難であったフリップチップ実装を実現することができる。即ち、素子形成面側の配線部２５ａ、２７ａは、バンプ２６、３０により電気的に接続され、両チップ２２、２８の裏面側のＧＮＤ線路は、金属キャリア１１によって電気的に接続される。
【００４４】
また、本実施形態においても、上記第１実施形態と同様に、接合部の耐久性が高い実装形態を実現できると共に、フォトリソグラフィ法による半田形成の効果、複数のチップの全体加熱による効果を奏する。
なお、半田形成工程において、各チップ２２、２８に分割した後に、バンプ２６、３０を形成するようにしてもよい。
【００４５】
（第３実施形態）
本実施形態は、上記半田溶融工程において、電磁波、もしくは光を照射することによって、配線部のバンプ（半田）を局所的に加熱する、局所加熱方法を適用したことが上記各実施形態と異なる。本例では、上記第１実施形態と同様に、コプレーナ型増幅器１を有するＭＭＩＣ素子からなる第１のチップ２の配線部５と、第２のチップ８の配線部（コプレーナ型信号線路）７とを電気的に相互接続してなる半導体装置について、上記第１実施形態と異なるところについて説明する。
【００４６】
本実施形態に係る実装方法を図１１に示す。図１１は、上記第１実施形態と同様にして、半田形成工程までを行った後の半田溶融工程を示す図であり、第１のチップ２と第２のチップ８とを金属キャリア１１上に搭載し、互いのチップ端面を接触または接近させた状態を示す。次に、この状態で、レーザ光を図１１中の破線に示す領域４０に局所的に照射し、バンプ６、１０を局所加熱する。
【００４７】
この局所加熱により、両バンプ６、１０を溶融させ、一つの液滴１２とし、次に、上記第１実施形態と同様に、半田凝固工程を行い、両チップ２、８の配線部５、７の電気的接続を完成する。この状態は上記図５と同様である。
本実施形態においても、上記第１実施形態と同様の作用効果を奏するとともに、半田溶融工程において、配線部５、７のバンプ（半田）６、１０を局所的に加熱しているから、半導体装置（チップ２、８）に不要な熱履歴を与えることなく、従って、半導体装置に与えるダメージを少なくして半田の加熱を行い、接続ができる。
【００４８】
また、本例では、レーザ光を用いているため、簡便に且つ位置精度よく、局所加熱を実施することができるが、レーザ光に限らず、電磁波、もしくは他の光を照射することによっても同様の効果が得られる。
なお、上記第２実施形態にて、この局所加熱を行ってもよい。
（第４実施形態）
本実施形態は、上記第１実施形態において、半田形成工程に特徴を持たせたものであり、基板上に、チップ単位毎に配線部を含むパターン及びチップを分割する際の分割代を形成し、更に、配線部から該分割代に及んで半田をパターニング形成することが、上記第１実施形態と異なる。以下、主として、当該異なる部分について説明し、同一部分は図中、同一符号を付し説明を省略する。
【００４９】
図１２（ａ）は、本実施形態に係るコプレーナ型増幅器１を複数のチップ単位でパターニング形成した半導体ウエハ３００の一部平面構成図であり、図１２（ｂ）は図１２（ａ）のＫ−Ｋ断面図である。
半導体ウエハ３００上に、配線部５を有するコプレーナ型増幅器１をチップ単位としたパターンを、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成するが、この増幅器１は後の工程でダイシングによって分割、チップ化するため、隣接する増幅器１の間にはダイシング代（分割代）５０を設ける。ダイシング代５０は、分割後のチップの端となるチップ端（図１２にて破線図示）５１の間に相当する。
【００５０】
次に、半導体ウエハ３００上において、増幅器１の配線部５の端部からダイシング代５０に渡って、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）５２を、フォトリソグラフィ技術を用いて形成する。
また、図１３は、本実施形態に係るコプレーナ型信号線路（配線部）７を複数のチップ単位でパターニング形成したアルミナ基板３１０の一部平面図である。
【００５１】
アルミナ基板３１０上に、コプレーナ型信号線路７をチップ単位としたパターンを、周知のフォトリソグラフィ技術及びパターニング技術を用いて形成するが、このコプレーナ型信号線路７は、後の工程でダイシングによって分割、チップ化するため、隣接するコプレーナ型信号線路７の間にはダイシング代（分割代）６０を設ける。ダイシング代６０は、分割後のチップの端となるチップ端６１の間に相当する。
【００５２】
次に、アルミナ基板３１０上において、コプレーナ型信号線路７の端部からダイシング代６０に渡って、半田材（本例ではＡｕ−Ｓｎ）からなるバンプ（本発明でいう半田）６２を、フォトリソグラフィ技術を用いて形成する。以上、各基板３００、３１０上にチップ単位毎に配線部５、７を含むパターン及び分割代５０、６０を形成する工程と、バンプ５２、６２を形成する工程とが、本実施形態の半田形成工程に相当する。
【００５３】
次に、各基板３００及び３１０をチップ分割工程に供する。まず、半導体ウエハ３００から増幅器１をダイシングで切り出し、上記第１実施形態と同様に、第１のチップ２が形成されるが、本実施形態では、バンプ５２が配線部５の端部からダイシング代５０に渡って形成されていたために、第１のチップ２において、バンプ５２は正確にチップ端部まで形成されている。
【００５４】
また、アルミナ基板３１０からコプレーナ型信号線路７をダイシングで切り出し、上記第１実施形態と同様に、第２のチップ８が形成されるが、本実施形態では、バンプ６２が配線部７の端部からダイシング代６０に渡って形成されていたために、第２のチップ８において、バンプ６２は正確にチップ端部まで形成されている。
【００５５】
次に、両チップ２、８を、上記第１実施形態と同様に、半田溶融工程及び半田凝固工程（図４及び図５参照）に供することにより、両チップ２、８の配線部５、７が電気的に相互接続される。ここで、本実施形態では、両チップ２、８において、バンプ５２、６２が各々正確にチップ端部まで形成されているため、各バンプ５２、６２は高精度に接近、接触させることができる。
【００５６】
このように、本実施形態によれば、上記第１実施形態と同様の作用効果を得ることができることに加えて、分割代５０、６０に及んでバンプを形成したために各チップ端部までバンプ５２、６２を形成でき、その結果、より正確に半田の液滴を一体化できるため、歩留まりを著しく向上させることができる。
なお、本実施形態にて、上記局所加熱を行ってもよい。
【００５７】
（第５実施形態）
本実施形態は、チップの配線部を外部信号線路に電気的に相互接続してなり、マイクロ波、ミリ波レベルの高周波領域で使用される半導体装置の実装方法についてなされたものである。図１４において、（ａ）は本実施形態に係るチップ２８であり、（ｂ）は本実施形態に係る外部信号線路７０の外観図である。
【００５８】
図１４（ａ）に示すチップ２８は、上記第２実施形態に示したマイクロストリップ型信号線路２７を有する第２のチップ２８（図８（ｂ）参照）と同様のものであり、説明を省略する。図１４（ｂ）に示す外部信号線路７０は、同軸ケーブルの形態をなし、ＧＮＤ線路としての被覆管７１の内部に、絶縁部７２を介して金属線７３が絶縁保持されている。本例では、この金属線７３とチップ２８の信号線路（配線部）２７ａとが、相互接続されるようになっている。
【００５９】
本実施形態の実装方法を図１５に示す。なお、図１５において、（ｂ）は（ａ）のＬ−Ｌ断面図、（ｃ）は（ａ）の矢印Ｍ方向からみた図、（ｄ）はバンプ溶融後の（ｂ）に対応した断面図である。まず、上記第２実施形態同様に、バンプ３０が形成されたチップ２８を形成する（本実施形態の半田形成工程）。
次に、図１５（ａ）ないし（ｃ）に示す様に、このチップ２８と外部信号線路７０とを、金属キャリア１１上に搭載し、外部信号線路７０の金属線７３とチップ２８の信号線路２７ａのバンプ３０とを接触もしくは接近させる。
【００６０】
ここで、金属キャリア１１には、外部信号線路７０を支持するための貫通穴１１ｄを有する側壁部１１ｃが設けられており、外部信号線路７０は該貫通穴１１ｄを通してキャリア１１内に配置される。貫通穴１１ｄは、金属線７３と信号線路２７ａとの位置合わせを考慮した位置に設けられている。
次に、この状態でキャリア１１ごとチップ２８と外部信号線路７０とを炉に入れ加熱し、チップ２８の信号線路２７ａ上に形成されているバンプ３０を溶融させ、一つの液滴３０ａとし、続いて、キャリア１１ごとチップ２８と外部信号線路７０とを炉から出し、冷却して液滴３０ａを凝固させ、金属線７３と信号線路２７ａとの電気的接続を完成する。この状態が図１５（ｄ）である。
【００６１】
ところで、本実施形態によれば、予めチップ２８の信号線路（配線部）２７ａにバンプ（半田）３０を形成するようにしているから、高周波領域に使用される半導体装置における微小領域の半田接続に対しても、簡便且つ精度良く外部信号線路７０との電気接続が可能である。また、接続部でのマイクロ波反射特性を向上させることができる。従って、半田の位置合わせのずれや半田の広がり等の不具合を防止でき、高周波特性の劣化を防止するような半導体装置の実装方法を提供できる。
【００６２】
なお、チップ２８の信号線路２７ａにバンプを形成する代わりに、外部信号線路７０の金属線７３に予めバンプを形成し、同様に半田溶融及び凝固の各工程を行うことによっても、同様の効果が得られる。
また、本実施形態では、特に、チップ２８の信号線路２７ａにバンプ３０を形成する際、フォト工程にて行っているから、より精度良くバンプを形成することができる。また、上記例ではキャリアごと炉で加熱して半田を溶融させる方法を示したが、上記第３実施形態と同様に、レーザ等で半田を局所的に加熱してもよい。
【００６３】
（第６実施形態）
本実施形態では、上記各実施形態に比べて、配線部に半田を形成する工程において、溶融したときの幅が配線部の幅を超えないような幅で半田を形成することを特徴としたものである。図１６に、本実施形態に係るチップ（半導体装置）２、８を示す。
【００６４】
図１６（ａ）は、上記第１実施形態と同様の第１のチップ２であるが、配線部５の端部に形成されたバンプ６の幅を配線部５の幅より細くし、後の工程でバンプを溶融させたときの幅方向の広がりが、配線部５の幅を超えないようにしてあることが特徴である。
また、図１６（ｂ）は、上記第１実施形態と同様の第２のチップ８であるが、配線部７の端部に形成されたバンプ１０の幅を配線部（コプレーナ型信号線路）７の幅より細くし、後の工程でバンプを溶融させたときの幅方向の広がりが、配線部７の幅を超えないようにしてあることが特徴である。
【００６５】
本実施形態では、これら両チップ２、８の配線部５、７を電気的に相互接続してなる半導体装置を提供するものである。次に、その実装方法について説明する。
第１のチップ２（第２のチップ８）は、上記第１実施形態と同様に、増幅器１（コプレーナ型信号線路７）を半導体ウエハ１００（アルミナ基板１１０）上に複数のチップ単位で形成し、フォト工程にてバンプ６（バンプ１０）を形成した後、この半導体ウエハ１００（アルミナ基板１１０）を分割することにより、形成される（半田形成工程）。ここで、配線部５、７の幅よりも細くしたバンプ６、１０は、フォト工程におけるパターニング幅を調整することで形成可能である。 次に、上記第１実施形態同様に、半田溶融工程を行う。即ち、第１および第２のチップ２、８を、金属キャリア１１の搭載面１１ａ上に搭載し、互いのチップ端面を接触または接近させる。この状態を図１７に示す。次に、キャリア１１ごと、両チップ２、８を炉に入れ加熱し、両バンプ６、バンプ１０を溶融させ、一つの液滴１２として一体化させる。
【００６６】
次に、上記第１実施形態同様に、半田凝固工程を行い、上記図５に示したように、両チップ２、８の配線部５、７の電気的接続を完成する。
本発明においても上記第１実施形態と同様の効果を奏するが、それに加えて、半田形成工程においては、溶融したときの幅が配線部５、７の幅を超えないような幅で、バンプ（半田）６、１０を形成するため、半田による配線幅の不要な拡大を防止することができ、かつ、半田が配線部からはみ出すことによる隣接配線部（例えば信号線路５ａとＧＮＤ線路５ｂ）間のショートを防止することができる。
【００６７】
なお、本実施形態を上記各実施形態における配線部へのバンプ形成に適用しても良い。
以上の各実施形態においては半田としてＡｕ−Ｓｎを用いたが、その他の半田を用いてもよい。また、半田溶融工程の際に、キャリアごと炉内で加熱したが、炉を用いずにホットプレート上で行ってもよい。また、半田凝固工程において、半田バンプの冷却を、自然放冷してもよいし、ファン等で強制冷却してもよい。半田を強制的に冷却することにより、半田が溶融した後の液だれを防止できる。
【００６８】
なお、上記した各実施形態の組み合わせ以外にも、可能ならば各実施形態を適宜組み合わせた実装方法としてよい。
（第７実施形態）
本実施形態は半導体装置の実装構造に係るものであり、その断面構造を図１８（ａ）〜（ｃ）に示す。
【００６９】
上記第１〜第４及び第６実施形態にて述べた実装方法において、チップの実装構造は、図１８（ａ）に示すように、第１のチップ２、２２の端面と第２のチップ８、２８の端面が接近あるいは接触するとともに、これら両チップ２、８、２２、２８は素子形成面の向きが一致しており、且つ、上記両チップの素子形成面に形成された配線部５、７、２５ａ、２７ａ間は、半田材からなる接合部１３、３３によって電気的に相互接続された構造となる。
【００７０】
ここで、更に、第１のチップ２、２２と第２のチップ８、２８の少なくとも一方の端面に、素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部８０を形成すれば、半田溶融工程の際の半田の液だれによる短絡等を防止できる。
具体的に素子部８０は、図１８（ｂ）に示す様に、第２のチップ８、２８の端面からチップ８、２８（アルミナ基板９、２９）の内部に窪んだ窪み構造を有するものや、図１８（ｃ）に示す様に、両チップ２、８、２２、２８の端面を互いに対応する凹凸形状とした段差構造を有するものにできる。なお、後者の構成においては、両チップ２、８、２２、２８の基板２、９、２３、２９は、アルミナ基板とする。
【００７１】
それによって、半田溶融時に、溶融した半田がチップ裏面（素子形成面とは反対側の面）にこぼれて、表面（素子形成面）の信号線路５ａ、７ａ、２５ａ、２７ａと金属キャリア１１や、マイクロストリップ構造の場合は裏面のグランド線路（図示せず）とがショートすることを防ぐことができ、歩留まりをさらに向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るコプレーナ型増幅器をパターニング形成した半導体ウエハの全体平面図である。
【図２】図１のＡ部拡大図である。
【図３】（ａ）は、本発明の実施形態に係るコプレーナ型信号線路をパターニング形成したアルミナ基板の全体平面図、（ｂ）は（ａ）のＢ部拡大図である。
【図４】本発明の第１実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図５】本発明の第１実施形態に係る実装方法のうち半田凝固工程の説明図である。
【図６】本発明の実施形態に係るマイクロストリップ型増幅器をパターニング形成した半導体ウエハの全体平面図である。
【図７】図６のＦ部拡大図である。
【図８】（ａ）は本発明の実施形態に係るマイクロストリップ型信号線路をパターニング形成したアルミナ基板の全体平面図、（ｂ）は（ａ）のＧ部拡大図である。
【図９】本発明の第２実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図１０】本発明の第２実施形態に係る実装方法のうち半田凝固工程の説明図である。
【図１１】本発明の第３実施形態に係る実装方法のうち半田溶融工程の説明図である。
【図１２】（ａ）は本発明の第４実施形態に係るコプレーナ型増幅器をパターニング形成した半導体ウエハの一部平面構成図、（ｂ）は（ａ）のＫ−Ｋ断面図である。
【図１３】上記第４実施形態に係るコプレーナ型信号線路をパターニング形成したアルミナ基板の一部平面図である。
【図１４】本発明の第５実施形態を示す図であって、（ａ）はチップの平面図、（ｂ）は外部信号線路の外観図である。
【図１５】上記第５実施形態に係る実装方法の説明図である。
【図１６】本発明の第６実施形態に係るチップの平面図である。
【図１７】上記第５実施形態に係る実装方法の説明図である。
【図１８】本発明の第７実施形態に係る実装構造を示す概略断面図である。
【図１９】従来の半導体装置の実装構造を示す図である。
【符号の説明】
２…第１のチップ（コプレーナ型増幅器チップ）、５…増幅器の配線部、
６、１０、２６、３０、５２、６２…バンプ、
７…コプレーナ型信号線路（配線部）、
８…第２のチップ（コプレーナ型信号線路チップ）、１３、３３…接合部、
２２…第１のチップ（マイクロストリップ型増幅器チップ）、
２５ａ、２７ａ…信号線路（配線部）、２７…マイクロストリップ型信号線路、
２８…第２のチップ（マイクロストリップ型信号線路チップ）、
５０、６０…分割代、７０…外部信号線路、８０…阻止部、
３００…半導体ウエハ、３１０…アルミナ基板。
Claims (9)
- 複数のチップ（２、８）の配線部（５、７）を電気的に相互接続してなり、高周波領域で使用される半導体装置の実装方法であって、
基板（３００、３１０）上に、チップ単位毎に配線部（５、７）を含むパターン及びチップを分割する際の分割代（５０、６０）を形成する工程と、
前記基板上において、前記配線部から前記分割代に及んで半田（５２、６２）をパターニング形成する工程と、
前記基板を前記分割代にて切断することにより前記複数のチップに分割し、分割されたチップにおいて、前記半田が素子形成面におけるチップ端部まで形成され、チップ端面には形成されない状態とする工程と、
相互接続する前記複数のチップの前記素子形成面を同一方向としたまま、互いの前記チップ端面を接触させるとともに互いの前記配線部の半田を接触させ、前記半田を溶融させることによって互いの前記配線部の半田を一体化させる工程と、
前記一体化された半田を凝固させて前記複数のチップの配線部を電気的に相互接続する工程と、を有することを特徴とする半導体装置の実装方法。 - 前記半田（６、１０、２６、３０、５２、６２）の形成は、フォトリソグラフィ法により行われることを特徴とする請求項１に記載の半導体装置の実装方法。
- 前記半田（６、１０、２６、３０、５２、６２）を形成する工程において、溶融したときの幅が前記配線部（５、７、２５ａ、２７ａ）の幅を超えないような幅で、前記半田を形成することを特徴とする請求項１または２に記載の半導体装置の実装方法。
- 前記半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、前記チップ（２、８、２２、２８）全体を加熱することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の実装方法。
- 前記半田（６、１０、２６、３０、５２、６２）を溶融させる工程において、前記配線部（５、７、２５ａ、２７ａ）の半田を局所的に加熱することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の実装方法。
- 電磁波、もしくは光を照射することによって前記配線部（５、７、２５ａ、２７ａ）の半田（６、１０、２６、３０、５２、６２）を局所的に加熱することを特徴とする請求項５に記載の半導体装置の実装方法。
- 前記半田（６、１０、２６、３０、５２、６２）の凝固は、前記半田を強制的に冷却することにより行われることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の実装方法。
- 第１、第２のチップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）を電気的に相互接続してなり、高周波領域で使用される半導体装置であって、
前記第１、第２のチップの配線部は、素子形成面に形成され、チップの端面には形成されていないものであり、
前記第１のチップ（２、２２）の端面と前記第２のチップ（８、２８）の端面が接触するとともに、前記第１のチップと前記第２のチップとは素子形成面の向きが一致しており、
前記両チップの前記素子形成面に形成された配線部（５、７、２５ａ、２７ａ）間は、半田材からなる接合部（１３、３３）によって電気的に相互接続されており、
前記第１のチップ（２、２２）と前記第２のチップ（８、２８）の少なくとも一方の端 面には、前記素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部（８０）が形成されており、
前記阻止部（８０）は、前記端面から前記チップ（８、２８）の内部に窪んだ窪み構造を有するものであることを特徴とする半導体装置。 - 第１、第２のチップ（２、８、２２、２８）の配線部（５、７、２５ａ、２７ａ）を電気的に相互接続してなり、高周波領域で使用される半導体装置であって、
前記第１、第２のチップの配線部は、素子形成面に形成され、チップの端面には形成されていないものであり、
前記第１のチップ（２、２２）の端面と前記第２のチップ（８、２８）の端面が接触するとともに、前記第１のチップと前記第２のチップとは素子形成面の向きが一致しており、
前記両チップの前記素子形成面に形成された配線部（５、７、２５ａ、２７ａ）間は、半田材からなる接合部（１３、３３）によって電気的に相互接続されており、
前記第１のチップ（２、２２）と前記第２のチップ（８、２８）の少なくとも一方の端面には、前記素子形成面からこれと反対側の面への半田の流出を阻止するための阻止部（８０）が形成されており、
前記阻止部（８０）は、前記両チップ（２、８、２２、２８）の端面を互いに対応する凹凸形状とした段差構造を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP31371998A JP4168500B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP31371998A JP4168500B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置およびその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150773A JP2000150773A (ja) | 2000-05-30 |
| JP4168500B2 true JP4168500B2 (ja) | 2008-10-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP31371998A Expired - Fee Related JP4168500B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置およびその実装方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4168500B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9489960B2 (en) | 2011-05-13 | 2016-11-08 | Samsung Electronics Co., Ltd. | Bit allocating, audio encoding and decoding |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9489960B2 (en) | 2011-05-13 | 2016-11-08 | Samsung Electronics Co., Ltd. | Bit allocating, audio encoding and decoding |
| US9711155B2 (en) | 2011-05-13 | 2017-07-18 | Samsung Electronics Co., Ltd. | Noise filling and audio decoding |
| US9773502B2 (en) | 2011-05-13 | 2017-09-26 | Samsung Electronics Co., Ltd. | Bit allocating, audio encoding and decoding |
| US10109283B2 (en) | 2011-05-13 | 2018-10-23 | Samsung Electronics Co., Ltd. | Bit allocating, audio encoding and decoding |
| US10276171B2 (en) | 2011-05-13 | 2019-04-30 | Samsung Electronics Co., Ltd. | Noise filling and audio decoding |
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| Publication number | Publication date |
|---|---|
| JP2000150773A (ja) | 2000-05-30 |
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