JP4156626B2 - Field programmable gate array rewriting system - Google Patents

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Description

本発明は、フィールドプログラマブルゲートアレイの書き換えシステム、アドレス管理装置及びフィールドプログラマブルゲートアレイの書き換え方法に関する。  The present invention relates to a field programmable gate array rewriting system, an address management device, and a field programmable gate array rewriting method.

フィールドプログラマブルゲートアレイ（以下、単にＦＰＧＡともいう。）において、動作継続状態で回路決定用ＲＡＭの未使用の領域（未使用回路部分）に対して回路追加（機能追加）等の書き換えを行う技術として以下の方式の技術が考えられる。
まず、回路決定用ＲＡＭにアドレスデコーダを追加する。
そして、ＦＰＧＡの動作継続状態においてＦＰＧＡ内へ回路決定用アドレスと回路決定用データを入力させる。
そして、アドレスデコーダが回路決定用アドレスにしたがって、回路決定用データを回路決定用ＲＡＭに格納させる。
特開平１０−２３３６７７号公報 特開昭６４−３６１２０号公報 特開２００２−２９７４０８号公報 “プログラマブル・ロジック・デバイス・ファミリ”、［ｏｎｌｉｎｅ］、［平成１５年８月２７日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏ．ｊｐ／ｌｉｔｅｒａｔｕｒｅ／ｄｓ／ａｐｅｘ＿ｊ．ｐｄｆ＞ “ＡＰＥＸおよびＦＬＥＸデバイス用コンフィギュレーション・デバイス”、［ｏｎｌｉｎｅ］、［平成１５年８月２７日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏ．ｊｐ／ｌｉｔｅｒａｔｕｒｅ／ｄｓ／ｄｓｃｏｎｆ＿ｊ．ｐｄｆ＞ In a field programmable gate array (hereinafter, also simply referred to as FPGA), a technique for rewriting a circuit addition (function addition) to an unused area (unused circuit portion) of a circuit determination RAM in an operation continuation state. The following methods can be considered.
First, an address decoder is added to the circuit determination RAM.
Then, the circuit determination address and the circuit determination data are input into the FPGA in the operation continuation state of the FPGA.
Then, the address decoder stores the circuit determination data in the circuit determination RAM according to the circuit determination address.
Japanese Patent Laid-Open No. 10-233677 JP-A 64-36120 JP 2002-297408 A “Programmable Logic Device Family”, [online], [searched on August 27, 2003], Internet <URL: http: // www. altera. co. jp / literature / ds / apex_j. pdf> “Configuration devices for APEX and FLEX devices”, [online], [searched August 27, 2003], Internet <http: // www. altera. co. jp / literature / ds / dsconf_j. pdf>

上記技術では、例えば動作継続状態においてＦＰＧＡ内の回路を書き換えるために、例えば本発明の説明に用いる図１０の書き込み順序１〜９の通りに、ユーザが、手動あるいは手動と同等の方法で個々の回路決定用データ毎に回路決定用アドレスを決定する。
そして、ユーザは、個々の回路決定用データ毎に、回路決定用アドレスと共に回路決定用データをＦＰＧＡ内の回路決定用ＲＡＭへ送信する。
つまり、上記技術では、ユーザが回路決定用アドレスを手動あるいは手動と同等の方法で管理することによりＦＰＧＡの回路の書き換えを行うのみであった。
このように、上記技術では、動作継続状態で書き換え可能なＦＰＧＡに対して機能追加や不具合修正等のための回路の書き換えを行うにあたって、そのＦＰＧＡへの回路決定用データの回路決定用ＲＡＭへの書き込みを、ユーザが個々の回路決定用データ毎に回路決定用アドレスを決定して行っていた。
そのため、上記技術のＦＰＧＡは、使いづらいものであった。
本発明は、フィールドプログラマブルゲートアレイの回路を書き換える場合に、ユーザから回路決定用情報格納手段の未使用領域の回路決定用アドレスが与えられなくても、回路決定用情報を回路決定用情報格納手段の未使用領域に格納することが可能なフィールドプログラマブルゲートアレイの書き換えシステム、アドレス管理装置及びフィールドプログラマブルゲートアレイの書き換え方法を提供することを目的とする。In the above technique, for example, in order to rewrite the circuit in the FPGA in the operation continuation state, the user can manually or individually perform the same as the writing order 1 to 9 in FIG. 10 used for the description of the present invention. A circuit determination address is determined for each circuit determination data.
Then, the user transmits the circuit determination data together with the circuit determination address to the circuit determination RAM in the FPGA for each circuit determination data.
That is, in the above technique, the user only rewrites the circuit of the FPGA by managing the circuit determination address manually or by a method equivalent to manual.
As described above, in the above technique, when rewriting a circuit for adding a function, correcting a defect, or the like for an FPGA that is rewritable in an operation continuation state, circuit determination data to the circuit determination RAM is transferred to the FPGA. Writing is performed by the user determining a circuit determination address for each circuit determination data.
Therefore, the FPGA of the above technique is difficult to use.
According to the present invention, when a circuit of a field programmable gate array is rewritten, the circuit determination information is stored in the circuit determination information storage means even if the circuit determination address in the unused area of the circuit determination information storage means is not given by the user. An object of the present invention is to provide a field programmable gate array rewrite system, an address management device, and a field programmable gate array rewrite method that can be stored in an unused area.

本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイと、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを有するアドレス管理手段とを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス管理手段が、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換えシステムは、
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する。
また、本発明のアドレス管理装置は、
生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイに接続されるアドレス管理装置であって、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを備える。
また、本発明のアドレス管理装置は、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える。
また、本発明のアドレス管理装置は、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のアドレス管理装置は、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをパラレルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のアドレス管理装置は、
前記付加手段から出力された回路決定用情報と回路決定用アドレスとを入力し、
該回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込み手段を備える。
また、本発明のアドレス管理装置は、
前記アドレス格納手段が、
前記付加手段により回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として格納する。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
フィールドプログラマブルゲートアレイに生成される回路を決定する回路決定用情報を格納手段に格納する格納ステップと、
前記フィールドプログラマブルゲートアレイの回路決定用情報格納手段において使用されていないアドレスの情報をアドレス格納手段に格納するアドレス格納ステップと、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加ステップと、
前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納する回路決定用情報格納ステップとを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記回路決定用情報及び前記回路決定用アドレスが前記付加ステップから出力されるタイミングを制御する制御ステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記回路決定用情報は、
前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含む。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをパラレルにして前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて出力された回路決定用情報と回路決定用アドレスとをマルチプレクスしてシリアルで前記フィールドプログラマブルゲートアレイに出力する書き込みステップを備える。
また、本発明のフィールドプログラマブルゲートアレイの書き換え方法は、
前記付加ステップにおいて回路決定用情報に付加された回路決定用アドレスの情報を、使用されているアドレスの情報として前記アドレス格納手段に格納する使用アドレス格納ステップを備える。
本発明は、例えば動作継続状態で書き換え可能なＦＰＧＡに対して回路決定用データ等の回路決定用情報に回路決定用アドレスを付加して出力するアドレス管理手段を有する。
ここで、回路決定用情報とは、ＦＰＧＡに生成される回路を決定するための情報である。この回路決定用情報は、ユーザにより作成されてアドレス管理手段に入力される。この回路決定用情報は、例えばＦＰＧＡに生成される回路の論理式を示す情報である。
ＦＰＧＡの回路生成部は、例えばＳ−ＲＡＭとフリップフロップ（以下、単にＦＦともいう。）とを有し、Ｓ−ＲＡＭとフリップフロップとにより、回路決定用情報に対応した回路が形成される。
すなわち、Ｓ−ＲＡＭにより所定の入力に対応した出力を示すルックアップテーブルを作成し、さらにＦＦで所定の遅延を与えることにより回路決定用情報に対応した回路を形成する。
また、回路決定用アドレスとは、回路決定用情報格納手段において回路決定用情報を格納する領域を示すアドレスである。
そして、本発明は、アドレス管理手段が備えるアドレス格納手段が、ＦＰＧＡ内の回路決定用ＲＡＭ等の回路決定用情報格納手段における未使用領域のアドレスの情報を格納する。
そして、付加手段が、回路決定用情報格納手段に書き込む回路決定用情報に回路決定用アドレスを付加してＦＰＧＡに出力する。
そのため、本発明では、ユーザが、ＦＰＧＡに対して新規回路の追加や新規回路の修正等の回路の書き換えを行う場合、ユーザは回路決定用情報毎に回路決定用アドレスを決定する必要がなくなる。
すなわち、本発明では、ＦＰＧＡの回路の書き換えにおいて、ユーザが回路決定用情報格納手段の未使用領域のアドレスを決定することなく、回路決定用情報格納手段の未使用領域に回路決定用情報を格納することができる。
つまり、ユーザは、ＦＰＧＡに対する新規回路の追加や新規回路の修正等の回路の書き換えを行う場合、ＦＰＧＡの回路変更のための回路決定用情報毎に回路決定用情報格納手段の未使用領域のアドレスを決定する必要がない。
また、本発明は、ＦＰＧＡの回路の書き換えための複数の回路決定用情報をまとめてアドレス管理手段に入力することが可能である。
そのため、本発明は、ユーザがＦＰＧＡの回路変更のための回路決定用情報をアドレス管理手段へ入力した後は、ユーザが関与することなく、ＦＰＧＡの回路の書き換えを、一連の動作として自動化して行えるようになる。
また、本発明では、アドレス管理手段が回路決定用情報格納手段の未使用のアドレスを管理するため、ＦＰＧＡの動作継続状態において回路決定用情報格納手段の未使用領域に追加回路を生成し、回路の書き換えを行うことが可能となる。
したがって、本発明では、ＦＰＧＡの回路を書き換える場合、ＦＰＧＡが動作を継続していたとしてもその動作のために使用している回路を上書きして書き換えないため、ＦＰＧＡの動作継続状態を維持しつつ回路の書き換えを行うことができるようになる。
例えば、本発明では、ＦＰＧＡの動作継続状態において、不具合回路に対する置き換え回路と切り換え回路とを生成し不具合回路を救済することが可能となる。
このように、本発明では、例えばシステムダウンが認められない交換装置等において運用を継続したまま機能追加、不具合修正等のＦＰＧＡの回路の書き換えを行うことが可能となる。
さらに、従来の技術では、動作継続状態で書き換え可能なＦＰＧＡに対して回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への与え方、すなわち回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への書き込み方が未定義であった。
すなわち、従来の技術は、回路決定用アドレス及び回路決定用情報と回路決定用情報格納手段との間のインタフェース仕様が未定義であった。
一方、本発明のように、アドレス管理手段が、回路決定用アドレスを回路決定用情報に付加して出力する場合、回路決定用アドレスと回路決定用情報との回路決定用情報格納手段への書き込み方を定義することができるようにＦＰＧＡの周辺環境を整えることが必要とされる。
そして、本発明では、回路決定用アドレスと回路決定用情報の書き込み方法を定義しているため、アドレスデコーダなどの格納先決定手段が、どの回路決定用アドレスにどの回路決定用情報を格納すればよいかを決定することができる。
そのため、本発明では、ユーザが回路決定用アドレスと回路決定用情報をアドレス管理手段に入力した後は、ユーザが動作を管理しなくても、自動的に、アドレスデコーダ等の格納先決定手段を有するＦＰＧＡの回路の書き換えを行うことができる。
また、アドレス管理手段が、付加手段の回路決定用アドレス及び回路決定用情報の出力タイミングを制御する制御手段を備えることから、ユーザは、書き換える回路の回路決定用情報のアドレス管理手段への入力タイミングを決定する必要がなくなる。
なお、フィールドプログラマブルゲートアレイの回路を書き換えるとは、フィールドプログラマブルゲートアレイに新規回路を追加する場合、フィールドプログラマブルゲートアレイに既に形成されている回路を修正する場合、フィールドプログラマブルゲートアレイに既に形成されている回路を削除する場合、各回路を接続する配線を生成する場合のいずれか又はこれらの任意の組み合わせを含む。
また、フィールドプログラマブルゲートアレイの不具合には、フィールドプログラマブルゲートアレイの故障や動作遅延などの正常な動作以外の動作を含むことができる。
また、付加手段が、回路決定用情報に回路決定用アドレスを付加して出力するとは、回路決定用情報と、この回路決定用情報の回路決定用アドレスとを対応づけて出力することをいう。The field programmable gate array rewriting system according to the present invention includes:
The circuit determination information is stored in the circuit determination information storage means for storing circuit determination information, which is information on the circuit to be generated, in accordance with a circuit determination address indicating a storage area of the circuit determination information. A field programmable gate array provided with storage destination determining means for storing in the storage means;
Storage means for storing the circuit determination information;
Address storage means for storing information of addresses not used in the circuit determination information storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. And an address management means having an adding means for outputting a service address.
In addition, the field programmable gate array rewriting system of the present invention includes:
The address management means
Control means for controlling the timing at which the circuit determining information and the circuit determining address are output from the adding means.
In addition, the field programmable gate array rewriting system of the present invention includes:
The circuit determination information is stored in the circuit determination information storage means in a state where the operation of the field programmable gate array is continued.
In addition, the field programmable gate array rewriting system of the present invention includes:
The circuit determination information is
It includes information for adding a switching circuit and a correction circuit for remedying a defect of the field programmable gate array.
In addition, the field programmable gate array rewriting system of the present invention includes:
The address management means
Input circuit determination information and circuit determination address output from the adding means,
Writing means for outputting the circuit determination information and the circuit determination address to the field programmable gate array in parallel.
In addition, the field programmable gate array rewriting system of the present invention includes:
The address management means
Input circuit determination information and circuit determination address output from the adding means,
Write means for multiplexing the circuit determination information and the circuit determination address and serially outputting the information to the field programmable gate array.
In addition, the field programmable gate array rewriting system of the present invention includes:
The address storage means
The circuit determination address information added to the circuit determination information by the adding means is stored as the used address information.
The address management device of the present invention is
The circuit determination information is stored in the circuit determination information storage means for storing circuit determination information, which is information on the circuit to be generated, in accordance with a circuit determination address indicating a storage area of the circuit determination information. An address management device connected to a field programmable gate array provided with a storage destination determination means for storing in a storage means,
Storage means for storing the circuit determination information;
Address storage means for storing information of addresses not used in the circuit determination information storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. And an adding means for outputting a business address.
The address management device of the present invention is
Control means for controlling the timing at which the circuit determining information and the circuit determining address are output from the adding means.
The address management device of the present invention is
The circuit determination information is
It includes information for adding a switching circuit and a correction circuit for remedying a defect of the field programmable gate array.
The address management device of the present invention is
Input circuit determination information and circuit determination address output from the adding means,
Writing means for outputting the circuit determination information and the circuit determination address to the field programmable gate array in parallel.
The address management device of the present invention is
Input circuit determination information and circuit determination address output from the adding means,
Write means for multiplexing the circuit determination information and the circuit determination address and serially outputting the information to the field programmable gate array.
The address management device of the present invention is
The address storage means
The circuit determination address information added to the circuit determination information by the adding means is stored as the used address information.
The rewrite method of the field programmable gate array of the present invention is as follows.
A storage step of storing circuit determination information for determining a circuit generated in the field programmable gate array in the storage means;
An address storage step of storing information on addresses not used in the circuit storage information storage means of the field programmable gate array in the address storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. An additional step of outputting the address for
A circuit determination information storage step of storing the circuit determination information in the circuit determination information storage means in accordance with a circuit determination address indicating a storage area for the circuit determination information.
The rewrite method of the field programmable gate array of the present invention is as follows.
A control step for controlling a timing at which the circuit determination information and the circuit determination address are output from the addition step;
The rewrite method of the field programmable gate array of the present invention is as follows.
The circuit determination information is stored in the circuit determination information storage means in a state where the operation of the field programmable gate array is continued.
The rewrite method of the field programmable gate array of the present invention is as follows.
The circuit determination information is
It includes information for adding a switching circuit and a correction circuit for remedying a defect of the field programmable gate array.
The rewrite method of the field programmable gate array of the present invention is as follows.
A writing step of outputting the circuit determination information and the circuit determination address output in the addition step to the field programmable gate array in parallel;
The rewrite method of the field programmable gate array of the present invention is as follows.
There is a writing step of multiplexing the circuit determination information and the circuit determination address output in the addition step and serially outputting the information to the field programmable gate array.
The rewrite method of the field programmable gate array of the present invention is as follows.
A use address storing step of storing, in the address storing means, the information of the circuit determination address added to the circuit determination information in the adding step as information of a used address;
The present invention includes address management means for adding a circuit determination address to circuit determination information such as circuit determination data and outputting the same for, for example, an FPGA that can be rewritten in an operation continuation state.
Here, the circuit determination information is information for determining a circuit generated in the FPGA. This circuit determination information is created by the user and input to the address management means. This circuit determination information is information indicating a logical expression of a circuit generated in the FPGA, for example.
The circuit generation unit of the FPGA includes, for example, an S-RAM and a flip-flop (hereinafter also simply referred to as FF), and a circuit corresponding to the circuit determination information is formed by the S-RAM and the flip-flop.
That is, a look-up table showing an output corresponding to a predetermined input is created by the S-RAM, and a circuit corresponding to the circuit determination information is formed by giving a predetermined delay by the FF.
The circuit determination address is an address indicating an area for storing circuit determination information in the circuit determination information storage means.
In the present invention, the address storage means included in the address management means stores the information on the address of the unused area in the circuit determination information storage means such as the circuit determination RAM in the FPGA.
Then, the adding unit adds the circuit determination address to the circuit determination information to be written in the circuit determination information storage unit, and outputs the circuit determination address to the FPGA.
Therefore, in the present invention, when the user rewrites a circuit such as adding a new circuit or modifying a new circuit to the FPGA, the user does not need to determine a circuit determination address for each circuit determination information.
That is, according to the present invention, when rewriting an FPGA circuit, the user stores the circuit determination information in the unused area of the circuit determination information storage means without determining the address of the unused area of the circuit determination information storage means. can do.
That is, when the user rewrites a circuit such as adding a new circuit to the FPGA or modifying the new circuit, the address of the unused area of the circuit determination information storage means for each circuit determination information for changing the circuit of the FPGA. There is no need to decide.
Further, according to the present invention, a plurality of pieces of circuit determination information for rewriting the FPGA circuit can be collectively input to the address management means.
Therefore, the present invention automates the rewriting of the FPGA circuit as a series of operations without the user's involvement after the user inputs circuit decision information for changing the circuit of the FPGA to the address management means. You can do it.
In the present invention, since the address management unit manages the unused address of the circuit determination information storage unit, an additional circuit is generated in the unused area of the circuit determination information storage unit in the operation continuation state of the FPGA. Can be rewritten.
Therefore, in the present invention, when the FPGA circuit is rewritten, even if the FPGA continues to operate, the circuit used for the operation is not overwritten and rewritten, so that the operation continued state of the FPGA is maintained. The circuit can be rewritten.
For example, according to the present invention, it is possible to relieve a defective circuit by generating a replacement circuit and a switching circuit for the defective circuit in the operation continuation state of the FPGA.
As described above, according to the present invention, for example, it is possible to rewrite the FPGA circuit such as adding a function or correcting a defect while continuing operation in an exchange device in which system down is not permitted.
Further, in the conventional technique, the circuit determination address and the circuit determination information are given to the circuit determination information storage means for the rewritable FPGA in the operation continuation state, that is, the circuit determination address and the circuit determination information. The method of writing to the circuit determination information storage means is undefined.
That is, in the conventional technique, the interface specification between the circuit determination address and the circuit determination information and the circuit determination information storage means is undefined.
On the other hand, when the address management means adds the circuit determination address to the circuit determination information and outputs it as in the present invention, the circuit determination address and the circuit determination information are written to the circuit determination information storage means. It is necessary to arrange the peripheral environment of the FPGA so that the method can be defined.
In the present invention, since the circuit determination address and the circuit determination information writing method are defined, if the storage destination determination means such as an address decoder stores which circuit determination information in which circuit determination address Can decide.
Therefore, in the present invention, after the user inputs the circuit determination address and the circuit determination information to the address management means, the storage destination determination means such as an address decoder is automatically set even if the user does not manage the operation. The FPGA circuit can be rewritten.
In addition, since the address management means includes control means for controlling the output timing of the circuit determination address and circuit determination information of the addition means, the user can input the circuit determination information of the circuit to be rewritten to the address management means. No need to decide.
Rewriting the circuit of the field programmable gate array means that when adding a new circuit to the field programmable gate array, when correcting a circuit already formed in the field programmable gate array, it is already formed in the field programmable gate array. In the case of deleting the existing circuit, any one of the cases of generating a wiring for connecting each circuit or any combination thereof is included.
The malfunction of the field programmable gate array can include operations other than normal operations such as failure of the field programmable gate array and operation delay.
In addition, the adding means adding and outputting the circuit determination address to the circuit determination information means outputting the circuit determination information in association with the circuit determination address of the circuit determination information.

図１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の全体概略図であり；
図２は、図１に示されるアドレス管理部の内部ブロック図であり；
図３は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の書き込みタイミングの一例を示すタイミングチャートであり；
図４は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図５は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図６は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図７は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図８は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図９は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり；
図１０は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の順序を示す表であり；
図１１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の全体概略図であり；
図１２は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の書き込みタイミングの一例を示すタイミングチャートである。FIG. 1 is an overall schematic diagram of a first embodiment of a field programmable gate array rewrite system of the present invention;
2 is an internal block diagram of the address management unit shown in FIG. 1;
FIG. 3 is a timing chart showing an example of the write timing of the first embodiment of the field programmable gate array rewrite system of the present invention;
FIG. 4 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 5 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 6 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 7 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 8 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 9 is a schematic diagram of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 10 is a table showing an order of a method of switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention;
FIG. 11 is an overall schematic diagram of a second embodiment of the field programmable gate array rewrite system of the present invention;
FIG. 12 is a timing chart showing an example of the write timing of the second embodiment of the field programmable gate array rewrite system of the present invention.

（フィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態）
本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態について説明する。
まず、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態について図１を参照して説明する。図１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の全体概略図である。
図１に示されるように、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムは、アドレス管理部１００と、フィールドプログラマブルゲートアレイ１０１とから構成される。
フィールドプログラマブルゲートアレイ１０１は、アドレスデコーダ１０２と、回路決定用ＲＡＭ１０３と、接続ネット１０４と、回路生成部１０８，１０９，１１０，１１１，１１２，１１３，１１４，１１５とを備える。なお、本実施形態において、回路生成部の個数は図１に示される個数に限定されるものではなく、その他の個数であっても良い。
回路決定用ＲＡＭ１０３は、回路を生成するための回路決定用データ１０５を格納する。この回路決定用ＲＡＭ１０３に格納されている回路決定用データ１０５は、既に各回路生成部に生成されている回路のデータである。
また、回路決定用ＲＡＭ１０３は使用領域１０６と未使用領域１０７とを有する。この使用領域１０６と未使用領域１０７とにおいて、回路決定用データを格納する領域はアドレスにより指定される。
また、接続ネット１０４は、図１に示される各回路生成部を接続する配線により形成される。
なお、図１に示される各回路生成部は、それぞれ回路決定用ＲＡＭ１０３のアドレスと対応している。また、これら各回路生成部には、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に対応した回路が生成される。
例えば、ＦＰＧＡ１０１の各回路生成部は、論理回路生成用のＳ−ＲＡＭとフリップフロップ（ＦＦ）とを備える。また、ＦＰＧＡ１０１の各回路生成部は、回路生成部を他の回路生成部に切り換えるためのＦＦも有する。
各回路生成部に、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に対応した回路を生成する場合、Ｓ−ＲＡＭにより所定の入力に対応した出力を示すルックアップテーブルを作成し、さらにＦＦで所定の遅延を与えることにより回路決定用データに対応した回路を形成する。
Ｓ−ＲＡＭに形成されるルックアップテーブルは、回路決定用ＲＡＭ１０３に格納された回路決定用データにより定まる。
回路生成部１０８は、例えば切り換え回路として機能させることができる。また、回路生成部１０９は、例えば修正回路として機能させることができる。切り換え回路とは、不具合が発生した回路がある場合、この不具合が発生した回路を修正回路に切り換えるための回路である。また、修正回路とは、不具合が発生した回路に代えて切り換えられる回路である。
一例として、回路生成部１１０にバグ（不具合）が発生し、回路生成部１１０が不具合回路となったとして以下説明する。
図１に示されるように、アドレス管理部１００からは、回路決定用アドレス（ＦＰＧＡ ＡＤＤＲＥＳＳ）と回路決定用データ（ＦＰＧＡ ＤＡＴＡ）とが出力される。
ここで、回路決定用データとは、ＦＰＧＡの回路生成部に生成される回路を決定するための情報である。すなわち、回路決定用データとは、回路生成部のＳ−ＲＡＭのルックアップテーブルとＦＦとの組み合わせにより決定される論理回路を決定するための情報である。
この回路決定用データは回路決定用ＲＡＭ１０３に格納される。そして、回路決定用ＲＡＭ１０３に格納された回路決定用データ１０５に基づいて回路生成部に回路決定用データに対応した回路が生成される。
また、回路決定用アドレスとは、回路決定用ＲＡＭ１０３において回路決定用データ１０５を格納する領域を示すためのアドレスである。
アドレス管理部１００から出力された回路決定用アドレスはアドレスデコーダ１０２に入力する。
また、アドレス管理部１００から出力された回路決定用データは回路決定用ＲＡＭ１０３に入力する。
アドレスデコーダ１０２は、入力した回路決定用アドレスに基づいて、回路決定用データを回路決定用ＲＡＭ１０３の回路決定用アドレスに示されるアドレスに格納する。
ここで、本実施形態では、回路決定用データは、ＦＰＧＡ１０１の動作継続中であるか否かに関わらず、回路決定用ＲＡＭ１０３の回路決定用アドレスに示されるアドレスの領域に格納されることができる。
従来のＦＰＧＡでは、ＦＰＧＡの動作継続中に回路決定用データが書き込まれると、ＦＰＧＡを用いた装置の動作が一時中断する場合があったが、本実施形態では、回路決定用ＲＡＭ１０３の未使用領城に回路決定用データを格納するため、ＦＰＧＡを用いた装置の動作が中断することはない。
そして、回路決定用ＲＡＭ１０３に格納された回路決定用データに対応した回路が回路生成部に生成される。
次に、図１に示されるアドレス管理部１００について図２を参照してさらに詳細に説明する。図２は、図１に示されるアドレス管理部の内部ブロック図である。
図２に示されるように、アドレス管理部は、ＦＰＧＡデータインタフェース２０１と、新規データ格納部２０２と、前回書き込みアドレス格納部２０３と、書き込み順序制御部２０４と、書き込みアドレス付加部２０５と、ＦＰＧＡ書き込みインタフェース２０６とを備える。
回路決定用データは、ユーザが行おうとしているＦＰＧＡの回路の書き換えの順序にしたがって、ＦＰＧＡデータインタフェース２０１に入力される。
ＦＰＧＡデータインタフェース２０１は、ＦＰＧＡへ出力するための回路決定用データを受信し、新規データ格納部２０２に出力する。
新規データ格納部２０２は、ＦＰＧＡデータインタフェース２０１から出力された回路決定用データを格納する。
書き込み順序制御部２０４は、書き込みアドレス付加部２０５に対して、回路決定用アドレスが付加された回路決定用データを出力するタイミングを通知する。
書き込み順序制御部２０４は、回路決定用アドレスが付加された回路決定用データがＦＰＧＡに書き込まれて回路が生成された後、次の回路決定用アドレスが付加された回路決定用データをＦＰＧＡに書き込んで回路を生成するタイミングを書き込みアドレス付加部２０５に通知する。
ここで、書き込み順序制御部２０４は、書き込みクロックのクロック数をカウントすることにより、書き込みアドレス付加部２０５に対して、回路決定用アドレスが付加された回路決定用データをＦＰＧＡ書き込みインタフェース２０６に出力するタイミングを通知する。
このように、本実施形態では、書き込み順序制御部２０４が、ＦＰＧＡ１０１に回路決定用アドレスが付加された回路決定用データを書き込むタイミングを制御するため、ユーザは、回路決定用データをアドレス管理部１００に入力するタイミングを決定する必要がなくなる。
前回書き込みアドレス格納部２０３では、前回の書き換えまでに使用されているＦＰＧＡ内の回路決定用ＲＡＭの使用領域のアドレスの情報と、ＦＰＧＡ内の回路決定用ＲＡＭの未使用領域のアドレスの情報とを格納する。
書き込みアドレス付加部２０５では、前回書き込みアドレス格納部２０３より回路決定用ＲＡＭの未使用領域のアドレスを取得する。この書き込みアドレス付加部２０５が、前回書き込みアドレス格納部２０３から取得した回路決定用ＲＡＭの未使用領域のアドレスが回路決定用アドレスとなる。
そして、書き込みアドレス付加部２０５は、新規データ格納部２０２から取得した回路決定用データと、前回書き込みアドレス格納部２０３から取得した未使用領域の回路決定用アドレスとを、回路決定用データがＦＰＧＡデータインタフェース２０１に入力された順序、かつ、書き込み順序制御部２０４から通知されたタイミングにしたがい、ＦＰＧＡ書き込みインタフェース２０６に出力する。
すなわち、書き込みアドレス付加部２０５は、新規データ格納部２０２から取得した回路決定用データに、前回書き込みアドレス格納部２０３から取得した未使用領域の回路決定用アドレスを付加して出力する。
前回書き込みアドレス格納部２０３では、次回の書き込みのために、今回使用した回路決定用ＲＡＭのアドレスを、ＦＰＧＡ内の回路決定用ＲＡＭの使用領域のアドレスとして格納する。
ＦＰＧＡ書き込みインタフェース２０６では、書き込みアドレス付加部２０５から出力された順番通りに、回路決定用アドレスと回路決定用データとをＦＰＧＡ内の回路決定用ＲＡＭに出力する。
（アドレス管理部とフィールドプログラマブルゲートアレイとの間のインタフェース）
次に、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、アドレス管理部とフィールドプログラマブルゲートアレイとの間のインタフェースについて図１、図２及び図３を参照して説明する。図３は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態の書き込みタイミングの一例を示すタイミングチャートである。
図１に示されるように、アドレス管理部１００からは、回路決定用アドレスと回路決定用データとがマルチプレクスされてシリアルで出力される。
なお、回路決定用アドレスと回路決定用データとをマルチプレクスしてシリアルで出力する動作は、図２に示されるＦＰＧＡ書き込みインタフェース２０６が行う。
動作継続状態で書き換え可能なＦＰＧＡでは、追加回路や修正回路等の回路決定用データを回路決定用ＲＡＭに書き込むために、アドレスデコーダが区別できるように、回路決定用アドレスと回路決定用データとをＦＰＧＡに与える必要がある。
そこで、本実施形態では、図２及び図３に示されるように、ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレスと回路決定用データ３０３とを、シリアルでＦＰＧＡ１０１に出力する。
ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレスと回路決定用データ３０３とのＦＰＧＡ１０１への書き込みを、全て書き込みクロック３０２に同期して行う。
また、ＦＰＧＡ書き込みインタフェース２０６は、ＦＰＧＡ１０１に対して書き込み開始イネーブル３０１を入力してから、回路決定用アドレスと回路決定用データ３０３のＦＰＧＡへの出力を行う。
回路決定用アドレスと回路決定用データ３０３がシリアル入力の場合は、ＦＰＧＡ書き込みインタフェース２０６は、クロックの立ち上がりで最初の回路決定用アドレスの１ｂｉｔをＦＰＧＡ１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最初の回路決定用アドレスの全てのｂｉｔのＦＰＧＡ１０１への出力が完了していない場合は、次以降のクロックの立ち上がりで最初の回路決定用アドレスの残りのｂｉｔを、ＦＰＧＡ１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最初の回路決定用アドレスの全てのｂｉｔの出力が完了した後に、その最初の回路決定用アドレスの回路決定用データを同じようにクロックの立ち上がりごとにＦＰＧＡ１０１に出力する。
そしてＦＰＧＡ書き込みインタフェース２０６は、最終の回路決定用アドレスと回路決定用データを出力し終えたら、書き込みクロック３０２を止めて、書き込みを終了する。
（修正回路の起動方法について）
次に、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムにおいて、フィールドプログラマブルゲートアレイに不具合回路が発生し、それを修正回路に置き換える場合の動作について以下、説明する。
動作継続状態で書き換え可能なＦＰＧＡの場合、修正回路を起動するためには、不具合回路の動作と修正回路の動作とが一致しているタイミングで、不具合回路を修正回路へと切り換える必要がある。
しかし、不具合回路の動作はその不具合の為、修正回路の動作と一致していないタイミングも存在する。
不具合回路の動作と修正回路の動作とが一致しているタイミングを見つけて切り換える方法について以下、図４から図１０を参照して説明する。図４から図９は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の概略図であり、図１０は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態における、不具合回路を修正回路に切り換える方法の順序を示す表である。
なお、図１０において、書き込みＡｄｒｅｓｓの回路生成ＸＸとは、図４から図９における、回路決定用ＲＡＭ Ａｄｄ ＸＸ 領域のことを意味する。
また、図４から図９に示される回路決定用ＲＡＭ Ａｄｄ ＸＸ 領域とは、図１に示される回路決定用ＲＡＭ１０３のアドレスＸＸに対応した回路生成部のことである。
また、以下、図４から図９における、回路決定用ＲＡＭ Ａｄｄ ＸＸ 領域及び図１０に示される書き込みＡｄｒｅｓｓの回路生成ＸＸのことを単にアドレスＸＸともいう。
また、図４から図９に示されるように、各回路決定用ＲＡＭ Ａｄｄ ＸＸ 領域の間には接続ネットが形成されている。
図４及び図５に示されるように、フィールドプログラマブルゲートアレイに不具合継続状態が発生した場合、その不具合の原因となる不具合回路４０１の最終出力に元々存在するセレクタ４０２とその制御ゲート４０３に対し、制御ゲート４０３の他方入力に対し非活性化したラッチＦＦ５０１を挿入する。（図１０、書き込み順序０，１）。
このラッチＦＦ５０１は、Ｓ−ＲＡＭによるルックアップテーブル及び論理回路を形成するＦＦとは別に、回路の切り換えのために初めから不具合回路４０１に備えられているＦＦである。
図１０に示されるように、書き込み順序０では、修正前の不具合継続状態となっている。
また、図１０に示されるように、書き込み順序１では、追加情報を現状データに上書きして、アドレス２Ｂに、非活性化したラッチＦＦ５０１を追加する。
その結果、図６に示されるように、非活性化したラッチＦＦ５０１が回路決定用ＲＡＭ１０３のアドレス２Ｂに対応した領域内において、制御ゲート４０３と接続される。
その後、図６に示されるように、ＦＰＧＡは、入力した回路決定用データに基づいて、修正回路６０１と、非活性化したラッチＦＦ５０１の入力に接続する切り換え回路６０２と、切り換えポイント情報回路６０３とを生成する。
したがって、この場合、ＦＰＧＡに入力する回路決定用データには、修正回路６０１と、非活性化したラッチＦＦ５０１の入力に接続する切り換え回路６０２と、切り換えポイント情報回路６０３とを生成するための情報が含まれる。
すなわち、図１０に示されるように、まず、アドレス１Ａに切り換えポイント情報回路６０３を生成する（書き込み順序２）。
この切り換えポイント情報回路６０３が生成されるアドレス１Ａの領域は、未使用であった回路生成部の領域である。
次に、アドレス２Ａに、切り換え回路６０２を生成する（書き込み順序３）。この切り換え回路６０２が生成されるアドレス２Ａの領域は、未使用であった領域である。
次に、アドレス１Ａとアドレス２Ａとを接続する（書き込み順序４）。このアドレス１Ａとアドレス２Ａとは、例えば図６に示される接続ネットの未配線領域に配線を形成することにより接続される。
次に、アドレス２Ｃに、修正回路６０１を生成する（書き込み順序５）。この修正回路６０１が生成されるアドレス２Ｃの領域は、回路生成部の未使用であった領域である。
次に、アドレス１Ｂとアドレス２Ｃとを接続する（書き込み順序６）。このアドレス１Ｂとアドレス２Ｃとは、例えば図６に示される接続ネットの未配線領域に形成された配線により接続される。
次に、アドレス２Ｃとアドレス２Ｂとを接続する（書き込み順序７）。このアドレス２Ｃとアドレス２Ｂとは、例えば図６に示される接続ネットの未配線領域に形成された配線により接続される。
そして、図７に示されるように、切り換え回路６０２は、切り換えポイント情報回路６０３から切り換えポイント情報を入力する。
この切り換えポイント情報は、ＦＰＧＡの動作を監視しているユーザにより入力される。
この切り換えポイント情報は、例えばそれぞれ周期的に動作している不具合回路４０１と修正回路６０１との動作が一致しているタイミングを示す。
例えば、切り換えポイント情報の一例として、切り換え回路６０２が一定周期でカウントを行っている場合、そのカウントのいずれの値で不具合回路４０１と修正回路６０１との動作が一致するのかを示す情報を挙げることができる。
そして、切り換え回路６０２は、切り換えポイント情報に示されたタイミングにおいて、一致信号を非活性化したラッチＦＦ５０１に出力する。
切り換え回路６０２が、この一致信号を非活性化したラッチＦＦ５０１に出力することで、不具合回路４０１と修正回路６０１との動作が一致しているタイミングにおいて、不具合回路４０１から修正回路６０１に動作が切り換わる。
つまり、図１０に示されるように、アドレス２Ａとアドレス２Ｂとを接続する（書き込み順序８）。このアドレス２Ａとアドレス２Ｂとは、未配線領域に配線を形成することにより接続される。
そして、図８及び図９に示されるように、制御ゲート４０３を開放し、図１０に示されるように、アドレス２Ｂにおいて、セレクタ用ＡＮＤである制御ゲート４０３のＰｕｌｌＵｐを行い（書き込み順序９）、さらにその後、非活性化しているラッチＦＦ５０１を活性化する。この制御ゲート４０３のＰｕｌｌＵｐは、再びデータをアドレス２Ｂに上書きして行う。
そして、図９に示されるように、切り換え条件が成立した時点で不具合回路４０１から修正回路６０１へ動作が切り換わるように、切り換え回路６０２が一致信号をラッチＦＦ５０１に出力する（図１０，回路修正用書き込み終了）。すなわち、所定の切り換えタイミングにて切り換えが実行される。
これら一連の動作は、ＦＰＧＡ内の回路決定用ＲＡＭへ出力される回路決定用データをアドレス順に書き込むことで行わなければ正しく動作が切り換わらない。
そして、アドレス順に回路決定用データを回路決定用ＲＡＭに書き込むためには一連の動作を行うツール等の装置又は方法が必要である。
本実施形態では、アドレス管理部１００が、修正回路６０１及び切り換え回路６０２等の回路を生成するための回路決定用データの回路決定用アドレスを決定する。
そして、本実施形態では、アドレス管理部１００が、決定された回路決定用アドレスと共に、修正回路６０１及び切り換え回路６０２等の回路を生成するための回路決定用データを、一連の順序に則ったアドレス付きデータとしてＦＰＧＡ内の回路決定用ＲＡＭ１０３に出力する。
このため、本実施形態では、ユーザが、回路決定用ＲＡＭ１０３における未使用領域のアドレスを管理しなくても良い。
また、本実施形態では、回路決定用ＲＡＭ１０３の未使用領域に追加回路や修正回路等を生成するため、回路の追加又は修正の場合でもＦＰＧＡの動作を継続した状態を維持することができる。
そのため、本実施形態は、システム停止が認められない交換装置等において運用を継続したまま機能追加、不具合修正を行う場合に適用して有効である。
また、本実施形態によれば、回路決定用アドレスと回路決定用データとをシリアルで入力させるため、パラレルの場合と比べて、アドレス管理部１００とＦＰＧＡ１０１との間の信号線を減らすことができ、コスト軽減を図ることができる。
（フィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態）
次に、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態について図１１及び図１２を参照して説明する。図１１は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の全体概略図であり、図１２は、本発明のフィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態の書き込みタイミングの一例を示すタイミングチャートである。
本実施形態が前述のフィールドプログラマブルゲートアレイの書き換えシステムの第１の実施形態と異なる点は、アドレス管理部から回路決定用ＲＡＭへと出力される回路決定用アドレスと回路決定用データのインタフェースがパラレルツインである点である。本実施形態のその他の構造及び動作については前述の第１の実施形態と同様であるため、以下主として前述の第１の実施形態と異なる点について説明する。
図１１に示されるように、本実施形態のフィールドプログラマブルゲートアレイの書き換えシステムは、アドレス管理部１１００と、フィールドプログラマブルゲートアレイ１１０１とから構成される。
フィールドプログラマブルゲートアレイ１１０１は、アドレスデコーダ１１０２と、回路決定用ＲＡＭ１１０３と、接続ネット１１０４と、回路生成部１１０８，１１０９，１１１０，１１１１，１１１２，１１１３，１１１４，１１１５とを備える。なお、本実施形態において、回路生成部の個数は図１１に示される個数に限定されるものではなく、その他の個数であっても良い。
回路決定用ＲＡＭ１１０３は、回路決定用データ１１０５を格納する。
また、回路決定用ＲＡＭ１１０３は使用領域１１０６と未使用領域１１０７とを有する。
この回路決定用ＲＡＭ１１０３の使用領域１１０６と未使用領域１１０７とにおいて、回路決定用データを格納する領域はアドレスにより指定される。
また、接続ネット１１０４は、各回路生成部を互いに接続する配線により形成される。
また、接続ネット１１０４には、使用領域として、回路生成部１１１０，１１１１，１１１２，１１１３，１１１４及び１１１５が形成されている。
図１１に示されるように、アドレス管理部１１００からは、回路決定用アドレス（ＦＰＧＡ ＡＤＤＲＥＳＳ）と回路決定用データ（ＦＰＧＡ ＤＡＴＡ）とがパラレルツインで出力される。
アドレス管理部１１００から出力された回路決定用アドレスはアドレスデコーダ１１０２に入力する。
また、アドレス管理部１１００から出力された回路決定用データは回路決定用ＲＡＭ１１０３に入力する。
アドレスデコーダ１１０２は、回路決定用データを、入力した回路決定用アドレスに基づいて回路決定用ＲＡＭ１１０３に格納させる。
動作継続状態で書き換え可能なＦＰＧＡでは、アドレスデコーダ１１０２が追加回路や修正回路等を回路決定用ＲＡＭ１１０３に書き込むために、回路決定用アドレスと回路決定用データとを区別可能にＦＰＧＡ１１０１に与えて書き込んでいく必要がある。
本実施形態は、回路決定用アドレスと回路決定用データとをパラレルツインでフィールドプログラマブルゲートアレイ１１０１に出力する実施形態である。
ここで、パラレルツインとは、アドレス管理部１１００とＦＰＧＡ１１０１との間において、回路決定用アドレスの信号線と回路決定用データの信号線の２本の信号線が存在することを意味する。
しかし、本発明はこのような場合に限定するものではなく、必要に応じて、回路決定用アドレスの信号線と回路決定用データの信号線の一方又はそれぞれを２本以上の任意の数にしても良い。すなわち、本発明では、回路決定用アドレスと回路決定用データとをパラレルでフィールドプログラマブルゲートアレイ１１０１に出力すれば良い。
また、回路決定用アドレスと回路決定用データとをパラレルツインでフィールドプログラマブルゲートアレイに出力するのは、図２に示されるＦＰＧＡ書き込みインタフェース２０６により行われる。
図１２に示されるように、本実施形態では、ＦＰＧＡ書き込みインタフェース２０６は、回路決定用アドレス１２０３と回路決定用データ１２０４とをＦＰＧＡ１１０１に書き込む場合、全て書き込みクロック１２０２に同期して行う。
ＦＰＧＡ書き込みインタフェース２０６は、ＦＰＧＡ１１００に対して書き込み開始イネーブル１２０１を入力してから、ＦＰＧＡ１１００への回路決定用アドレス１２０３と回路決定用データ１２０４との出力を行う。
本実施形態のように、回路決定用アドレスと回路決定用データとがパラレルでＦＰＧＡ１１０１に入力する場合は、ＦＰＧＡ書き込みインタフェース２０６は、最初の書き込みクロック１２０２の立ち上がりで回路決定用アドレス１２０３と回路決定用データ１２０４との１ｂｉｔをＦＰＧＡ１１０１に出力する。
また、ＦＰＧＡ書き込みインタフェース２０６は、最初の書き込みクロック１２０２の立ち上がりで回路決定用アドレス１２０３と回路決定用データ１２０４との全てのｂｉｔをＦＰＧＡ１１０１に出力できなかった場合は、次以降のクロックの立ち上がりで、残りの最初の回路決定用アドレス１２０３と回路決定用データ１２０４のｂｉｔをＦＰＧＡ１１０１に出力する。
そして、ＦＰＧＡ書き込みインタフェース２０６は、最終の回路決定用アドレス１２０３と回路決定用データ１２０４をＦＰＧＡ１１０１に出力し終えたら、書き込みクロック１２０１を止めて書き込みを終了する。
なお、例えば本実施形態において、ＦＰＧＡの不具合回路を修正回路に書き換える動作は、前述の第１の実施形態において図４から図１０を参照して説明した場合と同様である。
このように、フィールドプログラマブルゲートアレイの書き換えシステムの第２の実施形態においても、前述の第１の実施形態と同様の効果を得ることができる。
さらに、本実施形態では、アドレス管理部１１００から回路決定用ＲＡＭ１１０３へと出力される回路決定用アドレスと回路決定用データのインタフェースがパラレルであるため、シリアルである場合と比べて、パラレルのほうがシリアルよりも一度のクロックの立ち上がりで入力できるｂｉｔ数が多いため書き換えの完了時間が早くなる。(First Embodiment of Field Programmable Gate Array Rewriting System)
A field programmable gate array rewriting system according to a first embodiment of the present invention will be described.
First, a first embodiment of a field programmable gate array rewriting system of the present invention will be described with reference to FIG. FIG. 1 is an overall schematic diagram of a first embodiment of a field programmable gate array rewriting system according to the present invention.
As shown in FIG. 1, the field programmable gate array rewriting system according to the present embodiment includes an address management unit 100 and a field programmable gate array 101.
The field programmable gate array 101 includes an address decoder 102, a circuit determination RAM 103, a connection net 104, and circuit generation units 108, 109, 110, 111, 112, 113, 114, and 115. In the present embodiment, the number of circuit generation units is not limited to the number shown in FIG. 1 and may be other numbers.
The circuit determination RAM 103 stores circuit determination data 105 for generating a circuit. The circuit determination data 105 stored in the circuit determination RAM 103 is circuit data already generated in each circuit generation unit.
The circuit determination RAM 103 has a used area 106 and an unused area 107. In the used area 106 and the unused area 107, an area for storing circuit determination data is designated by an address.
Further, the connection net 104 is formed by wirings connecting the circuit generation units shown in FIG.
Each circuit generation unit shown in FIG. 1 corresponds to the address of the circuit determination RAM 103. In each circuit generation unit, a circuit corresponding to the circuit determination data 105 stored in the circuit determination RAM 103 is generated.
For example, each circuit generation unit of the FPGA 101 includes an S-RAM for generating a logic circuit and a flip-flop (FF). Each circuit generation unit of the FPGA 101 also includes an FF for switching the circuit generation unit to another circuit generation unit.
When a circuit corresponding to the circuit determination data 105 stored in the circuit determination RAM 103 is generated in each circuit generation unit, a look-up table indicating an output corresponding to a predetermined input is created by the S-RAM, and the FF A circuit corresponding to the circuit determination data is formed by giving a predetermined delay in step (b).
The look-up table formed in the S-RAM is determined by circuit determination data stored in the circuit determination RAM 103.
The circuit generation unit 108 can function as a switching circuit, for example. In addition, the circuit generation unit 109 can function as a correction circuit, for example. The switching circuit is a circuit for switching a circuit in which this problem has occurred to a correction circuit when there is a circuit in which the problem has occurred. Further, the correction circuit is a circuit that is switched in place of the circuit in which the problem has occurred.
As an example, it will be described below that a bug (problem) occurs in the circuit generation unit 110 and the circuit generation unit 110 becomes a defective circuit.
As shown in FIG. 1, the address management unit 100 outputs a circuit determination address (FPGA ADDRESS) and circuit determination data (FPGA DATA).
Here, the circuit determination data is information for determining a circuit generated in the circuit generation unit of the FPGA. That is, the circuit determination data is information for determining a logic circuit determined by a combination of the S-RAM lookup table of the circuit generation unit and the FF.
This circuit determination data is stored in the circuit determination RAM 103. Then, based on the circuit determination data 105 stored in the circuit determination RAM 103, a circuit corresponding to the circuit determination data is generated in the circuit generation unit.
The circuit determination address is an address for indicating an area for storing the circuit determination data 105 in the circuit determination RAM 103.
The circuit determination address output from the address management unit 100 is input to the address decoder 102.
Further, the circuit determination data output from the address management unit 100 is input to the circuit determination RAM 103.
The address decoder 102 stores the circuit determination data at the address indicated by the circuit determination address in the circuit determination RAM 103 based on the input circuit determination address.
Here, in this embodiment, the circuit determination data can be stored in the address area indicated by the circuit determination address of the circuit determination RAM 103 regardless of whether the operation of the FPGA 101 is continuing. .
In the conventional FPGA, when circuit determination data is written while the FPGA operation is continued, the operation of the device using the FPGA may be temporarily interrupted. However, in this embodiment, the circuit determination RAM 103 is not used. Since the circuit determination data is stored in the castle, the operation of the device using the FPGA is not interrupted.
Then, a circuit corresponding to the circuit determination data stored in the circuit determination RAM 103 is generated in the circuit generation unit.
Next, the address management unit 100 shown in FIG. 1 will be described in more detail with reference to FIG. FIG. 2 is an internal block diagram of the address management unit shown in FIG.
As shown in FIG. 2, the address management unit includes an FPGA data interface 201, a new data storage unit 202, a previous write address storage unit 203, a write order control unit 204, a write address addition unit 205, and an FPGA write. And an interface 206.
The circuit determination data is input to the FPGA data interface 201 in accordance with the FPGA circuit rewrite order that the user is going to perform.
The FPGA data interface 201 receives circuit determination data to be output to the FPGA and outputs it to the new data storage unit 202.
The new data storage unit 202 stores circuit determination data output from the FPGA data interface 201.
The write order control unit 204 notifies the write address adding unit 205 of the timing for outputting the circuit determination data to which the circuit determination address is added.
The writing order control unit 204 writes the circuit determination data to which the circuit determination address is added to the FPGA and generates the circuit, and then writes the circuit determination data to which the next circuit determination address is added to the FPGA. To notify the write address adding unit 205 of the circuit generation timing.
Here, the write order control unit 204 counts the number of clocks of the write clock, and outputs the circuit determination data with the circuit determination address added to the FPGA write interface 206 to the write address addition unit 205. Notify timing.
As described above, in this embodiment, since the write order control unit 204 controls the timing of writing the circuit determination data with the circuit determination address added to the FPGA 101, the user stores the circuit determination data in the address management unit 100. There is no need to determine the input timing.
In the previous write address storage unit 203, information on the address of the used area of the circuit determination RAM in the FPGA used up to the previous rewrite and information on the address of the unused area of the circuit determination RAM in the FPGA are stored. Store.
The write address adding unit 205 acquires the address of the unused area of the circuit determination RAM from the previous write address storage unit 203. The address of the unused area of the circuit determination RAM acquired by the write address adding unit 205 from the previous write address storage unit 203 becomes the circuit determination address.
Then, the write address adding unit 205 uses the circuit determination data acquired from the new data storage unit 202 and the circuit determination address of the unused area acquired from the previous write address storage unit 203, and the circuit determination data is FPGA data. According to the order input to the interface 201 and the timing notified from the write order control unit 204, the data is output to the FPGA write interface 206.
That is, the write address adding unit 205 adds the circuit determination address of the unused area acquired from the previous write address storage unit 203 to the circuit determination data acquired from the new data storage unit 202 and outputs the result.
The previous write address storage unit 203 stores the address of the circuit determination RAM used this time as the address of the use area of the circuit determination RAM in the FPGA for the next writing.
The FPGA write interface 206 outputs the circuit determination address and the circuit determination data to the circuit determination RAM in the FPGA in the order output from the write address adding unit 205.
(Interface between address manager and field programmable gate array)
Next, an interface between the address management unit and the field programmable gate array in the first embodiment of the field programmable gate array rewriting system of the present invention will be described with reference to FIGS. FIG. 3 is a timing chart showing an example of the write timing of the first embodiment of the field programmable gate array rewrite system of the present invention.
As shown in FIG. 1, from the address management unit 100, the circuit determination address and the circuit determination data are multiplexed and output serially.
Note that the FPGA write interface 206 shown in FIG. 2 performs the operation of multiplexing and serially outputting the circuit determination address and the circuit determination data.
In an FPGA that can be rewritten in an operation continuation state, in order to write circuit determination data such as an additional circuit and a correction circuit to the circuit determination RAM, the circuit determination address and the circuit determination data are set so that the address decoder can distinguish them. It needs to be given to the FPGA.
Therefore, in this embodiment, as shown in FIGS. 2 and 3, the FPGA write interface 206 serially outputs the circuit determination address and the circuit determination data 303 to the FPGA 101.
The FPGA write interface 206 performs writing of the circuit determination address and the circuit determination data 303 to the FPGA 101 in synchronization with the write clock 302.
The FPGA write interface 206 inputs the write start enable 301 to the FPGA 101 and then outputs the circuit determination address and the circuit determination data 303 to the FPGA.
When the circuit determination address and the circuit determination data 303 are serial inputs, the FPGA write interface 206 outputs 1 bit of the first circuit determination address to the FPGA 101 at the rising edge of the clock.
Then, if the output of all bits of the first circuit determination address to the FPGA 101 is not completed, the FPGA write interface 206 reads the remaining bits of the first circuit determination address at the next clock rise. Output to the FPGA 101.
Then, after the output of all bits of the first circuit determination address is completed, the FPGA write interface 206 outputs the circuit determination data of the first circuit determination address to the FPGA 101 in the same manner at every rising edge of the clock. .
When the FPGA write interface 206 finishes outputting the final circuit determination address and the circuit determination data, the FPGA write interface 206 stops the write clock 302 and ends the writing.
(Regarding how to start the correction circuit)
Next, in the field programmable gate array rewriting system of the present embodiment, an operation when a defective circuit occurs in the field programmable gate array and is replaced with a correction circuit will be described below.
In the case of an FPGA that is rewritable in an operation continuation state, in order to start the correction circuit, it is necessary to switch the defective circuit to the correction circuit at a timing when the operation of the defective circuit matches the operation of the correction circuit.
However, because the operation of the defective circuit is a failure, there is a timing that does not coincide with the operation of the correction circuit.
A method for finding and switching the timing at which the operation of the defective circuit and the operation of the correction circuit coincide will be described below with reference to FIGS. 4 to 9 are schematic diagrams of a method for switching a defective circuit to a correction circuit in the first embodiment of the field programmable gate array rewriting system of the present invention, and FIG. 10 is a diagram of the field programmable gate array of the present invention. 6 is a table showing an order of a method of switching a defective circuit to a correction circuit in the first embodiment of the rewriting system of FIG.
In FIG. 10, the circuit generation XX of the write address means the circuit determination RAM Add XX region in FIGS. 4 to 9.
Further, the circuit determination RAM Add XX region shown in FIGS. 4 to 9 is a circuit generation unit corresponding to the address XX of the circuit determination RAM 103 shown in FIG.
Hereinafter, the circuit determination RAM Add XX area in FIGS. 4 to 9 and the circuit generation XX of the write address shown in FIG. 10 are also simply referred to as an address XX.
Further, as shown in FIGS. 4 to 9, connection nets are formed between the circuit determination RAM Add XX regions.
As shown in FIGS. 4 and 5, when a failure continuation state occurs in the field programmable gate array, the selector 402 and its control gate 403 originally present in the final output of the failure circuit 401 that causes the failure are A deactivated latch FF 501 is inserted for the other input of the control gate 403. (FIG. 10, writing order 0, 1).
The latch FF 501 is an FF provided in the defective circuit 401 from the beginning for switching the circuit, separately from the FF forming the lookup table and the logic circuit by the S-RAM.
As shown in FIG. 10, in the writing order 0, the defect continues before correction.
Further, as shown in FIG. 10, in the write order 1, the additional information is overwritten on the current data, and the deactivated latch FF501 is added to the address 2B.
As a result, as shown in FIG. 6, the deactivated latch FF 501 is connected to the control gate 403 in the area corresponding to the address 2B of the circuit determination RAM 103.
Thereafter, as shown in FIG. 6, the FPGA, based on the input circuit determination data, the correction circuit 601, the switching circuit 602 connected to the input of the deactivated latch FF 501, and the switching point information circuit 603 Is generated.
Therefore, in this case, the circuit determination data input to the FPGA includes information for generating the correction circuit 601, the switching circuit 602 connected to the input of the deactivated latch FF 501, and the switching point information circuit 603. included.
That is, as shown in FIG. 10, first, the switching point information circuit 603 is generated at the address 1A (write order 2).
The area of the address 1A where the switching point information circuit 603 is generated is an area of the circuit generation unit which has not been used.
Next, the switching circuit 602 is generated at the address 2A (write order 3). The area of the address 2A where the switching circuit 602 is generated is an unused area.
Next, address 1A and address 2A are connected (write order 4). The address 1A and the address 2A are connected by forming a wiring in an unwired region of the connection net shown in FIG. 6, for example.
Next, the correction circuit 601 is generated at the address 2C (write order 5). The area of the address 2C where the correction circuit 601 is generated is an area unused by the circuit generation unit.
Next, address 1B and address 2C are connected (write order 6). The address 1B and the address 2C are connected by, for example, wiring formed in the unwired area of the connection net shown in FIG.
Next, address 2C and address 2B are connected (write order 7). The address 2C and the address 2B are connected by wiring formed in an unwired area of the connection net shown in FIG. 6, for example.
Then, as shown in FIG. 7, the switching circuit 602 inputs switching point information from the switching point information circuit 603.
This switching point information is input by a user who is monitoring the operation of the FPGA.
This switching point information indicates, for example, the timing at which the operations of the defective circuit 401 and the correction circuit 601 that operate periodically are the same.
For example, as an example of the switching point information, when the switching circuit 602 counts at a constant cycle, information indicating which value of the count indicates that the operation of the defective circuit 401 and the correction circuit 601 coincides. Can do.
Then, the switching circuit 602 outputs the coincidence signal to the deactivated latch FF 501 at the timing indicated by the switching point information.
The switching circuit 602 outputs the coincidence signal to the deactivated latch FF 501 so that the operation is switched from the defective circuit 401 to the correcting circuit 601 at the timing when the operations of the defective circuit 401 and the correcting circuit 601 match. Change.
That is, as shown in FIG. 10, the address 2A and the address 2B are connected (write order 8). The address 2A and the address 2B are connected by forming a wiring in an unwired area.
Then, as shown in FIGS. 8 and 9, the control gate 403 is opened, and as shown in FIG. 10, PullUp of the control gate 403 that is the selector AND is performed at the address 2B (write order 9). Thereafter, the inactivated latch FF501 is activated. The PullUp of the control gate 403 performs data overwriting again at the address 2B.
Then, as shown in FIG. 9, the switching circuit 602 outputs a coincidence signal to the latch FF 501 so that the operation is switched from the defective circuit 401 to the correction circuit 601 when the switching condition is satisfied (FIG. 10, circuit correction). For writing end). That is, switching is performed at a predetermined switching timing.
These series of operations cannot be switched correctly unless the circuit determination data output to the circuit determination RAM in the FPGA is written in the order of addresses.
In order to write the circuit determination data in the circuit determination RAM in the order of addresses, an apparatus or method such as a tool that performs a series of operations is required.
In the present embodiment, the address management unit 100 determines a circuit determination address of circuit determination data for generating circuits such as the correction circuit 601 and the switching circuit 602.
In the present embodiment, the address management unit 100 uses the determined circuit determination address and the circuit determination data for generating circuits such as the correction circuit 601 and the switching circuit 602 in accordance with a series of orders. The data is output to the circuit determination RAM 103 in the FPGA as attached data.
For this reason, in this embodiment, the user does not have to manage addresses of unused areas in the circuit determination RAM 103.
Further, in this embodiment, an additional circuit, a correction circuit, and the like are generated in an unused area of the circuit determination RAM 103, so that the state in which the operation of the FPGA is continued even when a circuit is added or corrected.
Therefore, the present embodiment is effective when applied to a case where a function is added or a defect is corrected while the operation is continued in an exchange device or the like where a system stop is not permitted.
In addition, according to the present embodiment, since the circuit determination address and the circuit determination data are input serially, the signal lines between the address management unit 100 and the FPGA 101 can be reduced compared to the parallel case. Cost reduction can be achieved.
(Second Embodiment of Field Programmable Gate Array Rewriting System)
Next, a second embodiment of the field programmable gate array rewriting system of the present invention will be described with reference to FIGS. FIG. 11 is an overall schematic diagram of the second embodiment of the field programmable gate array rewrite system of the present invention, and FIG. 12 shows the write timing of the field programmable gate array rewrite system of the second embodiment of the present invention. It is a timing chart which shows an example.
This embodiment is different from the first embodiment of the field programmable gate array rewriting system described above in that the interface for circuit determination data and the circuit determination data output from the address management unit to the circuit determination RAM is parallel. It is a point that is twin. Since the other structure and operation of the present embodiment are the same as those of the first embodiment, differences from the first embodiment will be mainly described below.
As shown in FIG. 11, the field programmable gate array rewriting system of this embodiment includes an address management unit 1100 and a field programmable gate array 1101.
The field programmable gate array 1101 includes an address decoder 1102, a circuit determination RAM 1103, a connection net 1104, and circuit generation units 1108, 1109, 1110, 1111, 1112, 1113, 1114, and 1115. In the present embodiment, the number of circuit generation units is not limited to the number shown in FIG. 11, but may be other numbers.
The circuit determination RAM 1103 stores circuit determination data 1105.
The circuit determination RAM 1103 has a used area 1106 and an unused area 1107.
Of the used area 1106 and unused area 1107 of the circuit determining RAM 1103, the area for storing the circuit determining data is designated by an address.
The connection net 1104 is formed by wiring that connects the circuit generation units to each other.
In the connection net 1104, circuit generation units 1110, 1111, 1112, 1113, 1114, and 1115 are formed as usage areas.
As shown in FIG. 11, the address management unit 1100 outputs a circuit determination address (FPGA ADDRESS) and circuit determination data (FPGA DATA) in parallel twin.
The circuit determination address output from the address management unit 1100 is input to the address decoder 1102.
The circuit determination data output from the address management unit 1100 is input to the circuit determination RAM 1103.
The address decoder 1102 stores the circuit determination data in the circuit determination RAM 1103 based on the input circuit determination address.
In the rewritable FPGA in the operation continuation state, the address decoder 1102 writes and writes the circuit determination address and the circuit determination data to the FPGA 1101 so that the circuit determination RAM and the circuit determination data can be distinguished. We have to go.
In this embodiment, the circuit determination address and the circuit determination data are output to the field programmable gate array 1101 in parallel twin.
Here, the parallel twin means that there are two signal lines between the address management unit 1100 and the FPGA 1101, a signal line for circuit determination address and a signal line for circuit determination data.
However, the present invention is not limited to such a case, and if necessary, one or each of the signal lines for circuit determination addresses and the signal lines for circuit determination data is set to an arbitrary number of two or more. Also good. That is, in the present invention, the circuit determination address and the circuit determination data may be output to the field programmable gate array 1101 in parallel.
Output of the circuit determination address and the circuit determination data to the field programmable gate array in parallel twin is performed by the FPGA write interface 206 shown in FIG.
As shown in FIG. 12, in this embodiment, the FPGA write interface 206 performs all of the circuit determination address 1203 and circuit determination data 1204 in synchronization with the write clock 1202 when writing to the FPGA 1101.
The FPGA write interface 206 inputs a write start enable 1201 to the FPGA 1100 and then outputs the circuit determination address 1203 and the circuit determination data 1204 to the FPGA 1100.
When the circuit determination address and the circuit determination data are input to the FPGA 1101 in parallel as in the present embodiment, the FPGA write interface 206 uses the circuit determination address 1203 and the circuit determination at the rising edge of the first write clock 1202. One bit with the data 1204 is output to the FPGA 1101.
In addition, when the FPGA write interface 206 cannot output all the bits of the circuit determination address 1203 and the circuit determination data 1204 to the FPGA 1101 at the rising edge of the first writing clock 1202, the FPGA writing interface 206 The remaining first circuit determination address 1203 and the bits of the circuit determination data 1204 are output to the FPGA 1101.
When the FPGA write interface 206 finishes outputting the final circuit determination address 1203 and the circuit determination data 1204 to the FPGA 1101, the write clock 1201 is stopped and the writing ends.
For example, in this embodiment, the operation of rewriting the defective circuit of the FPGA with the correction circuit is the same as that described with reference to FIGS. 4 to 10 in the first embodiment.
As described above, also in the second embodiment of the field programmable gate array rewriting system, the same effect as in the first embodiment can be obtained.
Further, in the present embodiment, the interface of the circuit determination address and the circuit determination data output from the address management unit 1100 to the circuit determination RAM 1103 is parallel, so that parallel is more serial than serial. Since the number of bits that can be input at one rising edge of the clock is larger, the rewriting completion time becomes earlier.

本発明は、システム停止が認められない交換装置等において運用を継続したままＦＰＧＡに対して機能追加、不具合修正等の回路の書き換えを行う場合に有効である。  The present invention is effective when rewriting a circuit such as adding a function or correcting a defect to an FPGA while continuing operation in an exchange device in which a system stoppage is not permitted.

Claims (5)

生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイと、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを有するアドレス管理手段とを備え、
前記回路決定用情報は、前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含むフィールドプログラマブルゲートアレイの書き換えシステム。The circuit determination information is stored in the circuit determination information storage means for storing circuit determination information, which is information on the circuit to be generated, in accordance with a circuit determination address indicating a storage area of the circuit determination information. A field programmable gate array provided with storage destination determining means for storing in the storage means;
Storage means for storing the circuit determination information;
Address storage means for storing information of addresses not used in the circuit determination information storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. And an address management means having an additional means for outputting a business address ,
The circuit determining gate array rewriting system, wherein the circuit determination information includes information for adding a switching circuit and a correction circuit for repairing a defect of the field programmable gate array. 前記アドレス管理手段が、
前記回路決定用情報及び前記回路決定用アドレスが前記付加手段から出力されるタイミングを制御する制御手段を備える請求項１記載のフィールドプログラマブルゲートアレイの書き換えシステム。The address management means
2. The field programmable gate array rewriting system according to claim 1, further comprising a control unit that controls a timing at which the circuit determination information and the circuit determination address are output from the adding unit. 前記フィールドプログラマブルゲートアレイの動作が継続している状態において前記回路決定用情報格納手段に前記回路決定用情報が格納される請求項１記載のフィールドプログラマブルゲートアレイの書き換えシステム。  2. The field programmable gate array rewriting system according to claim 1, wherein the circuit determination information storage means stores the circuit determination information in a state where the operation of the field programmable gate array is continued. 生成する回路の情報である回路決定用情報を格納する回路決定用情報格納手段における、前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納するための格納先決定手段を備えたフィールドプログラマブルゲートアレイに接続されるアドレス管理装置であって、
前記回路決定用情報を格納する格納手段と、
前記回路決定用情報格納手段において使用されていないアドレスの情報を格納するアドレス格納手段と、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加手段とを備え、
前記回路決定用情報は、前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含むアドレス管理装置。The circuit determination information is stored in the circuit determination information storage means for storing circuit determination information, which is information on the circuit to be generated, in accordance with a circuit determination address indicating a storage area of the circuit determination information. An address management device connected to a field programmable gate array provided with a storage destination determination means for storing in a storage means,
Storage means for storing the circuit determination information;
Address storage means for storing information of addresses not used in the circuit determination information storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. And an additional means for outputting a business address ,
The address management device, wherein the circuit determination information includes information for adding a switching circuit and a correction circuit for repairing a defect of the field programmable gate array . フィールドプログラマブルゲートアレイに生成される回路を決定する回路決定用情報を格納手段に格納する格納ステップと、
前記フィールドプログラマブルゲートアレイの回路決定用情報格納手段において使用されていないアドレスの情報をアドレス格納手段に格納するアドレス格納ステップと、
前記アドレス格納手段に格納されている前記使用されていないアドレスの情報を前記格納手段に格納されている回路決定用情報に前記回路決定用アドレスとして付加して、該回路決定用情報及び前記回路決定用アドレスを出力する付加ステップと、
前記回路決定用情報の格納領域を示す回路決定用アドレスにしたがって、前記回路決定用情報を前記回路決定用情報格納手段に格納する回路決定用情報格納ステップとを備え、
前記回路決定用情報は、前記フィールドプログラマブルゲートアレイの不具合を救済するための切り換え回路及び修正回路を追加するための情報を含むフィールドプログラマブルゲートアレイの書き換え方法。A storage step of storing circuit determination information for determining a circuit generated in the field programmable gate array in the storage means;
An address storage step of storing information on addresses not used in the circuit storage information storage means of the field programmable gate array in the address storage means;
The information on the unused address stored in the address storage means is added to the circuit determination information stored in the storage means as the circuit determination address, and the circuit determination information and the circuit determination are added. An additional step of outputting the address for
A circuit determination information storage step of storing the circuit determination information in the circuit determination information storage means according to a circuit determination address indicating a storage area of the circuit determination information ;
The method for rewriting a field programmable gate array, wherein the circuit determination information includes information for adding a switching circuit and a correction circuit for remedying a defect of the field programmable gate array.
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