JP4140631B2 - 電子部品の製造方法 - Google Patents

Description

この発明は、電子部品の製造方法に関するもので、特に、電子部品の外部端子電極の形成方法における改良に関するものである。

この発明にとって興味ある従来技術として、特開平８−３７２５１号公報（特許文献１）に記載されたもの（以下、「第１の従来技術」という。）がある。

この第１の従来技術は、積層電子部品およびその製造方法に関するもので、基本的に、集合電子部品を作製した上で、これを所定の分割線に沿って分割することによって複数個の電子部品を取り出すようにしている。

より詳細には、ビアホール導体を形成している複数枚の絶縁性シートを積層して、積層体を作製し、この積層体のビアホール導体が位置する部分に、積層体を貫通する貫通孔を形成し、それによって、ビアホール導体を分割するとともに、ビアホール導体の一部を貫通孔の内面上に露出させ、次いで、積層体を、貫通孔を通る分割線に沿って分割することによって、貫通孔の内面上に露出したビアホール導体の一部をもって外部端子電極が与えられている電子部品を取り出すことが行なわれる。

この第１の従来技術によれば、その配置ピッチが細かくなっても、外部端子電極を容易に形成することができ、また、製造途中の集合電子部品の状態にある積層体の段階で個々の電子部品の特性測定を行なうことができる。

この発明にとって興味ある他の従来技術として、特開平６−９６９９２号公報（特許文献２）に記載されたもの（以下、「第２の従来技術」という。）がある。

この第２の従来技術も、積層電子部品およびその製造方法に関するもので、基本的には、上述した第１の従来技術の場合と同様、集合電子部品を作製した上で、これを所定の分割線に沿って分割することによって複数個の電子部品を取り出すようにしたものである。

より詳細には、外部端子電極となるビアホール導体を形成している第１の絶縁性シートとこのようなビアホール導体を形成していない第２の絶縁性シートとを積層することによって、積層体を作製し、ビアホール導体を分割するように、積層体に溝を形成し、それによって、ビアホール導体の一部を溝の内面上に露出させ、その後、溝に沿って分割することによって、ビアホール導体の一部をもって外部端子電極が与えられた電子部品を取り出すことが行なわれる。

この第２の従来技術によれば、前述した第１の従来技術の場合と同様、その配置ピッチを細かくしても、外部端子電極を容易に形成することができ、溝に沿う分割前の集合電子部品の状態にある積層体の段階で、個々の電子部品の特性測定を行なうことができる。

なお、第１の従来技術の場合には、積層体に形成される貫通孔の長さ寸法と同等の長さ寸法を有する外部端子電極が設けられ、他方、第２の従来技術では、外部端子電極は、積層体の厚みの一部に相当する溝の深さの範囲内の長さ寸法をもって設けられる。

しかしながら、第１および第２の従来技術には、それぞれ、解決されるべき問題がある。

まず、第１の従来技術では、外部端子電極が、積層体に形成される貫通孔の長さ寸法と同等の長さ寸法を有しているので、積層体の第１および第２の主面の双方にまで届くように設けられることになる。したがって、たとえば、第１の主面を、搭載部品が実装される実装面としたとき、搭載部品の半田付け等に際して、外部端子電極と不所望な電気的短絡が生じないようにするため、外部端子電極と搭載部品のための接続端子との間に所定の間隔を設けておかなければならず、そのため、搭載部品を実装できる面積が狭められる。

同様に、この電子部品をマザー基板上に実装する場合にも、第２の主面がマザー基板に向くようにされると、外部端子電極とマザー基板との接続のための半田等が第２の主面上の配線導体と外部端子電極との間で不所望な電気的短絡を生じさせないようにする必要があり、そのために、この配線導体と外部端子電極との間に所定の間隔を設けなければならず、その結果、第２の主面上での配線導体の配置可能面積も狭められる。

また、電子部品が焼成工程を経て製造されるセラミック電子部品である場合、ビアホール導体とセラミックとの焼成時の収縮挙動の不一致により、電子部品の主面における外部端子電極の近傍で凹凸ないしはうねりが生じやすい。そのため、通常、２０μｍ以下のコプラナリティが求められているワイヤボンディングやフリップチップ実装の場合には、これらの実装を外部端子電極の近傍で適正に行なうことが不可能であり、このことによっても、搭載部品の実装可能な面積が狭められる。

また、電子部品をマザー基板上に半田を介して実装した状態にすると、電子部品の外部端子電極とマザー基板の接続端子との間に半田フィレットが形成される。電子部品が高周波用途に向けられる場合、この半田フィレットは、無視できないインダクタンス成分として作用し、そのため、半田フィレットの高さの制御が重要である。しかしながら、この半田フィレットの高さは、付与される半田量や半田の外部端子電極表面との濡れ性によって決定されるが、電子部品の厚み方向に貫通して外部端子電極が設けられていると、このような半田フィレットの高さの制御が困難であり、そのため、高周波用途に向けられるとき、半田フィレットによるインダクタンス成分がばらつきやすい。

第１の従来技術において遭遇し得る上述のような問題は、第２の従来技術を採用したときには、ある程度解消される。なぜなら、第２の従来技術によれば、前述したように、外部端子電極は、電子部品の厚み方向に貫通するように設けられず、一方の主面にのみ届くように設けられているからである。

しかしながら、第２の従来技術による場合には、次のような問題に遭遇することがある。

すなわち、集合電子部品の状態にある積層体の段階においても、個々の電子部品の特性測定を可能とするため、ビアホール導体を分割することによって、個々の電子部品のための外部端子電極を互いに独立した状態とすることが行なわれるが、このようなビアホール導体の分割は、個々の電子部品を取り出すように分割するための分割線に沿って溝を形成することによって達成される。

しかしながら、このような溝は、集合電子部品において不用意に破断されやすい箇所を与えてしまうことにもなり、特性測定などの工程を実施するために集合電子部品を取り扱う途中で、集合電子部品が不所望にも破断されてしまうことがある。このような破断は、電子部品の低背化が進む中、厚み寸法がたとえば０. ８ｍｍ程度にまで小さくされたとき、より生じやすくなる。
特開平８−３７２５１号公報 特開平６−９６９９２号公報

そこで、この発明の目的は、上述したような問題を解決し得る、電子部品の製造方法を提供しようとすることである。

この発明に係る電子部品の製造方法は、上述した技術的課題を解決するため、外部端子電極となる第１のビアホール導体を形成している第１の厚み寸法を有する第１の絶縁性シート部と、第１のビアホール導体と同一軸線上に並ぶ位置に接続導体となる第２のビアホール導体を形成している第２の厚み寸法を有する第２の絶縁性シート部と、外部端子電極となるビアホール導体および接続導体となるビアホール導体のいずれをも形成していない第３の厚み寸法を有する第３の絶縁性シート部とを備え、第３の絶縁性シート部を第１の絶縁性シート部と第２の絶縁性シート部との間に位置させるように、第１、第２および第３の絶縁性シート部を積層することによって得られる、積層体を作製する工程と、積層体の第１および第２のビアホール導体が位置する部分に、積層体の互いに対向する第１および第２の主面間を貫通しかつ当該貫通の方向に段差がない貫通孔を形成することによって、第１および第２のビアホール導体の各一部を貫通孔の内面上に露出させる工程と、積層体を、貫通孔を通る分割線に沿って分割することによって、貫通孔の内面上に露出した第１のビアホール導体の一部をもって外部端子電極が与えられ、かつ同じく貫通孔の内面上に露出した第２のビアホール導体の一部をもって接続導体が与えられている電子部品を取り出す工程とを備えることを特徴としている。

上述した電子部品の製造方法において、好ましくは、積層体は、これを分割線に沿って分割することによって複数個の電子部品を取り出せるようにされている、集合電子部品である。この場合、上述した貫通孔を形成する工程および積層体を分割する工程は、この集合電子部品に対して実施され、貫通孔を形成する工程では、第１および第２のビアホール導体を分割するように貫通孔が形成される。そして、この集合電子部品を分割することによって、集合電子部品から複数個の電子部品が取り出される。

上述した好ましい実施態様において、集合電子部品を分割する工程の前に、集合電子部品の状態で各電子部品の特性を測定する工程が実施されることが好ましい。

前述した第１、第２および第３の絶縁性シート部が、セラミックグリーンシートから構成されるとき、この電子部品の製造方法は、積層体を焼成する工程をさらに備えている。

また、好ましくは、前述した貫通孔を形成する工程は、電子部品を取り出すための分割線の長さの５０％以上の長さの部分において、電子部品がその周囲部分と連結されている状態が残されるように実施される。

また、積層体において、外部端子電極となるべきビアホール導体が、積層体の第２の主面にまで届くように形成されているとき、第２の主面上に外部端子電極に接続されるべき裏面電極を形成する工程がさらに実施されることが好ましい。

以上のように、この発明によれば、互いに対向する第１および第２の主面とこれら第１および第２の主面間を連結する側面とを有する電子部品本体を備え、上記側面には、第１の主面から第２の主面にまで貫通する第１の長さ寸法を有する溝が形成され、この溝内には、当該溝の底面上に開口を形成しかつ第１の長さ寸法より短い第２および第３の長さ寸法をそれぞれ有する第１および第２の凹部が溝の長さ方向に並びかつ溝の長さ方向に沿って延びるように設けられ、第１の凹部内には、第２の長さ寸法を有する外部端子電極が設けられ、第２の凹部内には、第３の長さ寸法を有する接続導体が設けられ、外部端子電極の、第１の凹部の開口に沿って延びる露出面および接続導体の、第２の凹部の記開口に沿って延びる露出面は、溝の底面と同一面上に位置している、電子部品を得ることができる。

この電子部品によれば、電子部品本体の第１および第２の主面の少なくとも一方については、外部端子電極が届かないようにすることができる。

したがって、外部端子電極との不所望な電気的短絡を防止するために、主面上での搭載部品の実装可能な面積が狭められることを防止できる。

また、電子部品本体が、セラミックをもって構成される場合には、焼成時における外部端子電極の導電成分とセラミック成分との収縮挙動の不一致が、得られた電子部品本体の主面上での凹凸またはうねりとなって現れることを防止することができる。

また、この発明に係る製造方法によって得られた電子部品をマザー基板上に実装するため、電子部品の外部端子電極とマザー基板の接続端子とが、半田フィレットを介して接続されるとき、この半田フィレットの高さを、外部端子電極の長さ方向寸法によって規定することができる。したがって、この電子部品が高周波用途に向けられるとき、半田フィレットによって与えられるインダクタンス成分のばらつきを低減することができる。

また、外部端子電極は溝内に形成されるので、外部端子電極に対してめっきを施したとき、めっき膜の異常析出が生じても、隣り合う外部端子電極間で電気的短絡がもたらされにくくすることができる。

この発明に係る電子部品の製造方法によれば、外部端子電極となる第１のビアホール導体を形成している第１の厚み寸法を有する第１の絶縁性シート部と、第１のビアホール導体と同一軸線上に並ぶ位置に接続導体となる第２のビアホール導体を形成している第２の厚み寸法を有する第２の絶縁性シート部と、外部端子電極となるビアホール導体および接続導体となるビアホール導体のいずれをも形成していない第３の厚み寸法を有する第３の絶縁性シート部とを備え、前記第３の絶縁性シート部を前記第１の絶縁性シート部と前記第２の絶縁性シート部との間に位置させるように、前記第１、第２および第３の絶縁性シート部を積層することによって得られる、積層体を作製し、この積層体の第１および第２のビアホール導体が位置する部分に、長手の溝ではなく、積層体を貫通する貫通孔を形成することによって、第１および第２のビアホール導体の各一部を貫通孔の内面上に露出させて、外部端子電極および接続導体を与えるようにしている。

したがって、電子部品が低背化され、そのため、積層体が薄型化されても、貫通孔を通る分割線に沿って分割する前の段階で、積層体が不所望にも破断される事態を招きにくくすることができる。

特に、積層体から電子部品を取り出すための分割線の長さの５０％以上の長さの部分において、電子部品がその周囲部分と連結されている状態が残されるように貫通孔が形成されると、上述したような破断をより確実に生じにくくすることができる。

この発明に係る電子部品の製造方法において、上述した積層体が、これを分割線に沿って分割することによって複数個の電子部品を取り出せるようにされている、集合電子部品であるとき、多数の電子部品を能率的に製造することができる。

上述の場合、貫通孔を形成するにあたって、第１および第２のビアホール導体を分割するように貫通孔を形成するようにすれば、１つの貫通孔の形成によって、隣り合う２個の電子部品の各々の外部端子電極および接続導体を同時に形成することができる。

また、上述のように、集合電子部品において、第１および第２のビアホール導体を分割するように貫通孔を形成して、外部端子電極および接続導体を与えるようにすれば、この貫通孔を形成した段階で、複数個の電子部品は、互いに他のものに対して電気的に独立した状態とすることができる。したがって、集合電子部品を分割する前に、この集合電子部品の状態で各電子部品の特性を測定するようにすれば、特性測定工程を能率的に実施することができる。

この発明に係る製造方法によって得られた電子部品は、第１の主面を覆うように設けられる金属カバーをさらに備えていてもよい。この場合、金属カバーは、溝内に配置される爪を形成しており、この爪が、外部端子電極に接続されていることが好ましい。

また、この発明に係る製造方法によって得られた電子部品は、好ましくは、高周波用途に向けられる。また、この電子部品は、特定の電子装置を構成するため、接続端子を有するマザー基板上に実装した状態で用いられる。この実装構造においては、電子部品の外部端子電極とマザー基板の接続端子とが半田フィレットを介して接続され、半田フィレットの高さは、外部端子電極の第２の長さ寸法によって規定されている。

図１は、本発明に至る過程で提案された参考技術の一実施形態による電子部品１の外観を示す斜視図であり、（Ａ）および（Ｂ）は、互いに逆の方向から電子部品１を示したものである。

電子部品１は、互いに対向する第１および第２の主面２および３とこれら第１および第２の主面２および３間を連結する側面４とを有する電子部品本体５を備えている。電子部品本体５は、この実施形態では、概略的に直方体ないしは四角柱の形状をなしている。

電子部品本体５の側面４には、第１の主面２から第２の主面３にまで貫通する溝６が形成されている。溝６は、この実施形態では、側面４の長辺部分には、各々３個、短辺部分には各々１個配置されている。溝６は、電子部品本体５の厚み寸法に相当する第１の長さ寸法７を有している。

溝６内には、溝６の底面上に開口を形成しかつ第１の長さ寸法７より短い第２の長さ寸法８を有する凹部９が溝６の長さ方向に沿って設けられ、この凹部９内は、同じく第２の長さ寸法８を有する外部端子電極１０が設けられている。外部端子電極１０の、凹部９の開口に沿って延びる露出面は、溝６の底面と同一面上に位置している。この実施形態では、第２の外部端子電極１０は、第１の主面２には届かないが、第２の主面３にまで届くように設けられている。

好ましくは、第２の長さ寸法８は、第１の長さ寸法７の０．９倍以下となるようにされる。典型的な一例では、第１の長さ寸法７は０．８ｍｍとされ、第２の長さ寸法８は０．７ｍｍとされる。

また、好ましくは、電子部品本体５の側面４の周方向に関して、溝６が形成されない部分の長さは、側面４の全周長さの５０％以上とされる。

また、電子部品１は、この実施形態では、積層電子部品であり、そのため、電子部品本体５は、積層構造を有し、かつ、図１では図示しないが、内部回路要素を備えている。

図２ないし図６は、上述した電子部品１の製造方法を説明するためのものである。なお、図２ないし図６に示した製造方法では、電子部品１を得るため、図６に示すような集合電子部品１１が作製され、この集合電子部品１１を所定の分割線１２に沿って分割することによって複数個の電子部品１を取り出すようにしている。

図２を参照して、集合電子部品１１を得るため、まず、外部端子電極１０となるビアホール導体１３を形成している第１の絶縁性シート１４とこのようなビアホール導体を形成していない第２の絶縁性シート１５とが用意される。この実施形態では、これら絶縁性シート１４および１５は、それぞれ、複数枚のセラミックグリーンシートから構成される。また、ビアホール導体１３を形成するため、第１の絶縁性シート１４には貫通孔が設けられ、そこに導電性ペーストを充填することが行なわれる。

上述した所定の枚数の第１の絶縁性シート１４からなる第１の絶縁性シート部１６と所定の枚数の第２の絶縁性シート１５からなる第２の絶縁性シート部１７とが積層され、プレスされることによって、図３に示すような積層体１８が作製される。図４は、積層体１８の特定のビアホール導体１３が設けられた部分を拡大して示すもので、（Ａ）は、ビアホール導体１３の縦断面図であり、（Ｂ）は、ビアホール導体１３の横断面図である。

積層体１８を作製するにあたって、図４（Ａ）に示されるように、第１の絶縁性シート部１６が所定の第１の厚み寸法１９を有するように設定され、また、第２の絶縁性シート部１７は、所定の第２の厚み寸法２０を有するように設定されるが、これら厚み寸法１９および２０は、第１の絶縁性シート部１６を構成する第１の絶縁性シート１４の枚数および第２の絶縁性シート部１７を構成する第２の絶縁性シート１５の枚数によって決定される。前述したように、得られた電子部品１において、第２の長さ寸法８が、第１の長さ寸法７の０．９倍以下にされる場合には、第１の厚み寸法１９は、第１および第２の厚み寸法１９および２０の合計の０．９倍以下に設定される。

図４（Ａ）には、電子部品１に関連して設けられる配線導体の一部であって、内部回路要素としての内部導体膜２１が図示されている。内部導体膜２１は、導電性ペーストから形成されるものであって、ビアホール導体１３に接続されている。

なお、図４（Ａ）に示した内部導体膜２１は、内部回路要素あるいは配線導体の代表的なものとして図示したものであり、その他の内部回路要素あるいは配線導体については、図１ないし図６において、図示が省略されていると理解すべきである。

次に、図５に示すように、積層体１８のビアホール導体１３が位置する部分に、積層体１８の互いに対向する第１および第２の主面２２および２３間を貫通しかつ当該貫通の方向に段差がない貫通孔２４が形成される。これによって、ビアホール導体１３は分割され、かつビアホール導体１３の一部が貫通孔２４の内面上に露出した状態となる。図２ないし図５において、図６に示した分割線１２が図示されているが、図５からわかるように、分割線１２は、貫通孔２４を通っている。

なお、図示した貫通孔２４は、その断面が四角形であったが、たとえば円形等の他の形状に変更されてもよい。同様に、ビアホール導体１３の断面形状についても、図示のものでは四角形であったが、たとえば円形等の他の形状に変更されてもよい。

貫通孔２４は、得られた電子部品１の電子部品本体５の側面４に設けられた溝６を与え、また、貫通孔２４によって分割されたビアホール導体１３の各分割部分は、外部端子電極１０となるものである。

前述したように、電子部品本体５の側面４の周方向に関して、溝６が形成されない部分の長さが、側面４の全周長さの５０％以上となるようにするため、貫通孔２４を形成するにあたって、電子部品本体５を取り出すための分割線１２の長さの５０％以上の長さの部分において、個々の電子部品１がその周囲部分と連結されている状態が残されるようにされる。

次に、積層体１８は焼成される。なお、焼成に先立って、後での分割を容易にするための溝が、図５（Ａ）の主面２２もしくは２３またはこれら主面２２および２３の双方に形成されてもよい。なお、この溝の深さを決定するにあたっては、積層体１８の焼成後の取り扱いにおいて、溝に沿って不用意に破断しないように配慮される。

上述のような焼成の結果、積層体１８が焼結し、図６に示すような集合電子部品１１が得られる。この集合電子部品１１に対しては、必要に応じて、外部導体膜および抵抗膜が形成されたり、オーバーコートが施されたり、ソルダーレジストが付与されたり、めっきが施されたりする。

図４（Ａ）を参照しながら前述したように、第１の厚み寸法１９が第１および第２の厚み寸法１９および２０の合計の０．９倍以下とし、言い換えると、ビアホール導体１３の軸線方向寸法が、積層体１８の第１および第２の主面２２および２３間の厚み寸法の０．９倍以下とすることにより、ビアホール導体１３に含まれる導電成分と絶縁性シート部１６および１７に含まれるセラミック成分との焼成時における収縮挙動に不一致が生じても、焼成後の集合電子部品１１のビアホール導体１３の近傍において、凹凸が生じたり、うねりが生じたりすることを抑制することができる。

以上の工程を終えたとき、集合電子部品１１に含まれる複数個の電子部品１は、互いに他のものに対して電気的に独立しているので、貫通孔２４によって分断されたビアホール導体１３の各分割部分によって与えられた外部端子電極１０を介して、個々の電子部品１の特性を測定することができる。

このように、特性が測定された後、良品と判定された集合電子部品１１について、必要に応じて、そこに備える電子部品１の第１および第２の主面２および３の少なくとも一方上に搭載部品が実装される。

ここまで述べた工程は、集合電子部品１１の状態で能率的に実施することができる。

前述したように、電子部品１を取り出すための分割線１２の貫通孔２４が設けられない部分の長さが、電子部品１を取り出すための分割線１２の全長さの５０％以上とされることにより、たとえば、上述した特性測定のための取り扱い等において、集合電子部品１１が不用意にも破断されにくくすることができる。

次に、集合電子部品１１が分割線１２に沿って分割される。これによって、図１に示すような複数個の電子部品１が取り出される。

図７は、図１に示した電子部品を用いて構成された高周波モジュール２５を図解的に断面図で示している。

図７を参照して、電子部品１をもって高周波モジュール２５を構成するため、電子部品本体５の第１の主面２上には、いくつかの搭載部品２６および２７が実装される。これら搭載部品２６および２７の実装を可能とするため、図示しないが、電子部品本体５の第１の主面２上には、適当な外部導体膜が形成されている。搭載部品２６は、バンプ電極２８を介して実装されるもので、搭載部品２７は、面状の電極２９を介して実装されるものである。

図８は、図７に示した高周波モジュール２５がマザー基板３０上に実装された状態を図解的に断面図で示している。

図８を参照して、マザー基板３０上には接続端子３１が設けられている。高周波モジュール２５に備える電子部品１の外部端子電極１０とマザー基板３０の接続端子３１とは、半田フィレット３２を介して接続されている。このとき、外部端子電極１０は、電子部品本体５の第１の主面２にまで届かないように設けられているので、半田フィレット３２の高さ３３は、外部端子電極１０の第２の長さ寸法８（図１参照）によって確実に規定されることができる。したがって、半田フィレット３２によって与えられるインダクタンス成分が、この半田フィレット３２の高さによって制御され、この高さ３３のばらつきによるインダクタンス成分のばらつきを生じにくくすることができる。

図９は、図７に示した高周波モジュール２５に金属カバー３４を取り付けた状態を図解的に示す断面図である。

図９を参照して、金属カバー３４は、電子部品１に備える電子部品本体５の第１の主面２を覆うように設けられる。金属カバー３４には、溝６内に配置される爪３５が形成されており、爪３５は、外部端子電極１０に接続されている。

上述のような構成を採用することにより、金属カバー３４の電子部品本体５に対する位置決めが容易になるとともに、金属カバー３４に対する接地を、外部端子電極１０を介して容易に行なうことができる。

なお、電子部品本体５の第１の主面２上には、そこに実装されている部品のシールドを目的として、樹脂をコーティングしてもよい。樹脂コーティングによるシールド構造は、電子部品１のさらなる低背化に有利である。

図１０は、本発明に至る過程で提案された参考技術の他の実施形態による電子部品１ａをもって構成した高周波モジュール２５ａをマザー基板３０上に実装した状態を図解的に示す、図８に相当する断面図である。図１０において、図８に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１０に示した電子部品１ａは、外部端子電極１０に接続された裏面電極４５が、電子部品本体５の第２の主面３上に形成されていることを特徴としている。このような構造を採用すれば、マザー基板３０に対する電子部品１の接合強度を著しく向上させることができる。

なお、裏面電極４５は、積層前の絶縁性シート１４の段階で形成しても、図５に示す貫通孔２４を形成した後に形成しても、図６に示す焼成後の段階で形成してもよい。

図１１は、本発明に至る過程で提案された参考技術のさらに他の実施形態による電子部品３６の一部を図解的に示す断面図である。図１１において、図１ないし図６に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１１を参照して、電子部品３６においては、外部端子電極１０が、電子部品本体５の第１および第２の主面２および３のいずれにも届かないように設けられている。

図１１に示した電子部品３６によれば、第１および第２の主面２および３の双方において、搭載部品の実装可能な面積が外部端子電極１０の存在によって狭められることがない。また、第１および第２の主面２および３のいずれの側についても、焼成時の収縮挙動の差によって凹凸やうねりが生じにくいようにすることができる。

図１２は、以上説明した参考技術を経て提案された、この発明の一実施形態による電子部品３７の一部を図解的に示す断面図である。図１２において、図１ないし図６に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１２に示す電子部品３７においては、外部端子電極１０は、第２の主面３にまで届くように設けられるが、図１等に示した電子部品１の場合に比べて、その軸線方向寸法がより短くされる。

また、この電子部品３７では、外部端子電極１０と同様の形成方法によって、接続導体３８が設けられている。接続導体３８は、通常の接続用のビアホール導体と同様の機能を有するもので、たとえば、図示の実施形態では、内部導体膜３９と外部導体膜４０とを接続するように機能している。外部導体膜４０は、外部導体膜４１とともに、搭載部品４２を第１の主面２上に実装する際に用いられるものである。

より詳細には、溝６内には、溝６の底面上に開口を形成しかつ溝６の長さ寸法より短い長さ寸法をそれぞれ有する第１および第２の凹部が溝６の長さ方向に並びかつ溝６の長さ方向に沿って延びるように設けられ、第１の凹部内には、溝６の長さ寸法より短い長さ寸法を有する外部端子電極１０が設けられ、第２の凹部内には、溝６の長さ寸法より短い長さ寸法を有する接続導体３８が設けられている。また、外部端子電極６の、上記第１の凹部の開口に沿って延びる露出面および接続導体３８の、上記第２の凹部の記開口に沿って延びる露出面は、溝６の底面と同一面上に位置している。

このような外部端子電極１０および接続導体３８を形成するため、外部端子電極１０となる第１のビアホール導体を形成している第１の厚み寸法を有する第１の絶縁性シート部と、第１のビアホール導体と同一軸線上に並ぶ位置に接続導体３８となる第２のビアホール導体を形成している第２の厚み寸法を有する第２の絶縁性シート部と、外部端子電極となるビアホール導体および接続導体となるビアホール導体のいずれをも形成していない第３の厚み寸法を有する第３の絶縁性シート部とを備え、第３の絶縁性シート部を第１の絶縁性シート部と第２の絶縁性シート部との間に位置させるように、第１、第２および第３の絶縁性シート部を積層することによって得られる、積層体が作製される。そして、積層体の第１および第２のビアホール導体が位置する部分に、積層体の互いに対向する第１および第２の主面間を貫通する貫通孔を形成することによって、第１および第２のビアホール導体の各一部を貫通孔の内面上に露出させることが行なわれる。次いで、積層体を、貫通孔を通る分割線に沿って分割することが行なわれる。これによって、貫通孔の内面上に露出した第１のビアホール導体の一部をもって外部端子電極１０が与えられ、かつ同じく貫通孔の内面上に露出した第２のビアホール導体の一部をもって接続導体３８が与えられている電子部品を取り出される。

以上、この発明を図示したいくつかの実施形態に関連して説明したが、この発明の範囲内において、その他、いくつかの変形例が可能である。

たとえば、図示の実施形態では、電子部品１を製造するため、集合電子部品１１を作製し、これを分割することによって複数個の電子部品１を取り出すようにしたが、単に１個の電子部品１を得るための積層体を作製し、この積層体に形成されたビアホール導体が位置する部分に、貫通孔を形成し、貫通孔を通る分割線に沿って分割することによって、積層体の周囲部分を除去し、その結果、１個の電子部品を取り出すようにしてもよい。この場合には、貫通孔は、ビアホール導体を分割するように形成される必要はなく、単に、貫通孔の内面上にビアホール導体の一部が露出するように形成されればよい。

また、図示した実施形態では、電子部品本体５は、積層構造を有し、かつ内部導体膜２１等の内部回路要素を備えるものであったが、積層構造を有しない電子部品本体を備える電子部品に対しても、この発明を適用することができる。

また、図示した実施形態では、絶縁性シート部１６および１７は、セラミックグリーンシートから構成されたが、他の絶縁性材料からなるシートによって構成されてもよい。

本発明に至る過程で提案された参考技術の一実施形態による電子部品１の外観を示す斜視図であり、（Ａ）は、第１の主面２側から示し、（Ｂ）は、第２の主面３側から示すものである。 図１に示した電子部品１を製造するために実施される絶縁性シート１４および１５の積層工程を示す斜視図である。 図２に示した積層工程を経て得られた積層体１８を示す斜視図である。 図３に示した積層体１８のビアホール導体１３が設けられた部分を拡大して示すもので、（Ａ）は、ビアホール導体１３の縦断面図であり、（Ｂ）は、ビアホール導体１３の横断面図である。 図４に対応する図であって、ビアホール導体１３を分割するように貫通孔２４を形成した状態を示す図である。 図５に示した工程を経た後、積層体１８を焼成して得られた集合電子部品１１を示す斜視図である。 図１に示した電子部品１上に搭載部品２６および２７を実装して構成した高周波モジュール２５を図解的に示す断面図である。 図７に示した高周波モジュール２５をマザー基板３０上に実装した状態を図解的に示す断面図である。 図１に示した電子部品１に金属カバー３４を取り付けた状態を図解的に示す断面図である。 本発明に至る過程で提案された参考技術の他の実施形態による電子部品１ａをもって構成した高周波モジュール２５ａをマザー基板３０上に実装した状態を図解的に示す、図８に相当する断面図である。 本発明に至る過程で提案された参考技術のさらに他の実施形態による電子部品３６の一部を図解的に示す断面図である。 この発明の一実施形態による電子部品３７の一部を図解的に示す断面図である。

符号の説明

２，２２ 第１の主面
３，２３ 第２の主面
４ 側面
５ 電子部品本体
６ 溝
７ 第１の長さ寸法
８ 第２の長さ寸法
９ 凹部
１０ 外部端子電極
１１ 集合電子部品
１２ 分割線
１３ ビアホール導体
１６ 第１の絶縁性シート部
１７ 第２の絶縁性シート部
１８ 積層体
１９ 第１の厚み寸法
２０ 第２の厚み寸法
２１，３９ 内部導体膜
２４ 貫通孔
２６，２７，４２ 搭載部品
３０ マザー基板
３１ 接続端子
３２ 半田フィレット
３３ 高さ
３４ 金属カバー
３５ 爪

Claims (6)

1. 外部端子電極となる第１のビアホール導体を形成している第１の厚み寸法を有する第１の絶縁性シート部と、前記第１のビアホール導体と同一軸線上に並ぶ位置に接続導体となる第２のビアホール導体を形成している第２の厚み寸法を有する第２の絶縁性シート部と、外部端子電極となるビアホール導体および接続導体となるビアホール導体のいずれをも形成していない第３の厚み寸法を有する第３の絶縁性シート部とを備え、前記第３の絶縁性シート部を前記第１の絶縁性シート部と前記第２の絶縁性シート部との間に位置させるように、前記第１、第２および第３の絶縁性シート部を積層することによって得られる、積層体を作製する工程と、
   前記積層体の前記第１および第２のビアホール導体が位置する部分に、前記積層体の互いに対向する第１および第２の主面間を貫通しかつ当該貫通の方向に段差がない貫通孔を形成することによって、前記第１および第２のビアホール導体の各一部を前記貫通孔の内面上に露出させる工程と、
   前記積層体を、前記貫通孔を通る分割線に沿って分割することによって、前記貫通孔の内面上に露出した前記第１のビアホール導体の一部をもって外部端子電極が与えられ、かつ同じく前記貫通孔の内面上に露出した第２のビアホール導体の一部をもって接続導体が与えられている電子部品を取り出す工程と
   を備える、電子部品の製造方法。
2. 前記積層体は、これを前記分割線に沿って分割することによって複数個の電子部品を取り出せるようにされている、集合電子部品であり、
   前記貫通孔を形成する工程および前記積層体を分割する工程は、前記集合電子部品に対して実施され、
   前記貫通孔を形成する工程は、前記第１および第２のビアホール導体を分割するように前記貫通孔を形成する工程を備え、
   前記集合電子部品を分割する工程において、前記集合電子部品から複数個の前記電子部品が取り出される、
   請求項１に記載の電子部品の製造方法。
3. 前記集合電子部品を分割する工程の前に、前記集合電子部品の状態で各前記電子部品の特性を測定する工程をさらに備える、請求項２に記載の電子部品の製造方法。
4. 前記第１、第２および第３の絶縁性シート部は、セラミックグリーンシートから構成され、前記積層体を焼成する工程をさらに備える、請求項１ないし３のいずれかに記載の電子部品の製造方法。
5. 前記貫通孔を形成する工程は、前記電子部品を取り出すための前記分割線の長さの５０％以上の長さの部分において、前記電子部品がその周囲部分と連結されている状態が残されるように実施される、請求項１ないし４のいずれかに記載の電子部品の製造方法。
6. 前記積層体において、前記外部端子電極となるべき前記第１のビアホール導体は、前記第２の主面にまで届くように形成されていて、前記第２の主面上に前記外部端子電極に接続されるべき裏面電極を形成する工程をさらに備える、請求項１ないし５のいずれかに記載の電子部品の製造方法。

Images