JP4133456B2 - Differential amplifier circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧が電源電圧範囲と同じ電圧まで動作可能なレール・ツー・レール型の差動増幅回路に関するものである。
【０００２】
【従来の技術】
近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に携帯電話などの電池を使用する機器においてその傾向が顕著である。省電力化を図る手段として、電子機器の電源電圧を低くして動作時の消費電力を下げる手法が多く取られている。その結果、アナログ信号を扱う場合には、出来るだけ大きなダイナミックレンジを確保するため、アナログ回路の信号電圧の振幅を、電源電圧一杯まで使えるようにする要望が大きくなってきた。
【０００３】
このような要望を受け、アナログ回路で一般的に用いられている差動増幅回路においても、入力電圧範囲が電源電圧と同じ、いわゆるレール・ツー・レールと呼ばれるタイプの増幅回路が開発されている。
【０００４】
一般の差動増幅回路は、入力回路がエンハンスメント型のＦＥＴで構成されているため、入力電圧が電源の低電圧側、あるいは高電圧側から、少なくとも入力素子の閾値電圧まで上がるか下がらないと作動を行わなかった。
【０００５】
そこで、図２に示すように、入力の差動回路部にエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ１）と（Ｑ２）で構成された第１差動接続と、エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ３）と（Ｑ４）で構成された第２差動接続を組み合わせて、入力レール・ツー・レールを実現している。
【０００６】
しかし、この回路では、第１差動接続のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ１）と（Ｑ２）に流れる電流は直接出力段のＮｃｈＭＯＳＦＥＴ（Ｑ５）と（Ｑ６）に供給されるのに対し、第２差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ３）と（Ｑ４）に流れる電流は、ＰｃｈＭＯＳＦＥＴ（Ｑ８）と（Ｑ９）、およびＰｃｈＭＯＳＦＥＴ（Ｑ１０）と（Ｑ１１）で構成されている２つのカレントミラー回路を介して供給される。このため、過渡的には、上記２つのカレントミラー回路の動作時間分だけ第１差接続から出力段のＮｃｈＭＯＳＦＥＴ（Ｑ５）、および（Ｑ６）への伝達時間に差が生じ、差動増幅回路の同相信号除去比の低下を招いていた。
【０００７】
特許文献１の技術は上記問題を解決している。図３に該公報の回路を示す。入力の差動回路は、エンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ２１：Ｑ２２）で構成された第１差動接続（３３）と、エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ２３：Ｑ２４）で構成された第２差動接続（３５）を組み合わせている。
【０００８】
第１差動接続にバイアス電流を供給する第１電流源（３４）、第２差動接続にバイアス電流を供給する第２電流源（３６）、出力段のＮｃｈＭＯＳＦＥＴ（Ｑ２５）と（Ｑ２６）にバイアス電流を供給する第３電流源（３８）及び第４電流源（３９）を備え、第１入力電圧（ＶＩＮ−）および第２入力電圧（ＶＩＮ＋）の電位に基づいて、第１電流源（３４）および第２電流源（３６）のバイアス電流（Ｉ１１）と（Ｉ１２）の合計電流が一定となるようにし、かつ第２電流源（３６）と第３電流源（３８）と第４電流源（３９）のバイアス電流（Ｉ１２）と（Ｉ１３）と（Ｉ１４）が同一となるように制御することで伝達時間の差をなくし、同相信号除去比の低下を防いでいる。
【０００９】
【特許文献１】
特開２００１−３２６５４７号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の回路は電流源の制御が複雑で、多くの素子を必要とするため、回路の小型化、低価格化が難しいという課題があった。
本発明の目的は、小型で低価格化が容易な入力レール・ツー・レール型の差動増幅回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明は上記課題を達成するため、入力レール・ツー・レール型の差動増幅回路において、第１入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ１と、第２入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ２で構成された第１差動接続と、第１入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ３と、第２入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ４で構成された第２差動接続と、第１差動接続にバイアス電流を与える第１バイアス電流源と、第２差動接続にバイアス電流を与える第２バイアス電流源と、第２バイアス電流源の電流を第１または第２入力電圧に応じて変化させるバイアス電流制御回路を備え、バイアス電流制御回路は、第１差動接続が動作出来ない入力電圧範囲においては、第２バイアス電流源に十分なバイアス電流を供給し、第１差動接続が動作可能な入力電圧範囲においては、第２バイアス電流源のバイアス電流を減少またはカットするようにし、バイアス電流制御回路が、ＮｃｈＭＯＳＦＥＴ５と、ＮｃｈＭＯＳＦＥＴ６と、ＮｃｈＭＯＳＦＥＴ７と、ＮｃｈＭＯＳＦＥＴ１９と、ＮｃｈＭＯＳＦＥＴ２０の５つのＭＯＳＦＥＴを有し、ＮｃｈＭＯＳＦＥＴ５のソースはＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは第１入力接続され、ドレインは第１の電流源を構成しているＰｃｈＭＯＳＦＥＴ１３に接続されており、ＮｃｈＭＯＳＦＥＴ６のソースはＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは第２入力接続され、ドレインはＰｃｈＭＯＳＦＥＴ１３に接続されており、ＮｃｈＭＯＳＦＥＴ１９のドレインおよびゲートはＰｃｈＭＯＳＦＥＴ１３と接続され、第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ９とカレントミラー回路を構成しており、ＮｃｈＭＯＳＦＥＴ２０のドレインおよびゲートは第２の電流源を構成しているＰｃｈＭＯＳＦＥＴ１４と接続され、第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ８およびＮｃｈＭＯＳＦＥＴ７とカレントミラー回路を構成することを特徴とする。
【００１２】
ＮｃｈＭＯＳＦＥＴ５は第１の差動接続を構成しているエンハンスメント型ＮｃｈＭＯＳＦＥＴ１と同一サイズで同一の特性を有し、ＮｃｈＭＯＳＦＥＴ６は第１の差動接続を構成しているエンハンスメント型ＮｃｈＭＯＳＦＥＴ２と同一サイズで同一の特性を有し、ＮｃｈＭＯＳＦＥＴ２０およびＮｃｈＭＯＳＦＥＴ７は第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ８と同一サイズで同一の特性を有し、ＮｃｈＭＯＳＦＥＴ１９は第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ９と同一サイズで同一の特性を有することを特徴とする。
【００１３】
エンハンスメント型ＮｃｈＭＯＳＦＥＴ１のドレインとデプレッション型ＮｃｈＭＯＳＦＥＴ３のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１０を接続し、ＰｃｈＭＯＳＦＥＴ１０のゲートを第１入力に接続し、エンハンスメント型ＮｃｈＭＯＳＦＥＴ２のドレインとデプレッション型ＮｃｈＭＯＳＦＥＴ４のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１１を接続し、ＰｃｈＭＯＳＦＥＴ１１のゲートを第２入力に接続したことを特徴とする。
【００１４】
ＭＯＳＦＥＴの全てをＮｃｈＭＯＳＦＥＴからＰｃｈＭＯＳＦＥＴに、およびＰｃｈＭＯＳＦＥＴからＮｃｈＭＯＳＦＥＴに置き換えたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１７】
図１に本発明の差動増幅回路の実施例を示す。
差動増幅回路の第１入力はエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のゲートと、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ３）のゲートに接続されている。また、第２入力はエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ２）のゲートと、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ４）のゲートに接続されている。
【００１８】
エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のソースとエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ２）のソースは共通接続され、第１の差動接続を構成している。また、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ３）のソースとデプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ４）のソースも共通接続され第２の差動接続を構成している。
【００１９】
第１の差動接続にバイアス電流を供給するため、第１の差動接続の共通ソースには、ＮｃｈＭＯＳＦＥＴ（Ｍ８）のドレインが接続されている。また、第２の差動接続にバイアス電流を供給するため、第２の差動接続の共通ソースには、ＮｃｈＭＯＳＦＥＴ（Ｍ９）のドレインが接続されている。
【００２０】
バイアス電流制御回路は５つのＮｃｈＭＯＳＦＥＴ（Ｍ５、Ｍ６、Ｍ７、Ｍ１９、Ｍ２０）を有している。
【００２１】
ＮｃｈＭＯＳＦＥＴ（Ｍ５）のソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレインに、ゲートは第１入力に、ドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに接続されている。
【００２２】
ＮｃｈＭＯＳＦＥＴ（Ｍ６）のソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレインに、ゲートは第２入力に、ドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに接続されている。
【００２３】
ＮｃｈＭＯＳＦＥＴ（Ｍ１９）のゲートおよびドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに、ソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のソースに接続されている。
【００２４】
ここでＰｃｈＭＯＳＦＥＴ（Ｍ１３）の電流（Ｉ１３）とＮｃｈＭＯＳＦＥＴ（Ｍ７）の電流（Ｉ７）とＮｃｈＭＯＳＦＥＴ（Ｍ１９）の電流（Ｉ１９）には次の関係がある。
Ｉ１３＝Ｉ７＋Ｉ１９…（１）
【００２５】
ＮｃｈＭＯＳＦＥＴ（Ｍ２０）のゲートおよびドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１４）のドレインに、ソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のソースに接続されている。
【００２６】
ＮｃｈＭＯＳＦＥＴ（Ｍ７）は、第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ（Ｍ８）、および、ＮｃｈＭＯＳＦＥＴ（Ｍ２０）と１：１：１のカレントミラー回路を構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ７）とＮｃｈＭＯＳＦＥＴ（Ｍ８）のゲート電圧にはＮｃｈＭＯＳＦＥＴ（Ｍ２０）に流れる電流（Ｉ１４）を流せるバイアス電圧が発生しており、次式の関係となる。
Ｉ７＝０〜Ｉ１４…（２）
Ｉ８＝０〜Ｉ１４…（３）
【００２７】
ＮｃｈＭＯＳＦＥＴ（Ｍ１９）は、第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ（Ｍ９）と１：１のカレントミラー回路を構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ９）のゲート電圧には電流（Ｉ１９）を流せるバイアス電圧が発生しており、次式の関係となる。
Ｉ９＝０〜Ｉ１９…（４）
【００２８】
ＰｃｈＭＯＳＦＥＴ（Ｍ１２）のドレインには電流源（ＩＳ）が接続されており、電流（Ｉ１２）が流れている。ＰｃｈＭＯＳＦＥＴ（Ｍ１２）は、ＰｃｈＭＯＳＦＥＴ（Ｍ１３）、およびＰｃｈＭＯＳＦＥＴ（Ｍ１４）と１：１：１のカレントミラー回路を構成しているので、ＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレイン電流（Ｉ１３）とＰｃｈＭＯＳＦＥＴ（Ｍ１４）のドレイン電流（Ｉ１４）は、電流（Ｉ１２）と等しくなり次式の関係となる。
Ｉ１３＝Ｉ１４…（５）
【００２９】
ここで式（１）と式（５）より次式が導かれる。
Ｉ１４＝Ｉ７＋Ｉ１９…（６）
【００３０】
バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ５）と第１差動接続のエンハンスメントＮｃｈＭＯＳＦＥＴ（Ｍ１）、バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ６）と第１差動接続のエンハンスメントＮｃｈＭＯＳＦＥＴ（Ｍ２）、バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ７）と第１バイアス電流源のＮｃｈＭＯＳＦＥＴ（Ｍ８）はそれぞれ同一特性を有しており、しかも同じ回路構成にしているので、ＮｃｈＭＯＳＦＥＴ（Ｍ５）とＮｃｈＭＯＳＦＥＴ（Ｍ１）の閾値電圧およびＮｃｈＭＯＳＦＥＴ（Ｍ６）とＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧は同じ電圧である。
【００３１】
すなわち、第１入力電圧および第２入力電圧に応じて、ＮｃｈＭＯＳＦＥＴ（Ｍ８）のドレイン電流（Ｉ８）とＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレイン電流（Ｉ７）は等しい電流が流れ、次式の関係となる。
Ｉ７＝Ｉ８…（７）
【００３２】
式（６）に式（７）を代入して変形すると、次式になる。
Ｉ１９＝Ｉ１４−Ｉ８…（８）
【００３３】
第１入力電圧および第２入力電圧がＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧以下の場合は、第１の差動接続のバイアス電流（Ｉ８）は０となるが、第２の差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ３）およびＮｃｈＭＯＳＦＥＴ（Ｍ４）はデプレッション型であることからオンしており、式（４）からＩ９＝Ｉ１９となり、式（８）に代入して次式の関係となる。
Ｉ９＝Ｉ１４−Ｉ８…（９）
【００３４】
上式から、第１入力および第２入力電圧が上昇してＮｃｈＭＯＳＦＥＴ（Ｍ５）およびＮｃｈＭＯＳＦＥＴ（Ｍ６）の閾値電圧を超えると、第１の差動接続のバイアス電流（Ｉ８）が増加し、第２の差動接続のバイアスが減少し、また、第１の差動接続のバイアスが減少すれば第２の差動接続のバイアスが増加することになる。
【００３５】
そして式（３）と式（９）の関係より、第１バイアス電流に十分な電流が供給されて第１差動接続が動作する場合は、第２バイアス電流は０となり、第２差動接続は動作を停止する。反対に第１バイアス電流に十分な電流が供給されず第１差動接続が動作していない場合は、第２バイアス電流に十分な電流が供給されて、第２差動接続は動作する。
【００３６】
第２差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレインは、レベルシフト用のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｍ１０）を介して、第１差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ１）の負荷であるＰｃｈＭＯＳＦＥＴ（Ｍ１６）のドレインに接続されている。また、ＮｃｈＭＯＳＦＥＴ（Ｍ４）のドレインは、レベルシフト用のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｍ１１）を介して、第１差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ２）の負荷であるＰｃｈＭＯＳＦＥＴ（Ｍ１７）のドレインに接続されている。第１入力電圧および第２入力電圧がＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧以上の場合は、ＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）のドレイン電圧は次式の関係がある。
ドレイン電圧＝入力電圧−閾値電圧＋ソース・ドレイン間電圧…（１０）
【００３７】
そしてソース・ドレイン間電圧が閾値電圧よりも小さくなるようにオン抵抗を下げてやれば、ドレイン電圧＜入力電圧となる。そうすればＰｃｈＭＯＳＦＥＴ（Ｍ１０）およびＰｃｈＭＯＳＦＥＴ（Ｍ１１）はオフすることになり、ＮｃｈＭＯＳＦＥＴ（Ｍ３）およびＮｃｈＭＯＳＦＥＴ（Ｍ４）のドレイン電流は完全に遮断され、第２差動接続は動作を停止する。
【００３８】
このように第２差動接続は、第１差動接続と共通の負荷を時間遅れの生ずる素子を介することなく駆動しているため、従来のように第１差動接続と第２差動接続の差動切り替わり時に同相信号除去比の等の性能を低下させることがない。
【００３９】
さらに、バイアス電流制御回路に、第１差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴと第１バイアス電流設定用ＮｃｈＭＯＳＦＥＴと同一特性の素子でしかも同一の回路を採用し、入力電圧に応じてバイアス電流に流す電流を作り出し、その電流をカレントミラー回路で第２の差動接続の第２バイアス電流源に反映させるようにしたため、バイアス電流制御を構成する回路の素子数を大幅に減少させることができ、集積回路にした場合のチップ面積の減少とコストダウンを可能にした。
【００４０】
上述した動作処理において、使用されているＮｃｈＭＯＳＦＥＴをすべてＰｃｈＭＯＳＦＥＴに、そしてＰｃｈＭＯＳＦＥＴをすべてＮｃｈＭＯＳＦＥＴに置き換えた差動増幅回路もまた同等の能力を有するので、差動増幅回路に要求される特性や、製造プロセスに係わる条件に応じて、最適な素子を選択できる。
【００４１】
【発明の効果】
本発明によれば、入力電圧に応じて、第１差動接続のバイアス電流と、第２差動接続のバイアス電流を切り替えることで、エンハンスメント型で構成された第１差動接続とデプレッション型で構成された第２差動接続の作動が切り替わり、簡単な回路構成と少ない素子数で入力レール・ツー・レール差動増幅回路が構成できるようになった。
【００４２】
さらに、第１差動接続と第２差動接続の負荷を共通にし、時間遅れの生ずる素子を介することなく駆動しているため、従来のように第１差動接続と第２差動接続の作動の切り替わり時に同相信号除去比の等の性能を低下させることがない。
【００４３】
しかも、バイアス電流制御回路に、第１差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴと第１バイアス電流設定用ＮｃｈＭＯＳＦＥＴと同一特性の素子でしかも同一の回路を採用し、入力電圧に応じてバイアス電流に流す電流を作り出し、その電流をカレントミラー回路で第２の差動接続の第２バイアス電流源に反映させるようにしたため、バイアス電流制御を構成する回路の素子数を大幅に減少させることができ、集積回路にした場合のチップ面積の減少とコストダウンを可能にした。
【図面の簡単な説明】
【図１】本発明の差動増幅回路の構成図である。
【図２】従来の差動増幅回路の構成図である。
【図３】特許文献１に記載の差動増幅回路の構成図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a rail-to-rail differential amplifier circuit capable of operating up to an input voltage equal to the power supply voltage range.
[0002]
[Prior art]
In recent years, in consideration of environmental problems, power saving of electronic devices has been demanded. This tendency is particularly noticeable in devices using batteries such as mobile phones. As means for reducing power consumption, many techniques are employed to reduce the power consumption during operation by lowering the power supply voltage of an electronic device. As a result, in the case of handling analog signals, in order to secure as large a dynamic range as possible, there has been a growing demand for the amplitude of the signal voltage of the analog circuit to be used up to the full power supply voltage.
[0003]
In response to such a demand, a so-called rail-to-rail type amplifier circuit having the same input voltage range as the power supply voltage has been developed in a differential amplifier circuit generally used in an analog circuit. .
[0004]
In general differential amplifier circuits, the input circuit is made up of enhancement-type FETs, so that the input voltage operates from the low-voltage side or the high-voltage side of the power supply until it reaches at least the threshold voltage of the input element. Did not do.
[0005]
Therefore, as shown in FIG. 2, the input differential circuit section is composed of a first differential connection composed of enhancement type PchMOSFETs (Q1) and (Q2), and an enhancement type NchMOSFET (Q3) and (Q4). The second differential connection is combined to realize an input rail-to-rail.
[0006]
However, in this circuit, the current flowing in the enhancement type Pch MOSFETs (Q1) and (Q2) of the first differential connection is directly supplied to the Nch MOSFETs (Q5) and (Q6) of the output stage, whereas the second differential type The current flowing through the connected enhancement type NchMOSFETs (Q3) and (Q4) is supplied through two current mirror circuits composed of PchMOSFETs (Q8) and (Q9) and PchMOSFETs (Q10) and (Q11). The Therefore, transiently, a difference occurs in the transmission time from the first difference connection to the Nch MOSFETs (Q5) and (Q6) of the output stage by the operation time of the two current mirror circuits, and the differential amplifier circuit The in-phase signal rejection ratio was reduced.
[0007]
The technique of
[0008]
A first current source (34) for supplying a bias current to the first differential connection, a second current source (36) for supplying a bias current to the second differential connection, and NchMOSFETs (Q25) and (Q26) in the output stage A third current source (38) and a fourth current source (39) for supplying a bias current are provided. Based on the potentials of the first input voltage (VIN−) and the second input voltage (VIN +), the first current source ( 34) and the bias current (I11) and (I12) of the second current source (36) are made constant, and the second current source (36), the third current source (38), and the fourth current By controlling the bias current (I12), (I13), and (I14) of the source (39) to be the same, the difference in transmission time is eliminated, and the reduction of the common-mode signal rejection ratio is prevented.
[0009]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-326547
[Problems to be solved by the invention]
However, the circuit described in
An object of the present invention is to provide an input rail-to-rail type differential amplifier circuit that is small in size and easy in price reduction.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the present invention achieves the above-described problems by an enhancement-type NchMOSFET 1 in which a first input is connected to a gate and an enhancement-type NchMOSFET 2 in which a second input is connected to the gate in an input rail-to-rail differential amplifier circuit. A first differential connection composed of: a depletion type NchMOSFET 3 whose first input is connected to the gate; a second differential connection composed of a depletion type NchMOSFET 4 whose second input is connected to the gate; A first bias current source for applying a bias current to the differential connection, a second bias current source for applying a bias current to the second differential connection, and a current of the second bias current source according to the first or second input voltage Bias current control circuit to change, the bias current control circuit is the input that can not operate the first differential connection In pressure range, to supply sufficient bias current to the second bias current source, in the first differential connection operable input voltage range, decrease or so as to cut the bias current of the second bias current source The bias current control circuit has five MOSFETs, NchMOSFET 5, NchMOSFET 6, NchMOSFET 7, NchMOSFET 19, and NchMOSFET 20, the source of NchMOSFET 5 is connected to the drain of NchMOSFET 7, the gate is connected to the first input, and the drain is connected to the first input. 1 is connected to the Pch MOSFET 13 constituting the current source, the source of the Nch MOSFET 6 is connected to the drain of the Nch MOSFET 7, the gate is connected to the second input, and the drain is connected to the Pch MOSFET 13. The drain and gate of the
[0012]
The Nch MOSFET 5 has the same characteristics as the enhancement
[0013]
An enhancement type PchMOSFET 10 is connected between the drain of the enhancement type NchMOSFET 1 and the drain of the depletion type NchMOSFET 3, the gate of the PchMOSFET 10 is connected to the first input, and the enhancement type NchMOSFET2 is connected between the drain of the enhancement type NchMOSFET2 and the drain of the depletion type NchMOSFET4. The PchMOSFET 11 is connected, and the gate of the PchMOSFET 11 is connected to the second input.
[0014]
All MOSFETs are replaced from Nch MOSFETs to Pch MOSFETs and from Pch MOSFETs to Nch MOSFETs.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0017]
FIG. 1 shows an embodiment of a differential amplifier circuit of the present invention.
The first input of the differential amplifier circuit is connected to the gate of the enhancement type Nch MOSFET (M1) and the gate of the depletion type Nch MOSFET (M3). The second input is connected to the gate of the enhancement type Nch MOSFET (M2) and the gate of the depletion type Nch MOSFET (M4).
[0018]
The source of the enhancement type Nch MOSFET (M1) and the source of the enhancement type Nch MOSFET (M2) are connected in common to form a first differential connection. Further, the source of the depletion type Nch MOSFET (M3) and the source of the depletion type Nch MOSFET (M4) are commonly connected to constitute a second differential connection.
[0019]
In order to supply a bias current to the first differential connection, the drain of the Nch MOSFET (M8) is connected to the common source of the first differential connection. Further, in order to supply a bias current to the second differential connection, the drain of the Nch MOSFET (M9) is connected to the common source of the second differential connection.
[0020]
The bias current control circuit has five Nch MOSFETs (M5, M6, M7, M19, M20).
[0021]
The source of the Nch MOSFET (M5) is connected to the drain of the Nch MOSFET (M7), the gate is connected to the first input, and the drain is connected to the drain of the Pch MOSFET (M13).
[0022]
The source of the Nch MOSFET (M6) is connected to the drain of the Nch MOSFET (M7), the gate is connected to the second input, and the drain is connected to the drain of the Pch MOSFET (M13).
[0023]
The gate and drain of the Nch MOSFET (M19) are connected to the drain of the Pch MOSFET (M13), and the source is connected to the source of the Nch MOSFET (M7).
[0024]
Here, the current (I13) of the Pch MOSFET (M13), the current (I7) of the Nch MOSFET (M7), and the current (I19) of the Nch MOSFET (M19) have the following relationship.
I13 = I7 + I19 (1)
[0025]
The gate and drain of the Nch MOSFET (M20) are connected to the drain of the Pch MOSFET (M14), and the source is connected to the source of the Nch MOSFET (M7).
[0026]
The Nch MOSFET (M7) forms a 1: 1: 1 current mirror circuit with the Nch MOSFET (M8) that constitutes the first bias current source, and the Nch MOSFET (M20). Therefore, the Nch MOSFET (M7) and the Nch MOSFET A bias voltage that allows a current (I14) flowing through the Nch MOSFET (M20) to flow is generated as the gate voltage of (M8), and the relationship is expressed by the following equation.
I7 = 0 to I14 (2)
I8 = 0 to I14 (3)
[0027]
Since the Nch MOSFET (M19) forms a 1: 1 current mirror circuit with the Nch MOSFET (M9) constituting the second bias current source, the current (I19) can be passed through the gate voltage of the Nch MOSFET (M9). A bias voltage is generated, and the relationship is as follows.
I9 = 0 to I19 (4)
[0028]
A current source (IS) is connected to the drain of the Pch MOSFET (M12), and a current (I12) flows. Since the PchMOSFET (M12) forms a 1: 1: 1 current mirror circuit with the PchMOSFET (M13) and the PchMOSFET (M14), the drain current (I13) of the PchMOSFET (M13) and the drain of the PchMOSFET (M14) The current (I14) becomes equal to the current (I12) and has the relationship of the following equation.
I13 = I14 (5)
[0029]
Here, the following equation is derived from the equations (1) and (5).
I14 = I7 + I19 (6)
[0030]
Bch current control circuit NchMOSFET (M5) and first differential connection enhancement NchMOSFET (M1), Bias current control circuit NchMOSFET (M6) and first differential connection enhancement NchMOSFET (M2), Bias current control circuit NchMOSFET (M7) and the NchMOSFET (M8) of the first bias current source have the same characteristics and have the same circuit configuration, so the threshold voltages of the NchMOSFET (M5) and NchMOSFET (M1) and the NchMOSFET (M6) And the NchMOSFET (M2) have the same threshold voltage.
[0031]
That is, according to the first input voltage and the second input voltage, the drain current (I8) of the Nch MOSFET (M8) and the drain current (I7) of the Nch MOSFET (M7) are equal to each other, and the relationship is expressed by the following equation.
I7 = I8 (7)
[0032]
If the equation (7) is substituted into the equation (6) and transformed, the following equation is obtained.
I19 = I14−I8 (8)
[0033]
When the first input voltage and the second input voltage are equal to or lower than the threshold voltages of the Nch MOSFET (M1) and the Nch MOSFET (M2), the bias current (I8) of the first differential connection is 0, but the second differential voltage Since the connected Nch MOSFET (M3) and Nch MOSFET (M4) are depletion type, they are turned on, and from Equation (4), I9 = I19, which is substituted into Equation (8) and has the following relationship.
I9 = I14−I8 (9)
[0034]
From the above equation, when the first input voltage and the second input voltage rise and exceed the threshold voltages of the Nch MOSFET (M5) and the Nch MOSFET (M6), the bias current (I8) of the first differential connection increases, If the bias of the first differential connection decreases, and if the bias of the first differential connection decreases, the bias of the second differential connection increases.
[0035]
From the relationship between the equations (3) and (9), when the first differential connection is activated by supplying a sufficient current to the first bias current, the second bias current becomes 0, and the second differential connection Stops working. On the other hand, when a sufficient current is not supplied to the first bias current and the first differential connection is not operating, a sufficient current is supplied to the second bias current and the second differential connection is operated.
[0036]
The drain of the second differentially connected NchMOSFET (M3) is connected to the drain of the PchMOSFET (M16), which is the load of the first differentially connected NchMOSFET (M1), via the level shift enhancement type PchMOSFET (M10). Has been. The drain of the Nch MOSFET (M4) is connected to the drain of the Pch MOSFET (M17), which is the load of the first differentially connected Nch MOSFET (M2), via the level shift enhancement type Pch MOSFET (M11). When the first input voltage and the second input voltage are equal to or higher than the threshold voltages of the Nch MOSFET (M1) and the Nch MOSFET (M2), the drain voltages of the Nch MOSFET (M1) and the Nch MOSFET (M2) have the following relationship.
Drain voltage = input voltage−threshold voltage + source-drain voltage (10)
[0037]
If the on-resistance is lowered so that the source-drain voltage becomes smaller than the threshold voltage, the drain voltage becomes less than the input voltage. Then, the Pch MOSFET (M10) and the Pch MOSFET (M11) are turned off, the drain currents of the Nch MOSFET (M3) and the Nch MOSFET (M4) are completely cut off, and the second differential connection stops operating.
[0038]
As described above, since the second differential connection drives a load common to the first differential connection without passing through an element that causes a time delay, the first differential connection and the second differential connection as in the prior art. The performance of the common-mode signal rejection ratio and the like is not deteriorated at the time of differential switching.
[0039]
In addition, the bias current control circuit employs the same circuit as the first differential connection enhancement type NchMOSFET and the first bias current setting NchMOSFET, and uses the same circuit so that the current flowing in the bias current according to the input voltage is Since the current is reflected in the second bias current source of the second differential connection by the current mirror circuit, the number of elements of the circuit constituting the bias current control can be greatly reduced, and the integrated circuit In this case, the chip area can be reduced and the cost can be reduced.
[0040]
In the above-described operation processing, the differential amplifier circuit in which all the Nch MOSFETs used are replaced with Pch MOSFETs and all the Pch MOSFETs are replaced with Nch MOSFETs also has the same capability. The optimum element can be selected according to the conditions related to the above.
[0041]
【The invention's effect】
According to the present invention, by switching the bias current of the first differential connection and the bias current of the second differential connection in accordance with the input voltage, the first differential connection configured as an enhancement type and the depletion type are used. The operation of the configured second differential connection is switched, and an input rail-to-rail differential amplifier circuit can be configured with a simple circuit configuration and a small number of elements.
[0042]
Further, since the loads of the first differential connection and the second differential connection are made common and driven without an element that causes a time delay, the first differential connection and the second differential connection are conventionally connected. The performance such as the common-mode signal rejection ratio is not deteriorated when the operation is switched.
[0043]
In addition, the bias current control circuit adopts the same circuit as the first differential connection enhancement type NchMOSFET and the first bias current setting NchMOSFET, and uses the same circuit, and a current to be supplied to the bias current according to the input voltage. Since the current is reflected in the second bias current source of the second differential connection by the current mirror circuit, the number of elements of the circuit constituting the bias current control can be greatly reduced, and the integrated circuit In this case, the chip area can be reduced and the cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a differential amplifier circuit of the present invention.
FIG. 2 is a configuration diagram of a conventional differential amplifier circuit.
3 is a configuration diagram of a differential amplifier circuit described in
Claims (4)
第１入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ１と、第２入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ２で構成された第１差動接続と、
前記第１入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ３と、前記第２入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ４で構成された第２差動接続と、
前記第１差動接続にバイアス電流を与える第１バイアス電流源と、
前記第２差動接続にバイアス電流を与える第２バイアス電流源と、
前記第２バイアス電流源の電流を前記第１または第２入力電圧に応じて変化させるバイアス電流制御回路を備え、
前記バイアス電流制御回路は、前記第１差動接続が動作出来ない入力電圧範囲においては、前記第２バイアス電流源に十分なバイアス電流を供給し、前記第１差動接続が動作可能な入力電圧範囲においては、前記第２バイアス電流源のバイアス電流を減少またはカットするようにし、
前記バイアス電流制御回路が、ＮｃｈＭＯＳＦＥＴ５と、ＮｃｈＭＯＳＦＥＴ６と、ＮｃｈＭＯＳＦＥＴ７と、ＮｃｈＭＯＳＦＥＴ１９と、ＮｃｈＭＯＳＦＥＴ２０の５つのＭＯＳＦＥＴを有し、
前記ＮｃｈＭＯＳＦＥＴ５のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第１入力接続され、ドレインは第１の電流源を構成しているＰｃｈＭＯＳＦＥＴ１３に接続されており、
前記ＮｃｈＭＯＳＦＥＴ６のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第２入力接続され、ドレインは前記ＰｃｈＭＯＳＦＥＴ１３に接続されており、
前記ＮｃｈＭＯＳＦＥＴ１９のドレインおよびゲートは前記ＰｃｈＭＯＳＦＥＴ１３と接続され、前記第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ９とカレントミラー回路を構成しており、
前記ＮｃｈＭＯＳＦＥＴ２０のドレインおよびゲートは第２の電流源を構成しているＰｃｈＭＯＳＦＥＴ１４と接続され、前記第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ８および前記ＮｃｈＭＯＳＦＥＴ７とカレントミラー回路を構成することを特徴とする差動増幅回路。 In the input rail-to-rail differential amplifier circuit,
A first differential connection composed of an enhancement type NchMOSFET 1 having a first input connected to the gate and an enhancement type NchMOSFET 2 having a second input connected to the gate;
A second differential connection composed of a depletion-type NchMOSFET 3 whose first input is connected to the gate; and a depletion-type NchMOSFET 4 whose second input is connected to the gate;
A first bias current source for providing a bias current to the first differential connection;
A second bias current source for applying a bias current to the second differential connection;
A bias current control circuit for changing a current of the second bias current source according to the first or second input voltage;
The bias current control circuit supplies a sufficient bias current to the second bias current source in an input voltage range in which the first differential connection cannot operate, and an input voltage at which the first differential connection can operate. In range, the bias current of the second bias current source is reduced or cut ,
The bias current control circuit has five MOSFETs: an Nch MOSFET 5, an Nch MOSFET 6, an Nch MOSFET 7, an Nch MOSFET 19, and an Nch MOSFET 20.
The source of the Nch MOSFET 5 is connected to the drain of the Nch MOSFET 7, the gate is connected to the first input, and the drain is connected to the Pch MOSFET 13 constituting a first current source,
The source of the Nch MOSFET 6 is connected to the drain of the Nch MOSFET 7, the gate is connected to the second input, and the drain is connected to the Pch MOSFET 13.
The drain and gate of the Nch MOSFET 19 are connected to the Pch MOSFET 13 to form a current mirror circuit with the Nch MOSFET 9 constituting the second bias current source,
The drain and gate of the Nch MOSFET 20 are connected to the Pch MOSFET 14 constituting the second current source, and constitute a current mirror circuit with the Nch MOSFET 8 and the Nch MOSFET 7 constituting the first bias current source. Dynamic amplification circuit.
前記ＮｃｈＭＯＳＦＥＴ６は前記第１の差動接続を構成している前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２と同一サイズで同一の特性を有し、
前記ＮｃｈＭＯＳＦＥＴ２０およびＮｃｈＭＯＳＦＥＴ７は前記第１バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ８と同一サイズで同一の特性を有し、
前記ＮｃｈＭＯＳＦＥＴ１９は前記第２バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ９と同一サイズで同一の特性を有することを特徴とする請求項１記載の差動増幅回路。The NchMOSFET 5 has the same size and the same characteristics as the enhancement type NchMOSFET 1 constituting the first differential connection,
The NchMOSFET 6 has the same size and the same characteristics as the enhancement type NchMOSFET 2 constituting the first differential connection,
The Nch MOSFET 20 and the Nch MOSFET 7 have the same size and the same characteristics as the Nch MOSFET 8 constituting the first bias current source,
The differential amplifier circuit according to claim 1, wherein said NchMOSFET19 is characterized by having the same characteristics in the same size as the NchMOSFET9 constituting the second bias current source.
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２のドレインと前記デプレッション型ＮｃｈＭＯＳＦＥＴ４のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１１を接続し、前記ＰｃｈＭＯＳＦＥＴ１１のゲートを前記第２入力に接続したことを特徴とする請求項１記載の差動増幅回路。An enhancement type PchMOSFET 10 is connected between the drain of the enhancement type NchMOSFET 1 and the drain of the depletion type NchMOSFET 3, and the gate of the PchMOSFET 10 is connected to the first input.
Between the drain and the drain of the depletion type NchMOSFET4 of the enhancement type NchMOSFET2, connect the enhancement type PchMOSFET11, differential amplifier circuit according to claim 1, wherein the connecting the gate of the PchMOSFET11 to the second input .
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