JP2007336425A

JP2007336425A - Amplifier with standby function

Info

Publication number: JP2007336425A
Application number: JP2006168527A
Authority: JP
Inventors: Susumu Takagi; 進高木
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2007-12-27
Anticipated expiration: 2026-06-19
Also published as: JP4693706B2

Abstract

<P>PROBLEM TO BE SOLVED: To accomplish a standby function by a simple configuration and further to turn to zero the current consumption of an amplifier in a standby state. <P>SOLUTION: Gate bias application bias circuits 12, 13 are connected to gates of first and second signal amplification field effect transistors 1, 2, respectively, and a bias switching SW field effect transistor 3 is provided to change its source voltage according to a control voltage from the outside. The relevant source voltages are applied to the gates of the first and second signal amplification field effect transistors 1, 2 via the first and second gate bias application bias circuits 12, 13, respectively, so as to switch the standby state of the amplifier and an amplifying operation thereof. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、移動体通信機器をはじめとして、各種の無線通信機器に用いられる高周波信号用の増幅器に係り、特に、スタンバイ機能を備えた増幅器の構成の簡素化、省電力化等を図ったものに関する。 The present invention relates to a high-frequency signal amplifier used in various wireless communication devices including a mobile communication device, and in particular, simplification of the configuration of an amplifier having a standby function and power saving. About.

従来、移動体通信機器等の無線通信機器や装置において用いられる増幅器では、通信待ち受け時などの増幅器を動作させる必要がない場合には、バッテリー寿命延長のため、増幅器に供給される電源電圧を遮断し、増幅器をスタンバイ状態（待機状態）に設定することが行われていた。
かかる場合、スタンバイ機能を伴わない増幅器においてスタンバイ状態を実現するためには、増幅器の外部に電源電圧遮断用のスイッチ回路を別途用意し、そのスイッチ回路で増幅器への電源電圧を遮断する方策が採られるのが一般的である。しかしながら、この場合には、スイッチ回路が別途必要となるために、部品点数の増加によるコストの増大や、部品実装面積の増大などの問題を招いてしまう。 Conventionally, in amplifiers used in wireless communication devices and devices such as mobile communication devices, the power supply voltage supplied to the amplifier is cut off to extend the battery life when there is no need to operate the amplifier when waiting for communication. Then, the amplifier has been set to a standby state (standby state).
In such a case, in order to realize a standby state in an amplifier that does not have a standby function, a separate switch circuit for cutting off the power supply voltage is prepared outside the amplifier, and the switch circuit cuts off the power supply voltage to the amplifier. It is common that However, in this case, since a separate switch circuit is required, problems such as an increase in cost due to an increase in the number of components and an increase in the component mounting area are caused.

それに対して、スタンバイ機能を備えた増幅器の場合、増幅器に供給されるコントロール電圧により増幅器の動作状態を切り替えることが可能であるため、上述のスタンバイ機能を伴わない増幅器におけるスイッチ回路の追加を必要とせず、コストの増大や部品実装面積の増大などの問題は解消される。 On the other hand, in the case of an amplifier having a standby function, the operation state of the amplifier can be switched by a control voltage supplied to the amplifier. Therefore, it is necessary to add a switch circuit in the amplifier without the standby function described above. Therefore, problems such as an increase in cost and an increase in component mounting area are solved.

このようなスタンバイ機能付きの増幅器としては、例えば、特許文献１等に開示されたものがある。
図３には、かかる従来の増幅器の回路構成例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この増幅器は、利得可変型のもので、デュアルゲート構造の信号増幅用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）Ｑ１と、この信号増幅用ＦＥＴＱ１のバイアスの供給を制御するバイアスＳＷ用ＦＥＴＱ２と、高周波信号入力端子１８Ａと高周波信号出力端子１９Ａ間で信号増幅用ＦＥＴＱ１をバイパスするためのバイパス用ＦＥＴＱ３とを主たる構成要素として構成されたものとなっている。 As such an amplifier with a standby function, for example, there is one disclosed in Patent Document 1 or the like.
FIG. 3 shows an example of the circuit configuration of such a conventional amplifier. Hereinafter, this conventional circuit will be described with reference to FIG.
This amplifier is of a variable gain type, and has a dual gate signal amplification field effect transistor (hereinafter referred to as “FET”) Q1 and a bias for controlling the supply of bias to this signal amplification FET Q1. The SW FET Q2 and a bypass FET Q3 for bypassing the signal amplification FET Q1 between the high-frequency signal input terminal 18A and the high-frequency signal output terminal 19A are mainly configured.

すなわち、信号増幅用ＦＥＴＱ１のゲートＧ１には、入力側ＤＣカットキャパシタ４Ａ及び入力整合回路１５Ａを介して高周波信号が高周波信号入力端子１８Ａから入力されるようになっている一方、増幅出力は、そのドレインから出力インピーダンス整合回路１６A及び出力側ＤＣカットキャパシタ１７Ａを介して高周波信号出力端子１９に出力されるものとなっている。 That is, a high-frequency signal is input from the high-frequency signal input terminal 18A to the gate G1 of the signal amplification FET Q1 via the input-side DC cut capacitor 4A and the input matching circuit 15A. The signal is output from the drain to the high frequency signal output terminal 19 through the output impedance matching circuit 16A and the output side DC cut capacitor 17A.

また、信号増幅用ＦＥＴＱ１のソースには、ソースインダクタ６Ａを介して、グランドとの間にバイアスＳＷ用ＦＥＴＱ２が直列接続されており、このバイアスＳＷ用ＦＥＴＱ２のゲートに印加されるＳＷコントロール電圧
によって、信号増幅用電界効果トランジスタＱ１をスタンバイ状態とすることが可能に構成されている。 In addition, a bias SW FET Q2 is connected in series to the ground of the signal amplifying FET Q1 via a source inductor 6A via a source inductor 6A. By the SW control voltage applied to the gate of the bias SW FET Q2, The signal amplifying field effect transistor Q1 is configured to be in a standby state.

かかる構成において、増幅器を通常の動作状態（利得可変を行わない状態）とする場合には、電源電圧印加端子２１Ａに、信号増幅用ＦＥＴＱ１が動作状態となるような電源電圧を印加すると共に、ＳＷコントロール電圧印加端子３５Ａには、バイアスＳＷ用ＦＥＴＱ２がＯＮ状態となるようなバイアスを印加する一方、バイパスコントロール電圧印加端子３６Ａには、Ｖ(ＣＯＮＴ３６Ａ)≫−Ｖｐ（Ｑ３）を満足するコントロール電圧を印加することとなる。なお、ここで、Ｖ(ＣＯＮＴ３６Ａ)は、バイアスコントロール電圧印加端子３６Ａに印加されるコントロール電圧、Ｖｐ(Ｑ３)は、バイパス用ＦＥＴＱ３のピンチオフ電圧である。 In such a configuration, when the amplifier is in a normal operation state (a state in which the gain is not varied), a power supply voltage is applied to the power supply voltage application terminal 21A so that the signal amplification FET Q1 is in an operation state, and SW A bias that turns on the bias SW FET Q2 is applied to the control voltage application terminal 35A, while a control voltage that satisfies V (CONT36A) >> − Vp (Q3) is applied to the bypass control voltage application terminal 36A. Will be applied. Here, V (CONT36A) is a control voltage applied to the bias control voltage application terminal 36A, and Vp (Q3) is a pinch-off voltage of the bypass FET Q3.

かかる電圧印加によって、信号増幅用ＦＥＴＱ１は動作状態となる一方、バイパス用ＦＥＴＱ３はＯＦＦ状態となり、高周波信号入力端子１８Ａから入力された高周波信号は、バイパス用ＦＥＴＱ３による減衰を受けることなく、信号増幅用ＦＥＴＱ１において増幅されて高周波信号出力端子１９Ａに出力されることとなる。したがって、この場合、増幅器の最大利得を得ることができる。 By this voltage application, the signal amplification FET Q1 is in an operating state, while the bypass FET Q3 is in an OFF state, and the high frequency signal input from the high frequency signal input terminal 18A is not attenuated by the bypass FET Q3, but for signal amplification. The signal is amplified by the FET Q1 and output to the high frequency signal output terminal 19A. Therefore, in this case, the maximum gain of the amplifier can be obtained.

一方、利得可変を行う場合、ＳＷコントロール電圧印加端子３５ＡにバイアスＳＷ用ＦＥＴＱ２がＯＦＦ状態となるようなバイアスを印加する一方、バイパスコントロール電圧印加端子３６Ａには、Ｖ(ＣＯＮＴ３６Ａ)≪−Ｖｐ(Ｑ３)を満足するコントロール電圧を印加することとなる。
その結果、信号増幅用ＦＥＴＱ１は、ＯＦＦ状態となる一方、バイパス用ＦＥＴＱ３がＯＮ状態となり、高周波信号入力端子１８Ａへ印加された高周波信号は、信号増幅用ＦＥＴＱ１による増幅を受けることなく、バイパス用ＦＥＴＱ３を介して高周波信号出力端子１９Ａへ出力されることとなる。 On the other hand, when the gain is varied, a bias is applied to the SW control voltage application terminal 35A so that the bias SW FET Q2 is turned off, while V (CONT36A) <<-Vp (Q3) is applied to the bypass control voltage application terminal 36A. ) Will be applied.
As a result, the signal amplifying FET Q1 is turned off, while the bypass FET Q3 is turned on, and the high frequency signal applied to the high frequency signal input terminal 18A is not amplified by the signal amplifying FET Q1 and is bypassed. Is output to the high-frequency signal output terminal 19A.

かかる利得可変状態においては、ＳＷコントロール電圧印加端子３５Ａには、バイアスＳＷ用ＦＥＴＱ２がＯＦＦ状態となるようなバイアス電圧が印加されており、それにより信号増幅用ＦＥＴＱ１がＯＦＦ状態に設定されるため、増幅器としての消費電流はほぼ零となる。すなわち、この従来の利得可変型増幅器は、利得可変状態がスタンバイ状態にあると捉えることができるものである。 In such a variable gain state, a bias voltage is applied to the SW control voltage application terminal 35A so that the bias SW FET Q2 is in an OFF state, thereby setting the signal amplification FET Q1 in an OFF state. The consumption current as an amplifier is almost zero. That is, this conventional variable gain amplifier can be regarded as a variable gain state in a standby state.

ところで、上述の従来回路において、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧と信号増幅用ＦＥＴＱ１に流れる電流（動作電流）は、図４に示されたような相関関係にある。すなわち、同図によれば、利得可変を行う場合、すなわち、増幅器をスタンバイ状態に設定するには、ＳＷコントロール電圧印加端子３５Ａに、Ｖ(ＣＯＮＴ３５Ａ)≪Ｖｐ(Ｑ２)を満足するコントロール電圧を印加する必要があることが理解できる。なお、ここで、Ｖ(ＣＯＮＴ３５Ａ)は、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧、Ｖｐ(Ｑ２)は、バイアスＳＷ用ＦＥＴＱ２のピンチオフ電圧である。 Incidentally, in the conventional circuit described above, the control voltage applied to the SW control voltage application terminal 35A and the current (operating current) flowing through the signal amplification FET Q1 have a correlation as shown in FIG. That is, according to the figure, when performing variable gain, that is, to set the amplifier to the standby state, a control voltage satisfying V (CONT35A) << Vp (Q2) is applied to the SW control voltage application terminal 35A. I understand that I need to do it. Here, V (CONT35A) is a control voltage applied to the SW control voltage application terminal 35A, and Vp (Q2) is a pinch-off voltage of the bias SW FET Q2.

上述の不等式に表された電圧範囲は、バイアスＳＷ用ＦＥＴＱ２のピンチオフ電圧Ｖｐ(Ｑ２)に依存し、ピンチオフ電圧Ｖｐ(Ｑ２)の大きさによっては、その電圧範囲は極めて狭くなるが、Ｖ(ＣＯＮＴ３５Ａ)≧Ｖｐ(Ｑ２)の電圧をＳＷコントロール電圧印加端子３５Ａに印加した場合には、バイアスＳＷ用ＦＥＴＱ２はＯＦＦ状態ではなくなり、コントロール電圧の上昇と共に動作電流も増加し、利得可変状態、すなわち、スタンバイ状態を維持することができなくなってしまう。 The voltage range represented by the above inequality depends on the pinch-off voltage Vp (Q2) of the FET Q2 for bias SW. Depending on the magnitude of the pinch-off voltage Vp (Q2), the voltage range becomes extremely narrow, but V (CONT35A ) ≧ Vp (Q2) is applied to the SW control voltage application terminal 35A, the bias SW FET Q2 is not in the OFF state, the operating current increases as the control voltage increases, and the gain is variable, that is, in standby mode. The state cannot be maintained.

また、図４に示された特性の場合、ＳＷコントロール電圧印加端子３５Ａに印加されるコントロール電圧が僅かでも変動した場合、利得可変型増幅器としての所望の動作状態に設定することができなくなってしまうため、印加するコントロール電圧の規格値を極めて狭い範囲に絞らざる得ないものとなっている。
通常、この対策として、ＳＷコントロール電圧印加端子３５Ａの印加電圧の調整のために、ロジック回路を別途用意し、そのロジック回路の出力電圧をＳＷコントロール電圧印加端子３５Ａに供給するような手法が採られることが多い。 In the case of the characteristics shown in FIG. 4, if the control voltage applied to the SW control voltage application terminal 35A varies even slightly, it becomes impossible to set the desired operation state as the variable gain amplifier. For this reason, the standard value of the applied control voltage must be narrowed to a very narrow range.
Usually, as a countermeasure, a method is adopted in which a logic circuit is separately prepared and the output voltage of the logic circuit is supplied to the SW control voltage application terminal 35A in order to adjust the application voltage of the SW control voltage application terminal 35A. There are many cases.

図５には、そのようなロジック回路を設けた利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつこの利得可変型増幅器について説明する。
この従来回路は、先に図３に示された構成の利得可変型増幅器に、ロジック回路１０１を付加した構成となっているものである。なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。 FIG. 5 shows a circuit configuration example of a variable gain amplifier provided with such a logic circuit. The variable gain amplifier will be described below with reference to FIG.
This conventional circuit has a configuration in which a logic circuit 101 is added to the variable gain amplifier having the configuration shown in FIG. The same constituent elements as those shown in FIG. 3 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.

ロジック回路１０１は、ＦＥＴＱ４，Ｑ５が２段に接続されてレベルシフト回路が構成されてなるもので、その出力端子、すなわち、ＦＥＴＱ５のドレインがＳＷコントロール電圧印加端子３５Ａに接続されており、ロジック用コントロール電圧印加端子３９Ａに印加された電圧に応じて可変された電圧がＳＷコントロール電圧印加端子３５Ａ及びバイパスコンロトール電圧印加端子３６Ａに印加されるようになっている。なお、ロジック回路１０１の電源電圧は、ロジック回路電源電圧印加端子３８Ａに印加されるようになっている。 The logic circuit 101 is formed by connecting FETs Q4 and Q5 in two stages to form a level shift circuit. Its output terminal, that is, the drain of the FET Q5 is connected to the SW control voltage application terminal 35A. A voltage varied according to the voltage applied to the control voltage application terminal 39A is applied to the SW control voltage application terminal 35A and the bypass control voltage application terminal 36A. The power supply voltage of the logic circuit 101 is applied to the logic circuit power supply voltage application terminal 38A.

かかる構成においては、ロジック用コントロール電圧印加端子３９Ａのコントロール電圧に対する信号増幅用ＦＥＴＱ１の動作電流の変化が図６に示されたようになり、あるコントロール電圧を境にして信号増幅用ＦＥＴＱ１における動作電流の有無を制御できるものとなる。そのため、先の図３に示された構成に比して、コントロール電圧が変動したような場合であっても、増幅器をスタンバイ状態に設定する為の電圧範囲及び増幅器を動作状態に設定するための電圧範囲を広く確保することができ、増幅器の動作状態を所望の状態に維持することが容易、可能なものとなる。 In such a configuration, the change in the operation current of the signal amplification FET Q1 with respect to the control voltage of the logic control voltage application terminal 39A is as shown in FIG. 6, and the operation current in the signal amplification FET Q1 with a certain control voltage as a boundary. It becomes possible to control the presence or absence of. Therefore, compared with the configuration shown in FIG. 3, the voltage range for setting the amplifier to the standby state and the amplifier for setting the operating state even when the control voltage fluctuates. A wide voltage range can be secured, and it becomes easy and possible to maintain the operational state of the amplifier in a desired state.

特開２００４−２７４１０８号公報（第６−８頁、図１−図２）JP 2004-274108 A (page 6-8, FIG. 1 to FIG. 2)

しかしながら、上述のようにコントロール電圧調整のためにロジック回路を別途設けることは、回路面積の増大を招くと共にコストの増大を招くこととなる。また、ロジック回路を採用することで、ロジック回路における消費電流が増え、増幅器全体の消費電流が増加してしまうため、結果として、バッテリー寿命を延長するための低消費電力化の妨げとなってしまうという問題がある。 However, separately providing a logic circuit for adjusting the control voltage as described above causes an increase in circuit area and an increase in cost. In addition, the use of the logic circuit increases the current consumption in the logic circuit and increases the current consumption of the entire amplifier. As a result, it hinders the reduction in power consumption for extending the battery life. There is a problem.

また、図３や図５を参照しつつ説明したような構成の従来回路では、バイアスＳＷ用ＦＥＴＱ２が信号増幅用ＦＥＴＱ１のソースに接続されているため、ソースにおけるインピーダンスを高周波的に接地するためのバイパスコンデンサＣｓ（図３、図５参照）が必要となってしまう。通常、増幅器の良好な特性を得るためには、上述のバイパスコンデンサは大容量化する必要があるが、それは、回路面積の増大やコストの増大を招くという問題がある。 In the conventional circuit having the configuration described with reference to FIGS. 3 and 5, the bias SW FET Q2 is connected to the source of the signal amplifying FET Q1, so that the impedance at the source is grounded in a high frequency manner. A bypass capacitor Cs (see FIGS. 3 and 5) is required. Usually, in order to obtain good characteristics of an amplifier, the above-described bypass capacitor needs to be increased in capacity, but this has a problem of increasing the circuit area and cost.

本発明は、上記実状に鑑みてなされたもので、増幅器の動作を制御するトランジスタに対するコントロール電圧を調整するための従来のようなロジック回路を用いることなく、しかも、増幅用トランジスタのソース接地用のバイパスコンデンサを不要として、簡易な構成でスタンバイ機能を実現することができ、その上、スタンバイ状態における増幅器の消費電流を零とすることのできるスタンバイ機能付き増幅器を提供するものである。
本発明の他の目的は、増幅器をスタンバイ状態に設定するためのコントロール電圧範囲及び増幅器を動作状態に設定するためのコントロール電圧範囲を従来に比して広く確保することのできるスタンバイ機能付き増幅器を提供することにある。 The present invention has been made in view of the above circumstances, and without using a conventional logic circuit for adjusting a control voltage for a transistor for controlling the operation of an amplifier, and for grounding the source of an amplifying transistor. It is an object of the present invention to provide an amplifier with a standby function that can realize a standby function with a simple configuration without using a bypass capacitor and that can reduce the consumption current of the amplifier in a standby state to zero.
Another object of the present invention is to provide an amplifier with a standby function capable of ensuring a wider control voltage range for setting the amplifier in a standby state and a control voltage range for setting the amplifier in an operating state than in the prior art. It is to provide.

上記本発明の目的を達成するため、本発明に係るスタンバイ機能付き増幅器は、
２つの信号増幅用電界効果トランジスタが増幅動作をなすよう縦続接続されて設けられると共に、前記２つの信号増幅用電界効果トランジスタをスタンバイ状態とするためのバイアス切替ＳＷ用電界効果トランジスタが設けられてなるスタンバイ機能付き増幅器であって、
前記２つの信号増幅用電界効果トランジスタの各々のゲートには、ゲートバイアス印加用バイアス回路が接続される一方、
前記バイアス切替ＳＷ用電界効果トランジスタは、外部からのコントロール電圧に応じてそのソース電圧が変化せしめられるよう設けられ、当該ソース電圧は、前記各々のゲートバイアス印加用バイアス回路を介して前記２つの信号増幅用電界効果トランジスタのゲートにそれぞれ印加されて、増幅器のスタンバイ状態と増幅動作の切り替えを可能としてなるものである。
かかる構成において、前記２つの信号増幅用電界効果トランジスタは、第１の信号増幅用電界効果トランジスタのドレインと第２の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第１の信号増幅用トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、
前記第１の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第２の信号増幅用トランジスタのドレインに増幅信号が出力可能とされ、
前記コントロール電圧は、前記バイアス切替ＳＷ用電界効果トランジスタのゲートに印加可能とされる一方、そのドレイン及び前記第２の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して電源電圧が印加可能とされ、
前記バイアス切替ＳＷ用電界効果トランジスタのソースは、抵抗器及びグランド側に順方向となるよう設けられたダイオードを介してグランドに接続されてなるものとすると好適である。
また、前記２つの信号増幅用電界効果トランジスタに代えてデュアルゲート電界効果トランジスタを用いても好適である。 In order to achieve the above object of the present invention, an amplifier with a standby function according to the present invention comprises:
Two signal amplifying field effect transistors are provided in cascade to perform an amplifying operation, and a bias switching SW field effect transistor for placing the two signal amplifying field effect transistors in a standby state is provided. An amplifier with a standby function,
A gate bias applying bias circuit is connected to each gate of the two signal amplification field effect transistors,
The bias switching SW field effect transistor is provided such that its source voltage is changed in accordance with an external control voltage, and the source voltage is supplied to the two signals via the respective gate bias applying bias circuits. These are applied to the gates of the amplifying field effect transistors, respectively, so that the amplifier can be switched between a standby state and an amplifying operation.
In this configuration, in the two signal amplification field effect transistors, the drain of the first signal amplification field effect transistor and the source of the second signal amplification field effect transistor are connected to each other, and the first signal amplification field effect transistor is connected to the first signal amplification field effect transistor. The source of the signal amplifying transistor is connected to the ground via the source inductor to form a cascade connection,
An amplified signal can be applied to the gate of the first signal amplifying field effect transistor, while an amplified signal can be output to the drain of the second signal amplifying transistor,
The control voltage can be applied to the gate of the bias switching SW field effect transistor, while a power supply voltage is applied to the drain and the drain of the second signal amplification field effect transistor via a choke inductor. Is possible,
The source of the field effect transistor for bias switching SW is preferably connected to the ground via a resistor and a diode provided in the forward direction on the ground side.
It is also preferable to use a dual gate field effect transistor instead of the two signal amplification field effect transistors.

本発明によれば、外部から印加されるコントロール電圧によって動作状態が変化せしめられるバイアス切替ＳＷ用電界効果トランジスタによって、増幅動作を行う電界効果トランジスタのバイアス電圧を変化させることで、スタンバイ状態を実現できるようにしたので、従来と異なり、コントロール電圧の変化を変換するようなロジック回路を別途設けることなく、簡易な構成でスタンバイ機能を実現することができ、しかも、スタンバイ状態における増幅器の消費電流を零にすることができる。
また、スタンバイ状態に設定するためのコントロール電圧の範囲を、従来回路に比して容易に拡大することができるものとなっているため、増幅器の動作状態を決定するコントロール電圧が変動した場合であっても、設定した所望の動作状態を維持することが可能であるという効果を奏するものである。 According to the present invention, the standby state can be realized by changing the bias voltage of the field effect transistor performing the amplification operation by the field effect transistor for bias switching SW whose operation state is changed by the control voltage applied from the outside. Therefore, unlike the conventional case, the standby function can be realized with a simple configuration without separately providing a logic circuit for converting the change in the control voltage, and the consumption current of the amplifier in the standby state is reduced to zero. Can be.
In addition, since the control voltage range for setting the standby state can be easily expanded as compared with the conventional circuit, the control voltage for determining the operational state of the amplifier is changed. However, there is an effect that it is possible to maintain the set desired operation state.

以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスタンバイ機能付き増幅器の構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスタンバイ機能付き増幅器は、第１及び第２の信号増幅用電界効果トランジスタ（以下、「電界効果トランジスタ」を「ＦＥＴ」と称する）１，２と、バイアス切替ＳＷ用ＦＥＴ３とを主たる構成要素として構成されたものとなっている。かかるスタンバイ機能付き増幅器は、概説すれば、コントロール電圧印加端子２０に印加されるバイアスによってバイアス切替ＳＷ用ＦＥＴ３の動作状態が可変されるようになっており、それにより、この増幅器の動作状態が選択可能に構成されてなるものである。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 and 2.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a configuration example of an amplifier with a standby function in the embodiment of the present invention will be described with reference to FIG.
The amplifier with a standby function in the embodiment of the present invention includes first and second signal amplification field effect transistors (hereinafter referred to as “FET”) 1 and 2, and a bias switching SW FET 3. And are configured as main components. In general, such an amplifier with a standby function is configured such that the operation state of the bias switching SW FET 3 is varied by the bias applied to the control voltage application terminal 20, so that the operation state of the amplifier is selected. It is configured to be possible.

以下、具体的に回路接続について説明する。
第１の信号増幅用ＦＥＴ１のゲートは、入力側ＤＣカットキャパシタ４及び入力インピーダンス整合回路１５を介して高周波信号入力端子１８に接続されると共に、第１のゲートバイアス印加用バイアス回路１２を介してバイアス切替ＳＷ用ＦＥＴ３のソースに接続されたものとなっている。
第２の信号増幅用ＦＥＴ２のゲートは、第２のゲートバイアス印加用バイアス回路１３を介してバイアス切替ＳＷ用ＦＥＴ３のソースに接続されると共に、バイパスキャパシタ５を介してグランドに接続されている。 Hereinafter, the circuit connection will be specifically described.
The gate of the first signal amplifying FET 1 is connected to the high-frequency signal input terminal 18 via the input side DC cut capacitor 4 and the input impedance matching circuit 15, and via the first gate bias applying bias circuit 12. It is connected to the source of the FET 3 for bias switching SW.
The gate of the second signal amplifying FET 2 is connected to the source of the bias switching SW FET 3 via the second gate bias applying bias circuit 13 and to the ground via the bypass capacitor 5.

また、第１の信号増幅用ＦＥＴ１のソースは、ソースインダクタ６を介してグランドに接続される一方、ドレインは、第２の信号増幅用ＦＥＴ２のソースと相互に接続されたものとなっている。
そして、第２の信号増幅用ＦＥＴ２のドレインは、出力インピーダンス整合回路１６及び出力側ＤＣカットキャパシタ１７を介して高周波信号出力端子１９に接続されており、第１及び第２の信号増幅用ＦＥＴ１，２は、縦続接続されたものとなっている。 The source of the first signal amplification FET 1 is connected to the ground through the source inductor 6, while the drain is connected to the source of the second signal amplification FET 2.
The drain of the second signal amplifying FET 2 is connected to the high frequency signal output terminal 19 via the output impedance matching circuit 16 and the output side DC cut capacitor 17, and the first and second signal amplifying FETs 1, 2 is connected in cascade.

さらに、第２の信号増幅用ＦＥＴ２のドレインは、チョークインダクタ１４を介して電源電圧印加端子２１に接続されると共に、ドレイン抵抗器１１を介してバイアス切替ＳＷ用ＦＥＴ３のドレインに接続されている。
一方、バイアス切替ＳＷ用ＦＥＴ３のゲートは、ゲート接地用抵抗器８を介してグランドに接続されると共に、ゲート入力抵抗器７を介してコントロール電圧印加端子２０に接続されている。 Further, the drain of the second signal amplification FET 2 is connected to the power supply voltage application terminal 21 via the choke inductor 14 and is connected to the drain of the bias switching SW FET 3 via the drain resistor 11.
On the other hand, the gate of the bias switching SW FET 3 is connected to the ground via the gate grounding resistor 8 and is connected to the control voltage application terminal 20 via the gate input resistor 7.

また、バイアス切替ＳＷ用ＦＥＴ３のソースは、ソース抵抗器９及びダイオード１０を介してグランドに接続されている。なお、ダイオード１０は、そのアノードがソース抵抗器９に、カソードがグランドに接続されて、グランドに対して順方向となるように設けられたものとなっている。
なお、本発明の実施の形態において、第１及び第２の信号増幅用ＦＥＴ１，２とバイアス切替ＳＷ用ＦＥＴ３は、エンハンスメントモードのＦＥＴが用いられたものとなっている。 The source of the bias switching SW FET 3 is connected to the ground via the source resistor 9 and the diode 10. The diode 10 is provided so that its anode is connected to the source resistor 9 and its cathode is connected to the ground so that it is in the forward direction with respect to the ground.
In the embodiment of the present invention, the first and second signal amplification FETs 1 and 2 and the bias switching SW FET 3 are enhancement mode FETs.

次に、かかる構成における動作について説明する。
まず、通常の増幅動作とする場合には、電源電圧印加端子２１に、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧を印加する一方、コントロール電圧印加端子２０には、バイアス切替ＳＷ用ＦＥＴ３がＯＮ状態となるようなバイアスを印加する。
このバイアス切替ＳＷ用ＦＥＴ３のドレインには、ドレイン抵抗器１１及びチョークインダクタ１４を介して電源電圧印加端子２１からの電源電圧が印加されるため、バイアス切替ＳＷ用ＦＥＴ３がＯＮ状態となった場合、そのソースには所定の電圧が発生することとなる。 Next, the operation in this configuration will be described.
First, in the case of normal amplification operation, a power supply voltage for operating the first and second signal amplification FETs 1 and 2 is applied to the power supply voltage application terminal 21, while the control voltage application terminal 20 is applied to the control voltage application terminal 20. Then, a bias is applied so that the bias switching SW FET 3 is turned on.
Since the power supply voltage from the power supply voltage application terminal 21 is applied to the drain of the bias switching SW FET 3 via the drain resistor 11 and the choke inductor 14, when the bias switching SW FET 3 is turned on, A predetermined voltage is generated at the source.

なお、このバイアス切替ＳＷ用ＦＥＴ３のソースに発生する電圧は、バイアス切替ＳＷ用ＦＥＴ３のゲート幅、ソース抵抗器９及びダイオード１０並びに第１及び第２のゲートバイアス印加用バイアス回路１２，１３の回路定数を最適化することにより、所望の電圧値に設定されたものとなっている。 The voltage generated at the source of the bias switching SW FET 3 is the gate width of the bias switching SW FET 3, the source resistor 9 and the diode 10, and the first and second gate bias applying bias circuits 12 and 13. By optimizing the constant, a desired voltage value is set.

上述のようにバイアス切替ＳＷ用ＦＥＴ３のソースに所望された所定の電圧が発生すると、第１及び第２のゲートバイアス印加用バイアス回路１２，１３を介して、第１及び第２の信号増幅用ＦＥＴ１，２のゲートに、バイアスがそれぞれ印加されることとなる。
なお、第１及び第２のゲートバイアス印加用バイアス回路１２，１３は、具体的には、例えば、最も簡素な構成として、バイアス切替ＳＷ用ＦＥＴ３のソースと第１及び第２のゲートバイアス印加用バイアス回路１２，１３のゲートの間に、それぞれ直列に抵抗器を設ける構成などで実現できるものである。 As described above, when a desired voltage is generated at the source of the bias switching SW FET 3, the first and second signal amplifying signals are supplied via the first and second gate bias applying bias circuits 12 and 13. Bias is applied to the gates of the FETs 1 and 2 respectively.
The first and second gate bias application bias circuits 12 and 13 are, for example, as the simplest configuration, for example, the source of the bias switching SW FET 3 and the first and second gate bias application. This can be realized by a configuration in which a resistor is provided in series between the gates of the bias circuits 12 and 13, respectively.

これら第１及び第２のゲートバイアス印加用バイアス回路１２，１３は、増幅器として所望の動作電流となるように回路定数が最適化されているため、上述のようにバイアス切替ＳＷ用ＦＥＴ３のソース電圧が印加されることによって、第１及び第２の信号増幅用ＦＥＴ１，２は、所望のバイアス点で動作することとなる。 Since the circuit constants of the first and second bias bias applying bias circuits 12 and 13 are optimized so as to obtain a desired operating current as an amplifier, the source voltage of the bias switching SW FET 3 as described above. Is applied, the first and second signal amplification FETs 1 and 2 operate at a desired bias point.

したがって、このような状態において、高周波信号入力端子１８に印加された高周波信号は、入力インピーダンス整合回路１５及び入力側ＤＣカットキャパシタ４を介して第１の信号増幅用ＦＥＴ１のゲートに入力され、第１及び第２の信号増幅用ＦＥＴ１，２による増幅を受けて、第２の信号増幅用ＦＥＴ２のドレインから増幅出力される。そして、この第２の信号増幅用ＦＥＴ２のドレインから出力された高周波信号は、出力インピーダンス整合回路１６及び出力側ＤＣカットキャパシタ１７を介して高周波信号出力端子１９に出力されることとなり、通常の増幅動作が行われるものとなっている。 Therefore, in this state, the high frequency signal applied to the high frequency signal input terminal 18 is input to the gate of the first signal amplifying FET 1 via the input impedance matching circuit 15 and the input side DC cut capacitor 4, and The signals are amplified by the first and second signal amplification FETs 1 and 2 and amplified from the drain of the second signal amplification FET 2. The high-frequency signal output from the drain of the second signal amplification FET 2 is output to the high-frequency signal output terminal 19 via the output impedance matching circuit 16 and the output-side DC cut capacitor 17, so that normal amplification Operation is to be performed.

一方、増幅器をスタンバイ状態にするには、コントロール電圧印加端子２０にバイアス切替ＳＷ用ＦＥＴ３がＯＦＦ状態となるようなバイアスを印加する。一方、電源電圧端子２１には、上述の場合と同様に、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧が印加されており、その電圧は、チョークインダクタ１４及びドレイン抵抗器１１を介してバイアス切替ＳＷ用ＦＥＴ３のドレインに印加されている。
しかし、上述のように、バイアス切替ＳＷ用ＦＥＴ３はＯＦＦ状態となっているため、先の通常動作の場合と異なり、そのソースには電圧は発生しない。 On the other hand, in order to put the amplifier in a standby state, a bias is applied to the control voltage application terminal 20 so that the bias switching SW FET 3 is turned off. On the other hand, a power supply voltage is applied to the power supply voltage terminal 21 so that the first and second signal amplification FETs 1 and 2 operate in the same manner as described above. The voltage is applied to the drain of the bias switching SW FET 3 via the resistor 11.
However, as described above, since the bias switching SW FET 3 is in the OFF state, no voltage is generated at the source unlike the case of the normal operation.

このため、第１及び第２のゲートバイアス印加用バイアス回路１２，１３にはバイアスが印加されず、その結果、第１及び第２の信号増幅用ＦＥＴ１，２のゲートにもバイアス印加は生じないこととなる。したがって、第１及び第２の信号増幅用ＦＥＴ１，２はＯＦＦ状態となり、その動作電流は零となる。
そして、かかる状態においては、回路内部のいずれの素子においても電流を消費することはなく、そのため、増幅器全体としての動作電流は零となる。 Therefore, no bias is applied to the first and second gate bias applying bias circuits 12 and 13, and as a result, no bias is applied to the gates of the first and second signal amplification FETs 1 and 2. It will be. Accordingly, the first and second signal amplification FETs 1 and 2 are turned off, and the operating current is zero.
In such a state, no current is consumed in any element in the circuit, so that the operating current of the entire amplifier becomes zero.

このように、本発明の実施の形態におけるスタンバイ機能付き増幅器は、ゲート入力抵抗器７、ゲート接地用抵抗器８、ソース抵抗器９及びダイオード１０の各素子の定数並びにバイアス切替ＳＷ用ＦＥＴ３のゲート幅を最適化することにより、スタンバイ状態に設定するためのコントロール電圧の範囲を、従来回路に比して容易に拡大することができるものとなっている。 As described above, the amplifier with a standby function according to the embodiment of the present invention includes the gate input resistor 7, the gate grounding resistor 8, the source resistor 9, the constant of each element of the diode 10, and the gate of the bias switching SW FET 3. By optimizing the width, the range of the control voltage for setting the standby state can be easily expanded as compared with the conventional circuit.

図２には、本発明の実施の形態におけるスタンバイ機能付き増幅器のコントロール電圧に対する第１及び第２の信号増幅用ＦＥＴ１，２を流れる動作電流の変化を示す特性線が示されており、以下、同図について説明する。
同図によれば、増幅器の動作電流を零に設定する、換言すれば、第１及び第２の信号増幅用ＦＥＴ１，２の電流を零に設定する、すなわち、スタンバイ状態に設定するためのコントロール電圧の範囲は、０〜０.８Ｖとなっていることが確認できる。これは、先に「背景技術」の欄において説明した従来回路における同様なコントロール電圧の範囲が、０〜０.１Ｖ（図４参照）であったのに比して、本発明の実施の形態においては、コントロール電圧の範囲は、０.７Ｖも拡大されており、明確な特性改善がなされていることが確認できるものとなっている。 FIG. 2 shows characteristic lines showing changes in operating currents flowing through the first and second signal amplification FETs 1 and 2 with respect to the control voltage of the amplifier with standby function in the embodiment of the present invention. The figure will be described.
According to the figure, the control for setting the operating current of the amplifier to zero, in other words, setting the currents of the first and second signal amplification FETs 1 and 2 to zero, that is, setting to the standby state. It can be confirmed that the voltage range is 0 to 0.8V. This is because the similar control voltage range in the conventional circuit described in the “Background Art” column is 0 to 0.1 V (see FIG. 4). The range of the control voltage is enlarged by 0.7 V, and it can be confirmed that a clear characteristic improvement has been made.

また、上述した本発明の実施の形態におけるスタンバイ機能付き増幅器は、図５に示されたような従来回路におけるロジック回路が不要であり、回路面積の増大化、コストの増大化の防止が図られたものとなっている。さらに、上述したように、スタンバイ状態においては、従来と異なり、信号増幅用ＦＥＴを流れる電流のみならず、増幅器全体としての消費電流が零となるので、従来に比して、より一層の省電力化ができるものとなっている。 Further, the above-described amplifier with a standby function according to the embodiment of the present invention does not require a logic circuit in the conventional circuit as shown in FIG. 5 and can prevent an increase in circuit area and cost. It has become. Furthermore, as described above, in the standby state, unlike the conventional case, not only the current flowing through the signal amplification FET, but also the current consumption of the entire amplifier becomes zero. Can be made.

なお、上述した構成例においては、第１及び第２の信号増幅用ＦＥＴ１，２は、第１の信号増幅用ＦＥＴ１のドレインと第２の信号増幅用ＦＥＴ２のソースの相互の接続によって縦続接続された構成となっているが、このような構成に限定される必要はなく、例えば、この構成に代えて、デュアルゲート構造のＦＥＴを用いた構成としてもよいものである。 In the configuration example described above, the first and second signal amplification FETs 1 and 2 are cascaded by mutual connection of the drain of the first signal amplification FET 1 and the source of the second signal amplification FET 2. However, the present invention is not limited to such a configuration. For example, instead of this configuration, a dual gate FET may be used.

本発明の実施の形態におけるスタンバイ機能付き増幅器の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the amplifier with a standby function in embodiment of this invention. 本発明の実施の形態におけるスタンバイ機能付き増幅器のコントロール電圧に対する第１及び第２の信号増幅用ＦＥＴを流れる動作電流の変化を示す特性線図である。It is a characteristic diagram which shows the change of the operating current which flows through the 1st and 2nd signal amplification FET with respect to the control voltage of the amplifier with a standby function in embodiment of this invention. 従来回路の第１の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit structural example of a conventional circuit. 図３に示された従来回路のコントロール電圧に対する信号増幅用ＦＥＴをを流れる動作電流の変化を示す特性線図である。FIG. 4 is a characteristic diagram showing changes in operating current flowing through the signal amplification FET with respect to the control voltage of the conventional circuit shown in FIG. 3. 従来回路の第２の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit structural example of a conventional circuit. 図５に示された従来回路のコントロール電圧に対する信号増幅用ＦＥＴをを流れる動作電流の変化を示す特性線図である。FIG. 6 is a characteristic diagram showing a change in operating current flowing through the signal amplification FET with respect to the control voltage of the conventional circuit shown in FIG.

Explanation of symbols

１…第１の信号増幅用電界効果トランジスタ
２…第２の信号増幅用電界効果トランジスタ
３…バイアス切替ＳＷ用電界効果トランジスタ
１２…第１のゲートバイアス印加用バイアス回路
１３…第２のゲートバイアス印加用バイアス回路
１８…高周波信号入力端子
１９…高周波信号出力端子
２０…コントロール電圧印加端子 DESCRIPTION OF SYMBOLS 1 ... 1st signal amplification field effect transistor 2 ... 2nd signal amplification field effect transistor 3 ... Bias switching SW field effect transistor 12 ... 1st gate bias application bias circuit 13 ... 2nd gate bias application Bias circuit 18 ... high frequency signal input terminal 19 ... high frequency signal output terminal 20 ... control voltage application terminal

Claims

Two signal amplifying field effect transistors are provided in cascade to perform an amplifying operation, and a bias switching SW field effect transistor for placing the two signal amplifying field effect transistors in a standby state is provided. An amplifier with a standby function,
A gate bias applying bias circuit is connected to each gate of the two signal amplification field effect transistors,
The bias switching SW field effect transistor is provided such that its source voltage is changed in accordance with an external control voltage, and the source voltage is supplied to the two signals via the respective gate bias applying bias circuits. An amplifier with a standby function, wherein the amplifier is applied to the gates of the amplifying field effect transistors, respectively, and the amplifier can be switched between a standby state and an amplifying operation.

In the two signal amplification field effect transistors, the drain of the first signal amplification field effect transistor and the source of the second signal amplification field effect transistor are connected to each other, and the first signal amplification transistor Source is connected to the ground through the source inductor and is connected in cascade,
An amplified signal can be applied to the gate of the first signal amplifying field effect transistor, while an amplified signal can be output to the drain of the second signal amplifying transistor,
The control voltage can be applied to the gate of the bias switching SW field effect transistor, while a power supply voltage is applied to the drain and the drain of the second signal amplification field effect transistor via a choke inductor. Is possible,
An amplifier with a standby function, characterized in that the source of the field effect transistor for bias switching SW is connected to the ground through a resistor and a diode provided in the forward direction on the ground side.

3. The amplifier with a standby function according to claim 1, wherein a dual gate field effect transistor is used in place of the two signal amplification field effect transistors.