JP5510252B2 - Operational amplifier - Google Patents
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Description
オペアンプに関する。 Regarding operational amplifiers.
従来、レイル・ツー・レイル(RAIL to RAIL)型オペアンプは、２つの差動対を有し、高電位側電圧と低電位側電圧との間の電圧範囲とほぼ等しい入力電圧範囲が設定される。例えば、図５に示すオペアンプ１０は、互いに異なる導電型のトランジスタからなる２つの差動対１１，１２を有する。差動対１１は、カレントミラー回路１３と接続されている。差動対１２は、カレントミラー回路１４，１５を介してカレントミラー回路１３と接続されている。そして、カレントミラー回路１３により生成した電圧が出力トランジスタ１６のゲートに供給され、出力端子１７から出力電圧ＶＯを出力する。
Conventionally, a rail-to-rail (RAIL to RAIL) type operational amplifier has two differential pairs, and an input voltage range almost equal to a voltage range between a high-side voltage and a low-side voltage is set. . For example, the
また、別のオペアンプは、互いに同じ導電型のトランジスタからなる２つの２つの差動対を有する（例えば、特許文献１参照）。
そして、各差動対に供給するバイアス電流を、入力電圧に応じて相補的に切り替える。例えば、図５に示すオペアンプ１０の場合、入力電圧が高電位電圧側の場合には差動対１２にバイアス電流を供給し、入力電圧が低電位電圧側の場合には差動対１１にバイアス電流を供給する。
Further, another operational amplifier has two differential pairs composed of transistors of the same conductivity type (see, for example, Patent Document 1).
The bias current supplied to each differential pair is switched complementarily according to the input voltage. For example, in the case of the
図５に示す従来例のオペアンプ１０において、差動対１１はカレントミラー回路１３に直接的に接続されている。一方、差動対１２はカレントミラー回路１４，１５を介してカレントミラー回路１３に接続されている。このため、図６（ａ）に示すように、差動対１１が動作する時の入力電圧ＶＰ１に対する出力電圧ＶＯ１の遅延時間ｄ１に対し、差動対１２が動作するときの入力電圧ＶＰ２に対する出力電圧ＶＯ２の遅延時間ｄ２が大きくなる。このため、図６（ｂ）に示すように、両差動対１１，１２を動作させるような振幅の入力電圧ＶＰ３の場合、出力電圧ＶＯ３の波形に歪みが生じる。
In the conventional
本発明の一観点によれば、第１の入力電圧を受ける第１のトランジスタと第２の入力電圧を受ける第２のトランジスタを含む第１の差動対と、前記第１及び第２のトランジスタと同極性の第３及び第４のトランジスタを含む第２の差動対と、前記第１及び第２のトランジスタの間の接続点と第１の電源との間に接続され、ゲートにバイアス電圧が供給され、第１のバイアス電流が流れる第５のトランジスタと、前記第１の電源と中間ノードとの間の第１の経路に前記第１のバイアス電流と等しい第１の電流を生成し、前記中間ノードと第２の電源との間の第２の経路に前記バイアス電圧に応じた第２の電流を生成し、前記中間ノードは、前記第１の経路と異なる第３の経路にて前記第１の電源と接続される制御回路と、前記第３の経路に流れる第３の電流と等しい第２のバイアス電流を前記第２の差動対に供給する電流源と、を有し、前記制御回路は、ゲートに前記第２の入力電圧が供給され、前記第２の入力電圧に応じて前記中間ノードと前記第２の電源との間の電流量を制限する第６のトランジスタを含む。 According to one aspect of the present invention, a first differential pair including a second preparative transistor receiving the first preparative transistor and a second input voltage received a first input voltage, said first and second of a second differential pair comprising third and fourth transistors of the transistor having the same polarity is connected between the connection point and the first power supply between the first and second bets transistor, the gate And a first current equal to the first bias current in a first path between the first power supply and the intermediate node, and a fifth transistor through which a first bias current flows . Generating a second current corresponding to the bias voltage in a second path between the intermediate node and the second power source, and the intermediate node is a third path different from the first path a control circuit connected to said first power source at flows in the third path A second bias current equal to the third current have a, a current source for supplying to said second differential pair, the control circuit, the second input voltage is supplied to the gate, the second A sixth transistor that limits a current amount between the intermediate node and the second power source in accordance with the input voltage of the second node .
本発明の一観点によれば、出力電圧における歪みを低減することができる。 According to one aspect of the present invention, distortion in output voltage can be reduced.
（第一実施形態）
以下、第一実施形態を図面に従って説明する。
図１に示すように、オペアンプ２０は、反転入力端子（負入力端子）Ｐ１に第１の入力電圧ＶＮが印加され、非反転入力端子（正入力端子）Ｐ２に第２の入力電圧ＶＰが印加される。
(First embodiment)
Hereinafter, a first embodiment will be described with reference to the drawings.
As shown in FIG. 1, in the
このオペアンプ２０は、２つの差動対２１，２２を含む。入力端子Ｐ１，Ｐ２は第１の差動対２１に接続されている。また、入力端子Ｐ１，Ｐ２は、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２を介して第２の差動対２２に接続されている。
The
第１の差動対２１は、ソースが互いに接続されたＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２を含む。両トランジスタＴＰ１，ＴＰ２は、それぞれの電気的特性が互いに同じとなるように形成されている。
First
トランジスタＴＰ１のゲートは入力端子Ｐ１に接続され、第１の入力電圧ＶＮが供給される。トランジスタＴＰ２のゲートは入力端子Ｐ２に接続され、第２の入力電圧ＶＰが供給される。両トランジスタＴＰ１，ＴＰ２のソースはＰチャネルＭＯＳトランジスタＴＰ１１のドレインに接続されている。トランジスタＴＰ１１のソースは高電位電圧に設定される電源線（以下、高電位電源ＶＤという）に接続されている。トランジスタＴＰ１１のゲートにはバイアス電圧ＶＧ１が供給される。第１の差動対２１には、トランジスタＴＰ１１からバイアス電流ｉａ１が供給される。
The gate of the transistor TP1 is connected to the input terminal P1 and supplied with the first input voltage VN. The gate of the transistor TP2 is connected to the input terminal P2 and supplied with the second input voltage VP. The sources of both transistors TP1 and TP2 are connected to the drain of the P-channel MOS transistor TP11. The source of the transistor TP11 is connected to a power supply line set to a high potential voltage (hereinafter referred to as a high potential power supply VD). A bias voltage VG1 is supplied to the gate of the transistor TP11. A bias current ia1 is supplied to the first
第２の差動対２２は、第１の差動対２１と同じ導電型のトランジスタを含む。つまり、第２の差動対２２は、ソースが互いに接続されたＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４を含む。両トランジスタＴＰ３，ＴＰ４は、それぞれの電気的特性が互いに同じとなるように形成されている。
The second
入力端子Ｐ１はトランジスタＴＮ１のゲートに接続されている。トランジスタＴＮ１は、ドレインが高電位電源ＶＤに接続され、ソースがトランジスタＴＰ３のゲートに接続されている。入力端子Ｐ２はトランジスタＴＮ２のゲートに接続されている。トランジスタＴＮ２は、ドレインが高電位電源ＶＤに接続され、ソースがトランジスタＴＰ４のゲートに接続されている。両トランジスタＴＮ１，ＴＮ２は、それぞれの電気的特性が互いに同じとなるように形成されている。 The input terminal P1 is connected to the gate of the transistor TN1. The transistor TN1 has a drain connected to the high potential power supply VD and a source connected to the gate of the transistor TP3. The input terminal P2 is connected to the gate of the transistor TN2. The transistor TN2 has a drain connected to the high potential power supply VD and a source connected to the gate of the transistor TP4. Both transistors TN1 and TN2 are formed so that their electrical characteristics are the same.
第２の差動対２２に含まれるトランジスタＴＰ３，ＴＰ４のソースはＰチャネルＭＯＳトランジスタＴＰ１２のドレインに接続され、トランジスタＴＰ１２のソースは高電位電源ＶＤに接続されている。第２の差動対２２には、トランジスタＴＰ１２からバイアス電流ｉａ２が供給される。
The sources of the transistors TP3 and TP4 included in the second
第１の差動対２１は、カレントミラー回路２３と接続されている。カレントミラー回路２３は、ＮチャネルＭＯＳトランジスタＴＮ１１，ＴＮ１２を含む。差動対２１に含まれるトランジスタＴＰ１のドレインはトランジスタＴＮ１１のドレインに接続されている。同様に、差動対２１に含まれるトランジスタＴＰ２のドレインはトランジスタＴＮ１２のドレインに接続されている。
The first
第２の差動対２２は、第１の差動対２１と同様に、カレントミラー回路２３に接続されている。即ち、トランジスタＴＰ３のドレインはトランジスタＴＮ１１のドレインに接続され、トランジスタＴＰ４のドレインはトランジスタＴＮ１２のドレインに接続されている。
Similar to the first
カレントミラー回路２３の両トランジスタＴＮ１１，ＴＮ１２のソースは、低電位電圧に設定される電源線（以下、グランドＧＮＤという）に接続されている。トランジスタＴＮ１１はドレインとゲートが互いに接続され、トランジスタＴＮ１１のゲートはトランジスタＴＮ１２のゲートと接続されている。
The sources of both transistors TN11 and TN12 of the
入力電圧ＶＰ，ＶＮを受ける第１の差動対２１、第１の差動対２１に供給するバイアス電流ｉａ１が流れるトランジスタＴＰ１１、第１の差動対２１と接続されたカレントミラー回路２３は、差動増幅回路（第１の差動増幅回路）として動作する。この差動増幅回路の出力端子となるノード、つまり、トランジスタＴＰ２とトランジスタＴＮ１２との間のノードＮ１１は、出力回路２４に接続されている。
A first
また、第２の差動対２２、第２の差動対２２に供給するバイアス電流ｉａ２が流れるトランジスタＴＰ１２、第２の差動対２２と接続されたカレントミラー回路２３は、差動増幅回路（第２の差動増幅回路）として動作する。この差動増幅回路の出力端子となるノードは、上記した第１の差動増幅回路の出力端子となるノードと共通のノードＮ１１である。
The second
出力回路２４は、ＮチャネルＭＯＳトランジスタＴＮ１３と抵抗Ｒ１を含む。抵抗Ｒ１の第１端子は高電位電源ＶＤに接続され、第２端子はトランジスタＴＮ１３のドレインに接続されている。トランジスタＴＮ１３のソースはグランドＧＮＤに接続され、ゲートはノードＮ１１に接続されている。抵抗Ｒ１とトランジスタＴＮ１３のドレインとの間のノードＮ１２は出力端子Ｐ３に接続されている。
上記トランジスタＴＰ１１のゲートは電圧生成回路２５に接続されている。
電圧生成回路２５は、ＰチャネルＭＯＳトランジスタＴＰ２１と定電流源３１を含む。トランジスタＴＰ２１のソースは高電位電源ＶＤに接続され、ゲートとドレインが互いに接続されている。また、トランジスタＴＰ２１のゲートはトランジスタＴＰ１１のゲートに接続されている。トランジスタＴＰ２１のドレインは定電流源３１の第１端子に接続され、定電流源３１の第２端子はグランドＧＮＤに接続されている。
The gate of the transistor TP11 is connected to the
The
トランジスタＴＰ１１とトランジスタＴＰ２１は、カレントミラー回路に含まれる。従って、トランジスタＴＰ１１のゲートには、トランジスタＴＰ２１のゲート電圧と等しいバイアス電圧ＶＧ１が供給される。トランジスタＴＰ１１は、トランジスタＴＰ２１の電気的特性と同じ電気的特性を持つように形成されている。従って、トランジスタＴＰ１１は、そのドレイン電圧が制限を受けないとき、定電流源３１が流す電流ｉＰ１と等しい第１のバイアス電流ｉａ１をトランジスタＴＰ１，ＴＰ２、すなわち第１の差動対２１に供給する。尚、トランジスタＴＰ１１のドレイン電圧に対する制限は、後述する。
The transistors TP11 and TP21 are included in the current mirror circuit. Accordingly, a bias voltage VG1 equal to the gate voltage of the transistor TP21 is supplied to the gate of the transistor TP11. The transistor TP11 is formed to have the same electrical characteristics as the transistor TP21. Therefore, when the drain voltage is not limited, the transistor TP11 supplies the first bias current ia1 equal to the current iP1 that the constant
上記トランジスタＴＮ１，ＴＮ２のソースは電流源２６に接続されている。
電流源２６は、定電流源３２と、ＮチャネルＭＯＳトランジスタＴＮ２１〜ＴＮ２３を含む。定電流源３２の第１端子は高電位電源ＶＤに接続され、定電流源３２の第２端子はトランジスタＴＮ２１のドレインに接続されている。トランジスタＴＮ２１〜ＴＮ２３のソースはグランドＧＮＤに接続されている。トランジスタＴＮ２１〜ＴＮ２３のゲートは互いに接続されている。また、トランジスタＴＮ２１は、ゲートとドレインが互いに接続されている。
The sources of the transistors TN1 and TN2 are connected to the
このように接続されたトランジスタＴＮ２１〜ＴＮ２３は、カレントミラー回路を構成する。両トランジスタＴＮ２２，ＴＮ２３は、互いに同じ電気的特性を持つように形成されている。従って、トランジスタＴＮ２２とトランジスタＴＮ２３は、互いに同じ値の電流ｉＮ１，ｉＮ２を流す。 The transistors TN21 to TN23 connected in this way constitute a current mirror circuit. Both transistors TN22 and TN23 are formed to have the same electrical characteristics. Accordingly, the transistors TN22 and TN23 pass the currents iN1 and iN2 having the same value.
トランジスタＴＮ２２のドレインはトランジスタＴＮ１のソースに接続されている。従って、トランジスタＴＮ１，ＴＮ２２は、高電位電源ＶＤとグランドＧＮＤとの間に直列接続される。このような直列回路は、トランジスタＴＮ１のソースに、トランジスタＴＮ１のゲートに供給される電圧に対し、そのトランジスタＴＮ１のゲート−ソース間の電圧Ｖｇｓだけ低い電圧を生じさせる。トランジスタＴＮ１のソース電圧は、第２の差動対２２に含まれるトランジスタＴＰ３のゲートに供給される。
The drain of the transistor TN22 is connected to the source of the transistor TN1. Therefore, the transistors TN1 and TN22 are connected in series between the high potential power supply VD and the ground GND. Such a series circuit generates a voltage at the source of the transistor TN1 that is lower than the voltage supplied to the gate of the transistor TN1 by the voltage Vgs between the gate and the source of the transistor TN1. The source voltage of the transistor TN1 is supplied to the gate of the transistor TP3 included in the second
同様に、トランジスタＴＮ２３のドレインはトランジスタＴＮ２のソースに接続されている。従って、トランジスタＴＮ２，ＴＮ２３は、高電位電源ＶＤとグランドＧＮＤとの間に直列接続され、この直列回路は、トランジスタＴＮ２のソースに、トランジスタＴＮ２のゲートに供給される電圧から、トランジスタＴＮ２のゲート−ソース間電圧Ｖｇｓだけ低下した電圧を生じさせる。トランジスタＴＮ２のソース電圧は、第２の差動対２２に含まれるトランジスタＴＰ４のゲートに供給される。
Similarly, the drain of the transistor TN23 is connected to the source of the transistor TN2. Accordingly, the transistors TN2 and TN23 are connected in series between the high-potential power supply VD and the ground GND, and this series circuit is configured so that the voltage supplied to the source of the transistor TN2 and the gate of the transistor TN2 A voltage reduced by the source-to-source voltage Vgs is generated. The source voltage of the transistor TN2 is supplied to the gate of the transistor TP4 included in the second
従って、トランジスタＴＮ１，ＴＮ２，ＴＮ２１〜ＴＮ２３及び定電流源３２は、入力電圧ＶＮ，ＶＰを、一定電圧（トランジスタＴＮ１，ＴＮ２のゲート−ソース間電圧Ｖｇｓ）だけ、低電位電圧側にシフトした電圧を、第２の差動対２２に供給する。このように、トランジスタＴＮ１，ＴＮ２，ＴＮ２１〜ＴＮ２３及び定電流源３２は、電圧シフト回路に含まれる。
Therefore, the transistors TN1, TN2, TN21 to TN23, and the constant
そして、第２の差動対２２に含まれるトランジスタＴＰ３，ＴＰ４のゲートには、第１の差動対２１に含まれるトランジスタＴＰ１，ＴＰ２のゲートに供給される電圧（入力電圧ＶＮ，ＶＰ）から低電位電圧側に一定電圧シフトされた電圧ＶＮａ，ＶＰａが供給される。この電圧シフト量、つまり入力電圧ＶＮと電圧ＶＮａとの差は、トランジスタＴＮ１のゲート−ソース間電圧と等しい。同様に、入力電圧ＶＰと電圧ＶＰａとの差（電圧シフト量）は、トランジスタＴＮ２のゲート−ソース間電圧と等しい。そして、トランジスタＴＮ１，ＴＮ２は、入力電圧ＶＮ，ＶＰを一定電圧（ゲート−ソース間電圧Ｖｇｓ）だけ低下させた電圧ＶＮａ，ＶＰａを生成する。
The gates of the transistors TP3 and TP4 included in the second
そして、第１の差動対２１に含まれる入力トランジスタＴＰ１，ＴＰ２は、カレントミラー回路２３に含まれるトランジスタＴＮ１１，ＴＮ１２と接続されている。これらトランジスタＴＮ１１，ＴＮ１２は、第２の差動対２２に含まれる入力トランジスタＴＰ３，ＴＰ４と接続されている。即ち、第１の差動対２１と第２の差動対２２は、１つのカレントミラー回路２３に対して直接的に接続されている。
The input transistors TP1 and TP2 included in the first
図１に示すトランジスタＴＮ１，ＴＮ２は、電流ｉＮ１，ｉＮ２により一定のゲート−ソース間電圧Ｖｇｓにて動作しており、変換動作を行うものではない。従って、入力信号に対する出力信号（入力電圧ＶＮ，ＶＰに対する電圧ＶＮａ，ＶＰａ）の伝達時間は、カレントミラー回路における伝達時間よりも短くなる。従って、入力端子Ｐ２から出力端子Ｐ３までの伝達時間について、第１の差動対２１と第２の差動対２２がそれぞれ動作するときの伝達時間の相互の差は、図５に示す差動対１１，１２がそれぞれ動作するときの伝達時間の相互の差よりも少なくなる。
The transistors TN1 and TN2 shown in FIG. 1 operate at a constant gate-source voltage Vgs by currents iN1 and iN2, and do not perform a conversion operation. Therefore, the transmission time of the output signal with respect to the input signal (voltages VNa and VPa with respect to the input voltages VN and VP) is shorter than the transmission time in the current mirror circuit. Therefore, regarding the transmission time from the input terminal P2 to the output terminal P3, the difference between the transmission times when the first
このため、入力電圧ＶＰに対する出力電圧Ｖｏｕｔの遅れについて、第１の差動対２１と第２の差動対２２がそれぞれ動作するときの遅れの相互の差は、図５に示す差動対１１，１２がそれぞれ動作するときの遅れの相互の差よりも小さくなる。このため、オペアンプ２０は、第１の差動対２１の動作範囲と、第２の差動対２２の動作範囲とにまたがるような振幅の入力電圧ＶＰに対して、出力電圧Ｖｏｕｔの波形歪みを抑制することができる。
Therefore, with respect to the delay of the output voltage Vout with respect to the input voltage VP, the difference between the delays when the first
オペアンプ２０は第２の差動対２２に供給するバイアス電流ｉａ２を制御する制御回路２７を含む。
制御回路２７は、ＰチャネルＭＯＳトランジスタＴＰ３１〜ＴＰ３３、ＮチャネルＭＯＳトランジスタＴＮ３１〜ＴＮ３３を含む。
The
トランジスタＴＰ３１のソースは高電位電源ＶＤに接続され、ドレインはトランジスタＴＰ３２のソースに接続されている。トランジスタＴＰ３１のゲートはトランジスタＴＰ１１のゲートと、トランジスタＴＰ３３のゲートに接続されている。トランジスタＴＰ１１のゲートは電圧生成回路２５のトランジスタＴＰ２１のゲートに接続されている。従って、トランジスタＴＰ２１，ＴＰ１１，ＴＰ３１，ＴＰ３３のゲートは、互いに接続されている。従って、トランジスタＴＰ３１，ＴＰ３３のゲートには、トランジスタＴＰ１１と同様に、トランジスタＴＰ２１のゲート電圧（バイアス電圧ＶＧ１）が供給される。
The source of the transistor TP31 is connected to the high potential power supply VD, and the drain is connected to the source of the transistor TP32. The gate of the transistor TP31 is connected to the gate of the transistor TP11 and the gate of the transistor TP33. The gate of the transistor TP11 is connected to the gate of the transistor TP21 of the
トランジスタＴＰ３３のソースは高電位電源ＶＤに接続され、ドレインはカレントミラー回路２８に接続されている。各トランジスタＴＰ２１，ＴＰ１１，ＴＰ３１，ＴＰ３３は、互いに同じ電気的特性を持つように形成されている。トランジスタＴＰ２１，ＴＰ１１，ＴＰ３１，ＴＰ３３は、カレントミラー回路に含まれる。
The source of the transistor TP33 is connected to the high potential power supply VD, and the drain is connected to the
トランジスタＴＰ３２のドレインはトランジスタＴＮ３３のドレインに接続され、ゲートは非反転入力端子Ｐ２に接続されている。従って、トランジスタＴＰ３２のゲートには入力電圧ＶＰが供給される。そして、トランジスタＴＰ３２は、第１の差動対２１に対応し、この第１の差動対２１に含まれ入力電圧ＶＰが供給されるトランジスタＴＰ２におけるソース電圧と等しいソース電圧が生じるように形成されている。
The drain of the transistor TP32 is connected to the drain of the transistor TN33, and the gate is connected to the non-inverting input terminal P2. Therefore, the input voltage VP is supplied to the gate of the transistor TP32. The transistor TP32 corresponds to the first
カレントミラー回路２８はトランジスタＴＮ３１，ＴＮ３２を含む。トランジスタＴＮ３１のドレインはトランジスタＴＰ３３のドレインに接続され、トランジスタＴＮ３１のソースはグランドＧＮＤに接続されている。トランジスタＴＮ３１のゲートは、同トランジスタＴＮ３１のドレインと、トランジスタＴＮ３２のゲートに接続されている。トランジスタＴＮ３１とトランジスタＴＮ３２は、互いに同じ電気的特性を持つように形成されている。
The
トランジスタＴＮ３２のソースはグランドＧＮＤに接続され、ドレインはトランジスタＴＮ３３のソースに接続されている。トランジスタＴＮ３３のドレインはトランジスタＴＰ３２のドレインに接続されている。トランジスタＴＮ３３のゲートは非反転入力端子Ｐ２に接続されている。従って、トランジスタＴＮ３３のゲートには、入力電圧ＶＰが供給される。 The source of the transistor TN32 is connected to the ground GND, and the drain is connected to the source of the transistor TN33. The drain of the transistor TN33 is connected to the drain of the transistor TP32. The gate of the transistor TN33 is connected to the non-inverting input terminal P2. Accordingly, the input voltage VP is supplied to the gate of the transistor TN33.
トランジスタＴＮ３３とトランジスタＴＰ３２の間のノードＮ１３は、トランジスタＴＰ１３のドレインに接続されている。トランジスタＴＰ１３は、第２の差動対２２に対してバイアス電流ｉａ２を流すトランジスタＴＰ１２と同じ導電型のトランジスタ、つまり本実施形態ではＰチャネルＭＯＳトランジスタである。トランジスタＴＰ１３のゲートは同トランジスタＴＰ１３のドレインと、トランジスタＴＰ１２のゲートに接続され、トランジスタＴＰ１３のソースは高電位電源ＶＤに接続されている。
A node N13 between the transistor TN33 and the transistor TP32 is connected to the drain of the transistor TP13. The transistor TP13 is a transistor having the same conductivity type as that of the transistor TP12 that supplies the bias current ia2 to the second
両トランジスタＴＰ１３，ＴＰ１２はカレントミラー回路に含まれる。両トランジスタＴＰ１３，ＴＰ１２は、互いに同じ電気的特性を持つように形成されている。従って、トランジスタＴＰ１２は、トランジスタＴＰ１３に流れる電流と等しい値のバイアス電流ｉａ２を流す。 Both transistors TP13 and TP12 are included in the current mirror circuit. Both transistors TP13 and TP12 are formed to have the same electrical characteristics. Therefore, the transistor TP12 passes the bias current ia2 having a value equal to the current flowing through the transistor TP13.
次に、上記のように構成されたオペアンプ２０の動作を説明する。
尚、オペアンプ２０は、出力端子Ｐ３から入力端子Ｐ１へ帰還をかけて使用される。以下では、ボルテージホロア接続したときの動作を説明する。
Next, the operation of the
The
電圧生成回路２５に含まれるトランジスタＴＰ２１のゲートは、制御回路２７のトランジスタＴＰ３３のゲートに接続されている。制御回路２７のトランジスタＴＰ３３は、電圧生成回路２５のトランジスタＴＰ２１と同様に接続されている。従って、トランジスタＴＰ３３のドレイン電流ｉａ４は、トランジスタＴＰ２１のドレイン電流、即ち定電流源３１が流す電流ｉＰ１と等しい電流となる。この電流ｉａ４は、トランジスタＴＮ３１に流れる。
The gate of the transistor TP21 included in the
トランジスタＴＮ３１のゲートは、トランジスタＴＮ３１のドレインと、トランジスタＴＮ３２のゲートに接続されている。従って、両トランジスタＴＮ３１，ＴＮ３２のドレイン電圧が互いに等しいとき、トランジスタＴＮ３２には、トランジスタＴＮ３１に流れる電流ｉｂ１（トランジスタＴＰ３３のドレイン電流ｉａ４）と等しい電流ｉｂ２が流れる。そして、この電流ｉｂ２の電流値は、電圧生成回路２５に含まれる定電流源３１が流す電流ｉＰ１の電流値と等しい。
The gate of the transistor TN31 is connected to the drain of the transistor TN31 and the gate of the transistor TN32. Accordingly, when the drain voltages of both the transistors TN31 and TN32 are equal to each other, a current ib2 equal to the current ib1 flowing through the transistor TN31 (the drain current ia4 of the transistor TP33) flows through the transistor TN32. The current value of the current ib2 is equal to the current value of the current iP1 that the constant
また、電圧生成回路２５に含まれるトランジスタＴＰ２１のゲートは、トランジスタＴＰ１１，ＴＰ３１，ＴＰ３３のゲートに接続されている。そして、電圧生成回路２５に含まれる定電流源３１は、一定の電流ｉＰ１を流す。従って、各トランジスタＴＰ１１，ＴＰ３１は、制限を受けないとき、定電流源３１の電流ｉＰ１と等しい電流ｉａ１，ｉａ３を流す。第１の差動対２１は、トランジスタＴＰ１１を介して供給されるバイアス電流ｉａ１に応じて動作し、入力電圧ＶＮ，ＶＰに応じた出力電圧Ｖｏｕｔが出力される。
The gate of the transistor TP21 included in the
カレントミラー回路２８に含まれるトランジスタＴＮ３２のドレインは、トランジスタＴＮ３３を介してノードＮ１３に接続されている。このノードＮ１３には、トランジスタＴＰ３２のドレインと、トランジスタＴＰ１３のドレインが接続されている。そして、トランジスタＴＰ３２には、トランジスタＴＰ３１のドレイン電流ｉａ３が流れる。このドレイン電流ｉａ３の値は、上記の制限を受けないとき、トランジスタＴＮ３２に流れる電流ｉｂ２の値と等しい。従って、トランジスタＴＰ１３からノードＮ１３に向って電流が流れない、つまり、トランジスタＴＰ１３のドレイン電流はゼロとなる。このため、トランジスタＴＰ１３とカレントミラー接続されたトランジスタＴＰ１２のドレイン電流ｉａ２はゼロとなる。従って、第２の差動対２２に対するバイアス電流ｉａ２がゼロとなるため、この第２の差動対２２は、動作しない。
The drain of the transistor TN32 included in the
つまり、入力電圧ＶＰに応じてトランジスタＴＰ１１，ＴＰ３１に電流制限が加わらないとき、第１の差動対２１は動作し、第２の差動対２２は動作しない。従って、オペアンプ２０は、第１の差動対２１の動作によって、入力電圧ＶＮ，ＶＰに応じた出力電圧Ｖｏｕｔを出力する。
That is, when no current limitation is applied to the transistors TP11 and TP31 according to the input voltage VP, the first
上記したように、第１の差動対２１にバイアス電流ｉａ１を流すトランジスタＴＰ１１のソースは高電位電源ＶＤに接続され、ドレインはトランジスタＴＰ１，ＴＰ２のソースに接続されている。そして、トランジスタＴＰ１のゲートには、入力電圧ＶＮが供給され、トランジスタＴＰ２のゲートには、入力電圧ＶＰが供給される。
As described above, the source of the transistor TP11 for supplying the bias current ia1 to the first
第１の差動対２１にバイアス電流ｉａ１が供給されるとき、トランジスタＴＰ２のソース電圧は、入力電圧ＶＰに応じて変化する。トランジスタＴＰ２のソースはトランジスタＴＰ１１のドレインに接続されているため、トランジスタＴＰ１１のドレイン電圧は、入力電圧ＶＰに応じて変化する。
When the bias current ia1 is supplied to the first
入力電圧ＶＰが高電位電源ＶＤの電圧レベルに近づくと、この入力電圧ＶＰに応じてトランジスタＴＰ２のソース電圧、つまりトランジスタＴＰ１１のドレイン電圧が上昇する。そして、トランジスタＴＰ１１のソース−ドレイン間電圧が、トランジスタＴＰ１１の電気的特性（しきい値電圧等）に応じて設定される電圧より小さくなると、トランジスタＴＰ１１における電流量が低下する。 When the input voltage VP approaches the voltage level of the high potential power supply VD, the source voltage of the transistor TP2, that is, the drain voltage of the transistor TP11 increases according to the input voltage VP. When the voltage between the source and drain of the transistor TP11 becomes smaller than a voltage set according to the electrical characteristics (threshold voltage or the like) of the transistor TP11, the amount of current in the transistor TP11 decreases.
制御回路２７のトランジスタＴＰ３２は、第１の差動対２１に含まれるトランジスタＴＰ２のソース電圧と等しい電圧をそのソース端子に発生する。このトランジスタＴＰ３２のソースはトランジスタＴＰ３１のドレインに接続されている。従って、トランジスタＴＰ３２のソース電圧は、トランジスタＴＰ１１のドレイン電圧と等しくなる。つまり、トランジスタＴＰ３１のドレイン電圧は、トランジスタＴＰ１１のドレイン電圧と同様に、入力電圧ＶＰによる制限を受ける。
The transistor TP32 of the
トランジスタＴＰ３１は、トランジスタＴＰ１１の電気的特性と同じ特性を持つ。従って、トランジスタＴＰ１１が入力電圧ＶＰによる制限を受けるとき、トランジスタＴＰ１１に流れる電流量と等しい量の電流がトランジスタＴＰ３１に流れる。つまり、制御回路２７は、第１の差動対２１に供給するバイアス電流ｉａ１と等しい電流ｉａ３を生成する。この電流ｉａ３は、トランジスタＴＰ３１が制限を受ける分、制限を受けないときの電流量、即ちトランジスタＴＰ３３のドレイン電流ｉａ４よりも少なくなる（ｉａ３（＝ｉａ１）＜ｉａ４）。
The transistor TP31 has the same characteristics as the electrical characteristics of the transistor TP11. Therefore, when the transistor TP11 is limited by the input voltage VP, a current equal to the amount of current flowing through the transistor TP11 flows through the transistor TP31. That is, the
トランジスタＴＰ３３のドレイン電流ｉａ４は、カレントミラー回路２８に供給される。そして、カレントミラー回路２８に含まれるトランジスタＴＮ３２は、そのドレイン電圧が制限されていないとき、トランジスタＴＮ３１のドレイン電流ｉｂ１（トランジスタＴＰ３３のドレイン電流ｉａ４）と等しいドレイン電流ｉｂ２を流す。
The drain current ia4 of the transistor TP33 is supplied to the
すると、高電位電源ＶＤとノードＮ１３との間には、トランジスタＴＰ３１のバイアス電流ｉａ３が流れる。一方、ノードＮ１３と低電位電源（グランドＧＮＤ）との間には、トランジスタＴＮ３２のバイアス電流ｉｂ２が流れる。この電流ｉｂ２の値は、トランジスタＴＰ３３のドレイン電流ｉａ４の値と等しく、トランジスタＴＰ３１のドレイン電流ｉａ３の値より大きい。従って、電流ｉａ３と電流ｉａ１の差分値と等しい電流ｉａ５が、トランジスタＴＰ１３に流れる。そして、トランジスタＴＰ１２は、トランジスタＴＰ１３に流れる電流ｉａ５と等しいバイアス電流ｉａ２を第２の差動対２２に供給する。
Then, the bias current ia3 of the transistor TP31 flows between the high potential power supply VD and the node N13. On the other hand, a bias current ib2 of the transistor TN32 flows between the node N13 and the low potential power supply (ground GND). The value of the current ib2 is equal to the value of the drain current ia4 of the transistor TP33 and is larger than the value of the drain current ia3 of the transistor TP31. Therefore, a current ia5 equal to the difference value between the current ia3 and the current ia1 flows through the transistor TP13. The transistor TP12 supplies a bias current ia2 equal to the current ia5 flowing through the transistor TP13 to the second
バイアス電流ｉａ２の値は、トランジスタＴＰ１３に流れる電流ｉａ５の値と等しく、この電流ｉａ５の値は、電流ｉａ３と電流ｉａ４の差分値と等しい。電流ｉａ３の値とバイアス電流ｉａ１の値は互いに等しい。更に、電流ｉａ４の値は、電圧生成回路２５の定電流源３１が流す電流ｉＰ１の値と等しい。
The value of the bias current ia2 is equal to the value of the current ia5 flowing through the transistor TP13, and the value of the current ia5 is equal to the difference value between the current ia3 and the current ia4. The value of the current ia3 and the value of the bias current ia1 are equal to each other. Further, the value of the current ia4 is equal to the value of the current iP1 that the constant
更に入力電圧ＶＰが上昇すると、トランジスタＴＰ１１における電流量がゼロ、つまりトランジスタＴＰ１１から第１の差動対２１に対してバイアス電流ｉａ１を供給できなくなる。このとき、トランジスタＴＰ３３は、制限を受けないため、上記と同様に、電圧生成回路２５における電流ｉＰ１と等しいドレイン電流ｉａ４を流す。従って、トランジスタＴＰ１３には、電流ｉＰ１と等しい電流ｉａ５が流れ、第２の差動対２２には、トランジスタＴＰ１２を介して、電流ｉＰ１と等しいバイアス電流ｉａ２が供給される。
When the input voltage VP further increases, the amount of current in the transistor TP11 is zero, that is, the bias current ia1 cannot be supplied from the transistor TP11 to the first
従って、制御回路２７は、第１の差動対２１に供給するバイアス電流ｉａ１の値と、第２の差動対２２に供給するバイアス電流ｉａ２の値の合計値を、電圧生成回路２５における電流ｉＰ１の値と等しくするように、両バイアス電流ｉａ１，ｉａ２を制御する。
Therefore, the
第１の差動対２１には入力電圧ＶＮ，ＶＰが直接供給され、第２の差動対２２には、トランジスタＴＮ１，ＴＮ２を介して入力電圧ＶＮ，ＶＰが供給される。トランジスタＴＮ１は、電流ｉＮ１を受け、安定したゲート−ソース間電圧Ｖｇｓを発生させる。従って、第２の差動対２２に含まれるトランジスタＴＰ３のゲートには、入力電圧ＶＮからトランジスタＴＮ１のゲート−ソース間電圧Ｖｇｓ低下した電圧ＶＮａが供給される。同様に、トランジスタＴＰ４のゲートには、入力電圧ＶＰからトランジスタＴＮ２のゲート−ソース間電圧Ｖｇｓ低下した電圧ＶＰａが供給される。
Input voltages VN and VP are directly supplied to the first
入力電圧ＶＮ，ＶＰにより第１のバイアス電流ｉａ１がゼロ、つまり第１の差動対２１が動作しないとき、第２の差動対２２は、入力電圧ＶＮ，ＶＰより低い電圧ＶＮａ，ＶＰａが供給されるため、それらの電圧ＶＮａ，ＶＰａにより動作する。従って、オペアンプ２０は、電圧ＶＮａ，ＶＰａに応じて動作する第２の差動対２２により、電圧Ｖｏｕｔを出力する。
When the first bias current ia1 is zero by the input voltages VN and VP, that is, when the first
上記トランジスタＴＰ１１，ＴＰ３１は、入力電圧ＶＰが高電位電源ＶＤに近い電圧のとき、その入力電圧ＶＰによる制限を受ける。
即ち、トランジスタＴＰ２のソース電圧は、ゲートに供給される入力電圧ＶＰより、そのトランジスタＴＰ２のゲート−ソース間電圧Ｖｇｓ高い電圧となる。このため、トランジスタＴＰ１１のドレイン−ソース間電圧Ｖｄｓは、トランジスタＴＰ１１のドレイン電圧、即ちトランジスタＴＰ２のソース電圧から高電位電源ＶＤの電圧を引いた電圧となる。
The transistors TP11 and TP31 are limited by the input voltage VP when the input voltage VP is close to the high potential power supply VD.
That is, the source voltage of the transistor TP2 is higher than the gate-source voltage Vgs of the transistor TP2 than the input voltage VP supplied to the gate. For this reason, the drain-source voltage Vds of the transistor TP11 is a voltage obtained by subtracting the voltage of the high-potential power supply VD from the drain voltage of the transistor TP11, that is, the source voltage of the transistor TP2.
トランジスタＴＰ１１の動作領域は、ドレイン−ソース間電圧Ｖｄｓと、トランジスタＴＰ１１の特性（しきい値電圧Ｖｔｈ）やゲートに加わる電圧などに関係より、オフ領域、オン領域（線形領域，飽和領域）に分けられる。トランジスタＴＰ１１は、そのソース−ドレイン間電圧Ｖｄｓが、トランジスタＴＰ１１のゲート−ソース間電圧Ｖｇｓから閾値電圧Ｖｔｈを減算した値より大きい（Ｖｄｓ＞Ｖｇｓ−Ｖｔｈ）の時、トランジスタＴＰ１１は、線形領域で動作し、ドレイン電流ｉａ１は、ゲート−ソース間電圧Ｖｇｓに比例する。つまり、トランジスタＴＰ１１は、ゲート電圧に応じて電圧生成回路２５の電流ｉＰ１と等しい電流を流せなくなり、入力電圧ＶＰの上昇に従って、トランジスタＴＰ１１のドレイン電流ｉａ１は減少する。
The operation region of the transistor TP11 is divided into an off region and an on region (linear region, saturation region) based on the drain-source voltage Vds, the characteristics of the transistor TP11 (threshold voltage Vth), the voltage applied to the gate, and the like. It is done. The transistor TP11 operates in the linear region when the source-drain voltage Vds is larger than the value obtained by subtracting the threshold voltage Vth from the gate-source voltage Vgs of the transistor TP11 (Vds> Vgs-Vth). The drain current ia1 is proportional to the gate-source voltage Vgs. That is, the transistor TP11 cannot flow a current equal to the current iP1 of the
このトランジスタＴＰ１１のドレイン電流ｉａ１が減少するときの入力電圧ＶＰは、トランジスタＴＰ１１，ＴＰ２の特性に対応し、高電位電源ＶＤの近傍の電圧である。従って、高電位電源ＶＤと低電位電源（グランドＧＮＤ）により設定される入力電圧範囲において、入力電圧ＶＮ，ＶＰが高電位電源ＶＤに近い電圧から低電位電源の電圧までの間、第１の差動対２１により出力電圧Ｖｏｕｔが出力される。そして、第２の差動対２２は、入力電圧ＶＮ，ＶＰが高電位電源ＶＤの電圧に近い僅かな電圧範囲において、動作する。
The input voltage VP when the drain current ia1 of the transistor TP11 decreases corresponds to the characteristics of the transistors TP11 and TP2, and is a voltage near the high potential power supply VD. Therefore, in the input voltage range set by the high potential power supply VD and the low potential power supply (ground GND), the first difference is between the input voltage VN and VP from the voltage near the high potential power supply VD to the voltage of the low potential power supply. The output voltage Vout is output by the moving
このため、高電位電源ＶＤと低電位電源（グランドＧＮＤ）により設定される入力電圧範囲において、中心電圧（＝ＶＤ／２）付近のように、多くの使用状態において入力電圧ＶＮ，ＶＰが取りうる値の範囲では、第１の差動対２１と第２の差動対２２との間の切り替えは行われない。このため、２つの差動対２１，２２における動作の切り替えに起因する出力電圧Ｖｏｕｔの歪みの発生を抑制することができる。
For this reason, in the input voltage range set by the high potential power supply VD and the low potential power supply (ground GND), the input voltages VN and VP can be taken in many use states as in the vicinity of the center voltage (= VD / 2). In the range of values, switching between the first
トランジスタＴＰ３１，ＴＰ３３は、ソース−ドレイン間電圧、つまりドレイン電圧に応じた量のドレイン電流を流す。従って、トランジスタＴＰ３１が、入力電圧ＶＰがゲートに供給されるトランジスタＴＰ３２によりドレイン電圧の制限を受けるとき、トランジスタＴＰ３３のドレイン電流ｉａ４よりもトランジスタＴＰ３１のドレイン電流ｉａ３が少なくなる。トランジスタＴＰ３３のドレイン電流ｉａ４は、カレントミラー回路２８に供給される。
The transistors TP31 and TP33 pass a drain current corresponding to the source-drain voltage, that is, the drain voltage. Therefore, when the transistor TP31 is limited in drain voltage by the transistor TP32 to which the input voltage VP is supplied to the gate, the drain current ia3 of the transistor TP31 is smaller than the drain current ia4 of the transistor TP33. The drain current ia4 of the transistor TP33 is supplied to the
カレントミラー回路におけるミラー比は、カレントミラー回路に含まれるトランジスタの電気的特性（例えばサイズに基づく特性）と、ソース−ドレイン間電圧に応じて決定される。カレントミラー回路２８に含まれるトランジスタＴＮ３１，ＴＮ３２は、互いに同じ電気的特性を有し、それぞれのソースがグランドＧＮＤに接続されている。従って、カレントミラー回路２８に含まれるトランジスタＴＮ３１，ＴＮ３２それぞれのドレイン電圧が制限を受けないとき、トランジスタＴＮ３２は、トランジスタＴＮ３１のドレイン電流ｉｂ１と等しい電流ｉｂ２を流す。
The mirror ratio in the current mirror circuit is determined according to the electrical characteristics (for example, characteristics based on size) of the transistors included in the current mirror circuit and the source-drain voltage. The transistors TN31 and TN32 included in the
上記したように、カレントミラー回路２８において、入力側のトランジスタＴＮ３１のドレイン電圧は、このトランジスタＴＮ３１の電気的特性（サイズ）と、トランジスタＴＮ３１に流れる電流、即ちトランジスタＴＰ３３のドレイン電流ｉａ４により決定される電位である。カレントミラー回路２８の出力電流を流すトランジスタＴＮ３２のドレインはトランジスタＴＮ３３のソースに接続され、トランジスタＴＮ３３のゲートには入力電圧ＶＰが供給されている。従って、トランジスタＴＮ３２のドレイン電圧は、トランジスタＴＮ３３のソース電圧と等しく、トランジスタＴＮ３３のゲートに供給される入力電圧ＶＰに応じた値（入力電圧ＶＰ−トランジスタＴＮ３３のゲート−ソース間電圧Ｖｇｓ）となる。
As described above, in the
従って、トランジスタＴＮ３３により、トランジスタＴＮ３２のドレイン電圧をトランジスタＴＮ３１のドレイン電圧より低くする。これにより、トランジスタＴＮ３２のドレイン電流ｉｂ２は、トランジスタＴＮ３１のドレイン電流ｉｂ１（トランジスタＴＰ３３のドレイン電流ｉａ４）より少なくなる。 Accordingly, the transistor TN33 causes the drain voltage of the transistor TN32 to be lower than the drain voltage of the transistor TN31. As a result, the drain current ib2 of the transistor TN32 becomes smaller than the drain current ib1 of the transistor TN31 (the drain current ia4 of the transistor TP33).
トランジスタＴＮ３３のドレインとトランジスタＴＰ３２との間のノードＮ１３に対して、高電位電圧ＶＤからノードＮ１３に向って電流ｉａ３が流れ、ノードＮ１３からグランドＧＮＤに向って電流ｉｂ２が流れる。従って、トランジスタＴＰ３１のドレイン電流ｉａ３がトランジスタＴＮ３２のドレイン電流ｉｂ２より多い間、ノードＮ１３に向ってトランジスタＴＰ１３から電流が流れないため、トランジスタＴＰ１２を介してバイアス電流ｉａ２は流れない。 A current ia3 flows from the high potential voltage VD toward the node N13 and a current ib2 flows from the node N13 toward the ground GND with respect to the node N13 between the drain of the transistor TN33 and the transistor TP32. Accordingly, since the current does not flow from the transistor TP13 toward the node N13 while the drain current ia3 of the transistor TP31 is larger than the drain current ib2 of the transistor TN32, the bias current ia2 does not flow through the transistor TP12.
即ち、トランジスタＴＮ３３は、カレントミラー回路２８に含まれる出力側のトランジスタＴＮ３２のドレイン電圧を制限することにより、第２の差動対２２に対するバイアス電流ｉａ２の量を抑制する。これにより、入力電圧ＶＰにおいて、第１の差動対２１と第２の差動対２２が同時に動作する電圧範囲を更に狭くする、つまり第１の差動対２１と第２の差動対２２の同時動作を抑制することで、出力電圧Ｖｏｕｔの歪みの発生を抑制することができる。
That is, the transistor TN33 suppresses the amount of the bias current ia2 for the second
また、トランジスタＴＮ３３は、上記の電圧シフト回路における不具合を解消する。即ち、入力電圧ＶＮ，ＶＰが低くなると、トランジスタＴＮ１，ＴＮ２のゲート−ソース間電圧ＶｇｓによってトランジスタＴＮ２２，ＴＮ２３のドレイン−ソース間電圧Ｖｄｓが確保することができなくなる。すると、トランジスタＴＮ２２，ＴＮ２３に、設定通りの電流ｉＮ１，ｉＮ２が流れなくなる。すると、入力電圧ＶＮ，ＶＰに対し、第２の差動対２２に供給する電圧ＶＮａ，ＶＰａの差分、つまりシフト量が、設定と異なることになる。この結果、入力電圧ＶＮ，ＶＰに対応しない分配比率で差動対２２のトランジスタＴＰ３，ＴＰ４に電流が流れることになり、出力電圧Ｖｏｕｔに誤差（オフセット）が生じる。
Further, the transistor TN33 eliminates the problem in the voltage shift circuit. That is, when the input voltages VN and VP are lowered, the drain-source voltage Vds of the transistors TN22 and TN23 cannot be secured by the gate-source voltage Vgs of the transistors TN1 and TN2. Then, the currents iN1 and iN2 as set do not flow through the transistors TN22 and TN23. Then, the difference between the voltages VNa and VPa supplied to the second
これに対し、入力電圧ＶＰがゲートに供給されるトランジスタＴＮ３３は、トランジスタＴＰ３２と同様に、トランジスタＴＮ３２のドレイン電圧を制限する。つまり、入力電圧ＶＰが低いとき、トランジスタＴＮ３３のソース電圧が、入力電圧ＶＰに対して、トランジスタＴＮ３３のゲート−ソース間電圧Ｖｇｓにより、低下する。このトランジスタＴＮ３３のソースはトランジスタＴＮ３２のドレインに接続されている。従って、トランジスタＴＮ３２のソース−ドレイン間電圧Ｖｄｓは、入力電圧ＶＰによる制限を受ける。その結果、トランジスタＴＮ３２のドレイン電流ｉｂ２は、トランジスタＴＮ３１のドレイン電流ｉｂ１よりも少なくなる。 On the other hand, the transistor TN33 to which the input voltage VP is supplied to the gate limits the drain voltage of the transistor TN32 similarly to the transistor TP32. That is, when the input voltage VP is low, the source voltage of the transistor TN33 decreases with respect to the input voltage VP due to the gate-source voltage Vgs of the transistor TN33. The source of the transistor TN33 is connected to the drain of the transistor TN32. Therefore, the source-drain voltage Vds of the transistor TN32 is limited by the input voltage VP. As a result, the drain current ib2 of the transistor TN32 is smaller than the drain current ib1 of the transistor TN31.
従って、トランジスタＴＮ３３は、ノードＮ１３とグランドＧＮＤとの間に流れる電流ｉｂ２を、高電位電源ＶＤとノードＮ１３との間に流れる電流ｉａ３よりも少なくすることで、トランジスタＴＰ１３からノードＮ１３に向って電流ｉａ５が流れるのを防ぐ。これにより、第２の差動対２２にバイアス電流ｉａ２が流れるのを防ぐことができるため、出力電圧Ｖｏｕｔに誤差（オフセット）が生じるのを低減することができる。
Accordingly, the transistor TN33 reduces the current ib2 flowing between the node N13 and the ground GND to be smaller than the current ia3 flowing between the high potential power supply VD and the node N13, so that the current from the transistor TP13 toward the node N13. Prevent ia5 from flowing. As a result, it is possible to prevent the bias current ia2 from flowing through the second
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）制御回路２７は、第１の差動対２１と高電位電源ＶＤとの間に接続されたトランジスタＴＰ１１に流れるバイアス電流ｉａ１と等しい電流ｉａ３を高電位電源ＶＤとノードＮ１３との間に生成する。また、制御回路２７は、バイアス電圧ＶＧ１に応じた電流ｉｂ２をノードＮ１３とグランドＧＮＤとの間に生成する。ノードＮ１３は、トランジスタＴＰ１３に接続され、電流源として動作するトランジスタＴＰ１２は、トランジスタＴＰ１３に流れる電流ｉａ５と等しいバイアス電流ｉａ２を第２の差動対２２に供給する。そして、制御回路２７は、入力電圧ＶＰがゲートに供給されるトランジスタＴＰ３２により、ノードＮ１３とグランドＧＮＤとの間に流れる電流を制限する。その結果、第１の差動対２１にバイアス電流ｉａ１が供給されるとき、その電流ｉａ１と等しい電流ｉａ３がノードＮ１３に流れ込み、トランジスタＴＰ１３からノードＮ１３には電流が流れないため、第２の差動対２２に対するバイアス電流ｉａ２はゼロとなる。このため、第１の差動対２１の動作時に第２の差動対２２が同時することを防止することができ、出力電圧Ｖｏｕｔに歪みが生じることを低減することができる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The
（２）第１の入力電圧ＶＮは、第１の差動対２１の入力トランジスタＴＰ１のゲートに直接供給され、トランジスタＴＮ１を介して第２の差動対２２の入力トランジスタＴＰ３のゲートに供給される。同様に、第２の入力電圧ＶＰは、第１の差動対２１の入力トランジスタＴＰ２のゲートに直接供給され、トランジスタＴＮ２を介して第２の差動対２２の入力トランジスタＴＰ４のゲートに供給される。トランジスタＴＮ１，ＴＮ２は、電流源２６により流れる電流ｉＮ１，ｉＮ２により、電圧シフトする。この電圧シフトに要する時間は、カレントミラー回路の動作時間と比べて少ない。また、トランジスタＴＮ１におけるシフト量と、トランジスタＴＮ２におけるシフト量は、両トランジスタＴＮ１，ＴＮ２のサイズを大きくすることにより相対的な差を小さくすることができる。その結果、第２の差動対２２が動作するときの入力電圧ＶＮ，ＶＰの変化に対する出力電圧Ｖｏｕｔの変化の遅れは、第１の差動対２１が動作するときの遅れとほぼ等しくなり、出力電圧Ｖｏｕｔの波形に歪みが生じることを低減することができる。
(2) The first input voltage VN is directly supplied to the gate of the input transistor TP1 of the first
（３）トランジスタＴＰ１１は、ゲート電圧に応じて電圧生成回路２５の電流ｉＰ１と等しい電流を流せなくなり、入力電圧ＶＰの上昇に従って、トランジスタＴＰ１１のドレイン電流ｉａ１は減少する。ドレイン電流ｉａ１の減少にしたがって第２の差動対２２に供給されるバイアス電流ｉａ２が増加し、第２の差動対２２が動作する。そして、第２の差動対２２は、入力電圧ＶＮ，ＶＰが高電位電源ＶＤの電圧に近い僅かな電圧範囲において、動作する。このため、高電位電源ＶＤと低電位電源（グランドＧＮＤ）により設定される入力電圧範囲において、中心電圧（＝ＶＤ／２）付近のように、多くの使用状態において入力電圧ＶＮ，ＶＰが取りうる値の範囲では、第１の差動対２１と第２の差動対２２との間の切り替えは行われない。このため、２つの差動対２１，２２における動作の切り替えに起因する出力電圧Ｖｏｕｔの歪みの発生を抑制することができる。
(3) The transistor TP11 cannot flow a current equal to the current iP1 of the
（第二実施形態）
以下、第二実施形態を図２，３に従って説明する。尚、この第二実施形態において、第一実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
(Second embodiment)
Hereinafter, the second embodiment will be described with reference to FIGS. In addition, in this 2nd embodiment, the same code | symbol is attached | subjected about the same component as 1st embodiment, and the description is abbreviate | omitted.
図２に示すように、オペアンプ２０ａは、電圧生成回路２５ａと制御回路２７ａを含む。
電圧生成回路２５ａは、ＰチャネルＭＯＳトランジスタＴＰ２１，ＴＰ２２と、定電流源３１を含む。トランジスタＴＰ２２は、トランジスタＴＰ２１と定電流源３１との間に接続されている。即ち、トランジスタＴＰ２２のソースはトランジスタＴＰ２１のドレインに接続され、トランジスタＴＰ２２のドレインは定電流源３１の第１端子に接続されている。そして、トランジスタＴＰ２１のゲートは、トランジスタＴＰ２２のゲートと、トランジスタＴＰ２２のドレインに接続されている。
As shown in FIG. 2, the
制御回路２７ａは、ＰチャネルＭＯＳトランジスタＴＰ３１〜ＴＰ３４、ＮチャネルＭＯＳトランジスタＴＮ３１〜ＴＮ３３を含む。
トランジスタＴＰ３４は、電圧生成回路２５ａのトランジスタＴＰ２２と同様に接続されている。即ち、トランジスタＴＰ３４のソースはトランジスタＴＰ３３のドレインに接続され、トランジスタＴＰ３４のドレインはトランジスタＴＮ３１のドレインに接続されている。トランジスタＴＰ３４のゲートはトランジスタＴＰ３３のゲートに接続されている。トランジスタＴＰ３４は、トランジスタＴＰ２２の電気的特性と同じ特性を持つように形成されている。
The transistor TP34 is connected similarly to the transistor TP22 of the
トランジスタＴＰ２１，ＴＰ１１，ＴＰ３１，ＴＰ３３は、カレントミラー回路に含まれる。このカレントミラー回路は、トランジスタＴＰ２２，ＴＰ３４を含む。
このように構成されたカレントミラー回路の動作を説明する。図３は、この動作の説明図である。
Transistors TP21, TP11, TP31, and TP33 are included in the current mirror circuit. This current mirror circuit includes transistors TP22 and TP34.
The operation of the current mirror circuit configured as described above will be described. FIG. 3 is an explanatory diagram of this operation.
図３に示すトランジスタＴＰ５１〜ＴＰ５４は、ＰチャネルＭＯＳトランジスタである。トランジスタＴＰ５１のソースは高電位電源ＶＤに接続され、トランジスタＴＰ５１のドレインはトランジスタＴＰ５２のソースに接続されている。トランジスタＴＰ５１のゲートは、トランジスタＴＰ５２のゲート及びドレインと、トランジスタＴＰ５３のゲートに接続されている。トランジスタＴＰ５２のドレインは定電流源４１に接続されている。定電流源４１は定電流ｉＡを流すように構成されている。
Transistors TP51 to TP54 shown in FIG. 3 are P-channel MOS transistors. The source of the transistor TP51 is connected to the high potential power supply VD, and the drain of the transistor TP51 is connected to the source of the transistor TP52. The gate of the transistor TP51 is connected to the gate and drain of the transistor TP52 and the gate of the transistor TP53. The drain of the transistor TP52 is connected to the constant
トランジスタＴＰ５３のソースは高電位電源ＶＤに接続され、トランジスタＴＰ５３のドレインはトランジスタＴＰ５４のソースに接続されている。トランジスタＴＰ５４のゲートには電圧ＶＢが供給される。 The source of the transistor TP53 is connected to the high potential power supply VD, and the drain of the transistor TP53 is connected to the source of the transistor TP54. The voltage VB is supplied to the gate of the transistor TP54.
トランジスタＴＰ５１とトランジスタＴＰ５３は、互いに同じ電気的特性を持つように形成される。同様に、トランジスタＴＰ５２とトランジスタＴＰ５４は、互いに同じ電気的特性を持つように形成される。 The transistors TP51 and TP53 are formed to have the same electrical characteristics. Similarly, the transistor TP52 and the transistor TP54 are formed to have the same electrical characteristics.
図３に示す回路において、トランジスタＴＰ５１のゲート電圧ＶＡとすると、各電圧ＶＡ，ＶＢの関係に対し、トランジスタＴＰ５４に流れる電流ｉＢは、
ＶＡ＞ＶＢのとき、ｉＡ＜ｉＢとなり、
ＶＡ＝ＶＢのとき、ｉＡ＝ｉＢとなり、
ＶＡ＜ＶＢのとき、ｉＡ＞ｉＢ
となる。
In the circuit shown in FIG. 3, assuming that the gate voltage VA of the transistor TP51, the current iB flowing through the transistor TP54 is as follows for each voltage VA, VB.
When VA> VB, iA <iB,
When VA = VB, iA = iB,
When VA <VB, iA> iB
It becomes.
このため、図２に示すオペアンプ２０ａでは、トランジスタＴＰ２１のゲート電圧をＶＧ１とすると、
ＶＧ１＞ＶＰのとき、ｉａ３＞ｉａ４となり、
ＶＧ１＝ＶＰのとき、ｉａ３＝ｉａ４となり、
ＶＧ１＜ＶＰのとき、ｉａ３＜ｉａ４
となる。
Therefore, in the
When VG1> VP, ia3> ia4,
When VG1 = VP, ia3 = ia4,
When VG1 <VP, ia3 <ia4
It becomes.
従って、入力電圧ＶＰがトランジスタＴＰ２１（ＴＰ３１）のゲート電圧ＶＧ１より高いとき、トランジスタＴＰ３１のドレイン電流ｉａ３と比べ、トランジスタＴＰ３３のドレイン電流ｉａ４が多くなる。そして、入力電圧ＶＰが電圧ＶＧ１より低いとき、電流ｉａ３と比べ電流ｉａ４が少なくなる。従って、トランジスタＴＮ３３は、カレントミラー回路２８の出力側であるトランジスタＴＮ３２のドレイン電流ｉｂ２を効率よく低減する。
Therefore, when the input voltage VP is higher than the gate voltage VG1 of the transistor TP21 (TP31), the drain current ia4 of the transistor TP33 is larger than the drain current ia3 of the transistor TP31. When the input voltage VP is lower than the voltage VG1, the current ia4 is smaller than the current ia3. Therefore, the transistor TN33 efficiently reduces the drain current ib2 of the transistor TN32 on the output side of the
つまり、トランジスタＴＮ３３は、高電位電源ＶＤとノードＮ１３との間に流れる電流ｉａ３よりも、ノードＮ１３と低電位電源との間に流れる電流ｉｂ２を少なくし、トランジスタＴＰ１３からノードＮ１３に向って流れる電流をゼロ（＝０）とする。このため、電流ｉｂ２が電流ｉａ３よりも多くなる場合が少なくなるため、第２の差動対２２にバイアス電流ｉａ２が流れるのを防ぐことができ、出力電圧Ｖｏｕｔに誤差（オフセット）が生じるのを低減することができる。
That is, the transistor TN33 reduces the current ib2 flowing between the node N13 and the low-potential power supply from the current ia3 flowing between the high-potential power supply VD and the node N13, and the current flowing from the transistor TP13 toward the node N13. Is zero (= 0). For this reason, since the case where the current ib2 becomes larger than the current ia3 is reduced, it is possible to prevent the bias current ia2 from flowing through the second
また、入力電圧ＶＰが電圧ＶＧ１より低いとき電流ｉａ３より電流ｉａ４が少ないため、入力電圧ＶＰがグランドＧＮＤと等しいか近いときに、トランジスタＴＰ１３を介して電流ｉａ５が流れないようにすることができる。これにより、入力電圧ＶＮ，ＶＰが低いときにおける出力電圧Ｖｏｕｔの波形に歪みが生じるのを防ぐことができる。 Further, since the current ia4 is smaller than the current ia3 when the input voltage VP is lower than the voltage VG1, it is possible to prevent the current ia5 from flowing through the transistor TP13 when the input voltage VP is equal to or close to the ground GND. Thereby, it is possible to prevent distortion of the waveform of the output voltage Vout when the input voltages VN and VP are low.
以上記述したように、本実施形態によれば、上記実施形態の効果に加え、以下の効果を奏する。
（４）電圧生成回路２５ａは、直列接続されたトランジスタＴＰ２１，ＴＰ２２を含み、両トランジスタＴＰ２１，ＴＰ２２のゲートは互いに接続されるとともに定電流源３１に接続されている。制御回路２７ａは、トランジスタＴＰ１２のゲートに接続されてゲートにバイアス電圧ＶＧ１が供給されるトランジスタＴＰ３３，ＴＰ３４を備える。第２の入力電圧ＶＰがバイアス電圧ＶＧ１より低いとき、トランジスタＴＰ３３．ＴＰ３４に流れる電流ｉａ４は、第１の差動対２１に対するバイアス電流ｉａ１と等しい電流ｉａ３よりも少なくなる。そして、電流ｉａ４と等しい電流ｉｂ２が，カレントミラー回路２８により、ノードＮ１３とグランドＧＮＤとの間に流れる。従って、ノードＮ１３とグランドＧＮＤとの間に流れる電流ｉｂ２は、高電位電源ＶＤとノードＮ１３との間に流れる電流ｉａ３よりも少なくなり、トランジスタＴＰ１３からノードＮ１３に向って電流が流れなくなる（ｉａ５＝０）ため、第２の差動対２２に対するバイアス電流ｉａ２はゼロとなる。このため、第１の差動対２１の動作時に第２の差動対２２が同時に動作することを防止することができ、出力電圧Ｖｏｕｔに歪みが生じることを低減することができる。
As described above, according to the present embodiment, in addition to the effects of the above embodiment, the following effects can be obtained.
(4) The
（第三実施形態）
以下、第三実施形態を図４に従って説明する。尚、この第三実施形態において、第一，第二実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
(Third embodiment)
Hereinafter, a third embodiment will be described with reference to FIG. In addition, in this 3rd embodiment, the same code | symbol is attached | subjected about the same structural member as 1st, 2nd embodiment, and the description is abbreviate | omitted.
図４に示すように、オペアンプ２０ｂの制御回路２７ｂは、トランジスタＴＮ３４を含む。このトランジスタＴＮ３４のソースはカレントミラー回路２８に含まれるトランジスタＴＮ３１のドレインに接続され、ドレインはトランジスタＴＰ３４のドレインに接続され、ゲートには入力電圧ＶＰが供給されている。そして、カレントミラー回路２８に含まれるトランジスタＴＮ３１，ＴＮ３２のゲートはトランジスタＴＮ３４のドレインに接続されている。
As shown in FIG. 4, the
このトランジスタＴＮ３４は、カレントミラー回路２８とノードＮ１３との間に接続されたトランジスタＴＮ３３と互いに同じ電気的特性を持つように形成されている。従って、トランジスタＴＮ３４のゲート−ソース間電圧は、トランジスタＴＮ３３のゲート−ソース間電圧と等しくなる。この結果、カレントミラー回路２８において、入力側のトランジスタＴＮ３１のドレイン電圧は、出力側のトランジスタＴＮ３２のドレイン電圧と等しくなる。つまり、入力側のトランジスタＴＮ３１におけるソース−ドレイン間電圧は、出力側のトランジスタＴＮ３２におけるソース−ドレイン間電圧と等しくなる。このため、カレントミラー回路２８は、入力側と出力側とのカレントミラー比が１：１となり、カレントミラー比を安定させることができる。
The transistor TN34 is formed to have the same electrical characteristics as the transistor TN33 connected between the
また、カレントミラー回路２８に含まれるトランジスタＴＮ３１，ＴＮ３２のゲートは、トランジスタＴＮ３４のドレインに接続されている。そして、カレントミラー回路２８のカレントミラー比は、入力電圧ＶＰの変動によらず、安定している。
The gates of the transistors TN31 and TN32 included in the
従って、トランジスタＴＰ１３を介してノードＮ１３に流れる電流ｉａ５の電流量は、制御回路２７ｂに含まれるトランジスタＴＰ３１，ＴＰ３２による電流ｉａ３と、トランジスタＴＰ３３，ＴＰ３４による電流ｉａ４の関係により決定される。このため、電流ｉｂ２が電流ｉａ３よりも多くなる場合が更に少なくなるため、第２の差動対２２にバイアス電流ｉａ２が流れるのを防ぐことができ、出力電圧Ｖｏｕｔに誤差（オフセット）が生じるのを低減することができる。
Therefore, the amount of current ia5 flowing through the transistor TP13 to the node N13 is determined by the relationship between the current ia3 from the transistors TP31 and TP32 included in the
以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。
（５）制御回路２７ｂは、トランジスタＴＮ３４を含む。このトランジスタＴＮ３４のゲートには入力電圧ＶＰが供給される。トランジスタＴＮ３４は、入力電圧ＶＰがゲートに供給されるトランジスタＴＮ３３とともに、カレントミラー回路２８に含まれるトランジスタＴＮ３１，ＴＮ３２のドレイン電圧を制御する。その結果、トランジスタＴＮ３２のドレイン電圧とトランジスタＴＮ３１のドレイン電圧が互いに等しくなり、カレントミラー回路２８のカレントミラー比が安定する。この結果、トランジスタＴＰ１３を介してノードＮ１３に流れる電流ｉａ５の電流量は、制御回路２７ｂに含まれるトランジスタＴＰ３１，ＴＰ３２による電流ｉａ３と、トランジスタＴＰ３３，ＴＰ３４による電流ｉａ４の関係により決定される。そして、電流ｉｂ２が電流ｉａ３よりも多くなる場合が更に少なくなるため、第２の差動対２２にバイアス電流ｉａ２が流れるのを防ぐことができ、出力電圧Ｖｏｕｔに誤差（オフセット）が生じるのを低減することができる。
As described above, according to this embodiment, in addition to the effects of the above-described embodiments, the following effects can be obtained.
(5) The
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記形態の制御回路は、第２の入力電圧ＶＰに応じて電流制限を行うようにしたが、第１の入力電圧ＶＮに応答して動作するようにしてもよい。
In addition, you may implement each said embodiment in the following aspects.
-Although the control circuit of the said form performed current restriction according to the 2nd input voltage VP, you may make it operate | move in response to the 1st input voltage VN.
・上記各形態では、差動対２１，２２に含まれるトランジスタをＰチャネルＭＯＳトランジスタとしたが、ＮチャネルＭＯＳトランジスタとしてもよい。この場合、図１，図３，図４に示す各トランジスタについて、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを互いに入れ替えることは言うまでもない。 In each of the above embodiments, the transistors included in the differential pairs 21 and 22 are P-channel MOS transistors, but may be N-channel MOS transistors. In this case, it goes without saying that the P-channel MOS transistor and the N-channel MOS transistor are interchanged with each other as shown in FIGS.
上記各実施形態に関し、以下の付記を開示する。
（付記１）
第１の入力電圧を受ける第１の入力トランジスタと第２の入力電圧を受ける第２の入力トランジスタを含む第１の差動対と、
前記入力トランジスタと同極性の入力トランジスタを含む第２の差動対と、
前記第１及び第２の入力トランジスタの間の接続点と第１の電源との間に接続され、ゲートにバイアス電圧が供給され、第１のバイアス電流が流れる電流供給トランジスタと、
前記第１の電源と中間ノードとの間の第１の経路に前記第１のバイアス電流と等しい第１の電流を生成し、前記中間ノードと第２の電源との間の第２の経路に前記バイアス電圧に応じた第２の電流を生成し、前記中間ノードは、前記第１の経路と異なる第３の経路にて前記第１の電源と接続され、前記第２の入力電圧に応じて前記中間ノードと前記第２の電源との間の電流量を制限する制御回路と、
前記第３の経路に流れる第３の電流と等しい第２のバイアス電流を前記第２の差動対に供給する電流源と、
を備えたことを特徴とするオペアンプ。
（付記２）
前記制御回路は、
前記バイアス電圧がゲートに供給され、前記第１の電源に接続され、前記第１の電流が流れるトランジスタと、
前記第１の電流を流すトランジスタのドレインにソースが接続され、ドレインが前記中間ノードに接続され、ゲートに前記第２の入力電圧が供給されるトランジスタと、
前記バイアス電圧がゲートに供給され、前記第１の電源に接続され、前記バイアス電圧に応じた第４の電流が流れるトランジスタと、
前記第４の電流を受け、前記第３の電流を生成するカレントミラー回路と、
を含むことを特徴とする付記１に記載のオペアンプ。
（付記３）
前記制御回路は、前記中間ノードと前記カレントミラー回路との間に接続され、ゲートに前記第２の入力電圧が供給されるトランジスタを含むことを特徴とする付記２に記載のオペアンプ。
（付記４）
定電流源と、前記第１の電源と前記定電流源との間に直列接続された２つのトランジスタとを含み、前記２つのトランジスタのゲートは互いに接続されるとともに前記定電流源に接続され、前記ゲート電圧を生成する電圧生成回路を備え、
前記制御回路は、
前記第４の電流を流すトランジスタと前記カレントミラー回路との間に接続され、ゲートに前記バイアス電圧が供給されるトランジスタと、
を含むことを特徴とする付記２又は３に記載のオペアンプ。
（付記５）
前記カレントミラー回路の入力側トランジスタのドレインに接続され、ゲートに前記第２の入力電圧が供給されるトランジスタを含み、
前記カレントミラー回路に含まれるトランジスタのゲートは前記トランジスタのドレインに接続される、
ことを特徴とする付記２〜４の何れか一項に記載のオペアンプ。
（付記６）
前記第１の入力電圧と前記第２の入力電圧をそれぞれ電圧シフトして前記第２の差動対に供給する電圧シフト回路を含むことを特徴とする付記１〜５の何れか一項に記載のオペアンプ。
（付記７）
前記電圧シフト回路は、
前記第１の入力電圧をゲートに受け、ドレインが前記第１の電源に接続され、ソースが前記第２の差動対に含まれる第３の入力トランジスタのゲートに接続された第１のシフトトランジスタと、
前記第２の入力電圧をゲートに受け、ドレインが前記第１の電源に接続され、ソースが前記第２の差動対に含まれる第４の入力トランジスタのゲートに接続された第２のシフトトランジスタと、
前記第１のシフトトランジスタと前記第２のシフトトランジスタに電流を流す定電流源と、
を備えたことを特徴とする付記６に記載のオペアンプ。
（付記８）
前記第１の差動対及び前記第２の差動対に接続されたカレントミラー回路と、
前記カレントミラー回路の出力ノードにゲートが接続され、ソースが前記第２の電源に接続され、ドレインが出力端子に接続されたトランジスタと、
を含むことを特徴とする付記１〜７の何れか一項に記載のオペアンプ。
The following notes are disclosed regarding the above embodiments.
(Appendix 1)
A first differential pair including a first input transistor that receives a first input voltage and a second input transistor that receives a second input voltage;
A second differential pair including an input transistor having the same polarity as the input transistor;
A current supply transistor connected between a connection point between the first and second input transistors and a first power supply, a bias voltage is supplied to a gate, and a first bias current flows;
A first current equal to the first bias current is generated in a first path between the first power source and the intermediate node, and a second path between the intermediate node and the second power source is generated. A second current corresponding to the bias voltage is generated, and the intermediate node is connected to the first power source through a third path different from the first path, and according to the second input voltage. A control circuit that limits an amount of current between the intermediate node and the second power source;
A current source that supplies a second bias current equal to a third current flowing through the third path to the second differential pair;
An operational amplifier characterized by comprising:
(Appendix 2)
The control circuit includes:
A transistor in which the bias voltage is supplied to a gate, connected to the first power supply, and through which the first current flows;
A transistor having a source connected to a drain of the transistor through which the first current flows, a drain connected to the intermediate node, and a gate supplied with the second input voltage;
A transistor in which the bias voltage is supplied to a gate and connected to the first power supply, and a fourth current corresponding to the bias voltage flows;
A current mirror circuit that receives the fourth current and generates the third current;
The operational amplifier according to
(Appendix 3)
The operational amplifier according to appendix 2, wherein the control circuit includes a transistor connected between the intermediate node and the current mirror circuit and having the gate supplied with the second input voltage.
(Appendix 4)
A constant current source, and two transistors connected in series between the first power source and the constant current source, the gates of the two transistors being connected to each other and connected to the constant current source, A voltage generation circuit for generating the gate voltage;
The control circuit includes:
A transistor connected between the transistor for passing the fourth current and the current mirror circuit, and having the gate supplied with the bias voltage;
The operational amplifier according to appendix 2 or 3, characterized by including:
(Appendix 5)
A transistor connected to the drain of the input side transistor of the current mirror circuit and supplied with the second input voltage at the gate;
A gate of a transistor included in the current mirror circuit is connected to a drain of the transistor;
The operational amplifier according to any one of appendices 2 to 4, characterized in that:
(Appendix 6)
6. The voltage shift circuit according to
(Appendix 7)
The voltage shift circuit includes:
A first shift transistor having the gate receiving the first input voltage, a drain connected to the first power supply, and a source connected to a gate of a third input transistor included in the second differential pair When,
A second shift transistor having the gate receiving the second input voltage, a drain connected to the first power supply, and a source connected to a gate of a fourth input transistor included in the second differential pair When,
A constant current source for passing a current through the first shift transistor and the second shift transistor;
The operational amplifier according to claim 6, further comprising:
(Appendix 8)
A current mirror circuit connected to the first differential pair and the second differential pair;
A transistor having a gate connected to an output node of the current mirror circuit, a source connected to the second power supply, and a drain connected to an output terminal;
The operational amplifier according to any one of
２１ 第１の差動対
２２ 第２の差動対
２７ 制御回路
ＴＰ１２ トランジスタ（電流源）
ＶＮ 第１の入力電圧
ＶＰ 第２の入力電圧
ＴＰ１ 第１の入力トランジスタ
ＴＰ２ 第２の入力トランジスタ
ＴＰ３ 入力トランジスタ
ＴＰ４ 入力トランジスタ
ＴＰ１１ 電流供給トランジスタ
ｉａ１ 第１のバイアス電流
ｉａ２ 第２のバイアス電流
ｉａ３ 第１の電流
ｉｂ２ 第２の電流
ｉａ５ 第３の電流
ＶＧ１ バイアス電圧
ＶＤ 第１の電源
ＧＮＤ グランド（第２の電源）
21 First
VN first input voltage VP second input voltage TP1 first input transistor TP2 second input transistor TP3 input transistor TP4 input transistor TP11 current supply transistor ia1 first bias current ia2 second bias current ia3 first Current ib2 Second current ia5 Third current VG1 Bias voltage VD First power supply GND Ground (second power supply)
Claims (5)
前記第１及び第２のトランジスタと同極性の第３及び第４のトランジスタを含む第２の差動対と、
前記第１及び第２のトランジスタの間の接続点と第１の電源との間に接続され、ゲートにバイアス電圧が供給され、第１のバイアス電流が流れる第５のトランジスタと、
前記第１の電源と中間ノードとの間の第１の経路に前記第１のバイアス電流と等しい第１の電流を生成し、前記中間ノードと第２の電源との間の第２の経路に前記バイアス電圧に応じた第２の電流を生成し、前記中間ノードは、前記第１の経路と異なる第３の経路にて前記第１の電源と接続される制御回路と、
前記第３の経路に流れる第３の電流と等しい第２のバイアス電流を前記第２の差動対に供給する電流源と、
を備え、
前記制御回路は、ゲートに前記第２の入力電圧が供給され、前記第２の入力電圧に応じて前記中間ノードと前記第２の電源との間の電流量を制限する第６のトランジスタを含むことを特徴とするオペアンプ。 A first differential pair including a second preparative transistor receiving the first preparative transistor and a second input voltage received a first input voltage,
A second differential pair including third and fourth transistors having the same polarity as the first and second transistors;
Is connected between the connection point and the first power supply between the first and second bets transistor, a bias voltage is supplied to the gate, a fifth transistor having a first bias current flows,
A first current equal to the first bias current is generated in a first path between the first power source and the intermediate node, and a second path between the intermediate node and the second power source is generated. generates a second current corresponding to the bias voltage, the intermediate node, and a control circuit connected to the first power supply in a third path different from the first path,
A current source that supplies a second bias current equal to a third current flowing through the third path to the second differential pair;
Equipped with a,
The control circuit includes a sixth transistor that is supplied with the second input voltage at a gate and limits an amount of current between the intermediate node and the second power supply according to the second input voltage. An operational amplifier characterized by that.
前記バイアス電圧がゲートに供給され、前記第１の電源に接続され、前記第１の電流が流れる第７のトランジスタと、
前記第７のトランジスタのドレインにソースが接続され、ドレインが前記中間ノードに接続され、ゲートに前記第２の入力電圧が供給される第８のトランジスタと、
前記バイアス電圧がゲートに供給され、前記第１の電源に接続され、前記バイアス電圧に応じた第４の電流が流れる第９のトランジスタと、
前記第４の電流を受ける第１０のトランジスタと、前記第２の電流を生成する第１１のトランジスタとを含むカレントミラー回路と、
を含むことを特徴とする請求項１に記載のオペアンプ。 The control circuit includes:
A seventh transistor in which the bias voltage is supplied to a gate and connected to the first power source, and the first current flows;
Source connected to the drain of the seventh transistor, a drain connected to the intermediate node, an eighth transistor having said second input voltage is supplied to the gate,
A ninth transistor in which the bias voltage is supplied to the gate and connected to the first power source, and a fourth current corresponding to the bias voltage flows;
A current mirror circuit including a tenth transistor Ru receiving said fourth current, and a 11th transistor for generating said second current,
The operational amplifier according to claim 1, comprising:
前記制御回路は、
前記第９のトランジスタと前記カレントミラー回路との間に接続され、ゲートに前記バイアス電圧が供給される第１２のトランジスタと、
を含むことを特徴とする請求項２又は３に記載のオペアンプ。 A constant current source, and two transistors connected in series between the first power source and the constant current source, the gates of the two transistors being connected to each other and connected to the constant current source, A voltage generation circuit for generating the gate voltage;
The control circuit includes:
A twelfth transistor connected between the ninth transistor and the current mirror circuit and having the gate supplied with the bias voltage;
The operational amplifier according to claim 2 , further comprising:
前記第１０及び第１１のトランジスタのゲートは前記第１３のトランジスタのドレインに接続される、
ことを特徴とする請求項２〜４の何れか一項に記載のオペアンプ。 A thirteenth transistor connected to the drain of the tenth transistor and supplied with the second input voltage at the gate;
Gates of the tenth and eleventh transistors are connected to a drain of the thirteenth transistor;
The operational amplifier according to claim 2, wherein the operational amplifier is provided.
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