JP4120899B2

JP4120899B2 - Compound semiconductor field effect transistor and method of manufacturing the same

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Publication number: JP4120899B2
Application number: JP03439598A
Authority: JP
Inventors: 直紀原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-17
Filing date: 1998-02-17
Publication date: 2008-07-16
Anticipated expiration: 2018-02-17
Also published as: JPH11233526A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ（ｍｅｔａｌｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｃｔｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ｈｉｇｈｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙｔｒａｎｓｉｓｔｏｒ）などの化合物半導体電界効果トランジスタ及びその製造方法に関する。
【０００２】
前記化合物半導体電界効果トランジスタは、高周波動作特性が良好である為、高い周波数帯で用いられることが多いが、ゲート電極がチャネルに接触していることから、ゲート電極に対する印加電圧を大きくするとリーク電流が大きくなる。
【０００３】
従って、ゲート電極に対する印加電圧には制限があり、その結果、この種の半導体装置から大きな出力を取り出すことはできないとされているので、本発明では、この問題を解消する為の一手段を開示する。
【０００４】
【従来の技術】
図３は改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、また、図４も改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【０００５】
各図に於いて、１は基板、２はバッファ層、３はチャネル層、４はバリヤ層、５はスペーサ層、６はストッパ層、７はキャップ層、８はｎ⁺領域、１０は絶縁膜、１１はゲート電極、１２Ｓはソース電極、１２Ｄはドレイン電極をそれぞれ示している。
【０００６】
図３及び図４に見られる電界効果トランジスタの相違点は、図３の従来例がイオン注入に依ってｎ⁺領域８を形成し、そのｎ⁺領域８にソース電極１２Ｓ或いはドレイン電極１２Ｄをオーミック・コンタクトさせた構造であるのに対し、図３の従来例では、ソース電極１２Ｓ及びドレイン電極１２Ｄをチャネル層３に出来る限り近付けることでオーミック・コンタクトをとる構造になっているところである。
【０００７】
図示の各電界効果トランジスタの改良点は、ゲート電極１１に印加する電圧の制限を解消しようとして、チャネル層３とゲート電極１１との間にバリヤ層４を介在させた構造になっているところである。
【０００８】
ところで、この電界効果トランジスタでは、オーミック電極であるソース電極１２Ｓ及びドレイン電極１２Ｄは、イオン注入に依って形成されて表面からチャネル層３に達しているｎ⁺領域８にコンタクトしているか、或いは、ソース電極１２Ｓ及びドレイン電極１２Ｄがチャネル層３に近接するように深く入り込んでいる為、ソース電極１２Ｓ及びドレイン電極１２Ｄとゲート電極１１とは、キャップ層７を介して接続されている状態になる。
【０００９】
キャップ層７は、通常、ｉ−ＧａＡｓを材料としているので、抵抗値は比較的高いのであるが、それも程度問題であって、電極間距離が小さければ、不純物非添加の状態にあっても電流は流れてしまう。
【００１０】
従って、ゲート電圧を高くして、チャネル層３に多量のキャリヤを誘起しようとすると、ゲート・ソース間の漏れ電流が大きくなってしまうので、印加し得るゲート電圧には制限があり、大きな出力を取り出すことはできない。
【００１１】
そこで、ゲート・ソース間の距離を長くする試みがなされているが、ソース抵抗が高くなってしまうので、これを更に改善しようとする提案がなされている。
【００１２】
図５は更に改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、図３及び図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１３】
図５に見られる電界効果トランジスタでは、ソース電極１２Ｓ及びドレイン電極１２Ｄがキャップ層７などを貫通するリセス７Ａ内に形成され、且つ、リセス７Ａの周縁に直接接触しない構造にすることで、ゲート・ソース間に流れる電流を低減している。
【００１４】
図５に見られる電界効果トランジスタの構成に依って、ゲート・ソース間の漏れ電流に起因するゲート・ソース間距離の長大化の問題は解消され、両者を近接させてソース抵抗を低減させることが可能になった。
【００１５】
ところで、この電界効果トランジスタに於いて、前記改良の効果を充分に発揮する為には、ｎ⁺領域８とリセス７Ａとの位置合わせを正確に行なうことが必要であり、若し、両者にずれを生じた場合には、ゲート・ソース間の漏れ電流の増加、或いは、ソース抵抗の増加を招来することになる。
【００１６】
ｎ⁺領域８とリセス７Ａとを正確に一致させる方法としては、幾つかの手段があり、例えば、ｎ⁺領域８の形成後に実施するリセス工程に於けるパターニングで、ｎ⁺領域８を形成する際のパターニングと厳密に同じ領域がパターニングできるまで、繰り返してパターニングを行なうものである。
【００１７】
然しながら、この方法では、工数が多くなり過ぎる為、商品を生産するには不適切である。
【００１８】
また、例えば、一度のパターニングで、ｎ⁺領域８の形成とリセス７Ａの形成とを行なう方法もあるが、この場合、リセス７Ａが形成された状態、即ち、大きな凹凸が生じている状態で、活性化の為の熱処理を行なうことになるから、ストレスに依って欠陥が増加し、トランジスタの特性劣化や製造歩留りの低下が発生する。
【００１９】
【発明が解決しようとする課題】
ソース電極及びドレイン電極などオーミック電極がキャップ層に於けるリセス内に形成され、キャップ層を介してゲート電極と接続されることを防止した構造の化合物半導体電界効果トランジスタを簡単な手段で、しかも、高い良品率で製造できるようにする。
【００２０】
【課題を解決するための手段】
本発明では、ソース電極やドレイン電極などのオーミック電極を形成する為のリセス内に表出されたキャップ層側壁に不純物を導入することで、キャリヤ・トラップの増加を防止することが基本になっている。
【００２１】
前記したところから、本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、
（１）
キャリヤを通過させるチャネル層（例えばチャネル層３）及びチャネル層上に形成されたアンドープ化合物半導体からなるキャップ層（例えばキャップ層７）と、キャップ層に形成されたリセス（例えばリセス７Ａ）内にあってチャネル層にキャリヤを注入するソース電極（例えばソース電極１２Ｓ）及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極（例えばドレイン電極１２Ｄ）と、ソース電極とドレイン電極との間においてキャップ層に埋め込まれたゲート電極（例えばゲート電極１１）と、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に形成された不純物導入領域（例えば不純物導入領域９）とを備えてなることを特徴とするか、又は、
【００２２】
（２）
前記（１）に於いて、チャネル層とキャップ層との間に介在しチャネル層に比較してエネルギ・バンド・ギャップが大きい材料（例えばｉ−Ａｌ_0.5Ｇａ_0.5Ａｓ）からなり且つリセス内に表出されたキャップ層側面に形成された不純物導入領域の直下にはキャリヤが存在しないバリヤ層（例えばバリヤ層４）を備えてなることを特徴とするか、又は、
【００２３】
前記（２）に於いて、バリヤ層の材料がＡｌＧａＡｓ或いはＩｎＧａＰであることを特徴とするか、又は、
【００２４】
（４）
前記（１）乃至（３）の何れかｌに於いて、閾値電圧を−０．５〔Ｖ〕以上にしたことを特徴とするか、又は、
【００２５】
（５）
前記（１）乃至（４）の何れか１に於いて、チャネル層の材料がＧａＡｓ或いはＩｎ_yＧａ_1-yＡｓ（０＜ｙ＜０．３）であって、且つ、キャップ層の材料がＧａＡｓであることを特徴とするか、又は、
【００２７】
（６）
前記（１）乃至（５）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於けるキャリヤがｎ型であることを特徴とするか、又は、
【００２８】
（７）
前記（１）乃至（６）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける電子濃度が１×１０¹⁷ 〔ｃｍ ^-3 〕乃至５×１０¹⁷ 〔ｃｍ ^-3 〕の範囲にあることを特徴とするか、又は、
【００２９】
（８）
前記（１）乃至（７）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける幅が３０〔ｎｍ〕乃至１００〔ｎｍ〕の範囲にあることを特徴とするか、又は、
【００３０】
（９）
化合物半導体基板（例えば半導体基板１）上に少なくともチャネル層（例えばチャネル層３）及びキャップ層（例えばキャップ層７）を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセス（例えばリセス７Ａ）を形成する工程と、リセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域（例えばｎ⁺領域８）を形成する工程と、化合物半導体基板に対して斜め方向からイオン注入してリセス内に表出されたキャップ層側面に不純物導入領域（例えば不純物導入領域９）を形成する工程とが含まれてなることを特徴とするか、又は、
【００３１】
（１０）
化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、リセスを形成した際のエッチング・マスクを利用し不純物導入を行ってリセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、リセスの形成及びオーミック・コンタクトをとる為の不純物導入領域の形成に用いたマスクのパターンを縮小してキャップ層のエッジを表出させる工程と、表出されたキャップ層のエッジに不純物を導入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程とが含まれてなることを特徴とする。
【００３２】
前記（１）には、リセス内に表出されたキャップ層の側壁に不純物を導入した構成について記述してあり、このようにすると、キャリヤ・トラップの増加を防止することが可能となり、従って、ゲート・ソース間の漏れ電流は低減され、また、寄生抵抗も低減される。
【００３３】
前記（２）には、チャネル層とゲート電極との間にバリヤ層を介在させ、しかも、キャリヤ層の側壁に形成した不純物導入領域の直下に於けるストッパ層やスペーサ層にはキャリヤを導入しない構成について記述してあり、このようにすると、ゲート順方向耐圧を高く維持できる。
【００３４】
前記（３）には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なＧａＡｓ基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はＧａＡｓ基板との間に大きな格子不整合があってはならないこと等の要請に起因している。バリヤ層はチャネル層よりもエネルギ・バンド・ギャップが大きい必要があり、且つ、前記格子不整合の制限から、Ａ１ＧａＡｓ或いはＩｎＧａＰとなるが、更に高抵抗の材料であれば望ましく、Ａ１組成が高いと高抵抗になり易い。
【００３５】
前記（４）には、閾値電圧を−０．５〔Ｖ〕以上とする構成について記述してあり、その理由は、本発明に依る電界効果トランジスタは、高いゲート電圧を印加できることが特徴の一つになっていて、それは最大ドレイン電流Ｉ _dmax が増加する場合に有効な為である。
【００３６】
即ち、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタに於いて、特に有効であるのは、Ｖ _th ≧−０．５〔Ｖ〕、の場合であって、これについてはデータが存在する。
【００３７】
図２は電界効果トランジスタに於ける最大ドレイン電流Ｉ _dmax と閾値電圧Ｖ _th との関係を表す線図であって、縦軸に最大ドレイン電流Ｉ _dmax を、また、横軸に閾値電圧Ｖ _th をそれぞれ採ってあり、本発明と表示してあるのは、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタの特性線であり、従来例と表示してあるのは、ソース電極及びドレイン電極がキャップ層上に形成されている電界効果トランジスタの特性線であって、Ｖ _th ＜−０．５〔Ｖ〕では、いずれの電界効果トランジスタでも、最大ドレイン電流Ｉ _dmax は等しいが、Ｖ _th ＞−０．５〔Ｖ〕では差を生じていることが看取されよう。
【００３８】
前記（５）には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なＧａＡｓ基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はＧａＡｓ基板との間に大きな格子不整合があってはならないこと等の要請に起因している。チャネル層は、ＧａＡｓ又はＩｎＧａＡｓ（Ｉｎ組成０．３以下）となる。キャップ層は、高抵抗となり得ることと、格子不整合の制限からＧａＡｓとなる。
【００３９】
前記（６）には、キャリヤをｎ型に限定した構成について記述してあり、その理由は、通常、三族ー五族化合物半導体では、正孔に比較して電子の方が欠陥にトラップされ易いので、本発明はｎ型キャリヤに対して特に有効であるが、基本的には、ｎ型及びｐ型の何れのキャリヤを用いても良い。
【００４０】
前記（７）には、キャップ層の側壁に導入される不純物の量を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、１×１０¹⁷ 〔ｃｍ ^-3 〕以上の不純物が必要であるが、不純物量が多過ぎた場合、不純物を添加すべき領域の外側にまで拡散され、ゲート順方向耐圧の低下を招来する。このようなことから、上限を５×１０¹⁷ 〔ｃｍ ^-3 〕とする。
【００４１】
前記（８）には、キャップ層の側壁に形成された不純物導入領域の幅を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、３０〔ｎｍ〕の幅が必要である。ソース抵抗低減の為には、ソース・ゲート間距離を短縮することが望ましいが、前記不純物導入領域の幅が広過ぎるとゲート電極に接してしまう。そこで、前記不純物導入領域の幅には、上限があって、１００〔ｎｍ〕である。
【００４２】
前記（９）には、キャップ層の側壁に不純物を導入する方法について記述してあり、キャップ層にリセスを形成してから、斜めイオン注入を行なうようにしている。
【００４３】
前記（１０）には、キャップ層の側壁に不純物を導入する他の方法について記述してあり、リセスの形成及びｎ⁺型領域の形成に用いたレジスト膜マスクの寸法を縮小して新たなマスクとしてイオン注入を行なうようにしている。
【００４４】
前記手段を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【００４５】
【発明の実施の形態】
図１は本発明に於ける１実施の形態を説明する為の半導体装置を表す要部切断側面図であり、図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４６】
図１に見られる半導体装置が、図５について説明した従来の半導体装置と相違する点は、キャップ層７などを貫通するリセス７Ａを形成し、表出されたキャップ層７の側壁にＳｉイオンなどを打ち込んで不純物導入領域９を形成したことにあり、次に、この半導体装置を製造する工程について説明する。
【００４７】
（１）ＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ）法を適用することに依り、基板１上にバッファ層２、チャネル層３、バリヤ層４、スペーサ層５、ストッパ層６、キャップ層７を積層形成する。
【００４８】
ここで、前記各半導体部分に関する主要なデータを例示すると次の通りである。
▲１▼ 基板１について
材料：半絶縁性ＧａＡｓ
▲２▼ バッファ層２について
材料：アンドープＧａＡｓ
厚さ：５０００〔Å〕
▲３▼ チャネル層３について
材料：ｎ−Ｉｎ_yＧａ_1-yＡｓ（ｙ＝０．２）
電子濃度：７．５×１０¹⁷〔cm^-3〕
厚さ：１５０〔Å〕
▲４▼ バリヤ層４について
材料：ｉ−Ａｌ_xＧａ_1-xＡｓ（ｘ＝０．５）
厚さ：３０〔Å〕
▲５▼ スペーサ層５について
材料：ｉ−ＧａＡｓ
厚さ：５０〔Å〕
▲６▼ ストッパ層６について
材料：ｉ−Ａｌ_xＧａ_1-xＡｓ（ｘ＝０．５）
厚さ：３０〔Å〕
▲７▼ キャップ層７について
材料：ｉ−ＧａＡｓ
厚さ：１５００〔Å〕
【００４９】
（２）リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、オーミック領域形成予定部分に開口をもつレジスト膜を形成する。
【００５０】
（３）イオン注入法を適用することに依り、前記工程（２）で形成したレジスト膜をマスクとし、イオン加速電圧を例えば１８０〔ｋｅＶ〕、ドーズ量を例えば４×１０¹³〔cm^-2〕としてＳｉイオンの打ち込みを行なってｎ⁺領域８を形成する。
【００５１】
（４）イオン注入マスクとして用いたレジスト膜を残した状態で、ＳｉＣｌ₄をエッチング・ガスとするドライ・エッチング法、及び、アンモニアをエッチャントとするウエット・エッチング法を適用することに依り、キャップ層７の表面からスペーサ層５の表面に達するリセス７Ａを形成する。
【００５２】
（５）リセス７Ａを形成した際にマスクとして用いたレジスト膜を残した状態で、イオン注入法を適用し、イオン加速電圧を４０〔ｋｅＶ〕、ドーズ量を２×１０¹²〔cm^-2〕とし、基板１をイオン源に対して約４５°傾けた状態でリセス７Ａ内に表出されている側壁にＳｉイオンの打ち込みを行なってから、更に基板１をイオン源に対して約１３５°傾けた状態でＳｉイオンの打ち込みを行なって不純物導入領域９を形成する。
【００５３】
（６）イオン注入マスク及びリセス形成マスクとして用いたレジスト膜を除去してから、温度を８５０〔℃〕、時間を１５〔秒〕として前記イオン注入されたＳｉの活性化熱処理を行なう。
【００５４】
（７）ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、全面に厚さが例えば３０００〔Å〕のＳｉＮからなる絶縁膜１０を形成する。
【００５５】
（８）リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをＳＦ₆とするドライ・エッチング法を適用することに依り、絶縁膜１０に於けるゲート電極形成予定部分のエッチングを行なって開口を形成する。
【００５６】
（９）引き続いて、エッチング・ガスをＳｉＣｌ₄とするドライ・エッチング法を適用することに依り、キャップ層７のエッチングを行なって開口を延伸する。
【００５７】
（１０）引き続いて、エッチャントをアンモニアとするウエット・エッチング法を適用することにより、ストッパ層６のエッチングを行ない開口を延伸する。
【００５８】
（１１）スパッタリング法を適用することに依り、厚さが例えば１０００〔Å〕のＷＳｉ膜を形成してから、真空蒸着法を適用することに依り、厚さが例えば５０００〔Å〕のＡｕ膜を積層形成する。
【００５９】
（１２）リソグラフィ技術に於けるレジスト・プロセス、及び、Ａｒイオンを用いたイオン・ミリング法を適用することに依り、ＷＳｉ／Ａｕ膜のイオン・ミリングを行なってゲート電極１１を形成する。尚、この場合、ゲート長は１〔μｍ〕とした。
【００６０】
（１３）リソグラフィ技術を適用することに依り、リセス７Ａ内の絶縁膜１０に於けるオーミック電極形成予定部分のエッチングを行なって、オーミック電極コンタクト用開口を形成する。
【００６１】
（１４）オーミック電極コンタクト用開口を形成した際のマスクとして用いたレジスト膜を残した状態で真空蒸着法を適用することに依り、厚さが例えば３００〔Å〕／４０００〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００６２】
（１５）リフト・オフ法を適用することに依り、ＡｕＧｅ／Ａｕ膜が被着されているレジスト膜を除去し、オーミック電極であるソース電極１２Ｓ及びドレイン電極１２Ｄを形成する。
【００６３】
前記工程（４）の後、酸素ガスを用いたドライ・エッチング法を適用することに依り、ｎ⁺領域８やリセス７Ａを形成した際のマスクとして用いたレジスト膜のパターンを例えば５０〔ｎｍ〕程度縮小してから、Ｓｉイオンの打ち込みを行なってリセス７Ａの側壁に不純物導入領域９を形成することもできる。
【００６４】
そのような手段を採った場合、Ｓｉイオンを注入する際、イオン源に対して基板を所要角度で傾けるなどの操作は不要になるから、イオン注入装置や製造工程を簡単化することができる。
【００６５】
前記各実施の形態では、各半導体部分の寸法、ドーピング濃度、ドーピング条件、製造プロセスなどを特定して説明したが、これに限定されないことは云うまでもない。
【００６６】
本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、キャリヤを通過させるチャネル層及びアンドープ化合物半導体からなるキャップ層が形成され、キャップ層に形成されたリセス内にあってチャネル層にキャリヤを注入するソース電極及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極がそれぞれ形成され、ソース電極とドレイン電極との間のキャップ層にゲート電極が埋め込まれ、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に不純物導入領域が形成されることが基本になっている。
【００６７】
前記構成を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【図面の簡単な説明】
【図１】本発明に於ける１実施の形態を説明する為の化合物半導体電界効果トランジスタを表す要部切断側面図である。
【図２】電界効果トランジスタに於ける最大ドレイン電流Ｉ_dmaxと閾値電圧Ｖ_thとの関係を表す線図である。
【図３】改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図４】改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図５】改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【符号の説明】
１基板
２バッファ層
３チャネル層
４バリヤ層
５スペーサ層
６ストッパ層
７キャップ層
７Ａリセス
８ｎ⁺領域
９不純物導入領域
１０絶縁膜
１１ゲート電極
１２Ｓソース電極
１２Ｄドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a process for the production of MESFET (metal semiconductor field effct transistor) and HEMT (high electron mobility transistor) compound semiconductor field effect transistor capacitor及 patron such.
[0002]
The compound semiconductor field effect transistor is often used in a high frequency band because of its good high-frequency operating characteristics. However, since the gate electrode is in contact with the channel, increasing the applied voltage to the gate electrode increases the leakage current. Becomes larger.
[0003]
Therefore, the voltage applied to the gate electrode is limited, and as a result, it is said that a large output cannot be taken out from this type of semiconductor device. Therefore, the present invention discloses a means for solving this problem. To do.
[0004]
[Prior art]
FIG. 3 is a fragmentary cutaway side view showing a field effect transistor for explaining the improved conventional example, and FIG. 4 is also a cutaway side view showing the main part of the field effect transistor for explaining the improved conventional example. FIG.
[0005]
In each figure, 1 is a substrate, 2 is a buffer layer, 3 is a channel layer, 4 is a barrier layer, 5 is a spacer layer, 6 is a stopper layer, 7 is a cap layer, 8 is an n ⁺ region, and 10 is an insulating film. , 11 is a gate electrode, 12S is a source electrode, and 12D is a drain electrode.
[0006]
3 and 4 is different from the field effect transistor shown in FIGS. 3 and 4 in that the conventional example of FIG. 3 forms an n ⁺ region 8 by ion implantation, and a source electrode 12S or a drain electrode 12D is formed ohmic in the n ⁺ region 8. In contrast to the contacted structure, the conventional example of FIG. 3 has a structure in which an ohmic contact is made by bringing the source electrode 12S and the drain electrode 12D as close to the channel layer 3 as possible.
[0007]
The improvement of each field effect transistor shown in the figure is that the barrier layer 4 is interposed between the channel layer 3 and the gate electrode 11 so as to eliminate the limitation of the voltage applied to the gate electrode 11. .
[0008]
By the way, in this field effect transistor, the source electrode 12S and the drain electrode 12D, which are ohmic electrodes, are in contact with the n ⁺ region 8 formed by ion implantation and reaching the channel layer 3 from the surface, or Since the source electrode 12 S and the drain electrode 12 D are deeply inserted so as to be close to the channel layer 3, the source electrode 12 S and the drain electrode 12 D and the gate electrode 11 are connected via the cap layer 7.
[0009]
Since the cap layer 7 is usually made of i-GaAs, its resistance value is relatively high. However, this is also a problem. If the distance between the electrodes is small, the impurity is not added. Current flows.
[0010]
Therefore, if the gate voltage is increased to induce a large amount of carriers in the channel layer 3, the leakage current between the gate and the source increases, so that the gate voltage that can be applied is limited, and a large output is obtained. It cannot be taken out.
[0011]
Therefore, attempts have been made to increase the distance between the gate and the source, but since the source resistance becomes high, proposals have been made to further improve this.
[0012]
FIG. 5 is a cutaway side view showing a main part of a field effect transistor for explaining a further improved conventional example. The same symbols as those used in FIGS. 3 and 4 represent the same parts or have the same meaning. Shall have.
[0013]
In the field effect transistor shown in FIG. 5, the source electrode 12S and the drain electrode 12D are formed in the recess 7A that penetrates the cap layer 7 and the like, and are not in direct contact with the periphery of the recess 7A. The current flowing between the sources is reduced.
[0014]
According to the configuration of the field effect transistor shown in FIG. 5, the problem of the increase in the distance between the gate and the source due to the leakage current between the gate and the source is solved, and the source resistance can be reduced by bringing both into close proximity. It became possible.
[0015]
By the way, in this field effect transistor, it is necessary to accurately align the n ⁺ region 8 and the recess 7A in order to fully exhibit the effect of the improvement. If this occurs, an increase in the leakage current between the gate and the source or an increase in the source resistance will be caused.
[0016]
There are several means for accurately matching the n ⁺ region 8 and the recess 7A. For example, the n ⁺ region 8 is formed by patterning in a recess process performed after the n ⁺ region 8 is formed. The patterning is repeated until the exact same region as the patterning can be patterned.
[0017]
However, this method is unsuitable for producing products because it requires too many man-hours.
[0018]
In addition, for example, there is a method of forming the n ⁺ region 8 and the recess 7A by one patterning. In this case, in a state where the recess 7A is formed, that is, in a state where a large unevenness is generated, Since heat treatment for activation is performed, defects increase due to stress, resulting in deterioration of transistor characteristics and a decrease in manufacturing yield.
[0019]
[Problems to be solved by the invention]
Ohmic electrode such as a source electrode and a drain electrode are formed in the in the recess in the cap layer, by simple means a compound semiconductor field effect transistor other anti structure that is connected to the gate electrode through the cap layer, moreover , So that it can be manufactured at a high yield rate.
[0020]
[Means for Solving the Problems]
In the present invention, it is fundamental to prevent an increase in carrier traps by introducing impurities into the side wall of the cap layer exposed in a recess for forming an ohmic electrode such as a source electrode and a drain electrode. Yes.
[0021]
From the above, in the compound semiconductor field effect transistor and the manufacturing method thereof according to the present invention,
(1)
A channel layer (for example, channel layer 3) that allows carriers to pass through, a cap layer (for example, cap layer 7) made of an undoped compound semiconductor formed on the channel layer, and a recess (for example, recess 7A) formed in the cap layer. A source electrode (for example, source electrode 12S) for injecting carriers into the channel layer, a drain electrode (for example, drain electrode 12D) for recovering carriers that have passed through the channel layer in the recess formed in the cap layer, Impurity introduction regions formed on the gate electrode (for example, the gate electrode 11) buried in the cap layer between the drain electrode and the side surface of the cap layer exposed in the recess and facing at least the gate electrode direction (For example, an impurity introduction region 9), or
[0022]
(2)
In the above (1), it is made of a material (for example, i-Al _0.5 Ga _0.5 As) that is interposed between the channel layer and the cap layer and has a larger energy band gap than the channel layer, and is displayed in the recess. A barrier layer (for example, the barrier layer 4) in which no carrier exists is provided immediately below the impurity introduction region formed on the side surface of the exposed cap layer, or
[0023]
In (2) , the material of the barrier layer is AlGaAs or InGaP, or
[0024]
( 4 )
In any one of the above (1) to (3) , the threshold voltage is set to −0.5 [V] or more, or
[0025]
(5)
In any one of the above (1) to (4), the material of the channel layer is GaAs or In _y Ga _1-y As (0 <y <0.3), and the material of the cap layer is Characterized by being GaAs, or
[0027]
( 6 )
In any one of the above (1) to ( 5 ), the carrier in the impurity introduction region formed on the side surface of the cap layer exposed in the recess is n-type, or ,
[0028]
( 7 )
In any one of the above (1) to ( 6 ), the electron concentration in the impurity introduction region formed on the side surface of the cap layer exposed in the recess is 1 × 10 ¹⁷ [cm ⁻³ ] to 5 × 10 ¹⁷ [cm ⁻³ ] , or
[0029]
( 8 )
In any one of the above (1) to ( 7 ), the width in the impurity introduction region formed on the side surface of the cap layer exposed in the recess is in the range of 30 [nm] to 100 [nm]. Characterized by or
[0030]
( 9 )
A step of stacking a semiconductor layer including at least a channel layer (for example, channel layer 3) and a cap layer (for example, cap layer 7) on a compound semiconductor substrate (for example, semiconductor substrate 1), a source region formation scheduled portion, and a drain region formation schedule Forming a recess (for example, recess 7A) by removing at least the cap layer in the portion, and an impurity introduction region (for example, an n ⁺ region) for making an ohmic contact with the semiconductor surface exposed at the bottom of the recess 8) and a step of forming an impurity introduction region (for example, impurity introduction region 9) on the side surface of the cap layer exposed in the recess by ion implantation from an oblique direction with respect to the compound semiconductor substrate. Or characterized by
[0031]
( 10 )
Forming a semiconductor layer including at least a channel layer and a cap layer on a compound semiconductor substrate; and forming a recess by removing at least the cap layer in a source region formation planned portion and a drain region formation planned portion; The step of forming an impurity introduction region for making an ohmic contact on the semiconductor surface exposed at the bottom of the recess by introducing the impurity using the etching mask at the time of forming the recess, and the formation of the recess and the ohmic contact・ The process of reducing the mask pattern used to form the impurity introduction region for making contact to expose the edge of the cap layer, and introducing the impurity into the edge of the exposed cap layer and displaying it in the recess. And a step of forming an impurity introduction region on the exposed side surface of the cap layer.
[0032]
The above (1) describes a configuration in which impurities are introduced into the side wall of the cap layer exposed in the recess, and in this way, it is possible to prevent an increase in carrier traps. The leakage current between the gate and the source is reduced, and the parasitic resistance is also reduced.
[0033]
In (2), a barrier layer is interposed between the channel layer and the gate electrode, and no carrier is introduced into the stopper layer or spacer layer immediately below the impurity introduction region formed on the side wall of the carrier layer. The configuration is described, and in this way, the gate forward breakdown voltage can be maintained high.
[0034]
The above (3) describes a structure in which the constituent materials of the compound semiconductor field effect transistor according to the present invention are limited, because the GaAs substrate on which many compound semiconductor field effect transistors are readily available at present. And the heterostructure required for the field effect transistor is caused by a request that there should be no large lattice mismatch with the GaAs substrate. The barrier layer needs to have a larger energy band gap than the channel layer, and is made of A1GaAs or InGaP because of the lattice mismatch limitation. However, a higher resistance material is desirable, and if the A1 composition is high High resistance is likely to occur.
[0035]
The above (4) describes a configuration in which the threshold voltage is set to −0.5 [V] or higher, because the field effect transistor according to the present invention can apply a high gate voltage. This is because it is effective when the maximum drain current I _dmax increases.
[0036]
That is, V _th ≧ − is particularly effective in a field effect transistor having a structure in which a source electrode and a drain electrode are formed in a recess that penetrates a cap layer and the like and does not directly contact the periphery of the recess. In the case of 0.5 [V], there is data for this.
[0037]
FIG. 2 is a diagram showing the relationship between the maximum drain current I _dmax and the threshold voltage V _th in the field effect transistor . The vertical axis shows the maximum drain current I _dmax and the horizontal axis shows the threshold voltage V _th . The characteristics of a field effect transistor having a structure in which a source electrode and a drain electrode are formed in a recess penetrating a cap layer and the like and are not in direct contact with the periphery of the recess. The line is a characteristic line of the field effect transistor in which the source electrode and the drain electrode are formed on the cap layer, and is expressed as a conventional example. When V _th <−0.5 [V], It can be seen that in any field effect transistor, the maximum drain current I _dmax is equal, but a difference occurs when V _th > −0.5 [V].
[0038]
In the above (5) , a configuration in which the constituent materials of the compound semiconductor field effect transistor according to the present invention are limited is described because the GaAs substrate on which many compound semiconductor field effect transistors are readily available at present. And the heterostructure required for the field effect transistor is caused by a request that there should be no large lattice mismatch with the GaAs substrate. The channel layer is GaAs or InGaAs (In composition 0.3 or less) . Caps layer comprises a can that can be highly resistive, and GaAs to the limitation of the lattice mismatch.
[0039]
The above ( 6 ) describes the configuration in which the carrier is limited to the n-type, because the electrons are trapped by defects in the group 3-5 group semiconductor in comparison with the holes. Since the present invention is easy, the present invention is particularly effective for an n-type carrier, but basically any of n-type and p-type carriers may be used.
[0040]
The above ( 7 ) describes a configuration that defines the amount of impurities introduced into the side wall of the cap layer. In the present invention, in order to exhibit the effect of preventing trap increase, 1 × 10 ¹⁷ [cm ⁻³ ] The above impurities are necessary, but if the amount of impurities is too large, the impurities are diffused to the outside of the region to which the impurities are to be added, leading to a decrease in the gate forward breakdown voltage. For this reason, the upper limit is set to 5 × 10 ¹⁷ [cm ⁻³ ] .
[0041]
In the above ( 8 ), the structure defining the width of the impurity introduction region formed on the side wall of the cap layer is described. In the present invention, in order to exhibit the trap increase preventing effect, 30 [nm] Width is required. In order to reduce the source resistance, it is desirable to shorten the distance between the source and the gate. However, if the width of the impurity introduction region is too wide, the contact with the gate electrode is caused. Therefore, the width of the impurity introduction region has an upper limit and is 100 [nm].
[0042]
The above ( 9 ) describes a method of introducing impurities into the side wall of the cap layer. After forming a recess in the cap layer, oblique ion implantation is performed.
[0043]
The above ( 10 ) describes another method for introducing an impurity into the side wall of the cap layer, and reduces the size of the resist film mask used for forming the recess and forming the n ⁺ -type region to provide a new mask. Ion implantation is performed as follows.
[0044]
By adopting the above means, a structure having a structure in which a high resistance layer is inserted between the channel and the gate electrode and the ohmic electrode is prevented from being connected to the gate electrode through the cap layer, trap less, less gate leakage current, the parasitic resistance less compound semiconductor field effect transistor easy simply, yet can be produced at a high yield rate.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cutaway side view showing a main part of a semiconductor device for explaining an embodiment of the present invention. The same symbols as those used in FIG. 5 represent the same parts or have the same meanings. Shall have.
[0046]
The semiconductor device shown in FIG. 1 is different from the conventional semiconductor device described with reference to FIG. 5 in that a recess 7A that penetrates the cap layer 7 and the like is formed, and Si ions or the like are formed on the exposed side wall of the cap layer 7. Next, a process for manufacturing the semiconductor device will be described.
[0047]
(1) A buffer layer 2, a channel layer 3, a barrier layer 4, a spacer layer 5, a stopper layer 6, and a cap layer 7 are stacked on the substrate 1 by applying a MOVPE (metalorganic vapor phase epitaxy) method.
[0048]
Here, main data relating to each of the semiconductor portions is exemplified as follows.
(1) Substrate 1 Material: Semi-insulating GaAs
(2) About buffer layer 2 Material: Undoped GaAs
Thickness: 5000 [Å]
(3) Material for channel layer 3: n-In _y Ga _{1 -y} As (y = 0.2)
Electron concentration: 7.5 × 10 ¹⁷ [cm ⁻³ ]
Thickness: 150 [Å]
▲ 4 ▼ material for the barrier layer _{_{4: i-Al x Ga 1}} -x As (x = 0.5)
Thickness: 30 [Å]
(5) Spacer layer 5 Material: i-GaAs
Thickness: 50 [Å]
(6) About stopper layer 6 Material: i-Al _x Ga _{1 -x} As (x = 0.5)
Thickness: 30 [Å]
(7) Cap layer 7 Material: i-GaAs
Thickness: 1500 [Å]
[0049]
(2) By applying a resist process in the lithography technique, a resist film having an opening in an ohmic region formation scheduled portion is formed.
[0050]
(3) By applying the ion implantation method, the resist film formed in the step (2) is used as a mask, the ion acceleration voltage is, for example, 180 [keV], and the dose is, for example, 4 × 10 ¹³ [cm ⁻² ]. As shown below, Si ions are implanted to form the n ⁺ region 8.
[0051]
(4) The cap layer by applying a dry etching method using SiCl ₄ as an etching gas and a wet etching method using ammonia as an etchant with the resist film used as an ion implantation mask left. A recess 7 A reaching the surface of the spacer layer 5 from the surface of 7 is formed.
[0052]
(5) With the resist film used as a mask remaining when the recess 7A is formed, an ion implantation method is applied, the ion acceleration voltage is 40 [keV], and the dose is 2 × 10 ¹² [cm ⁻² ]. Then, Si ions are implanted into the sidewall exposed in the recess 7A in a state where the substrate 1 is inclined by about 45 ° with respect to the ion source, and then the substrate 1 is further inclined by about 135 ° with respect to the ion source. In this state, an impurity introduction region 9 is formed by implanting Si ions.
[0053]
(6) After removing the resist film used as the ion implantation mask and the recess formation mask, activation heat treatment of the ion-implanted Si is performed at a temperature of 850 ° C. and a time of 15 seconds.
[0054]
(7) By applying a CVD (Chemical Vapor Deposition) method, the insulating film 10 made of SiN having a thickness of, for example, 3000 [Å] is formed on the entire surface.
[0055]
(8) By applying a resist process in lithography technology and a dry etching method in which the etching gas is SF ₆ , the gate electrode formation scheduled portion in the insulating film 10 is etched and opened. Form.
[0056]
(9) Subsequently, the cap layer 7 is etched to extend the opening by applying a dry etching method in which the etching gas is SiCl ₄ .
[0057]
(10) Subsequently, by applying a wet etching method using ammonia as an etchant, the stopper layer 6 is etched to extend the opening.
[0058]
(11) An Au film having a thickness of, for example, 5000 [Å] by forming a WSi film having a thickness of, for example, 1000 [Å] by applying a sputtering method, and then applying a vacuum deposition method. Are stacked.
[0059]
(12) The gate electrode 11 is formed by performing ion milling of the WSi / Au film by applying a resist process in lithography technology and an ion milling method using Ar ions. In this case, the gate length is 1 [μm].
[0060]
(13) By applying the lithography technique, the ohmic electrode formation scheduled portion in the insulating film 10 in the recess 7A is etched to form an ohmic electrode contact opening.
[0061]
(14) By applying the vacuum deposition method while leaving the resist film used as a mask when the ohmic electrode contact opening is formed, a thickness of, for example, 300 [Å] / 4000 [Å] AuGe / An Au film is formed.
[0062]
(15) By applying the lift-off method, the resist film to which the AuGe / Au film is deposited is removed, and the source electrode 12S and the drain electrode 12D which are ohmic electrodes are formed.
[0063]
After the step (4), by applying a dry etching method using oxygen gas, the pattern of the resist film used as a mask when forming the n ⁺ region 8 and the recess 7A is, for example, 50 nm. The impurity introduction region 9 can also be formed on the side wall of the recess 7A by performing Si ion implantation after being reduced to some extent.
[0064]
When such a means is adopted, an operation such as inclining the substrate at a required angle with respect to the ion source is not required when Si ions are implanted, so that the ion implantation apparatus and the manufacturing process can be simplified.
[0065]
In each of the above embodiments, the dimensions, doping concentration, doping conditions, manufacturing process, etc. of each semiconductor portion have been specified and described, but it goes without saying that the present invention is not limited to this.
[0066]
In the compound semiconductor field effect transistor and the manufacturing method thereof according to the present invention, a channel layer that allows carriers to pass through and a cap layer made of an undoped compound semiconductor are formed, and the channel layer is formed in a recess formed in the cap layer. A source electrode for injecting carriers and a drain electrode for collecting carriers that have passed through the channel layer in the recess formed in the cap layer are formed, and a gate electrode is embedded in the cap layer between the source electrode and the drain electrode. Basically, the impurity introduction region is formed on at least the surface facing the gate electrode direction among the side surfaces of the cap layer exposed in the recess.
[0067]
By adopting the above-described configuration, a high resistance layer is interposed between the channel and the gate electrode, and the ohmic electrode is prevented from being connected to the gate electrode via the cap layer. trap less, less gate leakage current, easily parasitic resistance is small compound semiconductor field effect transistor data, moreover, can be produced at a high yield rate.
[Brief description of the drawings]
FIG. 1 is a cutaway side view of a main part showing a compound semiconductor field effect transistor for explaining one embodiment of the present invention.
FIG. 2 is a diagram showing a relationship between a maximum drain current I _dmax and a threshold voltage V _{th in a} field effect transistor.
FIG. 3 is a cutaway side view showing a main part of a field effect transistor for explaining an improved conventional example.
FIG. 4 is a cut-away side view of a main part showing a field effect transistor for explaining an improved conventional example.
5 is a main part sectional side view showing a field effect transistor for explaining the conventional example are improvements.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Substrate 2 Buffer layer 3 Channel layer 4 Barrier layer 5 Spacer layer 6 Stopper layer 7 Cap layer 7A Recess 8 n ⁺ region 9 Impurity introduction region 10 Insulating film 11 Gate electrode 12S Source electrode 12D Drain electrode

Claims

A channel layer for allowing carriers to pass therethrough and a cap layer made of an undoped compound semiconductor formed on the channel layer;
A source electrode that injects carriers into the channel layer in the recess formed in the cap layer, and a drain electrode that recovers carriers that have passed through the channel layer in the recess formed in the cap layer;
A gate electrode embedded in the cap layer between the source electrode and the drain electrode;
A compound semiconductor field effect transistor comprising: an impurity introduction region formed on at least a surface facing the gate electrode direction among the side surfaces of the cap layer exposed in the recess.

The carrier layer is interposed between the channel layer and the cap layer and is made of a material having a larger energy band gap than the channel layer and is formed immediately below the impurity introduction region formed on the side of the cap layer exposed in the recess. 2. The compound semiconductor field effect transistor according to claim 1, further comprising a barrier layer in which no is present.

The material of the barrier layer is AlGaAs or InGaP
The compound semiconductor field effect transistor according to claim 2.

A compound semiconductor field effect transistor of any one of claims 1 to 3, characterized in that the darkness value voltage to -0.5 [V] or more.

The material of the channel layer is GaAs or In _y Ga _1-y As (0 <y <0.3), and the material of the cap layer is GaAs. 2. The compound semiconductor field effect transistor according to 1.

A compound semiconductor field effect transistor of any one of claims 1 to 5, characterized in that in the carrier in the impurity introducing region formed on exposed by a cap layer side into the recess is an n-type.

The electron concentration in the impurity introduction region formed on the side surface of the cap layer exposed in the recess is in the range of 1 × 10 ¹⁷ [cm ⁻³ ] to 5 × 10 ¹⁷ [cm ⁻³ ]. a compound semiconductor field effect transistor of any stated one of claims 1 to 6.

Any one of claims 1 to 7 that put the impurity introducing region formed on exposed by a cap layer side into the recess width is characterized in that in the range of 30 [nm] to 100 [nm] Compound semiconductor field effect transistor.

Forming a semiconductor layer including at least a channel layer and a cap layer on a compound semiconductor substrate; and
Forming a recess by removing at least the cap layer in the source region formation scheduled portion and the drain region formation scheduled portion;
Forming an impurity introduction region for making ohmic contact with the semiconductor surface exposed at the bottom of the recess;
And a step of forming an impurity introduction region on the side surface of the cap layer exposed in the recess by ion implantation from an oblique direction with respect to the compound semiconductor substrate. .

Forming a semiconductor layer including at least a channel layer and a cap layer on a compound semiconductor substrate; and
Forming a recess by removing at least the cap layer in the source region formation scheduled portion and the drain region formation scheduled portion;
Forming an impurity introduction region for making an ohmic contact on the semiconductor surface exposed to the bottom of the recess by introducing an impurity using an etching mask at the time of forming the recess;
Reducing the mask pattern used for forming the recess and forming the impurity introduction region for making ohmic contact to expose the edge of the cap layer;
And a step of forming an impurity introduction region on a side surface of the cap layer exposed in the recess by introducing an impurity into the edge of the exposed cap layer. Method.