JP4109413B2

JP4109413B2 - Manufacturing method of substrate device

Info

Publication number: JP4109413B2
Application number: JP2000377695A
Authority: JP
Inventors: 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-12-12
Filing date: 2000-12-12
Publication date: 2008-07-02
Anticipated expiration: 2020-12-12
Also published as: JP2002182238A

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に、データ線、走査線、容量線等の各種配線や、薄膜トランジスタ（以下適宜、ＴＦＴ（Thin Film Transistor）と称す）、薄膜ダイオード（以下適宜、ＴＦＤ（Thin Film Diode）と称す）等の各種画素スイッチング素子や、画素電極、容量電極等の各種電極などが形成されたアクティブマトリクス駆動方式の液晶装置等の電気光学装置及びその製造方法の技術分野に属し、より具体的には、基板上に各種配線、各種電子素子、各種電極などが形成された電気光学装置の基板装置及びその製造方法の技術分野に属する。
【０００２】
【背景技術】
この種の電気光学装置では、基板上に、データ線、走査線、容量線等の各種配線、ＴＦＴ、ＴＦＤ等の各種電子素子、画素電極などが層間絶縁膜を介して積層形成される。従って、これらの配線や素子の存在に起因して、層間絶縁膜を介してそれらの上方に位置する画素電極の下地表面に凹凸が生じる。この結果、係る凹凸により画素電極に面する液晶の配向不良等の動作不良が生じ、光抜けによるコントラスト比の低下等の画像不良に繋がる。このため、ＴＦＴアレイ基板や対向基板を平面的に見て各種配線や各種素子を覆い隠すようにストライプ状や格子状の遮光膜を設けるのが一般的である。但し、表示画像を明るくするという当該電気光学装置の技術分野における基本的な要請に応えるためには、このように遮光膜で隠す領域を少しでも小さくすることが重要となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の電気光学装置では、例えばＴＦＴのソース側とデータ線との電気的な接続や、ＴＦＴのドレイン側と画素電極との電気的な接続は夫々、層間絶縁膜に開孔された一つのコンタクトホールを介してなされたり、或いは中継層を中継して複数のコンタクトホールを介してなされる。このため、平坦化処理を行なっても、コンタクトホールが開孔された周囲には、画素電極の下地表面に凹凸が生じてしまい、前述の如くコントラスト比の低下等の画像不良に繋がるという問題点がある。
【０００４】
本発明は上記問題点に鑑みなされたものであり、基板上で積層構造をなし且つ相互に層間絶縁される配線、電極、素子等の間が、接続個所及びその周辺における当該積層構造の上層に凹凸が殆ど生じないように相互に接続されており、しかも比較的容易に製造可能な電気光学装置及びその製造方法並びに基板装置及びその製造方法を提供することを課題とする。
【０００５】
【課題を解決するための手段】
本発明の基板装置の製造方法は、基板上に、エッチングによるパターニングを施して部分的に溝部を形成するとともに前記溝部内にエッチングせずに凸部として残す領域を形成する工程と、前記溝部にスイッチング素子を形成するとともに、前記凸部の上方に前記スイッチング素子のソース・ドレイン領域の一方が下方側接続部として位置し、前記スイッチング素子のソース・ドレイン領域の他方が溝部に位置するように前記スイッチング素子を形成する工程と、前記スイッチング素子の上方に第１層間絶縁膜を形成する工程と、前記溝部に対向する個所において前記第１層間絶縁膜に設けたコンタクトホールを介して前記スイッチング素子のソース・ドレイン領域の他方と電気的に接続するように前記第１層間絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜の上方に第２層間絶縁膜を形成する工程と、前記凸部に対向する個所において前記第１及び第２層間絶縁膜を除去して前記下方側接続部を露出させる工程と、前記露出した下方側接続部上に前記スイッチング素子のソース・ドレイン領域の一方と電気的に接続をとる第２導電膜の上方側接続部が位置するように、前記第２導電膜を前記第２層間絶縁膜上に形成して、前記凸部に対向する個所において、前記下方側接続部と前記上方側接続部とを電気的に接続する工程と、を含むことを特徴とする基板装置の製造方法。また、本発明の基板装置の製造方法の他の態様では、基板上に、エッチングによるパターニングを施して部分的に溝部を形成するとともに前記溝部内にエッチングせずに凸部として残す領域を形成する工程と、前記溝部にスイッチング素子を形成する工程と、前記スイッチング素子の上方に第１層間絶縁膜を形成する工程と、前記溝部に対向する個所において前記第１層間絶縁膜に設けたコンタクトホールを介して前記スイッチング素子と電気的に接続するように前記第１層間絶縁膜上に第１導電膜を形成するとともに、前記凸部の上方に前記第１導電膜の下方側接続部が位置するように前記第１導電膜を形成する工程と、前記第１導電膜の上方に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の上方に第３層間絶縁膜を形成する工程と、前記凸部に対向する個所において前記第２及び第３層間絶縁膜を除去して前記下方側接続部を露出させる工程と、前記露出した下方側接続部上に前記第１導電膜と電気的に接続をとる第３導電膜の上方側接続部が位置するように、前記第３導電膜を前記第３層間絶縁膜上に形成して、前記凸部に対向する個所において、前記下方側接続部と前記上方側接続部とを電気的に接続する工程と、を含むことを特徴とする
本発明の電気光学装置は上記課題を解決するために、一対の第１及び第２基板間に電気光学物質が挟持されてなり、前記第１基板上に、画素電極と、該画素電極に接続されたスイッチング素子と、該スイッチング素子に接続された配線と、前記画素電極、前記スイッチング素子及び前記配線間に形成された層間絶縁膜と、前記画素電極、前記スイッチング素子及び前記配線間で、電気的に接続された接続部とを備えており、前記第１基板の前記接続部の少なくとも１つの領域に凸部が形成されてなり、前記凸部で前記接続部の下方側接続部は隆起され、前記下方側接続部上の前記層間絶縁膜は除去されて上方側接続部と電気的に接続されている。
【０００６】
本発明の電気光学装置によれば、基板上に備えられておりデータ線、走査線等の配線に接続されたＴＦＴ、ＴＦＤ等のスイッチング素子により、画素電極をスイッチング制御することで、アクティブマトリクス駆動方式の駆動を行える。このような画素電極及びスイッチング素子の間や、配線及びスイッチング素子の間は、層間絶縁膜により層間絶縁されている。そして特に、層間絶縁膜が第１基板上に形成された凸部に対向する個所において除去されて、画素電極及びスイッチング素子の間や、配線及びスイッチング素子の間は、電気的に接続されている。
【０００７】
従って、層間絶縁膜が凸部に対向する個所において平坦化されることで除去されていれば、画素電極及びスイッチング素子の間の接続個所及びその周辺や、配線及びスイッチング素子の間の接続個所及びその周辺における画素電極の下地表面は平坦化されることになる。或いは、層間絶縁膜が凸部に対向する個所においてコンタクトホールが開孔されることで除去されていれば、凸部の高さに応じてコンタクトホールの深度が浅くて済むので、このような凸部が存在しない場合と比較して、当該接続個所及びその周辺における画素電極の下地表面に生じる凹凸は低減されることになる。しかも、本発明によるこのような効果は、第１基板に凸部を形成すれば得られるものであり、比較的簡単に実施可能である。
【０００８】
これらの結果、画素電極の下地表面における凹凸に起因した、液晶の配向不良等の動作不良を低減でき、最終的には、コントラスト比の低下等の画像不良を低減できる。
【０００９】
本発明の電気光学装置の一態様では、前記層間縁膜は、前記凸部に対向する個所においてＣＭＰ処理により除去されている。
【００１０】
この態様によれば、層間絶縁膜は、ＣＭＰ処理により平坦化されることで除去されているので、接続個所及びその周辺における画素電極の下地表面を、極めて良好に平坦化できる。
【００１１】
或いは本発明の電気光学装置の他の態様では、前記層間絶縁膜は、前記凸部に対向する個所においてコンタクトホールを開孔することにより除去されている。
【００１２】
この態様によれば、層間絶縁膜は、コンタクトホールが開孔されることで除去されているので、凸部の高さに応じてコンタクトホール及びその周辺における画素電極の下地表面に生じる凹凸を低減できる。
【００１３】
本発明の電気光学装置の他の態様では、前記画素電極及び前記スイッチング素子の間が中継層を中継して電気的に接続されており、前記層間絶縁膜が前記凸部に対向する個所において除去されて、前記画素電極と前記中継層との間及び前記スイッチング素子と前記中継層との間のうち少なくとも一方が電気的に接続されている。
【００１４】
この態様によれば、画素電極及びスイッチング素子の間は、中継層を中継して電気的に接続されている。このため、画素電極及びスイッチング素子の層間距離が長い場合にも、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ両者間を接続できる。そして特に、層間絶縁膜が前記凸部に対向する個所において除去されて、画素電極及び中継層の間や、スイッチング素子及び中継層の間が、電気的に接続されている。従って、画素電極及び中継層の間の接続個所及びその周辺や、スイッチング素子及び中継層の間の接続個所及びその周辺における画素電極の下地表面に生じる凹凸を低減できる。
【００１５】
尚、中継層を介さずに画素電極及びスイッチング素子間を直接接続してもよいことは言うまでもない。また、画素電極及びスイッチング素子の間に代えて又は加えて、データ線等の配線及びスイッチング素子の間が、中継層を中継して電気的に接続されるように構成してもよい。
【００１６】
本発明の電気光学装置の他の態様では、前記凸部の高さと前記層間絶縁膜の膜厚とは、略等しい。
【００１７】
このように構成すれば、ＣＭＰ処理により平坦化することで層間絶縁膜を除去する場合には、凸部に応じて盛り上がった層間絶縁膜部分を研磨除去すれば、スイッチング素子の接続用部分を層間絶縁膜から露出させることができる。或いは、コンタクトホールを開孔することで層間絶縁膜を除去する場合には、凸部の周囲で盛り上がっていない層間絶縁膜部分の表面の高さになるまで開孔すれば、スイッチング素子の接続用部分を層間絶縁膜から露出させることができる。従って、簡単にして画素電極の下地表面の凹凸を非常に低減でき、且つ接続個所における信頼性を高められる。
【００１８】
本発明の電気光学装置の他の態様では、前記凸部は、前記第１基板の一部として形成されている。
【００１９】
この態様によれば、第１基板の一部として形成された凸部により、その上方における接続個所及びその周辺における画素電極の下地表面を、平坦化できる。特に、第１基板に対するフォトリソグラフィ、エッチング等により、このような構成は比較的簡単に実現可能である。
【００２０】
この態様では、前記第１基板には、前記配線及び前記スイッチング素子が前記層間絶縁膜を介して少なくとも部分的に埋め込まれる溝が掘られており、前記凸部は、前記溝が掘られないことにより形成されてもよい。
【００２１】
このように構成すれば、配線及びスイッチング素子を溝に埋め込むことにより、これらの上方に位置する画素電極の下地表面を平坦化でき、その凹凸に起因する液晶の配向不良等の動作不良をより低減できる。しかも、凸部は、このような溝が掘られないことにより形成されるので、第１基板に対する例えば、フォトリソグラフィ、エッチング等により、これらの溝及び凸部を一括して形成できるので、当該電気光学装置の積層構造及び製造プロセスを簡略化する上で大変有利である。この場合例えば、凸部は平面的に見て周囲を溝で囲まれた島状領域に形成される。
【００２２】
或いは本発明の電気光学装置の他の態様では、前記凸部は、前記第１基板上に設けられた島状部材から形成されている。
【００２３】
この態様によれば、島状部材から形成された凸部により、その上方における接続個所及びその周辺における画素電極の下地表面を、平坦化できる。このような島状部材は、例えば、所定膜厚を持つ島状の膜片からなり、他の遮光膜、誘電体膜、半導体層、配線用の導電膜等と同一膜を利用してもよいし、専用の膜から別途追加形成してもよい。
【００２４】
本発明の電気光学装置の他の態様では、前記凸部は、テーパを持つ。
【００２５】
この態様によれば、凸部は、テーパを持つので、凸部の上方に形成されるスイッチング素子の接続用部分を構成する導電膜、中継層等の凸部に係る側壁への付き回りが良くなる。このため、接続不良が発生し難くなるので、装置信頼性を向上できる。
【００２６】
本発明の電気光学装置の他の態様では、前記スイッチング素子の下方に積層された下地絶縁膜を更に備えており、前記凸部は、前記基板に代えて又は加えて前記下地絶縁膜に形成されている。
【００２７】
この態様によれば、基板に代えて又は加えて、基板上の下地絶縁膜に形成された凸部によって、その上方における接続個所及びその周辺における画素電極の下地表面を、平坦化できる。
【００２８】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の電気光学装置（その各種態様を含む）を製造する電気光学装置の製造方法であって、前記第１基板に前記凸部を形成する工程と、前記凸部の上方に前記スイッチング素子の下方側接続部が位置するように前記スイッチング素子を形成する工程と、前記スイッチング素子の上方に前記層間絶縁膜を形成する工程と、前記凸部に対向する個所において前記層間絶縁膜を除去して、前記下方側接続部を露出させる工程と、前記露出した下方側接続部上に前記配線又は前記画素電極の上方側接続部が位置するように、前記層間絶縁膜上に前記配線又は前記画素電極を形成する工程とを備える。
【００２９】
本発明の電気光学装置の製造方法によれば、上述の如く接続個所及びその周辺における画素電極の下地表面に生じる凹凸が低減された本発明の電気光学装置（その各種態様を含む）を、先ず第１基板に凸部を形成し、その後これに応じて盛り上がった層間絶縁膜部分を除去するという比較的簡単な工程を用いて製造できる。
【００３０】
本発明の電気光学装置の製造方法の一態様では、前記露出させる工程は、ＣＭＰ（化学的機械研磨）処理により前記層間絶縁膜を平坦化することにより、前記下方側接続部を露出させる。
【００３１】
この態様によれば、上述の如く接続個所及びその周辺における画素電極の下地表面が極めて良好に平坦化された本発明の電気光学装置を、先ず第１基板に凸部を形成し、その後これに応じて盛り上がった層間絶縁膜部分をＣＭＰ処理により平坦化するという比較的簡単な工程を用いて製造できる。
【００３２】
本発明の電気光学装置の製造方法の他の態様では、前記凸部を形成する工程は、前記第１基板を前記凸部を残すようにエッチングすると共に前記配線及び前記スイッチング素子が前記層間絶縁膜を介して少なくとも部分的に埋め込まれる溝を形成するエッチング工程を含む。
【００３３】
この態様によれば、接続個所やその周辺のみならず、配線やスイッチング素子の上方における画素電極の下地表面が良好に平坦化された本発明の電気光学装置を製造できる。しかも、第１基板に対するエッチングにより、これらの溝及び凸部を一括して形成できるので、製造工程の簡略化を図る上で大変有利である。例えば、本発明の如く基板に凸部を形成しないものの、平坦化のために配線やスイッチング素子を埋め込む溝を掘る工程を含む製造方法と比べると、工程数の増加は無くて済む。
【００３４】
本発明の基板装置は上記課題を解決するために、前記基板上に、第１平面パターンを有する第１導電膜と、該第１導電膜上に積層された層間絶縁膜と、該層間絶縁膜上に形成されており第２平面パターンを有する第２導電膜とを備えており、前記基板に凸部が形成されており、前記層間絶縁膜が前記凸部に対向する個所において平坦化されることで除去されて、前記第１導電膜と前記第２導電膜との間が電気的に接続されている。
【００３５】
本発明の基板装置によれば、基板上において相互に層間絶縁された第１平面パターンを有する第１導電膜と第２平面パターンを有する第２導電膜とから、各種の電子素子、配線、接続部等が作り込まれ、半導体回路装置、電気光学装置に係る素子アレイ基板装置等の基板装置が構築される。ここで特に、層間絶縁膜が凸部に対向する個所において平坦化されることで除去されて、積層構造をなし且つ相互に層間絶縁される第１導電膜と第２導電膜との間が電気的に接続されている。従って、これら第１導電膜及び第２導電膜の間の接続個所及びその周辺における積層構造の上層は平坦化されることになる。しかも、本発明によるこのような効果は、基板に凸部を形成すれば得られるものであり、比較的簡単に実施可能である。
【００３６】
これらの結果、基板上の積層構造の上層における平坦化が何らかの利益をもたらす半導体回路装置、素子アレイ基板装置等の基板装置に本発明は好適に適用される。
【００３７】
本発明の基板装置の製造方法は上記課題を解決するために、上述した本発明の基板装置を製造する基板装置の製造方法であって、前記基板に前記凸部を形成する工程と、前記凸部の上方に前記第１導電膜の下方側接続部が位置するように前記第１導電膜を形成する工程と、前記第１導電膜の上方に前記層間絶縁膜を形成する工程と、前記凸部に対向する個所において前記層間絶縁膜を平坦化することで除去して、前記下方側接続部を露出させる工程と、前記露出した下方側接続部上に前記第２導電膜の上方側接続部が位置するように、前記層間絶縁膜上に前記第２導電膜を形成する工程とを備える。
【００３８】
本発明の基板装置の製造方法によれば、上述の如く接続個所及びその周辺における積層構造の上層に生じる凹凸が低減された本発明の基板装置を、先ず第１基板に凸部を形成し、その後これに応じて盛り上がった層間絶縁膜部分を平坦化することで除去するという比較的簡単な工程を用いて製造できる。
【００３９】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を液晶装置に適用したものである。
【００４１】
（第１実施形態の電気光学装置）
先ず本発明の第１実施形態の電気光学装置について、図１から図５を参照して説明する。図１は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図２は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図３は、図２のＡ−Ａ’断面図であり、図４は、図２のＢ−Ｂ’断面図であり、図５は、図２のＣ−Ｃ’断面図である。尚、図３から図５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４２】
図１において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９aをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。蓄積容量７０は、ＴＦＴ３０のドレインから延設された画素電位側容量電極と容量線３００の一部からなる固定電位側容量電極との間に誘電体膜を介して形成される。
【００４３】
図２において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。
【００４４】
また、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００４５】
図２から図５に示すように、容量線３００は、蓄積容量７０の固定電位側容量電極としての機能の他、ＴＦＴ３０の上側において入射光からＴＦＴ３０を遮光する遮光層としての機能を持たせても良い。これにより、ＴＦＴアレイ基板１０上での内蔵遮光が実現できるため、対向基板２０上の遮光膜を省くことができる。そして、ＴＦＴアレイ基板１０と対向基板２０の貼り合わせズレが生じても光が透過する領域は変化しないため、透過率のばらつきのない液晶装置を実現することができる。
【００４６】
他方、容量線３００に対して、誘電体膜７５を介して対向配置される中継層７１は、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持ち、更に蓄積容量７０の画素電位側容量電極としての機能を持つ。
【００４７】
本実施形態では、蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての中継層７１と、固定電位側容量電極としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００４８】
容量線３００は図２に示すように平面的に見て、走査線３ａに沿ってストライプ状に伸びる本線部分を含み、この本線部分からＴＦＴ３０に重なる個所が上下に突出している。そして、縦方向に夫々伸びるデータ線６ａと横方向に夫々伸びる容量線３００とが交差する領域に、ＴＦＴアレイ基板１０上におけるＴＦＴ３０が配置されている。そして、このように相交差するデータ線６ａと容量線３００とにより、平面的に見て格子状の遮光層が構成されており、各画素の開口領域を規定している。
【００４９】
他方、ＴＦＴアレイ基板１０上におけるＴＦＴ３０の下側には、図２中太線で示した下側遮光膜１１ａが格子状に設けられている。
【００５０】
これらの遮光層の一例を構成する容量線３００及び下側遮光膜１１ａは夫々、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。ここでは特に容量線３００については、導電性のポリシリコン膜等からなる第１膜と高融点金属を含む金属シリサイド膜等からなる第２膜とが積層された多層構造を持つように構成してもよい。この場合、ＴＦＴ３０側の第１膜は、光吸収層としての機能を持ち、当該電気光学装置内で発生する内面反射光や多重反射光を吸収除去できる。
【００５１】
また図４及び図５において、容量電極としての中継層７１と容量線３００との間に配置される誘電体膜７５は、例えば膜厚２００ｎｍ以下の薄いＨＴＯ膜、ＬＴＯ膜等の酸化シリコン膜、窒化酸化膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄い程良い。
【００５２】
図３から図５に示すように、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。
【００５３】
ＴＦＴアレイ基板１０には、図２中右下がりの斜線領域において、格子状の溝１０ｃｖが掘られている。走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子等は、この溝１０ｃｖ内に埋め込まれている。これにより、配線、素子等が存在する領域と存在しない領域との間における段差が緩和されており、最終的には段差に起因した液晶の配向不良等の画像不良を低減できる。
【００５４】
図５において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００５５】
走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール６０１及び高濃度ドレイン領域１ｅへ通じるコンタクトホール６０３が各々開孔された第１層間絶縁膜４１が形成されている。
【００５６】
図４に示すように、第１層間絶縁膜４１上には、中継層７１及び容量線３００からなる蓄積容量７０が形成されており、これらの上には、中継層７１へ通じるコンタクトホール６０２が開孔された第２層間絶縁膜４２が形成されている。
【００５７】
尚、本実施形態では、第１層間絶縁膜４１に対しては、１０００℃の焼成を行うことにより、半導体層１ａや走査線３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。他方、第２層間絶縁膜４２に対しては、このような焼成を行わないことにより、容量線３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００５８】
第２層間絶縁膜４２上にはデータ線６ａが形成されており、これらの上には、中継層７１へ通じるコンタクトホール６０２が開孔された第３層間絶縁膜４３が形成されている。画素電極９ａは、このように構成された第３層間絶縁膜４３の上面に設けられている。特に、コンタクトホール６０１及び６０２の開孔領域付近における第３層間絶縁膜４３は、その表面の凹凸が、後述するように、凸部５０１及び５０２の存在により低減されている。
【００５９】
図２及び図３に示すように、半導体層１ａの高濃度ソース領域１ｄとデータ線６ａとを接続するコンタクトホール６０１の開孔領域には、溝１０ｃｖを局所的に形成しないことにより、基板１０の表面に島状の凸部５０１が形成されている。この凸部５０１の存在により、その上に積層された下側遮光膜１１ａ、下地絶縁膜１２及び半導体層１ａが盛り上げられている。そして、このように盛り上げられた半導体層１ａの高濃度ソース領域１ｄがコンタクトホール６０１の底に露出し、この露出した高濃度ソース領域１ｄの上面と、この領域におけるデータ線６ａの下面とが接触するように構成されている（図３参照）。すなわち、コンタクトホール６０１は第２層間絶縁膜４２、誘電体膜７５、第１層間絶縁膜４１、ゲート絶縁膜２に開孔している。
【００６０】
従って、凸部５０１の高さに応じてコンタクトホール６０１の深度が浅くて済むので、このような凸部５０１が存在しない場合と比較して、当該接続個所及びその周辺における画素電極９ａの下地表面に生じる凹凸は低減される（図３参照）。しかも、このような凸部５０１は、ＴＦＴアレイ基板１０に溝１０ｃｖを局所的に形成しないことにより簡単に形成できる。
【００６１】
また、図２及び図４に示すように、中継層７１と画素電極９ａとを接続するコンタクトホール６０２の開孔領域には、溝１０ｃｖを局所的に形成しないことにより、ＴＦＴアレイ基板１０の表面に島状の凸部５０２が形成されている。この凸部５０２の存在により、その上に積層された下側遮光膜１１ａ、下地絶縁膜１２、第１層間絶縁膜４１及び中継層７１が盛り上げられている。そして、このように盛り上げられた中継層７１がコンタクトホール６０２の底に露出し、この露出した中継層７１の上面と、この領域における画素電極９ａの下面とが接触するように構成されている（図４参照）。すなわち、コンタクトホール６０２は第３層間絶縁膜４３、第２層間絶縁膜４２、誘電体膜７５に開孔している。
【００６２】
従って、凸部５０２の高さに応じてコンタクトホール６０２の深度が浅くて済むので、このような凸部５０２が存在しない場合と比較して、当該接続個所及びその周辺における画素電極９ａの下地表面に生じる凹凸は低減される（図４参照）。しかも、このような凸部５０２は、ＴＦＴアレイ基板１０に溝１０ｃｖを局所的に形成しないことにより簡単に形成できる。
【００６３】
しかも、本実施形態では、凸部５０１及び５０２には、夫々テーパが形成されており、これに応じてコンタクトホール６０１及び６０２は夫々、テーパを持つ（図３及び図４参照）。このため、コンタクトホール６０１の側壁におけるデータ線６ａ或いはコンタクトホール６０２の側壁における画素電極９ａの側壁への付き回りが良くなるため、良好に電気的な接続が実現できる。
【００６４】
なお、コンタクトホール６０１及び６０２の形成時に半導体層１ａの高濃度ソース領域１ｄや中継層７１が除去されても、その除去された周囲の高濃度ソース領域１ｄや中継層７１と、データ線６ａや画素電極９ａと導通を図ることができれば良い。
【００６５】
図２及び図５に示すように、半導体層１ａの高濃度ドレイン領域１ｅと中継層７１とを接続するコンタクトホール６０３については、その開孔領域における基板１０には、凸部を形成していない。これは、コンタクトホール６０３の深度は、第１層間絶縁膜４１のみの層厚にほぼ等しく、コンタクトホール６０１及び６０２と比較して、深度が浅いため凸部を形成しなくても当該コンタクトホールによる接続を比較的簡単に構築できるためである。但し、コンタクトホール６０３を、上述したコンタクトホール６０１又は６０２の如く、基板１０に形成した凸部上に開孔することは可能である。
【００６６】
このように中継層７１を利用すれば、高濃度ドレイン領域１ｅ及び画素電極９ａ間の層間距離が例えば２０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つ以上の直列なコンタクトホール６０３及び６０２で両者間を良好に接続でき、画素開口率を高めることが可能となり、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。
【００６７】
図２において、容量線３００は、走査線３ａに沿って画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。係る定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路（後述する）や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路（後述する）に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１１ａについても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線３００と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００６８】
図３から図５に示すように、ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、第３層間絶縁膜４３を介してラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００６９】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００７０】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。このような構成を採ることで、前述の如く遮光層を構成する容量線３００及びデータ線６ａと共に当該対向基板２０上の遮光膜により、対向基板２０側からの入射光がチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを、より確実に阻止できる。更に、このような対向基板２０上の遮光膜は、少なくとも入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。尚、このように対向基板２０上の遮光膜は好ましくは、平面的に見て容量線３００とデータ線６ａとからなる遮光層の内側に位置するように形成する。これにより、対向基板２０上の遮光膜により、各画素の開口率を低めることなく、このような遮光及び温度上昇防止の効果が得られる。
【００７１】
このように構成された、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。
【００７２】
更に、画素スイッチング用ＴＦＴ３０の下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性が変化するのを防止する機能を有する。
【００７３】
以上のように構成された本実施形態によれば、対向基板２０側からＴＦＴ３０のチャネル領域１ａ’及びその付近に入射光が入射しようとすると、データ線６ａ及び内蔵遮光膜の一例たる容量線３００で遮光を行う。他方、ＴＦＴアレイ基板１０側から、ＴＦＴ３０のチャネル領域１ａ’及びその付近に戻り光が入射しようとすると、下側遮光膜１１ａで遮光を行う。特に、複板式のカラー表示用のプロジェクタ等で複数の電気光学装置をプリズム等を介して組み合わせて一つの光学系を構成する場合には、他の電気光学装置からプリズム等を突き抜けて来る投射光は強力であるので、有効である。これらの結果、ＴＦＴ３０の特性が光リークにより変化することは殆ど無くなり、当該電気光学装置では、非常に高い耐光性が得られる。
【００７４】
そして特に本実施形態によれば、データ線６ａ、走査線３ａ、容量線３００及びＴＦＴ３０が溝１０ｃｖ内に埋め込まれることにより、第３層間絶縁膜４３の表面（即ち、画素電極９ａの下地表面）の凹凸が低減されているだけでなく、凸部５０１及び５０２の高さに応じてコンタクトホール６０１及び６０２付近における第３層間絶縁膜４３の表面の凹凸が低減されている。従って、画素電極９ａ表面の凹凸に起因した液晶の配向不良を非常に低減でき、最終的に光抜けが少なく高コントラストで高品位の画像を表示できる。しかも、このような構成を可能ならしめる凸部５０１及び６０１は、基板１０に溝１０ｃｖを局所的に形成しないことで比較的簡単に得られる。更に、凸部５０１の高さと第２層間絶縁膜４２の膜厚とは略等しいので、コンタクトホール６０１を開孔することで高濃度ソース領域１ｄをコンタクトホール６０１内に比較的簡単に露出させることができる。同様に、凸部５０２の高さと第３層間絶縁膜４３の膜厚とは略等しいので、コンタクトホール６０２を開孔することで中継層７１をコンタクトホール６０２内に比較的簡単に露出させることができる。加えて、本実施形態では特に、凸部５０１及び５０２には、夫々テーパが形成されており、コンタクトホール６０１及び６０２の側壁におけるデータ線６ａ及び画素電極９ａの側壁への付き回りが良いので、装置信頼性の高い電気光学装置を実現できる。
【００７５】
以上説明した実施形態では、蓄積容量７０の固定電位側電極を含む容量線３００を、内蔵遮光膜とする構成を採用しているが、蓄積容量７０の画素電位側電極を内蔵遮光膜として構成することも可能であり、或いは画素電極９ａとＴＦＴ３０とを中継接続する中継層を内蔵遮光膜として構成することも可能である。いずれの場合にも、高融点金属膜等の導電性の遮光膜から画素電位側容量電極或いは中継層を形成すればよい。
【００７６】
以上説明した実施形態では、図３から図５に示したように多数の導電層を積層することにより、画素電極９ａの下地面におけるデータ線６ａや走査線３ａに沿った領域に段差が生じるのを、ＴＦＴアレイ基板１０に溝１０ｃｖを形成することで緩和しているが、これに変えて又は加えて、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３に溝を形成して、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜４３や第２層間絶縁膜４２の上面の段差をＣＭＰ（Chemical Mechanical Polishing）処理等で研磨することにより、或いは有機ＳＯＧ（Spin On Glass）を用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【００７７】
加えて本実施形態では、図２に示したようにデータ線６ａ、走査線３ａ、容量線３００及びＴＦＴ３０を埋め込むように格子状に溝１０ｃｖを形成しているが、データ線６ａに沿った平面領域において少なくとも部分的に溝１０ｃｖを形成しないことにより、走査線３ａに沿って伸びる土手部分を画素電極９ａの下地表面に形成してもよい。即ち、このように構成すれば、液晶に印加する電圧を画像信号のフィールド毎或いはフレーム毎等に走査線３ａに沿った画素群単位で反転させる走査線反転駆動方式を採用した場合に、データ線６ａの方向に相隣接する画素電極９ａの間に発生する横電界による悪影響を低減できる。より具体的には、土手部分上の画素電極縁部と対向電極との距離が短くなる分だけ、この横電界の発生領域で縦電界を強めることができ、横電界による液晶の配向不良を低減できる。この結果、横電界に起因する液晶の配向不良による光抜を防止でき、コントラスト比を向上できる。そして、このように走査線反転駆動方式を採用すれば、直流電圧の印加による液晶の劣化防止や、表示画像におけるフリッカ予防に役立つ。
【００７８】
（第１実施形態の製造方法）
次に、上述の如き構成を有する第１実施形態の電気光学装置における特にＴＦＴアレイ基板１０側の製造方法について、コンタクトホール６０１及び６０２に係る工程を中心として、図６から図９を参照して説明する。ここに図６及び図７は、第１実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板１０側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。他方、図８及び図９は、図４と同様に図２のＢ−Ｂ’断面に対応させて示す工程図である。
【００７９】
先ず図６及び図８の工程（２）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意し、フォトリソグラフィ並びにドライエッチング及びウエットエッチングにより、図２に示した平面パターンを有する、例えば深度１００ｎｍ〜１０００ｎｍ程度、好ましくは深度８００ｎｍ程度の溝１０ｃｖを形成する。係る深度としては、実際の装置仕様に応じてコンタクトホール６０１及び６０２の付近で要求される平坦度や層間絶縁膜の膜厚等に応じて個別具体的に設定すればよい。この結果、凸部５０１（図６参照）及び凸部５０２（図８参照）が形成される。ここで、好ましくはＮ₂（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温で熱処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００８０】
続いて、このように溝１０ｃｖが形成された基板１０上において、スパッタリング、蒸着、フォトリソグラフィ、エッチング等により、図２に示した如き平面パターンを夫々有する下側遮光膜１１ａ、半導体層１ａ、走査線３ａ、中継層７１、容量線３００等を順次形成すると共に、これらの間に下地絶縁膜１２、ゲート絶縁膜２、第１層間絶縁膜、誘電体膜７５を順次形成する。
【００８１】
より具体的には、下側遮光膜１１ａについては例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等をスパッタリングして、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成した後、パターニングする。
【００８２】
他方、下地絶縁膜１２については例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどを積層あるいは単層のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等から形成する。下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８３】
尚、第１層間絶縁膜４１についても同様である。
【００８４】
半導体層１ａについては例えば、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成し、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間の熱処理を施すことにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させた後、パターニングする。
【００８５】
ＴＦＴ３０のゲート絶縁膜２については例えば、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜を形成する。これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなるゲート絶縁膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、ゲート絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８６】
走査線３ａについては例えば、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散すること等により、このポリシリコン膜を導電化した後、パターニングする。走査線３ａの膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。
【００８７】
また、半導体層１ａに対しては、走査線３ａ形成後に、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対し選択的に、ＴＦＴ３０の仕様に応じて所定量だけＰイオン等をドープする。
【００８８】
中継層７１については例えば、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）の熱拡散等により導電化した後、パターニングする。中継層７１の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。
【００８９】
誘電体膜７５については例えば、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。或いは、上述のゲート絶縁膜２と同様に形成してもよい。
【００９０】
容量線３００については例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等をスパッタリングして、１００〜５００ｎｍ程度の膜厚の金属膜を形成した後、パターニングする。
【００９１】
尚、第１層間絶縁膜４１を形成後、これに対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、中継層７１から高濃度ドレイン領域１ｅに至るコンタクトホール６０３（図２及び図５参照）を開孔する。
【００９２】
次に図６及び図８の工程（２）では、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。第１層間絶縁膜４２の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９３】
次に図６の工程（３）では、第２層間絶縁膜４２、誘電体膜７５、第１層間絶縁膜４１及びゲート絶縁膜２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング又はウエットエッチング若しくはこれらの組み合わせにより、図２に示した平面位置に、コンタクトホール６０１を開孔する。この際、好ましくは、コンタクトホール６０１がテーパを持つようにウエットエッチングを少なくとも部分的に用いるとよい。この結果、凸部５０１の上方においてコンタクトホール６０１の底に、高濃度ソース領域１ｄの一部が露出する。
【００９４】
次に図６の工程（４）では、コンタクトホール６０１が開孔された第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、図２に示した如き所定パターンを有するデータ線６ａを形成する。これにより、コンタクトホール６０１の底で、データ線６ａと高濃度ソース領域１ｄとの電気的な接続がとれる。
【００９５】
次に図７及び図９の工程（５）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９６】
次に図９の工程（６）に示すように、第３層間絶縁膜４３、第２層間絶縁膜４２及び誘電体膜７５に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング又はウエットエッチング若しくはこれらの組み合わせにより、図２に示した平面位置に、コンタクトホール６０２を開孔する。この際、好ましくは、コンタクトホール６０２がテーパを持つようにウエットエッチングを少なくとも部分的に用いるとよい。この結果、凸部５０２の上方においてコンタクトホール６０２の底に、中継層７１の一部が露出する。
【００９７】
図７及び図９の工程（７）に示すように、コンタクトホール６０２が開孔された第３層間絶縁膜４３上に、スパッタリング等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、図２に示した平面パターンを有する画素電極９ａを形成する。これにより、コンタクトホール６０２の底で、画素電極９ａと中継層７１との電気的な接続がとれる。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００９８】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３から図５参照）が形成される。
【００９９】
以上の結果、第１実施形態の電気光学装置のＴＦＴアレイ基板１０側が製造される。
【０１００】
本実施形態によれば特に、図６の工程（１）において、先ず溝１０ｃｖを形成するのと同時に凸部５０１を基板１０に形成し、その後、図６の工程（３）及び工程（４）において、凸部５０１に応じて盛り上がった層間絶縁膜部分を除去するという比較的簡単な工程を用いて、データ線６ａと半導体層１ａの高濃度ソース領域１ｄとを電気的に接続できる。これにより、画素電極９ａの下地表面が、コンタクトホール６０１付近で平坦になるように製造できる。
【０１０１】
同様に、図９の工程（１）において、先ず溝１０ｃｖを形成するのと同時に凸部５０２を基板１０に形成し、その後、図９の工程（６）及び工程（７）において夫々、凸部５０２に応じて盛り上がった層間絶縁膜部分を除去するという比較的簡単な工程を用いて、画素電極９ａと中継層７１とを電気的に接続できる。これにより、画素電極９ａの下地表面が、コンタクトホール６０２の付近で平坦になるように製造できる。
【０１０２】
以上のように本実施形態の製造方法は、製造工程の簡略化を図る上で大変有利である。例えば、本実施形態の如く基板１０に凸部５０１や５０２を形成しないものの、平坦化のためにデータ線６ａ等を埋め込む溝１０ｃｖを形成する工程を含む製造方法と比べると、溝１０ｃｖを形成する際のエッチングパターンを若干変更すれば足り、工程数の増加は無くて済む。
【０１０３】
（第２実施形態の電気光学装置）
次に図１０を参照して、本発明の電気光学装置の第２実施形態について説明を加える。第２実施形態は、上記第１実施形態において画素電極９ａと中継層７１との接続部に関するものであるので、この接続部の構成についてのみ説明する。その他の構成については上述した第１実施形態の場合と同様である。ここに図１０は、図４で示したＢ−Ｂ’断面に対応する断面における第２実施形態の接続部を示す断面図である。尚、図１０において、図４に示した第１実施形態と同様の構成要素には同様の参照符号を付し、それらの説明は省略する。
【０１０４】
図１０に示すように第２実施形態では、凸部５０２’がＴＦＴアレイ基板１０上に形成されており、これに応じて、中継層７１がその接続部７１ｅにおいて盛り上げられている。そして特に、接続部７１ｅの上方では、第３層間絶縁膜４３、第２層間絶縁膜４２及び誘電体膜７５が、この凸部５０２’により盛り上げられた部分において、ＣＭＰ処理により平坦化されることで除去されている。これにより、凸部５０２’の上方で、接続部７１ｅは、第３層間絶縁膜４３の表面と同一レベルに露出しており、ここで画素電極９ａと面的に接触するように構成されている。
【０１０５】
従って第２実施形態によれば、凸部５０２’の上方で第３層間絶線膜４３、第２層間絶縁膜４２及び誘電体膜７５をＣＭＰ処理により平坦化しているため、接続部７１ｅ及びその周辺における画素電極９ａの下地表面を、極めて良好に平坦化できる。
【０１０６】
特に本実施形態では、凸部５０２’の高さと第３層間絶縁膜４３、第２層間絶縁膜４２及び誘電体膜７５の合計膜厚とは、略等しいので、凸部５０２’に応じて盛り上がった層間絶縁膜部分を研磨除去すれば、中継層７１の接続部７１ｅを第３層間絶縁膜４３から露出させることができる。
【０１０７】
（第２実施形態の製造方法）
次に、上述の如き構成を有する第２実施形態の電気光学装置における特にＴＦＴアレイ基板１０側の製造方法について、中継層７１の接続部７１ｅと画素電極９ａとの接続部に係る工程を中心として、図１１を参照して説明する。ここに図１１は、第２実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板１０側の各層を、図１０と同様に図２のＢ−Ｂ’断面に対応させて示す工程図である。尚、図８及び図９に示した第１実施形態と同様の各工程については、説明を省略する。
【０１０８】
先ず図８の工程（１）から工程（５）を第１実施形態とほぼ同様に行なう。但し、第１実施形態と比べて凸部５０２’の高さを高くする（即ち、溝１０ｃｖを深く形成する）ように、工程（１）におけるＴＦＴアレイ基板１０に対するエッチングを行なう。この結果、図１１の工程（５’）に示す如き積層構造が得られる。
【０１０９】
次に、図８の工程（６ａ）では、ＣＭＰ処理により水平ラインＬｃまで、第３層間絶縁膜４３、第２層間絶縁膜４２及び誘電体膜７５を研磨除去する。具体的には、例えば研磨プレート上に固定された研磨パッド上に、シリカ粒を含んだ液状のスラリー（化学研磨液）を流しつつ、スピンドルに固定した基板表面を、回転接触させることにより、第３層間絶縁膜４３の表面を研磨し、凸部５０２’の上方に第２層間絶縁膜４２が露出した後も研磨を続け、更に凸部５０２’の上方に誘電体膜７５が露出した後も研磨を続ける。
【０１１０】
次に、図８の工程（６ｂ）では、水平ラインＬｃまでの研磨が完了した時点で、ＣＭＰ処理を停止する。例えば、時間管理によりＣＭＰ処理を停止する。或いは、例えば図８の工程（６ｂ）に示したのと同様の積層構造を有する適当なストッパ層をＴＦＴアレイ基板１０上の所定位置に形成しておくことによりＣＭＰ処理を停止する。尚、ストッパ層の表面の検出は、例えばストッパ層が露出した際の摩擦係数の変化を検出する摩擦検出式、ストッパ層が露出した際に発生する振動を検出する振動検出式、ストッパ層が露出した際の反射光量の変化を検出する光学式により行えばよい。
【０１１１】
このように第２実施形態によれば、第２実施形態の電気光学装置を、先ず基板１０に凸部５０２’を形成し、その後これに応じて盛り上がった層間絶縁膜部分をＣＭＰ処理により平坦化するという比較的簡単な工程を用いて製造できる。
【０１１２】
（変形形態）
次に、本発明の電気光学装置の各種の変形形態について説明を加える。
【０１１３】
一の変形形態では、第１実施形態の構成において、凸部５０１及び５０２が、溝１０ｃｖを形成するのと独立に、ＴＦＴアレイ基板１０上に配置された島状部材からなる。或いは第２実施形態の構成において、凸部５０２’が溝１０ｃｖを形成するのと独立に、ＴＦＴアレイ基板１０上に配置された島状部材からなる。係る島状部材としては、第１実施形態では図示されていない他の遮光膜、誘電体膜、半導体層、配線用の導電膜等と同一膜を利用してもよいし、専用の膜から別途追加形成してもよい。このように凸部を構成しても、その上方におけるコンタクトホール６０１及び６０２或いは接続部７１ｅの付近における画素電極９ａの下地表面を平坦化できる。
【０１１４】
他の変形形態では、第１実施形態の構成において、基板１０に溝１０ｃｖを形成するのに加えて又は代えて、下地絶縁膜１２に溝が形成されることにより、凸部５０１及び５０２が形成されている。或いは、第２実施形態の構成において、基板１０に溝１０ｃｖを形成するのに加えて又は代えて、下地絶縁膜１２に溝が形成されることにより、凸部５０２’が形成されている。このように凸部を構成しても、その上方におけるコンタクトホール６０１及び６０２或いは接続部７１ｅの付近における画素電極９ａの下地表面を平坦化できる。
【０１１５】
（電気光学装置の全体構成）
以上のように構成された電気光学装置の全体構成を図１２及び図１３を参照して説明する。尚、図１２は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１３は、図１２のＨ−Ｈ’断面図である。
【０１１６】
図１２において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、画像表示領域１０ａの周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図１３に示すように、図１２に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１１７】
尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１１８】
以上図１から図１３を参照して説明した電気光学装置では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮモード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１１９】
以上説明した電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施形態における電気光学装置を適用できる。また、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１２０】
加えて、本発明における、基板に形成された凸部の上方にある層間絶縁膜を平坦化して除去する或いはその上方にある層間絶縁膜にコンタクトホールを開孔することで、層間絶縁膜の上下間の電気的な接続をとる構成は、以上説明した電気光学装置への適用に限らず、半導体回路装置等の基板装置一般に適用可能である。特に、コンタクトホール付近における層間絶縁膜表面を平坦化することが何らかの意味で役立つような用途であれば、本発明は非常に有効となる。
【０１２１】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置及びその製造方法並びに基板装置及びその製造方法もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】図１の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】図２のＣ−Ｃ’断面図である。
【図６】本実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図（その１）である。
【図７】本実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図（その２）である。
【図８】本実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板側の各層を、図４と同様に図２のＢ−Ｂ’断面に対応させて示す工程図（その１）である。
【図９】本実施形態の製造プロセスの各工程におけるＴＦＴアレイ基板側の各層を、図４と同様に図２のＢ−Ｂ’断面に対応させて示す工程図（その２）である。
【図１０】図４で示したＢ−Ｂ’断面に対応する断面における第２実施形態の接続部を示す断面図である。
【図１１】図９で示した工程図に対応する第２実施形態の工程図である。
【図１２】本発明の実施形態に係る電気光学装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１３】図１２のＨ−Ｈ’断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
２…ゲート絶縁膜
３ａ…走査線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
１０ｃｖ…溝
１１ａ…下側遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
３０…ＴＦＴ
５０…液晶層
７０…蓄積容量
７１…中継層
７１ｅ…接続部
７５…誘電体膜
３００…容量線
５０１、５０２、５０２’…凸部
６０１、６０２、６０３…コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention provides various wirings such as data lines, scanning lines, capacitor lines, thin film transistors (hereinafter referred to as TFT (Thin Film Transistor)), thin film diodes (hereinafter referred to as TFD (Thin Film Diode) as appropriate) on a substrate. Belongs to the technical field of electro-optical devices such as active matrix drive type liquid crystal devices in which various pixel switching elements such as pixel electrodes and various electrodes such as capacitor electrodes are formed, and a method for manufacturing the same. Belongs to the technical field of a substrate device of an electro-optical device in which various wirings, various electronic elements, various electrodes, and the like are formed on the substrate, and a manufacturing method thereof.
[0002]
[Background]
In this type of electro-optical device, various wirings such as data lines, scanning lines, and capacitance lines, various electronic elements such as TFTs and TFDs, pixel electrodes, and the like are stacked on a substrate via an interlayer insulating film. Therefore, due to the presence of these wirings and elements, irregularities occur on the underlying surface of the pixel electrode located above them via the interlayer insulating film. As a result, the unevenness causes an operation failure such as alignment failure of the liquid crystal facing the pixel electrode, leading to an image failure such as a decrease in contrast ratio due to light leakage. For this reason, it is common to provide a light shielding film in the form of a stripe or lattice so as to cover various wirings and various elements when the TFT array substrate and the counter substrate are viewed in plan. However, in order to meet the basic request in the technical field of the electro-optical device to brighten the display image, it is important to make the region hidden by the light shielding film as small as possible.
[0003]
[Problems to be solved by the invention]
However, in the above-described electro-optical device, for example, electrical connection between the source side of the TFT and the data line and electrical connection between the drain side of the TFT and the pixel electrode are each formed by opening a hole in the interlayer insulating film. This is done through one contact hole, or through a plurality of contact holes via a relay layer. For this reason, even if the flattening process is performed, irregularities are formed on the base surface of the pixel electrode around the contact hole, which leads to image defects such as a decrease in contrast ratio as described above. There is.
[0004]
The present invention has been made in view of the above problems, and between the wirings, electrodes, elements, etc. that have a laminated structure on the substrate and are interlayer-insulated with each other are connected to the connection layer and the upper layer of the laminated structure in the periphery thereof. It is an object of the present invention to provide an electro-optical device, a manufacturing method thereof, a substrate device, and a manufacturing method thereof, which are connected to each other so that unevenness hardly occurs and can be manufactured relatively easily.
[0005]
[Means for Solving the Problems]
A method of manufacturing a substrate device according to the present invention includes a step of forming a groove portion on a substrate by patterning by etching and forming a region that remains as a convex portion without being etched in the groove portion; The switching element is formed, and one of the source / drain regions of the switching element is positioned as a lower side connection portion above the convex portion, and the other of the source / drain regions of the switching element is positioned in the groove portion. A step of forming a switching element; a step of forming a first interlayer insulating film above the switching element; and a contact hole provided in the first interlayer insulating film at a location facing the groove. Forming a first conductive film on the first interlayer insulating film so as to be electrically connected to the other of the source / drain regions; A step of forming a second interlayer insulating film above the first conductive film, and removing the first and second interlayer insulating films at locations facing the convex portions to form the lower connection portion. And exposing the second conductive layer so that the upper connection portion of the second conductive film that is electrically connected to one of the source / drain regions of the switching element is positioned on the exposed lower connection portion. Forming a film on the second interlayer insulating film, and electrically connecting the lower-side connecting portion and the upper-side connecting portion at a portion facing the convex portion. A method for manufacturing a substrate device. In another aspect of the method for manufacturing a substrate device of the present invention, a groove is partially formed on the substrate by patterning by etching, and a region that remains as a convex portion without being etched is formed in the groove. A step of forming a switching element in the groove, a step of forming a first interlayer insulating film above the switching element, and a contact hole provided in the first interlayer insulating film at a location facing the groove A first conductive film is formed on the first interlayer insulating film so as to be electrically connected to the switching element, and a lower connection portion of the first conductive film is positioned above the convex portion. Forming a first interlayer conductive film, forming a second interlayer insulating film above the first conductive film, and forming a third interlayer insulating film above the second interlayer insulating film. Removing the second and third interlayer insulating films at locations facing the convex portions to expose the lower connection portions, and electrically connecting the first conductive film to the exposed lower connection portions. The third conductive film is formed on the third interlayer insulating film so that the upper connection portion of the third conductive film to be connected is located, and the lower side of the third conductive film is opposed to the convex portion. Electrically connecting the connecting portion and the upper connecting portion.
In order to solve the above problems, an electro-optical device according to the present invention includes an electro-optical material sandwiched between a pair of first and second substrates, a pixel electrode on the first substrate, and a connection to the pixel electrode A switching element, a wiring connected to the switching element, an interlayer insulating film formed between the pixel electrode, the switching element and the wiring, and an electrical connection between the pixel electrode, the switching element and the wiring. A connecting portion that is connected to each other, and a convex portion is formed in at least one region of the connecting portion of the first substrate, and the lower side connecting portion of the connecting portion is raised by the convex portion. The interlayer insulating film on the lower connection portion is removed and electrically connected to the upper connection portion.
[0006]
According to the electro-optical device of the present invention, active matrix driving is performed by switching the pixel electrode by using a switching element such as a TFT or TFD provided on the substrate and connected to a wiring such as a data line or a scanning line. The system can be driven. Between such pixel electrodes and switching elements, and between wiring and switching elements, interlayer insulation is provided by an interlayer insulating film. In particular, the interlayer insulating film is removed at a position facing the convex portion formed on the first substrate, and the pixel electrode and the switching element, and the wiring and the switching element are electrically connected. .
[0007]
Accordingly, if the interlayer insulating film is removed by being flattened at a location facing the convex portion, the connection location between the pixel electrode and the switching element and its periphery, the connection location between the wiring and the switching element, and The underlying surface of the pixel electrode in the periphery is flattened. Alternatively, if the interlayer insulating film is removed by opening a contact hole at a location facing the convex portion, the depth of the contact hole may be reduced according to the height of the convex portion. Compared with the case where there is no portion, the unevenness generated on the base surface of the pixel electrode at the connection location and its periphery is reduced. Moreover, such an effect of the present invention can be obtained by forming a convex portion on the first substrate, and can be implemented relatively easily.
[0008]
As a result, it is possible to reduce malfunction such as alignment failure of liquid crystal due to unevenness on the underlying surface of the pixel electrode, and finally it is possible to reduce image defects such as a decrease in contrast ratio.
[0009]
In an aspect of the electro-optical device according to the aspect of the invention, the interlayer edge film is removed by a CMP process at a portion facing the convex portion.
[0010]
According to this aspect, since the interlayer insulating film is removed by being flattened by the CMP process, the ground surface of the pixel electrode at the connection portion and its periphery can be flattened very well.
[0011]
Alternatively, in another aspect of the electro-optical device of the present invention, the interlayer insulating film is removed by opening a contact hole at a location facing the convex portion.
[0012]
According to this aspect, since the interlayer insulating film is removed by opening the contact hole, the unevenness generated on the contact hole and the underlying surface of the pixel electrode in the periphery thereof is reduced according to the height of the protrusion. it can.
[0013]
In another aspect of the electro-optical device according to the aspect of the invention, the pixel electrode and the switching element are electrically connected via a relay layer, and the interlayer insulating film is removed at a portion facing the convex portion. Then, at least one of the pixel electrode and the relay layer and the switching element and the relay layer are electrically connected.
[0014]
According to this aspect, the pixel electrode and the switching element are electrically connected via the relay layer. For this reason, even when the interlayer distance between the pixel electrode and the switching element is long, the two can be connected while avoiding the technical difficulty of connecting them with one contact hole. In particular, the interlayer insulating film is removed at a position facing the convex portion, and the pixel electrode and the relay layer, and the switching element and the relay layer are electrically connected. Accordingly, it is possible to reduce the unevenness that occurs on the connection portion between the pixel electrode and the relay layer and the periphery thereof, and the connection portion between the switching element and the relay layer and the peripheral surface of the pixel electrode at the periphery thereof.
[0015]
Needless to say, the pixel electrode and the switching element may be directly connected without using the relay layer. Further, instead of or in addition between the pixel electrode and the switching element, a wiring such as a data line and the switching element may be electrically connected via the relay layer.
[0016]
In another aspect of the electro-optical device of the present invention, the height of the convex portion and the film thickness of the interlayer insulating film are substantially equal.
[0017]
According to this structure, when the interlayer insulating film is removed by flattening by CMP processing, the portion of the interlayer insulating film that rises in accordance with the convex portion is removed by polishing, so that the connection portion of the switching element can be removed from the interlayer insulating film. The insulating film can be exposed. Alternatively, when removing the interlayer insulating film by opening a contact hole, if the hole is opened up to the height of the surface of the interlayer insulating film portion that does not rise around the convex portion, it is used for connecting the switching element. The portion can be exposed from the interlayer insulating film. Therefore, the unevenness of the underlying surface of the pixel electrode can be greatly reduced, and the reliability at the connection point can be improved.
[0018]
In another aspect of the electro-optical device of the present invention, the convex portion is formed as a part of the first substrate.
[0019]
According to this aspect, the projecting portion formed as a part of the first substrate can planarize the connection portion above and the underlying surface of the pixel electrode in the periphery thereof. In particular, such a configuration can be realized relatively easily by photolithography, etching, or the like on the first substrate.
[0020]
In this aspect, the first substrate has a groove in which the wiring and the switching element are at least partially embedded via the interlayer insulating film, and the protrusion has no groove. May be formed.
[0021]
With this configuration, by embedding the wiring and the switching element in the groove, the underlying surface of the pixel electrode located above these can be flattened, and operation failures such as liquid crystal alignment failure due to the unevenness can be further reduced. it can. In addition, since the convex portions are formed by not digging such grooves, the grooves and the convex portions can be collectively formed by, for example, photolithography, etching, or the like on the first substrate. This is very advantageous in simplifying the laminated structure of the optical device and the manufacturing process. In this case, for example, the convex portion is formed in an island-like region surrounded by a groove as viewed in a plan view.
[0022]
Alternatively, in another aspect of the electro-optical device of the present invention, the convex portion is formed from an island-shaped member provided on the first substrate.
[0023]
According to this aspect, the projecting portion formed from the island-shaped member can flatten the connection portion above and the base surface of the pixel electrode in the periphery thereof. Such an island-shaped member is made of, for example, an island-shaped film piece having a predetermined film thickness, and may use the same film as other light-shielding films, dielectric films, semiconductor layers, conductive films for wiring, and the like. However, it may be additionally formed separately from a dedicated film.
[0024]
In another aspect of the electro-optical device of the invention, the convex portion has a taper.
[0025]
According to this aspect, since the convex portion has a taper, the contact with the side wall of the convex portion such as the conductive film and the relay layer constituting the connecting portion of the switching element formed above the convex portion is good. Become. For this reason, since it becomes difficult to generate | occur | produce a connection failure, apparatus reliability can be improved.
[0026]
According to another aspect of the electro-optical device of the invention, the electro-optical device further includes a base insulating film stacked below the switching element, and the convex portion is formed on the base insulating film instead of or in addition to the substrate. ing.
[0027]
According to this aspect, in place of or in addition to the substrate, the projecting portion formed in the base insulating film on the substrate can planarize the connection portion above and the base surface of the pixel electrode in the periphery thereof.
[0028]
In order to solve the above problems, an electro-optical device manufacturing method of the present invention is an electro-optical device manufacturing method for manufacturing the above-described electro-optical device (including various aspects thereof) of the first substrate. Forming the convex portion, forming the switching element so that the lower connection portion of the switching element is located above the convex portion, and forming the interlayer insulating film above the switching element. A step of removing the interlayer insulating film at a portion facing the convex portion to expose the lower side connection portion, and an upper side of the wiring or the pixel electrode on the exposed lower side connection portion Forming the wiring or the pixel electrode on the interlayer insulating film so that the connection portion is located.
[0029]
According to the electro-optical device manufacturing method of the present invention, the electro-optical device (including various aspects thereof) of the present invention in which the unevenness generated on the base surface of the pixel electrode at the connection location and its periphery is reduced as described above. It can be manufactured using a relatively simple process of forming a convex portion on the first substrate and then removing the raised portion of the interlayer insulating film in accordance with this.
[0030]
In an aspect of the method for manufacturing the electro-optical device according to the aspect of the invention, in the exposing step, the lower-side connection portion is exposed by planarizing the interlayer insulating film by a CMP (Chemical Mechanical Polishing) process.
[0031]
According to this aspect, as described above, the electro-optical device of the present invention in which the base surface of the pixel electrode at the connection portion and the periphery thereof is flattened is first formed on the first substrate, and then the convex portion is formed on the first substrate. Accordingly, the raised interlayer insulating film portion can be manufactured using a relatively simple process of planarizing by CMP processing.
[0032]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, in the step of forming the convex portion, the first substrate is etched so as to leave the convex portion, and the wiring and the switching element are the interlayer insulating film. An etching step of forming a trench that is at least partially embedded through the substrate.
[0033]
According to this aspect, it is possible to manufacture the electro-optical device of the present invention in which the underlying surface of the pixel electrode above the wiring and the switching element is satisfactorily flattened as well as the connection location and its periphery. In addition, these grooves and protrusions can be collectively formed by etching the first substrate, which is very advantageous for simplifying the manufacturing process. For example, although the convex portion is not formed on the substrate as in the present invention, the number of steps is not increased as compared with a manufacturing method including a step of digging a groove for embedding a wiring or a switching element for planarization.
[0034]
In order to solve the above problems, a substrate device of the present invention has a first conductive film having a first plane pattern on the substrate, an interlayer insulating film laminated on the first conductive film, and the interlayer insulating film. And a second conductive film having a second planar pattern, wherein a convex portion is formed on the substrate, and the interlayer insulating film is planarized at a location facing the convex portion. Thus, the first conductive film and the second conductive film are electrically connected.
[0035]
According to the substrate device of the present invention, various electronic elements, wirings, and connections are formed from the first conductive film having the first plane pattern and the second conductive film having the second plane pattern, which are mutually insulated on the substrate. A substrate device such as an element array substrate device related to a semiconductor circuit device or an electro-optical device is constructed. Here, in particular, the interlayer insulating film is removed by being flattened at the portion facing the convex portion, and the electrical connection is made between the first conductive film and the second conductive film that form a laminated structure and are interlayer-insulated from each other. Connected. Therefore, the connection layer between the first conductive film and the second conductive film and the upper layer of the laminated structure at the periphery thereof are planarized. Moreover, such an effect of the present invention can be obtained by forming a convex portion on the substrate, and can be implemented relatively easily.
[0036]
As a result, the present invention is preferably applied to a substrate device such as a semiconductor circuit device or an element array substrate device in which planarization of the upper layer of the laminated structure on the substrate brings some benefit.
[0037]
In order to solve the above-described problems, a substrate device manufacturing method of the present invention is a substrate device manufacturing method for manufacturing the above-described substrate device of the present invention, comprising the steps of forming the convex portion on the substrate, Forming the first conductive film so that a lower connection portion of the first conductive film is located above the first portion, forming the interlayer insulating film above the first conductive film, Removing the interlayer insulating film by planarizing the portion facing the portion to expose the lower side connecting portion, and an upper side connecting portion of the second conductive film on the exposed lower side connecting portion Forming the second conductive film on the interlayer insulating film so as to be positioned.
[0038]
According to the substrate device manufacturing method of the present invention, as described above, the substrate device of the present invention in which the unevenness generated in the upper layer of the laminated structure at the connection location and the periphery thereof is reduced, first, the convex portion is formed on the first substrate, Thereafter, the interlayer insulating film portion raised in accordance with this can be manufactured by using a relatively simple process of removing it by planarizing.
[0039]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the electro-optical device of the invention is applied to a liquid crystal device.
[0041]
(Electro-optical device of the first embodiment)
First, an electro-optical device according to a first embodiment of the invention will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms an image display region of an electro-optical device. FIG. 2 is a plan view of a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes and the like are formed. 3 is a cross-sectional view taken along line AA ′ of FIG. 2, FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 2, and FIG. 5 is a cross-sectional view taken along line CC ′ of FIG. In FIGS. 3 to 5, the scales of the layers and the members are different from each other in order to make the layers and the members large enough to be recognized on the drawings.
[0042]
In FIG. 1, a pixel electrode 9a and a TFT 30 for controlling the switching of the pixel electrode 9a are formed on each of a plurality of pixels formed in a matrix that forms an image display area of the electro-optical device according to the present embodiment. The data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written in a liquid crystal as an example of an electro-optical material via the pixel electrode 9a are transmitted to a counter electrode (described later) formed on a counter substrate (described later). Held for a certain period of time. The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, the transmittance for incident light is reduced according to the voltage applied in units of each pixel, and in the normally black mode, the light is incident according to the voltage applied in units of each pixel. The light transmittance is increased, and light having a contrast corresponding to the image signal is emitted from the electro-optical device as a whole. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. The storage capacitor 70 is formed via a dielectric film between a pixel potential side capacitor electrode extending from the drain of the TFT 30 and a fixed potential side capacitor electrode formed of a part of the capacitor line 300.
[0043]
In FIG. 2, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix on the TFT array substrate of the electro-optical device. A data line 6a and a scanning line 3a are provided along each boundary.
[0044]
In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ indicated by the hatched region rising to the right in the drawing in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the pixel switching TFT 30 in which the scanning line 3a is disposed as a gate electrode in the channel region 1a ′ is provided at each of the intersections of the scanning line 3a and the data line 6a.
[0045]
As shown in FIG. 2 to FIG. 5, the capacitor line 300 has a function as a light shielding layer that shields the TFT 30 from incident light on the upper side of the TFT 30 in addition to the function as a fixed potential side capacitor electrode of the storage capacitor 70. Also good. Thereby, since built-in light shielding on the TFT array substrate 10 can be realized, the light shielding film on the counter substrate 20 can be omitted. Further, even if the bonding deviation between the TFT array substrate 10 and the counter substrate 20 occurs, the region through which light is transmitted does not change, so that a liquid crystal device with no variation in transmittance can be realized.
[0046]
On the other hand, the relay layer 71 disposed opposite to the capacitor line 300 via the dielectric film 75 has a function of relay-connecting the pixel electrode 9a and the high-concentration drain region 1e of the TFT 30, and further includes a storage capacitor 70. It functions as a pixel potential side capacitor electrode.
[0047]
In the present embodiment, the storage capacitor 70 includes a relay layer 71 as a pixel potential side capacitor electrode connected to the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a, and a part of the capacitor line 300 as a fixed potential side capacitor electrode. Are formed so as to face each other with the dielectric film 75 interposed therebetween.
[0048]
As shown in FIG. 2, the capacitor line 300 includes a main line portion extending in a stripe shape along the scanning line 3a as seen in a plan view, and a portion overlapping the TFT 30 protrudes vertically from the main line portion. The TFTs 30 on the TFT array substrate 10 are arranged in regions where the data lines 6a extending in the vertical direction intersect with the capacitor lines 300 extending in the horizontal direction. The data lines 6a and the capacitor lines 300 that intersect with each other in this way form a lattice-shaped light shielding layer as viewed in plan, and define an opening area of each pixel.
[0049]
On the other hand, below the TFT 30 on the TFT array substrate 10, a lower light-shielding film 11a indicated by a thick line in FIG.
[0050]
The capacitor line 300 and the lower light shielding film 11a constituting an example of these light shielding layers are, for example, Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), Pb ( It includes at least one of refractory metals such as lead), simple metals, alloys, metal silicides, polysilicides, and laminates of these. Here, in particular, the capacitor line 300 has a multilayer structure in which a first film made of a conductive polysilicon film or the like and a second film made of a metal silicide film containing a refractory metal or the like are laminated. Also good. In this case, the first film on the TFT 30 side functions as a light absorption layer, and can absorb and remove internal reflection light and multiple reflection light generated in the electro-optical device.
[0051]
4 and 5, the dielectric film 75 disposed between the relay layer 71 serving as a capacitor electrode and the capacitor line 300 is, for example, a thin HTO film having a thickness of 200 nm or less, a silicon oxide film such as an LTO film, It is composed of a nitrided oxide film or a silicon nitride film. From the viewpoint of increasing the storage capacitor 70, the thinner the dielectric film 75 is better as long as the reliability of the film is sufficiently obtained.
[0052]
As shown in FIGS. 3 to 5, the electro-optical device includes a transparent TFT array substrate 10 and a transparent counter substrate 20 disposed to face the TFT array substrate 10. The TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate.
[0053]
In the TFT array substrate 10, a lattice-like groove 10 cv is dug in a hatched region that is lower right in FIG. 2. Wirings and elements such as the scanning line 3a, the data line 6a, and the TFT 30 are embedded in the groove 10cv. As a result, the step between the region where the wiring, the element, etc. are present and the region where it is not present are alleviated, and finally it is possible to reduce image defects such as poor alignment of liquid crystal due to the step.
[0054]
In FIG. 5, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, and scanning. A gate insulating film 2 for insulating the line 3a from the semiconductor layer 1a, a low concentration source region 1b and a low concentration drain region 1c of the semiconductor layer 1a, a high concentration source region 1d and a high concentration drain region 1e of the semiconductor layer 1a are provided. .
[0055]
A first interlayer insulating film 41 in which a contact hole 601 leading to the high concentration source region 1d and a contact hole 603 leading to the high concentration drain region 1e are respectively formed on the scanning line 3a is formed.
[0056]
As shown in FIG. 4, a storage capacitor 70 including a relay layer 71 and a capacitor line 300 is formed on the first interlayer insulating film 41, and a contact hole 602 leading to the relay layer 71 is formed thereon. An opened second interlayer insulating film 42 is formed.
[0057]
In the present embodiment, the first interlayer insulating film 41 is baked at 1000 ° C. to activate ions implanted into the polysilicon film constituting the semiconductor layer 1a and the scanning line 3a. Also good. On the other hand, the stress generated in the vicinity of the interface of the capacitor line 300 may be reduced by not performing such firing on the second interlayer insulating film 42.
[0058]
A data line 6 a is formed on the second interlayer insulating film 42, and a third interlayer insulating film 43 in which a contact hole 602 leading to the relay layer 71 is formed is formed thereon. The pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 43 thus configured. In particular, the unevenness of the surface of the third interlayer insulating film 43 in the vicinity of the opening regions of the contact holes 601 and 602 is reduced by the presence of the convex portions 501 and 502 as will be described later.
[0059]
As shown in FIGS. 2 and 3, by not forming the groove 10cv locally in the opening region of the contact hole 601 that connects the high concentration source region 1d of the semiconductor layer 1a and the data line 6a, the substrate 10 The island-shaped convex part 501 is formed in the surface of this. Due to the presence of the convex portion 501, the lower light-shielding film 11 a, the base insulating film 12, and the semiconductor layer 1 a stacked thereon are raised. The high concentration source region 1d of the semiconductor layer 1a thus raised is exposed at the bottom of the contact hole 601, and the exposed upper surface of the high concentration source region 1d and the lower surface of the data line 6a in this region are in contact with each other. (See FIG. 3). That is, the contact hole 601 is opened in the second interlayer insulating film 42, the dielectric film 75, the first interlayer insulating film 41, and the gate insulating film 2.
[0060]
Accordingly, since the depth of the contact hole 601 can be reduced according to the height of the convex portion 501, compared to the case where such a convex portion 501 does not exist, the underlying surface of the pixel electrode 9a at the connection location and its periphery. Concavities and convexities that occur in are reduced (see FIG. 3). Moreover, such a convex portion 501 can be easily formed by not locally forming the groove 10cv in the TFT array substrate 10.
[0061]
Further, as shown in FIGS. 2 and 4, the groove 10 cv is not locally formed in the opening region of the contact hole 602 that connects the relay layer 71 and the pixel electrode 9 a, thereby forming the surface of the TFT array substrate 10. The island-shaped convex part 502 is formed. Due to the presence of the convex portion 502, the lower light-shielding film 11a, the base insulating film 12, the first interlayer insulating film 41, and the relay layer 71 stacked thereon are raised. The relay layer 71 thus raised is exposed at the bottom of the contact hole 602, and the exposed upper surface of the relay layer 71 is in contact with the lower surface of the pixel electrode 9a in this region ( (See FIG. 4). That is, the contact hole 602 is opened in the third interlayer insulating film 43, the second interlayer insulating film 42, and the dielectric film 75.
[0062]
Accordingly, since the depth of the contact hole 602 can be reduced according to the height of the convex portion 502, compared to the case where such a convex portion 502 does not exist, the underlying surface of the pixel electrode 9a at the connection location and its periphery. Concavities and convexities that occur in are reduced (see FIG. 4). Moreover, such a convex portion 502 can be easily formed by not locally forming the groove 10cv in the TFT array substrate 10.
[0063]
In addition, in the present embodiment, the convex portions 501 and 502 are respectively tapered, and the contact holes 601 and 602 are tapered accordingly (see FIGS. 3 and 4). For this reason, since the data line 6a on the side wall of the contact hole 601 or the side wall of the pixel electrode 9a on the side wall of the contact hole 602 is improved, good electrical connection can be realized.
[0064]
Even if the high-concentration source region 1d and the relay layer 71 of the semiconductor layer 1a are removed when the contact holes 601 and 602 are formed, the surrounding high-concentration source region 1d and the relay layer 71, the data line 6a, It suffices if the pixel electrode 9a can be electrically connected.
[0065]
As shown in FIGS. 2 and 5, the contact hole 603 connecting the high-concentration drain region 1e of the semiconductor layer 1a and the relay layer 71 is not formed with a convex portion in the substrate 10 in the opening region. . This is because the depth of the contact hole 603 is substantially equal to the thickness of only the first interlayer insulating film 41 and is shallower than the contact holes 601 and 602, so that the contact hole 603 does not have a convex portion. This is because the connection can be constructed relatively easily. However, the contact hole 603 can be formed on a convex portion formed in the substrate 10 like the contact hole 601 or 602 described above.
[0066]
By using the relay layer 71 in this way, even if the interlayer distance between the high-concentration drain region 1e and the pixel electrode 9a is as long as about 2000 nm, for example, the technical difficulty of connecting the two with a single contact hole is avoided. However, two or more serial contact holes 603 and 602 having a relatively small diameter can be connected to each other satisfactorily, and the pixel aperture ratio can be increased, which helps to prevent etching through when the contact holes are opened.
[0067]
In FIG. 2, the capacitor line 300 extends from the image display area where the pixel electrode 9a is disposed along the scanning line 3a, and is electrically connected to a constant potential source to be a fixed potential. As such a constant potential source, a data line drive for controlling a scanning line driving circuit (described later) for supplying a scanning signal for driving the TFT 30 to the scanning line 3a and a sampling circuit for supplying an image signal to the data line 6a. A constant potential source such as a positive power source or a negative power source supplied to a circuit (described later) or a constant potential supplied to the counter electrode 21 of the counter substrate 20 may be used. Further, the lower light-shielding film 11a also extends from the image display region to the periphery thereof and is connected to a constant potential source, similarly to the capacitor line 300, in order to avoid the potential fluctuation from adversely affecting the TFT 30. Good.
[0068]
As shown in FIGS. 3 to 5, the TFT array substrate 10 is provided with a pixel electrode 9 a, and a predetermined alignment process such as a rubbing process is performed on the upper side thereof via a third interlayer insulating film 43. An alignment film 16 is provided. The pixel electrode 9a is made of a transparent conductive film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of an organic film such as a polyimide film.
[0069]
On the other hand, a counter electrode 21 is provided over the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. The counter electrode 21 is made of a transparent conductive film such as an ITO film. The alignment film 22 is made of an organic film such as a polyimide film.
[0070]
The counter substrate 20 may be provided with a lattice-shaped or striped light-shielding film. By adopting such a configuration, the incident light from the counter substrate 20 side is reduced in the channel region 1a ′ and the low level by the light shielding film on the counter substrate 20 together with the capacitor line 300 and the data line 6a constituting the light shielding layer as described above. Intrusion into the concentration source region 1b and the low concentration drain region 1c can be more reliably prevented. Further, such a light shielding film on the counter substrate 20 functions to prevent a temperature increase of the electro-optical device by forming at least a surface irradiated with incident light with a highly reflective film. In this way, the light shielding film on the counter substrate 20 is preferably formed so as to be positioned inside the light shielding layer composed of the capacitor line 300 and the data line 6a in plan view. As a result, the light shielding film on the counter substrate 20 can provide such light shielding and temperature rise prevention effects without reducing the aperture ratio of each pixel.
[0071]
Between the TFT array substrate 10 and the counter substrate 20, which are arranged in such a manner so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optical material is placed in a space surrounded by a seal material described later. A liquid crystal layer 50 is formed by encapsulating liquid crystal as an example. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials such as glass fibers or glass beads are mixed.
[0072]
Further, a base insulating film 12 is provided under the pixel switching TFT 30. The base insulating film 12 is formed on the entire surface of the TFT array substrate 10 in addition to the function of interlayer insulating the TFT 30 from the lower light-shielding film 11a, and thus remains rough after polishing the surface of the TFT array substrate 10 and after cleaning. It has a function of preventing the characteristics of the pixel switching TFT 30 from changing due to dirt or the like.
[0073]
According to the present embodiment configured as described above, when incident light enters the channel region 1a ′ of the TFT 30 and the vicinity thereof from the counter substrate 20 side, the data line 6a and the capacitor line 300 as an example of the built-in light shielding film. To block out light. On the other hand, when returning light enters the channel region 1a ′ of the TFT 30 and its vicinity from the TFT array substrate 10 side, the lower light shielding film 11a shields the light. In particular, when a single optical system is configured by combining a plurality of electro-optical devices via a prism or the like in a multi-plate type color display projector or the like, projection light that penetrates the prism or the like from another electro-optical device Is effective because it is powerful. As a result, the characteristics of the TFT 30 hardly change due to light leakage, and the electro-optical device can obtain very high light resistance.
[0074]
In particular, according to the present embodiment, the data line 6a, the scanning line 3a, the capacitor line 300, and the TFT 30 are embedded in the trench 10cv, whereby the surface of the third interlayer insulating film 43 (that is, the underlying surface of the pixel electrode 9a). In addition, the unevenness of the surface of the third interlayer insulating film 43 in the vicinity of the contact holes 601 and 602 is reduced according to the height of the protrusions 501 and 502. Therefore, the alignment failure of the liquid crystal due to the unevenness on the surface of the pixel electrode 9a can be greatly reduced, and finally, a high-definition image can be displayed with high contrast with little light leakage. Moreover, the convex portions 501 and 601 that enable such a configuration can be obtained relatively easily by not locally forming the groove 10cv in the substrate 10. Further, since the height of the convex portion 501 and the thickness of the second interlayer insulating film 42 are substantially equal, the high concentration source region 1d can be exposed in the contact hole 601 relatively easily by opening the contact hole 601. Can do. Similarly, since the height of the convex portion 502 and the film thickness of the third interlayer insulating film 43 are substantially equal, the relay layer 71 can be exposed in the contact hole 602 relatively easily by opening the contact hole 602. it can. In addition, in the present embodiment, in particular, the convex portions 501 and 502 are respectively tapered, and the side walls of the contact holes 601 and 602 can be easily connected to the side walls of the data line 6a and the pixel electrode 9a. An electro-optical device with high device reliability can be realized.
[0075]
In the embodiment described above, the capacitor line 300 including the fixed potential side electrode of the storage capacitor 70 is used as the built-in light shielding film, but the pixel potential side electrode of the storage capacitor 70 is configured as the built-in light shielding film. Alternatively, a relay layer that relay-connects the pixel electrode 9a and the TFT 30 can be configured as a built-in light shielding film. In either case, the pixel potential side capacitor electrode or the relay layer may be formed from a conductive light shielding film such as a refractory metal film.
[0076]
In the embodiment described above, by stacking a large number of conductive layers as shown in FIGS. 3 to 5, a step is generated in the region along the data line 6a and the scanning line 3a on the lower ground of the pixel electrode 9a. However, instead of or in addition to this, the base insulating film 12, the first interlayer insulating film 41, the second interlayer insulating film 42, the third interlayer are formed. A planarization process may be performed by forming a groove in the insulating film 43 and embedding the wiring such as the data line 6a or the TFT 30 or the like, or a step on the upper surface of the third interlayer insulating film 43 or the second interlayer insulating film 42. The planarization may be performed by polishing the substrate by CMP (Chemical Mechanical Polishing) or the like, or by forming it flat using organic SOG (Spin On Glass).
[0077]
In addition, in this embodiment, as shown in FIG. 2, the grooves 10cv are formed in a lattice shape so as to embed the data lines 6a, the scanning lines 3a, the capacitor lines 300, and the TFTs 30, but a plane along the data lines 6a is formed. By not forming the groove 10cv at least partially in the region, a bank portion extending along the scanning line 3a may be formed on the underlying surface of the pixel electrode 9a. In other words, with this configuration, when a scanning line inversion driving method is employed in which the voltage applied to the liquid crystal is inverted in units of pixel groups along the scanning line 3a for each field or frame of the image signal, the data line It is possible to reduce an adverse effect caused by a lateral electric field generated between pixel electrodes 9a adjacent to each other in the direction 6a. More specifically, as the distance between the pixel electrode edge on the bank portion and the counter electrode becomes shorter, the vertical electric field can be strengthened in the region where the horizontal electric field is generated, and liquid crystal alignment defects due to the horizontal electric field are reduced. it can. As a result, light extraction due to poor alignment of the liquid crystal due to the transverse electric field can be prevented, and the contrast ratio can be improved. If the scanning line inversion driving method is employed in this way, it is useful for preventing deterioration of liquid crystal due to application of a DC voltage and preventing flicker in a display image.
[0078]
(Manufacturing method of the first embodiment)
Next, with respect to the manufacturing method particularly on the TFT array substrate 10 side in the electro-optical device according to the first embodiment having the above-described configuration, with reference to FIGS. 6 to 9, focusing on the steps related to the contact holes 601 and 602. explain. 6 and 7 are process diagrams showing the respective layers on the TFT array substrate 10 side in each process of the manufacturing process of the first embodiment corresponding to the AA ′ cross section of FIG. 2 as in FIG. is there. On the other hand, FIG.8 and FIG.9 is process drawing shown corresponding to the BB 'cross section of FIG. 2 similarly to FIG.
[0079]
First, as shown in step (2) of FIGS. 6 and 8, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared, and the plane shown in FIG. 2 is obtained by photolithography, dry etching, and wet etching. A groove 10cv having a pattern, for example, a depth of about 100 nm to 1000 nm, preferably a depth of about 800 nm is formed. The depth may be set individually and specifically according to the flatness required in the vicinity of the contact holes 601 and 602, the film thickness of the interlayer insulating film, and the like according to the actual device specifications. As a result, convex portions 501 (see FIG. 6) and convex portions 502 (see FIG. 8) are formed. Where preferably N ₂ Heat treatment is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later is reduced.
[0080]
Subsequently, the lower light-shielding film 11a, the semiconductor layer 1a, and the scanning having the planar patterns as shown in FIG. 2 are formed on the substrate 10 having the grooves 10cv formed thereon by sputtering, vapor deposition, photolithography, etching, or the like. The line 3a, the relay layer 71, the capacitor line 300, and the like are sequentially formed, and the base insulating film 12, the gate insulating film 2, the first interlayer insulating film, and the dielectric film 75 are sequentially formed therebetween.
[0081]
More specifically, for the lower light-shielding film 11a, for example, Ti, Cr, W, Ta, Mo, and Pb are sputtered to form a light-shielding film having a thickness of about 100 to 500 nm, preferably about 200 nm. After forming, patterning is performed.
[0082]
On the other hand, for the base insulating film 12, for example, TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) gas, TMOP (tetra-methyl oxy-phosphine) by atmospheric pressure or low pressure CVD method or the like. NSG, PSG, BSG, BPSG, or the like is formed from a laminated or single layer silicate glass film, a silicon nitride film, a silicon oxide film, or the like using a rate gas. The film thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.
[0083]
The same applies to the first interlayer insulating film 41.
[0084]
For the semiconductor layer 1a, for example, a low pressure CVD (for example, a pressure of about 20 to about 20 to about 550 ° C., preferably about 500 ° C.) using monosilane gas, disilane gas, or the like at a flow rate of about 400 to 600 cc / min. An amorphous silicon film is formed by CVD of 40 Pa, and a polysilicon film is formed in a nitrogen atmosphere by performing a heat treatment at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours. After the solid phase growth is performed until the particle diameter is 50 to 200 nm, preferably about 100 nm, patterning is performed.
[0085]
For the gate insulating film 2 of the TFT 30, for example, the semiconductor layer 1 a is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., to form a lower gate insulating film, followed by a low pressure CVD method or the like. Alternatively, the upper gate insulating film is formed by performing both of them in succession. As a result, a gate insulating film 2 made of a multilayer high-temperature silicon oxide film (HTO film) or silicon nitride film is formed. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the gate insulating film 2 has a thickness of about 20 to 150 nm, preferably about The thickness is 30 to 100 nm.
[0086]
For the scanning line 3a, for example, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is thermally diffused to make the polysilicon film conductive, and then patterned. The film thickness of the scanning line 3a is about 100 to 500 nm, preferably about 350 nm.
[0087]
For the semiconductor layer 1a, after the scanning line 3a is formed, the specification of the TFT 30 is selectively applied to the low concentration source region 1b and the low concentration drain region 1c, and the high concentration source region 1d and the high concentration drain region 1e. Accordingly, P ions and the like are doped by a predetermined amount.
[0088]
For the relay layer 71, for example, a polysilicon film is deposited by a low pressure CVD method or the like, and further made conductive by thermal diffusion of phosphorus (P) or the like, and then patterned. The thickness of the relay layer 71 is about 100 to 500 nm, preferably about 150 nm.
[0089]
For the dielectric film 75, for example, a dielectric film 75 made of a high-temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of about 50 nm by a low pressure CVD method, a plasma CVD method or the like. Alternatively, it may be formed in the same manner as the gate insulating film 2 described above.
[0090]
For the capacitor line 300, for example, Ti, Cr, W, Ta, Mo, and Pb are sputtered to form a metal film with a thickness of about 100 to 500 nm, and then patterned.
[0091]
After the first interlayer insulating film 41 is formed, a contact hole 603 from the relay layer 71 to the high-concentration drain region 1e is formed by dry etching such as reactive ion etching or reactive ion beam etching (see FIGS. 2 and 5). Open a hole.
[0092]
Next, in step (2) of FIG. 6 and FIG. 8, for example, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, or a silicon oxide film using atmospheric pressure or reduced pressure CVD, TEOS gas, or the like. A second interlayer insulating film 42 made of or the like is formed. The film thickness of the first interlayer insulating film 42 is, for example, about 500 to 1500 nm.
[0093]
Next, in step (3) of FIG. 6, dry etching such as reactive ion etching or reactive ion beam etching for the second interlayer insulating film 42, the dielectric film 75, the first interlayer insulating film 41 and the gate insulating film 2 or A contact hole 601 is opened at the planar position shown in FIG. 2 by wet etching or a combination thereof. At this time, it is preferable to use wet etching at least partially so that the contact hole 601 has a taper. As a result, a part of the high-concentration source region 1d is exposed at the bottom of the contact hole 601 above the convex portion 501.
[0094]
Next, in step (4) of FIG. 6, a light-shielding low-resistance metal such as Al, metal silicide, or the like is formed on the entire surface of the second interlayer insulating film 42 where the contact holes 601 are formed by sputtering or the like. As about 100-500 nm thick, preferably about 300 nm. Then, the data line 6a having a predetermined pattern as shown in FIG. 2 is formed by photolithography and etching. As a result, electrical connection between the data line 6a and the high concentration source region 1d can be established at the bottom of the contact hole 601.
[0095]
Next, as shown in step (5) of FIG. 7 and FIG. 9, NSG, PSG, BSG, BPSG, etc. are used to cover the data line 6 a using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A third interlayer insulating film 43 made of a silicate glass film, a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the third interlayer insulating film 43 is, for example, about 500 to 1500 nm.
[0096]
Next, as shown in step (6) of FIG. 9, dry etching such as reactive ion etching or reactive ion beam etching for the third interlayer insulating film 43, the second interlayer insulating film 42, and the dielectric film 75, or wet etching. Alternatively, the contact hole 602 is opened at the planar position shown in FIG. At this time, it is preferable to use wet etching at least partially so that the contact hole 602 has a taper. As a result, a part of the relay layer 71 is exposed at the bottom of the contact hole 602 above the convex portion 502.
[0097]
As shown in step (7) of FIGS. 7 and 9, a transparent conductive film such as an ITO film is formed on the third interlayer insulating film 43 with the contact holes 602 opened by sputtering or the like to about 50 to 200 nm. To a thickness of. Then, the pixel electrode 9a having the planar pattern shown in FIG. 2 is formed by photolithography and etching. As a result, the pixel electrode 9a and the relay layer 71 are electrically connected at the bottom of the contact hole 602. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0098]
Subsequently, after a polyimide alignment film coating solution is applied onto the pixel electrode 9a, the alignment film 16 (FIG. 3 to FIG. 3) is subjected to a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. 5) is formed.
[0099]
As a result, the TFT array substrate 10 side of the electro-optical device of the first embodiment is manufactured.
[0100]
In particular, according to the present embodiment, in the step (1) of FIG. 6, the groove 10cv is first formed, and at the same time, the convex portion 501 is formed on the substrate 10, and then the steps (3) and (4) of FIG. The data line 6a and the high-concentration source region 1d of the semiconductor layer 1a can be electrically connected by using a relatively simple process of removing the interlayer insulating film portion raised in accordance with the convex portion 501. Thereby, the base surface of the pixel electrode 9a can be manufactured to be flat in the vicinity of the contact hole 601.
[0101]
Similarly, in step (1) of FIG. 9, first, the convex portion 502 is formed on the substrate 10 at the same time as forming the groove 10cv, and then the convex portion is formed in step (6) and step (7) of FIG. The pixel electrode 9a and the relay layer 71 can be electrically connected by using a relatively simple process of removing the raised interlayer insulating film portion according to 502. Thus, the base surface of the pixel electrode 9a can be manufactured to be flat in the vicinity of the contact hole 602.
[0102]
As described above, the manufacturing method of the present embodiment is very advantageous for simplifying the manufacturing process. For example, although the convex portions 501 and 502 are not formed on the substrate 10 as in the present embodiment, the groove 10cv is formed as compared with the manufacturing method including the step of forming the groove 10cv for embedding the data line 6a and the like for planarization. It is sufficient to slightly change the etching pattern at that time, and the number of processes does not increase.
[0103]
(Electro-Optical Device of Second Embodiment)
Next, a second embodiment of the electro-optical device of the present invention will be described with reference to FIG. Since the second embodiment relates to the connection portion between the pixel electrode 9a and the relay layer 71 in the first embodiment, only the configuration of this connection portion will be described. Other configurations are the same as those of the first embodiment described above. FIG. 10 is a cross-sectional view showing the connection portion of the second embodiment in a cross section corresponding to the cross section BB ′ shown in FIG. In FIG. 10, the same reference numerals are given to the same components as those in the first embodiment shown in FIG. 4, and description thereof will be omitted.
[0104]
As shown in FIG. 10, in the second embodiment, the convex portion 502 ′ is formed on the TFT array substrate 10, and the relay layer 71 is raised at the connection portion 71e accordingly. In particular, above the connection portion 71e, the third interlayer insulating film 43, the second interlayer insulating film 42, and the dielectric film 75 are flattened by CMP processing at a portion raised by the convex portion 502 ′. Has been removed. Thus, the connection portion 71e is exposed at the same level as the surface of the third interlayer insulating film 43 above the convex portion 502 ′, and is configured to be in surface contact with the pixel electrode 9a. .
[0105]
Therefore, according to the second embodiment, since the third interlayer dielectric film 43, the second interlayer insulating film 42, and the dielectric film 75 are planarized by CMP processing above the convex portion 502 ′, the connection portion 71e and its The underlying surface of the pixel electrode 9a in the periphery can be flattened very well.
[0106]
In particular, in the present embodiment, the height of the convex portion 502 ′ and the total film thickness of the third interlayer insulating film 43, the second interlayer insulating film 42, and the dielectric film 75 are substantially equal, and therefore rises according to the convex portion 502 ′. If the interlayer insulating film portion is removed by polishing, the connecting portion 71 e of the relay layer 71 can be exposed from the third interlayer insulating film 43.
[0107]
(Manufacturing method of the second embodiment)
Next, in the electro-optical device according to the second embodiment having the above-described configuration, particularly the manufacturing method on the TFT array substrate 10 side, focusing on the steps related to the connection portion 71e of the relay layer 71 and the connection portion of the pixel electrode 9a. This will be described with reference to FIG. FIG. 11 is a process diagram showing each layer on the TFT array substrate 10 side in each process of the manufacturing process of the second embodiment corresponding to the BB ′ cross section of FIG. 2 similarly to FIG. In addition, description is abbreviate | omitted about each process similar to 1st Embodiment shown in FIG.8 and FIG.9.
[0108]
First, steps (1) to (5) in FIG. 8 are performed in substantially the same manner as in the first embodiment. However, the TFT array substrate 10 is etched in the step (1) so that the height of the convex portion 502 ′ is higher than that of the first embodiment (that is, the groove 10cv is formed deeply). As a result, a laminated structure as shown in step (5 ′) of FIG. 11 is obtained.
[0109]
Next, in step (6a) of FIG. 8, the third interlayer insulating film 43, the second interlayer insulating film 42, and the dielectric film 75 are polished and removed up to the horizontal line Lc by CMP processing. Specifically, for example, the substrate surface fixed to the spindle is brought into rotational contact while flowing a liquid slurry (chemical polishing liquid) containing silica particles on a polishing pad fixed on the polishing plate. After the surface of the third interlayer insulating film 43 is polished, the polishing is continued after the second interlayer insulating film 42 is exposed above the convex portion 502 ′, and further after the dielectric film 75 is exposed above the convex portion 502 ′. Continue polishing.
[0110]
Next, in the step (6b) of FIG. 8, when the polishing up to the horizontal line Lc is completed, the CMP process is stopped. For example, the CMP process is stopped by time management. Alternatively, for example, the CMP process is stopped by forming an appropriate stopper layer having a laminated structure similar to that shown in the step (6b) of FIG. 8 at a predetermined position on the TFT array substrate 10. The surface of the stopper layer can be detected by, for example, a friction detection type that detects a change in the friction coefficient when the stopper layer is exposed, a vibration detection type that detects vibration that occurs when the stopper layer is exposed, or the stopper layer is exposed. What is necessary is just to carry out by the optical system which detects the change of the reflected light quantity at the time of doing.
[0111]
As described above, according to the second embodiment, in the electro-optical device according to the second embodiment, the convex portion 502 ′ is first formed on the substrate 10, and then the raised interlayer insulating film portion is planarized by CMP processing. It can be manufactured using a relatively simple process.
[0112]
(Deformation)
Next, various modifications of the electro-optical device according to the present invention will be described.
[0113]
In one variation, in the configuration of the first embodiment, the protrusions 501 and 502 are made of island-like members arranged on the TFT array substrate 10 independently of forming the grooves 10cv. Or in the structure of 2nd Embodiment, it consists of an island-shaped member arrange | positioned on the TFT array board | substrate 10 independently of convex part 502 'forming groove | channel 10cv. As such an island-shaped member, the same film as other light shielding film, dielectric film, semiconductor layer, conductive film for wiring, etc. not shown in the first embodiment may be used, or a dedicated film may be used separately. Additional formation may be performed. Even if the convex portion is formed in this way, the underlying surface of the pixel electrode 9a in the vicinity of the contact holes 601 and 602 or the connection portion 71e above the flat portion can be planarized.
[0114]
In another variation, in the configuration of the first embodiment, in addition to or instead of forming the groove 10cv in the substrate 10, a groove is formed in the base insulating film 12, thereby forming the convex portions 501 and 502. Has been. Alternatively, in the configuration of the second embodiment, in addition to or instead of forming the groove 10cv in the substrate 10, a groove 502 ′ is formed by forming the groove in the base insulating film 12. Even if the convex portion is formed in this way, the underlying surface of the pixel electrode 9a in the vicinity of the contact holes 601 and 602 or the connection portion 71e above the flat portion can be planarized.
[0115]
(Overall configuration of electro-optical device)
The overall configuration of the electro-optical device configured as described above will be described with reference to FIGS. 12 is a plan view of the TFT array substrate 10 as viewed from the side of the counter substrate 20 together with the components formed thereon, and FIG. 13 is a cross-sectional view taken along line HH ′ of FIG.
[0116]
In FIG. 12, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and a light shielding film 53 as a frame defining the periphery of the image display region 10a is provided in parallel to the inside thereof. Is provided. In a region outside the sealing material 52, a data line driving circuit 101 and an external circuit connection terminal 102 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing along one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. The data line driving circuit 101 may be arranged on both sides along the side of the image display area 10a. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display region 10a. Further, at least one corner of the counter substrate 20 is provided with a conductive material 106 for electrical connection between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 13, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 12 is fixed to the TFT array substrate 10 by the sealing material 52.
[0117]
On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting quality, defects, etc. of the electro-optical device during manufacture or at the time of shipment are formed. Also good.
[0118]
In the electro-optical device described above with reference to FIGS. 1 to 13, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN mode, a VA (Vertically Aligned) mode, a PDLC (Polymer Dispersed Liquid Crystal) mode, and the like are respectively provided on the side on which the projection light of the counter substrate 20 enters and the side on which the emission light of the TFT array substrate 10 exits. A polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to the operation mode and the normally white mode / normally black mode.
[0119]
Since the electro-optical device described above is applied to a projector, three electro-optical devices are used as RGB light valves, and each light valve is decomposed via a dichroic mirror for RGB color separation. Each color light is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with its protective film in a predetermined region facing the pixel electrode 9a. In this way, the electro-optical device in each embodiment can be applied to a direct-view type or reflective type color electro-optical device other than the projector. Further, micro lenses may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, a bright electro-optical device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing multiple layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0120]
In addition, in the present invention, the interlayer insulating film above the protrusions formed on the substrate is planarized and removed, or contact holes are opened in the interlayer insulating film above the upper and lower layers of the interlayer insulating film. The configuration for establishing the electrical connection between them is not limited to the application to the electro-optical device described above, but can be applied to general substrate devices such as semiconductor circuit devices. In particular, the present invention is very effective for applications where planarizing the surface of the interlayer insulating film in the vicinity of the contact hole is useful in some sense.
[0121]
The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the gist or concept of the invention that can be read from the claims and the entire specification. The apparatus and the manufacturing method thereof, the substrate apparatus and the manufacturing method thereof are also included in the technical scope of the present invention.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix pixels that form an image display region in an electro-optical device according to an embodiment of the invention.
2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed in the electro-optical device of FIG.
3 is a cross-sectional view taken along line AA ′ of FIG.
4 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG.
6 is a process diagram (No. 1) showing each layer on the TFT array substrate side in each process of the manufacturing process of the present embodiment corresponding to the AA ′ cross section of FIG. 2 as in FIG. 3;
7 is a process diagram (No. 2) showing each layer on the TFT array substrate side in each process of the manufacturing process of the present embodiment corresponding to the AA ′ cross section of FIG. 2 like FIG. 3;
8 is a process diagram (No. 1) showing each layer on the TFT array substrate side in each process of the manufacturing process of the present embodiment corresponding to the BB ′ cross section of FIG. 2 like FIG. 4;
9 is a process diagram (No. 2) showing each layer on the TFT array substrate side in each process of the manufacturing process of the present embodiment corresponding to the BB ′ cross section of FIG. 2 like FIG. 4;
10 is a cross-sectional view showing a connection portion of the second embodiment in a cross section corresponding to the cross section BB ′ shown in FIG. 4;
FIG. 11 is a process diagram of the second embodiment corresponding to the process chart shown in FIG. 9;
12 is a plan view of the TFT array substrate in the electro-optical device according to the embodiment of the present invention, as viewed from the counter substrate side, together with the components formed thereon. FIG.
13 is a cross-sectional view taken along the line HH ′ of FIG.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b ... low concentration source region
1c: low concentration drain region
1d ... High concentration source region
1e ... High concentration drain region
2 ... Gate insulation film
3a ... scan line
6a ... Data line
9a: Pixel electrode
10 ... TFT array substrate
10cv ... groove
11a: Lower light shielding film
12 ... Underlying insulating film
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
30 ... TFT
50 ... Liquid crystal layer
70 ... Storage capacity
71 ... Relay layer
71e ... connection part
75 ... Dielectric film
300 ... capacity line
501, 502, 502 ′ —convex portion
601 602 603 Contact hole

Claims

Forming a groove partly by patterning by etching on the substrate and forming a region that remains as a convex part without being etched in the groove part; and
A switching element is formed in the groove, and one of the source / drain regions of the switching element is positioned as a lower side connection portion above the convex portion, and the other of the source / drain regions of the switching element is positioned in the groove. Forming the switching element as follows:
Forming a first interlayer insulating film above the switching element;
A first conductive layer is formed on the first interlayer insulating film so as to be electrically connected to the other of the source / drain regions of the switching element through a contact hole provided in the first interlayer insulating film at a location facing the groove. Forming a film;
Forming a second interlayer insulating film above the first conductive film;
Removing the first and second interlayer insulating films at locations facing the convex portions to expose the lower connection portions;
The second conductive film is positioned such that the upper connection portion of the second conductive film that is electrically connected to one of the source / drain regions of the switching element is located on the lower connection portion exposed in the exposing step. On the second interlayer insulating film, and electrically connecting the lower side connection part and the upper side connection part at a location facing the convex part,
A method for manufacturing a substrate device, comprising:

The method for manufacturing a substrate device according to claim 1, wherein the step of exposing the lower connection portion of the switching element is performed by planarizing and removing the first and second interlayer insulating films.

The method of manufacturing a substrate device according to claim 1, wherein the second conductive film is formed by patterning a metal film.

Forming a groove partly by patterning by etching on the substrate and forming a region that remains as a convex part without being etched in the groove part; and
Forming a switching element in the groove;
Forming a first interlayer insulating film above the switching element;
Forming a first conductive film on the first interlayer insulating film so as to be electrically connected to the switching element through a contact hole provided in the first interlayer insulating film at a location facing the groove; Forming the first conductive film such that the lower connection portion of the first conductive film is positioned above the convex part;
Forming a second interlayer insulating film above the first conductive film;
Forming a third interlayer insulating film above the second interlayer insulating film;
Removing the second and third interlayer insulating films at locations facing the convex portions to expose the lower connection portions;
The third conductive film is connected to the third interlayer so that the upper connection part of the third conductive film that is electrically connected to the first conductive film is located on the lower connection part exposed in the exposing step. A step of electrically connecting the lower-side connecting portion and the upper-side connecting portion at a portion formed on the insulating film and facing the convex portion;
A method for manufacturing a substrate device, comprising:

5. The method of manufacturing a substrate device according to claim 4, wherein the step of exposing the lower connection portion of the first conductive film is exposed by planarizing and removing the second and third interlayer insulating films. Method.

6. The method of manufacturing a substrate device according to claim 4, wherein the first conductive film is formed by conducting and patterning a semiconductor film.

The method for manufacturing a substrate device according to claim 4, wherein the third conductive film is formed by patterning a transparent conductive film.