JP4108371B2

JP4108371B2 - Multiprocessor system

Info

Publication number: JP4108371B2
Application number: JP2002144872A
Authority: JP
Inventors: 彰浩岡崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-20
Filing date: 2002-05-20
Publication date: 2008-06-25
Anticipated expiration: 2022-05-20
Also published as: JP2003337805A

Description

【０００１】
【発明の属する技術分野】
本発明は、リアルタイム性を要求されるマルチプロセッサシステムに関するものであり、特に、ディジタル無線機を実現するためのハードウェア構成として好適なマルチプロセッサシステム、および当該マルチプロセッサシステムにて実現されるデータ転送方法に関するものである。
【０００２】
【従来の技術】
以下、従来のデータ転送方法について説明する。ディジタル無線機などリアルタイム性が要求されるデータ処理装置では、高速，大容量のデータ演算が必要とされる。これを実現するための構成としては、たとえば、複数のＤＳＰ（Digital Signal Processor）を用いてディジタル信号処理を行う構成がある。なお、この構成では、大容量のリアルタイムデータを複数のＤＳＰに転送する。
【０００３】
図１０は、データ転送を実現するための従来のデータ処理装置（第１の従来技術）の構成を示す図であり、１００，１０１，１０２はＤＳＰであり、１１０は入出力ペリフェラル（Peripheral）である。ここでは、複数のＤＳＰ（１００〜１０２）をバス上に配置した状態でデータ転送を行う。入出力ペリフェラル１１０，各ＤＳＰに対してバス上のアドレスを付与することにより、任意のペリフェラルとＤＳＰとの間でデータ転送を行う。
【０００４】
図１１は、データ転送を実現するための従来のデータ処理装置（第２の従来技術）の構成を示す図である。ここでは、入出力ペリフェラル１１０と各ＤＳＰ（１００〜１０２）との間を双方向ＦＩＦＯ（ＢＩ−ＦＩＦＯ）１２０で接続する。ＦＩＦＯで接続されたデバイス間のデータ転送は他のデバイスとは独立に動作するため、高速なデータ転送が実現できる。また、ＦＩＦＯによりデバイス間のデータ転送が分離されるため、ＤＳＰバスの利用効率を向上させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記第１の従来技術に記載のデータ転送方法では、バスがデバイス間のデータ転送に占有されるため、すなわち、バスの占有により他のデバイスがデータ転送を行えなくなるため、全体として高速なデータ転送を実現できない、という問題があった。また、上記データ転送方法では、デバイス間で直接データ転送を行うため、両方に対して同時にデータ転送処理を行う必要がある。したがって、ＤＳＰバスの利用制約が増加し、パフォーマンスが低下する、という問題があった。
【０００６】
また、上記第２の従来技術に記載のデータ転送方法では、任意のデバイス間のデータ転送が不可能となり、直接ＦＩＦＯで接続されていないデバイス間のデータ転送については、途中のデバイスを中継する必要がある。したがって、データ転送速度および処理効率が低下する、という問題があった。また、上記データ転送方法では、デバイス数分のＦＩＦＯが必要であるため、コストがかかる、という問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、任意のデバイス間のデータ転送、高速なデータ転送、およびコスト抑圧（高額部品点数の削減）、を実現可能なマルチプロセッサシステムおよびデータ転送方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるマルチプロセッサシステムにあっては、複数のプロセッサおよび複数の周辺装置を含む構成とし、デバイス（プロセッサ，周辺装置）間で個別にデータ転送を行うために、前記デバイス間で転送されるデータを一時的に蓄えるデータ蓄積手段と、前記デバイス間毎に規定されたアドレスに応じて入出力ポートの接続を切り替える切り替え手段と、を備えることを特徴とする。
【０００９】
つぎの発明にかかるマルチプロセッサシステムにあっては、前記複数のプロセッサの１つをマスターとし、残りをスレーブとし、前記プロセッサと前記周辺装置との間、および前記マスターとして動作するプロセッサと前記スレーブとして動作するプロセッサとの間、で前記データ蓄積手段および前記切り替え手段を経由したデータ転送を行うことを特徴とする。
【００１０】
つぎの発明にかかるマルチプロセッサシステムにあっては、前記データ蓄積手段を、マスターとして動作するプロセッサとスレーブとして動作するその他のプロセッサとの間で転送されるデータを一時的に蓄えるプロセッサ用ＦＩＦＯと、前記周辺機器と前記プロセッサとの間で転送されるデータを前記周辺機器毎に一時的に蓄える複数の周辺装置用ＦＩＦＯと、で構成することを特徴とする。
【００１１】
つぎの発明にかかるマルチプロセッサシステムにあっては、前記プロセッサと前記周辺装置との間、および前記プロセッサ間、で前記データ蓄積手段および前記切り替え手段を経由したデータ転送を行うことを特徴とする。
【００１２】
つぎの発明にかかるマルチプロセッサシステムにあっては、前記データ蓄積手段を、プロセッサ間で転送されるデータを一時的に蓄えるプロセッサ用ＦＩＦＯと、前記周辺機器と前記プロセッサとの間で転送されるデータを前記周辺機器毎に一時的に蓄える複数の周辺装置用ＦＩＦＯと、で構成することを特徴とする。
【００１３】
つぎの発明にかかるマルチプロセッサシステムにあっては、切り替え手段としてクロスバースイッチを用いることを特徴とする。
【００１４】
つぎの発明にかかるデータ転送方法にあっては、マスターとして動作するプロセッサが、すべてのプロセッサで共有可能なプロセッサ用ＦＩＦＯおよびデバイス間毎に規定されたアドレスに応じて入出力ポートの接続を切り替える切り替え装置経由で、スレーブとして動作するプロセッサに対してデータを転送する第１の工程と、スレーブとして動作するプロセッサが、前記プロセッサ用ＦＩＦＯおよび前記切り替え装置経由で、マスターとして動作するプロセッサに対してデータを転送する第２の工程と、前記プロセッサが、周辺装置個別の周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所望の周辺装置に対してデータを転送する第３の工程と、前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所望のプロセッサに対してデータを転送する第４の工程と、を含むことを特徴とする。
【００１５】
つぎの発明にかかるデータ転送方法にあっては、所定のプロセッサが、すべてのプロセッサで共有可能なプロセッサ用ＦＩＦＯおよびデバイス間毎に規定されたアドレスに応じて入出力ポートの接続を切り替える切り替え装置経由で、所望のプロセッサに対してデータを転送する第１の工程と、前記プロセッサが、周辺装置個別の周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所望の周辺装置に対してデータを転送する第２の工程と、前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所望のプロセッサに対してデータを転送する第３の工程と、を含むことを特徴とする。
【００１６】
【発明の実施の形態】
以下に、本発明にかかるマルチプロセッサシステムおよびデータ転送方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１７】
実施の形態１．
図１は、本発明にかかるマルチプロセッサシステムの実施の形態１の構成を示す図である。１はマスターＤＳＰ（ｍａｓｔｅｒＤＳＰ）であり、２，３はスレーブＤＳＰ（ｓｌａｖｅＤＳＰ）であり、１１，１２は入出力となるペリフェラル（Ｐｅｒｉｐｈｅｒａｌ）であり、２１はそれぞれの入力端子を任意に接続可能なクロスバースイッチ（Ｃｒｏｓｓｂａｒ）であり、３１，３２，３３は双方向にデータを転送可能なＦＩＦＯ（ＢＩ−ＦＩＦＯ：Ｂｉ−ｄｒｅｃｔｉｏｎａｌＦＩＦＯ）である。
【００１８】
上記マルチプロセッサシステムでは、マスターＤＳＰ１とＦＩＦＯ３１，各ＤＳＰ（１，２，３）とクロスバースイッチ２１が、各ＤＳＰ（１，２，３）のローカルバスを経由して接続されており、それぞれの接続に個別にバスアドレスを割り当てる。具体的にいうと、マスターＤＳＰ１のローカルバスには、ＦＩＦＯ３１とクロスバースイッチ２１が接続されており、それぞれのアドレスを用いてアクセスする。
【００１９】
なお、本実施の形態では、本発明にかかるマルチプロセッサシステムをディジタル無線機に適用した場合の一例を説明する。この場合、ペリフェラル１１は、たとえば、受信信号をサンプリングするＡ／Ｄ変換器、すなわち、入力ペリフェラルとして動作する。各ＤＳＰでは、ペリフェラル１１を経由して受信したデータを復調し、その復調結果を得る。また、この場合、ペリフェラル１２は、たとえば、送信信号を連続化するＤ／Ａ変換器、すなわち、出力ペリフェラルとして動作する。
【００２０】
ここで、本実施の形態のマルチプロセッサシステムのデータ転送経路について説明する。図２，図３，図４，図５は、データ転送経路の一例を示す図である。
【００２１】
たとえば、ペリフェラル１１により変換された受信データは、ＦＩＦＯ３２に蓄えられる。マスターＤＳＰ１，スレーブＤＳＰ２，３では、ＦＩＦＯ３２に蓄えられ受信データを、図２に示す経路で読み出す。
【００２２】
また、ＤＳＰ間のデータ転送は、図３および図４に示す経路で実現できる。たとえば、マスターＤＳＰ１では、ＦＩＦＯ３１を経由して、スレーブＤＳＰ２，３にデータを転送する（図３参照）。また、スレーブＤＳＰ２，３では、ＦＩＦＯ３１を経由して、マスターＤＳＰ１にデータを転送する（図４参照）。
【００２３】
また、データを出力する場合、マスターＤＳＰ１，スレーブＤＳＰ２，３では、送信データをＦＩＦＯ３３に蓄える。そして、ペリフェラル１２では、ＦＩＦＯ３３からデータを受け取り、変換後のデータを出力する（図５参照）。
【００２４】
なお、本実施の形態では、ペリフェラル１１，１２として、リアルタイムに動作するＡＤ変換器，ＤＡ変換器を想定したため、各ペリフェラルに対してそれぞれＦＩＦＯ３２，３３を接続したが、たとえば、ペリフェラル１１，１２をマスターＤＳＰ１だけで制御する場合には、ＦＩＦＯ３２，３２を省略できる。
【００２５】
このように、本実施の形態では、マスターとして動作するＤＳＰとスレーブとして動作する複数のＤＳＰとを備える構成とし、さらに、ＦＩＦＯおよびクロスバースイッチを経由してデバイス間を接続している。これにより、スレーブＤＳＰ間以外の任意のデバイス間でデータ転送を実現できる。また、ＦＩＦＯを経由した高速なデータ転送を実現できる。また、クロスバースイッチを用いることによって、従来と比較して高額なＦＩＦＯ数を削減できるため、コストを低減できる。
【００２６】
実施の形態２．
図６は、本発明にかかるマルチプロセッサシステムの実施の形態２の構成を示す図であり、４，５，６はＤＳＰである。実施の形態１では、ＦＩＦＯ３１の両端子がそれぞれマスターＤＳＰ１とクロスバースイッチ２１に接続されているが、実施の形態２では、たとえば、ＦＩＦＯ３１の両端子がクロスバースイッチに接続されている。これにより、ＤＳＰ４，５，６がすべて同一の扱いとなり、マスター，スレーブという機能分担がなくなる。なお、ＤＳＰ以外のデバイスについては、前述した実施の形態１と同様であるためその説明を省略する。
【００２７】
以下、実施の形態１と同様に、マルチプロセッサシステムをディジタル無線機に適用した場合を一例として説明する。したがって、ペリフェラル１１を入力ペリフェラルとし、ペリフェラル１２を出力ペリフェラルとする。
【００２８】
ここで、本実施の形態のマルチプロセッサシステムのデータ転送経路について説明する。図７，図８，図９は、データ転送経路の一例を示す図である。
【００２９】
たとえば、ペリフェラル１１により変換された受信データは、ＦＩＦＯ３２に蓄えられる。ＤＳＰ４，５，６では、ＦＩＦＯ３２に蓄えられ受信データを、図７に示す経路で読み出す。
【００３０】
また、ＤＳＰ間のデータ転送は、図８に示す経路で実現できる。たとえば、ＤＳＰ４では、ＦＩＦＯ３１を経由して、ＤＳＰ５，６にデータを転送する（図８参照）。また、ＤＳＰ５では、ＦＩＦＯ３１を経由して、ＤＳＰ４，６にデータを転送する（図８参照）。ＤＳＰ６では、ＦＩＦＯ３１を経由して、ＤＳＰ４，５にデータを転送する（図８参照）。このように、任意のＤＳＰ間においてＦＩＦＯを用いた高速転送を実現できる。
【００３１】
また、データを出力する場合、ＤＳＰ４，５，６では、送信データをＦＩＦＯ３３に蓄える。そして、ペリフェラル１２では、ＦＩＦＯ３３からデータを受け取り、変換後のデータを出力する（図９参照）。
【００３２】
このように、本実施の形態では、ＦＩＦＯおよびクロスバースイッチを経由してすべてのデバイスを接続しているため、任意のデバイス間でデータ転送を実現できる。また、マスター，スレーブという関係に機能を分担することなく、ＦＩＦＯを経由した高速なデータ転送を実現できる。また、クロスバースイッチを用いることによって、従来と比較して高額なＦＩＦＯ数を削減できるため、コストを低減できる。
【００３３】
なお、上記実施の形態１および２では、ＦＩＦＯを用いたデータ転送について説明したが、これに限らず、たとえば、ＦＩＦＯをＤＰ（Dual Port）−ＲＡＭに置き換えてもよい。
【００３４】
【発明の効果】
以上、説明したとおり、本発明によれば、データ蓄積手段および切り替え手段を経由してデバイス間を接続している。これにより、任意のデバイス間のデータ転送を実現できる、という効果を奏する。
【００３５】
つぎの発明によれば、マスターとして動作するプロセッサとスレーブとして動作する複数のプロセッサとを備える構成とし、さらに、データ蓄積手段および切り替え手段を経由してデバイス間を接続している。これにより、スレーブとして動作するプロセッサ間以外の任意のデバイス間でデータ転送を実現できる、という効果を奏する。また、データ蓄積手段を共有できるため、従来と比較してデータ蓄積手段を削減できる、という効果を奏する。
【００３６】
つぎの発明によれば、データ蓄積手段を、マスターとして動作するプロセッサとスレーブとして動作するその他のプロセッサとの間で転送されるデータを一時的に蓄えるプロセッサ用ＦＩＦＯと、周辺機器とプロセッサとの間で転送されるデータを周辺機器毎に一時的に蓄える複数の周辺装置用ＦＩＦＯと、で構成する。これにより、ＦＩＦＯを経由した高速なデータ転送を実現できる、という効果を奏する。
【００３７】
つぎの発明によれば、プロセッサと周辺装置との間、およびプロセッサ間、でデータ蓄積手段および切り替え手段を経由したデータ転送を行うため、すなわち、データ蓄積手段および切り替え手段を経由してすべてのデバイスを接続しているため、任意のデバイス間でデータ転送を実現できる、という効果を奏する。また、データ蓄積手段を共有できるため、従来と比較してデータ蓄積手段を削減できる、という効果を奏する。
【００３８】
つぎの発明によれば、データ蓄積手段を、プロセッサ間で転送されるデータを一時的に蓄えるプロセッサ用ＦＩＦＯと、周辺機器とプロセッサとの間で転送されるデータを周辺機器毎に一時的に蓄える複数の周辺装置用ＦＩＦＯと、で構成する。これにより、マスター，スレーブという関係に機能を分担することなく、ＦＩＦＯを経由した高速なデータ転送を実現できる、という効果を奏する。
【００３９】
つぎの発明によれば、切り替え手段としてクロスバースイッチを用いることによって、従来と比較して高額なＦＩＦＯ数を削減できるため、コストを低減できる、という効果を奏する。
【００４０】
つぎの発明によれば、プロセッサと周辺装置との間、およびマスターとして動作するプロセッサとスレーブとして動作するプロセッサとの間、でＦＩＦＯおよび切り替え装置を経由したデータ転送を行う。これにより、スレーブとして動作するプロセッサ間以外の任意のデバイス間でデータ転送を実現できる、という効果を奏する。また、ＦＩＦＯを経由した高速なデータ転送を実現できる、という効果を奏する。
【００４１】
つぎの発明によれば、プロセッサと周辺装置との間、およびプロセッサ間、でＦＩＦＯおよび切り替え装置を経由したデータ転送を行う。これにより、任意のデバイス間でデータ転送を実現できる、という効果を奏する。また、マスター，スレーブという関係に機能を分担することなく、ＦＩＦＯを経由した高速なデータ転送を実現できる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかるマルチプロセッサシステムの実施の形態１の構成を示す図である。
【図２】データ転送経路の一例を示す図である。
【図３】データ転送経路の一例を示す図である。
【図４】データ転送経路の一例を示す図である。
【図５】データ転送経路の一例を示す図である。
【図６】本発明にかかるマルチプロセッサシステムの実施の形態２の構成を示す図である。
【図７】データ転送経路の一例を示す図である。
【図８】データ転送経路の一例を示す図である。
【図９】データ転送経路の一例を示す図である。
【図１０】従来のデータ処理装置の構成を示す図である。
【図１１】従来のデータ処理装置の構成を示す図である。
【符号の説明】
１マスターＤＳＰ（ｍａｓｔｅｒＤＳＰ）、２，３スレーブＤＳＰ（ｓｌａｖｅＤＳＰ）、４，５，６ＤＳＰ、１１，１２ペリフェラル（Ｐｅｒｉｐｈｅｒａｌ）、２１クロスバースイッチ（Ｃｒｏｓｓｂａｒ）、３１，３２，３３ＦＩＦＯ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multiprocessor system requiring real-time performance, and in particular, a multiprocessor system suitable as a hardware configuration for realizing a digital wireless device, and data transfer realized by the multiprocessor system. It is about the method.
[0002]
[Prior art]
Hereinafter, a conventional data transfer method will be described. A data processing apparatus such as a digital wireless device that requires real-time performance requires high-speed and large-capacity data computation. As a configuration for realizing this, for example, there is a configuration for performing digital signal processing using a plurality of DSPs (Digital Signal Processors). In this configuration, a large amount of real-time data is transferred to a plurality of DSPs.
[0003]
FIG. 10 is a diagram showing a configuration of a conventional data processing apparatus (first prior art) for realizing data transfer, in which 100, 101, and 102 are DSPs, and 110 is an input / output peripheral (Peripheral). is there. Here, data transfer is performed with a plurality of DSPs (100 to 102) arranged on the bus. By giving an address on the bus to the input / output peripheral 110 and each DSP, data transfer is performed between any peripheral and the DSP.
[0004]
FIG. 11 is a diagram showing a configuration of a conventional data processing apparatus (second prior art) for realizing data transfer. Here, the input / output peripheral 110 and each DSP (100 to 102) are connected by a bidirectional FIFO (BI-FIFO) 120. Since data transfer between devices connected by FIFO operates independently of other devices, high-speed data transfer can be realized. Further, since the data transfer between devices is separated by the FIFO, the utilization efficiency of the DSP bus can be improved.
[0005]
[Problems to be solved by the invention]
However, in the data transfer method described in the first prior art, since the bus is occupied by data transfer between devices, that is, other devices cannot perform data transfer due to the bus occupation, the overall speed is high. There was a problem that data transfer could not be realized. Further, in the above data transfer method, since data is directly transferred between devices, it is necessary to simultaneously perform data transfer processing for both. Therefore, there is a problem that usage restrictions on the DSP bus increase and performance deteriorates.
[0006]
In addition, in the data transfer method described in the second prior art, data transfer between arbitrary devices becomes impossible, and data transfer between devices not directly connected by FIFO is required to relay intermediate devices. There is. Therefore, there has been a problem that data transfer speed and processing efficiency are lowered. Further, the above data transfer method has a problem in that it requires costs because FIFOs corresponding to the number of devices are necessary.
[0007]
The present invention has been made in view of the above, and is a multiprocessor system and a data transfer method capable of realizing data transfer between arbitrary devices, high-speed data transfer, and cost reduction (reduction in the number of expensive parts). The purpose is to obtain.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the object, the multiprocessor system according to the present invention includes a plurality of processors and a plurality of peripheral devices, and is individually configured between devices (processors, peripheral devices). In order to perform data transfer, data storage means for temporarily storing data transferred between the devices, and switching means for switching the connection of the input / output port according to an address defined for each device It is characterized by that.
[0009]
In the multiprocessor system according to the next invention, one of the plurality of processors is a master, the rest is a slave, the processor and the peripheral device, and the processor and the slave that operate as the master. Data is transferred to and from an operating processor via the data storage means and the switching means.
[0010]
In the multiprocessor system according to the next invention, the data storage means includes a processor FIFO for temporarily storing data transferred between a processor operating as a master and another processor operating as a slave; A plurality of FIFOs for peripheral devices that temporarily store data transferred between the peripheral device and the processor for each peripheral device.
[0011]
The multiprocessor system according to the next invention is characterized in that data transfer is performed between the processor and the peripheral device and between the processors via the data storage means and the switching means.
[0012]
In the multiprocessor system according to the next invention, the data storage means includes a processor FIFO for temporarily storing data transferred between processors, and data transferred between the peripheral device and the processor. Is composed of a plurality of FIFOs for peripheral devices that temporarily store each peripheral device.
[0013]
The multiprocessor system according to the next invention is characterized in that a crossbar switch is used as the switching means.
[0014]
In the data transfer method according to the next invention, the processor that operates as the master switches switching the connection of the input / output ports according to the processor FIFO that can be shared by all the processors and the address defined for each device. A first step of transferring data to a processor operating as a slave via a device; and a processor operating as a slave sends data to a processor operating as a master via the processor FIFO and the switching device. A second step of transferring, a third step in which the processor transfers data to a desired peripheral device via a peripheral device FIFO and a switching device for each peripheral device; and Via the peripheral device FIFO and the switching device, the desired pro Characterized in that it comprises a fourth step of transferring the data to Tsu support, the.
[0015]
In the data transfer method according to the next invention, the predetermined processor passes through the processor FIFO that can be shared by all the processors and the switching device that switches the connection of the input / output port according to the address defined for each device. Then, a first step of transferring data to a desired processor, and a second step of transferring data to a desired peripheral device by the processor via the peripheral device FIFO and the switching device for each peripheral device. And a third step in which the peripheral device transfers data to a desired processor via the peripheral device FIFO and the switching device.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a multiprocessor system and a data transfer method according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
[0017]
Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration of a first embodiment of a multiprocessor system according to the present invention. 1 is a master DSP (master DSP), 2 and 3 are slave DSPs (slave DSPs), 11 and 12 are peripherals that are input / output, and 21 is a cross that can arbitrarily connect each input terminal. A bar switch (Cross bar) 31, 32, and 33 is a FIFO (BI-FIFO) that can transfer data bidirectionally.
[0018]
In the multiprocessor system, the master DSP 1 and the FIFO 31, the DSPs (1, 2, 3) and the crossbar switch 21 are connected via the local buses of the DSPs (1, 2, 3). Assign a bus address to each connection individually. More specifically, the FIFO 31 and the crossbar switch 21 are connected to the local bus of the master DSP 1 and are accessed using respective addresses.
[0019]
In this embodiment, an example in which the multiprocessor system according to the present invention is applied to a digital wireless device will be described. In this case, the peripheral 11 operates as, for example, an A / D converter that samples a received signal, that is, an input peripheral. Each DSP demodulates data received via the peripheral 11 and obtains the demodulation result. In this case, the peripheral 12 operates as, for example, a D / A converter that makes transmission signals continuous, that is, an output peripheral.
[0020]
Here, the data transfer path of the multiprocessor system of this embodiment will be described. 2, FIG. 3, FIG. 4 and FIG. 5 are diagrams showing examples of data transfer paths.
[0021]
For example, the reception data converted by the peripheral 11 is stored in the FIFO 32. The master DSP 1 and slave DSPs 2 and 3 read the received data stored in the FIFO 32 through the path shown in FIG.
[0022]
Further, data transfer between DSPs can be realized by the paths shown in FIGS. For example, the master DSP 1 transfers data to the slave DSPs 2 and 3 via the FIFO 31 (see FIG. 3). The slave DSPs 2 and 3 transfer data to the master DSP 1 via the FIFO 31 (see FIG. 4).
[0023]
When outputting data, the master DSP 1 and slave DSPs 2 and 3 store the transmission data in the FIFO 33. The peripheral 12 receives data from the FIFO 33 and outputs the converted data (see FIG. 5).
[0024]
In this embodiment, since the AD converter and the DA converter that operate in real time are assumed as the peripherals 11 and 12, the FIFOs 32 and 33 are connected to the peripherals, respectively. When the control is performed only by the master DSP 1, the FIFOs 32 and 32 can be omitted.
[0025]
As described above, in this embodiment, the DSP is configured to include a DSP that operates as a master and a plurality of DSPs that operate as slaves, and the devices are connected via the FIFO and the crossbar switch. Thereby, data transfer can be realized between arbitrary devices other than between slave DSPs. In addition, high-speed data transfer via the FIFO can be realized. In addition, the use of a crossbar switch can reduce the number of FIFOs that are more expensive than conventional ones, thereby reducing costs.
[0026]
Embodiment 2. FIG.
FIG. 6 is a diagram showing the configuration of the second embodiment of the multiprocessor system according to the present invention, and 4, 5, and 6 are DSPs. In the first embodiment, both terminals of the FIFO 31 are connected to the master DSP 1 and the crossbar switch 21, respectively. In the second embodiment, for example, both terminals of the FIFO 31 are connected to the crossbar switch. As a result, the DSPs 4, 5, and 6 are all handled in the same manner, and the function sharing between the master and the slave is eliminated. Since devices other than the DSP are the same as those in the first embodiment described above, description thereof is omitted.
[0027]
Hereinafter, as in the first embodiment, a case where the multiprocessor system is applied to a digital wireless device will be described as an example. Therefore, the peripheral 11 is an input peripheral and the peripheral 12 is an output peripheral.
[0028]
Here, the data transfer path of the multiprocessor system of this embodiment will be described. 7, 8, and 9 are diagrams illustrating an example of the data transfer path.
[0029]
For example, the reception data converted by the peripheral 11 is stored in the FIFO 32. In the DSPs 4, 5, and 6, the received data stored in the FIFO 32 is read out through the route shown in FIG.
[0030]
Further, data transfer between DSPs can be realized by the route shown in FIG. For example, the DSP 4 transfers data to the DSPs 5 and 6 via the FIFO 31 (see FIG. 8). Further, the DSP 5 transfers data to the DSPs 4 and 6 via the FIFO 31 (see FIG. 8). The DSP 6 transfers data to the DSPs 4 and 5 via the FIFO 31 (see FIG. 8). In this way, high-speed transfer using a FIFO can be realized between arbitrary DSPs.
[0031]
When outputting data, the DSPs 4, 5 and 6 store the transmission data in the FIFO 33. The peripheral 12 receives data from the FIFO 33 and outputs the converted data (see FIG. 9).
[0032]
Thus, in this embodiment, since all devices are connected via the FIFO and the crossbar switch, data transfer can be realized between arbitrary devices. Further, high-speed data transfer via the FIFO can be realized without sharing the function between the master and slave. In addition, the use of a crossbar switch can reduce the number of FIFOs that are more expensive than conventional ones, thereby reducing costs.
[0033]
In the first and second embodiments, the data transfer using the FIFO has been described. However, the present invention is not limited to this. For example, the FIFO may be replaced with a DP (Dual Port) -RAM.
[0034]
【The invention's effect】
As described above, according to the present invention, the devices are connected via the data storage means and the switching means. Thereby, there is an effect that data transfer between arbitrary devices can be realized.
[0035]
According to the next invention, it is configured to include a processor that operates as a master and a plurality of processors that operate as slaves, and the devices are connected via the data storage means and the switching means. As a result, there is an effect that data transfer can be realized between arbitrary devices other than between processors operating as slaves. Further, since the data storage means can be shared, the data storage means can be reduced as compared with the conventional case.
[0036]
According to the next invention, the data storage means includes a processor FIFO for temporarily storing data transferred between a processor operating as a master and another processor operating as a slave, and between the peripheral device and the processor. And a plurality of peripheral device FIFOs that temporarily store data transferred for each peripheral device. Thereby, there is an effect that high-speed data transfer via the FIFO can be realized.
[0037]
According to the next invention, in order to perform data transfer between the processor and the peripheral device and between the processors via the data storage means and the switching means, that is, all devices via the data storage means and the switching means. Since this is connected, there is an effect that data transfer can be realized between arbitrary devices. Further, since the data storage means can be shared, the data storage means can be reduced as compared with the conventional case.
[0038]
According to the next invention, the data storage means temporarily stores, for each peripheral device, the processor FIFO that temporarily stores data transferred between the processors, and the data transferred between the peripheral devices and the processor. And a plurality of FIFOs for peripheral devices. Thus, there is an effect that high-speed data transfer via the FIFO can be realized without sharing the function between the master and the slave.
[0039]
According to the next invention, the use of the crossbar switch as the switching means can reduce the number of FIFOs that are more expensive than the conventional one, and thus has an effect of reducing the cost.
[0040]
According to the next invention, data transfer is performed between the processor and the peripheral device and between the processor operating as the master and the processor operating as the slave via the FIFO and the switching device. As a result, there is an effect that data transfer can be realized between arbitrary devices other than between processors operating as slaves. In addition, there is an effect that high-speed data transfer via the FIFO can be realized.
[0041]
According to the next invention, data transfer is performed between the processor and the peripheral device and between the processors via the FIFO and the switching device. Thereby, there is an effect that data transfer can be realized between arbitrary devices. Further, there is an effect that high-speed data transfer via the FIFO can be realized without sharing the function between the master and the slave.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a first embodiment of a multiprocessor system according to the present invention.
FIG. 2 is a diagram illustrating an example of a data transfer path.
FIG. 3 is a diagram illustrating an example of a data transfer path.
FIG. 4 is a diagram illustrating an example of a data transfer path.
FIG. 5 is a diagram illustrating an example of a data transfer path.
FIG. 6 is a diagram showing a configuration of a second embodiment of a multiprocessor system according to the present invention.
FIG. 7 is a diagram illustrating an example of a data transfer path.
FIG. 8 is a diagram illustrating an example of a data transfer path.
FIG. 9 is a diagram illustrating an example of a data transfer path.
FIG. 10 is a diagram illustrating a configuration of a conventional data processing apparatus.
FIG. 11 is a diagram illustrating a configuration of a conventional data processing apparatus.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Master DSP (masterDSP), 2,3 Slave DSP (slaveDSP), 4,5,6 DSP, 11,12 Peripheral (Peripheral), 21 Crossbar switch (Cross bar), 31,32,33 FIFO.

Claims

In a multiprocessor system for individually transferring data between devices (processors, peripheral devices), which includes a plurality of processors, one of which is a master and the rest is a slave, and a plurality of peripheral devices.
One processor FIFO for connecting one terminal to the processor operating as the master and temporarily storing data transferred between the processor and the other processor operating as a slave;
Peripheral device FIFOs for the number of peripheral devices, each connecting one terminal for each peripheral device, and temporarily storing data transferred between the peripheral device and the processor for each peripheral device;
A switching unit that is connected to the other terminal of the FIFO for the processor, the other terminal of the FIFO for each peripheral device, and the plurality of processors, and that switches an input / output port connection according to an address defined for each of the devices; ,
Equipped with a,
When data transfer is performed between the processor and any one of the plurality of peripheral devices , the route passes through one peripheral device FIFO connected to the peripheral device and the switching unit. performs data transfer, the case of performing data transfer with the processor operating as the processor and the slave operating as the master, and wherein data transfer path via the FIFO and the switching means for the processor Multiprocessor system.

In a multiprocessor system configured to include a plurality of processors and a plurality of peripheral devices and individually transfer data between devices (processors, peripheral devices).
One processor FIFO that temporarily stores data transferred between processors;
Peripheral device FIFOs for the number of peripheral devices, each connecting one terminal for each peripheral device, and temporarily storing data transferred between the peripheral device and the processor for each peripheral device;
Switching means connected to both terminals of the processor FIFO, the other terminal of the peripheral device FIFO, and the plurality of processors, and switching the connection of the input / output ports according to an address defined for each device;
Equipped with a,
When data transfer is performed between the processor and any one of the plurality of peripheral devices , the route passes through one peripheral device FIFO connected to the peripheral device and the switching unit. performs data transfer, when data transfer between the processor, the processor for outputting data, said switching means, said processor for FIFO, said switching means, a processor for inputting data, a route to transfer data of A featured multiprocessor system.

Multiprocessor system according to claim 1 or 2, characterized by using a crossbar switch as the switching means.