JPS63280543A - Communication control equipment - Google Patents
Communication control equipmentInfo
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- JPS63280543A JPS63280543A JP62114437A JP11443787A JPS63280543A JP S63280543 A JPS63280543 A JP S63280543A JP 62114437 A JP62114437 A JP 62114437A JP 11443787 A JP11443787 A JP 11443787A JP S63280543 A JPS63280543 A JP S63280543A
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Abstract
Description
【発明の詳細な説明】
本発明はデータ処理システムにおける通信制御装置に関
し、特に通信制御装置のローカルメモリの制御に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a communication control device in a data processing system, and more particularly to control of local memory of the communication control device.
［従来の技術］
従来、通信制御装置のローカルメモリは、独立したアダ
プタとして通信制御装置内の共通バスを介して接続され
、通信制御装置内の共通制御部内に実装されているプロ
セッサ及び回線接続部からデータ及び各種制御情報がリ
ード／ライトされるようになっていた。[Prior Art] Conventionally, a local memory of a communication control device is connected as an independent adapter via a common bus within the communication control device, and is connected to a processor and a line connection unit installed in the common control section of the communication control device. Data and various control information could be read/written from.
［発明が解決しようとする問題点］
上述した従来の通信制御装置ではローカルメモリが独立
したアダプタとして通信制御装置内の共通バスを介して
接続されているため、ローカルメモリ専用のパッケージ
としてケージスロットを専有し、実装容量的に不利とな
り、ゲージサイズの増大につながり装置全体の筐体の小
型化が困難である−１な、共通バス専有時間が増大し、
共通バスネックで性能が低下するという欠点がある。[Problems to be Solved by the Invention] In the conventional communication control device described above, the local memory is connected as an independent adapter via a common bus within the communication control device, so the cage slot is used as a package exclusively for the local memory. This causes a disadvantage in terms of mounting capacity, increases the gauge size, and makes it difficult to downsize the entire device.
The disadvantage is that performance deteriorates due to a common bus neck.
本発明の目的は、小型で共通パスネックによる性能低下
を防止できる通信制御装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a communication control device that is small in size and can prevent performance degradation due to common path necks.
［問題点を解決するための手段］
本発明の通信制御装置は、複数の回線接続部と共通制御
部を有する通信制御装置において、前記回線接続部内に
ローカルメモリを内蔵させ、前記回線接続部と前記共通
制御部とを結ぶ共通バス及び前記回線接続部内の内部バ
スから前記ローカルメモリをアクセス可能な手段を有す
ることを特徴とする。[Means for Solving the Problems] A communication control device of the present invention is a communication control device having a plurality of line connection units and a common control unit, in which a local memory is built in the line connection unit, and the communication control unit has a plurality of line connection units and a common control unit. The device is characterized by comprising means that allows the local memory to be accessed from a common bus connecting the common control unit and an internal bus within the line connection unit.
［実施例］ 次に本発明の実施例について図面を参照して説明する。[Example] Next, embodiments of the present invention will be described with reference to the drawings.
第３図は本発明による通信制御装置が適用されるシステ
ム構成図であり、１はホスト中央処理装置、２は入出力
チャネルコントローラ、３は通信制御装置、４は共通制
御部、５−１・・・５−ｎは回線接続部、１００は入出
力チャネル、２０１−１・・・２０１−２ｎは通信回線
である。FIG. 3 is a system configuration diagram to which the communication control device according to the present invention is applied, in which 1 is a host central processing unit, 2 is an input/output channel controller, 3 is a communication control device, 4 is a common control unit, 5-1. . . 5-n is a line connection unit, 100 is an input/output channel, and 201-1 . . . 201-2n is a communication line.
第２図は第３図の通信制御装置３の構成を示すブロック
図であり、同じ構成要素には同一符号を付しである。２
００は共通制御部４と回線接続部５−１・・・５−ｎと
を結ぶ共通バスである。FIG. 2 is a block diagram showing the configuration of the communication control device 3 shown in FIG. 3, and the same components are given the same reference numerals. 2
00 is a common bus connecting the common control section 4 and the line connection sections 5-1...5-n.
第１図は第２図をさらに詳細に示す図で、簡略化のため
、回線接続部は５−１のみ代表として示しである。共通
制御部４はプロセッサ６とバスコントローラ７を有する
０回線接続部５−１は、回線制御回路８−１、ＤＭＡコ
ントローラう−１、ローカルメモリ１０−１、バンク比
較回路１１−１、バンクレジスタ１２−１、アドレスレ
ジスタ１３−１、及び双方向性ドタイバ１４−１．１５
−１を有する。共通バス２００は、アドレスバス３００
、データバス４００、バス使用要求（ＢＲＱＯ−ＢＩＩ
Ｑｎ ）線５００−０ ・５００−ｎ 、バス使用許可
（八Ｃに０・・・＾ＣＫｎ ）線６００−０ ・Ｂｏｏ
−ｎ 、及びバスビジー （ＢｔｌＳＹｌ・ＢＵＳＹｎ
）線７００−１−７００−ｎを有する。FIG. 1 is a diagram showing FIG. 2 in more detail, and for the sake of simplification, only the line connection section 5-1 is shown as a representative. The common control unit 4 includes a processor 6 and a bus controller 7. The line connection unit 5-1 includes a line control circuit 8-1, a DMA controller U-1, a local memory 10-1, a bank comparison circuit 11-1, and a bank register. 12-1, address register 13-1, and bidirectional tie bar 14-1.15
-1. The common bus 200 is an address bus 300.
, data bus 400, bus use request (BRQO-BII
Qn) line 500-0 ・500-n, bus use permission (0 to 8C...^CKn) line 600-0 ・Boo
-n, and bus busy (BtlSYl・BUSYn
) lines 700-1-700-n.
２０２−１は内部データバス、３０１−１は内部アドレ
スバス、５０１−０・・・５０１−３は回線制御回路８
−１からＤＭＡコントローラ９−１へのＤＭＡ要求（Ｄ
ＨＲＱＯ・・・ＤＨＡＱ３ ）である。202-1 is an internal data bus, 301-1 is an internal address bus, 501-0...501-3 is a line control circuit 8
-1 to the DMA controller 9-1 (D
HRQO...DHAQ3).
以下図面を参照して本実施例の動作を説明する。The operation of this embodiment will be explained below with reference to the drawings.
回線接続部５−１・・・５−ｎは各々同じ構成であり、
優先順位の高いもの程、若い番号が割当てられている。The line connection parts 5-1...5-n each have the same configuration,
The higher the priority, the lower the number assigned.
各々の回線接続部５−１・・・５−ｎは、通信回線２０
１−１・・・２０１−２ｎを各々２回線ずつ収容する。Each line connection unit 5-1...5-n is connected to a communication line 20.
1-1...201-2n each accommodates two lines.
２本の通信回線は、回線制御回路８−１・・・８−ｎと
接続されている。ローカルメモリ１０−１・・・１０−
ｎは２５６にバイト単位で連続してアドレス可能な構成
となっている。即ち、２５６にバイトのバンク構造とな
っている。従って、ローカルメモリ１０−１・・・１０
−ｎは、任意の回線接続部５−１・・・５−ｎ又はプロ
セッサ６から自由にアクセスすることができる。ＤＭＡ
（ダイレクト・メモリ・アクセス）コントローラ９−
１・・・９−ｎはプロセッサ６の介在なしに、直接的に
ローカルメモリ１０−１・・・１０−ｎと回線接続部８
−１・・・８−ｎ内の送受信デーツバ２ツフアとの間で
データのやりとりを行う。バンク比較回路１１−１・・
・１１−ｎは、ＤＭＡコントローラ９−１・・・９−ｎ
から出力されるアドレスを保持するアドレスレジスタ１
３−１・・・１３−ｎ内のバンク部とバンクレジスタ１
２−１・・・１２−ｎの内容とを比較する機能を有する
。上記バンク部とバンクレジスタ１２−１・・・１２−
ｎの内容が一致した場合には、バンク比較回路１１−１
・・・１１−ｎにより、バスビジー線７００−１・・・
７００−ｎは、論理“１″にセットされ、バスコントロ
ーラ７に入力される。上記バンク部とバンクレジスタ１
２−１・・・１２−ｎの内容がバンク比較回路１１−１
・・・１１−ｎにより、バスビジー線７００−１・・・
７００−ｎは“０″にリセットされ、バスコントローラ
７に入力される。バンクレジスタ１２−１・・・１２−
ｎは、各々の回線接続部５−１・・・５−ｎに対応して
初期設定される。ＤＭＡコントローラ９−１・・・９−
ｎは、回線制御回路８−１＝−８−ｎからのＤＭＡ要求
線５０１−０ ・５０１−３が同時に論理“１”の場合
は、優先順位をつけて受付は処理する。ここで、優先順
位の一番高いのちは、ＤＭＲＱＯであり、次に高いのら
はＤＨＲＱｌ 、一番低いのちはＤＨＲＱ３である。即
ち、優先順位は、ＤＨＩＩＱＯが最優先で、ダッシュ番
号が大きくなるに従って低くなる。 ＤＭＲＱＯは通信
回線２０１−１ ・２０１−（２ｎ−１）の受信回線側
のデータ要求線、ＤＨＲＱＩは通信回線２０１−１・・
・２０１−（２ｎ−１）の送信回線側のデータ要求線、
ＤＭＲＱ２は通信回線２０１−２−２０１−２ｎの受信
回線側のデータ要求線、口ＨＲＱ３は通信回線２０１−
２−２０１−２ｎの送信回線側のデータ要求線である。The two communication lines are connected to line control circuits 8-1...8-n. Local memory 10-1...10-
n has a configuration that can be addressed continuously in 256 byte units. That is, it has a bank structure of 256 bytes. Therefore, local memory 10-1...10
-n can be freely accessed from any line connection unit 5-1...5-n or processor 6. D.M.A.
(Direct memory access) Controller 9-
1...9-n directly connect to the local memories 10-1...10-n and the line connection section 8 without the intervention of the processor 6.
-1...8-n exchanges data with the transmitter/receiver data buffer 2 buffers. Bank comparison circuit 11-1...
・11-n is a DMA controller 9-1...9-n
Address register 1 that holds the address output from
Bank section and bank register 1 in 3-1...13-n
2-1...12-n. The bank section and bank registers 12-1...12-
If the contents of n match, the bank comparison circuit 11-1
...11-n, bus busy line 700-1...
700-n is set to logic "1" and is input to the bus controller 7. Above bank section and bank register 1
The contents of 2-1...12-n are the bank comparison circuit 11-1.
...11-n, bus busy line 700-1...
700-n is reset to “0” and input to the bus controller 7. Bank register 12-1...12-
n is initialized corresponding to each line connection section 5-1...5-n. DMA controller 9-1...9-
If the DMA request lines 501-0 and 501-3 from the line control circuit 8-1=-8-n are at logic "1" at the same time, the reception is processed with priority. Here, the highest priority is DMRQO, the next highest is DHRQl, and the lowest is DHRQ3. That is, DHIIQO has the highest priority, and the higher the dash number, the lower the priority. DMRQO is the data request line on the receiving line side of communication line 201-1/201-(2n-1), and DHRQI is communication line 201-1...
・Data request line on the transmission line side of 201-(2n-1),
DMRQ2 is a data request line on the reception line side of communication line 201-2-201-2n, and HRQ3 is communication line 201-2n.
This is a data request line on the transmission line side of 2-201-2n.
プロセッサ６、回線接続部５−１・・・５−ｎは、ロー
カルメモリ１０−１・・・１０−ｎ内の制御テーブル、
制御情報、送受信データバッファをアクセスする場合、
通常は、バス使用要求線５ｏｏ−ｏ・・・５００−ｎを
論理“１”にしてバスコントローラ７に入力する。バス
コントローラ７は、バス使用要求線５００−０・・・５
００−ｎが同時に論理“１”の場合は、優先順位をつけ
て受付は処理する。優先順位が一番高いものは、プロセ
ッサ６からのバス使用要求線５００−０ （ＢＲＱＯ
）で、次に高いものは、回線接続部５−１、一番低いも
のは回線接続部５−ｎである。即ち、優先順位は、プロ
セッサ６が最優先で、回線接続部のダッシュ番号が大き
くなるほど低くなる。バス使用要求がバスコントローラ
７により優先順位に従ってう受付けられると、各々に対
応したバス使用許可線６００−０・・・６００−ｎのみ
論理“１”とし、バス使用要求元へ知らされる。バンク
比教回路１１−１・・・１１−ｎによりバスビジー線７
００−１・・・７００−ｎが論理“１”にセットされる
場合は、バス使用要求線５００−１・・・５０〇−ｎは
論理“０”にリセットされ、バスコントローラ７への要
求は禁止される。この場合は、自分自身の回線接続部５
−１・・・５−ｎ内のローカルメモリ内で、送受信デー
タがＤＭＡコントローラ９−１・・・９−ｎにより内部
データバス２０２−１・・・２０２−ｎを介して、アド
レスレジスタ１３−１・・・１３−ｎにより指定された
ローカルメモリ１０−１・・・１０−ｎの任意アドレス
内に読み書きされる。バスコントローラ７は、バスビジ
ー線７００−１・・・７００−ｎが論理“１″のローカ
ルメモリ１０−１・・・１０−ｎにアクセスすることを
禁止する。即ち、バスビジー線７００−１・・・７００
−ｎが論理“０”のときのみ、プロセッサ６又は他の回
線接続部５〜１・・・５−ｎは、ローカルメモリ１０−
１・・・１０−ｎをアクセスすることができる。ローカ
ルメモリ１０−１・・・１０−ｎ内の送受信データは、
入出力チャネル１００を介してホスト中央処理装置１と
やりとりされるが、詳細は複雑さを避けるためにここで
は省略する。 以上、記述したようにローカルメモリ１
０−１・・・１０−ｎを２５６にバイト単位で分割して
回線接続部５−１・・・５−ｎがら自由に任意にかつ共
通バス専有時間を低減させるようにアクセスできる。The processor 6 and the line connection units 5-1...5-n have control tables in the local memories 10-1...10-n,
When accessing control information and sending/receiving data buffers,
Normally, the bus use request lines 5oo-o...500-n are set to logic "1" and input to the bus controller 7. The bus controller 7 uses bus use request lines 500-0...5.
If 00-n are logic "1" at the same time, the reception is processed with priority. The bus request line 500-0 (BRQO) from the processor 6 has the highest priority.
), the next highest one is the line connection section 5-1, and the lowest one is the line connection section 5-n. That is, the processor 6 has the highest priority, and the higher the dash number of the line connection, the lower the priority. When the bus use requests are accepted by the bus controller 7 in accordance with the priority order, only the corresponding bus use permission lines 600-0...600-n are set to logic "1" and are notified to the bus use request source. Bus busy line 7 is connected by bank Pikyo circuit 11-1...11-n.
When 00-1...700-n is set to logic "1", the bus use request lines 500-1...500-n are reset to logic "0" and the request to the bus controller 7 is is prohibited. In this case, your own line connection section 5
-1...5-n, the transmitted/received data is transferred by the DMA controllers 9-1...9-n via the internal data buses 202-1...202-n to the address registers 13-1...5-n. 1...13-n are read/written into arbitrary addresses of the local memories 10-1...10-n. The bus controller 7 prohibits the bus busy lines 700-1...700-n from accessing the local memories 10-1...10-n at logic "1". That is, bus busy line 700-1...700
Only when -n is logic "0", the processor 6 or other line connections 5-1...5-n will be able to access the local memory 10-n.
1...10-n can be accessed. The transmitted and received data in the local memories 10-1...10-n are as follows:
It communicates with the host central processing unit 1 via an input/output channel 100, the details of which are omitted here to avoid complexity. As described above, local memory 1
0-1...10-n are divided into 256 bytes and can be freely accessed by the line connection sections 5-1...5-n in a manner that reduces the common bus exclusive time.
［発明の効果］
以上説明したように本発明は、通信制御装置内の複数の
回線接続部内にローカルメモリを設け、回線接続部と共
通制御部とを結ぶ共通バス及び回線接続部内の内部バス
の両方のバスからローカルメモリをアクセス可能なよう
に構成することにより、回線数増大時に対応するための
増設ローカルメモリを含めたローカルメモリ専用のパッ
ケージを不要とし、ケージスロットの削減ができるため
装置全体の筐体サイズの小型化につながる。また、共通
バス専有時間の低減ができるため共通バスネックによる
性能低下を防止できる効果がある。[Effects of the Invention] As explained above, the present invention provides local memories in a plurality of line connection units in a communication control device, and provides a common bus that connects the line connection units and the common control unit and an internal bus in the line connection units. By configuring the local memory so that it can be accessed from both buses, there is no need for a dedicated package for local memory, including additional local memory to accommodate an increase in the number of lines, and the number of cage slots can be reduced, resulting in a reduction in overall device size. This leads to a smaller housing size. Furthermore, since the time dedicated to the common bus can be reduced, performance degradation due to common bus necks can be prevented.
第１図は第２図を詳細に示すブロック図、第２図は第３
図の通信制御装置の構成を示すブロック図、第３図は本
発明の一実施例のシステム構成図である。
■・・・ホスト中央処理装置、２・・・入出力チャネル
コントローラ、３・・・通信制御装置、４・・・共通制
御部、５−１〜５−ｎ・・・回線接続部、６・・・プロ
セッサ、７・・・バスコントローラ、８−１・・・回線
制御回路、９−１・・・ＤＭＡコントローラ、１０−１
・・・ローカルメモリ、１１−１・・・バンク比較回路
、１２−１・・・バンクレジスタ、１３−１・・・アド
レスレジスタ、１４−１・・・双方向性ドライバ、１５
−１・・・双方向性ドライバ、１００・・・入出力チャ
ネル、２０１−１〜２０１−ｎ・・・通信回線、２００
・・・共通バス、２０２−１内部データバス、３０１−
１内部アドレスバス、３００・・・共通バス内のアドレ
スバス、４００・・・共通バス内のデータバス、５００
−０〜５００−ｎ・・・共通バス内のバス使用要求（Ｂ
ＲＱＯ〜ＢＲＱｎ ＞線、６００−０〜６００−ｎ・・
・共通バス内のバス使用許可（＾ＣＫＯ・・・ＡＣにｎ
）線、７００−１〜７００−ｎ・・・共通バス内のバス
ビジー （ＢＩＩＳＹＩ 〜ＢＵＳＹｎ ）線。
第１図
通信回線
第２図
通信回路Figure 1 is a block diagram showing Figure 2 in detail, Figure 2 is a block diagram showing Figure 3 in detail.
FIG. 3 is a block diagram showing the configuration of the communication control device shown in FIG. 3, and FIG. 3 is a system configuration diagram of an embodiment of the present invention. ■...Host central processing unit, 2...I/O channel controller, 3...Communication control device, 4...Common control section, 5-1 to 5-n...Line connection section, 6. ... Processor, 7... Bus controller, 8-1... Line control circuit, 9-1... DMA controller, 10-1
... Local memory, 11-1 ... Bank comparison circuit, 12-1 ... Bank register, 13-1 ... Address register, 14-1 ... Bidirectional driver, 15
-1...Bidirectional driver, 100...I/O channel, 201-1 to 201-n...Communication line, 200
...Common bus, 202-1 Internal data bus, 301-
1 Internal address bus, 300...Address bus within the common bus, 400...Data bus within the common bus, 500
-0 to 500-n...Bus use request within the common bus (B
RQO~BRQn > line, 600-0~600-n...
・Permission to use the bus within the common bus (^CKO...n to AC
) lines, 700-1 to 700-n...Bus busy (BIISYI to BUSYn) lines in the common bus. Figure 1: Communication line Figure 2: Communication circuit
Claims (1)
置において、前記回線接続部内にローカルメモリを内蔵
させ、前記回線接続部と前記共通制御部とを結ぶ共通バ
ス及び前記回線接続部内の内部バスから前記ローカルメ
モリをアクセス可能な手段を有することを特徴とする通
信制御装置。1. In a communication control device having a plurality of line connection units and a common control unit, a local memory is built in the line connection unit, and a common bus connecting the line connection unit and the common control unit and an internal memory in the line connection unit are provided. A communication control device comprising means for accessing the local memory from a bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114437A JPS63280543A (en) | 1987-05-13 | 1987-05-13 | Communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114437A JPS63280543A (en) | 1987-05-13 | 1987-05-13 | Communication control equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280543A true JPS63280543A (en) | 1988-11-17 |
Family
ID=14637707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114437A Pending JPS63280543A (en) | 1987-05-13 | 1987-05-13 | Communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280543A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182062A (en) * | 1989-01-09 | 1990-07-16 | Hitachi Ltd | Communication control system and communication adaptor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749590A (en) * | 1980-09-08 | 1982-03-23 | Ibm | Tabular body for ribbon-cartridge |
| JPS6021908A (en) * | 1983-07-14 | 1985-02-04 | Chisso Corp | Manufacture of composite monofilament |
| JPS6156063U (en) * | 1984-09-18 | 1986-04-15 |
-
1987
- 1987-05-13 JP JP62114437A patent/JPS63280543A/en active Pending
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