JP4322451B2 - Dsp-memory or dsp memory and cpu memory (DPRAM) between the data transfer method - Google Patents

Dsp-memory or dsp memory and cpu memory (DPRAM) between the data transfer method Download PDF

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明はDSP(Digital Signal Processor:ディジタル信号処理プロセッサ)メモリ間データ転送方式に関し、特に複数のDSPを備える装置などにおいて、複数のDSP内のメモリ間におけるデータ転送を、簡易な構成の回路により実現することを可能とする、DSPメモリ間データ転送方式に関する。 The present invention is DSP: realization relates (Digital Signal Processor Digital signal processor) memory between the data transfer method, such as in particular apparatus comprising a plurality of DSP, the data transfer between the memory in a plurality of DSP, the circuit of a simple configuration It makes it possible to relate between DSP memory data transfer method.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
DSPは、信号処理や通信処理などディジタル信号処理演算向きに特化して設計されたプロセッサであり、通常、プログラマブルなプロセッサをさしている。 DSP is a processor that has been designed specifically for digital signal processing operations facing such signal processing and communication processing, usually it refers to a programmable processor. 一般にDSPには、ALU(Arithmetic Logic Unit:算術論理演算装置)などの演算装置やメモリ、入出力回路、周辺インタフェースなどが内蔵されており、プログラムの書換えで多方面の装置などに応用できる上、システム機能の変更や追加が簡単に出来るなどの利点を有している。 Generally the DSP, ALU: arithmetic unit and a memory, such as a (Arithmetic Logic Unit arithmetic logic unit), input and output circuits, and a peripheral interface is built, on which can be applied to such various fields of the device in rewriting program, changes and additions of the system function has advantages such as can be easy. このため現在では、例えば携帯電話基地局や携帯電話端末、動画像処理用装置など多くの装置にDSPが採用されるようになってきている。 Thus at present, for example, mobile phone base stations and mobile phones, have come to DSP is used in many devices such as a moving picture processing device.
【0003】 [0003]
そして、これらDSPを採用する装置においては、ディジタル信号処理の量の増加やリアルタイム処理の増加、或いは高速処理への要望に対応するため、複数のDSPを使用して並列処理を行わせるようになってきている。 Then, in an apparatus employing these DSP is an increase in the amount of growth and real-time processing of the digital signal processing, or in order to respond to demands for high-speed processing, so as to perform parallel processing by using a plurality of DSP it has been.
【0004】 [0004]
複数のDSPを使用して並列処理を行う装置においては、種類の異なる或いは同じ機能の複数のDSPの間でデータを共有する場合や、次の処理のためにデータを転送する場合に、DSPに内蔵されているメモリ間でデータを高速に転送することが必要となる。 An apparatus for performing parallel processing using a plurality of DSP is or when sharing data among a plurality of DSP of different or the same function, when transferring data for subsequent processing, the DSP data between memory built it is necessary to transfer at high speed.
【0005】 [0005]
複数のDSPメモリ間で高速にデータ転送を行うためには、データ転送を行いたいDSP間にDPRAM(Dual Port Random AccessMemory:デュアルポートRAM)を設け、該DPRAMを介してDMA(Direct Memory Access:ダイレクトメモリアクセス)転送を行なえば、最速でデータ転送することが可能である。 In order to perform data transfer at high speed between a plurality of DSP memory, DPRAM between DSP you want to transfer data: the provided (Dual Port Random Access Memory Dual-Port RAM), DMA via the DPRAM (Direct Memory Access: Direct by performing the memory access) transfer, it is possible to transfer data at the fastest.
【0006】 [0006]
また、複数のDSPメモリ間でデータ転送を行うには、通常、DSP間を接続するバスを用いて実現しており、この場合には、バスを複数のDSPで共有するための調停を行う回路が必要となっている。 Furthermore, the transfer data between a plurality of DSP memory, usually, are implemented using a bus connecting the DSP, in this case, the circuit for arbitrating for bus sharing by multiple DSP It has become necessary. 例えばDSPが2個の場合には、何れかのDSPがバスマスタとなり、他方がスレーブとなって動作することにより、2個のDSP間でデータ転送を行うことが出来る。 For example, when DSP is two, one of DSP is the bus master and the other by operating in a slave can transfer data between the two DSP. また、DSPが3個以上の場合には、各々のDSPが出力するデータ転送要求をバスマスタとなるDSPが受け付けて、バスの調停を行っている。 Further, when the DSP is 3 or more is accepted DSP as a bus master data transfer requests each DSP outputs is performed arbitration of the bus.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述した従来の複数のDSPメモリ間でデータ転送を行う方式においては、データ転送を行いたいDSP間のデータ転送経路のそれぞれにDPRAMを設ける必要があり、また、共有するバスの調停を行う回路が複数必要となり、何れの場合にも使用するDSPの個数が増えるに従って、回路全体が複雑化し回路規模が大きくなってしまうという欠点を有している。 In a method of performing the data transfer between a plurality of conventional DSP memory described above, it is necessary to provide a DPRAM the respective data transfer paths between DSP you want to transfer data, also, the circuit for arbitrating bus to share becomes more necessary, as also the number of DSP is increased to be used in any case, it has the disadvantage that the entire circuit becomes large complex and the circuit scale.
【0008】 [0008]
本発明は上述した事情を改善するために成されたものであり、本発明の目的は、複数のDSPを備える装置などにおいて、複数のDSP内のメモリ間におけるデータ転送を、簡易な構成の回路により実現することを可能とする、DSPメモリ間データ転送方式を提供することにある。 The present invention has been made to improve the above circumstances, an object of the present invention, in such apparatus having a plurality of DSP, the circuit of the data transfer between the memory in a plurality of DSP, a simple structure It makes it possible to realize the invention is to provide between DSP memory data transfer method.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
本発明のDSPメモリ間あるいはDSPメモリとCPU用メモリ(DPRAM)間データ転送方式は、装置の全体の制御を行うCPUと、ディジタル信号処理を行う複数のDSPと、前記CPU或いは前記DSPからのデータ転送の転送要求信号を受け付ける転送要求選択回路と、前記転送要求選択回路で受け付けた前記転送要求信号を受信して保持し、前記転送要求信号の優先順位に従ってデータ転送を実行するための指示信号を送出する転送要求保持回路と、前記DSPの各々と拡張バスを介して接続され、前記転送要求保持回路が送出する前記指示信号を受けて、前記CPU或いは前記DSPの転送情報を読み込み、該転送情報に従って前記CPU或いは前記DSPを転送先とするデータ転送を実行する拡張バス制御回路と、前記CP DSP-memory or DSP memory and a memory (DPRAM) between the data transfer method for the CPU of the present invention includes a CPU which controls the entire apparatus, a plurality of DSP that performs digital signal processing, data from the CPU or the DSP a transfer request selection circuit for accepting a transfer request signal transfer, and held for receiving the transfer request signal received by the transfer request selection circuit, an instruction signal for executing the data transfer in accordance with the priority of the transfer request signal a transfer request holding circuit for transmitting, connected via the expansion bus and each of the DSP, receiving said instruction signal the transfer request holding circuit sends, reads the transfer information of the CPU or the DSP, the transfer information and expansion bus controller for executing data transfer to a transfer destination of the CPU or the DSP according to the CP 用の転送データを保持し、前記CPUとCPUバスを介して接続され、かつ前記拡張バス制御回路が転送データの読み出し或いは書き込みを行うDPRAMと、を備え、 Holds transfer data use, is connected via the CPU and the CPU bus, and the expansion bus control circuit and a DPRAM for reading or writing of the transfer data,
前記拡張バス制御回路には、更にデータ転送の終了を通知する転送終了通知回路が接続され、 Wherein the expansion bus control circuit is connected to the transfer completion notification circuit further notifies the end of the data transfer,
前記拡張バス制御回路は、前記CPU又は前記DSPの番号の欄に対応して、転送情報アドレスの欄に前記転送情報が保持されているアドレスが記載される転送情報アドレステーブルを保持し、 The expansion bus controller, the CPU or in response to the column of the DSP of numbers, the forwarding information holds forwarding information address table to be described addresses stored in the column of the transfer information addresses,
前記転送情報が保持されているアドレスは、前記CPUの転送情報の場合は前記DPRAMのアドレスであり、前記DSPの転送情報の場合は前記DSPが内蔵するメモリのアドレスであり、 Addresses the transfer information is stored, when the transfer information of the CPU is the address of the DPRAM, if the DSP in the transfer information is the address of the memory in which the DSP is incorporated,
前記転送情報は、少なくとも転送データ長と、転送元の転送データ先頭アドレスと、転送先のデータ受信用の先頭アドレスと、データ転送終了後の応答の要否と、から構成される、ことを特徴とする。 The transfer information, wherein at least the transfer data length, and transfers the data start address of the transfer source, the head address of the data receiving destination, the necessity of response after completion of the data transfer, and a, that to.

【0014】 [0014]
また、前記転送情報アドレステーブルは、更に転送元の転送データ格納可能領域の情報の欄と、転送先の受信データ格納可能領域の情報の欄とを備えることを特徴とする。 Further, the transfer information address table further the column information of the transfer source of the transfer data storage area, characterized in that it comprises a column of information of the destination of the received data storage area.
【0015】 [0015]
さらに、前記拡張バス制御回路がデータ転送を実行する時、転送するデータの読み込み元あるいは転送するデータの出力先が前記DSPである場合には、前記拡張バスを介してデータ転送を実行することを特徴とする。 Further, when the expansion bus control circuit to perform data transfer, when the output destination of the data to be read from or transfer data to be transferred is the DSP is to execute data transfer through the extension bus and features.
【0016】 [0016]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
次に、本発明の実施の形態について図面を参照して説明する。 It will now be described with reference to the drawings, embodiments of the present invention.
【0017】 [0017]
図1は本発明のDSPメモリ間データ転送方式の一実施形態を示すブロック図である。 Figure 1 is a block diagram illustrating one embodiment of a DSP-memory data transfer method of the present invention.
【0018】 [0018]
図1に示す本実施の形態は、例えば携帯電話基地局装置などのような装置10の要部の概略構成を示しており、装置10は、装置10の全体の制御を行うCPU(Central Processing Unit:中央処理装置)200と、ディジタル信号処理を行う複数のDSP(Digital Signal Processor:ディジタル信号処理プロセッサ)100−1、DSP100−2、DSP100−nと、CPU200或いはDSP100からのデータ転送の転送要求信号400を受け付ける転送要求選択回路110と、転送要求選択回路110で受け付けた転送要求信号400を受信して保持し、転送要求信号400の優先順位に従ってデータ転送を実行するための指示信号を送出する転送要求保持回路120と、DSP This embodiment shown in FIG. 1, for example, shows a schematic configuration of a main part of a device 10 such as a cellular phone base station apparatus, the apparatus 10, CPU for controlling the entire apparatus 10 (Central Processing Unit : a central processing unit) 200, a digital signal processing a plurality of DSP (digital signal processor which performs: a digital signal processor) 100-1, DSP100-2, the DSP 100-n, the transfer request signal for data transfer from the CPU200 or DSP 100 a transfer request selection circuit 110 that accepts 400, receives a transfer request signal 400 received by the transmission request selection circuit 110 holds, and sends an instruction signal for performing data transfer according to the priority of the transfer request signal 400 transferred a request holding circuit 120, DSP 100の各々と拡張バス300を介して接続され、転送要求保持回路120が送出する指示信号を受けて、CPU200或いはDSP100の転送情報を読み込み、該転送情報に従ってデータ転送を実行する拡張バス制御回路130と、拡張バス制御回路130に接続され、データ転送の終了を通知する転送終了通知回路140と、CPU200用の転送データを保持し、CPU200とCPUバス310を介して接続され、かつ拡張バス制御回路130が転送データの読み出し或いは書き込みを行うDPRAM(Dual Port Random Access Memory:デュアルポートRAM)150と、から構成されている。 Is connected through each and expansion bus 300 of 100, upon receiving an instruction signal transfer request holding circuit 120 sends, reads the forwarding information CPU200 or DSP 100, expansion bus controller executes data transfer according to the transfer information 130 When connected to the extension bus control circuit 130, a transfer end notification circuit 140 for notifying the completion of the data transfer, holding the transfer data for the CPU200, connected through the CPU200 and CPU bus 310, and expansion bus controller DPRAM of 130 to read or write the transfer data: and (dual port Random Access Memory dual port RAM) 0.99, and a.
【0019】 [0019]
ここで、本実施形態の特徴について概説しておくこととする。 Here, it is assumed that will be outlined features of the present embodiment.
【0020】 [0020]
本実施形態においては、転送したいデータに関して、転送データ長と転送したいデータを保持している転送元のメモリ内の転送データ先頭アドレス、及び転送先のDSP100(或いはCPU200を転送先とする場合は、DPRAM150を転送先とする)のメモリ内のデータ受信用の先頭アドレスなどの情報(これらの情報を「転送情報」と称することとする)を、予め定めたメモリ内の特定のアドレスに予め書き込んでおき、転送先(DSP100の番号或いはCPU200)を付した転送要求信号400をデータ転送の要求信号として出力すると、拡張バス制御回路130が先の転送情報を読み込み、該転送情報に従ってデータ転送を行う方式を採用している。 If in the present embodiment, for the data to be transferred, the transfer data start address of the transfer source in the memory that holds the data to be transferred and the transfer data length, and the transfer destination DSP 100 (or CPU200 and the transfer destination, information such as the head address of the data received in the memory of DPRAM150 the the transfer destination) to (this information is referred to as "transfer information"), previously written at a specific address of a predetermined memory Place, and it outputs the destination transfer request signal 400 denoted by the (number or CPU200 of DSP 100) as a request signal for data transfer, system expansion bus control circuit 130 reads the previous transfer information, performs data transfer in accordance with the transfer information It is adopted.
【0021】 [0021]
具体的には、DSP100からデータ転送を行う場合は、転送元のDSP100(例えばDSP100−1)内のメモリの予め定めたアドレスに、転送情報として、転送データ長と転送したいデータを保持している転送元のメモリ内の転送データ先頭アドレス、及び転送先のDSP100(或いはCPU200を転送先とする場合はDPRAM150)のメモリ内のデータ受信用の先頭アドレス、また、データ転送終了後の応答の要否などを予め書き込んでおく。 Specifically, when transferring data from the DSP 100, in a predetermined address of the memory in the transfer source DSP 100 (e.g. DSP100-1), as the transfer information, and holds the data to be transferred and the transfer data length transfer data start address in the transfer source memory, and the head address of the data received in the memory of the transfer destination DSP 100 (or when the CPU200 and the transfer destination DPRAM150), also the necessity of response after completion of the data transfer It is written and the like in advance.
【0022】 [0022]
CPU200からデータ転送を行う場合は、転送元のメモリとしてDPRAM150を使用し、転送元のDPRAM150内の予め定めたアドレスに、転送情報として、転送データ長と転送したいデータを保持している転送元のDPRAM150内の転送データ先頭アドレス、及び転送先のDSP100のメモリ内のデータ受信用の先頭アドレス、また、データ転送終了後の応答の要否などを予め書き込んでおく。 When performing a data transfer from the CPU 200, using the DPRAM150 as the transfer source memory, to a predetermined address in the transfer source DPRAM150, as the transfer information, the transfer source that holds the data to be transferred and the transfer data length transfer data start address in DPRAM150, and the head address of the data received in the memory of the transfer destination DSP 100, also is written like in advance the necessity of response after completion of the data transfer.
【0023】 [0023]
そして、DSP100或いはCPU200が転送先を付した転送要求信号400をデータ転送の要求信号として出力すると、拡張バス制御回路130が転送要求信号400を出力した元のDSP100或いはCPU200の転送情報を読み込み、該転送情報に従ってデータ転送を行う。 When the outputs a transfer request signal 400 to DSP 100 or CPU200 is subjected destination as a request signal for data transfer, read transfer information expansion bus control circuit 130 of the source which outputs the transfer request signal 400 DSP 100 or CPU200, the performing a data transfer according to the transfer information. 転送情報の内容について図2に例示しておく。 Keep illustrated in FIG. 2 for the contents of the forwarding information.
【0024】 [0024]
なお、図2に示す転送元の転送データ先頭アドレス(図2のJ11)或いは転送先のデータ受信用の先頭アドレス(図2のJ12)に記載されるアドレスは、データ送信用の送信バッファやデータ受信用の受信バッファなど特別に用意されている転送領域のアドレスを指すようにしても良いし、或いはまた、転送領域でない任意のアドレスを指すようにしても良い。 The address described in the transfer source of the transfer data start address shown in FIG. 2 (J11 of FIG. 2), or transfer destination head address of data reception (J12 of FIG. 2), the transmission buffer and the data for data transmission it may be to point to the address of the transfer region receiving buffer such as are prepared specially for reception, or alternatively, may be refer to any address that is not transfer area. 転送領域のアドレスを指す場合には、通常、該転送領域への転送データの転送前の書き込み動作が必要となるが、転送領域でない任意のアドレスを指す場合には、該アドレスの内容が如何なる内容(データなど可変の内容であっても、プログラムなど不変の内容)であっても該アドレスからのデータ転送が無条件で行われ、該アドレスへの転送データの転送前の書き込み動作は不要となる。 When referring to the address of the transfer region typically write operation before the transfer of the transfer data to the transfer area, but is required, to refer to any address that is not transfer region, any content contents of the address (be variable content such as data, the contents of the invariant, such as program) performed by the data transfer unconditionally from said address even, write operation before the transfer of the transfer data to the address is not required .
【0025】 [0025]
次に、図3を参照して、転送情報に従ってデータ転送を実行する拡張バス制御回路130と、転送情報を保持している各DSP100及びDPRAM150との関連について説明する。 Next, with reference to FIG. 3, and the expansion bus controller 130 for performing data transfer according to the transfer information will be described the relationship between the DSP100 and DPRAM150 holds forwarding information.
【0026】 [0026]
図3は、拡張バス制御回路と各DSP及びDPRAMとの関連を説明する詳細ブロック図である。 Figure 3 is a detailed block diagram illustrating the relationship of the expansion bus controller and the DSP and DPRAM. なお、図3において図1に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。 Incidentally, elements corresponding to those shown in FIG. 1 in FIG. 3 are denoted by the same reference numerals or symbols, and explanation thereof will be omitted.
【0027】 [0027]
図3において、各DSP100の各々は、DSP100に内蔵するメモリ101に転送情報を保持している。 3, each of the DSP 100 holds the transfer information in the memory 101 built into the DSP 100. また、DPRAM150にもCPU200からデータ転送を行う場合の転送情報が保持されている。 The transfer information when transferring data from the CPU200 to DPRAM150 is held.
【0028】 [0028]
転送情報の内容は、先述したように、データ転送の要求が生じた場合に転送元と転送先を指示する情報であり、転送したいデータを保持している転送元のメモリ101(或いはDPRAM150)内の転送データ先頭アドレスと転送データ長、及び転送先のメモリ101(或いはDPRAM150)内のデータ受信用の先頭アドレスに加えて、データ転送終了後の応答の要否を指示する内容などとなっている。 The contents of the forwarding information, as described above, is information for instructing the source and destination in the case where data transfer request has occurred, it holds data to be transferred transfer source memory 101 (or DPRAM150) in transfer data start address and the transfer data length, and in addition to the head address of the data received in the transfer destination memory 101 (or DPRAM150) of, and has a like content that instructs the necessity of response after completion of the data transfer .
【0029】 [0029]
具体的には、図3に示すように、DPRAM150のアドレス「dddd」にCPU200からデータ転送を行う際の転送情報が記載されており、転送情報内の転送元の転送データ先頭アドレスとして、アドレス「ddvv」が指示されている。 Specifically, as shown in FIG. 3, the transfer information for data transfer from the CPU200 to address "dddd" in DPRAM150 have been described, as a transfer source of the transfer data start address in the forwarding information, address " ddvv "is indicated. また、DSP100−1のメモリ101−1のアドレス「aaaa」にDSP100−1の転送情報が記載されており、転送情報内の転送元の転送データ先頭アドレスとして、アドレス「aaxx」が指示されており、DSP100−2及びDSP100−nについても同様に、転送情報と転送元の転送データ先頭アドレスが記載されている。 The transfer information DSP100-1 to the address of the memory 101-1 DSP100-1 "aaaa" is described as a transfer source of the transfer data start address in the forwarding information, address "aaxx" are indicated , Similarly for DSP100-2 and DSP 100-n, the transfer information and transfer source transfers data start address is described.
【0030】 [0030]
一方、拡張バス制御回路130は転送情報アドレステーブル131を保持している。 On the other hand, expansion bus control circuit 130 holds the forwarding information address table 131. 転送情報アドレステーブル131は、CPU200或いは各DSP100の転送情報が何処に存在するかを示すテーブルであり、CPU又はDSP番号132の欄に対応して転送情報アドレス133の欄に転送情報が保持されているアドレスが記載されている。 Forwarding information address table 131 is a table indicating whether forwarding information CPU200 or the DSP100 exists where, held forwarding information in the field of forwarding information address 133 corresponding to the column of the CPU or DSP number 132 address you are have been described. 例えば、CPU200の転送情報のアドレスはDPRAM150のアドレス「dddd」であることを示しており、DSP番号が「1」のDSP−1(すなわちDSP100−1)の転送情報のアドレスはメモリ101−1のアドレス「aaaa」であることを示しており、以下同様に、DSP−2(すなわちDSP100−2)の転送情報のアドレスはメモリ101−2のアドレス「bbbb」であり、DSP−n(すなわちDSP100−n)の転送情報のアドレスはメモリ101−nのアドレス「cccc」であることを示している。 For example, the address of the transfer information CPU200 indicates that the address of DPRAM150 "dddd", DSP number "1" DSP-1 (i.e. DSP100-1) is a memory 101-1 address of the transfer information in It indicates that the address "aaaa", and so on to, the address of the transfer information of DSP-2 (i.e. DSP100-2) is the address of the memory 101-2 "bbbb", DSP-n (i.e. DSP100- address of the transfer information n) indicates that the address of the memory 101-n "cccc".
【0031】 [0031]
なお、転送情報アドレステーブル131の内容は、例えば装置10の電源投入時などの初期化時に設定されるようにする。 The contents of the forwarding information address table 131, so that for example, is set during initialization such as at power-on of the apparatus 10.
【0032】 [0032]
次に、図4を参照して、図1、図2、図3に示した本実施形態の動作について詳細に説明する。 Next, with reference to FIG. 4, FIG. 1, FIG. 2, detailed description will be given of the operation of the present embodiment shown in FIG.
【0033】 [0033]
図4は本実施形態の動作を説明するフローチャートである。 Figure 4 is a flow chart for explaining the operation of this embodiment.
【0034】 [0034]
図4において、先ず、拡張バス制御回路130の保持する転送情報アドレステーブル131の初期化を行い、CPU又はDSP番号132の欄に対応して、転送情報アドレス133の欄に転送情報が保持されているアドレスを記入する(ステップS1)。 4, first, extended retention of the bus control circuit 130 to initialize the forwarding information address table 131, corresponding to the column of CPU or DSP number 132, transfer information is retained in the column of the transfer information address 133 fill in the address are (step S1).
【0035】 [0035]
転送情報アドレステーブル131は、拡張バス制御回路130内のRAM上に保持されてもよく、或いはROM(Read Only Memory:読出し専用メモリ)上に保持されても良い。 Forwarding information address table 131 may be held in the RAM of the expansion bus control circuit 130, or ROM: may be held in (Read Only Memory read-only memory) on. RAM上の場合には、ステップS1の初期化を装置10の電源投入時などに行ってもよく、或いはまた、必要時に装置10に別途設けられる入力手段から設定を行うようにしても良い。 In the case of the RAM may performs initialization in step S1, such as during power-on of the apparatus 10, or alternatively, may be performed setting the input means separately provided in the apparatus 10 when required. ROM上の場合には、予め該ROMに転送情報アドレステーブル131の内容を設定しておく。 In the case of the ROM is, setting the contents of the forwarding information address table 131 in advance the ROM.
【0036】 [0036]
次に、CPU200又はDSP100の各々は、転送情報の設定を行う(ステップS2)。 Next, each of the CPU200 or DSP100 performs setting of the transfer information (step S2). CPU200は、DPRAM150上の定められたアドレス(転送情報アドレステーブル131に設定されたアドレス)に転送情報を設定し、DSP100は、自DSP100内のメモリ101上の定められたアドレス(転送情報アドレステーブル131に設定されたアドレス)に転送情報を設定する。 CPU200 sets the transfer information to the address defined on the DPRAM150 (address set to transfer information address table 131), DSP 100 includes a memory 101 a defined addresses on in its own DSP 100 (forwarding information address table 131 setting the transfer information to the setting address) to. 転送情報の内容は図2に示した通りである。 The contents of the transfer information is as shown in FIG.
【0037】 [0037]
データ転送が必要となった時、CPU200又はDSP100は、転送したいデータを、転送情報の中の転送元の転送データ先頭アドレス(図2のJ11)にて示すアドレス以降に設定する(ステップS3)。 When the data transfer is needed, CPU 200 or DSP100 the data to be transferred, set after the address indicated by the transfer source of the transfer data start address in the forwarding information (J11 of FIG. 2) (step S3). 図3を再度参照して具体的に記すと、CPU200の転送情報(DPRAM150内に存在する)の転送元の転送データ先頭アドレスは「ddvv」であるため、転送したいデータをDPRAM150のアドレス「ddvv」以降に設定する。 When referred specifically with reference to FIG. 3 again, transfers the data start address of the transfer source of the forwarding information CPU 200 (present in the DPRAM150) it is because it is "ddvv" address DPRAM150 data to be transferred "ddvv" set in later. このとき転送したいデータの長さは、転送情報の中の転送データ長(図2のJ10)に既に設定されている。 The length of the data to be transferred this time have already been set in the transfer data length in the forwarding information (J10 in Figure 2). DSP100−1の転送情報(メモリ101−1内に存在する)の転送元の転送データ先頭アドレスは「aaxx」であるため、転送したいデータをメモリ101−1のアドレス「aaxx」以降に設定する。 For the transfer source of transfer data start address of the DSP100-1 transfer information of the (present in the memory 101-1) is "aaxx", to set the data that you want to transfer since the address of the memory 101-1 "aaxx". このとき転送したいデータの長さは、転送情報の中の転送データ長(図2のJ10)に既に設定されている。 The length of the data to be transferred this time have already been set in the transfer data length in the forwarding information (J10 in Figure 2). なお、ステップS3の転送データの設定動作は、必要時だけに行えばよい。 The setting operation of the transfer data in step S3 may be performed only when necessary. 例えば、転送データを送信バッファに書き込んでからデータ転送を行わせる場合には、ステップS3の設定動作が必要となるが、送信バッファを使用しない場合には、転送元の転送データ先頭アドレス(図2のJ11)を変更すればよいので、すなわち転送データの書き込みが不要であるため、ステップS3の設定動作は不要である。 For example, in the case to perform a data transfer from the writing transfer data to the transmission buffer, setting operation of step S3 is is necessary, in the case of not using the transmit buffer, the transfer source of the transfer data start address (Fig. 2 because of J11) may be changed, i.e., for writing the transfer data is not required, the setting operation of step S3 is not required.
【0038】 [0038]
ステップS3の転送データの設定の後、該CPU200又は該DSP100は転送先(DSP100の番号或いはCPU200)を付した転送要求信号400を送出する(ステップS4)。 After setting the transfer data in step S3, the CPU200 or the DSP 100 sends a transfer request signal 400 denoted by the transfer destination (number or CPU200 of DSP 100) (step S4).
【0039】 [0039]
ステップS4で送出された転送要求信号400は転送要求選択回路110で受け付けられ、次に転送要求保持回路120に送出されて保持される。 Transfer request signal 400 sent in step S4 is accepted the transfer request selection circuit 110, it is held then sent to the transfer request holding circuit 120. 転送要求保持回路120は、転送要求信号400に付されている転送先を示す情報と共にデータ転送を実行するための指示信号を拡張バス制御回路130に送出する。 Transfer request holding circuit 120 sends an instruction signal for executing the data transfer together with information indicating a destination that is attached to the transfer request signal 400 to the expansion bus control circuit 130. 指示信号には更に、転送要求信号400を出力した元のDSP100或いはCPU200を識別する情報が付加されている。 Furthermore an instruction signal, the information is added to identify the original DSP100 or CPU200 which outputs the transfer request signal 400. なお、転送要求保持回路120は、複数の転送要求信号400が同時に送出された場合には、複数の転送要求信号400を同時に保持可能であるが、複数の転送要求信号400を保持している場合には、転送要求信号400の優先順位に従って優先順位の高い順に、データ転送を実行するための指示信号を1つづつ拡張バス制御回路130が1回のデータ転送を終了する毎に送出していく。 The transfer request holding circuit 120, when the case where a plurality of transfer request signal 400 is sent at the same time, but at the same time capable of holding a plurality of transfer request signal 400, which holds a plurality of transfer request signal 400 to the order of priority according to the priority of the transfer request signal 400, one by one extension bus control circuit 130 an instruction signal for executing the data transfer is gradually sent to every completed one data transfer . 転送要求信号400の優先順位は、DSP100の番号などから番号の小さいものほど順位が高くなるよう予め定めておいても良いし、或いはラウンドロビン方式などによりその都度定めるようにしても良い。 Priority transfer request signal 400 may be determined may be determined in advance so that the higher the rank is high having a small number of such number of DSP 100, or each time due round-robin fashion.
【0040】 [0040]
転送要求保持回路120から、データ転送を実行するための指示信号を受信した拡張バス制御回路130は、指示信号から転送要求信号400を出力した元のDSP100或いはCPU200を識別し、転送要求信号400を出力した元のDSP100或いはCPU200の転送情報を読み込む(ステップS5)。 From the transfer request holding circuit 120, expansion bus control circuit 130 which receives an instruction signal for executing a data transfer identifies the original DSP100 or CPU200 which outputs the transfer request signal 400 from the instruction signal, the transfer request signal 400 read output by the transfer information from the original DSP100 or CPU 200 (step S5). 転送要求信号400を出力した元が、例えばCPU200であれば、CPU200の転送情報のアドレスは、転送情報アドレステーブル131を参照すると、DPRAM150の「dddd」であることが分かるので、DPRAM150にアクセスしてアドレス「dddd」から転送情報を読み込む。 Transfer request signal 400 output by the basis of that, if for example CPU 200, CPU 200 is the address of the forwarding information, referring to forwarding information address table 131, since it is found that "dddd" in DPRAM150, by accessing the DPRAM150 It reads the transfer information from the address "dddd". また、転送要求信号400を出力した元が、例えばDSP100−1であれば、DSP100−1の転送情報のアドレスは、転送情報アドレステーブル131を参照すると、DSP100−1(すなわちDSP−1)内のメモリ101−1のアドレス「aaaa」であることが分かるので、拡張バス300を介してDSP100−1にアクセスしてアドレス「aaaa」から転送情報を読み込む。 Further, based on which output the transfer request signal 400, for example if DSP100-1, the address of the transfer information DSP100-1, referring to forwarding information address table 131, DSP100-1 (i.e. DSP-1) in the since it is found that the address of the memory 101-1 "aaaa", reads the transfer information from the address "aaaa" to access the DSP100-1 via the expansion bus 300.
【0041】 [0041]
転送情報を読み込んだ拡張バス制御回路130は、転送情報内に記載されている転送元の転送データ先頭アドレス(図2のJ11)にアクセスして転送データを読み込み、転送先のデータ受信用の先頭アドレス(図2のJ12)以降に読み込んだ転送データを出力することにより転送データの転送を行う(ステップS6)。 Reading the transfer information extension bus control circuit 130 accesses the transfer data start address of the transfer source that are described (J11 of FIG. 2) in the forwarding information read the transmitted data, the head of the data receiving destination address by outputting the transfer data read in (J12 of FIG. 2) subsequent to transfer of the transfer data (step S6). 転送元の転送データ先頭アドレス(図2のJ11)がDPRAM150を指している場合には、DPRAM150にアクセスして転送データを読み込み、DSP100を指している場合には、拡張バス300を介してDSP100内のメモリ101にアクセスして転送データを読み込む。 If the transfer source of the transfer data start address (J11 of FIG. 2) points to a DPRAM150 reads the transfer data by accessing the DPRAM150, when pointing to the DSP100 is in DSP100 via the expansion bus 300 access to the memory 101 to read the transfer data. 読み込む転送データの長さは、転送情報内の転送データ長(図2のJ10)に記載されている長さである。 The length of the transfer data to be read is the length that is described in the transfer data length within the forwarding information (J10 in Figure 2). そして、転送先のデータ受信用の先頭アドレス(図2のJ12)がDSP100を指している場合には、拡張バス300を介してDSP100のメモリ101に転送データを出力し、DPRAM150を指している場合には、DPRAM150に転送データを直接出力する。 When the transfer destination head address of data reception (J12 of FIG. 2) points to a DSP100 outputs the transferred data to the memory 101 of the DSP100 via the expansion bus 300, if it points to DPRAM150 the outputs directly transfer data to DPRAM150.
【0042】 [0042]
ステップS6の転送データの転送を終了すると、拡張バス制御回路130は転送情報内に記載されているデータ転送終了後の応答の要否(図2のJ13)を参照し、応答が必要である場合には、転送終了通知回路140にデータ転送の終了を通知する(ステップS7)。 Upon completion of the transfer of the transfer data in step S6, the expansion bus control circuit 130 refers to the necessity of response after completion of the displayed data transfer according to the forwarding information (J13 of FIG. 2), if it is necessary to respond the notifies the completion of the data transfer to the transfer completion notification circuit 140 (step S7). データ転送の終了の通知を受信した転送終了通知回路140は、CPU200に対しては割り込み信号を出力してデータ転送が正常終了か異常終了かを通知し、DSP100に対しては拡張バス制御回路130と拡張バス300を介して割り込み信号を出力してデータ転送の正常終了/異常終了を通知する。 Transfer end notification circuit receives the notification of completion of the data transfer 140 notifies the is normal completion or abnormal completion of the data transfer by an interrupt signal for the CPU 200, the expansion bus control circuit 130 for DSP100 and it outputs an interrupt signal via the expansion bus 300 and notifies a normal end / abnormal end of a data transfer.
【0043】 [0043]
ステップS7の後はステップS3に戻り、上述したデータ転送のステップを繰り返し実行する。 Returning to step S3, after step S7, repeatedly executes the steps of the above-mentioned data transfer.
【0044】 [0044]
次に、本発明の第2の実施形態について説明する。 Next, a description will be given of a second embodiment of the present invention.
【0045】 [0045]
第2の実施形態は、第1の実施形態で使用した転送情報アドレステーブル131に、情報追加を行って転送情報アドレステーブル131−1としたものである。 Second embodiment, the forwarding information address table 131 used in the first embodiment in that the transfer information address table 131-1 performs information added. 情報追加を行った転送情報アドレステーブルの第2の例を図5に示す。 The second example of transfer information address table information was added is shown in FIG. すなわち、図3にて示した転送情報アドレステーブル131に、転送元の転送データ格納可能領域の欄(図5の134)と転送先の受信データ格納可能領域の欄(図5の135)という2つの情報を追加した転送情報アドレステーブル131−1を使用する構成とするものである。 That is, the forwarding information address table 131 shown in FIG. 3, that the column of the transfer source of the transfer data storage area field in the received data storage area of ​​the (134 FIG. 5) and the destination (135 in FIG. 5) 2 it is an arrangement that uses the forwarding information address table 131-1 who have added one information.
【0046】 [0046]
転送元の転送データ格納可能領域の欄(図5の134)は、転送元のメモリ上において転送データを格納可能なメモリ領域のアドレスを指し示す情報が記載され、転送先の受信データ格納可能領域の欄(図5の135)は、転送先のメモリ上において受信データを格納可能なメモリ領域のアドレスを指し示す情報が記載される。 Column of the transfer source of the transfer data storage area (134 in FIG. 5) of the transfer source information indicating the address of the memory area capable of storing transfer data on memory is described, the transfer destination of the received data storage area of ​​the column (135 in FIG. 5) is information indicating the address of the storage available memory area the received data on the destination of the memory is described.
【0047】 [0047]
この2つの情報を追加しておくことにより、拡張バス制御回路130がデータ転送を行うにあたり、転送元の転送データ先頭アドレス(図2のJ11)にアクセスして転送データを読み込む際に、該転送データのアドレスが異常なアドレス(存在しないアドレスなど)を指し示していないかなどを事前にチェックすることが可能となり、また、転送先のデータ受信用の先頭アドレス(図2のJ12)以降に読み込んだ転送データを出力する際に、該データ受信用のアドレスが異常なアドレス(存在しないアドレスや書込み禁止領域など)を指し示していないかなどを事前にチェックすることが可能となる。 By previously adding these two information, when expansion bus control circuit 130 transfers data, when reading the transfer data by accessing the transfer source of the transfer data start address (J11 of FIG. 2), the transfer address of the data it is possible to check such as in advance or does not point to an unusual address (such as a non-existent address), also, read the beginning address (J12 in FIG. 2) and later for receiving data of the destination when outputting the transfer data, it is possible to address for the data received checks, etc. in advance or not point to abnormal address (such as a non-existent address or write-protected area).
【0048】 [0048]
次に、本発明の第3の実施形態について説明する。 Next, a description will be given of a third embodiment of the present invention.
【0049】 [0049]
第3の実施形態は、第1の実施形態で使用した転送要求信号400に、転送先を指示する情報としてDSP100のグループ識別番号を付す方式とするものである。 Third embodiment, the transfer request signal 400 used in the first embodiment, it is an method subjecting a group identification number DSP100 as the information indicating the destination. この方式においては、複数のDSP100を予めグループに分けておき、そのグループ全体に同一のデータを転送したい場合には、そのグループのグループ識別番号を転送要求信号400に付加する事により、複数のDSP100に同一のデータを同時に転送することが可能となる。 In this method, previously divided into groups in advance a plurality of DSP 100, if you want to transfer the same data to the entire group, by adding a group identification number of the group to the transfer request signal 400, a plurality of DSP 100 it is possible to transfer the same data at the same time.
【0050】 [0050]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明のDSPメモリ間データ転送方式は、DSPの拡張バスを使用すると共に、拡張バス制御回路がデータ転送の転送要求信号を受け付けるたびに転送情報を読み込み、該転送情報に従ってデータ転送を実行するので、DSPやCPUに負荷をかけることなく、DSPメモリ間あるいはDSPメモリとCPU用メモリとの間でデータ転送を行うことが出来るという効果を有しており、かつ、簡易な構成の回路で実現できるという効果を有している。 As described above, DSP-memory data transfer method of the present invention is to use the DSP expansion bus, reads the transfer information each time expansion bus control circuit receives a transfer request signal for data transfer, in accordance with the forwarding information since executes data transfer without burdening the DSP CPU, Main has an effect that it is possible to transfer data to and from the memory for the DSP memory or between a DSP memory a CPU, and a simple It has the effect that can be realized by the circuit configuration.
【0051】 [0051]
また、転送データの開始アドレスを任意に指定することができるので、転送領域としての送信バッファなどへの内部転送を行わずにデータ転送が行えるという効果を有している。 Further, it is possible to arbitrarily specify the starting address of the transfer data has the effect of enabling data transfer without internal transfer to such transmission buffer as a transfer region.
【0052】 [0052]
さらに、DSPの拡張バスを使用しているので、DSPの増設にも容易に対応可能という効果を有している【図面の簡単な説明】 Furthermore, the use of the DSP expansion bus, BRIEF DESCRIPTION OF THE DRAWINGS having an effect of easily cope with addition of the DSP
【図1】本発明のDSPメモリ間データ転送方式の一実施形態を示すブロック図である。 1 is a block diagram illustrating one embodiment of a DSP-memory data transfer method of the present invention.
【図2】転送情報の内容を例示する図である。 2 is a diagram illustrating the contents of the transfer information.
【図3】拡張バス制御回路と各DSP及びDPRAMとの関連を説明する詳細ブロック図である。 3 is a detailed block diagram illustrating the relationship of the expansion bus controller and the DSP and DPRAM.
【図4】本実施形態の動作を説明するフローチャートである。 4 is a flowchart for explaining the operation of this embodiment.
【図5】転送情報アドレステーブルの第2の例を示す図である。 5 is a diagram showing a second example of the transfer information address table.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 装置100 DSP 10 apparatus 100 DSP
101 メモリ110 転送要求選択回路120 転送要求保持回路130 拡張バス制御回路131 転送情報アドレステーブル131−1 転送情報アドレステーブル140 転送終了通知回路150 DPRAM 101 memory 110 transmission request selection circuit 120 transfer request holding circuit 130 expansion bus control circuit 131 transfers information address table 131-1 forwarding information address table 140 transfer completion notification circuit 0.99 DPRAM
200 CPU 200 CPU
300 拡張バス310 CPUバス400 転送要求信号 300 Expansion Bus 310 CPU bus 400 transfer request signal

Claims (3)

  1. 装置の全体の制御を行うCPUと、ディジタル信号処理を行う複数のDSPと、前記CPU或いは前記DSPからのデータ転送の転送要求信号を受け付ける転送要求選択回路と、前記転送要求選択回路で受け付けた前記転送要求信号を受信して保持し、前記転送要求信号の優先順位に従ってデータ転送を実行するための指示信号を送出する転送要求保持回路と、前記DSPの各々と拡張バスを介して接続され、前記転送要求保持回路が送出する前記指示信号を受けて、前記CPU或いは前記DSPの転送情報を読み込み、該転送情報に従って前記CPU或いは前記DSPを転送先とするデータ転送を実行する拡張バス制御回路と、前記CPU用の転送データを保持し、前記CPUとCPUバスを介して接続され、かつ前記拡張バス制御回路が A CPU for controlling the entire apparatus, a plurality of DSP that performs digital signal processing, a transfer request selection circuit for accepting a transfer request signal for data transfer from the CPU or the DSP, accepted by the transfer request selection circuit the receiving a transfer request signal and holds the transfer request holding circuit for sending an instruction signal for executing the data transfer in accordance with the priority of the transfer request signal, is connected via the expansion bus and each of the DSP, the receiving said instruction signal transfer request holding circuit sends out the read transfer information of CPU or the DSP, and expansion bus controller for executing data transfer to a transfer destination of the CPU or the DSP according to the forwarding information, the holding transfer data for CPU, are connected via the CPU and the CPU bus, and the expansion bus control circuit 送データの読み出し或いは書き込みを行うDPRAMと、を備え、 It includes a DPRAM for reading or writing the send data, and
    前記拡張バス制御回路には、更にデータ転送の終了を通知する転送終了通知回路が接続され、 Wherein the expansion bus control circuit is connected to the transfer completion notification circuit further notifies the end of the data transfer,
    前記拡張バス制御回路は、前記CPU又は前記DSPの番号の欄に対応して、転送情報アドレスの欄に前記転送情報が保持されているアドレスが記載される転送情報アドレステーブルを保持し、 The expansion bus controller, the CPU or in response to the column of the DSP of numbers, the forwarding information holds forwarding information address table to be described addresses stored in the column of the transfer information addresses,
    前記転送情報が保持されているアドレスは、前記CPUの転送情報の場合は前記DPRAMのアドレスであり、前記DSPの転送情報の場合は前記DSPが内蔵するメモリのアドレスであり、 Addresses the transfer information is stored, when the transfer information of the CPU is the address of the DPRAM, if the DSP in the transfer information is the address of the memory in which the DSP is incorporated,
    前記転送情報は、少なくとも転送データ長と、転送元の転送データ先頭アドレスと、転送先のデータ受信用の先頭アドレスと、データ転送終了後の応答の要否と、から構成される、 The forwarding information includes at least transfer data length, and the transfer data start address of the transfer source, the head address of the data receiving destination, the necessity of response after completion of the data transfer, from,
    ことを特徴とするDSPメモリ間あるいはDSPメモリとCPU用メモリ(DPRAM)間データ転送方式 DSP-memory or DSP memory and a memory for CPU (DPRAM) between the data transfer method, characterized in that.
  2. 前記転送情報アドレステーブルは、更に転送元の転送データ格納可能領域の情報の欄と、転送先の受信データ格納可能領域の情報の欄とを備えることを特徴とする請求項1に記載のDSPメモリ間あるいはDSPメモリとCPU用メモリ(DPRAM)間データ転送方式 DSP memory according to claim 1 wherein the forwarding information address table, characterized in that it comprises further a field of information transfer source of the transfer data storage area, and the column information of the received data storage area of the transfer destination during or memory for the DSP memory and CPU (DPRAM) between the data transfer method.
  3. 前記拡張バス制御回路がデータ転送を実行する時、転送するデータの読み込み元あるいは転送するデータの出力先が前記DSPである場合には、前記拡張バスを介してデータ転送を実行することを特徴とする請求項1或いは請求項2の何れか1項に記載のDSPメモリ間あるいはDSPメモリとCPU用メモリ(DPRAM)間データ転送方式 When the expansion bus control circuit to perform data transfer, when the output destination of the data to be read from or transfer data to be transferred is the DSP has a feature to perform the data transfer through the extension bus DSP-memory or DSP memory and CPU memory (DPRAM) between the data transfer method according to any one of claims 1 or claim 2.
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