JP4101808B2

JP4101808B2 - Ｃｐｕサージ低減および保護のための装置および方法

Info

Publication number: JP4101808B2
Application number: JP2004565547A
Authority: JP
Inventors: グエン，ドン; ワイツマン，アレックス
Original assignee: インテルコーポレイション
Priority date: 2002-12-31
Filing date: 2003-12-18
Publication date: 2008-06-18
Anticipated expiration: 2023-12-18
Also published as: AU2003301000A1; CN1732610A; EP1579556B1; CN1732610B; EP1579556A1; WO2004062072A1; KR20050085924A; KR100647746B1; JP2006512888A; TW200422816A; TWI257545B

Description

関連出願への相互参照

本出願は2002年12月31日に出願された米国特許出願第10/331,944号の一部継続出願である。

本発明の実施形態は、コンピュータプロセッサへのパワー供給に関する。特に、プロセッサが電流消費を大電流から小電流へ切り替える時に発生する電圧サージからのコンピュータプロセッサの保護に関する。

ラップトップコンピュータや「ノートブック」コンピュータなどの移動コンピューティングプラットフォームは、現代社会の不可欠な部分になり、ますます使用されるようになりつつある。バッテリー寿命が長くなり、プラットフォームサイズが小さくなり、機能が拡張されることを消費者は望んでいるが、コンピュータの設計者や生産者にとってこれは重要な課題である。具体的には移動コンピューティングプラットフォームの中央処理装置（CPU）へのパワー供給が問題となる。

ノートブックコンピュータの電池寿命はバッテリー容量と平均プラットフォーム消費電力の比として定量化される。このように、平均プラットフォーム消費電力を抑えると、電池寿命が長くなり、移動コンピューティングプラットフォームの市場性が大きくなる。結果として、消費電力を低くする技術の開発によりいっそう注意が向けられている。一般的なCPUは比較的長い時間パーセンテージにわたって部分的にインアクティブとすることができ、これらの部分にクロックを供給すると余計なパワーを要してしまう。よって、消費電力を低減するための典型的なアプローチとして、CPUの使用されていない部分へのクロック供給を遮断することにより、CPUをローパワー状態にする。実際に、多数のノートブックコンピュータCPUがクロックゲーティング技術を積極的に用いて設計されている。

CPUの不使用部分をゲートオフしたとき、CPUによる電流需要は比較的高い値から比較的低い値に変わり、一般に高低電流消費遷移と呼ばれる状態となる。同様に、CPUの不使用部分がゲートオンされたとき、電流需要は比較的低い値から比較的高い値に変わり、一般に低高電流消費遷移と呼ばれる状態となる。しかし、CPUが設計したとおりに動作するためには、プロセッサに供給される電圧はできるだけ一定（例えば、±7.5%等の許容ウィンドウ内）でなければならない。残念ながら、高低電流消費遷移はプロセッサ電圧のサージを起こしやすく、低高電流消費遷移はプロセッサ電圧の「ドループ（垂下droop）」を起こしやすい。さらにまた、ドループにより電圧が一定限度より低く下がると、CPUが動作不良を起こすが、プロセッサ電圧のサージはCPUの信頼性が低下するリスクとなる。この信頼性の低下は、繰り返しサージが起こる状況で動作を続けたときにCPUが不具合を起こすことにより明らかとなる。

図１は、従来のアプローチを実施する回路１０を示し、CPU２６に印加される電圧（すなわち、V_CC）を安定化するために使用される。回路１０はヒステリシス型のスイッチングレギュレータを使用している。CPU２６が一定の電流消費状態にある間、出力ノード１６の電圧は基準電圧と比較される。その基準電圧は、ツェナーダイオードやバンドギャップ基準等の基準電圧により供給される所望の電圧レベル（例えば、1V）に設定されている。出力ノード１６の電圧が基準電圧より-V_Hだけ低いとき、コンパレータ１８は論理ハイレベルを生成し、金属酸化物半導体電解効果トランジスタ（MOSFET）ドライバー３０にパワー出力段１４のスイッチングトランジスタ（Q_SW）をオンさせる。Q_SWがオンのとき、出力インダクタ（L）の電流が増加する。出力１６の電圧が基準電圧より+V_Hだけ高いとき、コンパレータ１８は論理ロー信号を出力し、MOSFETドライバー３０にQ_SWをオフさせ、同期トランジスタ（Q_SYNC）をオンする。Q_SYNCがオンのとき、出力インダクタを通る電流はピーク値からゼロに徐々に減少する。注意すべき点は、CC１２を説明のために簡単にしたことと、インダクタ電流が一定の割合で変化（ramping）することは次の式で記述されるように周知の現象であることである。

式１によれば、インダクタランプアップレートは

であり、インダクタランプダウンレートは

である。システム電圧（例えば、V_CC）は典型的には8.4-21ボルトであり、プロセッサ電圧よりも非常に高いので、出力インダクタにかかる電圧は、ランプダウンモード中よりもランプアップモード中の方が非常に高い。結果として、インダクタを通る電流のランプアップレートはランプダウンレートのそれよりかなり速い。ランプダウンレートは比較的遅いので、出力ノード１６の電圧サージはランプアップモードに関連した電圧ドループより一般には大きい。電圧サージは次のように見積もることができる。

移動コンピューティングプラットフォームでは空間的制限が厳しいので、デカップリングソリューションの空間を最小化する出力デカップリングは複数レイヤーセラミックキャパシタ（MLCCs）２２を出力ノード１６に接続して実現することができる。簡単のため図１には１つのキャパシタしか示されていないが、実際のアプリケーションではいくつかのMLCCを用いて必要な最小容量を得る。MLCC２２は比較的小さな等価直列抵抗（ESR）しか持たないが、残念ながら容量は比較的小さい。式４から分かるように、出力デカップリングにMLCC２２を使用することにより、VESRはほとんど無視できる。しかし、容量は小さく、式４でCは分母に入っているのでMLCC２２の電圧サージはかなり大きい。図２は、従来のパワー出力段の電圧サージの予測を示すグラフ２４を示している。ここで、出力インダクタは200nHのものを用いた。図示した例において、ランプダウンレートは比較的遅いので、電圧サージ閾値（V_MAX）の方が低くなっている。

出力ノードの電圧サージを低減する１つのアプローチは、インダクタランプダウン電流を増やすために出力インダクタのインダクタンスを減らすことである。しかし、このアプローチには欠点もある。例えば、インダクタンスを減らすと、リップル電流が大きくなり、インダクタにおける大きな磁気損失に加え、出力電圧リップルが大きくなる。その結果、パワー変換効率が低くなる。それ故、出力電圧リップルにネガティブなインパクトを与えることなく、パワー出力段の電流ランプダウンモードに関連する電圧サージを低減する必要がある。

詳細な説明

図３は、パワーサプライ３４と、コントローラ回路４２とパワー出力段３８を含む回路３６とを有するコンピュータシステム３２を示すブロック図である。「CC」４２はスイッチング電圧レギュレータとも呼ばれる。コンピュータシステム３２は、ラップトップコンピュータ等の移動コンピューティングプラットフォームの一部である。移動コンピューティングプラットフォームについて回路３６を説明するが、本発明の実施形態はこれだけに限定されはしない。実際、回路３６は電圧サージが問題となる環境であればいかなる環境にも使用することができる。それにもかかわらず、移動コンピューティングプラットフォームの態様には、回路３６がよく合うものが多数ある。

パワーサプライ３４は、安定化されていない入力電圧（V_DC）を供給し、回路３６は入力電圧をプロセッサの動作に適合した電圧レベル（V_CC）に変換する。通常、パワーサプライ３４は、リチウムイオンバッテリー等の一連のバッテリーセルやその他のタイプのDC電圧ソース等よりなる従来の（頻繁に再充電可能な）バッテリーパックを含んでいる。典型的な場合には、バッテリーセルは、グランドに対して18ボルトオーダーのシステム電圧を供給するが、バッテリーの充電レベルやAC/DCアダプターの動作に応じて通常は8ボルトと21ボルトの間の電圧レベルとなる。パワーサプライ３４はAC/DCアダプター（図示せず）を含んでいてもよい。そのAC/DCアダプターは、システム電圧を供給するが、バッテリーセルの代わりとして、通常の110Vまたは220V、50Hzまたは60HzのAC電圧を約８Vから21VまでのDC電圧に変換する。説明のために、8Vから21Vの電圧範囲を使用するが、もっと広い（狭い）範囲であってもよい。

コンピュータシステム３２は改良された回路３６を使用して、CPU４０が電流ランプダウンモードにあるとき、そのCPU４０を電圧サージから保護する。具体的に、回路３６はパワー出力段３８とそのパワー出力段３８に結合されたCC（またはスイッチングレギュレータ）４２を有する。「結合」という用語は、直接的または間接的を問わず、いかなるタイプの接続をも含むものとして使用され、電気的、光学的、光磁気的、またはこれらの結合を含むが、これに限定されない。CPU４０はパワー出力段３８に結合され、そのパワー出力段３８はシステム電圧を受け取り、プロセッサ動作電圧（V_CC）を出力する出力ノードを有する。通常の動作においては、CC４２は出力ノード４６（V_CC）の電圧レベルを継続的にモニターし、出力ノード４６の電圧レベルに基づいてパワー出力段３８を電流ランプダウンモードまたはランプアップモードに繰り返しスイッチする。

一実施形態において、CPU４０はサージ通知出力５６を有する。このサージ通知出力５６はパワー出力段３８のサージ通知入力４４に結合されている。パワー出力段３８は電流ランプダウンレートを加速する。電流ランプダウンレートは電流ランプダウンモードと関連しており、CPU４０の出力５６からの通知信号に基づき加速される。スイッチングCC４２がある状況で電流ランプダウンレートを加速すると、パワー出力段３８は出力電流リップルにネガティブなインパクトを与えないで、電圧サージのネガティブな効果を低減することができる。上記の説明は回路３６の２つの二値状態の通信のみによる単一のサージ通知信号を示している。ここで二値状態は、CPU４０の電流消費の大電流から小電流、またはその逆の変化を示す。しかし、本発明の実施形態の精神および範囲から逸脱することなく、他のアプローチを使用することもできる。例えば、このコンセプトを拡張して、サージ通知信号を二値符号化した信号にして、CPU内の電流消費量の変化を上下させることもできる。このとき、その信号を２以上の信号として幾本かのライン上でCPU４０と回路３６との間で結合する。例えば、最小電流を00、低電流を01、中電流を10、もっとも大きい電流を11としてサージ通知信号を表すこともできる。２以上のラインを用いることも可能であり、その場合、期待電流消費量の変化をより精度よく回路３６に通信することができる。さらにまた、サージ通知信号はアナログの電圧または電流信号であってもよく、その電流または電圧信号の強さがCPU４０の電流消費の相対的な期待変化量を示す。

図４Ａを参照して、回路３６がより詳細に示されている。電圧のパワー変換効率は、プラットフォームのバッテリー寿命を延ばすために、プラットフォームの総消費電力を低く抑える点で重要である。コントローラ回路１２の電圧レギュレータはパワーロスを最小化してパワー変換効率を最大化するように設計されている。ノートブックコンピュータでは、パワー変換効率を非常に高くするため、リニアーモード電圧レギュレータではなく、スイッチング電圧レギュレータを使用している。一般に、回路３６はコントローラ回路１２を含み、コントローラ回路１２はヒステリシス±V_Hを有する電圧コンパレータ１８を有する。その回路３６は出力ノード４６を有するパワー出力段３８も含む。出力段３８のQ_SWは、オン状態のとき、インダクタLにV_DC入力パワーを供給するために使用される。この作用により、インダクタの電流はランプアップし、CPUと出力キャパシタ２２に電流を供給する。出力電圧V_CCが十分高くなると（例えば、バンドギャップリファレンス２８の出力電圧よりも少し高くなると）、電圧コンパレータ１８は論理ロー状態を出力する。ロー状態に反応して、MOSFETドライバー３０はQ_SWのゲートをローにして、Q_SWをオフさせる。約10-50ナノ秒でQ_SWはオン状態からオフ状態となるが、その後MOSFETドライバー３０はQ_SYNCのゲートをハイとし、Q_SYNCをオンにする。Q_SYNCがオンのとき、インダクタの電圧が反転したのでその電流は一定の比率で下がる（ランプダウンする）。結果として、出力キャパシタ２２の電荷はCPU４０により減少／放電される。一定の時間が経過して、キャパシタ２２の電圧がバンドギャップリファレンス２８の電圧よりも低くなると、電圧コンパレータ１８の極性はローからハイに変化する。ハイ状態になるとMOSFETドライバー３０はQ_SYNCをオフしてから、Q_SWをオンする。このプロセスは一定の頻度で連続的に繰り返される。この頻度は電圧レギュレータの動作頻度と呼ぶ。簡単に言えば、CC１２は出力ノード４６における電圧サージを検出すると、それに基づいてパワー出力段３８を電流ランプダウンモードにスイッチする。同様に、CC１２は出力ノード４６において電圧ドループを検出すると、それに基づいてパワー出力段３８を電流ランプアップモードにスイッチする。

CPUの消費電流が15-20Aより大きくするには、回路を多相（2相以上）にする。この関連で、多相スイッチングレギュレータについては文献がそろっている。図４Aには簡単のため回路３６が単相の場合を示したが、この考え方は一般的なものであり、回路３６が多相で動作する場合にも拡張できる。多相の場合は、各相に対して回路５４を設け、アクティブ相の回路だけが動作するように論理ゲートするための回路を追加すればよい。具体的に、パワー出力段３８は、CC１２に結合しスイッチングノード５０を有する、トランジスタQ_SWとQ_SYNCを含むトランジスタスタック４８を有する。出力インダクタ５２は、トランジスタスタック４８のスイッチングノード５０に結合した第１の端子と、直列電流検知抵抗R_Sを通して出力ノード４６に結合した第２の端子とを有する。Q_SYNCは、パワー出力段３８が電流ランプダウンモードのとき、出力インダクタ５２を通して、ランプダウン電流経路を決める。Q_SWは、パワー出力段３８が電流ランプアップモードのとき、出力インダクタ５２を介してランプアップ電流パスを決める。パワー出力段３８は出力ノード４６ａとＣＰＵ４０のサージ通知出力５６に結合した遷移調整回路５４も有する。遷移調整回路５４は、ＣＰＵ４０からのサージ通知信号に応じて、ランプダウン動作中にインダクタ５２と並列のL_SURGEインダクタ５８を0Vに接続することにより、ランプダウン電流経路の有効インダクタンスを下げる。

図示した遷移調整回路５４は、第１の端子が出力ノード４６ａと結合したサージインダクタ５８と、サージインダクタ５８の第２の端子と結合し、さらにワンショットタイマー（OST）回路６４とドライバー６２を通してサージ通知出力と結合したサージトランジスタ６０とを有する。サージトランジスタ６０は、通知信号に応じて、サージインダクタ５８をスイッチして、出力インダクタ５２と並列に結合させる。

Q_SWがオンの間にQ_SURGEがオンになったときに電位V_DCがGNDにショートしてしまう問題を避けるため、図４Bに示した回路３６′ではOST６４がMOSFETドライバー３０から信号Q_SW-ONを受け取り、作る前に壊す（break-before-make）シーケンスを保証している。

図４Aと４Bを続けて参照して、サージインダクタ５８を出力インダクタ５２と並列に接続するようにスイッチすることにより、遷移調整回路５４はパワー出力段３８′のランプダウン電流経路の有効インダクタンスを下げる。有効インダクタンスが下がると、CPU４０に供給される電流が減るレートをスピードアップする。結果として、プロセッサ電圧はその名目値に近くなり、CPU４０を損なうリスクが最小化される。

駆動強さを提供するため、CPU４０のサージ通知出力５６はバッファ６２を通してサージトランジスタ６０に結合されている。また、出力インダクタ５２の第２の端子は、検知抵抗（R_S）を通して出力ノード４６に結合されている。OST６４はCPU４０からレベル信号を受け取り、そのレベル信号を、サージ通知信号がアクティブになる前に検知抵抗から取得したランプダウン電流の測定値に基づきパルス幅が制御されたパルス信号に変換する。OST６４は、市販されているハードウェアや集積回路設計技術により、デジタルまたはアナログ設計技術のいずれかを用いても実施することができる。

このように、通知信号は、サージ通知信号４６がアクティブになる前に出力インダクタ５２に流された電流の量に対応するパルス幅を有するパルス信号であってもよい。検知抵抗を通る電流が比較的大きいとき、OST６４によりプログラムされたパルス信号の幅はより広く、サージトランジスタ６０はサージインダクタ５８をスイッチして、より長い時間並列接続する。反対に、サージ通知信号がアクティブになる前に検知抵抗を通る電流が比較的小さいとき、OST６４によりプログラムされたパルス信号の幅は狭く、サージトランジスタ６０はサージインダクタ５８をスイッチして、より短い時間の間出力インダクタ５２と並列接続になるようにする。注目すべきことは、OST６４はパワー出力段３８の１つのコンポーネントとして示したが、OST６４は、本発明の実施形態の精神と範囲から逸脱することなく、CPU４０やCC１２に組み込まれていてもよい。デカップリングキャパシタ（C）２２は出力ノード４６に結合された端子を有し、従来のアプローチによりプロセッサ電圧をスムースにする。

図４Aと４Bの実施例には、説明を簡単にするため、インダクタ５２と５８は分離したインダクタとして示したが、他のアプローチも可能である。例えば、マザーボード上の場所は、特にノートブックコンピュータの場合、非常に希少なリソースであるが、サージインダクタ５８のためにマザーボード上に新しい場所を確保してもよい。サージが発生したとき、サージインダクタ５８は有効インダクタンスを減らすように努力するが、端子５０と４６ａの間に出力インダクタ５２への第３の端子を追加してもよい。この場合、サージトランジスタ６０は図示と同様に出力インダクタ５２の第３の端子に接続される。

図７を参照して、プロセッサを電圧サージから保護する方法７２が示されている。処理ブロック７４は、パワー出力段の出力ノードにおける電圧サージを検出するために設けられている。パワー出力段は電圧サージに基づきブロック７６において電流ランプダウンモードにスイッチされる。パワー出力段には関連する電流ランプダウンレートがある。ブロック７８において、プロセッサからのサージ通知信号に基づき電流ランプダウンレートを加速する。ブロック８０において出力ノードにおいて電圧ドループが検出され、ブロック８２においてその電圧ドループに基づいてパワー出力段が電流ランプアップモードにスイッチされる。このように、電流ランピングレートは電流ランプダウンモードでは調整されるが、電流ランプアップモードでは調整されるとは限らない。これは２つのモードの遷移の違いによるものである。特に、電流ランプアップモードでは電流ランプダウンモードよりも出力インダクタにかかる電圧が非常に高い。結果として、電流ランプアップレートは電流ダウンレートよりも大幅に速い。
ページ９、パラグラフ[0029]を以下のように変更する。

ブロック７８における電流ランプダウンレートを加速する１つのアプローチをより詳細に図８に示した。具体的に、ブロック８４においてレベル信号を受け取り、ブロック８６においてランプダウン電流測定に基づきレベル信号をパルス信号に変換する。電流測定は検知抵抗R_S（図４）を介して行う。パルス幅は他の方法で決定することもできる。パワー出力段のランプダウン電流経路の有効インダクタンスを減らすため、サージインダクタをスイッチして、ブロック８８においてパワー出力段の出力インダクタと並列に接続してもよい。この現象は図６のグラフ９２にさらに示した。図６は、従来の電流ランプダウン曲線９４を加速された電流ランプダウン曲線９６と比較したグラフである。図６から分かるように、新しいインダクタ電流ランプダウンレートは古いインダクタ電流のグラフよりももっと速い。放電レートが速いので、出力電圧サージはかなり減少する。それゆえ、出力電圧は許容ウィンドウまたはV_MAX内にある。

図５は、グラフ９０に遷移調整回路を有するパワー出力段における予測電圧サージを示す図である。図示した実施形態において、電流ランプダウンレートが高くなるので、電圧サージ閾値（Vmax）は超えない。

当業者には、本発明の実施形態による幅広い方法を様々な形式で実施することができることが、上記の説明から明らかであろう。それゆえ、本発明の実施形態をその具体的な実施例に関して説明したが、本発明の実施形態の真の範囲はこれらに限定されるものではない。図面、明細書、添付したクレームを研究すれば、当業者には他の修正も明らかとなるであろう。

本発明の実施形態の有利な点は、以下の図面を参照しながら、上記の明細書と添付したクレームを読めば明らかとなるであろう。
従来のパワー出力段を有する回路の例を示す回路図である。従来の電圧サージ応答曲線を示すグラフである。本発明の一実施形態による回路を有するコンピュータシステムの一実施例を示すブロック図である。本発明の一実施形態によるパワー出力段を有する回路を示す概略図である。本発明の一実施形態による電圧サージ応答曲線を示すグラフである。従来のランプダウンと、本発明の一実施形態によるランプダウンの間の比較を示すグラフである。本発明の一実施形態による方法を示すフロー図である。本発明の一実施形態による方法を示すフロー図である。

Claims

出力ノードを有するパワー出力段と、
前記出力ノードにおける電圧サージの検出に基づいて、関連電流ランプダウンレートを有する前記パワー出力段を電流ランプダウンモードに選択的にスイッチする、前記パワー出力段に結合されたコントローラ回路と、
前記パワー出力段の前記出力ノードとサージ通知入力とに結合したプロセッサとを有し、
前記パワー出力段は、前記プロセッサからの通知信号に基づき前記電流ランプダウンレートを加速し、前記電流ランプダウンレートの加速の時間は電流測定に基づく集積回路。
請求項１に記載の集積回路であって、前記パワー出力段は
前記コントローラ回路と結合し、スイッチングノードを有するトランジスタスタックと、
前記トランジスタスタックの前記スイッチングノードに結合した第１の端子と、前記出力ノードに結合した第２の端子とを有する、前記パワー出力段のランプダウン電流経路を決める出力インダクタと、
前記出力ノードと前記プロセッサのサージ通知出力に結合された、前記通知信号に応じて前記ランプダウン電流経路の有効インダクタンスを低減する遷移調整回路とを有し、
前記電流測定は前記出力インダクタの電流の測定であり、前記電流ランプダウンレートの加速の時間は前記遷移調整回路がランプダウン動作中の時間である集積回路。
請求項２に記載の集積回路であって、前記遷移調整回路は、
前記出力ノードに結合した第１の端子を有するサージインダクタと、
前記通知信号に応じて前記サージインダクタを前記出力インダクタと並列に接続するようスイッチする、前記サージインダクタの第２の端子と前記サージ通知出力に結合したサージトランジスタとを含む集積回路。
請求項３に記載の集積回路であって、前記サージ通知出力はバッファを通して前記サージトランジスタに結合される集積回路。
請求項２に記載の集積回路であって、前記出力インダクタの前記第２の端子は検知抵抗を通して前記出力ノードに結合され、前記電流測定は前記検知抵抗にかかる電圧を決定して行う集積回路。
請求項１に記載の集積回路であって、前記電流ランプダウンモードは前記プロセッサの不使用部分のゲーティングオフに対応する集積回路。
請求項１に記載の集積回路であって、前記通知信号はパルス信号である集積回路。
請求項７に記載の集積回路であって、前記パワー出力段と前記プロセッサに結合されたワンショットタイマーをさらに含み、前記ワンショットタイマーはランプダウン電流測定に基づき、前記プロセッサからレベル信号を受け取り、前記レベル信号を前記パルス信号に変換し、前記パルス信号の幅が前記電流ランプダウンレートの加速の時間を決定する集積回路。
請求項１に記載の集積回路であって、
前記パワー出力段はシステム電圧に結合され、前記出力ノードはプロセッサ電圧に結合され、グランドに対して前記システム電圧は前記プロセッサ電圧よりも高い集積回路。
請求項１に記載の集積回路であって、前記出力ノードに結合した端子を有する出力キャパシタをさらに有する集積回路。
請求項１に記載の集積回路であって、前記コントローラ回路は前記出力ノードにおける電圧ドループに基づき前記パワー出力段を電流ランプアップモードにスイッチする集積回路。
請求項１１に記載の集積回路であって、前記電流ランプアップモードは、前記プロセッサの不使用部分のゲーティングオンに対応する集積回路。
請求項１１に記載の集積回路であって、前記コントローラ回路は、
前記パワー出力段に結合された金属酸化物半導体電解効果トランジスタ（MOSFET）ドライバーと、
前記出力ノードに結合された第１の入力と、前記MOSFETドライバーに結合されたコンパレータ出力とを有するコンパレータと、
前記コンパレータの第２の入力に基準電圧を印加する基準コンポーネントとを有する集積回路。
請求項１３に記載の集積回路であって、前記基準電圧コンポーネントはツェナーダイオードである集積回路。
パワーサプライと集積回路とを有するコンピュータシステムであって、前記集積回路は、
パワー出力段と、
前記パワー出力段に結合したコントローラ回路と、
前記パワー出力段のサージ通知入力に結合したプロセッサとを有し、
前記パワー出力段は、前記パワーサプライのシステム電圧を受け取り、前記パワーサプライのプロセッサ電圧を受け取る出力ノードを有し、
前記コントローラ回路は、前記出力ノードにおける電圧サージに基づいて、前記パワー出力段を電流ランプダウンモードに選択的にスイッチし、
前記パワー出力段は、関連電流ランプダウンレートを有し、
前記パワー出力段は前記プロセッサからの通知信号に基づき、前記電流ランプダウンレートを加速し、
前記電流ランプダウンレートの加速の時間は電流測定に基づくコンピュータシステム。
請求項１５に記載のコンピュータシステムであって、前記パワー出力段は、
前記コントローラ回路と結合し、スイッチングノードを有するトランジスタスタックと、
前記トランジスタスタックの前記スイッチングノードに結合した第１の端子と、前記出力ノードに結合した第２の端子とを有する、前記パワー出力段のランプダウン電流経路を決める出力インダクタと、
前記出力ノードと前記プロセッサのサージ通知出力に結合された、前記通知信号に応じて前記ランプダウン電流経路の有効インダクタンスを低減する遷移調整回路とを有し、
前記電流測定は前記出力インダクタからの電流の測定であり、前記電流ランプダウンレートの加速の時間は前記遷移調整回路がランプダウン動作中の時間であるコンピュータシステム。
請求項１６に記載のコンピュータシステムであって、前記遷移調整回路は、
前記出力ノードに結合した第１の端子を有するサージインダクタと、
前記サージインダクタの第２の端子と前記サージ通知出力に結合したサージトランジスタとを含み、
前記サージトランジスタは、前記通知信号に応じて前記サージインダクタをスイッチして前記出力インダクタと並列に接続する集積回路。
請求項１７に記載のコンピュータシステムであって、
前記サージ通知出力はバッファを通して前記サージトランジスタに結合しているコンピュータシステム。
請求項１６に記載のコンピュータシステムであって、前記出力インダクタの前記第２の端子は検知抵抗を通して前記出力ノードに結合され、前記電流測定は前記検知抵抗にかかる電圧を決定して行うコンピュータシステム。
請求項１５に記載のコンピュータシステムであって、前記電流ランプダウンモードは前記プロセッサの不使用部分のゲーティングオフに対応するコンピュータシステム。
請求項１５に記載のコンピュータシステムであって、前記通知信号はパルス信号であり、前記パルス信号の幅が前記電流ランプダウンレートの加速の時間を決定するコンピュータシステム。
プロセッサを電圧サージから保護する方法であって、
関連する電流ランプダウンレートを有するパワー出力段の出力ノードにおける電圧サージに基づいて、前記パワー出力段を電流ランプダウンモードにスイッチするステップと、
前記プロセッサからのサージ通知信号に基づき前記電流ランプダウンレートを加速するステップとを有し、前記電流ランプダウンレートの加速の時間は電流測定に基づく方法。
請求項２２に記載の方法であって、前記パワー出力段のランプダウン電流経路の有効インダクタンスを下げるステップをさらに有する方法。
請求項２３に記載の方法であって、サージインダクタをスイッチして前記パワー出力段の出力インダクタと並列に接続するステップをさらに有する方法。
請求項２２に記載の方法であって、前記通知信号に基づいてパルス信号を生成するステップをさらに有し、前記パルス信号の幅が前記電流ランプダウンレートの加速の時間を決定する方法。
請求項２５に記載の方法であって、
レベル信号を受け取るステップと、
ランプダウン電流測定に基づき前記レベル信号を前記パルス信号に変換するステップとをさらに有する方法。
集積回路であって、
パワー出力段を有し、前記パワー出力段はトランジスタスタックと、出力インダクタと、遷移調整回路とを有し、前記トランジスタスタックはスイッチングノードを有し、前記出力インダクタはランプダウン電流経路を決め、前記スイッチングノードに結合した第１の端子と、前記パワー出力段の出力ノードに結合した第２の端子とを有し、
前記集積回路は、さらに前記パワー出力段に結合したコントローラ回路を有し、前記コントローラ回路は金属酸化物半導体電解効果トランジスタ（MOSFET）ドライバーと、コンパレータと、基準コンポーネントとを含み、前記MOSFETドライバーは前記パワー出力段の前記トランジスタスタックに結合され、前記コンパレータは前記出力ノードに結合した第１の入力と、前記MOSFETドライバーに結合したコンパレータ出力とを有し、前記基準コンポーネントは前記コンパレータの第２の入力に基準電圧を印加し、
前記集積回路は、前記出力ノードに結合され前記遷移調整回路のサージ通知入力に結合されたサージ通知出力を有し、前記遷移調整回路は前記プロセッサからのサージ通知信号に応じて、前記ランプダウン電流経路の有効インダクタンスを下げ、前記通知信号は前記プロセッサの不使用部分のゲーティングオフに対応し、前記遷移調整回路がランプダウン動作中である時間は前記出力インダクタの電流測定に基づき制御される集積回路。
請求項２７に記載の集積回路であって、前記遷移調整回路は、
前記出力ノードに結合された第１の端子を有するサージインダクタと、
前記サージインダクタの第２の端子と前記サージ通知出力とに結合したサージトランジスタとを有し、
前記サージトランジスタは前記通知信号に応じて前記サージインダクタをスイッチし前記出力インダクタと並列に接続する集積回路。
請求項２８に記載の集積回路であって、前記サージ通知出力はバッファを通して前記サージトランジスタと結合された集積回路。
請求項２７に記載の集積回路であって、前記出力ノードに結合された端子を有する出力キャパシタをさらに有する集積回路。