JP4101544B2 - インバータ回路および光発電装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力される直流電圧を交流電流に変換するインバータ回路、および、光発電セルにおいて発電した直流電圧を交流電流に変換して系統ラインに出力する系統連係型の光発電装置に関するものである。
【０００２】
【従来の技術】
近年、環境を悪化させないクリーンなエネルギーとして、自然エネルギーに対する関心が高まりつつある。とりわけ、都市部において簡単に利用できる太陽光発電システムについては、様々な研究がなされている。
【０００３】
一般的な太陽光発電システムでは、直列に接続された光発電セルの直流電圧が、昇圧型のＤＣ／ＤＣコンバータによって比較的高い直流電圧（例えば２００ＶＤＣ程度）に変換され、さらにインバータ回路によって系統ラインと同レベルの交流電圧（例えば１００ＶＡＣ）に変換されて、負荷となる電子機器に供給される。
【０００４】
しかしながら、光発電セルにおける発電電力は受光量に応じて大きく変動するため、例えば近隣のビルや電柱、樹木などの影によって光発電セルの受光面が覆われると、発電電力が著しく低下してしまう問題がある。
【０００５】
このような発電電力の変動を補うために、安定した電力の供給が可能な系統ラインと連係して負荷に電力を供給する系統連係型の太陽光発電システムが知られている。
一般的な系統連係型の太陽光発電システムには、光発電セルと、その直流電圧を交流電流に変換して系統ラインに出力するインバータ回路が含まれている。光発電セルにおいて発電された電力は、インバータ回路を介して系統ラインに接続された負荷に供給されるとともに、その発電電力が光発電セルの受光量に応じて変動しても、負荷には系統ラインから安定した電力が供給される。
【０００６】
ここで、上述した太陽光発電システムで用いられるインバータ回路について説明する。
図１０は、一般的な電圧型インバータ回路の構成を示す回路図である。
図１０に示すインバータ回路において、ｎ型ＭＯＳトランジスタＱａのソースとｎ型ＭＯＳトランジスタＱｂのドレインとが接続された直列回路と、ｎ型ＭＯＳトランジスタＱｃのソースとｎ型ＭＯＳトランジスタＱｄのドレインとが接続された直列回路とが並列に接続されている。さらに、その並列回路に対して、キャパシタＣｉｎが並列に接続されている。また、ｎ型ＭＯＳトランジスタＱａとｎ型ＭＯＳトランジスタＱｂとの接続ノードには、インダクタＬ１の一方の端が接続され、その他方の端がキャパシタＣｏｕｔを介してインダクタＬ２の一方の端に接続されている。インダクタＬ２の他方の端は、ｎ型ＭＯＳトランジスタＱｃとｎ型ＭＯＳトランジスタＱｄとの接続ノードに接続されている。
【０００７】
上述した図１０のインバータ回路において、直流の入力電圧ｖｉｎはキャパシタＣｉｎに印可され、交流の出力電圧ｖｏｕｔはキャパシタＣｏｕｔの両端から出力される。
交流の出力電圧ｖｏｕｔを生成するための各トランジスタ（Ｑａ〜Ｑｄ）の制御方法には、幾つかの方法がある。例えば、交流の半周期ごとにｎ型ＭＯＳトランジスタＱｎａまたはｎ型ＭＯＳトランジスタＱｂの一方をオン状態、他方をオフ状態に設定するとともに、一定のスイッチング周期でｎ型ＭＯＳトランジスタＱｃまたはｎ型ＭＯＳトランジスタＱｄの一方をオン状態、他方をオフ状態に設定する方法がある。スイッチング周期に対して、ｎ型ＭＯＳトランジスタＱｃ（またはｎ型ＭＯＳトランジスタＱｄ）がオン状態になる期間の割合（デューティー比）を可変させることにより、交流の出力電圧ｖｏｕｔが得られる。
【０００８】
図１０のインバータ回路が系統連係型の太陽光発電システムに適用される場合、インバータ回路の入力（キャパシタＣｉｎの両端）には光発電セルにおいて発生する直流電圧が印可され、インバータ回路の出力（キャパシタＣｏｕｔの両端）は系統ラインに接続される。
そして、各トランジスタのオン／オフ状態は、出力電流ｉｏｕｔが系統ラインの電圧に対して同相となるようにフィードバック制御される。これにより、インバータ回路の出力から見た系統ラインのインピーダンスが抵抗負荷と等価になり、光発電セルで発生した電力がインバータ回路を介して系統ラインへ注入される。
【０００９】
図１１は、図１０のインバータ回路における出力電流ｉｏｕｔおよび入力電流ｉｉｎの波形を示す図である。
図１１Ａに示すように、出力電流ｉｏｕｔとして低周波の電流、例えば５０Ｈｚ程度の交流電流が流れると、図１１Ｂに示すように、入力電流ｉｉｎにも、出力電流に対して２倍の周波数を有する低周波の成分が生じる。
【００１０】
【発明が解決しようとする課題】
一方、光発電セルの電圧に対する電流や電力の関係には、受光量が一定の場合において図１２に示すような関係がある。
図１２は、一般的な光発電セルにおける電圧と電流の関係、および電圧の電力との関係を示す図である。図１２において曲線ＣＶａは電圧と電流の関係を示し、曲線ＣＶｂは電圧と電力との関係を示す。また、横軸は光発電セルの電圧を示し、縦軸はその電流または電力を示す。
【００１１】
図１２に示すように、光発電セルが発生する電力は、電圧Ｖｍａｘおよび電流Ｉｍａｘにおいて最大となるので、光発電セルの次段につながるインバータ回路においては、光発電セルの出力電流がこの電流Ｉｍａｘと一致するように、入力電流ｉｉｎおよび出力電流ｉｏｕｔを設定することが望ましい。
【００１２】
しかしながら、図１１Ｂにおいて示したように、図１０のインバータ回路では入力電流ｉｉｎに低周波の成分が含まれるため、光発電セルからの電力を最大にする最適な電流Ｉｍａｘに対して周期的に誤差が発生し、発電の効率を低下させてしまう問題がある。
【００１３】
そこで、このような入力電流ｉｉｎの低周波成分を減衰させるために、通常は、キャパシタＣｉｎの静電容量を大きくする方法が用いられる。この場合、１００Ｈｚ程度の低い周波数成分を減衰させるためにはかなり大きな静電容量が必要となるので、例えば大容量の電解コンデンサなどが用いられる。しかしながら、電解コンデンサはサイズが大きく高価なうえ、時間とともに特性が劣化してしまう寿命の問題がある。
【００１４】
また、光発電セルとインバータ回路との間にＤＣ／ＤＣコンバータを挿入する方式も一般的であるが、このＤＣ／ＤＣコンバータにおいても、入力電流の低周波成分を減衰させるためにある程度大きな静電容量のキャパシタが必要になる。さらに、ＤＣ／ＤＣコンバータで発生する電力損失のために発電効率が低下してしまう問題や、部品点数が増えてコストが上昇してしまう問題もある。
【００１５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、大容量のキャパシタを使用することなく入力電流の変動を効果的に低減でき、構成が簡易なインバータ回路と、そのようなインバータ回路を有した光発電装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点に係るインバータ回路は、入力される直流電圧を交流電流に変換するインバータ回路であって、第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、上記第１の巻線に直列に接続された第１のスイッチと、上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路とを有する。
【００１７】
本発明の第１の観点に係るインバータ回路によれば、上記第１のモードにおいて、上記直流電圧が上記第１のスイッチを介して上記第１の巻線に印可されて、上記第１の巻線に励磁エネルギーが蓄積される。上記第２のモードにおいて、上記第１の巻線に蓄積された励磁エネルギーが上記第２のスイッチを介して上記キャパシタに放出され、さらに、上記キャパシタの放電電流が上記第２のスイッチを介して上記第１の巻線に流れることにより、上記第１の巻線に励磁エネルギーが蓄積される。上記第３のモードにおいて、上記変圧器に蓄積された励磁エネルギーが上記第２の巻線から電流として放出され、上記第３のスイッチまたは上記第４のスイッチを介して、上記出力端子から出力される。
【００１８】
好適には、上記第３のスイッチおよび上記第４のスイッチは、上記第３のモードにおいて上記第２の巻線から流れる導通電流が絶えた場合に、導通状態から開放状態へ変化し、上記制御回路は、上記第３のスイッチおよび上記第４のスイッチが何れも開放した状態で、上記第３のモードから上記第１のモードに移行する。
【００１９】
また、上記第１の巻線の電流を検出する電流検出回路を更に設けて、上記制御回路は、上記第１のモードにおいて、上記電流検出回路の検出値が、上記入力端子に流れる入力電流の指令値に達した時点で、上記第１のモードから上記第２のモードに移行し、上記第２のモードにおいて、上記電流検出回路の検出値が、上記交流電流の指令値に達した時点で、上記第２のモードから上記第３のモードに移行する制御を行っても良い。
【００２０】
本発明の第２の観点に係る光発電装置は、少なくとも１つの光発電セルと、上記光発電セルにおいて発生した電圧を交流電流に変換し、系統ラインに出力するインバータ回路とを有する光発電装置であって、上記インバータ回路は、第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、上記第１の巻線に直列に接続された第１のスイッチと、上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路とを含む。
【００２１】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
図１は、本発明の実施形態に係る光発電モジュールの外観の一例を示す図である。
パネルＰＮは、図示しない光発電セルや、その配線の接続装置ＣＮ、インバータ回路ＩＮＶなどを固定するための基部であり、図１の例において、平らな箱状の形態を有している。
【００２２】
その箱状のパネルＰＮの内部には、光発電セルからの配線を直列に接続するための接続装置ＣＮと、この接続装置ＣＮで直列接続された光発電セルの直流電圧を交流電流に変換して系統ラインＵＬに出力するインバータ回路ＩＮＶが固定されている。
またパネルＰＮの、接続装置ＣＮおよびインバータ回路ＩＮＶが固定された面に対して反対側の面には、図示しない１つまたは複数の光発電セルが受光面を外側に向けて配置されている。
【００２３】
図２は、図１に示す光発電モジュールが複数並列に接続された光発電システムの構成例を示す概略的なブロック図である。
図２の例において、ｎ個の光発電モジュール（ＭＤ１〜ＭＤｎ）の電流出力端子が、系統ラインＵＬに対してそれぞれ並列に接続されている。
また、光発電モジュール（ＭＤ１〜ＭＤｎ）には、それぞれ１つまたは複数の光発電セルＰＶと、その直流電圧を交流電流に変換するインバータ回路ＩＮＶが含まれている。なお、図２において接続装置ＣＮは図示が省略されている。
【００２４】
図２に示す光発電システムによれば、太陽電池モジュール（ＭＤ１〜ＭＤｎ）のそれぞれにおいて、光発電セルＰＶの直流電圧がインバータ回路ＩＮＶにより交流電流に変換されて、系統ラインＵＬに出力される。これにより、系統ラインＵＬに接続された負荷に対して光発電モジュール（ＭＤ１〜ＭＤｎ）の発電電力が供給されるとともに、その発電電力が光発電セルＰＶの受光量に応じて変動しても、負荷には系統ラインから安定した電力が供給される。
【００２５】
図３は、本発明の実施形態に係るインバータ回路の主回路の構成例を示す概略的な回路図である。
図３において、符号ＳＷ１〜符号ＳＷ４はスイッチを示す。符号Ｑ１〜符号Ｑ４は、それぞれスイッチＳＷ１〜スイッチＳＷ４に含まれるｎ型ＭＯＳトランジスタを示す。符号Ｄ１〜符号Ｄ４は、それぞれスイッチＳＷ１〜スイッチＳＷ４に含まれるダイオードを示す。
符号ＴＲは変圧器を示し、符号Ｗ１はその１次巻線を、符号Ｗ２１および符号Ｗ２２はその２次巻線をそれぞれ示す。また、符号ＴＰは、２次巻線Ｗ２１および２次巻線Ｗ２２の接続点から引き出されたタップを示す。
符号Ｃｉ、符号Ｃｓおよび符号Ｃｏはキャパシタを示し、符号Ｌｏはインダクタを示す。
符号１〜符号４は、それぞれｎ型ＭＯＳトランジスタＱ１〜ｎ型ＭＯＳトランジスタＱ４のゲート−ソース間に駆動電圧を入力する駆動回路を示す。
符号５は電流検出回路を、符号６は電圧検出回路をそれぞれ示す。
符号ＴＮ１および符号ＴＮ２は、光発電セルＰＶにおいて発電された電圧が入力される入力端子を示す。符号ＴＮ３および符号ＴＮ４は、系統ラインＵＬに接続されるインバータ回路の出力端子を示す。
【００２６】
上述した構成を有する図３のインバータ回路の接続関係を説明する。
１次巻線Ｗ１とスイッチＳＷ１とが直列に接続され、その直列回路に対してキャパシタＣｉが並列に接続されるとともに、その両端に、入力端子対（ＴＮ１−ＴＮ２）から入力される光発電セルの電圧Ｖｉが印可される。
また、キャパシタＣｓとスイッチＳＷ２とが直列に接続され、その直列回路が１次巻線Ｗ１と並列に接続される。
なお、１次巻線Ｗ１には、その電流を検出するための電流検出回路５が直列に挿入されている。
【００２７】
スイッチＳＷ３とスイッチＳＷ４とが直列に接続され、その直列回路が、２次巻線Ｗ２１および２次巻線Ｗ２２巻線に対して並列に接続される。
スイッチＳＷ３とスイッチＳＷ４との接続ノードＮは、インダクタＬｏを介して出力端子ＴＮ３に接続されるとともに、キャパシタＣｏを介して、出力端子ＴＮ４と接続される。２次巻線Ｗ２１および２次巻線Ｗ２２巻線の接続中点から引き出されるタップＴＰは、出力端子ＴＮ４に接続される。
なお、出力端子対（ＴＮ３−ＴＮ４）には、その電圧を検出するための電圧検出回路６が挿入されている。
【００２８】
また、図３の例において、スイッチＳＷ１は、ｎ型ＭＯＳトランジスタＱ１とダイオードＤ１との直列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ１のドレインは１次巻線Ｗ１の一方の端子に接続され、そのソースは、ダイオードＤ１を介して入力端子ＴＮ２に接続される。
ダイオードＤ１は、ｎ型ＭＯＳトランジスタＱ１のドレインからソースへ流れる電流が順方向となる向きで接続される。
【００２９】
図３の例において、スイッチＳＷ２は、ｎ型ＭＯＳトランジスタＱ２とダイオードＤ２との並列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ２のドレインは、キャパシタＣｓを介して１次巻線Ｗ１の一方の端子に接続され、そのソースは１次巻線Ｗ２の他方の端子に接続される。
ダイオードＤ２は、ｎ型ＭＯＳトランジスタＱ２のソースからドレインへ順方向となる向きで接続される。
【００３０】
図３の例において、スイッチＳＷ３は、ｎ型ＭＯＳトランジスタＱ３とダイオードＤ３との直列回路として構成され、スイッチＳＷ４は、ｎ型ＭＯＳトランジスタＱ４とダイオードＤ４との直列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ３のドレインは、２次巻線Ｗ２１の一方の端子と接続され、そのソースは、ダイオードＤ３を介してノードＮに接続される。ｎ型ＭＯＳトランジスタＱ４のソースは、２次巻線Ｗ２２の一方の端子と接続され、そのドレインは、ダイオードＤ４を介してノードＮに接続される。
なお、ダイオードＤ３およびダイオードＤ４は、スイッチＷ３とスイッチＷ４との直列回路において互いに逆方向に接続される。すなわち、ダイオードＤ３は、ｎ型ＭＯＳトランジスタＱ３のドレインからソースへ流れる電流が順方向となる向きに接続され、ダイオードＤ４は、ｎ型ＭＯＳトランジスタＱ４のドレインからソースへ流れる電流が順方向となる向きに接続される。
【００３１】
図４は、本発明の実施形態に係るインバータ回路の制御回路の構成例を示す概略的な回路図である。
図４において、符号７〜符号１０はＮＡＮＤ回路を、符号１１〜符号１６はＡＮＤ回路を、符号１７〜符号２１はＮＯＴ回路を、符号ＣＰ１〜符号ＣＰ３はコンパレータをそれぞれ示す。
【００３２】
ＮＡＮＤ回路７の出力信号がＮＡＮＤ回路８に入力され、ＮＡＮＤ回路８の出力信号がＮＡＮＤ回路７に入力される。このＮＡＮＤ回路７およびＮＡＮＤ回路８によって、フリップフロップＦＦ１が構成される。
コンパレータＣＰ１は、正入力端子に入力電流ｉｄｃの指令値ＳＬ１が入力され、負入力端子に電流検出回路５の電流検出信号Ｓｉ１が入力され、出力信号がＮＡＮＤ回路７に入力される。
また、ＮＡＮＤ回路８には、ＮＯＴ回路１７を介してトリガ信号ＴＧが入力される。
【００３３】
ＮＡＮＤ回路９の出力信号がＮＡＮＤ回路１０に入力され、ＮＡＮＤ回路１０の出力信号がＮＡＮＤ回路９に入力される。このＮＡＮＤ回路９およびＮＡＮＤ回路１０によって、フリップフロップＦＦ２が構成される。
コンパレータＣＰ２は、正入力端子に電流検出回路５の電流検出信号Ｓｉ１が入力され、負入力端子に出力電流ｉａｃの指令値ＳＬ２が入力され、出力信号がＮＡＮＤ回路１０に入力される。
また、ＮＡＮＤ回路９には、コンパレータＣＰ１の出力信号が入力される。
【００３４】
コンパレータＣＰ１の出力信号と、ＮＡＮＤ回路８の出力信号とが、それぞれＡＮＤ回路１１に入力される。
ＮＡＮＤ回路１１の出力信号がＮＯＴ回路１８において反転された信号と、ＮＡＮＤ回路９の出力信号とが、それぞれＡＮＤ回路１３に入力される。
ＡＮＤ回路１３の出力信号と、コンパレータＣＰ２の出力信号とが、それぞれＡＮＤ回路１４に入力される。
ＡＮＤ回路１４の出力信号Ｓｑ２は、ｎ型ＭＯＳトランジスタＱ２の駆動回路２に入力される。
【００３５】
ＡＮＤ回路１４の出力信号Ｓｑ２がＮＯＴ回路１９において反転された信号と、ＡＮＤ回路１１の出力信号とが、それぞれＡＮＤ回路１２に入力される。
ＡＮＤ回路１２の出力信号Ｓｑ１は、ｎ型ＭＯＳトランジスタＱ１の駆動回路１に入力される。
【００３６】
コンパレータＣＰ３は、正入力端子に電圧検出回路６の電圧検出信号Ｓｖａｃが入力され、負入力端子が基準電位に接続される。
ＡＮＤ回路１２の出力信号Ｓｑ１がＮＯＴ回路２１において反転された信号と、コンパレータＣＰ３の出力信号とが、それぞれＡＮＤ回路１５に入力される。ＡＮＤ回路１５の出力信号Ｓｑ３は、ｎ型ＭＯＳトランジスタＱ３の駆動回路３に入力される。
ＡＮＤ回路１２の出力信号Ｓｑ１がＮＯＴ回路２１において反転された信号と、コンパレータＣＰ３の出力信号がＮＯＴ回路２０において反転された信号とが、それぞれＡＮＤ回路１６に入力される。ＡＮＤ回路１６の出力信号Ｓｑ４は、ｎ型ＭＯＳトランジスタＱ４の駆動回路４に入力される。
【００３７】
なお、入力電流指令値ＳＬ１は、例えば前段の光発電セルにおける発電電力が最大となるように設定される。
また、出力電流指令値ＳＬ２は、例えば出力電圧ｖａｃが全波整流された波形を有する信号を用い、その振幅を入力電流指令値ＳＬ１に応じて制御することにより生成される。
【００３８】
次に、上述した図３の主回路および図４の制御回路を有するインバータ回路の動作を説明する。
【００３９】
図５は、インバータ回路の各部の波形とそのタイミング関係を説明するための図である。
図５Ａは、電流検出回路５において検出された電流検出信号Ｓｉ１の波形と、入力電流指令値ＳＬ１および出力電流指令値ＳＬ２を示している。一次巻線Ｗ１には、この電流検出信号Ｓｉ１と同様な波形の電流ｉ１が流れている。
図５Ｂは、１次巻線Ｗ１に印可される電圧ｖ１の波形を示す。
図５Ｃは、スイッチＳＷ１に流れる電流の波形を示す。
図５Ｄは、スイッチＳＷ３に流れる電流の波形を示す。
図５Ｅは、ｎ型ＭＯＳトランジスタＱ１の駆動回路１に入力される信号Ｓｑ１の波形を示す。
図５Ｆは、ｎ型ＭＯＳトランジスタＱ２の駆動回路２に入力される信号Ｓｑ２の波形を示す。
図５Ｇは、ｎ型ＭＯＳトランジスタＱ３の駆動回路３に入力される信号Ｓｑ３の波形を示す。
図５Ｈは、トリガ信号ＴＧの波形を示す。
なお図５Ｅ〜図５Ｇにおいて、信号Ｓｑ１〜信号Ｓｑ３がハイレベルの時にｎ型ＭＯＳトランジスタはオン状態となり、ローレベルの時にｎ型ＭＯＳトランジスタはオフ状態となる。
【００４０】
この図５を参照しながら、スイッチＳＷ１〜スイッチＳＷ４の導通状態に対応する３つの動作モードについて、それぞれ順に説明する。
（第１のモード：期間Ｔ１）
図５Ａに示すように、電流検出信号Ｓｉ１は、この期間Ｔ１において入力電流指令値ＳＬ１より小さく、電流指令値ＳＬ２より大きいため、コンパレータＣＰ１およびコンパレータＣＰ２の出力はともに論理値‘１’となる。
トリガ信号ＴＧは、スイッチング周期Ｔｓを設定するための信号であり、第１のモードの初期において論理値‘０’から論理値‘１’へパルス状に変化する。トリガ信号ＴＧが論理値‘１’になると、ＮＡＮＤ回路８の出力が論理値‘１’、ＮＡＮＤ回路７の出力が論理値‘０’となり、この状態がフリップフロップＦＦ１に保持される。これにより、ＡＮＤ回路１１の出力は論理値‘１’、ＡＮＤ回路１３の出力は論理値‘０’、ＡＮＤ回路１４の出力は論理値‘０’、ＡＮＤ回路１２の出力は論理値‘１’、ＡＮＤ回路１５およびＡＮＤ回路１６の出力はともに論理値‘０’となる。
すなわち、信号Ｓｑ１が論理値‘１’、信号Ｓｑ２〜信号Ｓｑ４が論理値‘０’となる。
したがって、期間Ｔ１において、ｎ型ＭＯＳトランジスタＱ１はオン状態となり、ｎ型ＭＯＳトランジスタＱ２〜ｎ型ＭＯＳトランジスタＱ４はオフ状態となる。
【００４１】
この状態において、図５Ｂに示すように、１次巻線Ｗ１の両端には直流の入力電圧Ｖｉが印可されるので、図５Ａに示すように、１次巻線Ｗ１の電流ｉ１は直線的に増大する。
【００４２】
（第２のモード：期間Ｔ２）
電流ｉ１が直線的に増大し、その電流検出信号Ｓｉ１が入力電流指令値ＳＬ１に到達すると、コンパレータＣＰ１の出力は論理値‘１’から論理値‘０’へ変化し、フリップフロップＦＦ１においてＮＡＮＤ回路７の出力は論理値‘１’、ＮＡＮＤ回路８の出力は論理値‘０’にセットされる。またこの時、フリップフロップＦＦ２においてＮＡＮＤ回路９の出力は論理値‘１’、ＮＡＮＤ回路１０の出力は論理値‘０’にセットされる。これにより、ＡＮＤ回路１１の出力は論理値‘０’、ＡＮＤ回路１３の出力は論理値‘１’、ＡＮＤ回路１４の出力は論理値‘１’、ＡＮＤ回路１２の出力は論理値‘０’となる。
すなわち、信号Ｓｑ１が論理値‘０’、信号Ｓｑ２が論理値‘１’となる。
したがって、期間Ｔ２において、ｎ型ＭＯＳトランジスタＱ１はオフ状態となり、ｎ型ＭＯＳトランジスタＱ２はオン状態となる。
【００４３】
一方、電圧検出回路６による電圧検出信号Ｓｖａｃは、出力電圧ｖａｃの極性に応じて、基準電位より高レベルまたは低レベルの信号になり、コンパレータＣＰ３の出力も、出力電圧ｖａｃの極性に応じて論理値‘１’または論理値‘０’となる。
図５の例においてコンパレータＣＰ３の出力が論理値‘１’であるものとすると、信号Ｓｑ４は論理値‘０’となる。また、信号Ｓｑ３は、信号Ｓｑ１に応じて論理値‘１’または論理値‘０’となる。上述のように、期間Ｔ２において信号Ｓｑ１は論理値‘０’なので、信号Ｓｑ３は論理値‘１’となる。
したがって、期間Ｔ２において、ｎ型ＭＯＳトランジスタＱ３はオン状態、ｎ型ＭＯＳトランジスタＱ４はオフ状態となる。
【００４４】
第１のモードから第２のモードへ動作モードが移行し、ｎ型ＭＯＳトランジスタＱ１がオン状態からオフ状態に切り換わると、１次巻線Ｗ１の電流ｉ１はダイオードＤ１を介してキャパシタＣｓへ流れ、さらにｎ型ＭＯＳトランジスタＱ２がオン状態になった後は、このトランジスタを介してキャパシタＣｓへ流れる。
すなわち、期間Ｔ１において１次巻線Ｗ１に蓄積された励磁エネルギーは、キャパシタＣｓに静電エネルギーとして蓄積される。
【００４５】
また、１次巻線Ｗ１には、期間Ｔ１とは逆の極性でキャパシタＣｓの電圧Ｖｃｓが印可されており、その電流ｉ１は、キャパシタＣｓへの充電によってゼロになった後も、期間Ｔ１とは逆の極性（キャパシタＣｓを放電する極性で）で流れ続ける。
すなわち、キャパシタＣｓに蓄えられた静電エネルギ−の一部が、期間Ｔ１とは逆の極性の励磁エネルギーとして、再び１次巻線Ｗ１に蓄積される。
【００４６】
なお、期間Ｔ２において、１次巻線Ｗ１には期間Ｔ１と逆の極性でキャパシタＣｓの電圧が印可されており、２次巻線Ｗ２に発生する電圧は、ダイオードＤ３に逆方向電圧を印可する極性となる。したがって、ダイオードＤ３はオフ状態となり、電流ｉ２１は流れない。
【００４７】
（第３のモード：期間Ｔ３および期間Ｔ４）
電流ｉ１が期間Ｔ１とは逆の極性で直線的に増大し、その電流検出信号Ｓｉ１が出力電流指令値ＳＬ２に到達すると、コンパレータＣＰ２の出力は論理値‘１’から論理値‘０’へ変化し、フリップフロップＦＦ２においてＮＡＮＤ回路１０の出力は論理値‘１’、ＮＡＮＤ回路９の出力は論理値‘０’にセットされる。またこのとき、フリップフロップＦＦ１において、ＮＡＮＤ回路７の出力は論理値‘１’、ＮＡＮＤ回路８の出力は論理値‘０’にセットされたままである。これにより、ＡＮＤ回路１１〜ＡＮＤ回路１４の出力は、何れも論理値‘０’となる。
すなわち、信号Ｓｑ１、信号Ｓｑ２および信号Ｓｑ４が論理値‘０’となり、信号Ｓｑ３が論理値‘１’となる。
したがって、期間Ｔ３において、ｎ型ＭＯＳトランジスタＱ１、ｎ型ＭＯＳトランジスタＱ２およびｎ型ＭＯＳトランジスタＱ４はオフ状態、ｎ型ＭＯＳトランジスタＱ３がオン状態となる。
【００４８】
第２のモードから第３のモードへ動作モードが移行し、ｎ型ＭＯＳトランジスタＱ２がオン状態からオフ状態に切り換わると、変圧器ＴＲに蓄えられた励磁エネルギーは、２次巻線Ｗ２１から電流ｉ２１として放出される。
【００４９】
この時、ダイオードＤ３およびｎ型ＭＯＳトランジスタＱ３がともに導通するため、２次巻線Ｗ２１には出力電圧ｖａｃに近い電圧が発生することになる。１次巻線Ｗ１に対して２次巻線Ｗ２１が変圧比ｋを有するものとすると、図５Ｂに示すように、１次巻線Ｗ１の電圧は（ｖａｃ／ｋ）に近い電圧となる。
【００５０】
１次巻線Ｗ１に蓄えられた励磁エネルギーの放出が期間Ｔ３で終わると、それに続く期間Ｔ４において、２次巻線Ｗ２１の電圧および電流ｉ２１がともにゼロになる。
期間Ｔ４において、系統ラインから出力端子対（ＴＮ３−ＴＮ４）に系統電圧が印可されるが、この電圧はダイオードＤ３に対して逆方向電圧となるので、ダイオードＤ３はオフ状態となり、２次巻線Ｗ２１に対して電圧は印可されない。
【００５１】
この状態で、再びトリガ信号ＴＲが論理値‘１’に変化すると、フリップフロップＦＦ１においてＮＡＮＤ回路８の出力に論理値‘１’がセットされて、動作モードが第１のモードに移行する。
第１のモードへ移行する直前の期間Ｔ４において、変圧器ＴＲの１次巻線Ｗ１および２次巻線Ｗ２１は電流が流れていない状態となっているため、第１のモードにおいてスイッチＳＷ１がオフ状態からオン状態へ変化した場合、その導通電流はゼロから増加することになる。すなわち、スイッチＳＷ１においてゼロ電流スイッチングが実現され、スイッチＳＷ１のスイッチング損失が低減される。
【００５２】
次に、上述したインバータ回路に関して行ったシミュレーションの一例を示す。
図６は、シミュレーションを行ったインバータ回路の主回路の回路図である。
図３と図６の同一符号は同一の構成要素を示す。また、符号Ｖｉは光発電セルを模擬した直流の電圧源を、符号Ｖｏは系統ラインを模擬した交流の電圧源を、符号Ｃ１、符号Ｃ３および符号Ｃ４はキャパシタを、符号Ｒ１、符号Ｒ３および符号Ｒ４は抵抗を、符号Ｌｉはインダクタをそれぞれ示す。
【００５３】
図６のシミュレーション回路においては、ダイオードＤ１の両端にキャパシタＣ１と抵抗Ｒ１との直列回路が並列接続され、ダイオードＤ３の両端にキャパシタＣ３と抵抗Ｒ３との直列回路が並列接続され、ダイオードＤ４の両端にキャパシタＣ４と抵抗Ｒ４との直列回路が並列接続されている。これらの直列回路は、何れも、ダイオードの両端に生じるサージ電圧を抑えるためのスナバ回路である。
また、図６のシミュレーション回路においては、直流電圧源ＶｉとキャパシタＣｉとの間にインダクタＬｉが挿入されている。このインダクタＬｉは、入力電流ｉｄｃに含まれる高周波のスイッチング成分を低減させるためのものである。
【００５４】
なお、インバータ回路の制御回路については、図４に示した回路と同様である。
【００５５】
図７は、出力電圧ｖａｃの１周期における図６のシミュレーション回路の各部の波形を示し、図８は、その一部を時間的に拡大した図である。
図７Ａおよび図８Ａは、１次巻線Ｗ１に流れる電流ｉ１の波形を示す。
図７Ｂおよび図８Ｂは、スイッチＳＷ３とスイッチＳＷ４との接続ノードＮから出力へ流れる電流ｉｏの波形を示す。
図７Ｃおよび図８Ｃは、電流ｉｏが平滑フィルタ（インダクタＬｏ、キャパシタＣｏおよび抵抗Ｒｏ）によって平滑された、インバータ回路の出力電流ｉａｃの波形を示す。
図７Ｄおよび図８Ｄは、出力電圧ｖａｃの波形を示す。
図７Ｅおよび図８Ｅは、入力電流ｉｄｃの波形を示す。
図７Ｆおよび図８Ｆは、キャパシタＣｓの電圧Ｖｃｓの波形を示す。
【００５６】
図８Ａに示すように、電流ｉ１の波形は、図５Ａにおいて示した電流検出信号Ｓｉ１とほぼ同様な波形となっている。
また、図８Ｂに示すように、電流ｉｏの波形は、図５Ｄにおいて示した電流ｉ２１とほぼ同様な波形となっている。出力電圧ｖａｃの半周期において電流ｉ２１と電流ｉｏとは等しくなるので、シミュレーション結果における電流ｉ２１が図５Ｄに示す波形と同様であることが分かる。
また、図７Ｂおよび図７Ｃを比較して分かるように、のこぎり状の波形を有した電流ｉｏの高周波成分は、インバータの出力に設けられた平滑フィルタによって平滑され、図７Ｃに示すような正弦波状の出力電流ｉａｃが得られる。
【００５７】
さらに、図７Ｅに示すように、インバータ回路の入力電流ｉｄｃには、出力電圧ｖａｃの周波数（５０Ｈｚ）に対応した低周波の成分が含まれておらず、そのリップル電流のほとんどは、スイッチングにともなう高周波の成分（１０ｋＨｚ）となっている。
このことから、インバータ回路の入力キャパシタＣｉに必要な静電容量は、この高周波のリップル電流に対して十分低いインピーダンスとなる程度の、比較的小さな静電容量で良いことが分かる。
【００５８】
これに対し、図７Ｆに示すキャパシタＣｓの電圧Ｖｃｓには、出力電圧ｖａｃの周波数に対して２倍の周波数（１００Ｈｚ）で振動する、低周波のリップル成分が含まれている。
【００５９】
図９は、キャパシタＣｓの静電容量とそのリップル電圧の振幅との関係を示す図である。
図９において、横軸はキャパシタＣｓの静電容量を、縦軸はキャパシタＣｓに生じるリップル電圧の振幅をそれぞれ示す。
また曲線ＣＶ１は、キャパシタＣｓの直流電圧成分Ｖｄｃが５０Ｖの場合を、曲線ＣＶ２は直流電圧成分Ｖｄｃが１００Ｖの場合を、曲線ＣＶ３は直流電圧成分Ｖｄｃが１５０Ｖの場合をそれぞれ示す。
【００６０】
なお、図９に示す曲線は、以下の式によって計算される。
【００６１】
【数１】
【００６２】
図９に示すように、キャパシタＣｓに生じる低周波のリップル電圧の振幅は、キャパシタＣｓの静電容量を小さくするほど大きくなる傾向がある。
この振幅は、直流電圧成分Ｖｄｃの大きさによって最大値が制限されており、このため、静電容量の大きさには下限値がある。例えば、直流電圧Ｖｄｃが５０Ｖの場合における静電容量の下限値Ｆ１は、曲線ＣＶ１を参照して、４５μＦ程度であることが分かる。また、直流電圧Ｖｄｃが１００Ｖの場合における静電容量の下限値Ｆ２は、曲線ＣＶ２を参照して、１０μＦ程度であることが分かる。すなわち、キャパシタＣｓの静電容量は、この程度まで小さくできることが分かる。
【００６３】
逆に、リップル電圧の振幅を直流電圧Ｖｄｃに比べて十分小さくするためには、非常に大きな静電容量が必要になる。例えば、直流電圧Ｖｄｃが５０Ｖの場合において、キャパシタＣｓの電圧振幅を５Ｖ（直流成分の１０％）にするためには、上述した下限値Ｆ１の１００倍以上の静電容量が必要になることが、式（１）の計算から導かれる。
このことから、従来のインバータ回路において入力のリップル電圧を低減させるために必要な静電容量と比べた場合、キャパシタＣｓの静電容量は、その１００分の１くらいの小さな値で良いことが推測される。
【００６４】
以上説明したように、図３および図４に示すインバータ回路によれば、第１のモードにおいて、インバータ回路の入力から１次巻線Ｗ１に流れ込む電流ｉ１により１次巻線Ｗ１に励磁エネルギーが蓄積され、その電流ｉ１のピーク値が入力電流指令値ＳＬ１に応じた一定の値となるように制御される。第２のモードにおいて、１次巻線Ｗ１に蓄積された励磁エネルギーがキャパシタＣｓに放出され、さらに、キャパシタＣｓから１次巻線Ｗ１へ放電電流ｉ１が流れることによって１次巻線Ｗ１に励磁エネルギーが蓄積され、その放電電流ｉ１のピーク値が出力電流指令値ＳＬ２に応じた値となるように制御される。第３のモードにおいて、１次巻線Ｗ１に蓄積された励磁エネルギーが、２次巻線Ｗ２１または２次巻線Ｗ２２からインバータの出力へ放出される。第２のモードにおける放電電流ｉ１のピーク値は、出力電流指令値ＳＬ２に応じて制御され、出力電流ｉａｃは出力電圧ｖａｃと同相の波形に制御される。
【００６５】
したがって、出力電圧ｖａｃの振動にともなう低周波のリップル電流のほとんどがキャパシタＣｓに流れ、インバータ回路の入力キャパシタＣｉに流れるリップル電流はスイッチングにともなう高周波の成分が支配的になるので、インバータ回路の入力電流ｉｄｃの変動を効果的に抑えながら、入力キャパシタＣｉの静電容量を非常に小さくすることができる。また、キャパシタＣｓに生じるリップル電圧は、インバータ回路の入力電圧や電流に影響を与えないので、その静電容量も上述した下限値程度まで小さくすることができる。
このように、キャパシタの静電容量を小さくできるので、従来のインバータ回路において用いられていた電解コンデンサのような体積の大きいキャパシタを、フィルムコンデンサのような体積の小さいキャパシタに置き換えることができ、装置の小型化や軽量化を図ることができる。また、電解コンデンサに特有な寿命の問題を回避できるので、装置の故障発生率を低減できる。
【００６６】
さらに、図３および図４に示すインバータ回路によれば、光発電セルからの出力電圧を別のＤＣ／ＤＣコンバータを用いて昇圧する必要がなく、１つの変換器で昇圧とＤＣ／ＡＣ変換を同時に行うことができるので、回路構成を簡略化できる。
【００６７】
なお、本発明は上述した実施形態に限定されず、種々の改変が可能である。
例えば、インバータ回路に用いられるスイッチは、図３のようにｎ型ＭＯＳトランジスタとダイオードによって構成しても良いし、他の半導体スイッチ（例えばＩＧＢＴやサイリスタなど）を用いて構成することも可能である。
【００６８】
図５Ｇに示すように、図４の制御回路においては、第１のモードから第２のモードへ移行する際に、ｎ型ＭＯＳトランジスタＱ３またはｎ型ＭＯＳトランジスタＱ４がオン状態に設定されるが、この第２のモードにおいてダイオードＤ３およびダイオードＤ４は何れもオフ状態となるので、第２のモードのどのタイミングでトランジスタをオン状態に設定しても、トランジスタには電流が流れない。したがって、第２のモードの任意の時点でトランジスタがオン状態に設定されるように制御を行っても良い。
【００６９】
【発明の効果】
本発明によれば、構成を簡易化できるとともに、大容量のキャパシタを使用することなく入力電流の変動を効果的に低減できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る光発電モジュールの外観の一例を示す図である。
【図２】図２は、図１に示す光発電モジュールが複数並列に接続された光発電システムの構成例を示す概略的なブロック図である。
【図３】本発明の実施形態に係るインバータ回路の主回路の構成例を示す概略的な回路図である。
【図４】本発明の実施形態に係るインバータ回路の制御回路の構成例を示す概略的な回路図である。
【図５】インバータ回路の各部の波形とそのタイミング関係を説明するための図である。
【図６】シミュレーションを行ったインバータ回路の主回路の回路図である。
【図７】出力の交流電圧の１周期における図６のシミュレーション回路の各部の波形を示す図である。
【図８】図７の波形図の一部を時間的に拡大した図である。
【図９】１次巻線に対してスイッチを介して並列接続されたキャパシタの静電容量と、そのリップル電圧の振幅との関係を示す図である。
【図１０】一般的な電圧型インバータ回路の構成を示す回路図である。
【図１１】図１０のインバータ回路における出力電流および入力電流の波形を示す図である。
【図１２】一般的な太陽電池における電圧と電流の関係、および電圧の電力との関係を示す図である。
【符号の説明】
１〜４…駆動回路、５…電流検出回路、６…電圧検出回路、７〜１０…ＮＡＮＤ回路、１１〜１６…ＡＮＤ回路、１７〜２１…ＮＯＴ回路、ＣＰ１〜ＣＰ３…コンパレータ、Ｃ１〜Ｃ４，Ｃｉ，Ｃｓ，Ｃｏ…キャパシタ、Ｒ１〜Ｒ４，Ｒｏ…抵抗、Ｌｉ，Ｌｏ…インダクタ、ＴＲ…変圧器、Ｗ１…１次巻線、Ｗ２１，Ｗ２２…２次巻線、Ｖｉ…直流電圧源、Ｖｏ…交流電圧源、ＰＮ…パネル、ＣＮ…接続装置、ＰＶ…光発電セル、ＩＮＶ…インバータ回路。
【発明の属する技術分野】
本発明は、入力される直流電圧を交流電流に変換するインバータ回路、および、光発電セルにおいて発電した直流電圧を交流電流に変換して系統ラインに出力する系統連係型の光発電装置に関するものである。
【０００２】
【従来の技術】
近年、環境を悪化させないクリーンなエネルギーとして、自然エネルギーに対する関心が高まりつつある。とりわけ、都市部において簡単に利用できる太陽光発電システムについては、様々な研究がなされている。
【０００３】
一般的な太陽光発電システムでは、直列に接続された光発電セルの直流電圧が、昇圧型のＤＣ／ＤＣコンバータによって比較的高い直流電圧（例えば２００ＶＤＣ程度）に変換され、さらにインバータ回路によって系統ラインと同レベルの交流電圧（例えば１００ＶＡＣ）に変換されて、負荷となる電子機器に供給される。
【０００４】
しかしながら、光発電セルにおける発電電力は受光量に応じて大きく変動するため、例えば近隣のビルや電柱、樹木などの影によって光発電セルの受光面が覆われると、発電電力が著しく低下してしまう問題がある。
【０００５】
このような発電電力の変動を補うために、安定した電力の供給が可能な系統ラインと連係して負荷に電力を供給する系統連係型の太陽光発電システムが知られている。
一般的な系統連係型の太陽光発電システムには、光発電セルと、その直流電圧を交流電流に変換して系統ラインに出力するインバータ回路が含まれている。光発電セルにおいて発電された電力は、インバータ回路を介して系統ラインに接続された負荷に供給されるとともに、その発電電力が光発電セルの受光量に応じて変動しても、負荷には系統ラインから安定した電力が供給される。
【０００６】
ここで、上述した太陽光発電システムで用いられるインバータ回路について説明する。
図１０は、一般的な電圧型インバータ回路の構成を示す回路図である。
図１０に示すインバータ回路において、ｎ型ＭＯＳトランジスタＱａのソースとｎ型ＭＯＳトランジスタＱｂのドレインとが接続された直列回路と、ｎ型ＭＯＳトランジスタＱｃのソースとｎ型ＭＯＳトランジスタＱｄのドレインとが接続された直列回路とが並列に接続されている。さらに、その並列回路に対して、キャパシタＣｉｎが並列に接続されている。また、ｎ型ＭＯＳトランジスタＱａとｎ型ＭＯＳトランジスタＱｂとの接続ノードには、インダクタＬ１の一方の端が接続され、その他方の端がキャパシタＣｏｕｔを介してインダクタＬ２の一方の端に接続されている。インダクタＬ２の他方の端は、ｎ型ＭＯＳトランジスタＱｃとｎ型ＭＯＳトランジスタＱｄとの接続ノードに接続されている。
【０００７】
上述した図１０のインバータ回路において、直流の入力電圧ｖｉｎはキャパシタＣｉｎに印可され、交流の出力電圧ｖｏｕｔはキャパシタＣｏｕｔの両端から出力される。
交流の出力電圧ｖｏｕｔを生成するための各トランジスタ（Ｑａ〜Ｑｄ）の制御方法には、幾つかの方法がある。例えば、交流の半周期ごとにｎ型ＭＯＳトランジスタＱｎａまたはｎ型ＭＯＳトランジスタＱｂの一方をオン状態、他方をオフ状態に設定するとともに、一定のスイッチング周期でｎ型ＭＯＳトランジスタＱｃまたはｎ型ＭＯＳトランジスタＱｄの一方をオン状態、他方をオフ状態に設定する方法がある。スイッチング周期に対して、ｎ型ＭＯＳトランジスタＱｃ（またはｎ型ＭＯＳトランジスタＱｄ）がオン状態になる期間の割合（デューティー比）を可変させることにより、交流の出力電圧ｖｏｕｔが得られる。
【０００８】
図１０のインバータ回路が系統連係型の太陽光発電システムに適用される場合、インバータ回路の入力（キャパシタＣｉｎの両端）には光発電セルにおいて発生する直流電圧が印可され、インバータ回路の出力（キャパシタＣｏｕｔの両端）は系統ラインに接続される。
そして、各トランジスタのオン／オフ状態は、出力電流ｉｏｕｔが系統ラインの電圧に対して同相となるようにフィードバック制御される。これにより、インバータ回路の出力から見た系統ラインのインピーダンスが抵抗負荷と等価になり、光発電セルで発生した電力がインバータ回路を介して系統ラインへ注入される。
【０００９】
図１１は、図１０のインバータ回路における出力電流ｉｏｕｔおよび入力電流ｉｉｎの波形を示す図である。
図１１Ａに示すように、出力電流ｉｏｕｔとして低周波の電流、例えば５０Ｈｚ程度の交流電流が流れると、図１１Ｂに示すように、入力電流ｉｉｎにも、出力電流に対して２倍の周波数を有する低周波の成分が生じる。
【００１０】
【発明が解決しようとする課題】
一方、光発電セルの電圧に対する電流や電力の関係には、受光量が一定の場合において図１２に示すような関係がある。
図１２は、一般的な光発電セルにおける電圧と電流の関係、および電圧の電力との関係を示す図である。図１２において曲線ＣＶａは電圧と電流の関係を示し、曲線ＣＶｂは電圧と電力との関係を示す。また、横軸は光発電セルの電圧を示し、縦軸はその電流または電力を示す。
【００１１】
図１２に示すように、光発電セルが発生する電力は、電圧Ｖｍａｘおよび電流Ｉｍａｘにおいて最大となるので、光発電セルの次段につながるインバータ回路においては、光発電セルの出力電流がこの電流Ｉｍａｘと一致するように、入力電流ｉｉｎおよび出力電流ｉｏｕｔを設定することが望ましい。
【００１２】
しかしながら、図１１Ｂにおいて示したように、図１０のインバータ回路では入力電流ｉｉｎに低周波の成分が含まれるため、光発電セルからの電力を最大にする最適な電流Ｉｍａｘに対して周期的に誤差が発生し、発電の効率を低下させてしまう問題がある。
【００１３】
そこで、このような入力電流ｉｉｎの低周波成分を減衰させるために、通常は、キャパシタＣｉｎの静電容量を大きくする方法が用いられる。この場合、１００Ｈｚ程度の低い周波数成分を減衰させるためにはかなり大きな静電容量が必要となるので、例えば大容量の電解コンデンサなどが用いられる。しかしながら、電解コンデンサはサイズが大きく高価なうえ、時間とともに特性が劣化してしまう寿命の問題がある。
【００１４】
また、光発電セルとインバータ回路との間にＤＣ／ＤＣコンバータを挿入する方式も一般的であるが、このＤＣ／ＤＣコンバータにおいても、入力電流の低周波成分を減衰させるためにある程度大きな静電容量のキャパシタが必要になる。さらに、ＤＣ／ＤＣコンバータで発生する電力損失のために発電効率が低下してしまう問題や、部品点数が増えてコストが上昇してしまう問題もある。
【００１５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、大容量のキャパシタを使用することなく入力電流の変動を効果的に低減でき、構成が簡易なインバータ回路と、そのようなインバータ回路を有した光発電装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点に係るインバータ回路は、入力される直流電圧を交流電流に変換するインバータ回路であって、第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、上記第１の巻線に直列に接続された第１のスイッチと、上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路とを有する。
【００１７】
本発明の第１の観点に係るインバータ回路によれば、上記第１のモードにおいて、上記直流電圧が上記第１のスイッチを介して上記第１の巻線に印可されて、上記第１の巻線に励磁エネルギーが蓄積される。上記第２のモードにおいて、上記第１の巻線に蓄積された励磁エネルギーが上記第２のスイッチを介して上記キャパシタに放出され、さらに、上記キャパシタの放電電流が上記第２のスイッチを介して上記第１の巻線に流れることにより、上記第１の巻線に励磁エネルギーが蓄積される。上記第３のモードにおいて、上記変圧器に蓄積された励磁エネルギーが上記第２の巻線から電流として放出され、上記第３のスイッチまたは上記第４のスイッチを介して、上記出力端子から出力される。
【００１８】
好適には、上記第３のスイッチおよび上記第４のスイッチは、上記第３のモードにおいて上記第２の巻線から流れる導通電流が絶えた場合に、導通状態から開放状態へ変化し、上記制御回路は、上記第３のスイッチおよび上記第４のスイッチが何れも開放した状態で、上記第３のモードから上記第１のモードに移行する。
【００１９】
また、上記第１の巻線の電流を検出する電流検出回路を更に設けて、上記制御回路は、上記第１のモードにおいて、上記電流検出回路の検出値が、上記入力端子に流れる入力電流の指令値に達した時点で、上記第１のモードから上記第２のモードに移行し、上記第２のモードにおいて、上記電流検出回路の検出値が、上記交流電流の指令値に達した時点で、上記第２のモードから上記第３のモードに移行する制御を行っても良い。
【００２０】
本発明の第２の観点に係る光発電装置は、少なくとも１つの光発電セルと、上記光発電セルにおいて発生した電圧を交流電流に変換し、系統ラインに出力するインバータ回路とを有する光発電装置であって、上記インバータ回路は、第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、上記第１の巻線に直列に接続された第１のスイッチと、上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路とを含む。
【００２１】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
図１は、本発明の実施形態に係る光発電モジュールの外観の一例を示す図である。
パネルＰＮは、図示しない光発電セルや、その配線の接続装置ＣＮ、インバータ回路ＩＮＶなどを固定するための基部であり、図１の例において、平らな箱状の形態を有している。
【００２２】
その箱状のパネルＰＮの内部には、光発電セルからの配線を直列に接続するための接続装置ＣＮと、この接続装置ＣＮで直列接続された光発電セルの直流電圧を交流電流に変換して系統ラインＵＬに出力するインバータ回路ＩＮＶが固定されている。
またパネルＰＮの、接続装置ＣＮおよびインバータ回路ＩＮＶが固定された面に対して反対側の面には、図示しない１つまたは複数の光発電セルが受光面を外側に向けて配置されている。
【００２３】
図２は、図１に示す光発電モジュールが複数並列に接続された光発電システムの構成例を示す概略的なブロック図である。
図２の例において、ｎ個の光発電モジュール（ＭＤ１〜ＭＤｎ）の電流出力端子が、系統ラインＵＬに対してそれぞれ並列に接続されている。
また、光発電モジュール（ＭＤ１〜ＭＤｎ）には、それぞれ１つまたは複数の光発電セルＰＶと、その直流電圧を交流電流に変換するインバータ回路ＩＮＶが含まれている。なお、図２において接続装置ＣＮは図示が省略されている。
【００２４】
図２に示す光発電システムによれば、太陽電池モジュール（ＭＤ１〜ＭＤｎ）のそれぞれにおいて、光発電セルＰＶの直流電圧がインバータ回路ＩＮＶにより交流電流に変換されて、系統ラインＵＬに出力される。これにより、系統ラインＵＬに接続された負荷に対して光発電モジュール（ＭＤ１〜ＭＤｎ）の発電電力が供給されるとともに、その発電電力が光発電セルＰＶの受光量に応じて変動しても、負荷には系統ラインから安定した電力が供給される。
【００２５】
図３は、本発明の実施形態に係るインバータ回路の主回路の構成例を示す概略的な回路図である。
図３において、符号ＳＷ１〜符号ＳＷ４はスイッチを示す。符号Ｑ１〜符号Ｑ４は、それぞれスイッチＳＷ１〜スイッチＳＷ４に含まれるｎ型ＭＯＳトランジスタを示す。符号Ｄ１〜符号Ｄ４は、それぞれスイッチＳＷ１〜スイッチＳＷ４に含まれるダイオードを示す。
符号ＴＲは変圧器を示し、符号Ｗ１はその１次巻線を、符号Ｗ２１および符号Ｗ２２はその２次巻線をそれぞれ示す。また、符号ＴＰは、２次巻線Ｗ２１および２次巻線Ｗ２２の接続点から引き出されたタップを示す。
符号Ｃｉ、符号Ｃｓおよび符号Ｃｏはキャパシタを示し、符号Ｌｏはインダクタを示す。
符号１〜符号４は、それぞれｎ型ＭＯＳトランジスタＱ１〜ｎ型ＭＯＳトランジスタＱ４のゲート−ソース間に駆動電圧を入力する駆動回路を示す。
符号５は電流検出回路を、符号６は電圧検出回路をそれぞれ示す。
符号ＴＮ１および符号ＴＮ２は、光発電セルＰＶにおいて発電された電圧が入力される入力端子を示す。符号ＴＮ３および符号ＴＮ４は、系統ラインＵＬに接続されるインバータ回路の出力端子を示す。
【００２６】
上述した構成を有する図３のインバータ回路の接続関係を説明する。
１次巻線Ｗ１とスイッチＳＷ１とが直列に接続され、その直列回路に対してキャパシタＣｉが並列に接続されるとともに、その両端に、入力端子対（ＴＮ１−ＴＮ２）から入力される光発電セルの電圧Ｖｉが印可される。
また、キャパシタＣｓとスイッチＳＷ２とが直列に接続され、その直列回路が１次巻線Ｗ１と並列に接続される。
なお、１次巻線Ｗ１には、その電流を検出するための電流検出回路５が直列に挿入されている。
【００２７】
スイッチＳＷ３とスイッチＳＷ４とが直列に接続され、その直列回路が、２次巻線Ｗ２１および２次巻線Ｗ２２巻線に対して並列に接続される。
スイッチＳＷ３とスイッチＳＷ４との接続ノードＮは、インダクタＬｏを介して出力端子ＴＮ３に接続されるとともに、キャパシタＣｏを介して、出力端子ＴＮ４と接続される。２次巻線Ｗ２１および２次巻線Ｗ２２巻線の接続中点から引き出されるタップＴＰは、出力端子ＴＮ４に接続される。
なお、出力端子対（ＴＮ３−ＴＮ４）には、その電圧を検出するための電圧検出回路６が挿入されている。
【００２８】
また、図３の例において、スイッチＳＷ１は、ｎ型ＭＯＳトランジスタＱ１とダイオードＤ１との直列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ１のドレインは１次巻線Ｗ１の一方の端子に接続され、そのソースは、ダイオードＤ１を介して入力端子ＴＮ２に接続される。
ダイオードＤ１は、ｎ型ＭＯＳトランジスタＱ１のドレインからソースへ流れる電流が順方向となる向きで接続される。
【００２９】
図３の例において、スイッチＳＷ２は、ｎ型ＭＯＳトランジスタＱ２とダイオードＤ２との並列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ２のドレインは、キャパシタＣｓを介して１次巻線Ｗ１の一方の端子に接続され、そのソースは１次巻線Ｗ２の他方の端子に接続される。
ダイオードＤ２は、ｎ型ＭＯＳトランジスタＱ２のソースからドレインへ順方向となる向きで接続される。
【００３０】
図３の例において、スイッチＳＷ３は、ｎ型ＭＯＳトランジスタＱ３とダイオードＤ３との直列回路として構成され、スイッチＳＷ４は、ｎ型ＭＯＳトランジスタＱ４とダイオードＤ４との直列回路として構成される。
すなわち、ｎ型ＭＯＳトランジスタＱ３のドレインは、２次巻線Ｗ２１の一方の端子と接続され、そのソースは、ダイオードＤ３を介してノードＮに接続される。ｎ型ＭＯＳトランジスタＱ４のソースは、２次巻線Ｗ２２の一方の端子と接続され、そのドレインは、ダイオードＤ４を介してノードＮに接続される。
なお、ダイオードＤ３およびダイオードＤ４は、スイッチＷ３とスイッチＷ４との直列回路において互いに逆方向に接続される。すなわち、ダイオードＤ３は、ｎ型ＭＯＳトランジスタＱ３のドレインからソースへ流れる電流が順方向となる向きに接続され、ダイオードＤ４は、ｎ型ＭＯＳトランジスタＱ４のドレインからソースへ流れる電流が順方向となる向きに接続される。
【００３１】
図４は、本発明の実施形態に係るインバータ回路の制御回路の構成例を示す概略的な回路図である。
図４において、符号７〜符号１０はＮＡＮＤ回路を、符号１１〜符号１６はＡＮＤ回路を、符号１７〜符号２１はＮＯＴ回路を、符号ＣＰ１〜符号ＣＰ３はコンパレータをそれぞれ示す。
【００３２】
ＮＡＮＤ回路７の出力信号がＮＡＮＤ回路８に入力され、ＮＡＮＤ回路８の出力信号がＮＡＮＤ回路７に入力される。このＮＡＮＤ回路７およびＮＡＮＤ回路８によって、フリップフロップＦＦ１が構成される。
コンパレータＣＰ１は、正入力端子に入力電流ｉｄｃの指令値ＳＬ１が入力され、負入力端子に電流検出回路５の電流検出信号Ｓｉ１が入力され、出力信号がＮＡＮＤ回路７に入力される。
また、ＮＡＮＤ回路８には、ＮＯＴ回路１７を介してトリガ信号ＴＧが入力される。
【００３３】
ＮＡＮＤ回路９の出力信号がＮＡＮＤ回路１０に入力され、ＮＡＮＤ回路１０の出力信号がＮＡＮＤ回路９に入力される。このＮＡＮＤ回路９およびＮＡＮＤ回路１０によって、フリップフロップＦＦ２が構成される。
コンパレータＣＰ２は、正入力端子に電流検出回路５の電流検出信号Ｓｉ１が入力され、負入力端子に出力電流ｉａｃの指令値ＳＬ２が入力され、出力信号がＮＡＮＤ回路１０に入力される。
また、ＮＡＮＤ回路９には、コンパレータＣＰ１の出力信号が入力される。
【００３４】
コンパレータＣＰ１の出力信号と、ＮＡＮＤ回路８の出力信号とが、それぞれＡＮＤ回路１１に入力される。
ＮＡＮＤ回路１１の出力信号がＮＯＴ回路１８において反転された信号と、ＮＡＮＤ回路９の出力信号とが、それぞれＡＮＤ回路１３に入力される。
ＡＮＤ回路１３の出力信号と、コンパレータＣＰ２の出力信号とが、それぞれＡＮＤ回路１４に入力される。
ＡＮＤ回路１４の出力信号Ｓｑ２は、ｎ型ＭＯＳトランジスタＱ２の駆動回路２に入力される。
【００３５】
ＡＮＤ回路１４の出力信号Ｓｑ２がＮＯＴ回路１９において反転された信号と、ＡＮＤ回路１１の出力信号とが、それぞれＡＮＤ回路１２に入力される。
ＡＮＤ回路１２の出力信号Ｓｑ１は、ｎ型ＭＯＳトランジスタＱ１の駆動回路１に入力される。
【００３６】
コンパレータＣＰ３は、正入力端子に電圧検出回路６の電圧検出信号Ｓｖａｃが入力され、負入力端子が基準電位に接続される。
ＡＮＤ回路１２の出力信号Ｓｑ１がＮＯＴ回路２１において反転された信号と、コンパレータＣＰ３の出力信号とが、それぞれＡＮＤ回路１５に入力される。ＡＮＤ回路１５の出力信号Ｓｑ３は、ｎ型ＭＯＳトランジスタＱ３の駆動回路３に入力される。
ＡＮＤ回路１２の出力信号Ｓｑ１がＮＯＴ回路２１において反転された信号と、コンパレータＣＰ３の出力信号がＮＯＴ回路２０において反転された信号とが、それぞれＡＮＤ回路１６に入力される。ＡＮＤ回路１６の出力信号Ｓｑ４は、ｎ型ＭＯＳトランジスタＱ４の駆動回路４に入力される。
【００３７】
なお、入力電流指令値ＳＬ１は、例えば前段の光発電セルにおける発電電力が最大となるように設定される。
また、出力電流指令値ＳＬ２は、例えば出力電圧ｖａｃが全波整流された波形を有する信号を用い、その振幅を入力電流指令値ＳＬ１に応じて制御することにより生成される。
【００３８】
次に、上述した図３の主回路および図４の制御回路を有するインバータ回路の動作を説明する。
【００３９】
図５は、インバータ回路の各部の波形とそのタイミング関係を説明するための図である。
図５Ａは、電流検出回路５において検出された電流検出信号Ｓｉ１の波形と、入力電流指令値ＳＬ１および出力電流指令値ＳＬ２を示している。一次巻線Ｗ１には、この電流検出信号Ｓｉ１と同様な波形の電流ｉ１が流れている。
図５Ｂは、１次巻線Ｗ１に印可される電圧ｖ１の波形を示す。
図５Ｃは、スイッチＳＷ１に流れる電流の波形を示す。
図５Ｄは、スイッチＳＷ３に流れる電流の波形を示す。
図５Ｅは、ｎ型ＭＯＳトランジスタＱ１の駆動回路１に入力される信号Ｓｑ１の波形を示す。
図５Ｆは、ｎ型ＭＯＳトランジスタＱ２の駆動回路２に入力される信号Ｓｑ２の波形を示す。
図５Ｇは、ｎ型ＭＯＳトランジスタＱ３の駆動回路３に入力される信号Ｓｑ３の波形を示す。
図５Ｈは、トリガ信号ＴＧの波形を示す。
なお図５Ｅ〜図５Ｇにおいて、信号Ｓｑ１〜信号Ｓｑ３がハイレベルの時にｎ型ＭＯＳトランジスタはオン状態となり、ローレベルの時にｎ型ＭＯＳトランジスタはオフ状態となる。
【００４０】
この図５を参照しながら、スイッチＳＷ１〜スイッチＳＷ４の導通状態に対応する３つの動作モードについて、それぞれ順に説明する。
（第１のモード：期間Ｔ１）
図５Ａに示すように、電流検出信号Ｓｉ１は、この期間Ｔ１において入力電流指令値ＳＬ１より小さく、電流指令値ＳＬ２より大きいため、コンパレータＣＰ１およびコンパレータＣＰ２の出力はともに論理値‘１’となる。
トリガ信号ＴＧは、スイッチング周期Ｔｓを設定するための信号であり、第１のモードの初期において論理値‘０’から論理値‘１’へパルス状に変化する。トリガ信号ＴＧが論理値‘１’になると、ＮＡＮＤ回路８の出力が論理値‘１’、ＮＡＮＤ回路７の出力が論理値‘０’となり、この状態がフリップフロップＦＦ１に保持される。これにより、ＡＮＤ回路１１の出力は論理値‘１’、ＡＮＤ回路１３の出力は論理値‘０’、ＡＮＤ回路１４の出力は論理値‘０’、ＡＮＤ回路１２の出力は論理値‘１’、ＡＮＤ回路１５およびＡＮＤ回路１６の出力はともに論理値‘０’となる。
すなわち、信号Ｓｑ１が論理値‘１’、信号Ｓｑ２〜信号Ｓｑ４が論理値‘０’となる。
したがって、期間Ｔ１において、ｎ型ＭＯＳトランジスタＱ１はオン状態となり、ｎ型ＭＯＳトランジスタＱ２〜ｎ型ＭＯＳトランジスタＱ４はオフ状態となる。
【００４１】
この状態において、図５Ｂに示すように、１次巻線Ｗ１の両端には直流の入力電圧Ｖｉが印可されるので、図５Ａに示すように、１次巻線Ｗ１の電流ｉ１は直線的に増大する。
【００４２】
（第２のモード：期間Ｔ２）
電流ｉ１が直線的に増大し、その電流検出信号Ｓｉ１が入力電流指令値ＳＬ１に到達すると、コンパレータＣＰ１の出力は論理値‘１’から論理値‘０’へ変化し、フリップフロップＦＦ１においてＮＡＮＤ回路７の出力は論理値‘１’、ＮＡＮＤ回路８の出力は論理値‘０’にセットされる。またこの時、フリップフロップＦＦ２においてＮＡＮＤ回路９の出力は論理値‘１’、ＮＡＮＤ回路１０の出力は論理値‘０’にセットされる。これにより、ＡＮＤ回路１１の出力は論理値‘０’、ＡＮＤ回路１３の出力は論理値‘１’、ＡＮＤ回路１４の出力は論理値‘１’、ＡＮＤ回路１２の出力は論理値‘０’となる。
すなわち、信号Ｓｑ１が論理値‘０’、信号Ｓｑ２が論理値‘１’となる。
したがって、期間Ｔ２において、ｎ型ＭＯＳトランジスタＱ１はオフ状態となり、ｎ型ＭＯＳトランジスタＱ２はオン状態となる。
【００４３】
一方、電圧検出回路６による電圧検出信号Ｓｖａｃは、出力電圧ｖａｃの極性に応じて、基準電位より高レベルまたは低レベルの信号になり、コンパレータＣＰ３の出力も、出力電圧ｖａｃの極性に応じて論理値‘１’または論理値‘０’となる。
図５の例においてコンパレータＣＰ３の出力が論理値‘１’であるものとすると、信号Ｓｑ４は論理値‘０’となる。また、信号Ｓｑ３は、信号Ｓｑ１に応じて論理値‘１’または論理値‘０’となる。上述のように、期間Ｔ２において信号Ｓｑ１は論理値‘０’なので、信号Ｓｑ３は論理値‘１’となる。
したがって、期間Ｔ２において、ｎ型ＭＯＳトランジスタＱ３はオン状態、ｎ型ＭＯＳトランジスタＱ４はオフ状態となる。
【００４４】
第１のモードから第２のモードへ動作モードが移行し、ｎ型ＭＯＳトランジスタＱ１がオン状態からオフ状態に切り換わると、１次巻線Ｗ１の電流ｉ１はダイオードＤ１を介してキャパシタＣｓへ流れ、さらにｎ型ＭＯＳトランジスタＱ２がオン状態になった後は、このトランジスタを介してキャパシタＣｓへ流れる。
すなわち、期間Ｔ１において１次巻線Ｗ１に蓄積された励磁エネルギーは、キャパシタＣｓに静電エネルギーとして蓄積される。
【００４５】
また、１次巻線Ｗ１には、期間Ｔ１とは逆の極性でキャパシタＣｓの電圧Ｖｃｓが印可されており、その電流ｉ１は、キャパシタＣｓへの充電によってゼロになった後も、期間Ｔ１とは逆の極性（キャパシタＣｓを放電する極性で）で流れ続ける。
すなわち、キャパシタＣｓに蓄えられた静電エネルギ−の一部が、期間Ｔ１とは逆の極性の励磁エネルギーとして、再び１次巻線Ｗ１に蓄積される。
【００４６】
なお、期間Ｔ２において、１次巻線Ｗ１には期間Ｔ１と逆の極性でキャパシタＣｓの電圧が印可されており、２次巻線Ｗ２に発生する電圧は、ダイオードＤ３に逆方向電圧を印可する極性となる。したがって、ダイオードＤ３はオフ状態となり、電流ｉ２１は流れない。
【００４７】
（第３のモード：期間Ｔ３および期間Ｔ４）
電流ｉ１が期間Ｔ１とは逆の極性で直線的に増大し、その電流検出信号Ｓｉ１が出力電流指令値ＳＬ２に到達すると、コンパレータＣＰ２の出力は論理値‘１’から論理値‘０’へ変化し、フリップフロップＦＦ２においてＮＡＮＤ回路１０の出力は論理値‘１’、ＮＡＮＤ回路９の出力は論理値‘０’にセットされる。またこのとき、フリップフロップＦＦ１において、ＮＡＮＤ回路７の出力は論理値‘１’、ＮＡＮＤ回路８の出力は論理値‘０’にセットされたままである。これにより、ＡＮＤ回路１１〜ＡＮＤ回路１４の出力は、何れも論理値‘０’となる。
すなわち、信号Ｓｑ１、信号Ｓｑ２および信号Ｓｑ４が論理値‘０’となり、信号Ｓｑ３が論理値‘１’となる。
したがって、期間Ｔ３において、ｎ型ＭＯＳトランジスタＱ１、ｎ型ＭＯＳトランジスタＱ２およびｎ型ＭＯＳトランジスタＱ４はオフ状態、ｎ型ＭＯＳトランジスタＱ３がオン状態となる。
【００４８】
第２のモードから第３のモードへ動作モードが移行し、ｎ型ＭＯＳトランジスタＱ２がオン状態からオフ状態に切り換わると、変圧器ＴＲに蓄えられた励磁エネルギーは、２次巻線Ｗ２１から電流ｉ２１として放出される。
【００４９】
この時、ダイオードＤ３およびｎ型ＭＯＳトランジスタＱ３がともに導通するため、２次巻線Ｗ２１には出力電圧ｖａｃに近い電圧が発生することになる。１次巻線Ｗ１に対して２次巻線Ｗ２１が変圧比ｋを有するものとすると、図５Ｂに示すように、１次巻線Ｗ１の電圧は（ｖａｃ／ｋ）に近い電圧となる。
【００５０】
１次巻線Ｗ１に蓄えられた励磁エネルギーの放出が期間Ｔ３で終わると、それに続く期間Ｔ４において、２次巻線Ｗ２１の電圧および電流ｉ２１がともにゼロになる。
期間Ｔ４において、系統ラインから出力端子対（ＴＮ３−ＴＮ４）に系統電圧が印可されるが、この電圧はダイオードＤ３に対して逆方向電圧となるので、ダイオードＤ３はオフ状態となり、２次巻線Ｗ２１に対して電圧は印可されない。
【００５１】
この状態で、再びトリガ信号ＴＲが論理値‘１’に変化すると、フリップフロップＦＦ１においてＮＡＮＤ回路８の出力に論理値‘１’がセットされて、動作モードが第１のモードに移行する。
第１のモードへ移行する直前の期間Ｔ４において、変圧器ＴＲの１次巻線Ｗ１および２次巻線Ｗ２１は電流が流れていない状態となっているため、第１のモードにおいてスイッチＳＷ１がオフ状態からオン状態へ変化した場合、その導通電流はゼロから増加することになる。すなわち、スイッチＳＷ１においてゼロ電流スイッチングが実現され、スイッチＳＷ１のスイッチング損失が低減される。
【００５２】
次に、上述したインバータ回路に関して行ったシミュレーションの一例を示す。
図６は、シミュレーションを行ったインバータ回路の主回路の回路図である。
図３と図６の同一符号は同一の構成要素を示す。また、符号Ｖｉは光発電セルを模擬した直流の電圧源を、符号Ｖｏは系統ラインを模擬した交流の電圧源を、符号Ｃ１、符号Ｃ３および符号Ｃ４はキャパシタを、符号Ｒ１、符号Ｒ３および符号Ｒ４は抵抗を、符号Ｌｉはインダクタをそれぞれ示す。
【００５３】
図６のシミュレーション回路においては、ダイオードＤ１の両端にキャパシタＣ１と抵抗Ｒ１との直列回路が並列接続され、ダイオードＤ３の両端にキャパシタＣ３と抵抗Ｒ３との直列回路が並列接続され、ダイオードＤ４の両端にキャパシタＣ４と抵抗Ｒ４との直列回路が並列接続されている。これらの直列回路は、何れも、ダイオードの両端に生じるサージ電圧を抑えるためのスナバ回路である。
また、図６のシミュレーション回路においては、直流電圧源ＶｉとキャパシタＣｉとの間にインダクタＬｉが挿入されている。このインダクタＬｉは、入力電流ｉｄｃに含まれる高周波のスイッチング成分を低減させるためのものである。
【００５４】
なお、インバータ回路の制御回路については、図４に示した回路と同様である。
【００５５】
図７は、出力電圧ｖａｃの１周期における図６のシミュレーション回路の各部の波形を示し、図８は、その一部を時間的に拡大した図である。
図７Ａおよび図８Ａは、１次巻線Ｗ１に流れる電流ｉ１の波形を示す。
図７Ｂおよび図８Ｂは、スイッチＳＷ３とスイッチＳＷ４との接続ノードＮから出力へ流れる電流ｉｏの波形を示す。
図７Ｃおよび図８Ｃは、電流ｉｏが平滑フィルタ（インダクタＬｏ、キャパシタＣｏおよび抵抗Ｒｏ）によって平滑された、インバータ回路の出力電流ｉａｃの波形を示す。
図７Ｄおよび図８Ｄは、出力電圧ｖａｃの波形を示す。
図７Ｅおよび図８Ｅは、入力電流ｉｄｃの波形を示す。
図７Ｆおよび図８Ｆは、キャパシタＣｓの電圧Ｖｃｓの波形を示す。
【００５６】
図８Ａに示すように、電流ｉ１の波形は、図５Ａにおいて示した電流検出信号Ｓｉ１とほぼ同様な波形となっている。
また、図８Ｂに示すように、電流ｉｏの波形は、図５Ｄにおいて示した電流ｉ２１とほぼ同様な波形となっている。出力電圧ｖａｃの半周期において電流ｉ２１と電流ｉｏとは等しくなるので、シミュレーション結果における電流ｉ２１が図５Ｄに示す波形と同様であることが分かる。
また、図７Ｂおよび図７Ｃを比較して分かるように、のこぎり状の波形を有した電流ｉｏの高周波成分は、インバータの出力に設けられた平滑フィルタによって平滑され、図７Ｃに示すような正弦波状の出力電流ｉａｃが得られる。
【００５７】
さらに、図７Ｅに示すように、インバータ回路の入力電流ｉｄｃには、出力電圧ｖａｃの周波数（５０Ｈｚ）に対応した低周波の成分が含まれておらず、そのリップル電流のほとんどは、スイッチングにともなう高周波の成分（１０ｋＨｚ）となっている。
このことから、インバータ回路の入力キャパシタＣｉに必要な静電容量は、この高周波のリップル電流に対して十分低いインピーダンスとなる程度の、比較的小さな静電容量で良いことが分かる。
【００５８】
これに対し、図７Ｆに示すキャパシタＣｓの電圧Ｖｃｓには、出力電圧ｖａｃの周波数に対して２倍の周波数（１００Ｈｚ）で振動する、低周波のリップル成分が含まれている。
【００５９】
図９は、キャパシタＣｓの静電容量とそのリップル電圧の振幅との関係を示す図である。
図９において、横軸はキャパシタＣｓの静電容量を、縦軸はキャパシタＣｓに生じるリップル電圧の振幅をそれぞれ示す。
また曲線ＣＶ１は、キャパシタＣｓの直流電圧成分Ｖｄｃが５０Ｖの場合を、曲線ＣＶ２は直流電圧成分Ｖｄｃが１００Ｖの場合を、曲線ＣＶ３は直流電圧成分Ｖｄｃが１５０Ｖの場合をそれぞれ示す。
【００６０】
なお、図９に示す曲線は、以下の式によって計算される。
【００６１】
【数１】
図９に示すように、キャパシタＣｓに生じる低周波のリップル電圧の振幅は、キャパシタＣｓの静電容量を小さくするほど大きくなる傾向がある。
この振幅は、直流電圧成分Ｖｄｃの大きさによって最大値が制限されており、このため、静電容量の大きさには下限値がある。例えば、直流電圧Ｖｄｃが５０Ｖの場合における静電容量の下限値Ｆ１は、曲線ＣＶ１を参照して、４５μＦ程度であることが分かる。また、直流電圧Ｖｄｃが１００Ｖの場合における静電容量の下限値Ｆ２は、曲線ＣＶ２を参照して、１０μＦ程度であることが分かる。すなわち、キャパシタＣｓの静電容量は、この程度まで小さくできることが分かる。
【００６３】
逆に、リップル電圧の振幅を直流電圧Ｖｄｃに比べて十分小さくするためには、非常に大きな静電容量が必要になる。例えば、直流電圧Ｖｄｃが５０Ｖの場合において、キャパシタＣｓの電圧振幅を５Ｖ（直流成分の１０％）にするためには、上述した下限値Ｆ１の１００倍以上の静電容量が必要になることが、式（１）の計算から導かれる。
このことから、従来のインバータ回路において入力のリップル電圧を低減させるために必要な静電容量と比べた場合、キャパシタＣｓの静電容量は、その１００分の１くらいの小さな値で良いことが推測される。
【００６４】
以上説明したように、図３および図４に示すインバータ回路によれば、第１のモードにおいて、インバータ回路の入力から１次巻線Ｗ１に流れ込む電流ｉ１により１次巻線Ｗ１に励磁エネルギーが蓄積され、その電流ｉ１のピーク値が入力電流指令値ＳＬ１に応じた一定の値となるように制御される。第２のモードにおいて、１次巻線Ｗ１に蓄積された励磁エネルギーがキャパシタＣｓに放出され、さらに、キャパシタＣｓから１次巻線Ｗ１へ放電電流ｉ１が流れることによって１次巻線Ｗ１に励磁エネルギーが蓄積され、その放電電流ｉ１のピーク値が出力電流指令値ＳＬ２に応じた値となるように制御される。第３のモードにおいて、１次巻線Ｗ１に蓄積された励磁エネルギーが、２次巻線Ｗ２１または２次巻線Ｗ２２からインバータの出力へ放出される。第２のモードにおける放電電流ｉ１のピーク値は、出力電流指令値ＳＬ２に応じて制御され、出力電流ｉａｃは出力電圧ｖａｃと同相の波形に制御される。
【００６５】
したがって、出力電圧ｖａｃの振動にともなう低周波のリップル電流のほとんどがキャパシタＣｓに流れ、インバータ回路の入力キャパシタＣｉに流れるリップル電流はスイッチングにともなう高周波の成分が支配的になるので、インバータ回路の入力電流ｉｄｃの変動を効果的に抑えながら、入力キャパシタＣｉの静電容量を非常に小さくすることができる。また、キャパシタＣｓに生じるリップル電圧は、インバータ回路の入力電圧や電流に影響を与えないので、その静電容量も上述した下限値程度まで小さくすることができる。
このように、キャパシタの静電容量を小さくできるので、従来のインバータ回路において用いられていた電解コンデンサのような体積の大きいキャパシタを、フィルムコンデンサのような体積の小さいキャパシタに置き換えることができ、装置の小型化や軽量化を図ることができる。また、電解コンデンサに特有な寿命の問題を回避できるので、装置の故障発生率を低減できる。
【００６６】
さらに、図３および図４に示すインバータ回路によれば、光発電セルからの出力電圧を別のＤＣ／ＤＣコンバータを用いて昇圧する必要がなく、１つの変換器で昇圧とＤＣ／ＡＣ変換を同時に行うことができるので、回路構成を簡略化できる。
【００６７】
なお、本発明は上述した実施形態に限定されず、種々の改変が可能である。
例えば、インバータ回路に用いられるスイッチは、図３のようにｎ型ＭＯＳトランジスタとダイオードによって構成しても良いし、他の半導体スイッチ（例えばＩＧＢＴやサイリスタなど）を用いて構成することも可能である。
【００６８】
図５Ｇに示すように、図４の制御回路においては、第１のモードから第２のモードへ移行する際に、ｎ型ＭＯＳトランジスタＱ３またはｎ型ＭＯＳトランジスタＱ４がオン状態に設定されるが、この第２のモードにおいてダイオードＤ３およびダイオードＤ４は何れもオフ状態となるので、第２のモードのどのタイミングでトランジスタをオン状態に設定しても、トランジスタには電流が流れない。したがって、第２のモードの任意の時点でトランジスタがオン状態に設定されるように制御を行っても良い。
【００６９】
【発明の効果】
本発明によれば、構成を簡易化できるとともに、大容量のキャパシタを使用することなく入力電流の変動を効果的に低減できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る光発電モジュールの外観の一例を示す図である。
【図２】図２は、図１に示す光発電モジュールが複数並列に接続された光発電システムの構成例を示す概略的なブロック図である。
【図３】本発明の実施形態に係るインバータ回路の主回路の構成例を示す概略的な回路図である。
【図４】本発明の実施形態に係るインバータ回路の制御回路の構成例を示す概略的な回路図である。
【図５】インバータ回路の各部の波形とそのタイミング関係を説明するための図である。
【図６】シミュレーションを行ったインバータ回路の主回路の回路図である。
【図７】出力の交流電圧の１周期における図６のシミュレーション回路の各部の波形を示す図である。
【図８】図７の波形図の一部を時間的に拡大した図である。
【図９】１次巻線に対してスイッチを介して並列接続されたキャパシタの静電容量と、そのリップル電圧の振幅との関係を示す図である。
【図１０】一般的な電圧型インバータ回路の構成を示す回路図である。
【図１１】図１０のインバータ回路における出力電流および入力電流の波形を示す図である。
【図１２】一般的な太陽電池における電圧と電流の関係、および電圧の電力との関係を示す図である。
【符号の説明】
１〜４…駆動回路、５…電流検出回路、６…電圧検出回路、７〜１０…ＮＡＮＤ回路、１１〜１６…ＡＮＤ回路、１７〜２１…ＮＯＴ回路、ＣＰ１〜ＣＰ３…コンパレータ、Ｃ１〜Ｃ４，Ｃｉ，Ｃｓ，Ｃｏ…キャパシタ、Ｒ１〜Ｒ４，Ｒｏ…抵抗、Ｌｉ，Ｌｏ…インダクタ、ＴＲ…変圧器、Ｗ１…１次巻線、Ｗ２１，Ｗ２２…２次巻線、Ｖｉ…直流電圧源、Ｖｏ…交流電圧源、ＰＮ…パネル、ＣＮ…接続装置、ＰＶ…光発電セル、ＩＮＶ…インバータ回路。
Claims (16)
- 入力される直流電圧を交流電流に変換するインバータ回路であって、
第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、
上記第１の巻線に直列に接続された第１のスイッチと、
上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、
上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、
上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、
上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、
第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路と
を有するインバータ回路。 - 上記第３のスイッチおよび上記第４のスイッチは、上記第３のモードにおいて上記第２の巻線から流れる導通電流が絶えた場合に、導通状態から開放状態へ変化し、
上記制御回路は、上記第３のスイッチおよび上記第４のスイッチが何れも開放した状態で、上記第３のモードから上記第１のモードに移行する、
請求項１に記載のインバータ回路。 - 上記第３のスイッチおよび上記第４のスイッチは、直列に接続されたダイオードと半導体スイッチとをそれぞれ含み、上記第３のスイッチと上記第４のスイッチとの直列回路において、上記第３のスイッチに含まれるダイオードと、上記第４のスイッチに含まれるダイオードとが互いに逆方向に接続された、
請求項２に記載のインバータ回路。 - 上記制御回路は、上記第２のモードの何れかの時点において、上記第３のスイッチまたは上記第４のスイッチに含まれる半導体スイッチを開放状態から導通状態に設定する、
請求項３に記載のインバータ回路。 - 上記第１の巻線の電流を検出する電流検出回路を有し、
上記制御回路は、上記第１のモードにおいて、上記電流検出回路の検出値が、上記入力端子に流れる入力電流の指令値に達した時点で、上記第１のモードから上記第２のモードに移行し、上記第２のモードにおいて、上記電流検出回路の検出値が、上記交流電流の指令値に達した時点で、上記第２のモードから上記第３のモードに移行する、
請求項１または請求項２に記載のインバータ回路。 - 上記第１のスイッチは、直列に接続されたダイオードと半導体スイッチとを含む、
請求項５に記載のインバータ回路。 - 上記第２のスイッチは、並列に接続されたダイオードと半導体スイッチとを含む、
請求項５に記載のインバータ回路。 - 上記出力端子から出力される電流を平滑する平滑回路を有する、
請求項５に記載のインバータ回路。 - 少なくとも１つの光発電セルと、上記光発電セルにおいて発生した電圧を交流電流に変換し、系統ラインに出力するインバータ回路とを有する光発電装置であって、
上記インバータ回路は、
第１の巻線と、タップを備えた第２の巻線とを含んだ変圧器と、
上記第１の巻線に直列に接続された第１のスイッチと、
上記第１の巻線と上記第１のスイッチとの直列回路に上記直流電圧を入力する入力端子と、
上記第１の巻線に並列に接続された、キャパシタと第２のスイッチとの直列回路と、
上記第２の巻線に並列に接続された、第３のスイッチと第４のスイッチとの直列回路と、
上記第３のスイッチおよび上記第４のスイッチの接続ノードと、上記第２の巻線のタップとの間に流れる電流を、上記交流電流として出力する出力端子と、
第１のモードにおいて、上記第１のスイッチを導通させるとともに、上記第２のスイッチを開放させ、上記第１のモードに続く第２のモードにおいて、上記第１のスイッチを開放させるとともに、上記第２のスイッチを導通させ、上記第２のモードに続く第３のモードにおいて、上記第１のスイッチおよび上記第２のスイッチをともに開放させ、上記第３のスイッチおよび上記第４のスイッチは、上記交流電流の極性に応じて選択した何れか一方のスイッチを全モードにおいて開放させるとともに、他方のスイッチを上記第１のモードおよび上記第２のモードにおいて開放、上記第３のモードにおいて導通させ、上記第１のモードから上記第３のモードまでの制御を周期的に反復する制御回路とを含む、
光発電装置。 - 上記第３のスイッチおよび上記第４のスイッチは、上記第３のモードにおいて上記第２の巻線から流れる導通電流が絶えた場合に、導通状態から開放状態へ変化し、
上記制御回路は、上記第３のスイッチおよび上記第４のスイッチが何れも開放した状態で、上記第３のモードから上記第１のモードに移行する、
請求項９に記載の光発電装置。 - 上記第３のスイッチおよび上記第４のスイッチは、直列に接続されたダイオードと半導体スイッチとをそれぞれ含み、上記第３のスイッチと上記第４のスイッチとの直列回路において、上記第３のスイッチに含まれるダイオードと、上記第４のスイッチに含まれるダイオードとが互いに逆方向に接続された、
請求項１０に記載の光発電装置。 - 上記制御回路は、上記第２のモードの何れかの時点において、上記第３のスイッチまたは上記第４のスイッチに含まれる半導体スイッチを開放状態から導通状態に設定する、
請求項１１に記載の光発電装置。 - 上記第１の巻線の電流を検出する電流検出回路を有し、
上記制御回路は、上記第１のモードにおいて、上記電流検出回路の検出値が、上記入力端子に流れる入力電流の指令値に達した時点で、上記第１のモードから上記第２のモードに移行し、上記第２のモードにおいて、上記電流検出回路の検出値が、上記交流電流の指令値に達した時点で、上記第２のモードから上記第３のモードに移行する、
請求項９または請求項１０に記載の光発電装置。 - 上記第１のスイッチは、直列に接続されたダイオードと半導体スイッチとを含む、
請求項１３に記載の光発電装置。 - 上記第２のスイッチは、並列に接続されたダイオードと半導体スイッチとを含む、
請求項１３に記載の光発電装置。 - 上記出力端子から出力される電流を平滑し、上記系統ラインに出力する平滑回路を有する、
請求項１３に記載の光発電装置。
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