JP4097364B2 - パッケージ基板 - Google Patents
パッケージ基板 Download PDFInfo
- Publication number
- JP4097364B2 JP4097364B2 JP19416899A JP19416899A JP4097364B2 JP 4097364 B2 JP4097364 B2 JP 4097364B2 JP 19416899 A JP19416899 A JP 19416899A JP 19416899 A JP19416899 A JP 19416899A JP 4097364 B2 JP4097364 B2 JP 4097364B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- resin
- layer
- package substrate
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
ICチップなどの電子部品を載置するパッケージ基板に関し、特にコンデンサを内蔵するパッケージ基板に関するのもである。
【0002】
【従来の技術】
現在、パッケージ基板では、電源からICチップの電源/アースまでのループインダクタンスを低減するため、チップコンデンサを表面実装することがある。即ち、伝送損出となるループインダクタンスは、図11(A)に示すICチップ270の電源端子272Pからパッケージ基板300内の電源線を介して電源までの配線長、及び、電源からパッケージ基板300内のアース線を介してICチップ270のアース端子272Eまでの配線長に比例する。このため、図11(B)に示すように、パッケージ基板300にチップコンデンサ298を表面実装し、電源からICチップの電源/アースまでの間にチップコンデンサ298を介在させることで、ループインダクタンスを決定するループ長を図中で実線で示すように、チップコンデンサ298間の配線長に短縮する。
【0003】
【発明が解決しようとする課題】
しかしながら、ループインダクタンスのリアクタンス分XLは、次式に示すように周波数に依存する。
XL=2πfL f:周波数 L:インダクタンス
このため、ICチップの高周波数化に伴い、図11(B)を参照して上述したようにチップコンデンサを実装することによっては、ループインダクタンスのリアクタンス分XLを低減することができなくなってきた。
【0004】
係る課題に対応するため、コンデンサを内蔵するセラミック板上に樹脂絶縁層及び配線層を配設した所謂ハイブリッドパッケージ基板が提案させている。このパッケージ基板においては、ICチップの直下にコンデンサを配設することで、ループ長を短縮できる。しかしながら、低い誘電率の樹脂と、コンデンサを形成する高い誘電率の誘電体層とを貫いて信号線を配設するため、インピーダンス不連続による信号の反射、及び、高誘電体通過時に信号伝搬の遅延を発生する。
【0005】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、大容量のコンデンサをICチップの近傍に配置できるパッケージ基板を提供することにある。
【0006】
【課題を解決するための手段】
上述した課題を解決するため、請求項1のパッケージ基板では、
ICチップの搭載部の下方に配設された金属基板と誘電体層と導電体層とからなる電源用のコンデンサと、
前記コンデンサと前記ICチップの搭載部との間に配設された樹脂絶縁層及び配線層と、
底部に開口が設けられた前記金属基板収容用の樹脂基板と、を備え、
前記樹脂基板に外部基板接続用の配線を設けると共に、前記金属基板の誘電体層の設けられる反対面に外部基板接続用のバンプ又はピンを直接配置し、
前記層間樹脂絶縁層が、金属基板上に形成されていることを技術的特徴とする。
【0007】
請求項2のパッケージ基板は、請求項1において、前記層間樹脂絶縁層の配線層と、前記樹脂基板の配線とが、配線の形成されたTABテープを介して接続されていることを技術的特徴とする。
【0008】
請求項3のパッケージ基板は、請求項1、2において、前記誘電体層が、酸化チタン塩あるいはペロブスカイト系材料で形成されてなることを技術的特徴とする。
【0009】
請求項4のパッケージ基板では、請求項1〜4において、前記樹脂基板は、2層以上積層されてなることを技術的特徴とする。
【0010】
請求項1では、ICチップの直下にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。更に、ICチップの真下に金属基板を配設するため、ICチップからマザーボード側への電磁波干渉をシールドすることができる。金属基板表面のコンデンサの上に樹脂絶縁層及び配線層を設け、また、金属基板を収容する樹脂基板側に外部基板接続用の配線を設けて、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。更に、金属基板に外部基板接続用のバンプ、ピンを直接取り付けるため、コンデンサへ効率的に給電することができる。また、層間樹脂絶縁層が、金属基板にのみ形成されているため、樹脂基板と別々の工程で製造できるので、生産性が高い。
【0011】
請求項1では、ICチップ直下に電源コンデンサを配置するため、ICチップと電源コンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。
【0012】
請求項3では、誘電体層が、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料で形成されているため、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成すれば、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との合金材料を意味して、ペロブスカイト系材料とは、少なくともMgxNbyOzである合金材料全般を意味する。その中でもチタン酸バリウムを用いることがよい。その理由として誘電率が10以上にしやすく、金属層と誘電体層との密着が優れているからである。
【0013】
請求項4では、樹脂基板を2層以上にすることにより、外部へのバンプ又はピンへの信号線や電源層などの接続の自由度が増し、配線長を短くすることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第1実施形態に係るパッケージ基板の構成について図6〜図8を参照して説明する。図6は、パッケージ基板110の断面を示し、図7は、図6に示すパッケージ基板110にICチップ70を搭載し、ドータボード80側へ取り付けた状態を示している。
【0015】
図6に示すようにパッケージ基板110は、金属基板12と、金属基板12を収容する樹脂基板120と、ビルドアップ層を構成する層間樹脂絶縁層40、140、240とからなる。層間樹脂絶縁層40には、バイアホール46及び導体回路48が形成され、層間樹脂誘電体層140には、バイアホール146及び導体回路148が形成されている。層間樹脂絶縁層240には、バイアホール246及び導体回路248が形成されている。
【0016】
図7に示すように該バイアホール246には、ICチップ70のパッド72S、72P1、72P2へ接続するためのバンプ66が形成されている。一方、樹脂基板120にはスルーホール26が形成されている。該スルーホール26は、上方の端部に導体回路49が接続されており、また、下端にドータボード80の信号用パッド82Sへ接続するためのバンプ66が配設されている。また、該樹脂基板120の金属基板12の下方には、ドータボード80の電源用パッド82Pへ接続するためのバンプ66が配設されている。
【0017】
該金属基板12の上面には誘電体層14が配設され、該誘電体層14の上面には導電体層16が配設されている。即ち、金属基板12の上面に誘電体層14及び導電体層16を配設することで電源用コンデンサが形成されている。
【0018】
図8(A)は、図6に示すパッケージ基板110の平面図であり、図8(B)は、図8(A)中のTABテープ68の底面図である。TABテープ68の裏面には、接続用の配線69が形成されている。この第1実施形態では、層間樹脂絶縁層240の表面に形成された導体回路248と、樹脂基板120上に形成された導体回路49とが、該TABテープ68を介して接続されている。
【0019】
図7中に示すドータボード80の信号用のパッド82Sは、バンプ66−スルーホール26−導体回路49−TABテープ68−導体回路248−バイアホール246を介して、ICチップ70の信号用のパッド72Sへ接続されている。図示しないが、幾つかのパッド72Sは、更にバイアホール246から、下層の導体回路148−バイアホール246を介してドータボード80側と接続されている。
【0020】
ドータボード80の電源用のパッド82Pは、バンプ66を介して電源用コンデンサの電極を構成する金属基板12へ接続されている。一方、ICチップの電源用のパッド72P1は、バンプ66−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46−電極端子17を介して、金属基板12へ接続されている。他方の電源用パッド72P2は、バンプ66−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46を介して上述した電源用コンデンサの他方の電極を構成する導電体層16へ接続されている。即ち、ドータボード80から電源用コンデンサへ供給された電力は、ICチップ直下の金属基板12を介してICチップ側へ供給される。
【0021】
本実施形態のパッケージ基板110では、ICチップ70の直下に金属基板12からなる電源用コンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。更に、金属基板12に外部基板接続用のバンプ66を直接取り付けるため、コンデンサへ効率的に給電することができる。
【0022】
また、本実施形態のパッケージ基板では、誘電体層14が、無機材料として、誘電率の高い酸化チタンバリウムから構成されており、誘電体層の厚みを薄くすることで、コンデンサを大容量に形成できる。更に、金属単体である金属基板12上に無機材料を焼結するため、焼結物は、1種類であり、雰囲気制御、焼結制御が容易であり、誘電率の安定した誘電体層を形成することができる。ここで、誘電体層としては、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料を用いることで、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成すれば、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との合金材料を意味して、ペロブスカイト系材料とは、少なくともMgxNbyOzである合金材料全般を意味する。
【0023】
更に、金属基板12表面のコンデンサの上に樹脂絶縁層40を設け、また、金属基板を収容する樹脂基板120側にドータボード80への接続のスルーホール26を設け、誘電体層14を信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。
【0024】
また、ICチップ70の真下に金属基板12を配設するため、ICチップからマザーボード側への電磁波干渉をシールドすることができる。また、熱伝導性、耐熱性の高い金属基板12側を用いるため、ICチップを効率的に冷却できる。更に、金属基板12を用いるため、薄く形成しても十分な基板剛性が得られ、パッケージ基板に反りを発生させない。
【0025】
また更に、平坦な金属基板12上に層間樹脂絶縁層40、140、240を形成するため、膜厚を高精度に制御でき、導体回路48,148,248の特性インピーダンス制御が容易となり、高速伝搬に適した設計が可能となる。
【0026】
ひき続き、図6を参照して上述したパッケージ基板の製造方法について、図1〜図5を参照して説明する。
【0027】
金属基板12を収容するための凹部120aを備える樹脂基板120を用意する(図1に示す工程(A))。この樹脂基板120としては、エポキシ樹脂を含浸させたプリプレグを積層してなる積層板を用いることができる。エポキシ以外でも、BT、フェノール樹脂あるいはガラスクロスなどの強化材を含有しているもの等、一般的にプリント配線板で使用されるものを用い得る。次に、凹部120aの底にパンチングで開口120bを形成した後、ドリルでスルーホール用の300〜500μmの通孔22を穿設する(工程(B))。その後、電解めっき及び無電解めっきを行い、該樹脂基板120の表面に金属膜24を形成する(工程(C))。その後、金属膜24をパターンエッチングしてスルーホール26を形成する(工程(D))。次に、スルーホール26内に、銅ペースト28を充填する(工程(E))。最後に、導体回路49を形成する(工程(F))。
【0028】
引き続き、金属基板12への層間樹脂絶縁層のビルドアップについて説明する。厚さ200〜1000μmの銅、アルミニウム等からなる金属基板12を出発材料とする(図2に示す工程(A))。酸化チタンバリウムを周知の方法でグリーンシート14αにし、金属基板12に貼り付け、当該グリーンシート14αに開口14aをパンチング、又は、レーザにより穿設する。(工程(B))。引き続き、プレーン層となるAgペースト16αをグリーンシート14α上に印刷し、開口14aに電極端子となるAgペースト17αを印刷する(工程(C))。ここでは、Agを用いているが、Cuペーストを使用することもできる。
【0029】
これら積層体を熱圧着した後、空気中において950℃で30分間焼成し、金属基板12、誘電体層14、導電体層16から成る電源用コンデンサを形成する(工程(D))。本実施形態では、誘電体層14を焼成により形成するため、酸化チタンバリウム等の無機高誘電率材料を用いることができ、大容量のコンデンサを形成することが可能となる。
【0030】
誘電体層14及び導電体層16を形成した金属基板12の上に、絶縁樹脂40αを塗布する(図3の工程(E))。絶縁樹脂としては、エポキシ、BT、ポリイミド、オレフィン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂との混合物を用いることができる。また、樹脂を塗布する代わりに、樹脂フィルムを貼り付けることもできる。
【0031】
絶縁樹脂40αを加熱して硬化させ層間樹脂絶縁層40とした後、CO2レーザ、YAGレーザ、エキシマレーザ又はUVレーザにより、層間樹脂絶縁層40に、電極端子17又は導電体層16へ至る開口径100〜250μmの非貫通孔40aを形成する(工程(F))。その後、デスミヤ処理を施す。
【0032】
樹脂基板120の下面にマスク45を貼り付けた後、パラジウム触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶縁層40の表面に均一に厚さ15μmの無電解めっき膜42を析出させる(工程(G))。ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。
【0033】
引き続き、無電解めっき膜42の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、厚さ15μmのめっきレジストレジスト43を形成する(図4に示す工程(H))。そして、金属基板12を無電解めっき液に浸漬し、無電解めっき膜42を介して電流を流してレジスト43の非形成部に電解めっき44を形成する(工程(I))。
【0034】
そして、レジスト43及びマスク45を5%KOH で剥離除去した後、硫酸と過酸化水素混合液でエッチングし、めっきレジスト下の無電解めっき膜42を溶解除去し、無電解めっき42及び電解銅めっき44からなる厚さ18μm(10〜30μm)の導体回路48及びバイアホール46を得る(工程(J))。
【0035】
更に、クロム酸に3分間浸漬して、導体回路48間の層間樹脂絶縁層40の表面を1μmエッチング処理し、表面のパラジウム触媒を除去する。更に、第2銅錯体と有機酸とを含有するエッチング液により、導体回路48及びバイアホール46の表面に粗化面(図示せず)を形成し、さらにその表面にSn置換を行う。
【0036】
上述した工程(B)〜(G)の処理を繰り返し、層間樹脂誘電体層140、バイアホール146、導体回路148、及び、層間樹脂絶縁層240、バイアホール246を形成する(図5に示す工程(K))。
【0037】
図1を参照して上述した樹脂基板120の凹部120a内に、層間樹脂絶縁層40,140,240を形成した金属基板12を嵌入する(工程(L))。そして、図8(B)を参照して上述した裏面に接続用の配線69が形成されTABテープ68を貼り付け、樹脂基板120上の導体回路49と、層間樹脂絶縁層140上の導体回路248とを接続する(工程(M))。
【0038】
パッケージ基板にはんだバンプを形成する。スルーホール26、金属基板12及びバイアホール246上に半田ペーストを載置する(図示せず)。その後、半田を 200℃でリフローすることにより、半田バンプ(半田体)66を形成する(図6参照)。なお、パッケージ基板の信頼性を高めるために表面にソルダーレジスト層を設けることも可能である。更に、耐食性を向上させるため、スルーホール26及びバイアホール246上にNi、Au、Ag、Pdなどの金属層をめっき、スパッタにより形成することも可能である。
【0039】
引き続き、本発明の第1実施形態の第1改変例に係るパッケージ基板について、図9を参照して説明する。第1改変例のパッケージ基板110は、上述した第1実施形態とほぼ同様である。但し、この第1改変例のパッケージ基板では、スルーホール26に導電性ピン166が配設され、金属基板12の底面に導電性ピン167が配設され、該導電性ピン166、167を介してドータボードとの接続を取るように形成されている。
【0040】
次に、第1実施形態の第2改変例に係るプリント配線板について、図10を参照して説明する。上述した第1実施形態では、樹脂基板120として単板の樹脂基板を用いた。これに対して、第2改変例では、多層の樹脂基板120を用いている。第2改変例では、樹脂基板を多層にすることにより、外部へのバンプ又はピンへの信号線や電源層などの接続の自由度が増し、配線長を短くすることができる。
【0041】
上述した実施形態では、内層のコンデンサを金属基板12上に形成したが、金属基板12の代わりにセラミック板を用いることもできる。また、上述した実施形態では、パッケージ基板の内層のみにコンデンサを配置したが、更にパッケージ基板の表面にチップコンデンサを配設することも可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図2】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図3】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図4】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図5】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図6】第1実施形態に係るパッケージ基板の断面図である。
【図7】第1実施形態に係るパッケージ基板の断面図である。
【図8】図8(A)は、図6に示すパッケージ基板の平面図であり、図8(B)は、図8(A)中のTABテープ68の底面図である。
【図9】第1実施形態の第1改変例に係るパッケージ基板の断面図である。
【図10】第1実施形態の第2改変例に係るパッケージ基板の断面図である。
【図11】図11(A)及び図11(B)は、従来技術に係るパッケージ基板のループインダクタンスの説明図である。
【符号の説明】
12 金属基板
14 誘電体層
16 導電体層
20 樹脂基板
20b 開口
40 層間樹脂絶縁層
40a 非貫通孔
42 無電解めっき膜
44 電解めっき
46 バイアホール
48 導体回路
60 ソルダーレジスト
60a 開口部
66 半田バンプ
70 ICチップ
80 ドータボード
140 樹脂層
146 バイアホール
166 導電性ピン
Claims (4)
- ICチップの搭載部の下方に配設された金属基板と誘電体層と導電体層とからなる電源用のコンデンサと、
前記コンデンサと前記ICチップの搭載部との間に配設された樹脂絶縁層及び配線層と、
底部に開口が設けられた前記金属基板収容用の樹脂基板と、を備え、
前記樹脂基板に外部基板接続用の配線を設けると共に、前記金属基板の誘電体層の設けられる反対面に外部基板接続用のバンプ又はピンを直接配置し、
前記層間樹脂絶縁層が、金属基板上に形成されていることを特徴とするパッケージ基板。 - 前記層間樹脂絶縁層の配線層と、前記樹脂基板の配線とが、配線の形成されたTABテープを介して接続されていることを特徴とする請求項1のパッケージ基板。
- 前記誘電体層が、酸化チタン塩あるいはペロスカイト系材料で形成されてなることを特徴とする請求項1又は2のパッケージ基板。
- 前記樹脂基板は、2層以上積層されてなることを特徴とする請求項1〜3のいずれか1に記載のパッケージ基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19416899A JP4097364B2 (ja) | 1999-07-08 | 1999-07-08 | パッケージ基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19416899A JP4097364B2 (ja) | 1999-07-08 | 1999-07-08 | パッケージ基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001024092A JP2001024092A (ja) | 2001-01-26 |
JP4097364B2 true JP4097364B2 (ja) | 2008-06-11 |
Family
ID=16320069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19416899A Expired - Lifetime JP4097364B2 (ja) | 1999-07-08 | 1999-07-08 | パッケージ基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4097364B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101396837B1 (ko) * | 2007-11-20 | 2014-05-19 | 삼성전자주식회사 | 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법 |
-
1999
- 1999-07-08 JP JP19416899A patent/JP4097364B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001024092A (ja) | 2001-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3910387B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
EP1250033B1 (en) | Printed circuit board and electronic component | |
JP2003031719A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
WO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
JPH11126978A (ja) | 多層配線基板 | |
JPWO2008120755A1 (ja) | 機能素子内蔵回路基板及びその製造方法、並びに電子機器 | |
JP2012114457A (ja) | プリント配線板 | |
JP2002076637A (ja) | チップ部品内蔵基板及びその製造方法 | |
JPH1174648A (ja) | 配線基板 | |
WO2010067508A1 (ja) | 多層基板およびその製造方法 | |
US8546922B2 (en) | Wiring board | |
JP4060491B2 (ja) | パッケージ基板 | |
JP4315580B2 (ja) | プリント配線板及びプリント配線板の製造方法 | |
JP4771583B2 (ja) | パッケージ基板 | |
JP2001144212A (ja) | 半導体チップ | |
JP4592177B2 (ja) | パッケージ基板 | |
JP4097364B2 (ja) | パッケージ基板 | |
JP3199637B2 (ja) | 多層配線基板の製造方法 | |
JP4798840B2 (ja) | パッケージ基板 | |
JP2004031731A (ja) | 積層樹脂配線基板及びその製造方法 | |
JP3935456B2 (ja) | 配線基板の製造方法 | |
JP4056656B2 (ja) | パッケージ基板 | |
JP4437361B2 (ja) | プリント配線板及びプリント配線板の製造方法 | |
JPH10173296A (ja) | プリント配線基板の製造方法 | |
JP3472523B2 (ja) | 電気素子内蔵配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050901 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060607 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080311 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4097364 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |