JP4087689B2 - ＧａＮフィールドエミッターアレイの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、改良ナノチップ及びそのナノチップの改良された形成方法に関する。
【０００２】
【従来の技術】
半導体技術の進歩により、携帯電子装置のサイズおよびコストが削減され、ディスプレイ装置が安価で信頼できる携帯装置の開発の制約要素になっている。今日、ほとんどの携帯システム及びラップトップコンピュータはディスプレイに対しアクティブマトリクス液晶技術を利用している。しかしながら、そのようなディスプレイには幾つかの欠点がある。これらの欠点の最も顕著なものは、制限された視野角及び携帯システムの他の半導体エレクトロニクスに比べると高いコスト、高い電力消費である。より大きなコンピュータシステムに使用されている陰極線管（ＣＲＴ）技術は液晶システムに比べ広い視野角などのいくつかの利点を有する。しかしながら、ＣＲＴは携帯装置に組み入れるには嵩高すぎ、動作させるにはかなりの量の電力を必要とする。
【０００３】
電界放出ディスプレイ（ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｉｓｐｌａｙ：ＦＥＤ）技術は広い視野角が得られ、薄く軽量であるという利点を有するディスプレイ技術として提案されている。電界放出ディスプレイはＣＲＴ上で見られるようにルミネセンス表面、典型的には発光体表面上に電子を放射するナノチップ（ｎａｎｏｔｉｐ）と呼ばれる冷電子放射源（エミッター：ｅｍｉｔｔｅｒ）を使用する。このようにＦＥＤの視野表面は、ＣＲＴの広い視野角を含む多くの利点を有する。電子源として電子銃管以外のナノチップを使用するとディスプレイ装置の電力消費量がかなり減少する。ナノチップ電子源を使用すると、ディスプレイの形状因子も減少する。ナノチップから放射される電子は典型的にはディスプレイ内の真空空間を通って近傍のルミネセンス表面まで伝搬する。電子がルミネセンス表面と衝突すると、光が放出される。駆動回路は電子のナノチップ放射を制御することにより表示されるパターンを制御する。
【０００４】
【発明が解決しようとする課題】
そのような電界放出装置と関係する１つの問題は、ナノチップの作製のコストが高く困難であることである。さらに、サイズの大きな現在のナノチップではＦＥＤの動作のために望ましい値より高い電圧が必要とされる。このように、小さなナノチップを形成する改良法が必要とされる。
【０００５】
【課題を解決するための手段】
本発明にかかるフィールドエミッターアレイの製造方法はサファイヤ基板上に窒化ガリウムからなる結晶材料を転位（ｄｉｓｌｏｃａｔｉｏｎ）が起こる様にエピタキシャル成長で形成する工程と、前記結晶材料をＫＯＨ／Ｈ _２ Ｏ中で光増強ウエットエッチングし各転位でナノチップを形成する工程と、を含む。
【０００６】
【発明の実施の形態】
ナノチップは半導体材料内の欠陥または転位から形成される。転位は半導体と基板との界面に好ましくは垂直な方向に形成する。転位を選択的にエッチしナノチップを形成する。このナノチップは後に電子源として使用される。
【０００７】
フィールドエミッター（ｆｉｅｌｄ ｅｍｉｔｔｅｒ）アレイを使用する改良ディスプレイ装置について説明する。図１は改良電界効果ディスプレイを形成するために使用される中間構造を示した図である。図１では、半導体材料１０４を基板１０８上で成長させる。１つの実施の形態では、半導体材料は窒化ガリウム（ＧａＮ）であり、サファイヤなどの基板１０８上でヘテロエピタキシー成長される。
【０００８】
基板１０８および半導体材料１０４は、それらの格子定数の差により基板と半導体材料との界面で転位１１２が生じるように選択される。一般に、格子定数は材料中の原子の平衡間隔を規定する。第２の格子定数を有する第２の材料の薄層を、異なる第１の格子定数を有する第１の材料上にヘテロエピタキシー成長させると、通常第２の材料の格子中に欠陥が誘発される。第２の材料のヘテロエピタキシー成長が開始すると、第２の材料の成長に伴い応力が増大する。結合の長さが第１の材料の結合の長さと適合するように制約を受けるからである。第２の材料の原子結合において誘発される応力に適応するために、第２の材料のバルク構造から逸脱した結合配列が周期的に起こる。これらの逸脱した結合配列により誘発されたひずみが減少し、成長膜内に局在化した欠陥が生じる。
【０００９】
半導体と基板との界面に垂直に配向した欠陥構造となる転位はナノチップを形成するには理想的である。サファイヤ基板上で成長したＧａＮはそのような転位を形成する。特に、サファイヤ基板上でＧａＮをヘテロエピタキー成長させると、ＧａＮの六方結晶構造がサファイヤの六方対称結晶構造と接合し、ＧａＮとサファイヤとの界面に垂直に配向した柱状構造を有する欠陥が形成される。
【００１０】
そのうえ、鋭く狭いチップの作製を容易にする六方結晶構造は冷陰極の適用において望ましく、ＧａＮはまた高温で安定な原子結合を形成するので理想的である。高温安定性は、高い電流密度を利用する冷陰極電子線源での適用では重要である。１つのそのような適用は、様々な用途の真空システムにおける高速電子線の供給である。
【００１１】
ＧａＮ欠陥柱状構造の厚さは一般にＧａＮの低温バッファ層１１１の厚さを制御することにより制御することができる。欠陥はそのバッファ層から形成される。１つの実施の形態では、バッファ層の形成中の温度は約５５０℃に設定される。バッファ層の厚さは変えてもよいが、典型的には５０ナノメートル未満に、より典型的には２０〜３０ナノメートルに維持される。実質的に２０ナノメートルより薄い層では不均一なバッファ層となってしまうことがある。
【００１２】
この実施の形態では六方対称結晶基板上に成長させた六方晶半導体について説明しているが、他の構造を使用して半導体−基板界面に垂直な欠陥を形成してもよい。例えば、立方構造では、歪んだ層を形成しまたはオーバーグロース法を使用し直線の垂直転位を得ることによりそのような形状としても良い。
【００１３】
好ましい実施の形態では、転位１１２の密度は電子エミッターの望ましい密度に近づくように選択される。電子エミッター密度が高いとより高い画素解像度、より高い放出電流及びディスプレイの明るさが得られ、エミッター源のより高い制御が可能となる。転位密度は、典型的にはバッファ層内の温度を制御することによりバッファ層内の転位の形成を制御することにより制御することができる。ヘテロエピタキシャル成長を使用してサファイヤ基板上でＧａＮ層を成長させる場合、典型的には６００℃より低い温度で低温バッファ層を成長させた後、そのバッファ層を成長させるのに使用した温度よりも高い温度で高温層を成長させる。この成長により、１平方センチメートルあたり１０¹⁰を超える転位密度が達成される。
【００１４】
半導体材料１０４を析出させた後、半導体をエッチする。エッチング技術は、転位されていない領域のエッチは迅速で、転位周辺の領域のエッチは遅くなるように選択される。そのようなエッチング技術の１つの例はＫＯＨ／Ｈ_２Ｏ（脱イオン水中で希釈した水酸化カリウム）中でのＧａＮの光増強ウエットエッチングである。そのようなエッチング技術はＣ．Ｙｏｕｔｓｅｙ、Ｌ．Ｔ．Ｒｏｍａｎｏ、Ｉ Ａｄｅｓｉｄａの転位の選択的光増強ウエットエッチング、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ，７３，７９７（１９９８）において説明されている。得られた高いアスペクト比のナノチップ１１６を図２に示す。図示された実施の形態では、ナノチップは典型的には１〜３μｍの高さ（実際の高さは層１０４の選択した厚さに依存する）、チップの曲率半径が５ナノメートルのオーダーとなるように選択される。チップ自体は好ましくは原子的に鋭く、電子の放出を容易にする。図示した実施の形態では、ナノチップのアスペクト比は約４０である。図４およびその後の説明で概略を示した技術を用いると、半径が典型的には１０ｎｍのオーダーのナノチップを作製することができる。チップ間の間隔１２２は転位密度により変化するが、ナノチップ間で１μｍの間隔が達成されている。
【００１５】
ナノチップの導電率が増加すると、ナノチップから電子を放出するのに必要とされる電場が減少する。導電性の高いナノチップは、高ドープ半導体、典型的には半導体導電率を増加させるためのＮ−型ドーパントからナノチップを作製することにより達成することができる。例えば、ＧａＮからナノチップを作製する場合、ＧａＮには１０^１９原子／ｃｍ^３などのレベルで珪素を多くドープしてもよい。ナノチップの導電率を増大させる他の方法は半導体から形成されたナノチップを金属、好ましくはストロンチウムやセシウムなどの仕事関数の低い金属でコートするものである。金属コーティングは第１の絶縁（ｃｏｎｆｏｒｍａｌ）誘電体層の析出前にスパッタリングや蒸着などの方法により適用することができる。
【００１６】
ディスプレイシステムでは、導体層１３６は典型的にはナノチップの近傍に形成される。導体層１３６により発生した電場は電子の放出を容易にする。ディスプレイシステムでは、ディスプレイ上の各画素は個々にアドレスされイメージが形成される必要がある。そのようなアドレシング（ａｄｄｒｅｓｓｉｎｇ）を達成する１つの方法は、共通の全てのナノチップをアドレスし、導体層１３６をセグメント化し個々の画素をアドレスするものである。その代わりに、電子を加速する導体層１３６を連続させ、図５に示す様にナノチップを固まりでアドレスすることができる。図５はＦＥＤの底部、ナノチップを示したものである。ナノチップの各クラスターは画素５０４、５０８、５１２などの画素に対応する。アドレス可能なクラスターを作製する１つの方法は、隣接するウエルから分離されたエピタキシャル成長させたｐ−ｎ接合ウエル上にナノチップを成長させるものである。特別なウエル上のナノチップはその後１つの画素に対応する１つのクラスターを形成する。各クラスターの電気的な絶縁はエッチングまたはイオン注入によりウエル間に高い抵抗障壁５１６を作製する技術を含む様々な技術により達成してもよい。各ウエルはそれぞれマトリクスアドレシングスキームで駆動回路５２０により活性化させることができる。ＧａＮ中で形成した１以上のトランジスタを用いるとアドレシングが可能である。
【００１７】
エッチング後、酸化物層などの第１の誘電絶縁体１２６をエッチした半導体材料１０４上に析出させる。第１の絶縁層の成長速度は非常に低く維持され、誘電体とナノチップの鋭い縁との間に空隙が形成されないようにされる。第１の正角誘電体１２６の厚さは典型的にはコンマ何μｍであり、ナノチップ１１６の高さよりずっと少ないが、ＧａＮの表面を完全に覆うのに十分な厚さである。第１の正角誘電体層１２６を析出させた後、誘電体の成長速度を増大させて、製造時間を減少させ、さらに絶縁材料を追加して第２の誘電体層１３０を形成してもよい。第２の誘電体層１３０は絶縁層であっても絶縁でない層であってもよい。第２の誘電体層１３０は典型的にはナノチップ１１６の高さよりも厚く、第２の誘電体層１３０の上面１３３はそれぞれわずかに上部よりも上にあるようにされるが、これは必ずしも必要なことではない。しかしながら、好ましくは誘電体層１３０は十分薄くするべきで、各ナノチップ１１６は第２の誘電体層１３０の上面１３３の変形部１３２となるべきである。絶縁体層を形成するプロセスは細分され誘電材料の異なる成長速度を用いる２工程操作として説明されるが、１つの工程プロセスで２つの成長速度の代わりに１つの成長速度を使用してもよく、通常、装置の生産速度と製造時間とが考慮される。
【００１８】
絶縁層１３０を形成した後、薄い導体層１３６、典型的には金属を第２の絶縁体層１３０上に形成する。前述したように、導体層１３６から発生する電場を使用してナノチップからの電子の放出を支援させてもよい。
【００１９】
図３は図２の構造をさらに処理した後のＦＥＤ構造を示したものである。図３では、図２の構造が平面化され、図２の変形部１３２及び変形部上に析出された対応する金属は除去されている。変形部上の金属を除去すると、金属中に図３の開口１４０が残る。開口により絶縁体層１３０はエッチング剤に暴露される。
【００２０】
他の実施の形態では、垂直から傾いた角度での金属蒸着を用いて金属を析出させることにより平面化操作を回避してもよい。そうすると、誘電体中の局所ピークが蒸発した金属の析出を遮り、誘電体ピークの中心からちょうどはずれた金属膜内にピンホールが生じる。原則として、エッチホールを開けるには平面化工程は必要ではなく、ナノチップ上の金属内のホールが自然に形成するであろう。しかしながら、説明した技術でも望ましくない金属の凹凸が生じてしまう。
【００２１】
金属層内にナノチップと整合された開口を形成した後、等方性のエッチング剤により第２及び第１の誘電体層１３０、１２６内に空洞１４３を形成させる。別のエッチング剤を用い、必要に応じて空洞の形状を調整することがてきる。エッチングはウエットまたはドライ（プラズマ）プロセスのいずれかを使用することができる。
【００２２】
誘電体をエッチして空洞を形成させると金属層がアンダーカットされる。１つの実施の形態では、エッチされた空洞の深さは隣接するナノチップ間の平均距離よりも小さく、そのため十分な誘電体が残り金属層が支持され、金属層は誘電体に接着されたままとされる。しかしながら、空洞の深さが隣接するナノチップ間の距離より大きくなると、金属層はかなりアンダーカットされたこととなる。そのような状況では、誘電体上に金属層を支持するために追加のアンカーが必要となるかもしれない。
【００２３】
そのようなアンカーを形成する１つの方法は金属形成導電層１３６の析出前に誘電体層１２６、１３０をパターニングするものである。そのような操作では、レジスト層を誘電体層上に付着させる。エッチホールの理想的な間隔はアンカーにより支持される金属層の厚さに一部依存する。エッチングプロセスにより導電層を完全にアンダーカットしてアンカーのみを残し導電層を支持するようにした場合のみアンカーは有効であるため、導電層はアンカー間でそれ自体を支持するのに十分強固なものであるべきである。導電層１３６のために金属層を使用する場合、アンカー支持体の典型的な間隔は金属層の厚さの１０倍とすることができる。
【００２４】
エッチホールを使用して誘電体層中でアンカーホールをエッチする。アンカーホールは結晶材料、（典型的にはＧａＮ）まで延在してもよい。その後、アンカーホールをポリイミド材料などのアンカー材料、またはその後に誘電材料中に空洞を形成させるのに使用されるエッチング剤によりエッチされない他のアンカー材料で充填する。
【００２５】
アンカー材料をアンカーホール内に堆積させた後、レジスト層を取り除き金属層を析出させる。金属層はアンカー材料に結合するため、空洞がエッチされると、アンカー材料は金属層を誘電体層上で維持する。
【００２６】
導体層１３６とナノチップ１１６との間の電場によりナノチップ１１６の頂点から電子が放出される。これらの電子は各空洞１４３内、および自由空間領域１４５内に形成された移動経路１４６などの移動経路に沿って伝搬する。各移動経路１４６はナノチップ１１６の頂点から対応する空洞１４３及び自由空間１４５を通って表面１４８まで延在し、その表面で電子エネルギーが光エネルギーに変換される。図示した実施の形態では、表面１４８はガラスまたはプラスチックなどの透明な板上の発光体コートされた透明導電層１４９である。導電層１４９はある電圧で保持され、開口領域から放出された電子を引きつける電場を提供する。
【００２７】
図４はナノチップを形成する１つの方法を説明する流れ図である。ブロック４０４では、窒化ガリウム（ＧａＮ）などの典型的には六方結晶構造を有する半導体層をベース基板上に成長させる。ベース基板、上部層及び成長条件は所望の転位数に基づき選択される。最終的には、各転位を使用してマイクロチップ（ｍｉｃｒｏｔｉｐ）を作製する。ＧａＮ半導体の成長速度は転位の均一な分布が得られるように注意深く制御される。六方ＧａＮ画素の制御された成長速度を達成する１つの方法は金属有機気相エピタキシー（ＭＯＶＰＥ）を用いるものである。他の方法としては電子線エピタキシー及びハイブリッド気相エピタキシー（ＨＶＰＥ）が挙げられる。
【００２８】
高密度の転位により高密度のナノチップの形成が可能となる。ナノチップの密度が高いと、各画素が多くのナノチップを含むことができるので望ましい。１つの画素に対応する各蛍光体領域はこのように多くの異なるナノチップから電子を受ける。各画素に対応するナノチップの数が多いと１つの画素あたりの電子数の有効数及び電流が増大し、所定の電圧でより明るい画素が得られる。ナノチップの数が多いと画素間でより統計的に均一な発光が得られる。
【００２９】
現在のディスプレイシステムの画素の寸法は典型的には約１００×１００μｍである。標準スピンド（Ｓｐｉｎｄｔ）プロセスではフォトリソグラフィーを使用して、チップを成長させるためのシャドウマスクとして使用される開口をパターニングする。しかしながら、その様なフォトリソグラフィー特徴は〜１μｍに限定される。そのため、ナノチップを形成するこのプロセスでは、１平方センチメートルあたり約１０⁸ナノチップが得られるにすぎない。１００×１００μｍの画素に適用すると、１平方メートルあたり１０⁸ナノチップ（１平方μｍあたり１ナノチップ）とすると１つの画素あたり約１０，０００のナノチップが得られる。サファイヤ基板上でＧａＮをヘテロエピタキシャル成長させると、１平方センチメートルあたり１０¹⁰転位もの高い転位密度が達成される。１平方センチメートルあたり１０¹⁰転位では、１つの画素あたりのナノチップの数が約１００倍増大する。ナノチップ密度が１００倍増加すると電位電流密度が約１００倍増大し、画素間の電流変動が約１０倍減少する。説明した方法では開口規定マスク工程も必要なくなる。
【００３０】
基板上で六方結晶半導体を成長させた後、ボックス４０８で半導体をエッチする。ＫＯＨ／Ｈ₂Ｏ中でのＧａＮの光増強ウエットエッチングでは、転位の周辺の材料のエッチングは非常に遅く、転位のない材料のエッチングは非常に速いことが見出されている。１つの効果的なエッチング技術はＣ．Ｙｏｕｔｓｅｙ、Ｌ．Ｔ．Ｒｏｍａｎｏ、Ｉ Ａｄｅｓｉｄａ、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ、７３、７９７（１９９８）において説明されているプロセスで水銀ランプと低濃度ＫＯＨ溶液を使用する。エッチングの結果、基板表面に垂直な非常にアスペクト比の高い「ナノチップ」が得られる。１つの実施の形態では、ナノチップ間の間隔は約１００ｎｍである。
【００３１】
典型的には、半導体ナノチップは多量にドープされた半導体から形成されナノチップの高い導電率が維持される。その代わりに、ナノチップはブロック４１０に示されるように金属層でコートしてもよい。金属は好ましくは仕事関数の低い金属であり、比較的低い電場レベルに暴露されると電子は簡単に金属から放出される。
【００３２】
ＧａＮナノチップを形成した後、ブロック４１２に示すようにＧａＮ層上で絶縁誘電体層をゆっくり成長させる。ゆっくり成長させる正角誘電体層は酸化珪素などの多くの材料から形成してもよい。酸化物は湿式酸化、乾式酸化、スパッタリングまたは他の技術を含む多くの技術を用いて形成してもよい。誘電体の成長または析出速度は正角誘電体層とナノチップ表面との間に空隙が形成されないよう十分遅く維持される。
【００３３】
１つの実施の形態では、第１の絶縁酸化物層を析出させた後、残りの誘電体層をブロック４１６で析出させる。残りの誘電体層または「第２の」誘電体層をより高い析出速度で形成し、製造時間を短縮しても良い。残りの誘電体層内で空隙が形成される危険は減少する。成長速度の遅い正角誘電体層がナノチップの鋭い縁を滑らかにし、空隙が形成される確率が減少するからである。さらに、ナノチップは成長速度の遅い誘電体層によりすでにシールされているので、残りの誘電体層内で小さな空隙が形成されても許容される。その代わりに、第１及び第２の誘電体層全体を１つの操作で形成してもよいが、通常、絶縁層の作製全体の成長速度を遅くすることにより製造速度がいくらか損なわれたり、より速い成長速度により時折生じる空隙により故障率が増大したりする。成長速度の遅い誘電体層と残りの誘電体層とを合わせた厚さは第２の誘電体層の平らな上面が各ナノチップの上面上に存在するように十分厚いが、図２に示すようにナノチップにより上面の非平面性が得られるように十分薄い。
【００３４】
ブロック４２０では、導電層、典型的には金属を第２の誘電体層上に析出させる。１つの実施の形態では、導電層の厚さは１００ｎｍと３００ｎｍとの間である。各ナノチップにより図２に示されるように導電層１３６の対応する変形部１３２または突出領域が生じる。
【００３５】
ブロック４２４では、ウエハを平面化し導電層の各突出領域を除去する。平面化は図２の金属平面１３８の上面付近で中止するように化学機械研磨または電解研磨のいずれかを使用して達成してもよい。除去された領域により導電層内に開口が生じる。
【００３６】
ブロック４２８では、導電層内の開口の真下の誘電体の一部を除去する。誘電体を除去すると、図３の空洞１４３のような空洞が形成される。除去プロセスにより、ナノチップの上部が暴露される。ＧａＮナノチップに損害を与えずに誘電体をエッチングする１つの方法は誘電体を溶解して除去する等方性のウエットエッチング剤を用いるものである。エッチングによりモジュレーションをかけた電極に近接したフリーチップが露出する。このように、モジュレーションをかけた電極は自動的にフリーチップと「自己整合」される。
【００３７】
ブロック４３２では、図３の蛍光体コート透明導電プレート１４９が金属導電層１３６上に配置される。導電プレート１４９の蛍光体を被覆した側を導電層内のホール上に配置する。空気粒子による電子の偏向を最小に抑えるために、蛍光体コート透明導電プレートとＧａＮナノチップとの間の領域はポンピングして空気を無くし真空とし、その後その領域を密封してもよい。この領域の真空を利用すると、ナノチップから蛍光体コート透明導電プレートまで移動する電子の偏向が最小に抑えられるが、そのような真空はディスプレイ動作には必要ではない。
【００３８】
ディスプレイとして動作中、透明導電プレートには電圧がバイアスされ、導電層１３６により誘起された電場によりナノチップの端から抽出された電子が受理される。層１４９は抽出された電子を引きつける電場を誘起し、開口から電子を引き寄せる。駆動回路により導電プレートとナノチップとの間の電圧差が制御される。多くの実施の形態では、駆動回路は透明な蛍光体被覆表面と導電層１３６とを定電位に維持し、ナノチップの電圧を変動させる。
【００３９】
ナノチップから電子の放出を引き起こすのに必要な電圧はナノチップの曲率半径に大いに依存する。より不規則な表面を有するより小さなナノチップでは電場強度が集中し、より低い電圧で電子が放出される。より低い動作電圧が望ましいので、半径の小さなチップを形成することが望ましい。従来のシステムでは、チップ半径はしばしば１００ナノメートルを超え、マイクロチップから電子を放出するのに１μｍあたり大体１００−１９５ボルトの範囲の電場強度が必要とされる。この中で説明した方法を使用すると、チップ半径が１０ナノメートル未満の実験的なナノチップが形成される。
【００４０】
動作中、各ナノチップは電子源として機能する。ナノチップと導電層１３６との電圧差がしきい値を超えると、電子がマイクロチップから放出され、開口を通って蛍光体コート導電層１４９に向かって加速される。放出された電子が蛍光体コート表面と衝突すると、発光が起こる。ナノチップのアレイに印加される電圧パターンが光のパターンまたはイメージに変換され、目に見える。
【図面の簡単な説明】
【図１】 基板上に析出されたＧａＮ基板の断面図であり、得られた転位を含む。
【図２】 図３の電界効果ディスプレイを形成するために使用される形成ナノチップを含む暫定構造を示す図である。
【図３】 ＦＥＤのルミネセンス表面に向かって電子を放出するナノチップアレイを含む電界効果ディスプレイの画素の側断面図である。
【図４】 ナノチップの形成を含むＦＥＤを形成するのに使用されるプロセス工程を説明する流れ図である。
【図５】 各画素がナノチップアレイを含む画素のアレイを示す電界効果ディスプレイの底面部の断面図である。
【符号の説明】
１０４ 半導体材料、１０８ 基板、１１１ バッファ層、１１２ 転位、１２６ 第１の誘電体層、１３０ 第２の誘電体層、１３２ 変形部、１３６ 導体層、１４０ 開口、１４３ 空洞、１４６ 移動経路、１４９ 導電層。

Claims (2)

1. サファイヤ基板上に窒化ガリウムからなる結晶材料を転位が起こる様にエピタキシャル成長で形成する工程と、
   前記結晶材料をＫＯＨ／Ｈ _２ Ｏ中で光増強ウエットエッチングし各転位によりナノチップを形成する工程と、
   を含むフィールドエミッターアレイの製造方法。
2. サファイヤ基板上に窒化ガリウムからなる結晶材料を転位が起こる様にエピタキシャル成長で形成する工程と、
   前記結晶材料をＫＯＨ／Ｈ _２ Ｏ中で光増強ウエットエッチングし各転位によりナノチップを形成する工程と、
   前記結晶材料上に少なくとも１つの絶縁誘電体層を形成する工程と、
   前記絶縁誘電体上に導電層を形成する工程と、
   を含むフィールドエミッターアレイの製造方法。

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