JP4065577B2 - 分散データ処理を有する光ファイバジャイロのループ制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、光ファイバジャイロスコープにより回転速度情報を得るための方法及び装置に関する。特に、本発明は、マイクロプロセッサでジャイロを制御する方法及び関連装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
サニャック式干渉計は、一対の互いに逆方向に伝搬する光ビーム間で発生する非相反性位相差の測定によって回転を決定する計器である。この計器は、一般に、レーザ等の光源と、数個のミラーまたは光ファイバの複数ターンからなる光導波路と、ビーム分離器／結合器と、検出器と、信号処理装置とから構成されている。
【０００３】
干渉計において、ビーム分離器から到来する波は１つの光路伝いに互いに逆方向に伝搬する。光導波路は“非相反性”になっている。すなわち、光路のいかなるゆがみも互いに逆方向に伝搬するビームに影響を及ぼすが、これらのビームは、必ずしも、同時にまたは同一方向に前記摂動を経験しない。時間間隔が光導波路の光の伝搬時間と匹敵している場合、時間と共に変動する摂動は観測することができるが、“非相反性”摂動は、互いに逆方向に伝搬するビームに、異なるようにかつ伝搬方向にしたがって影響を与える。前記非相反性摂動は、２つの波が伝搬する光媒体の対称性を破壊する物理的効果によって引き起こされる。非相反性効果のうちの２つはまったく周知になっている。ファラデー効果、すなわち共線的磁気−光効果は、磁界が光学材料中の電子の選択的回転方向を作り出す時に生じるが、サニャック効果、すなわち慣性相対論的効果は、慣性フレームに対する干渉計の回転が伝搬時間の対称性を破壊する時に生じる。後者の効果は、リングジャイロスコープの動作原理として用いられる。
【０００４】
ジャイロの互いに逆方向に伝搬するビームで形成された縞すなわち干渉パターンは２つの成分、すなわち、ＤＣ成分と、ビーム間の位相差の原因に関連する（例えばコサイン関数）成分とからなることが知られている。この位相差は、例えば回転に起因する一定量の非相反性摂動を与える。縞パターンの形状の結果として、小さい位相差が測定されるべき（例えば低い回転速度の）場合は、前記位相差が位相縞パターンの最大に近く生じるので、合成されたビームの強度は前記位相差に対して感度が悪くなる。さらに、合成ビームの強度は回転の検知または方向を示すに過ぎない。
【０００５】
前述の理由のため、人為的にバイアスされた位相差は、一般に、互いに逆方向に伝搬するビームに付加される。この位相差のバイアスは、“非相反性零シフト”としても知られ、位相差の強度測定の感度を増大させる。最大感度は、ジャイロスコープの動作点を±π／２（またはその奇数倍）にシフトすることにより得られる。さらに、バイアスを＋π／２と−π／２に切り替えることにより、２つの異なる動作点が観測される。これにより、本システムは、位相差の符号化にしたがって回転方向を決定することが可能になる。
【０００６】
位相変調に加えて、干渉計出力の処理は、一般に、非相反性（サニャック）効果による位相差を補償するために負帰還メカニズムを介して付加的位相シフトを導入する“位相零化”を用いる。一般に、負帰還は、その勾配が測定されるべき回転速度に比例する位相傾斜路を発生する。実際には、零化位相シフトは電圧制約に起因して不確定的に増加できないので、その高さが０と２πラジアンの間で変化する傾斜路が用いられる。
【０００７】
グレインドージェ(Graindorge)等の米国特許第4,705,399 号には、“階段”波形を用いる、デジタルに基づく配置が開示されている。各段の高さは測定された位相差に等しく、各段の幅すなわち期間は光コイルの群遅延時間になる。概して、傾斜路の勾配は、単位時間あたりの測定された非相反性位相差に等しくなる。この方法はデジタル信号処理に匹敵し、多くの利点が生じる。位相変調は、信号処理装置で提供される同期によりデジタル傾斜路に直接加えることができる（合成された）信号は、最終的に、光ファイバコイル内に位置する位相変調器を制御する。
【０００８】
したがって、光ファイバジャイロスコープの動作は、上記に説明した、持続するバイアスによる変調（及び関連する復調）を含む多数の機能の実行を要する。すなわち、前記作用は、一般に、少なくとも各ループ遷移時間τと同程度の頻度で実行することができる。（例えばジャイロの正確さを増すために）追加機能が望まれる場合には、前記の他の機能は、各ループ遷移時間の間前記作用の繰り返しも要求することができる。
【０００９】
“多重化３軸ジャイロ用ループ制御装置”と題するジョン ジー． マーク(John G. Mark)とダニエル エイ． タザーテス(Daniel A. Tazartes)の米国特許第5,337,143 号には、３軸ジャイロ用ループ制御装置として機能するアプリケーション特定集積回路（“ＡＳＩＣ”）が開示されている。この制御装置は、３つの変調されたジャイロのデジタル化された出力を受け入れ、各々に関連する回転を測定し、それらの出力をデジタル的に処理し、ジャイロ位相変調器を駆動するためのアナログ信号を提供する。ループ制御装置の動作はマイクロプロセッサにより命令される。
【００１０】
それ自体としては、いろいろなタイプの変調（例えば、ランダム、疑似ランダム、直交、決定論的）をマイクロプロセッサから入力することができ、マイクロプロセッサの計算能力はシステムパラメータを更新するのに利用できるという、ある程度のフレキシビリティが達せられる。しかし、このループ制御装置は本質的に自らはプログラマブルではない。その結果、ループ制御装置は、関連マイクロプロセッサの速度とそれ自身のフレキシビリティの両方により制限される。したがって、ループ制御装置は、本質的に、ジャイロ変調、速度情報の復調、位相零化傾斜路の発生、位相零化に用いられる速度データの出力、傾斜路のリセット等の“基本的”ループ制御装置機能に限られる動作の範囲内に制約される。
【００１１】
当然ながら、ジャイロは、（直線性と２πの正確な段階傾斜路ロールオーバーを保証するため）角速度と位相変調器スケールファクター制御を測定できるべきであるのが絶対的に必須である。他の特徴、例えば（広帯域応答のための）ループゲイン制御や（ノイズをできるだけ少なくするための）オフセット制御は、必須ではないが非常に望ましい追加能力である。
【００１２】
短時間内に多くの計算を実行するマイクロプロセッサの能力は、マイクロプロセッサをベースとしたループ制御装置を思いつかせるが、上記に説明したような光ファイバジャイロシステムの処理条件に関する従来のマイクロプロセッサの比較的限られた能力は、ループ制御装置設計がマイクロプロセッサ利用を注意深く規定することを要求する。その結果、マイクロプロセッサをベースとしたループ制御装置の設計は、多くの有効なシステム特徴及び能力の実行を差し控えさせた。
【００１３】
【課題を解決するための手段】
本発明は従来技術の前記及び他の欠点に取り組み、第１の態様において、ループ遷移時間τの間に発生する光ファイバジャイロの出力を受信し、それに応答して複数のジャイロ機能を得るループ制御装置を提供する。前記装置は、ジャイロの出力を受信するためのジャイロ処理装置を含む。フィールド プログラマブルゲートアレイは各ループ遷移時間の間符号化された値を発生する。補助処理装置は予め定められたパラメータを更新し、ジャイロ処理装置は、更新されたパラメータと符号化された値を受信し、それに応じてジャイロ機能を発生するように整えられる。
【００１４】
第２の態様において、本発明は、ループ遷移時間τの間に発生する光ファイバジャイロの出力を受信し、それに応じて複数のジャイロ機能を得る装置を提供する。前記装置はジャイロ出力を受信する手段を含む。各ループ遷移時間の間に符号化された値を発生する手段が備えられる。予め定められたパラメータを更新する手段が追加的に備えられる。受信手段は、更新されたパラメータと符号化された値を受信し、それに応じてジャイロ機能を発生するように整えられる。
【００１５】
第３の態様において、本発明は、ループ遷移時間の間に複数のジャイロ機能を得る方法を提供する。本方法はジャイロの出力を受信することにより開始される。その後、この出力は、処理機能を、（ｉ）各ループ遷移時間の間の符号化された値の発生と、（ｉｉ）予め定められたパラメータの発生及び更新と、（ｉｉｉ）それらに応じたジャイロ機能の発生とに分割することにより処理される。
【００１６】
第４の態様において、本発明は、ジャイロループ遷移時間の間に複数のジャイロ機能を得る方法を提供する。前記方法はジャイロの出力を受信することにより開始される。その後、この出力はループ制御装置内で処理される。ループ制御装置は、（ｉ）ジャイロ出力を受信するジャイロ処理装置と、（ｉｉ）各ループ遷移時間の間に符号化された値を発生するフィールド プログラマブル ゲートアレイと、（ｉｉｉ）予め定められたパラメータを更新する補助処理装置とに分離される。ジャイロ処理装置は、更新されたパラメータと符号化された値を受信し、それに応じたジャイロ機能を発生するように整えられる。
【００１７】
本発明の前記及び他の特徴及び利点は、以下の詳細な説明から明らかになるだろう。説明は一組の図面を伴う。図面の数字は説明の数字に対応しており、本発明の特徴を指し、同じ数字は本明細書の同じ特徴を指している。
【００１８】
【発明の実施の形態】
図１は、本発明によるループ制御装置１０を用いる単軸光ファイバジャイロシステムの概略動作線図である。ループ制御装置１０は、並列処理能力を有するプログラマブル マイクロプロセッサに基づいている。以下よりわかるように、（補助処理装置及びフィールド プログラマブル ゲートアレイを含む）ループ制御装置内でジャイロデータの処理を効率的に配置することにより、本システムでは、ハードワイヤードまたはＡＳＩＣ回路にもっぱら基づいた制御装置を含むシステムで実現されるものより大きなフレキシビリティが得られる。処理装置の適切な選択と注意深いソフトウェア設計が十分な処理を保証する。したがって、ループ制御装置１０は、提供する変調及び復調（共に速度及びスケールファクターのためのもの）、ループ摂動及び摂動補正、ゲインエラー復調、ゼロ番目の縞へのリセットとフルレンジ（多数縞）スケールファクター復調と速度追跡、関連ジャイロシステムの実用性及び正確さの非常な増大を提供しながら、１つのループ遷移時間τ内でサンプリング及びループ閉を実行することができる。
【００１９】
コヒーレント光源（図示しない）は出力ビームをジャイロ１４に供給する。ジャイロ１４は、光ファイバからなるコイルと、出力ビームを該コイル内を互いに逆方向に伝搬する一対のビームに分割する関連結合器（図示しない）とを含む。ジャイロ１４からの干渉計出力ビームは光検出器１５で受信され、その光エネルギーは対応する電気信号に変換される。上記に説明した光位相変調は、多機能集積光チップ（ＭＩＯＣ）２６内にあるような電子−光位相変調器により、ジャイロ１４のファイバコイル内に互いに逆方向に伝搬するビームに加えられる。位相変調は、一般に、電界にさらされた、特別にドープされたLiNbO₃導波路で形成される。
【００２０】
検出器１５からのアナログ電気信号出力は前置増幅器１６に印加され、前置増幅器１６の出力はフィルタ１８に印加される。フィルタ１８の出力はアナログ／デジタル変換器２０を駆動し、アナログ／デジタル変換器２０はろ波されたアナログ信号をデジタル化して、ループ制御装置１０に印加するためのデジタルデータビット波形を発生する。
【００２１】
ループ制御装置１０は、変換器２０よりデジタル波形出力を受け入れ、それに応じて、ジャイロ１４の検出軸に関する回転量と、後続のループ遷移時間τの間に変調及び位相零化に用いられるデジタル制御信号（ＭＩＯＣ２６に印加される）とを発生する。ループ制御装置１０のデジタル出力は、デジタル／アナログ変換器２２に印加され、その対応するアナログ出力はドライバ２４に印加され、その出力はＭＩＯＣ２６を駆動する。
【００２２】
Ｉ．ループ制御装置の基本構成
図２は、ループ制御装置１０の機能構成要素の協動配置を示すブロック図である。前に説明したように、制御装置１０の構成は、光ファイバジャイロ関連の並列命令を実行することができるジャイロ処理装置３２の関連能力を最大限利用するように設計されている。すなわち、ジャイロ処理装置３２は、付属補助処理装置３４（遅く変化するパラメータのみを処理する）及びフィールド プログラマブル ゲートアレイ（ＦＰＧＡ）３６と共に、ハードワイヤード ループ制御装置では提供されない動作上の利点を実現するように配置される。補助処理装置３４は、ジャイロ制御に関連していない多数の機能を実行するシステム処理装置を含むことができる。このシステムは本発明にしたがって配置され、各ループ遷移時間τ内に多数のジャイロ機能を実行または命令するのに必要な計算を終了することができ、今日のハードワイヤードまたはＡＳＩＣシステムを用いることが可能なものより優れたフレキシビリティを有する。
【００２３】
ジャイロループ制御装置の時間的見積りは、計算速度に関して非常に厳しくすることができる。例えば、１ｋｍジャイロでは、約５マイクロ秒のループ遷移時間（τ）を有する。例として、処理装置３２は、２０ＭＨｚ命令速度に導く４０ＭＨｚ速度でクロックされ、遷移時間あたり約１００の命令を実行することができると仮定する。従来の慣性航法システムでは３つのジャイロを制御するため、これは軸あたりわずか３３の命令を出す。本発明では、補助処理装置３４へのいくつかの計算（すなわち、本質的に、各τを完了する必要がないもの）のオフローディングと、内部アルゴリズムが効率的動作のルールを犯さないようにするジャイロ処理装置３２のデータ処理構成の注意深い設計との組み合わせにおけるＦＰＧＡ３６によるいくつかの入力の発生とを含む効率的配置を提供することによって、上記に説明した多くの基本的及び“選択的”制御機能を１つのループ遷移時間τ内に遂行することができる。
【００２４】
実際には、本発明のシステム構成を用いることにより、ジャイロ処理装置３２は、以下の図５のフローチャートに関して説明される機能を遂行するためにわずか２１の連続的計算サイクルを必要とする。４０ＭＨｚ入力クロックと２０ＭＨｚ命令クロックを有し、本発明による並列命令が可能な処理装置を用いて、この数の命令を、ジャイロ軸あたり１マイクロ秒より少ない時間内で実行することができる。したがって、３軸の連続処理を可能にするために多重化されたデータを伴う図１の単軸システムに本質的に基づいた３軸システムに関して、３つの直交軸に必要な計算は、上記説明されて得られた３．５マイクロ秒時間内に完了することができる。
【００２５】
図２に戻り、ループ制御装置の構成要素は２つのデータバスを介して相互接続される。第１のデータバス３８は、ＦＰＧＡ３６で発生する多数のパラメータ（以下に説明される）をジャイロ処理装置３２に送る。また、ＦＰＧＡ３６は、ジャイロ処理装置３２からの入力（以下に説明される）を受け取り、第２のデータバス４０を介して補助処理装置３４に送るバッファとしても働く。次に、第２のデータバス４０は、補助処理装置３４内で発生する更新されたパラメータを受け取る。前記パラメータはＦＰＧＡ３６内でバッファされ、次いで、第１のデータバス３８を介してジャイロ処理装置３２に送られる。補助処理装置３４はシステム処理装置を含むことができ、したがって、処理装置３２と対照的に光ファイバジャイロの制御の専用にする必要はない。
【００２６】
ＦＰＧＡはプログラマブル集積チップからなり、その論理設計は以下に説明される。補助処理装置３４は、好適には既知のマイクロプロセッサ、例えば、テキサス州、ダラスのテキサス インストルメンツ社から市販されているＴＭＳ ３２０Ｃ２６からなる。図２に示されるようなループ制御装置１０の配置において、補助処理装置３４は、２ｋＨｚより大きくない速度で更新することが必要なデータ（ジャイロパラメータを含む）を提供するために用いられる。これは、ジャイロ処理装置３２の４０ＭＨｚクロック及び１ｋｍジャイロのためにτあたり５マイクロ秒の概算時間予算と対比されるべきである。前の数字の例は、実際の動作及び設計必要条件を表わしているが、これらは例示のためだけに提供されていることがわかるだろう。ジャイロシステムの計算時間予算は、ループ遷移時間τの変動（例えば、ジャイロファイバコイルの長さの変動に起因する）や、選択的ジャイロ制御機能の追加もしくは削除に従って変化するので、ループ制御装置１０の構成要素間の他の機能割当てを行なうことができることがわかる。
【００２７】
ジャイロ処理装置３２は、以下に詳細に説明され、効率的動作のために配置またはプログラムされ、それにより、各ループ遷移時間の間に実行することができるジャイロ機能の数が増大する。処理装置３２の効率は、大部分、すべてのいわゆる検査及び分岐命令の削除に基づいている。ループ制御装置の機能及び構成は、本質的に、検査及び分岐命令に役に立つ多くの“選択”決定を含むことは、技術上良く理解されている。例えば、米国特許第5,337,143 号を参照されたい。前記命令は、処理装置の情報ルートの流れを妨げるすなわち停止させる論理分岐を作り出す。これは、このような命令の“実行”サイクルが完了するまで、メモリ内の関連アドレスが不明であるということになる。これは、検査及び分岐命令にあてられたサイクルの間の他の命令の部分の同時実行を防止する。処理装置の情報ルートは、一般に、さらに実行されるべきであった多数の命令を含む。分岐に出会うことにより、情報ルートは適切なプログラムで再ロードしなければならない。
【００２８】
これが起きると、初期内容は失われ、処理の遅延が引き起こされる。要するに、各検査及び分岐命令は処理装置に直列方式の実行を強いる。本発明の構成は、ジャイロ処理装置３２、補助処理装置３４及びＦＰＧＡ３６を含み、同等の命令を、パラメータと＋１または−１の乗算に置換することを可能にし、この乗算は他の命令とのパイプラインの“共有”を可能にする。
【００２９】
後でわかるように、ループ制御装置１０の分散構成の注意深い設計により、ジャイロ処理装置３２で遷移時間τあたり（軸あたり）に実行される２１命令のうちの１１命令は“並列に”実行することができる。したがって、各ループ遷移時間の間に軸あたり合計３２の作業を実行することができる。（注：同時作業の各々の１１計算サイクルは２２作業を生じる。単独作業の１０サイクルを追加すると合計３２の作業になる。）検査及び分岐状態を避けるために乗算を用いる設計と並列命令の使用との組み合わせは、必要とされる命令サイクルの数を大いに減少させる。例えば、前述の技術の恩恵なしに単に一次速度ループを実行するのに必要なサイクロ数は１８乃至２２になるだろう。スケールファクターループは１０乃至１１作業の追加を要するだろう。後でわかるように、ジャイロ処理装置３２による前記ループの各々の実行は遷移時間ごとに３軸すべてのこれらの必須の機能の両方をランさせるのを可能にする論理的検査及び分岐を乗算作業に置換することを含む。これは、これらの機能の両方の実行と、さらに、速度ループのみに通常必要されるものより少ない計算サイクルを消費しながらＤＣオフセットやゲイン制御ループ等の他の有効な機能の実行を可能にする。
【００３０】
分散ループ制御装置１０を構成する３つの全構成要素は、上記に説明したジャイロ処理装置３２の設計効率を達成するために必要とされる。前述のように、処理装置３２におけるパラメータと±１の乗算は、計算的にむだな“選択”または“検査及び分岐”作業と同等の機能を提供する。ＦＰＧＡ３６は、ジャイロ処理装置３２における選択作業を乗算に置換するのを可能にする±１値（変調信号入力の場合には、±π値）の３２ビットデジタルワードの色々なストリームを発生する。説明の結果として、参照は、時折、色々な信号の情報内容の記述の頭辞語及び略語に対して行なわれる。前記頭辞語及び略語は、太文字で示されると、ジャイロ処理装置３２や補助処理装置３４で前記情報を３２ビットワードに符号化することを表わしていることが理解されるだろう。
【００３１】
ＩＩ．フィールド プログラマブル ゲートアレイ（ＦＰＧＡ）
図３はＦＰＧＡ３６の概略図である。ＦＰＧＡ３６は、図示のように、一般に、各ループ遷移時間τごとに新たに処理装置３２に供給しなければならない変数を発生する論理部４２と、補助処理装置３４内の動作のためにジャイロ処理装置３２と補助処理装置３４間で必要なやり取りを提供し、それにより、色々ないわゆる“遅い”パラメータ（すなわち、値がτごとに調整されないパラメータ）が更新されるバッファ部４４とに仕切られる。ＦＰＧＡ３６で発生する変数と補助処理装置３４で更新されるパラメータは、ジャイロ処理装置３２内で乗算され、検査及び分岐作業と置換されることがわかる。したがって、上記に説明した計算効率の利点を得るためのジャイロ処理装置３２の能力になるループ制御装置１０の分散構成となる。
【００３２】
ＩＩ．Ａ．ＦＰＧＡの論理部
ＦＰＧＡ３６の論理部４２を参照すると、発振器４６はシーケンス発生器４８及び５０をクロックする。シーケンス発生器４８及び５０は各々、発振器４６からのクロックパルスの到来に基づいてシーケンス発生器から出力される各々独立したレベルを有する一連の“ハイ”及び“ロー”電圧レベルからなるストリームを提供する。
【００３３】
シーケンス発生器４８は、決定論的、ランダムまたは疑似ランダムのどれか選ばれたタイプの変調により、決定論的またはランダムシーケンスのいずれかを記憶することができる。シーケンス発生器４８の出力は変換器論理モジュール５２に印加され、変調器論理モジュール５２は、受け取った値を変形し、１対１マッピングで±π／２の対応するデジタル表現に変換する。±π／２の値に相当するデジタルワードは変調信号ＭＯＤとしてジャイロ処理装置３２に入力される。ＭＯＤ入力と、ジャイロ処理装置３２の計算情報ルートとの関係は、ジャイロ処理装置３２の作業の計算シーケンスのチャートである図４から明らかになる。ジャイロ処理装置３２の機能の計算の“合理化”は、“オフロードされた”変数とパラメータ結果の発生及び更新の説明のような図４のチャートの継続的言及より明らかになるだろう。
【００３４】
図３に戻り、シーケンス発生器４８の出力は３τ遅延５４にも印加される。これは、アナログ／デジタル変換器２０を介してジャイロから受信したデータが“ＭＯＤ”信号の印加に対応する時間に、シーケンス発生器４８の出力を効果的に遅延させる。この遅延は、計算と、アナログ／デジタル変換器２０及びデジタル／アナログ変換器２２の変換時間に起因する。３τの遅延が特定のハードウェア構成のために説明されているが、他の遅延も可能である。シーケンス発生器４８からの遅延された出力は変換器論理モジュール５６に印加される。変換器論理モジュール５６は、シーケンス発生器４８からのハイ及びロー電圧レベルのストリームを、±１の３２ビット表現からなる対応する一連のワードにマップするように整えられる。ＦＰＧＡ３６を参照すると、前記一連の±１値は、前のループ遷移時間の間の±π／２（ＭＯＤ）に相当するデジタルワードに関連し、一次復調符号（“ＰＤＳ”）を定義する。
【００３５】
第２のシーケンス発生器５０は、変換器論理モジュール５８に印加されるロー及びハイ電圧値の他のシーケンス（決定論的、ランダムまたは疑似ランダム）を提供する。変換器論理モジュール５８で、この電圧シーケンスは、対応する一連の±１の３２ビットワード表現にマップされる。発生器５０の出力、すなわち信号ＰＴＢＳ（“摂動符号”）はジャイロループへ摂動を印加するために用いられる。後でわかるように、前記摂動は、ループゲイン（以下のＡＧＣ信号を参照）を測定かつ調整するのに用いられる。ＰＴＢＳ信号、すなわち±１に相当するデジタルワードは、後で、ジャイロ処理装置３２の情報ルート内で以下に説明するパラメータと乗算され、検査及び分岐作業を並列処理に適するものに変形する。
【００３６】
シーケンス発生器５０の出力は遅延６０に印加される。次いで、シーケンス発生器４８及び５０の遅延出力はイクスクルーシブ オア ゲート６２で合成され、次いで、前記ゲートの出力は変換器論理モジュール６４に印加される。変換器論理モジュール６４は、イクスクルーシブ オア ゲート６２から生じるロー及びハイ値のストリームを±１を表わす３２ビットワードからなる対応するストリームに変換し、該ストリームは摂動補正符号信号（“ＰＣＳ”）としてジャイロ処理装置３２に印加される。ＰＣＳ信号は、その結果生じるジャイロ出力信号から前のループ遷移の間に挿入されたループ摂動に起因するエラーを取り除くために用いられる。また、ＰＴＢＳ信号の場合のように、ＰＣＳ信号は、以下に説明され摂動補償パラメータ（“ＤＣＯＭＰ”）と乗算され、並列処理に適する乗算ステップが検査及び分岐と置換される。
【００３７】
ＦＰＧＡ３６は、処理装置にとっては実行が過度に難しいがエレクトロニクスにとっては非常に容易な機能を実行する。エレクトロニクスは１ビットを処理することがあるので、ランダムなビットの発生とそれらの±１または（±π／２に相当する）±２³⁰への変換は簡単なタスクである。１ビットの記憶（遅延用）及び乗算は同様に平凡である。対照的な、処理装置は、一般に、一度に３２ビットワードずつ処理できるだけである。１ビットに基づく作業を実行するためには、多数の巧妙な複雑な作業を必要とする。２つのランダムなビットの発生は、処理装置３２で実行される場合には１０計算サイクルを消費する。３軸ジャイロでは３０サイクルが消費されるだろう。ビットの遅延及び変換は、軸あたりジャイロ処理装置３２の他の６サイクルを消費する。これは、３つのジャイロ軸あたり他の１８サイクルに等しい。したがって、これらのタスクからジャイロ処理装置３２のパイプラインを自由にすることにより、合計４８の処理装置計算サイクルを保護することができる。ＦＰＧＡ３６で実行される場合、必要な作業は、ジャイロ処理装置３２の２計算サイクルに等価な１００ｎｓ内で完了することができる。
【００３８】
ＩＩ．Ｂ．ＦＰＧＡのバッファ部，補助処理装置
次に、ＦＰＧＡ３６のバッファ部４４を参照すると、Ｎ分周カウンタ６６は発振器の出力を受け取って分周し、バッファ部４４の入力バッファ６８及び出力バッファ７０を共にクロックする同期した２ｋＨｚ信号を提供する。バッファ６８及び７０は、ジャイロ処理装置３２と補助処理装置３４の間で色々な“遅い”パラメータ（すなわち、遷移時間τごとに更新する必要がないパラメータ）を送るのに役立つ。計算され、補助処理装置３４で更新される色々なパラメータの各々の重要性は、以下のジャイロ処理装置３２で実行される機能の説明から明らかになるだろう。また、参照は、ループ制御装置１０内の処理の分散が、ループ制御装置１０の能力を増す並列作業をどのように許すかについての一例として、以下のジャイロ処理装置３２の計算作業のチャートに対して行なうことができる。
【００３９】
入力バッファ６８は受け入れて補助処理装置３４に出力するが、出力バッファ７０は受け入れて、初期値または更新された値を送り、ジャイロ処理装置３２に以下のパラメータの値に相当する３２ビット デジタルワードを送る。
【００４０】
デジタルワード パラメータの機能
１．ＰＥＲＴ ループのアナログゲインを観測するための摂動入力
２．ＤＣＯＭＰ ループへの摂動入力の影響を補償するための値
３．ＡＤＯＦＦ ジャイロから受信される出力のＤＣオフセット
４．ＯＩＮＴ ＡＤＯＦＦエラーを計算するためにジャイロ処理装置で得られ
る値
５．ＰＭＳＦ デジタル／アナログ変換器が位相変調器を駆動するために２π
の位相に変換する（“位相変調器スケールファクター”）値
６．ＳＩＮＴ ＰＭＳＦエラーを計算するためにジャイロ処理装置よ得られる
値
７．ＡＧＣ アナログゲインエラーを計算するためにジャイロ処理装置より
得られる値
８．Δθ ジャイロがτの間に回転した角度値
９．ＭＡＳＫ 一次積分器がゼロにリセットされているか否かを決定する値
１０．ＰＩＮＴ 現在の角速度に対応する一次積分器の値
【００４１】
補助処理装置３４は、上記の表に記載されたパラメータ“４”及び“６”を用いてパラメータ“３”及び“５”を決定する。いくつかのパラメータ、例えば“１”及び“９”は更新の必要がない。ＰＭＳＦ値は、スケールファクター エラー値ＳＩＮＴに応じて補助処理装置３４で決定、調整される。補助処理装置３４によるパラメータの更新に用いられるさまざまな関係は、当業者により知られかつ理解されている周知の物理的原理に依っている。
【００４２】
ＩＩＩ．ジャイロ処理装置情報ルート
図４（Ａ）は、ジャイロ処理装置３２の機能を実行する計算作業のプログラムされたシーケンスのチャートであり、図４（Ｂ）の波形７２はジャイロ処理装置３２の内部クロックを示す。図４（Ａ）の計算シーケンスを図４（Ｂ）のクロックと合わせることにより、各ループ遷移の間に軸あたり合計２１の計算サイクルが必要であることがわかる。（図４（Ｂ）の計算シーケンスにより達成されるジャイロ処理装置の作業の完全な説明は、以下の図５を参照して提供される。）
【００４３】
１つの実行できるループ遷移時間τ内での、多数の“選択的”機能を含む、３軸ジャイロの全ジャイロ処理装置機能の実行は、ジャイロ処理装置３２内で並列作業を実行する能力をあてにしている。これは、分散処理作業と、計算的にむだな機能の削除との組み合わせにより達成される。もちろん、これは、さもなければ必要なジャイロ計算において要求される各検査及び分岐機能を乗算作業に置換することを指している。前述のように、乗算機能は、ジャイロ処理装置３２のパイプラインの“妨げ”を除去して、他の作業と並列に実行することができる。
【００４４】
データ処理の分散と、検査及び分岐機能の削除は、図４（Ａ）の計算のチャートから観察することができる。“オフローディング”すなわち計算の分散は、それらの出所でジャイロ処理装置３２で用いられる変数を付けてこの図に示されている。したがって、変数（例えば“ＤＣＯＭＰ”）の隣のかっこ内の“３４”は、変数がジャイロ処理装置３２よりむしろ補助処理装置３４で更新されたことを示し、変数（例えば“ＰＴＢＳ”）の隣のかっこ内の“３６”は、変数がフィールド プログラマブル ゲートアレイ３６内で発生したことを示す。乗算作業の置換による検査及び分岐ルーチンの削除は、文字“Ａ”乃至“Ｅ”で示されている。これらの場合の各々において、コストのかかる検査及び分岐は、ジャイロ処理装置３２の計算のパイプラインの負担から除かれる。
【００４５】
波形７２の下のかっこ内の一連の数字は、ジャイロ処理装置３２の各計算サイクルの間に実行される作業数を示す。図からわかるように、第１、第４、第５、第８、第１０乃至第１２、第１４、第１６、第１７及び第２１サイクルの間に２つの（並列）作業が実行される。さもなければ、各計算サイクルの間に１つの作業が実行され、ジャイロ軸あたりループ遷移時間τあたり合計３２の作業が生じる。ジャイロ処理装置３２の１作業（ＣＡＲＲＹの±１への変換）は完了するのに２つの計算サイクルを要することに注目すべきである。
【００４６】
図４（Ａ）を見ると、ジャイロ処理装置３２の情報ルートは、ＦＰＧＡ３６及び補助処理装置３４の中での計算タスクの分散により多くの計算が自由になることがわかる。（ＦＰＧＡ３６及び補助処理装置３４で与えられる値のいくつかは、ジャイロ処理装置３２の内部メモリに記憶されるが、他の値は記憶されない。これは、“ＲＥＡＤ”作業がいくつかの値を入力するが他の値を入力しないために必要であることを考慮している。
【００４７】
ＩＶ．ジャイロ処理装置の機能
図５は、ジャイロ処理装置３２の機能を示す線図である。前述したように、処理装置３２は、例えば、各々テキサス州ダラスのテキサス インストルメンツ社から市販されている３２ビットデジタル信号処理装置である３２ビットＴＭＳ ３２０Ｃ３０または３２０Ｃ３１からなる。ジャイロ処理装置３２は、従来のループ制御装置では見出されなかった多くの効果的な機能を提供することが以下の説明からわかる。これは、上記に説明したような作業の分散の結果として起こる。前記分散は、ジャイロ処理装置３２の計算の合計２１サイクルへの“圧縮”を促進する。前記圧縮は、各ループ遷移時間τの間に以下に説明される機能の各々を実行する能力を与える。
【００４８】
以下に説明される作業は、もし他の点で言及しなければ、３２ビットワードからなるデータと仮定する。しかしながら、ジャイロ処理装置３２は他のビット長に容易に適応可能である。一般的な法則として、ワード長の減少は精度に悪影響を与えることに注意されたい。反対に、ワード長の増加はいくつかの例において精度を改善することができる。また、以下の説明を通して、参照は、ＦＰＧＡ３６及び補助処理装置３４で処理される変数及びパラメータを、ジャイロ処理装置３２で実行される機能に関連させるために、前図、図３及び図４に対して行うことができる。図４の参照により、ジャイロ処理装置３２の多数の機能は処理装置のパイプラインに関連させることができる。これは、ジャイロ処理装置３２の多数の機能が各ループ遷移時間τ内に容易に圧縮される仕方の認識を与える。
【００４９】
ＩＶ．Ａ．オフセット補正
ジャイロ処理装置３２は、各ループ遷移時間τの間にアナログ／デジタル変換器２０から、ジャイロ１４の出力の強度を表わすデジタルワードを入力として受け取る。この値は、アナログ／デジタル変換器２０による処理から生じるＤＣオフセットまたはエラー（ＡＤＯＦＦ）が７６で補正される。前述のように、ＤＣオフセット値は、ＦＰＧＡ３６によるバッファリング後、補助処理装置３４で計算されそれからダウンロードされる。補助処理装置３４は、以下に説明されるジャイロ処理装置３２のパイプライン内で計算される変数（“ＯＩＮＴ”）の値の変化に応じてＤＣオフセット値を定期的に更新する。
【００５０】
ＩＶ．Ｂ．摂動補正及びゲインエラー検出
ＤＣオフセットが補正されたジャイロ１４の出力は７８に印加され、そこで、前の遷移時間の間に注入されたわずかなディザまたは摂動値が補正される。７８に印加される摂動補正値は、前述のように初期化において補助処理装置３４からダウンロードされる一定摂動値、ＤＣＯＭＰと＋１または−１を８０で乗算することにより発生する。±１値は、ＦＰＧＡ３４で発生して３遷移時間（ｔ−３τ）前（ＰＥＲＴ）に印加された摂動またはディザから得られる摂動補正符号ＰＣＳに相当する。この符号は、ループゲインの測定のためにジャイロに印加される摂動（ＰＴＢＳ）の極性を決定する、予め決められた擬似ランダムまたはランダムシーケンスから選択される。ＦＰＧＡ３６に関して説明したように、摂動補正符号ＰＣＳは、遅延された変調符号（ＭＯＤ）掛ける摂動符号ＰＴＢＳの、遅延された変形である。摂動補正符号（ＰＣＳ）及び摂動補正値（ＤＣＯＭＰ）は７８における加算に先立って８０で乗算される。乗算８０は、ジャイロ処理装置３２のパイプラインのこの地点で検査及び分岐の必要性に取って代わる。（この作業は計算サイクル“３”の間に起こることに注意されたい。図４参照。）
【００５１】
図５に戻ると、ＤＣオフセット及び摂動が補正されたジャイロ１４の出力は８２に印加され、ここで加算が行われて、ＯＩＮＴ、オフセットエラー積分値、摂動補正された値の平均を発生する。積分作業はジャイロ処理装置３６計算サイクル“７”の間に行なわれ、その結果生じる値は、補助処理装置３４内でＡＤＯＦＦを計算するためにＦＰＧＡ３６を介して送られる。内部発生するＣＡＲＲＹ機能を含む並列作業はこのサイクルの間に行なわれることに注意すべきである。
【００５２】
７６から得られるオフセット補正されたジャイロ出力は、８４で摂動補正符号ＰＣＳと乗算され、摂動信号が復調される。８６でその結果に摂動補償値ＤＣＯＭＰが加算され、正味のエラー項を形成する。正味のエラーは８８で積分され、ゲインエラー信号ＡＧＣを得る。摂動補償ＤＣＯＭＰが入力信号の摂動成分を“零化”した場合には、積分器８８の出力は一定になるだろう。さもなければ、補償されない摂動の追加量または残余量の存在はループゲインエラーの存在を示すだろう。前述のように、前置増幅器１６のゲインを調整するために、ＡＧＣがＦＰＧＡを介して補助処理装置３４に印加される。
【００５３】
Ｖ．Ｃ．角速度検出
ディザ及びオフセットが補正されたジャイロ信号は９０で、ＦＰＧＡ３６内で発生する復調符号ＰＤＳと乗算される。前述のように、ＰＤＳは前の変調（ＭＯＤ）を示す一連の±１に相当する。９０の出力は速度エラーを表わす。これは一次積分器９２で加算され、ジャイロ速度の概算値を発生する。ＦＰＧＡ３６からのＭＡＳＫ値は、“０”または“−１”のいずれかの値を有し、τごとに一次積分器９２の選択的クリアを提供し、ループ制御装置１０に縞リセット能力を与える。ジャイロ処理装置３２がゼロＭＡＳＫ（すなわち、全体的にゼロよりなる３２ビットワード）を命令すべきであった場合、一次積分器９２は、初期値にかかわらずゼロの出力を生じるＭＡＳＫ信号とのビットワイズアンド機能に従うだろう。したがって、ＭＡＳＫ機能は、初期トランジェントが消えたら一次積分器２のクリアを可能にする。一方、その他のあり得るＭＡＳＫ値は３２個の１で表わされる。この場合には、ビットワイズＡＮＤ機能がトランスペアレントになり、積分器９２のマスクされた値は初期値に等しくなるだろう。
【００５４】
一次積分器９２の出力は、９４において角度位置値の変化Δθを生じるように積分されている。Δθは、ＦＰＧＡ３６を介して補助処理装置３４に印加され、そこで、位置変化に関する多数の航行パラメータを発生させるために用いられる。さらに、９０の出力は、９６において、前のτのリセット傾斜路積分９８の間に発生するＣＡＲＲＹ信号と乗算される。９６における乗算はスケールファクター エラー復調を発生し、これは１００で積分されて、位相変調器スケールファクター エラー（信号ＳＩＮＴ）の概算値を供給する。
【００５５】
次いで、積分９２で発生する速度値を表わす３２ビットワードは、１０２で左方にシフトされ、速度概算値に影響を及ぼす、すなわち速度計算値にデジタルゲインを与える。（各々の左方へのシフトは２との有効な乗算になる。）有限なワード長のため、シフターの出力は範囲が限られる。２³²を固有な法とする動作は３２ビット動作の選択から生じる。正確に２πを表わすために左方シフト１０２の出力に２³²をセットすることにより、２πを法とする位相制御が、ジャイロ処理装置３２を制御するアルゴリズムに構築される。これは、変調器に印加される電圧の範囲を２πに等しい位相シフト範囲に制限する。その結果、クローズドループ光ファイバジャイロの当業者に知られている２π“リセット”が、スレショールド検査なしに自然かつ自動的に生じる。
【００５６】
ＩＶ．Ｄ．再バランス及び変調
１０２の出力は、角速度の存在時にジャイロをゼロに維持するための“再バランス”信号を供給する。この信号は、角速度で引き起こされるサニャック位相シフトから相殺する。この１０２の出力は、１０４において、ＦＰＧＡ３６から各τごとに出力される変調値ＭＯＤ（±π／２に対応する）と加算される。π／２変調値２³⁰は、説明したように２πの２³²表現にしたがって用いられる。（ＭＯＤに含まれる）変調の符号はτごとに変更することができる。上記に説明したように、１０４に与えられるＭＯＤ値は、ＦＰＧＡ３６で与えられるπ／２（２³⁰）の符号のシーケンスにしたがって決定論的、直交、ランダムまたはその他の特徴で表現することができる。
【００５７】
次に１０６において、摂動またはディザ値が速度プラス変調に加算される。摂動信号は、１０８において摂動値ＰＥＲＴと摂動符号ＰＴＢＳを乗算することにより発生する。図４の参照でわかるように、検査及び分岐に取って代わるこの作業は、計算サイクル“４”で行われる。第２の並列作業はこの同じサイクルの間に実行されることがわかる。
【００５８】
１０６の出力は、速度プラス変調プラス摂動を表わし、帰還及び変調を完了する。速度プラス変調プラス摂動値は、ループを閉じるために９８で積分される。９８における積分は、デジタルステップ傾斜路プラス（追加の作業が３３番目のビットのトグリングになる時は必ず発生する）ＣＡＲＲＹ信号を発生し、ＣＡＲＲＹ信号は１１０に出力される。前述のように、ＣＡＲＲＹは、９０において決定される速度エラー値と組み合わせて、スケールファクターエラーＳＩＮＴを決定するのに用いられる。２つのファクターはその組み合わせで±π／２変調と±３π／２変調とを区別する。
【００５９】
ＩＶ．Ｅ．スケールファクター補正
本発明では、ループ制御装置１０を、“調整不可能な”基準を有するデジタル／アナログ変換器２２との作業に適応させるための手段が備えられている。すなわち、デジタル／アナログ変換器２２はスケールファクター変化性のための調整を含む必要がない。前記変化性は、温度に依存することがあり、２６内の位相変調器に印加されるアナログ電圧と、ジャイロ１４内で互いに逆方向に伝搬する光波間で生じる位相シフトとの関係に影響を与える。先行技術では、９８で発生したデジタル傾斜路値のアナログ電圧への変換ファクターは、位相変調器のスケールファクターに従うアナログ領域の調整を必要とした。本発明では、固定（調整不可能な）アナログ基準を有するより高い精度（より多いビット）のデジタル／アナログ変換器を用いることができる。これは、まず１１２において傾斜路の最上位ビットを補足して、オフセットバイナリからの傾斜路の値を２の相補形式に変換することにより達成される。これは、傾斜路がゼロ（すなわちＤＣ成分がない）に関して対称的になることを保証する。
【００６０】
次いで、傾斜路を表わす３２ビットワードの最上位１６ビットが１１４で抽出され、この１６ビット表現は１１６において位相変調器スケールファクター概算値ＰＭＳＦと乗算される。１１６の出力は、２の補数形式に整えられるデジタル／アナログ変換器２２に書き込まれる。
【００６１】
ＩＶ．Ｆ．スケールファクターエラー検出
スケールファクターエラーの決定についてループを参照すると、傾斜路積分９８のＣＡＲＲＹ出力は１１８において±１に変形される。したがって、上記に説明した他の機能と対照的に、この±１値により、一次積分器９８からのＣＡＲＲＹを示す−１とその欠如を示す＋１がジャイロ処理装置３２内で発生する。
【００６２】
１１８の出力は１２０において３τだけ遅延され、次いで９６において９８からの速度エラー値と乗算される。この作業は、並列作業サイクルのサイクル“７”で起こるように図４で示され、選択または検査及び分岐機能の乗算ステップへの置換に影響を与える。９６の出力は１００において積分され、二次スケールファクターエラー積分値ＳＩＮＴを発生して補助処理装置３４に印加され、位相変調器スケールファクターＰＭＳＦを発生する。
【００６３】
以上からわかるように、本発明は、各ループ遷移時間の間の多くの有効な選択的ループ制御装置作業の実行を可能にするループ制御装置の構成を提供する。これは、ジャイロ処理装置の効率的なプログラミングを可能にするために多数の変数及びパラメータの発生及び更新を効率的に系統だてることにより達成される。本発明は非常にフレキシブルであり、多くの変調及びループディザ方式を用いる可能性を提供する。本発明の教示を用いることによって、先行技術によるループ制御装置を用いる場合には得られない、エラー制御及び精度に関する多くの利点を実現することができる。
【００６４】
本発明は目下好適な実施例に関して図示され説明されたが、それに限らない。むしろ、本発明は、付随の特許請求の範囲で定義される限りにおいてのみ制限され、その範囲内においてそれら同等物のすべてを含む。
【図面の簡単な説明】
【図１】本発明によるループ制御装置を含む単軸光ファイバジャイロシステムの概略動作線図である。
【図２】ジャイロ処理装置、フィールド プログラマブル ゲートアレイ（ＦＰＧＡ）及び補助処理装置の相互作用的配置を含む分散データ処理を組み込んだ本発明のループ制御装置のブロック図である。
【図３】ループ制御装置のＦＰＧＡの概略図である。
【図４】（Ａ）及び（Ｂ）は、それぞれループ遷移時間と対応するクロックタイミングパルスのシーケンスの間にジャイロ処理装置内で起こる計算作業のチャートである。
【図５】各ループ遷移時間内にジャイロ処理装置で実行される機能を示す線図である。

Claims (28)

1. ループ遷移時間τの間に発生する光ファイバジャイロの出力を受信し、それに応答して複数のジャイロ機能を得るループ制御装置であって、
   ａ）前記ジャイロの出力を受信するジャイロ処理装置、
   ｂ）各ループ遷移時間の間符号化された値を発生するフィールドプログラマブルゲートアレイであって、該符号化された値が、角速度の存在時にジャイロをゼロに維持する信号を生成するための変調符号値（ＭＯＤ）、速度エラーを生成するための１次変調符号値（ＰＤＳ）及び摂動信号を復調するための摂動補正符号値（ＰＣＳ）を含む、フィールドプログラマブルゲートアレイ
   ｃ）予め定められたパラメータを更新する補助処理装置、及び
   ｄ）前記更新されたパラメータ及び前記値を受信し、それらに応じて前記ジャイロ機能を発生するように整えられた前記ジャイロ処理装置
   からなるループ制御装置。
2. 請求項１記載のループ制御装置において、前記ジャイロ処理装置は少なくとも１つの予め定められたパラメータを符号化された値と関連づけてパイプラインを共有することを可能とする手段を含み、それにより、前記ジャイロ処理装置が、いわゆる検査及び分岐作業といわれる直列処理を代替する乗算を実行するループ制御装置。
3. 請求項１記載のループ制御装置において、前記フィールドプログラマブルゲートアレイは変調値列を前記符号化された値に変換するために発生する手段を含むループ制御装置。
4. 請求項３記載のループ制御装置において、さらに、前記変調値列を調整し、決定論的、ランダム及び疑似ランダム変調値列の中から１つの変調値列を得る手段を含むループ制御装置。
5. 請求項３記載のループ制御装置において、さらに、
   ａ）前記フィールドプログラマブルゲートアレイは、摂動補正符号値列を発生する手段を含み、
   ｂ）前記補助処理装置は、摂動補償値を更新する手段を含み、
   ｃ）前記関連づける手段は、前記摂動補償値と前記摂動補正符号値を乗算する手段を含むことを特徴とするループ制御装置。
6. 請求項５記載のループ制御装置において、さらに、前記補助処理装置は、ジャイロ出力ＤＣオフセット値を更新する手段を含むループ制御装置。
7. 請求項３記載のループ制御装置において、さらに、
   ａ）前記フィールド プログラマブル ゲートアレイは、摂動符号値列を発生する手段を含み、
   ｂ）前記補助処理装置は、摂動入力値を発生する手段を含み、
   ｃ）前記ジャイロ処理装置の前記関連づける手段は、前記摂動入力値と前記摂動符号値を乗算する手段を含むことを特徴とするループ制御装置。
8. ループ遷移時間τの間に発生する光ファイバジャイロの出力を受信し、それに応答して複数のジャイロ機能を得る装置であって、
   ａ）前記ジャイロの出力を受信する手段、
   ｂ）各ループ遷移時間の間符号化された値を発生する手段であって、該符号化された値が、角速度の存在時にジャイロをゼロに維持する信号を生成するための変調符号値（ＭＯＤ）、速度エラーを生成するための１次変調符号値（ＰＤＳ）及び摂動信号を復調するための摂動補正符号値（ＰＣＳ）を含む、手段、
   ｃ）予め定められたパラメータを更新する手段、及び
   ｄ）前記更新されたパラメータ及び前記値を受信し、それらに応じて前記ジャイロ機能を発生するように整えられた前記受信する手段
   からなる装置。
9. 請求項８記載の装置において、前記受信する手段は、さらに、選択された予め定められたパラメータと符号化された値を関連づける手段を含む装置。
10. 請求項８記載の装置において、前記発生する手段は、変調値列を前記符号化された値に変換するために発生する手段を含む装置。
11. 請求項１０記載の装置において、さらに、前記変調値列を調整し、決定論的、ランダム及び疑似ランダム変調値列の中から１つの変調値列を得る手段を含む装置。
12. 請求項９記載の装置において、さらに、
    ａ）前記発生する手段は摂動補正符号値を発生する手段を含み、
    ｂ）前記更新する手段は摂動補償値を更新する手段を含み、
    ｃ）前記関連づける手段は、前記摂動補償値と前記摂動補正符号値を乗算する手段を含むことを特徴とする装置。
13. 請求項１２記載の装置において、さらに、前記更新する手段は、ジャイロ出力ＤＣオフセット値を更新する手段を含む装置。
14. 請求項９記載の装置において、さらに、
    ａ）前記発生する手段は摂動符号値列を発生する手段を含み、
    ｂ）前記更新する手段は摂動入力値を発生する手段を含み、
    ｃ）前記関連づける手段は前記摂動入力値と前記摂動符号値を乗算する手段を含むことを特徴とする装置。
15. ジャイロループ遷移時間の間に複数のジャイロ機能を得るための方法であって、
    ａ）前記ジャイロの出力を受信する段階、及び
    ｂ）処理機能を、（ｉ）各ループ遷移時間の間符号化された値の発生と、（ｉｉ）予め定められたパラメータの更新と、（ｉｉｉ）それに応じた前記ジャイロ機能の発生とに分割することにより、前記出力を処理する段階
    からなり、該符号化された値が、角速度の存在時にジャイロをゼロに維持する信号を生成するための変調符号値（ＭＯＤ）、速度エラーを生成するための１次変調符号値（ＰＤＳ）及び摂動信号を復調するための摂動補正符号値（ＰＣＳ）を含む方法。
16. 請求項１５記載の方法において、さらに、少なくとも１つの予め定められたパラメータを符号化された値と関連づけ、検査及び分岐に相当する作業を実行する段階を含む方法。
17. 請求項１５記載の方法において、さらに、変調値列を前記符号化された値に変換するために発生する段階を含む方法。
18. 請求項１７記載の方法において、さらに、前記変調値列を調整し、決定論的、ランダム及び疑似ランダム変調値列の中から１つの変調値列を得る段階を含む方法。
19. 請求項１６記載の方法において、さらに、
    ａ）摂動補正符号値列を発生する段階と、
    ｂ）摂動補償値を更新する段階と、
    ｃ）前記摂動補償値と前記摂動補正符号値を乗算する段階を含む方法。
20. 請求項１９記載の方法において、さらに、ジャイロ出力ＤＣオフセット値を更新する段階を含む方法。
21. 請求項１６記載の方法において、さらに、
    ａ）摂動符号値列を発生する段階と、
    ｂ）摂動入力値を発生する段階と、
    ｃ）前記摂動入力値と前記摂動符号値を乗算する段階を含む方法。
22. ジャイロループ遷移時間の間に複数のジャイロ機能を得るための方法であって、
    ａ）前記ジャイロの出力を受信する段階、
    ｂ）前記出力をループ制御装置内で処理する段階、
    ｃ）前記ループ制御装置を、（ｉ）前記ジャイロ出力を受信するジャイロ処理装置と、（ｉｉ）各ループ遷移時間の間符号化された値を発生するフィールド プログラマブル ゲートアレイと、（ｉｉｉ）予め定められたパラメータを更新する補助処理装置とに分離する段階、及び
    ｄ）前記ジャイロ処理装置を、前記更新パラメータ及び前記値を受信し、それらに応じて前記ジャイロ機能を発生するように整える段階
    からなり、該符号化された値が、角速度の存在時にジャイロをゼロに維持する信号を生成するための変調符号値（ＭＯＤ）、速度エラーを生成するための１次変調符号値（ＰＤＳ）及び摂動信号を復調するための摂動補正符号値（ＰＣＳ）を含む方法。
23. 請求項２２記載の方法において、さらに、少なくとも１つの予め定められたパラメータを符号化された値と関連づけてパイプラインを共有することを可能とし、いわゆる検査及び分岐作業といわれる直列処理を代替する乗算を前記ジャイロ処理装置内で実行する段階を含む方法。
24. 請求項２２記載の方法において、さらに、前記フィールド プログラマブル ゲートアレイ内で変調値列を前記符号化された値に変換するために発生する段階を含む方法。
25. 請求項２４記載の方法において、さらに、前記フィールド プログラマブル ゲートアレイ内で前記変調値列を調整し、決定論的、ランダム及び疑似ランダム変調値列の中から１つの変調値列を得る段階を含む方法。
26. 請求項２３記載の方法において、さらに、
    ａ）前記フィールド プログラマブル ゲートアレイで摂動補正符号値列を発生する段階と、
    ｂ）前記補助処理装置内で摂動補償値を更新する段階と、
    ｃ）前記ジャイロ処理装置内で前記摂動補正値と前記摂動補正符号値を乗算する段階を含む方法。
27. 請求項２６記載の方法において、さらに、前記補助処理装置内でジャイロ出力ＤＣオフセット値を更新する段階を含む方法。
28. 請求項２３記載の方法において、さらに、
    ａ）前記フィールド プログラマブル ゲートアレイで摂動符号値列を発生する段階と、
    ｂ）前記補助処理装置内で摂動入力値を発生する段階と、
    ｃ）前記ジャイロ処理装置内で前記摂動入力値と前記摂動符号値を乗算する段階を含む方法。

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