JP4063010B2 - 再生装置 - Google Patents
再生装置 Download PDFInfo
- Publication number
- JP4063010B2 JP4063010B2 JP2002233792A JP2002233792A JP4063010B2 JP 4063010 B2 JP4063010 B2 JP 4063010B2 JP 2002233792 A JP2002233792 A JP 2002233792A JP 2002233792 A JP2002233792 A JP 2002233792A JP 4063010 B2 JP4063010 B2 JP 4063010B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- odd
- value
- numbered
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Optical Recording Or Reproduction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は再生装置に係り、特に光ディスク等の記録媒体から再生された、ランレングス制限符号を波形等化する波形等化回路を備えた再生装置に関する。
【０００２】
【従来の技術】
ランレングス制限符号が高密度記録された光ディスク等の記録媒体から当該ランレングス制限符号を再生する再生装置では、再生信号の波形歪を除去し、確からしい２値情報を得るため、パーシャルレスポンス（ＰＲ）等化特性を持つ波形等化回路と最尤復号（ＭＬ：maximum likelihood）を組み合わせたＰＲＭＬと呼ばれる技術を使用するものが、従来から知られている。さらに、システムクロックの周波数を下げる、若しくは相対的に回路のスピードを上げる目的で、パラレル処理するものも従来から知られている。
【０００３】
図４３はこの従来の再生装置の一例のブロック図を示す。同図において、ランレングス制限符号が高密度記録された光ディスク１５からＰＤヘッドアンプ１６で光電変換及び増幅されたランレングス制限符号（ディジタル信号）は、低域フィルタ（ＬＰＦ）１７を用いて高域（ノイズ）成分が阻止され、続いてＡ／Ｄ変換器１８を通し、必要に応じて図示しないＡＧＣ回路で振幅が一定になるように自動利得制御（ＡＧＣ）された後、リサンプリングＤＰＬＬ１９に供給される。
【０００４】
リサンプリングＤＰＬＬ１９は、自分自身のブロックの中でループが完結しているディジタルＰＬＬ回路で、Ａ／Ｄ変換器１８により固定のシステムクロックでサンプリングされている入力信号に対し、所望のビットレートでリサンプリングしたディジタルデータ（すなわち、ディジタルデータの位相０°、１８０°のうち、１８０°のリサンプリング・データ）を生成し、適応等化回路２０に供給する。
【０００５】
なお、ここでリサンプリングとは、ビットクロックのタイミングにおけるサンプリングデータを、システムクロックのタイミングでＡ／Ｄ変換したデータより間引き補間演算をして求めることをいう。このとき、データを奇数番目のデータφ３と偶数番目のデータφ４に振り分けて後述する適応等化回路２０へ出力する。適応等化回路２０は、奇数等化後データφ９と偶数等化後データφ１０を生成し、それらを復号回路３１に供給して、例えばビタビ復号させる。ＥＣＣ回路３２は、復号回路３１からの復号データ系列中の誤り訂正符号を用い、その誤り訂正符号の生成要素の符号誤りを訂正し、誤りの大幅に低減された復号データ（奇数番目データ及び偶数番目データ）を出力する。
【０００６】
図４４は図４３中の適応等化回路２０の一例のブロック図を示す。図４４に示すように、適応等化回路２０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２１ａと、このトランスバーサルフィルタ２１ａの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２２ａと、トランスバーサルフィルタ２１ａの出力信号に基づいてエラー信号ＥＲＲａを生成する仮判別回路２４ａと、エラー信号ＥＲＲａを極性反転して乗算器・ＬＰＦ２２ａに供給するインバータ（ＩＮＶ）２５ａとよりなる回路部ＥＱ１と、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ４に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２１ｂと、このトランスバーサルフィルタ２１ｂの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２２ｂと、トランスバーサルフィルタ２１の出力信号に基づいてエラー信号ＥＲＲｂを生成する仮判別回路２４ｂと、エラー信号ＥＲＲｂを極性反転して乗算器・ＬＰＦ２２ｂに供給するインバータ（ＩＮＶ）２５ｂとよりなる回路部ＥＱ２とより構成されている。上記のトランスバーサルフィルタ２１ａ、２１ｂから前述した奇数等化後データφ９、偶数等化後データφ１０が出力される。
【０００７】
入力される再生信号の最高周波数がサンプリングクロックに対して十分に低い条件においては、このような構成を行い、一つおきの符号間干渉のみに限定して除去することでも、満足な性能を得ることができる場合がある。このとき、演算処理時間を半分にすることができる。
【０００８】
さらに、光ディスクにおいては、光ヘッドのレーザーパワーなどの影響により、上下非対称性（アシンメトリ）が生ずるので、これに対応して、ビタビ複号の目標値を適応的に変化させると良い性能が得られる場合がある。図４５はこの従来の再生装置の一例のブロック図を示す。同図中、図４３と同一構成部分には同一符号を付し、その説明を省略する。
【０００９】
図４５において、適応等化回路３０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３、φ４に対してＰＲ等化特性を付与した波形等化後データφ９、φ１０を復号回路３５へ出力すると共に、リサンプリング・データφ３、φ４に基づいて演算した目標値群ＡＭａ及びＡＭｂを復号回路３５に供給している。
【００１０】
図４６は図４５中の適応等化回路３０の一例のブロック図を示し、図４４と同一構成部分には同一符号を付し、その説明を省略する。図４６において、仮判別回路２６ａからの仮判別情報ＴＤａと、ＴＶＦ２１ａからの波形等化後データφ９は、目標値演算回路２７ａに供給され、ここで目標値群ＡＭａが演算生成される。また、仮判別回路２６ｂからの仮判別情報ＴＤｂと、ＴＶＦ２１ｂからの波形等化後データφ１０は、目標値演算回路２７ｂに供給され、ここで目標値群ＡＭｂが演算生成される。
【００１１】
図４７は図４６の目標値演算回路２７ａもしくは２７ｂの一例のブロック図を示す。図４７の目標値演算回路２７（図４６の２７ａ、２７ｂ）は、ｎ個の低域フィルタ（ＬＰＦ）２７１〜２７ｎが並列に配置された構成であり、仮判別情報ＴＤａまたはＴＤｂに従い、波形等化後データφ９またはφ１０とＴＤａまたはＴＤｂとの差をそれぞれの仮判別値毎にフィルタリングしていく。
【００１２】
ＬＰＦ２７１〜２７ｎは、（）内の数字とＴＤａまたはＴＤｂの数字が一致したときだけイネーブル動作をする。このようにすることで、最尤復号（ビタビ復号）の目標値が適応的に変化するので、アシンメトリがずれても、エラーレートを低減することができる。
【００１３】
再び図４５に戻って説明するに、適応等化回路３０から出力された目標値群ＡＭａ及びＡＭｂは復号回路３５に供給される。ＰＲＭＬの基本的な考え方としては、まず、適応等化回路３０がビタビと同じ目標値に等化し、その目標値からの誤差の自乗（ブランチメトリック）を、考えられるパス（状態遷移）に対して累積加算し、その値（パスメトリック）が最も小さくなるようにパスをビタビが選択する。結果として、１つのサンプリングポイントの情報に基づいて復号するビットバイビット復号よりも、複数の情報に基づいて復号するビタビ復号の方がエラーが少なくなる。
【００１４】
適応等化回路３０から出力される波形等化後のデータφ９、φ１０は、復号回路３５内のブランチメトリック演算回路に供給され、ここで各目標値との減算が行われ、更に自乗されて、パスメトリック演算回路に供給される。パスメトリック演算回路は、ブランチメトリック演算回路の出力信号を元に、考え得るパスに対してブランチメトリックの累積を行い、パスメトリックをパスメモリ演算回路に供給する。パスメモリ演算回路では、正しいパスの結果をデータに反映させる。
【００１５】
【発明が解決しようとする課題】
しかるに、従来の再生装置は、適応回路２０、３０が図４４、図４６に示したように、タップ係数毎に存在する乗算器＋ＬＰＦ２２ａ、２２ｂの構成が複雑であり、実際、システム全体からみて、これらの回路規模は半分以上を占めている。つまり、従来の再生装置は、システムクロックの低減と回路規模削減の両立が十分ではない。
【００１６】
また、上記の従来の再生装置において、実際には、伝送系の伝送特性によって歪が生じ、正しい目標値に等化されない場合が存在する。特に光ディスクの場合、レーザーの記録・再生パワーや、記録媒体の特性によって、このような状態となる。このとき、レベルの中心（ゼロクロス付近）から離れたところにおいては、目標値から一定方向にずれる直流的なずれ、かつ、目標値からのばらつきを示す交流的なずれの双方が大きくなる可能性が高い。これは、ブランチメトリックを計算する場合にも、この直流的なずれがそのままパスメトリックに反映されるため、相対的にゼロクロス付近の情報の重み付けが下がり、正しいパスを選択できなくなる要因となる。つまり、ビタビ本来の改善効果が発揮できなくなる。
【００１７】
これをヒストグラムで示したものを図４８に示す。これは５値によるＰＲ（１，１，１，１）波形等化データ（ただし、３Ｔ系の場合）のヒストグラムを示す。同図において、横軸はレベルであり、縦軸は出現頻度である。表示からの直流的なずれ及び交流的なずれが大きいことが分かる。
【００１８】
この問題を解決する第１の方法は、適応等化回路より受け渡された目標値群の全部若しくは一部をそのままビタビの目標値として置き換えてしまう方法である。このようにすることで目標値から一定方向にずれる直流的なずれは軽減することができる。
【００１９】
上記の問題を解決する第２の方法は、適応等化回路にて、ゼロクロス付近のエラーだけに基づいて等化エラーを生成することで、等化後の信号波形を変えることである。このようにすることで、目標値からのばらつきを示す交流的なずれも小さくなる。上記の問題を解決する第３の方法は、上下非対称性に適応的に対応するため、上下の目標値の平均をとるなどの演算を行って新しい目標とすることである。
【００２０】
本発明は上記の点に鑑みなされたもので、システムクロック周波数を従来の半分に下げたことによる回路の並列処理化の増大を、軽減し得る再生装置を提供することを目的とする。
【００２１】
また、本発明の他の目的は、ゼロクロスから離れた目標値に対応する歪みを含むエラー信号を無効化し、ゼロクロス付近の確からしいエラー信号だけを有効成分として取り出すことにより、再生信号の歪が大きく、パーシャルレスポンス等化しきれない場合でも、目標値とのずれが小さく、正しくエラー信号を抽出でき、結果としてエラーレートを向上することができる再生装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明の再生装置は、記録媒体に記録されているランレングス制限符号を再生し、その再生信号をトランスバーサルフィルタを用いてパーシャルレスポンス等化した後復号する再生装置において、再生信号をサンプリングした信号、もしくはサンプリング信号をさらにリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて出力するサンプリング出力手段と、偶数番目の再生データ信号をタップ係数に基づきフィルタリングして、偶数フィルタリング後信号として出力する偶数フィルタリング手段と、奇数番目の再生データ信号をタップ係数に基づきフィルタリングして、奇数フィルタリング後信号として出力する奇数フィルタリング手段と、偶数フィルタリング後信号の仮判別値を算出し、その仮判別値と偶数フィルタリング後信号との差分値を偶数エラー信号として出力する偶数仮判別手段と、奇数フィルタリング後信号の仮判別値を算出し、その仮判別値と奇数フィルタリング後信号との差分値を奇数エラー信号として出力する奇数仮判別手段と、偶数仮判別手段の偶数エラー信号と奇数仮判別手段の奇数エラー信号の一方を、選択信号に基づいて選択して選択後エラー信号として出力するエラー信号選択手段と、偶数番目の再生データ信号と奇数番目の再生データ信号の一方を、選択信号に基づいて選択して選択後データ信号として出力するデータ信号選択手段と、選択後エラー信号と選択後データ信号に基づき、偶数フィルタリング手段及び奇数フィルタリング手段のタップ係数を選択後エラー信号が最小になるように可変制御する係数生成手段と、再生信号のデータパターンに基づき、選択信号を生成する選択信号生成手段とを有する構成としたものである。
【００２３】
この発明では、フィルタリング手段のタップ係数を可変制御する係数生成手段の時定数が大きいことに着目し、再生信号のデータパターンに基づき選択信号を生成して、偶数仮判別手段の出力エラー信号と奇数仮判別手段の出力エラー信号の一方を選択すると共に、偶数番目の再生データ信号と奇数番目の再生データ信号の一方を選択し、これら選択後のエラー信号と選択後のデータ信号に基づき、偶数フィルタリング手段及び奇数フィルタリング手段のタップ係数をエラー信号が最小になるように可変制御するようにしたため、比較的に回路規模の大きい係数生成手段を偶数フィルタリング手段と奇数フィルタリング手段に共用することができる。
【００２４】
また、上記の目的を達成するため、第２の発明の再生装置は、第１の発明における偶数仮判別手段及び奇数仮判別手段を、偶数番目の再生データ信号及び奇数番目の再生データ信号の両方に基づき、ゼロクロスポイントか否かを検出して０ポイント情報を出力する検出手段と、検出手段よりビットクロックに同期して取り出される０ポイント情報を、少なくとも連続して３つ出力する遅延回路を共通に有する構成とし、パーシャルレスポンス等化の種類を示すＰＲモード信号と、再生信号のランレングス制限符号の種類を示すＲＬＬモード信号と、遅延回路からの複数の０ポイント情報と、偶数フィルタリング後信号又は奇数フィルタリング後信号を入力として受け、ＰＲモード信号とＲＬＬモード信号で定まる状態遷移と、複数の０ポイント情報のパターンとに基づき、偶数フィルタリング後信号の仮判別値、又は奇数フィルタリング後信号の仮判別値を算出することを特徴とする。
【００２５】
また、上記の目的を達成するため、第３の発明の再生装置は、偶数フィルタリング後信号と奇数フィルタリング後信号の一方を、選択信号に基づいて選択して選択後フィルタリング後信号として出力するフィルタリング後信号選択手段と、偶数仮判別手段の仮判別値と奇数仮判別手段の仮判別値の一方を、選択信号に基づいて選択して選択後仮判別値として出力する仮判別値選択手段と、選択後フィルタリング後信号と選択後仮判別値に基づき、各仮判別値に応じて誤差成分の低周波成分を目標値として抽出する少なくとも１つ以上のフィルタを有するフィルタ手段とを有し、フィルタ手段からの目標値を定めて偶数フィルタリング後信号と奇数フィルタリング後信号を最尤復号する構成としたものである。
【００２６】
この発明では、偶数フィルタリング後信号と奇数フィルタリング後信号の一方を選択信号に基づいて選択すると共に、偶数仮判別手段の仮判別値と奇数仮判別手段の仮判別値の一方を選択信号に基づいて選択し、これら選択後のフィルタリング後信号と選択後の仮判別値に基づき、偶数フィルタリング後信号と奇数フィルタリング後信号をそれぞれ最尤復号するときに使用する目標値を共通に生成するようにできる。
【００２７】
また、上記の目的を達成するため、第４の発明の再生装置は、上記の選択信号生成手段を、偶数番目の再生データ信号と奇数番目の再生データ信号、又は偶数フィルタリング後信号と奇数フィルタリング後信号のいずれかがゼロクロスポイントを示すときに、偶数０ポイント情報を順次遅延させる偶数ゼロクロス用タップ及び奇数０ポイント情報を順次遅延させる奇数ゼロクロス用タップと、偶数ゼロクロス用タップの出力する複数の０ポイント情報と、奇数ゼロクロス用タップの出力する複数の０ポイント情報に基づき、ゼロクロスが一方に偏らないように論理制御された選択信号を発生する論理制御手段とを有することを特徴とする。
【００２８】
また、上記の目的を達成するため、第５の発明の再生装置は、サンプリング手段を、再生信号をＡ／Ｄ変換器によりシステムクロックでサンプリングして得たディジタル信号を入力信号として受け、所望のビットレートでリサンプリングした偶数番目の再生データ及び奇数番目の再生データを生成して偶数フィルタリング手段及び奇数フィルタリング手段に供給すると共に、ゼロクロスポイントか否かを検出して０ポイント情報を出力するリサンプリングＤＰＬＬにより構成したことを特徴とする。
【００２９】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる再生装置の第１の実施の形態のブロック図を示す。同図中、図４３と同一構成部分には同一符号を付し、その説明を省略する。図１において、適応等化回路４０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３、φ４に対してＰＲ等化特性を付与した波形等化後データφ９、φ１０を復号回路３６へ出力すると共に、リサンプリング・データφ３、φ４に基づいて演算した目標値群ＡＭを復号回路３６に供給する。なお、Ａ／Ｄ変換器１８を設ける位置は、リサンプリングＤＰＬＬ１９の前であればどこであってもよい。
【００３０】
ここで、リサンプリングＤＰＬＬ１９について、更に詳細に説明する。図２はリサンプリングＤＰＬＬ１９の一実施の形態のブロック図を示す。同図に示すように、リサンプリングＤＰＬＬ１９は、補間器１９１、位相検出器１９２、ループフィルタ１９３及びタイミング発生器１９４からなる一巡のフィードバックループ回路であり、補間器１９１には図１のＡ／Ｄ変換器１８からの再生ディジタル信号φ０と、タイミング発生器１９４からのデータ点位相情報とビットクロックが入力され、再生ディジタル信号φ０の位相点データのデータ値が補間により推定されて出力される。
【００３１】
補間器１９１の出力データ値であるφ１及びφ２は、リサンプリング・データとして位相検出器１９２に供給される。位相検出器１９２は図１の適応等化回路４０へ奇数再生データφ３及び偶数再生データφ４を出力する一方、位相誤差信号を生成し、ループフィルタ１９３に供給し、ここで積分させた後、タイミング発生器１９４に供給する。タイミング発生器１９４は入力されるループフィルタ１９３からのデータに基づいて、次のデータ点位相の推定を行い、このデータ点位相情報と同じく生成されたビットクロックを補間器１９１へ出力する。リサンプリングＤＰＬＬ１９から適応等化回路４０に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を図３に示す。
【００３２】
再び図１に戻って説明するに、適応等化回路４０から波形等化されて出力されたデータφ９、φ１０は復号回路３６に供給される。このとき、ビタビ復号の目標値として、適応等化回路４０の内部で演算して得られた目標値群ＡＭが復号回路３６に供給される。復号回路３６は、従来の復号回路３１と異なり、ビタビ復号の目標値が固定値ではなく、適応等化回路４０から供給される所定の処理をされた目標値群ＡＭに基づきビタビ復号を行うため、より適切な復号ができる。
【００３３】
図４は適応等化回路４０の一実施の形態のブロック図を示す。同図において、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ３に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）４１ａと、トランスバーサルフィルタ４１ａの出力信号に基づいてエラー信号ＥＲＲａを生成する仮判別回路４２ａと、エラー信号ＥＲＲａを極性反転するインバータ（ＩＮＶ）４３ａとからなるイコライザ回路部ＥＱ１と、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ４に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）４１ｂと、トランスバーサルフィルタ４１ｂの出力信号に基づいてエラー信号ＥＲＲｂを生成する仮判別回路４２ｂと、エラー信号ＥＲＲｂを極性反転するインバータ（ＩＮＶ）４３ｂとからなるイコライザＥＱ２を有する。トランスバーサルフィルタ４１ａ及び４１ｂのフィルタ係数は共通（Ｃａ１〜Ｃａ５）である。
【００３４】
更に、適応等化回路４０は、ゼロクロス検出器４４ａ及び４４ｂと、これらゼロクロス検出器４４ａ及び４４ｂの出力ゼロクロス情報ＺＺａ及びＺＺｂに基づき制御信号ＣＴＬを発生する制御信号発生器４５と、フィルタ係数Ｃａ１〜Ｃａ５を出力する乗算器及び低域フィルタ（ＬＰＦ）４７と、スイッチ４６ａ、４６ｂ、４８ａ及び４８ｂと、目標値演算回路４９を有している。
【００３５】
スイッチ４６ｂは、インバータ（ＩＮＶ）４３ａの出力エラー信号とインバータ（ＩＮＶ）４３ｂの出力エラー信号の一方を、制御信号ＣＴＬに応じて選択して新しいエラー信号として乗算器＋低域フィルタ（ＬＰＦ）４７に供給する。スイッチ４６ａは、φ３とφ４の一方を制御信号ＣＴＬに応じて選択して新しい再生データとして乗算器＋低域フィルタ（ＬＰＦ）４７に入力する。乗算器＋低域フィルタ（ＬＰＦ）４７は、これらの入力信号の関係に応じて、ＴＶＦ４１ａ及び４１ｂへ出力するフィルタ係数Ｃａ１〜Ｃａ５を可変する。
【００３６】
制御信号発生器４５は以下のようにして制御信号ＣＴＬを生成する。リサンプリングＰＬＬ１９から入力される、リサンプリング信号である奇数番目再生データφ３又は適応等化回路４０から出力される波形等化後データφ９がゼロクロス検出器４４ａに供給され、ここでゼロクロスが検出されてゼロクロス情報ＺＺａとして制御信号発生器４５に供給される。一方、リサンプリングＰＬＬ１９から入力される、リサンプリング信号である偶数番目再生データφ４又は適応等化回路４０から出力される波形等化後データφ１０がゼロクロス検出器４４ｂに供給され、ここでゼロクロスが検出されてゼロクロス情報ＺＺｂとして制御信号発生器４５に供給される。
【００３７】
図５は制御信号発生器４５の要部の一例の回路系統図を示す。同図に示すように、制御信号発生器４５は、ゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂは、それぞれ多段縦続接続されたラッチ回路４５２〜４５４と、ラッチ回路４５５〜４５７に入力される。また、これらのラッチ回路４５２〜４５７には２入力ＯＲ回路４５１により得られたゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂの論理和信号がイネーブル信号として供給されており、ゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂのいずれかがゼロクロスを示しているときに、多段ラッチ回路４５２〜４５４と、４５５〜４５７が順次情報を遅延する。多段ラッチ回路４５２〜４５４と、４５５〜４５７のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号発生器４５内の演算部は図６に示すフローチャートによって制御信号ＣＴＬを生成する。
【００３８】
図６において、ＴＺａが００００、ＴＺｂが１１１１であるか否かを判別し（ステップＳ１）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが００００、ＴＺｂが１１１１でない場合には、ＴＺａが１１１１、ＴＺｂが００００であるか否かを判別し（ステップＳ２）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが１１１１、ＴＺｂが００００でない場合には、状態を保持する。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂの接続状態を保持する制御信号を出力する。
【００３９】
再び図４に戻って説明するに、仮判別回路４２ａにより得られた仮判別情報ＴＤａと仮判別回路４２ｂにより得られた仮判別情報ＴＤｂは、制御信号ＣＴＬによって切り替わるスイッチ４８ａにより一方が選択されて新しい仮判別情報ＴＤｓとして目標値演算回路４９に供給される。同様に、波形等化後データφ９とφ１０は、制御信号ＣＴＬによって切り替わるスイッチ４８ｂにより一方が選択されて新しいフィルタリング後信号ＲＤｓとして目標値演算回蕗４９に供給される。
【００４０】
図７は目標値演算回路４９の一例のブロック図を示す。目標値演算回路４９は、ｎ個の低域フィルタ（ＬＰＦ）４９１〜４９ｎが並列に配置された構成であり、前述したスイッチ４８ａに選択された仮判別情報ＴＤｓに従い、前述したスイッチ４８ｂに選択された新しいフィルタリング信号ＲＤｓとＴＤｓとの差をそれぞれの仮判別値毎にフィルタリングしていく。
【００４１】
ＬＰＦ４９１〜４９ｎは、（）内の数字とＴＤｓの数字が一致したときだけイネーブル動作をする。このようにすることで、最尤復号（ビタビ復号）の目標値が適応的に変化するので、アシンメトリがずれても、エラーレートを低減することができる。この目標値演算回路４９は図４７に示した目標値演算回路２７（図４６の２７ａ、２７ｂ）と同じ構成であり、入出力信号が異なるだけである。
【００４２】
以上の動作により、図４に示したように、比較的に回路規模の大きい乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９を、イコライザ回路ＥＱ１及びＥＱ２に共通の一本化した構成とすることが可能となるため、従来に比べて大幅に回路規模を削減することができる。これは乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９の時定数が大きいことに着目し、時分割処理を行い、かつ、偏ったパターンに陥らないように制御信号発生器４５を設けたことによって実現されている。
【００４３】
次に、本発明再生装置における復号回路３６の具体的な実施の形態について図面と共に説明する。図８は本発明再生装置における復号回路３６の一実施の形態のブロック図を示す。同図において、適応等化回路４０より出力された波形等化後データφ９、φ１０は、各々ブランチメトリック演算回路３６１ａ、３６１ｂに入力され、それぞれのブランチメトリック（状態遷移によって示される、取り得る全ての値との差、つまりユークリッド距離を２乗したもの、若しくはそれに負の極性を付加したもの）が演算される。
【００４４】
その結果（この場合は、ブランチメトリック演算回路３６１ａより得られるbm_p3a、bm_p2a、bm_p1a、bm_0a、bm_m1a、bm_m2a、bm_m3a、及びブランチメトリック演算回路３６１ｂより得られるbm_p3b、bm_p2b、bm_p1b、bm_0b、bm_m1b、bm_m2b、bm_m3b）は、パスメトリック演算回路３６２に供給され、パスメトリック演算の過程で得られるパスメモリ制御信号（ctl1a、ctl2a、ctl3a、ctl4a、及びctl1b、ctl2b、ctl3b、ctl4b）が、パスメモリ演算回路３６３に供給される。パスメモリ演算回路３６３は、パスメモリ制御信号に基づき、復号後データφ１１、φ１２を出力する。
【００４５】
図９はブランチメトリック演算回路３６１ａ又は３６１ｂの一例のブロック図を示す。図１７（Ｃ）に示した状態遷移図の入力値をそれぞれ図９の右に示したように、aim_p3、aim_p2、aim_p1、aim_0、aim_m1、aim_m2、aim_m3に割り当てたとすると、入力された信号とそれぞれの値を減算器３７１〜３７７で減算し、その減算結果を対応する２乗演算ブロック３８１〜３８７に供給して２乗演算し、その演算結果をブランチメトリックとして出力する。
【００４６】
前記第１及び第２の方法では、目標値aim_p3、aim_p2、aim_p1、aim_0、aim_m1、aim_m2、aim_m3の全部若しくは一部を適応等化の目標値群ＡＭに置き換えればよい。前記第３の方法では、例えば目標値群ＡＭの値をaim_p3_am、aim_p2_am、aim_p1_am、aim_0_am、aim_m1_am、aim_m2_am、aim_m3_amとすると、
aim_p3_am'＝｛abs(aim_p3_am)＋abs(aim_m3_am)｝／２
aim_m3_am'＝｛−aim_m3_am'｝｝
ただし、上式中、absは絶対値演算を示す。また、上記の演算に替えて
aim_meen＝｛(aim_p3_am−aim_p2_am)＋(aim_m2_am−aim_m3_am)}／２
aim_p3_am'＝aim_p2_am＋aim_meen
aim_m3_am'＝aim_m2_am−aim_meen
などとして、目標値を置き換えればよい。
【００４７】
このようにして、前記第１乃至第３の方法のいずれかの方法を使った結果をヒストグラムで示したものが図１０である。図１０において、横軸はレベルであり、縦軸は頻度である。図１０は、ゼロクロス付近の内側３値によるＰＲ（１，１，１，１）波形等化データのヒストグラムで、矢印で示す新しい目標値から見ると、直流的なずれ及び交流的なずれの双方が軽減していることが分かる。
【００４８】
次に、本発明の第２の実施の形態について図面と共に説明する。図１１は本発明になる再生装置の第２の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１１に示す第２の実施の形態では、図１のリサンプリングＤＰＬＬ１９の代わりに、リサンプリングＤＰＬＬ５１が挿入されており、リサンプリング信号φ３、φ４に加えて、ゼロクロス情報ＺＤａ及びＺＤｂが適応等化回路５２に供給される点に特徴がある。
【００４９】
ここで、リサンプリングＤＰＬＬ５１について、更に詳細に説明する。図１２はリサンプリングＤＰＬＬ５１の一実施の形態のブロック図を示す。同図において、図２と同一構成部分には同一符号を付し、その説明を省略する。図１２において、位相検出器５１１は補間器１９１からのリサンプリング・データφ１及びφ２を入力として受け、図１１の適応等化回路５２へ奇数再生データφ３及び偶数再生データφ４を出力する一方、０ポイント情報ＺＤａ及びＺＤｂを生成し、適応等化回路５２へ供給する。０ポイント情報のタイミング、つまりゼロクロス点は、位相誤差信号を生成する際に、すでに把握しているはずである。リサンプリングＤＰＬＬ５１から適応等化回路５２に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を図１３に示す。
【００５０】
再び図１１に戻って説明するに、適応等化回路５２においてフィルタリングされた信号φ９、φ１０は復号回路３８に供給される。このとき、ビタビ復号の目標値として、適応等化回路５２の内部で演算して得られた目標値群ＡＭを復号回路３８に供給する。
【００５１】
図１４は適応等化回路５２の一実施の形態のブロック図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明を省略する。図１４に示すように、適応等化回路５２は、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ，ＺＤｂに基づいて制御信号ＣＴＬを発生する制御信号発生器５４と、上記の０ポイント情報ＺＤａ、ＺＤｂを遅延するタップ遅延回路５５と、乗算器＋ＬＰＦ４７と、イコライザ回路ＥＱ１及びＥＱ２と、目標値演算回路４９とから構成されている。
【００５２】
イコライザ回路ＥＱ１は、トランスバーサルフィルタ（ＴＶＦ）４１ａと、トランスバーサルフィルタ４１ａの出力信号とタップ遅延回路５５からの遅延信号Ｚａ１〜Ｚａ５とに基づいてエラー信号ＥＲＲａを生成する仮判別回路５６ａと、エラー信号ＥＲＲａを極性反転するインバータ（ＩＮＶ）４３ａとより構成されている。また、イコライザ回路ＥＱ２は、トランスバーサルフィルタ（ＴＶＦ）４１ｂと、トランスバーサルフィルタ４１ｂの出力信号とタップ遅延回路５５からの遅延信号Ｚｂ１〜Ｚｂ５とに基づいてエラー信号ＥＲＲｂを生成する仮判別回路５６ｂと、エラー信号ＥＲＲｂを極性反転するインバータ（ＩＮＶ）４３ｂとより構成されている。
【００５３】
仮判別回路５６ａ及び５６ｂは論理回路により構成されており、入力された信号に基づいて、後述のアルゴリズムに従ってパーシャルレスポンス特性の性質を巧みに利用した仮判別動作を行う。タップ遅延回路５５は、例えば図１５に示す如き回路構成とされている。図１６は図１５の中のＬＭの内部回路を示す。また、仮判別回路５６ａ及び５６ｂは、例えば図１７に示す如き回路構成とされている。
【００５４】
タップ遅延回路５５は、図１５に示すように、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ及びＺＤｂを遅延素子（Ｄｅｌａｙ）１０１ａ、１０１ｂでそれぞれ遅延して遅延信号Ｚａ１、Ｚｂ１として出力すると共に、更に４段縦続接続されたラッチモジュール（ＬＭ）１０２〜１０５を通して、それぞれ遅延し、それぞれから遅延信号Ｚａ２及びＺｂ２、Ｚａ３及びＺｂ３、Ｚａ４及びＺｂ４、Ｚａ５及びＺｂ５を出力する。
【００５５】
上記のＬＭ１０２〜１０５は、それぞれ同一構成で図１６に示すように、Ｄ型フリップフロップ１０６で構成された遅延回路部とそのままスルーで入力信号を出力する非遅延回路部からなる回路である。なお、ＬＭ１０２〜１０５内のＤ型フリップフロップの各イネーブル端子（図示省略）にはビットクロックがそれぞれ入力されており、また、各クロック端子にはシステムクロックがそれぞれ入力され、更に各クリア端子にはリセット信号がそれぞれ入力される。
【００５６】
また、仮判別回路５６ａ及び５６ｂは同一構成で、それぞれ図１７に示すように、仮判別器１１０ａ（または１１０ｂ）と減算器１１１ａ（または１１１ｂ）により構成されている。仮判別器１１０ａ（または１１０ｂ）には、トランスバーサルフィルタ４１ａ（または４１ｂ）からのデータと、タップ遅延回路５５の出力遅延信号と、後述のＰＲモード信号と、後述のＲＬＬモード信号とが入力される。減算器１１１ａ（または１１１ｂ）は入力データφ３（またはφ４）から、仮判別器１１０ａ（または１１０ｂ）からの仮判別結果を差し引いてエラー信号を生成する。
【００５７】
このように、タップ遅延回路５５と仮判別回路５６ａ及び５６ｂは、いずれもディジタル回路で構成されるため、アナログ特有の経時変化・パラメータばらつきの影響を受けることがなく、信頼性が高く、しかも回路規模も殆ど増えることのない構成である。
【００５８】
再び図１４に戻って説明するに、図４と異なる点として、０ポイント情報ＺＤａ，ＺＤｂに基づいて制御信号ＣＴＬを生成する制御信号発生器５４がある。図１８は制御信号発生器５４の要部の一例の回路系統図を示す。同図に示すように、制御信号発生器５４は、０ポイント情報ＺＤａと０ポイント情報ＺＤｂは、それぞれ多段縦続接続されたラッチ回路５４２〜５４４と、ラッチ回路５４５〜５４７に入力される。
【００５９】
また、これらのラッチ回路５４２〜５４７には２入力ＯＲ回路５４１により得られた０ポイント情報ＺＤａと０ポイント情報ＺＤｂの論理和信号がイネーブル信号として供給されており、０ポイント情報ＺＤａと０ポイント情報ＺＤｂのいずれかが０ポイントを示しているときに、多段ラッチ回路５４２〜５４４と、５４５〜５４７が順次情報を遅延する。多段ラッチ回路５４２〜５４４と、５４５〜５４７のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号発生器５４内の演算部は図１９に示すフローチャートによって制御信号ＣＴＬを生成する。
【００６０】
図１９において、ＴＺａが００００、ＴＺｂが１１１１であるか否かを判別し（ステップＳ１１）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、図１４のスイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが００００、ＴＺｂが１１１１でない場合には、ＴＺａが１１１１、ＴＺｂが００００であるか否かを判別し（ステップＳ１２）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが１１１１、ＴＺｂが００００でない場合には、状態を保持する。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂの接続状態を保持する制御信号を出力する。
【００６１】
再び図１４に戻って説明するに、仮判別回路５６ａから出力される仮判別情報ＴＤａと仮判別回路５２から出力される仮判別情報ＴＤｂは、制御信号発生器５４から出力される制御信号ＣＴＬによって切り替わるスイッチ４８ａにより一方が選択されて、新しい仮判別情報ＴＤｓとして目標値演算回路４９に供給される。同様に、フィルタリングされたデータφ９とφ１０は、制御信号発生器５４から出力される制御信号ＣＴＬによって切り替わるスイッチ４８ｂにより一方が選択されて、新しいフィルタリング後信号ＲＤｓとして目標値演算回路４９に供給される。
【００６２】
次に、パーシャルレスポンス（ＰＲ）特性について説明するに、例えばＰＲ（ａ，ｂ，ｂ，ａ）の特性を図２０（Ａ）に示す孤立波に付与して等化すると、その等化波形はよく知られているように図２０（Ｂ）に示すようになる。更に、連続波では、この等化波形は、０，ａ，ａ＋ｂ，２ａ，２ｂ，ａ＋２ｂ，２ａ＋２ｂの７値をとる。この７値をビタビ復号器に入力すると、元のデータ（入力値）とＰＲ等化後の再生信号（出力値）は、過去の信号の拘束を受け、これと（１，７）ＲＬＬによって入力信号の”１”は２回以上続かないことを利用すると、図２０（Ｃ）に示すような状態遷移図で表わすことができることが知られている。
【００６３】
図２０（Ｃ）において、Ｓ０〜Ｓ５は直前の出力値により定まる状態を示す。この状態遷移図から例えば状態Ｓ２にあるときは、入力値がａ＋２ｂのとき出力値が１となって状態Ｓ３へ遷移し、入力値が２ｂのとき出力値が１となって状態Ｓ４へ遷移するが、それ以外の入力値は入力されないことが分かり、また、もし入力されればそれはエラーであることが分かる。
【００６４】
図２１は上記のＰＲ（ａ，ｂ，ｂ，ａ）の特性とランレングス制限規則ＲＬＬモードと仮判別器１１０ａ（または１１０ｂ）の出力する仮判定値との関係を示す図である。同図において、一番上の行のＰＲモードは、仮判別回路５６ａ（または５６ｂ）に入力される信号の値を示しており、一番左の列のＲＬＬモードは、仮判別回路５６ａ（または５６ｂ）の仮判別器１１０ａ（または１１０ｂ）に入力される信号を示しており、ここではＲＬＬ（１，Ｘ）とＲＬＬ（２，Ｘ）を示している。
【００６５】
ＰＲモードの値はパーシャルレスポンス特性がＰＲ（１，１）、ＰＲ（１，１，１）、ＰＲ（１，２，２，１）、ＰＲ（１，３，３，１）、ＰＲ（２，３，３，２）及びＰＲ（３，４，４，３）のいずれであるかを示す。また、ＲＬＬ（１，Ｘ）は最小反転間隔が”２”で、最大反転間隔が変調方式によって異なる所定の値Ｘのランレングス制限規則を示し、ＲＬＬ（２，Ｘ）は最小反転間隔が”３”で、最大反転間隔が変調方式によって異なる所定の値Ｘのランレングス制限規則を示している。
【００６６】
ＲＬＬ（１，Ｘ）の場合は、図２０と共に説明したように、等化波形は、ＰＲ（ａ，ｂ，ｂ，ａ）では０，ａ，ａ＋ｂ，２ａ，２ｂ，ａ＋２ｂ，２ａ＋２ｂの７値をとり、これらに対応した各パーシャルレスポンス特性における仮判定値が図２１に示されている。仮判定値のうち、矢印の右側の値が上記の７値の中央値である「ａ＋ｂ」が”０”になるようにオフセットしたときの値を示す。ＲＬＬ（２，Ｘ）はＲＬＬ（１，Ｘ）と同様の仮判定値を示すが、ＲＬＬ（１，Ｘ）の２ａ、２ｂで示す２行の値は存在しない。これは、図２０（Ｃ）の状態遷移図のＳ５→Ｓ１、Ｓ２→Ｓ４の遷移が存在しないからである（値２ａ、２ｂをとらないからである）。
【００６７】
また、図２１において、ＰＲ（１，１）はＰＲ（ａ，ｂ，ｂ，ａ）のａ＝０、ｂ＝１の場合である。更に、図２１において、ゲインＧはオフセット後の絶対値の最大値（ａ＋ｂ）＊を正規化するための乗算係数であり、Ａ／（ａ＋ｂ）＊で表される（ただし、Ａは任意のレベル）。
【００６８】
次に、再び図１７に戻って図１７に示す回路の動作について説明するに、入力された図１４のトランスバーサルフィルタ４１ａ（または４１ｂ）からの波形等化再生信号は、現在時刻における信号Ｄ３として取り扱われる。一方、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ（またはＺＤｂ）はタップ遅延回路５５に供給され、そのタップ遅延出力が仮判別器１１０ａ（または１１０ｂ）に入力される。仮判別器１１０ａ（または１１０ｂ）は後述のアルゴリズムに従って、パーシャルレスポンス等化を前提とした仮判別（収束目標設定）を行う。減算器１１１ａ（または１１１ｂ）は現在時刻信号Ｄ３から仮判別器１１０ａ（または１１０ｂ）により得られた判別結果を減算してエラー信号ＥＲＲａ（又はＥＲＲｂ）を演算して出力する。
【００６９】
図１４において、このエラー信号ＥＲＲａ、ＥＲＲｂは、インバータ４３ａ、４３ｂで極性反転された後、一方がスイッチ４６ｂで選択されて共通の乗算器＋ＬＰＦ４７へ供給され、ここでリサンプリング信号φ３とφ４のうちスイッチ４６ａで選択された一方のリサンプリング信号と乗算された後、高域周波数成分が除去され、上記のエラー信号を０にするようなタップ係数（フィルタ係数）Ｃａ１〜Ｃａ５としてトランスバーサルフィルタ４１ａ及び４１ｂへ出力される。
【００７０】
次に、仮判別器１１０ａ（または１１０ｂ）による動作について、図２２のフローチャート等と共に更に詳細に説明する。ここで、上記の０ポイント情報の値Ｚが”１”であるときはゼロクロスポイントを示しており、これは、図２０（Ｃ）に示したＰＲ（ａ，ｂ，ｂ，ａ）の状態遷移図では「ａ＋ｂ」という値で表わされており、状態Ｓ１→Ｓ２又は状態Ｓ４→Ｓ５へ遷移する過程において発生する。
【００７１】
この場合、図２０（Ｃ）中、右半分の状態Ｓ２、Ｓ３及びＳ４は正の値の経路（ａ＋ｂ＝０に正規化した場合、図２１と共に説明したように、ａ＋２ｂ、２ａ＋２ｂ、２ｂのいずれか）を辿り、左半分の状態Ｓ５、Ｓ０及びＳ１は負の値の経路（ａ＋ｂ＝０に正規化した場合、図２１と共に説明したように、０、ａ、２ａのいずれか）を辿るため、ゼロクロスポイントの前又は後の値を参照することにより、正の経路なのか、負の経路なのかが判別できる。
【００７２】
しかも、あるゼロクロスポイントから次のゼロクロスポイントまでの間隔が分かれば、つまり状態Ｓ２から状態Ｓ５に至るまで、又は状態Ｓ５から状態Ｓ２に至るまでの遷移数がわかれば、経路が確定し、取り得るべき値が各々のサンプル点に対して明確になる。
【００７３】
また、上記の状態遷移図で「ａ＋ｂ」以外の値、すなわちゼロクロスポイントでないときは、上記の０ポイント情報の値Ｚは”０”である。この状態遷移図から、ゼロクロスポイント（Ｚ＝１）は２つ連続して取り出されることはなく、また、ＲＬＬ（１，Ｘ）の場合は、隣接するＺ＝１の間には最低１つの”０”が存在する（０ポイント情報の値Ｚが１→０→１と変化したとき、すなわち、状態Ｓ２→Ｓ４→Ｓ５、あるいは状態Ｓ５→Ｓ１→Ｓ２と遷移したとき）。なお、ＲＬＬ（２，Ｘ）の場合は、隣接するＺ＝１の間には最低２つの”０”が存在する。２ａ及び２ｂの値は存在しないからである。
【００７４】
実際の信号では、ノイズ等の影響により、ゼロクロスポイント自体の検出を誤ることも十分に予想されるが、フィードバック制御の場合、正しい判定のできる確率が誤る確率を上回っていれば、正しい方向に収束していくはずであり、また、十分な積分処理のため、単発のノイズは実用上問題ないと考えられる。
【００７５】
以上の点に着目し、仮判別器１０１ａ（または１１０ｂ）は、まず、タップ遅延回路５５を介してビットクロックの周期毎に入力される０ポイント情報の値Ｚを識別し、連続する５クロック周期の５つの値がオール”０”であるかどうか（図２２のステップ６１）、上記の５つの値のうちの最後の値のみが”１”かどうか（図２２のステップ６２）、上記の５つの値のうちの最初の値のみが”１”かどうか（図２２のステップ６３）、上記の５つの値のうちの最初と最後の値が’１”で残りの３つの値は”０”かどうかを判別する（図２２のステップ６４）。
【００７６】
これらのパターンは、着目する０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側の０ポイント情報の値Ｚがいずれも”０”である場合であり、このときは信号波形が正側、又は負側に張り付いている場合であるので、これらのパターンのいずれかを満たすときは、
Ｐ＝（ａ＋ｂ）＊×Ｇ （１）
なる式により、大なる値Ｐを算出する（図２２のステップ６５）。ただし、（１）式及び後述の（２）、（３）式中、Ｇは図２１に示したゲイン、ａ＊、ｂ＊はＰＲ（ａ，ｂ，ｂ，ａ）におけるａとｂの値を、中央値（ａ＋ｂ）が０になるようにオフセットした後の値であることを示す。これらａ＊、ｂ＊及びＧの値は、入力されるＰＲモード信号、ＲＬＬモード信号により求められる既知の値である。
【００７７】
上記のパターンのいずれでもないときは、連続する５クロック周期の５つの０ポイント情報の値Ｚが”０１０１０”であるかどうか判別し（図２２のステップ６６）、このパターンのときはＲＬＬモード信号に基づき、ＲＬＬ（１，Ｘ）のパーシャルレスポンス等化であるかどうか判定する（図２２のステップ６７）。このパターンは、着目する中央値の０ポイント情報の値Ｚを”０”としたとき、中央値の前後両側に隣接する２つのＺの値がいずれも”１”の場合であり、これは前記したように、ＲＬＬ（１，Ｘ）のときのみ発生する可能性があるので、ＲＬＬ（１，Ｘ）であるときは
Ｐ＝（ｂ−ａ）＊×Ｇ （２）
なる式により、値Ｐを算出する（図２２のステップ６８）。なお、このときは、極性が２クロック目で瞬時に変化するので、（２）式により小なる値Ｐが算出される。
【００７８】
連続する５クロック周期の５つの０ポイント情報の値Ｚが”０１０１０”でないときは、それら５つの０ポイント情報の値Ｚが”０１００１”、”１００１０”、”０００１０”及び”０１０００”のうちのいずれかのパターンであるかどうか判別する（図２２のステップ６９〜７２）。これら４つのパターンは、連続する５つの０ポイント情報のうち中央値がゼロクロス点を示しておらず、かつ、中央値の前後に隣接する２つの０ポイント情報の一方がゼロクロス点を示しているときである。
【００７９】
上記の４つのパターンのどれかであるとき、あるいはステップ６７でＲＬＬモードが（１，Ｘ）でないと判定されたときは、
Ｐ＝ｂ＊×Ｇ （３）
なる式により、値Ｐを算出する（図２２のステップ７３）。この場合、信号波形は短期間、同じ極性を保っているので、（１）式及び（２）式の中間レベルの値Ｐが（３）式により算出される。
【００８０】
上記のステップ６５、６８及び７３のいずれかで値Ｐを算出すると、続いて前述した現在時刻の波形等化信号Ｄ３が０以上であるかどうか判別する（図２２のステップ７４）。現在時刻の波形等化信号Ｄ３が０以上であるときは最終仮判定レベルＱをＰの値とし（図２２のステップ７５）、負であるときは最終仮判定レベルＱを−Ｐの値とする（図２２のステップ７６）。
【００８１】
なお、ステップ７２で０ポイント情報の値Ｚが”０１０００”でないと判定されたときは、最終仮判定レベルＱを”０”とする（図２２のステップ７７）。例えば、連続する５つの０ポイントＺの中央値が”１”の場合などがこの場合に相当する。
【００８２】
以上の仮判別処理により得られた仮判定レベルＱは、図１７の仮判別器１１０ａ（又は１１０ｂ）から減算器１１１ａ（又は１１１ｂ）に供給されて現在時刻の波形等化信号Ｄ３との差分をとられてエラー信号ＥＲＲａ（又はＥＲＲｂ）とされ、前述したように、図１４のＩＮＶ４３ａ（または４３ｂ）を介して図１４の乗算器＋ＬＰＦ４７へ出力され、ここで乗算されてから高域周波数成分が除去され、トランスバーサルフィルタ４１ａ及び４１ｂにタップ係数Ｃａ１〜Ｃａ５として出力される。
【００８３】
このようにして、図１４の仮判別回路５６ａ、５６ｂから取り出されるエラー信号ＥＲＲａ、ＥＲＲｂが０になるように、トランスバーサルフィルタ４１ａ、４１ｂのタップ係数Ｃａ１〜Ｃａ５が可変制御されることにより、トランスバーサルフィルタ４１ａ、４１ｂによる波形等化を、収束範囲を拡大させて好適に行うことができる。
【００８４】
次に、上記の仮判別処理による波形等化について、更に具体的に説明する。例えば、図２３（Ａ）に実線で示す波形の等化後再生信号が、トランスバーサルフィルタ４１ａ（又は４１ｂ）から取り出されて仮判別回路５６ａ（又は５６ｂ）に入力される場合、この仮判別回路５６ａ（又は５６ｂ）にはリサンプリングＤＰＬＬ５１からは同図（Ａ）の波形の下部に示すような値Ｚの０ポイント情報も入力される。
【００８５】
ここで、図２３（Ａ）において、○印は記録媒体に記録されたランレングス制限符号の本来のデータ点を示す。また、×印はトランスバーサルフィルタ４１ａ（又は４１ｂ）によりパーシャルレスポンス等化するときの等化用のサンプル点を示し、これは本来のデータ点から１８０°ずれている（他の図２３（Ｂ）〜（Ｄ）、図２４、図２５も同様）。
【００８６】
図２３（Ａ）において、連続する５つの０ポイント情報の値Ｚがオール”０”のときと”１００００”のときと”００００１”のときは前記（１）式に基づいて等化され（図２２のステップ６１〜６３、６５）、図２３（Ｂ）に示すように、再生信号が本来と同様の波形で得られる。なお、上記の（１）式〜（３）式の演算結果による波形等化は、連続する５つの０ポイント情報の値Ｚの３番目のタイミングで、波形等化信号Ｄ３の極性に応じて行われることは図２２に示した通りである。
【００８７】
図２３（Ｃ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”１０００１”であるときの、トランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚの３番目のタイミングの、波形等化信号Ｄ３の値は正であるから、このとき（１）式による波形等化が行われ（図２２のステップ６４、６５、７４、７５）、図２３（Ｄ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００８８】
図２４（Ａ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１０１０”で、かつ、ＲＬＬ（１，Ｘ）であるときと、連続する５つの０ポイント情報の値Ｚが”０１００１”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１０１０”のときの波形等化信号Ｄ３の値は正であるから、（２）式による正の値の波形等化が行われ（図２２のステップ６６〜６８、７４、７５）、”０１００１”のときの波形等化信号Ｄ３の値は負であるから、（３）式による負の値の波形等化が行われ（図２２のステップ６９、７３、７４、７６）、図２４（Ｂ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００８９】
図２５（Ａ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１０００”であるときと、連続する５つの０ポイント情報の値Ｚが”０００１０”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１０００”、”０００１０”のときはいずれも波形等化信号Ｄ３の値は正であるから、（３）式による正の値の波形等化が行われ（図２２のステップ７１、７３〜７５、又はステップ７２〜７５）、図２５（Ｂ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００９０】
更に、図２５（Ｃ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１００１”であるときと、連続する５つの０ポイント情報の値Ｚが”１００１０”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１００１””１００１０”のときはいずれも波形等化信号Ｄ３の値は正であるから、（３）式による正の値の波形等化が行われ（図２２のステップ６９、７３〜７５、又はステップ７０、７３〜７５）、図２５（Ｄ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００９１】
このように、この実施の形態では、０ポイント情報の値Ｚを参照し、状態遷移図から自と決定される値に等化するようにしたため、現在のサンプル点のレベルに依存しない（他の目標値に近くても影響されない）正確な波形等化ができる。また、異なるパーシャルレスポンス等化に対応でき、更に判定を誤る確率はスレッショルドが固定の従来装置に比べて少ないので、収束時間を短時間にできる。なお、本実施の形態は、ＲＬＬ（２，Ｘ）にも同様に適用できる。図２１と共に説明したように、ＲＬＬ（１，Ｘ）と略同様の状態遷移が行われるからである。
【００９２】
図２６は仮判別回路５６ａ及び５６ｂ内の仮判別器１１０ａ及び１１０ｂの他の例の動作説明用フローチャートを示す。これは連続した３つの０ポイント情報に基づいて仮判別結果を得る場合である。すなわち、まず、連続する３クロック周期の３つの０ポイント情報の値Ｚがオール”０”であるかどうか判別し（図２６のステップ８１）、このときは信号波形が正側、又は負側に張り付いている場合であるので、このパターンを満たすときは、前記（１）式により大なる値Ｐを算出する（図２６のステップ８２）。
【００９３】
上記のパターンでないときは、連続する３クロック周期の３つの０ポイント情報の値Ｚが”１０１”であるかどうか判別し（図２６のステップ８３）、このパターンのときはＲＬＬモード信号に基づき、ＲＬＬ（１，Ｘ）のパーシャルレスポンス等化であるかどうか判定する（図２６のステップ８４）。このパターンは、着目する中央値の０ポイント情報の値Ｚを”０”としたとき、前後両側に隣接するＺの値がいずれも”１”の場合であり、これは前記したように、ＲＬＬ（１，Ｘ）のときのみ発生する可能性があるので、ＲＬＬ（１，Ｘ）であるときは前記（２）式により値Ｐを算出する（図２６のステップ８５）。
【００９４】
連続する３クロック周期の３つの０ポイント情報の値Ｚが”１０１”でないときは、それら３つの０ポイント情報の値Ｚが”１００”と”００１”のうちのいずれかのパターンであるかどうか判別する（図２６のステップ８７、８８）。これらのパターンは、着目する中央値の０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側に隣接する２つの０ポイント情報の値Ｚの一方が”１”である場合である。これらのパターンのどれかであるとき、あるいはステップ８４でＲＬＬモードが（１，Ｘ）でないと判定されたときは、前記（３）式により値Ｐを算出する（図２６のステップ８６）。
【００９５】
上記のステップ８２、８５及び８６のいずれかで値Ｐを算出すると、前記の現在時刻の波形等化信号Ｄ３が０以上であるかどうか判別する（図２６のステップ８９）。現在時刻の波形等化信号Ｄ３が０以上であるときは最終仮判定レベルＱをＰの値とし（図２６のステップ９１）、負であるときは最終仮判定レベルＱを−Ｐの値とする（図２６のステップ９０）。ステップ８８で０ポイント情報の値Ｚが”００１”でないと判定されたときは、最終仮判定レベルＱを”０”とする（図２６のステップ９２）。例えば、連続する３つの０ポイントＺの中央値が”１”の場合がこの場合に相当する。
【００９６】
また、図２７は仮判別回路５６ａ及び５６ｂ内の図１７に示した仮判別器１１０ａ、１１０ｂの他の例の動作のフローチャートを示す。同図中、図２２と同一処理ステップには同一符号を付し、その説明を省略する。図２７において、着目する０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側の０ポイント情報の値Ｚがいずれも”０”である場合（すなわち、信号波形がゼロクロスポイントから離れている場合）には、ステップ６５で（１）式の演算によりＰを算出した後、仮判定レベルＱを０とし（ステップ７９）、処理を終了する。
【００９７】
仮判定レベルＱは、現在時刻の波形等化信号Ｄ３との差分をとられてエラー信号とされるが、（１）式によりＰを算出する場合は、サンプル値がゼロクロスサンプルより離れているサンプル値を示しているので、それらのサンプル値は確からしくないと判断し、仮判定レベルＱを０とすることで、エラー信号を無効化する。上記の図２６、図２７にそれぞれ示した方法でも図２２と同様に効果が得られる。
【００９８】
以上の動作により、幅広い収束範囲を可能とし、性能を向上すると共に、図１４に示したように比較的に回路規模の大きい乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９を一本化してイコライザ回路ＥＱ１及びＥＱ２に共用することができ、この結果、大幅に回路規模を削減することができる。これは乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９の時定数が大きいことに着目し、時分割処理を行い、かつ偏ったパターンに陥らないように制御信号発生器５４を設けたことによって実現される。
【００９９】
図２８（Ａ）、（Ｂ）は適応等化回路５２から出力される実際のデータ（奇数等化後データφ９と偶数等化後データφ１０）のアイパターンを示す。同図中、縦軸は２の補数表示で表したレベル、横軸はサンプル点数により表現される時間を示す。図２８（Ａ）、（Ｂ）から分るように、本実施の形態によれば、ＰＲ（１，１，１，１）に等化下場合、いずれのデータφ９、φ１０共に、「０」、「３２」、「６４」、「−３２」及び「−６４」の５つの目標値にそれぞれ分離して収束されており、ただしく等化されていることがわかる。
【０１００】
図２９は、実際に偏ったパターンに陥る可能性がある信号を示している。図中、上の信号がφ３、φ４、φ９、φ１０のいずれかの信号であり、横軸は時間である。５μｓｅｃ付近から、４Ｔ信号が連続するため、パラレル動作では、いずれか片方のラインにはゼロクロスが入力されなくなる。また、図２９の下の信号は制御信号ＣＴＬであり、この場合は０、つまり片方に固定されている。
【０１０１】
図３０は、本発明の場合の信号波形を示しており、偏ったパターンに陥る可能性がある信号φ３、φ４、φ９又はφ１０においても、ゼロクロスが入力されなくなったことを検出して、同図の下に示す制御信号ＣＴＬのように、０，１を切り替える、つまり前述したスイッチ４６ａ、４６ｂ、４８ａ及び４８ｂを切り替えるため、ゼロクロスが入力されることになり、ＰＲ等化動作、後段のビタビ復号の動作が適切に行われるようになる。
【０１０２】
次に、本発明の再生装置の第３の実施の形態について説明する。図３１は本発明になる再生装置の第３の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図３１に示す再生装置の第３の実施の形態では、ＬＰＦ１７の入力再生信号が位相同期ループ（ＰＬＬ）回路１２１に供給され、ここでビットに同期したクロックが生成され、そのクロックがＡ／Ｄ変換器１８及び補間フィルタ（ＩＰＦ）１２２に供給される。
【０１０３】
Ａ／Ｄ変換器１８から出力された奇数番目データ（もしくは偶数番目データ）φ３は適応等化回路４０に供給されると共に、補間フィルタ（ＩＰＦ）１２２に供給され、ＩＰＦ１２２において隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ３からシステムクロックのタイミングで間引き補間演算して生成された、隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ３の中間位置のサンプル点データφ４が、偶数番目データ（もしくは奇数番目データ）として適応等化回路４０に供給される。
【０１０４】
適応等化回路４０は、第１の実施の形態の適応等化回路４０と同様の構成により、入力されたデータφ３、φ４に対して適応等化処理を行って奇数番目のデータφ９と偶数番目のデータφ１０を出力すると共に、目標値群ＡＭを出力する。
【０１０５】
このように、本実施の形態では、適応等化回路４０が、リサンプリングＤＰＬＬ１９からの信号ではなく、Ａ／Ｄ変換した再生信号とＩＰＦ１２２の出力データ（φ３、φ４）を入力信号として受け．動作するところに特徴がある。
【０１０６】
次に、本発明の再生装置の第４の実施の形態について説明する。図３２は本発明になる再生装置の第４の実施の形態のブロック図を示す。同図中、図３１と同一構成部分には同一符号を付し、その説明を省略する。図３２に示す再生装置の第４の実施の形態では、ＬＰＦ１７からの再生信号をそれぞれディジタル信号に変換するＡ／Ｄ変換器１２３と１２４を並列に設け、これら２系統のＡ／Ｄ変換器１２３及び１２４にＰＬＬ１２１から相対的に位相が１８０°ずれたクロックを供給することにより、奇数番目データφ３および偶数番目データφ４を得るところに特徴がある。
【０１０７】
次に、本発明の再生装置の第５の実施の形態について説明する。図３３は本発明になる再生装置の第５の実施の形態のブロック図を示す。同図中、図３１と同一構成部分には同一符号を付し、その説明を省略する。図３３に示す再生装置の第５の実施の形態では、適応等化回路４０にＡ／Ｄ変換器１８から取り出される奇数番目データφ３及びＩＰＦ１２２から取り出される偶数番目データφ４を入力として供給すると共に、ゼロクロス検出・位相比較器１２５に供給される。このゼロクロス検出・位相比較器１２５は、奇数番目データφ３及び偶数番目データφ４のゼロクロス検出を行い、その検出ゼロクロス点の位相と電圧制御発振器（ＶＣＯ）１２７よりのビットクロックの位相とを位相比較して位相誤差信号を生成する。この位相誤差信号はループフィルタ１２６を通してＶＣＯ１２７に制御電圧として印加され、その出力システムクロック周波数を可変制御する。ＶＣＯ１２７から出力されるシステムクロックは上記のビットクロックを含み、装置のクロックが必要な各ブロックに印加される。
【０１０８】
ループフィルタ１２６及びＶＣＯ１２７はディジタルでもアナログでも構成可能であり、アナログの場合はＤ／Ａ変換を行うインターフェースが必要となる。この実施の形態も上記の各実施の形態と同様の特長を有する。
【０１０９】
次に、本発明の再生装置の第６の実施の形態について説明する。図３４は本発明になる再生装置の第６の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３４に示す再生装置の第６の実施の形態では、ＬＰＦ１７から出力された再生信号が、２つのＡ／Ｄ変換器１２８及び１２９にそれぞれ供給される。
【０１１０】
一方、ＶＣ０１２７から出力されるシステムクロックは上記のビットクロックを含むが、互いに位相が１８０°異なるシステムクロックが出力され、Ａ／Ｄ変換器１２８には位相０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて奇数番目データ（もしくは偶数番目データ）φ３を生成させ、Ａ／Ｄ変換器１２９には位相１８０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて偶数番目データ（もしくは奇数番目データ）φ４を生成させる。これらのデータφ３及びφ４は適応等化回路４０及びゼロクロス検出・位相比較器１２５にそれぞれ供給される。
【０１１１】
次に、本発明の再生装置の第７の実施の形態について説明する。図３５は本発明になる再生装置の第７の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３５に示す再生装置の第７の実施の形態では、ゼロクロス検出・位相比較器１３０が、適応等化回路４０に入力されるデータφ３及びφ４ではなく、適応等化回路４０から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うことを特徴とする。この場合も、第５の実施の形態と同様の効果が得られる。
【０１１２】
次に、本発明の再生装置の第８の実施の形態について説明する。図３６は本発明になる再生装置の第８の実施の形態のブロック図を示す。同図中、図３４と同一構成部分には同一符号を付し、その説明を省略する。図３６に示す再生装置の第８の実施の形態は、ゼロクロス検出・位相比較器１３１が、適応等化回路４０に入力されるデータφ３及びφ４ではなく、適応等化回路４０から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行う点が、図３４に示した第６の実施の形態の再生装置と異なる。この場合も、第６の実施の形態と同様の効果が得られる。
【０１１３】
次に、本発明の再生装置の第９の実施の形態について説明する。図３７は本発明になる再生装置の第９の実施の形態のブロック図を示す。同図中、図１１及び図３１と同一構成部分には同一符号を付し、その説明を省略する。図３７に示す再生装置の第９の実施の形態では、ＬＰＦ１７の入力再生信号が位相同期ループ（ＰＬＬ）回路１２１に供給され、ここでビットに同期したクロックが生成され、そのクロックがＡ／Ｄ変換器１８及びＩＰＦ１２２に供給される。
【０１１４】
Ａ／Ｄ変換器１８から出力される奇数番目データ（もしくは偶数番目データ）φ１は、遅延及びゼロ検出器１３２に直接に供給されると共に、ＩＰＦ１２２に供給され、ＩＰＦ１２２において隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ１からシステムクロックのタイミングで間引き補間演算して生成された、隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ１の中間位置のサンプル点データφ２が、偶数番目データ（もしくは奇数番目データ）として遅延及びゼロ検出器１３２に供給される。
【０１１５】
これにより、遅延及びゼロ検出器１３２は、入力されたデータφ１及びφ２に基づき、入力データφ１及びφ２の極性が反転したときに、近傍の２つのサンプル点のうち、より０に近い方を０ポイント情報として遅延回路に供給して遅延することにより、図１２に示したリサンプリングＤＰＬＬ５１と同様に、奇数番目のデータφ３と偶数番目のデータφ４と、奇数番目データφ３に対応した奇数０ポイント情報ＺＤａ及び偶数番目データφ４に対応した偶数０ポイント情報ＺＤｂを生成出力し、適応等化回路５２に供給する。
【０１１６】
適応等化回路５２は、第２の実施の形態の適応等化回路５２と同様の構成により、入力されたデータφ３、φ４及び０ポイント情報ＺＤａ及びＺＤａに対して適応等化処理を行って奇数番目のデータφ９と偶数番目のデータφ１０を出力する。
【０１１７】
このように、本実施の形態では、適応等化回路５２が、リサンプリングＤＰＬＬ５１からの信号ではなく、Ａ／Ｄ変換した再生信号を入力信号として受け、φ３、φ４及びＺＤａ、ＺＤｂを出力する遅延及びゼロ検出器１３２の出力信号を入力として動作するところに特徴がある。
【０１１８】
次に、本発明の再生装置の第１０の実施の形態について説明する。図３８は本発明になる再生装置の第１０の実施の形態のブロック図を示す。同図中、図３７と同一構成部分には同一符号を付し、その説明を省略する。図３８に示す再生装置の第１０の実施の形態では、ＬＰＦ１７の出力信号が供給される２系統のＡ／Ｄ変換器１３３及び１３３に対して、ＰＬＬ１２１より、相対的に１８０°位相がずれたクロックを供給することにより、φ１およびφ２を得るところに特徴がある。
【０１１９】
次に、本発明の再生装置の第１１の実施の形態について説明する。図３９は本発明になる再生装置の第１１の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３９に示す再生装置の第１１の実施の形態では、適応等化回路５２が、Ａ／Ｄ変換器１８から取り出される奇数番目データφ３と、ＩＰＦ１２２から取り出される偶数番目データφ４を入力として受け、更に奇数番目データφ３及び偶数番目データφ４が供給されたゼロクロス検出・位相比較器１３５の出力である０ポイント情報ＺＤａ及びＺＤｂを入力として、適応等化動作を行うところに特徴がある。
【０１２０】
ゼロクロス検出・位相比較器１３５は、図３３に示したゼロクロス検出・位相比較器１２５と同様に奇数番目データφ３及び偶数番目データφ４のゼロクロス検出を行い、その検出ゼロクロス点の位相と電圧制御発振器（ＶＣＯ）１２７よりのビットクロックの位相とを位相比較して位相誤差信号を生成してループフィルタ１２６ヘ出力すると共に、奇数番目データφ３に対応した奇数０ポイント情報ＺＤａ及び偶数番目データφ４に対応した偶数０ポイント情報ＺＤｂを生成し、適応等化回路５２に供給する。本実施の形態も第１０の実施の形態と同様の特長を有する。
【０１２１】
次に、本発明の再生装置の第１２の実施の形態について説明する。図４０は本発明になる再生装置の第１２の実施の形態のブロック図を示す。同図中、図３６及び図３９と同一構成部分には同一符号を付し、その説明を省略する。図４０に示す第１２の実施の形態は、図３６に示した第８の実施の形態のゼロクロス検出・位相比較器１３１に替えて、図３８に示したゼロクロス検出・位相比較器１３５を設け、適応等化回路５２により、データφ３及びφ４と０ポイント情報ＺＤａ及びＺＤｂに基づく適応等化処理を行えるようにしたものである。
【０１２２】
次に、本発明の再生装置の第１３の実施の形態について説明する。図４１は本発明になる再生装置の第１３の実施の形態のブロック図を示す。同図中、図３９と同一構成部分には同一符号を付し、その説明を省略する。図４１に示す再生装置の第１３の実施の形態では、ゼロクロス検出・位相比較器１３６が、適応等化回路５２に入力されるデータφ３及びφ４ではなく、適応等化回路５２から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うことを特徴とする。
【０１２３】
次に、本発明の再生装置の第１４の実施の形態について説明する。図４２は本発明になる再生装置の第１４の実施の形態のブロック図を示す。同図中、図４０及び図４１と同一構成部分には同一符号を付し、その説明を省略する。図４２に示す本発明になる再生装置の第１４の実施の形態は、図４０に示した第１２の実施の形態のゼロクロス検出・位相比較器１３５に替えて、図４１に示した第１３の実施の形態の、適応等化回路５２から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うゼロクロス検出・位相比較器１３６を設けた点に特徴がある。本実施の形態も第１２、第１３の実施の形態と同様の特長がある。
【０１２４】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば仮判別回路５６ａ、５６ｂはＰＲモード信号とＲＬＬモード信号の両方を可変としてエラー信号を生成するようにしたが、いずれか一方又は両方を固定してエラー信号を生成することもできる。
【０１２５】
また、前記ＩＮＶ４３ａ、４３ｂはトランスバーサルフィルタ４１ａ、４１ｂの係数を更新する際に、ネガティブフィードバック（負帰還）にする目的で挿入しているものであり、その目的を達成する方法は他にも多く考えられ、代表的な方法は次の通りである。▲１▼ＩＮＶでトランスバーサルフィルタ４１ａ、４１ｂのタップ出力それぞれを反転する。▲２▼ＩＮＶで乗算器＋ＬＰＦ４７の出力を反転する。▲３▼トランスバーサルフィルタ４１ａ、４１ｂ内部のメイン信号の極性を変えてつじつまを合わせる。▲４▼ループ内各ブロックのうちのいずれかの中で極性反転を行う。このとき、図２２、図２６、図２７に示したフローチャートで使用されているＤ３の極性及びそのエラー出力の極性について配慮されなければならないことは勿論である。また、メモリ素子としてはＦＩＦＯ以外のＲＡＭその他のメモリ素子を用いることも可能である。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、フィルタリング手段のタップ係数を可変制御する係数生成手段の時定数が大きいことに着目し、比較的に回路規模の大きい乗算器・低域フィルタ（ＬＰＦ）による係数生成手段を偶数フィルタリング手段と奇数フィルタリング手段に共用するようにしたため、回路規模を削減することができる。
【０１２７】
また、本発明によれば、目標値演算回路の時定数が大きいことに着目し、時分割処理を行い、かつ、偏ったパターンに陥らないように制御信号発生器を設けるようにしたため、偶数フィルタリング後信号と奇数フィルタリング後信号をそれぞれ最尤復号するときに使用する目標値を共通に発生でき、比較的に回路規模の大きい目標値演算回路を共用でき、回路規模を削減でき、上記の乗算器・低域フィルタ（ＬＰＦ）の回路規模削減と相まって、大幅に回路規模を削減することができる。
【０１２８】
また、本発明によれば、システムクロック周波数を従来の半分に下げたことによる回路の並列処理化の増大を、軽減することができる。更に、本発明によれば、最小反転間隔２と３のいずれのランレングス制限符号に対応でき、また、ディジタル回路で構成できるため、アナログ回路に比べて信頼性が高く、また回路規模も殆ど増大することのない構成にできる。また、更に、本発明によれば、確からしくないエラー値を示す信号を無効化し、確からしいエラー信号だけを有効成分として取り出すようにしたため、再生信号の歪みが大きく、パーシャルレスポンス等化しきれない場合でも、目標値とのずれが小さく、正しくエラー信号を抽出でき、結果としてエラーレートを向上することができる。
【０１２９】
また、本発明によれば、リサンプリングＤＰＬＬから取り出されるリサンプリング・データ及び０ポイント情報を、ＦＩＦＯのようなメモリ素子にシステムクロックに同期してビットクロックのタイミングで一旦書き込んでから、ビットクロックの発生する周波数の平均値などの低い周波数の新しいクロックのタイミングで読み出して適応等化回路に入力することにより、適応等化回路が上記の新しいクロックに基づいて演算動作を行えるようにしたため、回路の動作周波数がメモリ素子を用いない回路に比べて低くて済み、演算時間に余裕ができ、このことからラッチ等が少なくなり、回路遅延・回路規模が小さくて済み、結果として、ＩＣデバイスによる速度制限の間題を解決でき、また、コストや消費電力を低減できる。
【図面の簡単な説明】
【図１】 本発明の再生装置の第１の実施の形態のブロック図である。
【図２】図１中のリサンプリングＤＰＬＬの一実施の形態のブロック図である。
【図３】 図１のリサンプリングＤＰＬＬから適応等化回路に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を示す図である。
【図４】図１中の適応等化回路の一実施の形態のブロック図である。
【図５】 図４中の制御信号発生器の一例の回路系統図である。
【図６】図４中の制御信号発生器が多段ラッチ回路のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号ＣＴＬを生成することを示すフローチャートである。
【図７】図４中の目標値演算回路の一例のブロック図である。
【図８】本発明再生装置における復号回路の一実施の形態のブロック図である。
【図９】図８中のブランチメトリック演算回路の一例のブロック図である。
【図１０】本発明装置の内側３値によるＰＲ（１，１，１，１）波形等化データのヒストグラムである。
【図１１】 本発明の再生装置の第２の実施の形態のブロック図である。
【図１２】図１１中のリサンプリングＤＰＬＬの一実施の形態のブロック図である。
【図１３】 図１１のリサンプリングＤＰＬＬから適応等化回路に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を示す図である。
【図１４】図１１中の適応等化回路の一実施の形態のブロック図である。
【図１５】図１４中のタップ遅延回路の一例のブロック図である。
【図１６】図１５中のラッチモジュールの一例の回路図である。
【図１７】図１４中の仮判別回路の一例のブロック図である。
【図１８】 図１４中の制御信号発生器の一例の回路系統図である。
【図１９】図１４中の制御信号発生器が多段ラッチ回路のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号ＣＴＬを生成することを示すフローチャートである。
【図２０】パーシャルレスポンス特性の説明図である。
【図２１】ＰＲ（ａ，ｂ，ｂ，ａ）の特性とランレングス制限規則ＲＬＬモードと仮判別器の仮判定値との関係を示す図である。
【図２２】図１７中の仮判別器の一例の動作説明用フローチャートである。
【図２３】本発明による波形等化前と波形等化後の波形例を示す図（その１）である。
【図２４】本発明による波形等化前と波形等化後の波形例を示す図（その２）である。
【図２５】本発明による波形等化前と波形等化後の波形例を示す図（その３）である。
【図２６】図１７中の仮判別器の他の例の動作説明用フローチャートである。
【図２７】図１７中の仮判別器の更に他の例の動作説明用フローチャートである。
【図２８】本発明による再生装置内の適応等化回路の出力信号のアイパターンの一例を示す図である。
【図２９】実際に偏ったパターンに陥る可能性がある信号を示す図である。
【図３０】本発明の要部のデータ及び制御信号を示す図である。
【図３１】 本発明の再生装置の第３の実施の形態のブロック図である。
【図３２】 本発明の再生装置の第４の実施の形態のブロック図である。
【図３３】 本発明の再生装置の第５の実施の形態の要部のブロック図である。
【図３４】 本発明の再生装置の第６の実施の形態の要部のブロック図である。
【図３５】 本発明の再生装置の第７の実施の形態の要部のブロック図である。
【図３６】 本発明の再生装置の第８の実施の形態の要部のブロック図である。
【図３７】 本発明の再生装置の第９の実施の形態のブロック図である。
【図３８】 本発明の再生装置の第１０の実施の形態のブロック図である。
【図３９】 本発明の再生装置の第１１の実施の形態の要部のブロック図である。
【図４０】 本発明の再生装置の第１２の実施の形態の要部のブロック図である。
【図４１】 本発明の再生装置の第１３の実施の形態の要部のブロック図である。
【図４２】 本発明の再生装置の第１４の実施の形態の要部のブロック図である。
【図４３】 従来の再生装置の一例のブロック図である。
【図４４】図４３中の適応等化回路の一例のブロック図である。
【図４５】従来の再生装置の他の例のブロック図である。
【図４６】図４５中の適応等化回路の一例のブロック図である。
【図４７】図４５中の目標値演算回路の一例のブロック図である。
【図４８】従来装置の５値によるＰＲ（１，１，１，１）波形等化データ（ただし、３Ｔ系の場合）のヒストグラムである。
【符号の説明】
１５ 光ディスク
１６ ＰＤヘッドアンプ
１７ ＬＰＦ
１８ Ａ／Ｄ変換器
１９、５１ リサンプリングＤＰＬＬ
３２ ＥＣＣ回路
３６ 復号回路
４０、５２ 適応等化回路
４１ａ、４１ｂ トランスバーサルフィルタ（ＴＶＦ）
４２ａ、４２ｂ、５６ａ、５６ｂ 仮判別回路
４４ａ、４４ｂ ゼロクロス検出器
４５、５４ 制御信号発生器
４６ａ、４６ｂ、４８ａ、４８ｂ スイッチ
４７ 乗算器＋低域フィルタ（ＬＰＦ）
４９ 目標値演算回路
５５ タップ遅延回路
１０２〜１０５ ラッチモジュール（ＬＭ）
１１０ａ、１１０ｂ 仮判別器
１１１ａ、１１１ｂ 減算器
１２１ ＰＬＬ
１２２ 補間フィルタ（ＩＰＦ）
１２３、１２４、１２８、１２９、１３３、１３４ Ａ／Ｄ変換器
１２５、１３０、１３１、１３５、１３６ ゼロクロス検出・位相比較器
１２６ ループフィルタ
１２７ 電圧制御発振器（ＶＣＯ）
１３２ 遅延及びゼロ検出器
１９１ 補間器
１９２、５１１ 位相検出器
１９３ ループフィルタ
１９４ タイミング発生器
３６１ａ、３６１ｂ ブランチメトリック演算回路
３６２ パスメトリック演算回路
３６３ パスメモリ演算回路
【発明の属する技術分野】
本発明は再生装置に係り、特に光ディスク等の記録媒体から再生された、ランレングス制限符号を波形等化する波形等化回路を備えた再生装置に関する。
【０００２】
【従来の技術】
ランレングス制限符号が高密度記録された光ディスク等の記録媒体から当該ランレングス制限符号を再生する再生装置では、再生信号の波形歪を除去し、確からしい２値情報を得るため、パーシャルレスポンス（ＰＲ）等化特性を持つ波形等化回路と最尤復号（ＭＬ：maximum likelihood）を組み合わせたＰＲＭＬと呼ばれる技術を使用するものが、従来から知られている。さらに、システムクロックの周波数を下げる、若しくは相対的に回路のスピードを上げる目的で、パラレル処理するものも従来から知られている。
【０００３】
図４３はこの従来の再生装置の一例のブロック図を示す。同図において、ランレングス制限符号が高密度記録された光ディスク１５からＰＤヘッドアンプ１６で光電変換及び増幅されたランレングス制限符号（ディジタル信号）は、低域フィルタ（ＬＰＦ）１７を用いて高域（ノイズ）成分が阻止され、続いてＡ／Ｄ変換器１８を通し、必要に応じて図示しないＡＧＣ回路で振幅が一定になるように自動利得制御（ＡＧＣ）された後、リサンプリングＤＰＬＬ１９に供給される。
【０００４】
リサンプリングＤＰＬＬ１９は、自分自身のブロックの中でループが完結しているディジタルＰＬＬ回路で、Ａ／Ｄ変換器１８により固定のシステムクロックでサンプリングされている入力信号に対し、所望のビットレートでリサンプリングしたディジタルデータ（すなわち、ディジタルデータの位相０°、１８０°のうち、１８０°のリサンプリング・データ）を生成し、適応等化回路２０に供給する。
【０００５】
なお、ここでリサンプリングとは、ビットクロックのタイミングにおけるサンプリングデータを、システムクロックのタイミングでＡ／Ｄ変換したデータより間引き補間演算をして求めることをいう。このとき、データを奇数番目のデータφ３と偶数番目のデータφ４に振り分けて後述する適応等化回路２０へ出力する。適応等化回路２０は、奇数等化後データφ９と偶数等化後データφ１０を生成し、それらを復号回路３１に供給して、例えばビタビ復号させる。ＥＣＣ回路３２は、復号回路３１からの復号データ系列中の誤り訂正符号を用い、その誤り訂正符号の生成要素の符号誤りを訂正し、誤りの大幅に低減された復号データ（奇数番目データ及び偶数番目データ）を出力する。
【０００６】
図４４は図４３中の適応等化回路２０の一例のブロック図を示す。図４４に示すように、適応等化回路２０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２１ａと、このトランスバーサルフィルタ２１ａの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２２ａと、トランスバーサルフィルタ２１ａの出力信号に基づいてエラー信号ＥＲＲａを生成する仮判別回路２４ａと、エラー信号ＥＲＲａを極性反転して乗算器・ＬＰＦ２２ａに供給するインバータ（ＩＮＶ）２５ａとよりなる回路部ＥＱ１と、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ４に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２１ｂと、このトランスバーサルフィルタ２１ｂの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２２ｂと、トランスバーサルフィルタ２１の出力信号に基づいてエラー信号ＥＲＲｂを生成する仮判別回路２４ｂと、エラー信号ＥＲＲｂを極性反転して乗算器・ＬＰＦ２２ｂに供給するインバータ（ＩＮＶ）２５ｂとよりなる回路部ＥＱ２とより構成されている。上記のトランスバーサルフィルタ２１ａ、２１ｂから前述した奇数等化後データφ９、偶数等化後データφ１０が出力される。
【０００７】
入力される再生信号の最高周波数がサンプリングクロックに対して十分に低い条件においては、このような構成を行い、一つおきの符号間干渉のみに限定して除去することでも、満足な性能を得ることができる場合がある。このとき、演算処理時間を半分にすることができる。
【０００８】
さらに、光ディスクにおいては、光ヘッドのレーザーパワーなどの影響により、上下非対称性（アシンメトリ）が生ずるので、これに対応して、ビタビ複号の目標値を適応的に変化させると良い性能が得られる場合がある。図４５はこの従来の再生装置の一例のブロック図を示す。同図中、図４３と同一構成部分には同一符号を付し、その説明を省略する。
【０００９】
図４５において、適応等化回路３０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３、φ４に対してＰＲ等化特性を付与した波形等化後データφ９、φ１０を復号回路３５へ出力すると共に、リサンプリング・データφ３、φ４に基づいて演算した目標値群ＡＭａ及びＡＭｂを復号回路３５に供給している。
【００１０】
図４６は図４５中の適応等化回路３０の一例のブロック図を示し、図４４と同一構成部分には同一符号を付し、その説明を省略する。図４６において、仮判別回路２６ａからの仮判別情報ＴＤａと、ＴＶＦ２１ａからの波形等化後データφ９は、目標値演算回路２７ａに供給され、ここで目標値群ＡＭａが演算生成される。また、仮判別回路２６ｂからの仮判別情報ＴＤｂと、ＴＶＦ２１ｂからの波形等化後データφ１０は、目標値演算回路２７ｂに供給され、ここで目標値群ＡＭｂが演算生成される。
【００１１】
図４７は図４６の目標値演算回路２７ａもしくは２７ｂの一例のブロック図を示す。図４７の目標値演算回路２７（図４６の２７ａ、２７ｂ）は、ｎ個の低域フィルタ（ＬＰＦ）２７１〜２７ｎが並列に配置された構成であり、仮判別情報ＴＤａまたはＴＤｂに従い、波形等化後データφ９またはφ１０とＴＤａまたはＴＤｂとの差をそれぞれの仮判別値毎にフィルタリングしていく。
【００１２】
ＬＰＦ２７１〜２７ｎは、（）内の数字とＴＤａまたはＴＤｂの数字が一致したときだけイネーブル動作をする。このようにすることで、最尤復号（ビタビ復号）の目標値が適応的に変化するので、アシンメトリがずれても、エラーレートを低減することができる。
【００１３】
再び図４５に戻って説明するに、適応等化回路３０から出力された目標値群ＡＭａ及びＡＭｂは復号回路３５に供給される。ＰＲＭＬの基本的な考え方としては、まず、適応等化回路３０がビタビと同じ目標値に等化し、その目標値からの誤差の自乗（ブランチメトリック）を、考えられるパス（状態遷移）に対して累積加算し、その値（パスメトリック）が最も小さくなるようにパスをビタビが選択する。結果として、１つのサンプリングポイントの情報に基づいて復号するビットバイビット復号よりも、複数の情報に基づいて復号するビタビ復号の方がエラーが少なくなる。
【００１４】
適応等化回路３０から出力される波形等化後のデータφ９、φ１０は、復号回路３５内のブランチメトリック演算回路に供給され、ここで各目標値との減算が行われ、更に自乗されて、パスメトリック演算回路に供給される。パスメトリック演算回路は、ブランチメトリック演算回路の出力信号を元に、考え得るパスに対してブランチメトリックの累積を行い、パスメトリックをパスメモリ演算回路に供給する。パスメモリ演算回路では、正しいパスの結果をデータに反映させる。
【００１５】
【発明が解決しようとする課題】
しかるに、従来の再生装置は、適応回路２０、３０が図４４、図４６に示したように、タップ係数毎に存在する乗算器＋ＬＰＦ２２ａ、２２ｂの構成が複雑であり、実際、システム全体からみて、これらの回路規模は半分以上を占めている。つまり、従来の再生装置は、システムクロックの低減と回路規模削減の両立が十分ではない。
【００１６】
また、上記の従来の再生装置において、実際には、伝送系の伝送特性によって歪が生じ、正しい目標値に等化されない場合が存在する。特に光ディスクの場合、レーザーの記録・再生パワーや、記録媒体の特性によって、このような状態となる。このとき、レベルの中心（ゼロクロス付近）から離れたところにおいては、目標値から一定方向にずれる直流的なずれ、かつ、目標値からのばらつきを示す交流的なずれの双方が大きくなる可能性が高い。これは、ブランチメトリックを計算する場合にも、この直流的なずれがそのままパスメトリックに反映されるため、相対的にゼロクロス付近の情報の重み付けが下がり、正しいパスを選択できなくなる要因となる。つまり、ビタビ本来の改善効果が発揮できなくなる。
【００１７】
これをヒストグラムで示したものを図４８に示す。これは５値によるＰＲ（１，１，１，１）波形等化データ（ただし、３Ｔ系の場合）のヒストグラムを示す。同図において、横軸はレベルであり、縦軸は出現頻度である。表示からの直流的なずれ及び交流的なずれが大きいことが分かる。
【００１８】
この問題を解決する第１の方法は、適応等化回路より受け渡された目標値群の全部若しくは一部をそのままビタビの目標値として置き換えてしまう方法である。このようにすることで目標値から一定方向にずれる直流的なずれは軽減することができる。
【００１９】
上記の問題を解決する第２の方法は、適応等化回路にて、ゼロクロス付近のエラーだけに基づいて等化エラーを生成することで、等化後の信号波形を変えることである。このようにすることで、目標値からのばらつきを示す交流的なずれも小さくなる。上記の問題を解決する第３の方法は、上下非対称性に適応的に対応するため、上下の目標値の平均をとるなどの演算を行って新しい目標とすることである。
【００２０】
本発明は上記の点に鑑みなされたもので、システムクロック周波数を従来の半分に下げたことによる回路の並列処理化の増大を、軽減し得る再生装置を提供することを目的とする。
【００２１】
また、本発明の他の目的は、ゼロクロスから離れた目標値に対応する歪みを含むエラー信号を無効化し、ゼロクロス付近の確からしいエラー信号だけを有効成分として取り出すことにより、再生信号の歪が大きく、パーシャルレスポンス等化しきれない場合でも、目標値とのずれが小さく、正しくエラー信号を抽出でき、結果としてエラーレートを向上することができる再生装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明の再生装置は、記録媒体に記録されているランレングス制限符号を再生し、その再生信号をトランスバーサルフィルタを用いてパーシャルレスポンス等化した後復号する再生装置において、再生信号をサンプリングした信号、もしくはサンプリング信号をさらにリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて出力するサンプリング出力手段と、偶数番目の再生データ信号をタップ係数に基づきフィルタリングして、偶数フィルタリング後信号として出力する偶数フィルタリング手段と、奇数番目の再生データ信号をタップ係数に基づきフィルタリングして、奇数フィルタリング後信号として出力する奇数フィルタリング手段と、偶数フィルタリング後信号の仮判別値を算出し、その仮判別値と偶数フィルタリング後信号との差分値を偶数エラー信号として出力する偶数仮判別手段と、奇数フィルタリング後信号の仮判別値を算出し、その仮判別値と奇数フィルタリング後信号との差分値を奇数エラー信号として出力する奇数仮判別手段と、偶数仮判別手段の偶数エラー信号と奇数仮判別手段の奇数エラー信号の一方を、選択信号に基づいて選択して選択後エラー信号として出力するエラー信号選択手段と、偶数番目の再生データ信号と奇数番目の再生データ信号の一方を、選択信号に基づいて選択して選択後データ信号として出力するデータ信号選択手段と、選択後エラー信号と選択後データ信号に基づき、偶数フィルタリング手段及び奇数フィルタリング手段のタップ係数を選択後エラー信号が最小になるように可変制御する係数生成手段と、再生信号のデータパターンに基づき、選択信号を生成する選択信号生成手段とを有する構成としたものである。
【００２３】
この発明では、フィルタリング手段のタップ係数を可変制御する係数生成手段の時定数が大きいことに着目し、再生信号のデータパターンに基づき選択信号を生成して、偶数仮判別手段の出力エラー信号と奇数仮判別手段の出力エラー信号の一方を選択すると共に、偶数番目の再生データ信号と奇数番目の再生データ信号の一方を選択し、これら選択後のエラー信号と選択後のデータ信号に基づき、偶数フィルタリング手段及び奇数フィルタリング手段のタップ係数をエラー信号が最小になるように可変制御するようにしたため、比較的に回路規模の大きい係数生成手段を偶数フィルタリング手段と奇数フィルタリング手段に共用することができる。
【００２４】
また、上記の目的を達成するため、第２の発明の再生装置は、第１の発明における偶数仮判別手段及び奇数仮判別手段を、偶数番目の再生データ信号及び奇数番目の再生データ信号の両方に基づき、ゼロクロスポイントか否かを検出して０ポイント情報を出力する検出手段と、検出手段よりビットクロックに同期して取り出される０ポイント情報を、少なくとも連続して３つ出力する遅延回路を共通に有する構成とし、パーシャルレスポンス等化の種類を示すＰＲモード信号と、再生信号のランレングス制限符号の種類を示すＲＬＬモード信号と、遅延回路からの複数の０ポイント情報と、偶数フィルタリング後信号又は奇数フィルタリング後信号を入力として受け、ＰＲモード信号とＲＬＬモード信号で定まる状態遷移と、複数の０ポイント情報のパターンとに基づき、偶数フィルタリング後信号の仮判別値、又は奇数フィルタリング後信号の仮判別値を算出することを特徴とする。
【００２５】
また、上記の目的を達成するため、第３の発明の再生装置は、偶数フィルタリング後信号と奇数フィルタリング後信号の一方を、選択信号に基づいて選択して選択後フィルタリング後信号として出力するフィルタリング後信号選択手段と、偶数仮判別手段の仮判別値と奇数仮判別手段の仮判別値の一方を、選択信号に基づいて選択して選択後仮判別値として出力する仮判別値選択手段と、選択後フィルタリング後信号と選択後仮判別値に基づき、各仮判別値に応じて誤差成分の低周波成分を目標値として抽出する少なくとも１つ以上のフィルタを有するフィルタ手段とを有し、フィルタ手段からの目標値を定めて偶数フィルタリング後信号と奇数フィルタリング後信号を最尤復号する構成としたものである。
【００２６】
この発明では、偶数フィルタリング後信号と奇数フィルタリング後信号の一方を選択信号に基づいて選択すると共に、偶数仮判別手段の仮判別値と奇数仮判別手段の仮判別値の一方を選択信号に基づいて選択し、これら選択後のフィルタリング後信号と選択後の仮判別値に基づき、偶数フィルタリング後信号と奇数フィルタリング後信号をそれぞれ最尤復号するときに使用する目標値を共通に生成するようにできる。
【００２７】
また、上記の目的を達成するため、第４の発明の再生装置は、上記の選択信号生成手段を、偶数番目の再生データ信号と奇数番目の再生データ信号、又は偶数フィルタリング後信号と奇数フィルタリング後信号のいずれかがゼロクロスポイントを示すときに、偶数０ポイント情報を順次遅延させる偶数ゼロクロス用タップ及び奇数０ポイント情報を順次遅延させる奇数ゼロクロス用タップと、偶数ゼロクロス用タップの出力する複数の０ポイント情報と、奇数ゼロクロス用タップの出力する複数の０ポイント情報に基づき、ゼロクロスが一方に偏らないように論理制御された選択信号を発生する論理制御手段とを有することを特徴とする。
【００２８】
また、上記の目的を達成するため、第５の発明の再生装置は、サンプリング手段を、再生信号をＡ／Ｄ変換器によりシステムクロックでサンプリングして得たディジタル信号を入力信号として受け、所望のビットレートでリサンプリングした偶数番目の再生データ及び奇数番目の再生データを生成して偶数フィルタリング手段及び奇数フィルタリング手段に供給すると共に、ゼロクロスポイントか否かを検出して０ポイント情報を出力するリサンプリングＤＰＬＬにより構成したことを特徴とする。
【００２９】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる再生装置の第１の実施の形態のブロック図を示す。同図中、図４３と同一構成部分には同一符号を付し、その説明を省略する。図１において、適応等化回路４０はリサンプリングＤＰＬＬ１９からのリサンプリング・データφ３、φ４に対してＰＲ等化特性を付与した波形等化後データφ９、φ１０を復号回路３６へ出力すると共に、リサンプリング・データφ３、φ４に基づいて演算した目標値群ＡＭを復号回路３６に供給する。なお、Ａ／Ｄ変換器１８を設ける位置は、リサンプリングＤＰＬＬ１９の前であればどこであってもよい。
【００３０】
ここで、リサンプリングＤＰＬＬ１９について、更に詳細に説明する。図２はリサンプリングＤＰＬＬ１９の一実施の形態のブロック図を示す。同図に示すように、リサンプリングＤＰＬＬ１９は、補間器１９１、位相検出器１９２、ループフィルタ１９３及びタイミング発生器１９４からなる一巡のフィードバックループ回路であり、補間器１９１には図１のＡ／Ｄ変換器１８からの再生ディジタル信号φ０と、タイミング発生器１９４からのデータ点位相情報とビットクロックが入力され、再生ディジタル信号φ０の位相点データのデータ値が補間により推定されて出力される。
【００３１】
補間器１９１の出力データ値であるφ１及びφ２は、リサンプリング・データとして位相検出器１９２に供給される。位相検出器１９２は図１の適応等化回路４０へ奇数再生データφ３及び偶数再生データφ４を出力する一方、位相誤差信号を生成し、ループフィルタ１９３に供給し、ここで積分させた後、タイミング発生器１９４に供給する。タイミング発生器１９４は入力されるループフィルタ１９３からのデータに基づいて、次のデータ点位相の推定を行い、このデータ点位相情報と同じく生成されたビットクロックを補間器１９１へ出力する。リサンプリングＤＰＬＬ１９から適応等化回路４０に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を図３に示す。
【００３２】
再び図１に戻って説明するに、適応等化回路４０から波形等化されて出力されたデータφ９、φ１０は復号回路３６に供給される。このとき、ビタビ復号の目標値として、適応等化回路４０の内部で演算して得られた目標値群ＡＭが復号回路３６に供給される。復号回路３６は、従来の復号回路３１と異なり、ビタビ復号の目標値が固定値ではなく、適応等化回路４０から供給される所定の処理をされた目標値群ＡＭに基づきビタビ復号を行うため、より適切な復号ができる。
【００３３】
図４は適応等化回路４０の一実施の形態のブロック図を示す。同図において、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ３に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）４１ａと、トランスバーサルフィルタ４１ａの出力信号に基づいてエラー信号ＥＲＲａを生成する仮判別回路４２ａと、エラー信号ＥＲＲａを極性反転するインバータ（ＩＮＶ）４３ａとからなるイコライザ回路部ＥＱ１と、リサンプリングＤＰＬＬ１９からのリサンプリング・データφ４に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）４１ｂと、トランスバーサルフィルタ４１ｂの出力信号に基づいてエラー信号ＥＲＲｂを生成する仮判別回路４２ｂと、エラー信号ＥＲＲｂを極性反転するインバータ（ＩＮＶ）４３ｂとからなるイコライザＥＱ２を有する。トランスバーサルフィルタ４１ａ及び４１ｂのフィルタ係数は共通（Ｃａ１〜Ｃａ５）である。
【００３４】
更に、適応等化回路４０は、ゼロクロス検出器４４ａ及び４４ｂと、これらゼロクロス検出器４４ａ及び４４ｂの出力ゼロクロス情報ＺＺａ及びＺＺｂに基づき制御信号ＣＴＬを発生する制御信号発生器４５と、フィルタ係数Ｃａ１〜Ｃａ５を出力する乗算器及び低域フィルタ（ＬＰＦ）４７と、スイッチ４６ａ、４６ｂ、４８ａ及び４８ｂと、目標値演算回路４９を有している。
【００３５】
スイッチ４６ｂは、インバータ（ＩＮＶ）４３ａの出力エラー信号とインバータ（ＩＮＶ）４３ｂの出力エラー信号の一方を、制御信号ＣＴＬに応じて選択して新しいエラー信号として乗算器＋低域フィルタ（ＬＰＦ）４７に供給する。スイッチ４６ａは、φ３とφ４の一方を制御信号ＣＴＬに応じて選択して新しい再生データとして乗算器＋低域フィルタ（ＬＰＦ）４７に入力する。乗算器＋低域フィルタ（ＬＰＦ）４７は、これらの入力信号の関係に応じて、ＴＶＦ４１ａ及び４１ｂへ出力するフィルタ係数Ｃａ１〜Ｃａ５を可変する。
【００３６】
制御信号発生器４５は以下のようにして制御信号ＣＴＬを生成する。リサンプリングＰＬＬ１９から入力される、リサンプリング信号である奇数番目再生データφ３又は適応等化回路４０から出力される波形等化後データφ９がゼロクロス検出器４４ａに供給され、ここでゼロクロスが検出されてゼロクロス情報ＺＺａとして制御信号発生器４５に供給される。一方、リサンプリングＰＬＬ１９から入力される、リサンプリング信号である偶数番目再生データφ４又は適応等化回路４０から出力される波形等化後データφ１０がゼロクロス検出器４４ｂに供給され、ここでゼロクロスが検出されてゼロクロス情報ＺＺｂとして制御信号発生器４５に供給される。
【００３７】
図５は制御信号発生器４５の要部の一例の回路系統図を示す。同図に示すように、制御信号発生器４５は、ゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂは、それぞれ多段縦続接続されたラッチ回路４５２〜４５４と、ラッチ回路４５５〜４５７に入力される。また、これらのラッチ回路４５２〜４５７には２入力ＯＲ回路４５１により得られたゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂの論理和信号がイネーブル信号として供給されており、ゼロクロス情報ＺＺａとゼロクロス情報ＺＺｂのいずれかがゼロクロスを示しているときに、多段ラッチ回路４５２〜４５４と、４５５〜４５７が順次情報を遅延する。多段ラッチ回路４５２〜４５４と、４５５〜４５７のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号発生器４５内の演算部は図６に示すフローチャートによって制御信号ＣＴＬを生成する。
【００３８】
図６において、ＴＺａが００００、ＴＺｂが１１１１であるか否かを判別し（ステップＳ１）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが００００、ＴＺｂが１１１１でない場合には、ＴＺａが１１１１、ＴＺｂが００００であるか否かを判別し（ステップＳ２）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが１１１１、ＴＺｂが００００でない場合には、状態を保持する。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂの接続状態を保持する制御信号を出力する。
【００３９】
再び図４に戻って説明するに、仮判別回路４２ａにより得られた仮判別情報ＴＤａと仮判別回路４２ｂにより得られた仮判別情報ＴＤｂは、制御信号ＣＴＬによって切り替わるスイッチ４８ａにより一方が選択されて新しい仮判別情報ＴＤｓとして目標値演算回路４９に供給される。同様に、波形等化後データφ９とφ１０は、制御信号ＣＴＬによって切り替わるスイッチ４８ｂにより一方が選択されて新しいフィルタリング後信号ＲＤｓとして目標値演算回蕗４９に供給される。
【００４０】
図７は目標値演算回路４９の一例のブロック図を示す。目標値演算回路４９は、ｎ個の低域フィルタ（ＬＰＦ）４９１〜４９ｎが並列に配置された構成であり、前述したスイッチ４８ａに選択された仮判別情報ＴＤｓに従い、前述したスイッチ４８ｂに選択された新しいフィルタリング信号ＲＤｓとＴＤｓとの差をそれぞれの仮判別値毎にフィルタリングしていく。
【００４１】
ＬＰＦ４９１〜４９ｎは、（）内の数字とＴＤｓの数字が一致したときだけイネーブル動作をする。このようにすることで、最尤復号（ビタビ復号）の目標値が適応的に変化するので、アシンメトリがずれても、エラーレートを低減することができる。この目標値演算回路４９は図４７に示した目標値演算回路２７（図４６の２７ａ、２７ｂ）と同じ構成であり、入出力信号が異なるだけである。
【００４２】
以上の動作により、図４に示したように、比較的に回路規模の大きい乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９を、イコライザ回路ＥＱ１及びＥＱ２に共通の一本化した構成とすることが可能となるため、従来に比べて大幅に回路規模を削減することができる。これは乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９の時定数が大きいことに着目し、時分割処理を行い、かつ、偏ったパターンに陥らないように制御信号発生器４５を設けたことによって実現されている。
【００４３】
次に、本発明再生装置における復号回路３６の具体的な実施の形態について図面と共に説明する。図８は本発明再生装置における復号回路３６の一実施の形態のブロック図を示す。同図において、適応等化回路４０より出力された波形等化後データφ９、φ１０は、各々ブランチメトリック演算回路３６１ａ、３６１ｂに入力され、それぞれのブランチメトリック（状態遷移によって示される、取り得る全ての値との差、つまりユークリッド距離を２乗したもの、若しくはそれに負の極性を付加したもの）が演算される。
【００４４】
その結果（この場合は、ブランチメトリック演算回路３６１ａより得られるbm_p3a、bm_p2a、bm_p1a、bm_0a、bm_m1a、bm_m2a、bm_m3a、及びブランチメトリック演算回路３６１ｂより得られるbm_p3b、bm_p2b、bm_p1b、bm_0b、bm_m1b、bm_m2b、bm_m3b）は、パスメトリック演算回路３６２に供給され、パスメトリック演算の過程で得られるパスメモリ制御信号（ctl1a、ctl2a、ctl3a、ctl4a、及びctl1b、ctl2b、ctl3b、ctl4b）が、パスメモリ演算回路３６３に供給される。パスメモリ演算回路３６３は、パスメモリ制御信号に基づき、復号後データφ１１、φ１２を出力する。
【００４５】
図９はブランチメトリック演算回路３６１ａ又は３６１ｂの一例のブロック図を示す。図１７（Ｃ）に示した状態遷移図の入力値をそれぞれ図９の右に示したように、aim_p3、aim_p2、aim_p1、aim_0、aim_m1、aim_m2、aim_m3に割り当てたとすると、入力された信号とそれぞれの値を減算器３７１〜３７７で減算し、その減算結果を対応する２乗演算ブロック３８１〜３８７に供給して２乗演算し、その演算結果をブランチメトリックとして出力する。
【００４６】
前記第１及び第２の方法では、目標値aim_p3、aim_p2、aim_p1、aim_0、aim_m1、aim_m2、aim_m3の全部若しくは一部を適応等化の目標値群ＡＭに置き換えればよい。前記第３の方法では、例えば目標値群ＡＭの値をaim_p3_am、aim_p2_am、aim_p1_am、aim_0_am、aim_m1_am、aim_m2_am、aim_m3_amとすると、
aim_p3_am'＝｛abs(aim_p3_am)＋abs(aim_m3_am)｝／２
aim_m3_am'＝｛−aim_m3_am'｝｝
ただし、上式中、absは絶対値演算を示す。また、上記の演算に替えて
aim_meen＝｛(aim_p3_am−aim_p2_am)＋(aim_m2_am−aim_m3_am)}／２
aim_p3_am'＝aim_p2_am＋aim_meen
aim_m3_am'＝aim_m2_am−aim_meen
などとして、目標値を置き換えればよい。
【００４７】
このようにして、前記第１乃至第３の方法のいずれかの方法を使った結果をヒストグラムで示したものが図１０である。図１０において、横軸はレベルであり、縦軸は頻度である。図１０は、ゼロクロス付近の内側３値によるＰＲ（１，１，１，１）波形等化データのヒストグラムで、矢印で示す新しい目標値から見ると、直流的なずれ及び交流的なずれの双方が軽減していることが分かる。
【００４８】
次に、本発明の第２の実施の形態について図面と共に説明する。図１１は本発明になる再生装置の第２の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１１に示す第２の実施の形態では、図１のリサンプリングＤＰＬＬ１９の代わりに、リサンプリングＤＰＬＬ５１が挿入されており、リサンプリング信号φ３、φ４に加えて、ゼロクロス情報ＺＤａ及びＺＤｂが適応等化回路５２に供給される点に特徴がある。
【００４９】
ここで、リサンプリングＤＰＬＬ５１について、更に詳細に説明する。図１２はリサンプリングＤＰＬＬ５１の一実施の形態のブロック図を示す。同図において、図２と同一構成部分には同一符号を付し、その説明を省略する。図１２において、位相検出器５１１は補間器１９１からのリサンプリング・データφ１及びφ２を入力として受け、図１１の適応等化回路５２へ奇数再生データφ３及び偶数再生データφ４を出力する一方、０ポイント情報ＺＤａ及びＺＤｂを生成し、適応等化回路５２へ供給する。０ポイント情報のタイミング、つまりゼロクロス点は、位相誤差信号を生成する際に、すでに把握しているはずである。リサンプリングＤＰＬＬ５１から適応等化回路５２に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を図１３に示す。
【００５０】
再び図１１に戻って説明するに、適応等化回路５２においてフィルタリングされた信号φ９、φ１０は復号回路３８に供給される。このとき、ビタビ復号の目標値として、適応等化回路５２の内部で演算して得られた目標値群ＡＭを復号回路３８に供給する。
【００５１】
図１４は適応等化回路５２の一実施の形態のブロック図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明を省略する。図１４に示すように、適応等化回路５２は、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ，ＺＤｂに基づいて制御信号ＣＴＬを発生する制御信号発生器５４と、上記の０ポイント情報ＺＤａ、ＺＤｂを遅延するタップ遅延回路５５と、乗算器＋ＬＰＦ４７と、イコライザ回路ＥＱ１及びＥＱ２と、目標値演算回路４９とから構成されている。
【００５２】
イコライザ回路ＥＱ１は、トランスバーサルフィルタ（ＴＶＦ）４１ａと、トランスバーサルフィルタ４１ａの出力信号とタップ遅延回路５５からの遅延信号Ｚａ１〜Ｚａ５とに基づいてエラー信号ＥＲＲａを生成する仮判別回路５６ａと、エラー信号ＥＲＲａを極性反転するインバータ（ＩＮＶ）４３ａとより構成されている。また、イコライザ回路ＥＱ２は、トランスバーサルフィルタ（ＴＶＦ）４１ｂと、トランスバーサルフィルタ４１ｂの出力信号とタップ遅延回路５５からの遅延信号Ｚｂ１〜Ｚｂ５とに基づいてエラー信号ＥＲＲｂを生成する仮判別回路５６ｂと、エラー信号ＥＲＲｂを極性反転するインバータ（ＩＮＶ）４３ｂとより構成されている。
【００５３】
仮判別回路５６ａ及び５６ｂは論理回路により構成されており、入力された信号に基づいて、後述のアルゴリズムに従ってパーシャルレスポンス特性の性質を巧みに利用した仮判別動作を行う。タップ遅延回路５５は、例えば図１５に示す如き回路構成とされている。図１６は図１５の中のＬＭの内部回路を示す。また、仮判別回路５６ａ及び５６ｂは、例えば図１７に示す如き回路構成とされている。
【００５４】
タップ遅延回路５５は、図１５に示すように、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ及びＺＤｂを遅延素子（Ｄｅｌａｙ）１０１ａ、１０１ｂでそれぞれ遅延して遅延信号Ｚａ１、Ｚｂ１として出力すると共に、更に４段縦続接続されたラッチモジュール（ＬＭ）１０２〜１０５を通して、それぞれ遅延し、それぞれから遅延信号Ｚａ２及びＺｂ２、Ｚａ３及びＺｂ３、Ｚａ４及びＺｂ４、Ｚａ５及びＺｂ５を出力する。
【００５５】
上記のＬＭ１０２〜１０５は、それぞれ同一構成で図１６に示すように、Ｄ型フリップフロップ１０６で構成された遅延回路部とそのままスルーで入力信号を出力する非遅延回路部からなる回路である。なお、ＬＭ１０２〜１０５内のＤ型フリップフロップの各イネーブル端子（図示省略）にはビットクロックがそれぞれ入力されており、また、各クロック端子にはシステムクロックがそれぞれ入力され、更に各クリア端子にはリセット信号がそれぞれ入力される。
【００５６】
また、仮判別回路５６ａ及び５６ｂは同一構成で、それぞれ図１７に示すように、仮判別器１１０ａ（または１１０ｂ）と減算器１１１ａ（または１１１ｂ）により構成されている。仮判別器１１０ａ（または１１０ｂ）には、トランスバーサルフィルタ４１ａ（または４１ｂ）からのデータと、タップ遅延回路５５の出力遅延信号と、後述のＰＲモード信号と、後述のＲＬＬモード信号とが入力される。減算器１１１ａ（または１１１ｂ）は入力データφ３（またはφ４）から、仮判別器１１０ａ（または１１０ｂ）からの仮判別結果を差し引いてエラー信号を生成する。
【００５７】
このように、タップ遅延回路５５と仮判別回路５６ａ及び５６ｂは、いずれもディジタル回路で構成されるため、アナログ特有の経時変化・パラメータばらつきの影響を受けることがなく、信頼性が高く、しかも回路規模も殆ど増えることのない構成である。
【００５８】
再び図１４に戻って説明するに、図４と異なる点として、０ポイント情報ＺＤａ，ＺＤｂに基づいて制御信号ＣＴＬを生成する制御信号発生器５４がある。図１８は制御信号発生器５４の要部の一例の回路系統図を示す。同図に示すように、制御信号発生器５４は、０ポイント情報ＺＤａと０ポイント情報ＺＤｂは、それぞれ多段縦続接続されたラッチ回路５４２〜５４４と、ラッチ回路５４５〜５４７に入力される。
【００５９】
また、これらのラッチ回路５４２〜５４７には２入力ＯＲ回路５４１により得られた０ポイント情報ＺＤａと０ポイント情報ＺＤｂの論理和信号がイネーブル信号として供給されており、０ポイント情報ＺＤａと０ポイント情報ＺＤｂのいずれかが０ポイントを示しているときに、多段ラッチ回路５４２〜５４４と、５４５〜５４７が順次情報を遅延する。多段ラッチ回路５４２〜５４４と、５４５〜５４７のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号発生器５４内の演算部は図１９に示すフローチャートによって制御信号ＣＴＬを生成する。
【００６０】
図１９において、ＴＺａが００００、ＴＺｂが１１１１であるか否かを判別し（ステップＳ１１）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、図１４のスイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが００００、ＴＺｂが１１１１でない場合には、ＴＺａが１１１１、ＴＺｂが００００であるか否かを判別し（ステップＳ１２）、その場合には入力信号のパターンが偏っていると判断し、状態を反転させる。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂを切り替えるための制御信号を出力する。ＴＺａが１１１１、ＴＺｂが００００でない場合には、状態を保持する。つまり、スイッチ４６ａ及び４６ｂ、４８ａ及び４８ｂの接続状態を保持する制御信号を出力する。
【００６１】
再び図１４に戻って説明するに、仮判別回路５６ａから出力される仮判別情報ＴＤａと仮判別回路５２から出力される仮判別情報ＴＤｂは、制御信号発生器５４から出力される制御信号ＣＴＬによって切り替わるスイッチ４８ａにより一方が選択されて、新しい仮判別情報ＴＤｓとして目標値演算回路４９に供給される。同様に、フィルタリングされたデータφ９とφ１０は、制御信号発生器５４から出力される制御信号ＣＴＬによって切り替わるスイッチ４８ｂにより一方が選択されて、新しいフィルタリング後信号ＲＤｓとして目標値演算回路４９に供給される。
【００６２】
次に、パーシャルレスポンス（ＰＲ）特性について説明するに、例えばＰＲ（ａ，ｂ，ｂ，ａ）の特性を図２０（Ａ）に示す孤立波に付与して等化すると、その等化波形はよく知られているように図２０（Ｂ）に示すようになる。更に、連続波では、この等化波形は、０，ａ，ａ＋ｂ，２ａ，２ｂ，ａ＋２ｂ，２ａ＋２ｂの７値をとる。この７値をビタビ復号器に入力すると、元のデータ（入力値）とＰＲ等化後の再生信号（出力値）は、過去の信号の拘束を受け、これと（１，７）ＲＬＬによって入力信号の”１”は２回以上続かないことを利用すると、図２０（Ｃ）に示すような状態遷移図で表わすことができることが知られている。
【００６３】
図２０（Ｃ）において、Ｓ０〜Ｓ５は直前の出力値により定まる状態を示す。この状態遷移図から例えば状態Ｓ２にあるときは、入力値がａ＋２ｂのとき出力値が１となって状態Ｓ３へ遷移し、入力値が２ｂのとき出力値が１となって状態Ｓ４へ遷移するが、それ以外の入力値は入力されないことが分かり、また、もし入力されればそれはエラーであることが分かる。
【００６４】
図２１は上記のＰＲ（ａ，ｂ，ｂ，ａ）の特性とランレングス制限規則ＲＬＬモードと仮判別器１１０ａ（または１１０ｂ）の出力する仮判定値との関係を示す図である。同図において、一番上の行のＰＲモードは、仮判別回路５６ａ（または５６ｂ）に入力される信号の値を示しており、一番左の列のＲＬＬモードは、仮判別回路５６ａ（または５６ｂ）の仮判別器１１０ａ（または１１０ｂ）に入力される信号を示しており、ここではＲＬＬ（１，Ｘ）とＲＬＬ（２，Ｘ）を示している。
【００６５】
ＰＲモードの値はパーシャルレスポンス特性がＰＲ（１，１）、ＰＲ（１，１，１）、ＰＲ（１，２，２，１）、ＰＲ（１，３，３，１）、ＰＲ（２，３，３，２）及びＰＲ（３，４，４，３）のいずれであるかを示す。また、ＲＬＬ（１，Ｘ）は最小反転間隔が”２”で、最大反転間隔が変調方式によって異なる所定の値Ｘのランレングス制限規則を示し、ＲＬＬ（２，Ｘ）は最小反転間隔が”３”で、最大反転間隔が変調方式によって異なる所定の値Ｘのランレングス制限規則を示している。
【００６６】
ＲＬＬ（１，Ｘ）の場合は、図２０と共に説明したように、等化波形は、ＰＲ（ａ，ｂ，ｂ，ａ）では０，ａ，ａ＋ｂ，２ａ，２ｂ，ａ＋２ｂ，２ａ＋２ｂの７値をとり、これらに対応した各パーシャルレスポンス特性における仮判定値が図２１に示されている。仮判定値のうち、矢印の右側の値が上記の７値の中央値である「ａ＋ｂ」が”０”になるようにオフセットしたときの値を示す。ＲＬＬ（２，Ｘ）はＲＬＬ（１，Ｘ）と同様の仮判定値を示すが、ＲＬＬ（１，Ｘ）の２ａ、２ｂで示す２行の値は存在しない。これは、図２０（Ｃ）の状態遷移図のＳ５→Ｓ１、Ｓ２→Ｓ４の遷移が存在しないからである（値２ａ、２ｂをとらないからである）。
【００６７】
また、図２１において、ＰＲ（１，１）はＰＲ（ａ，ｂ，ｂ，ａ）のａ＝０、ｂ＝１の場合である。更に、図２１において、ゲインＧはオフセット後の絶対値の最大値（ａ＋ｂ）＊を正規化するための乗算係数であり、Ａ／（ａ＋ｂ）＊で表される（ただし、Ａは任意のレベル）。
【００６８】
次に、再び図１７に戻って図１７に示す回路の動作について説明するに、入力された図１４のトランスバーサルフィルタ４１ａ（または４１ｂ）からの波形等化再生信号は、現在時刻における信号Ｄ３として取り扱われる。一方、リサンプリングＤＰＬＬ５１からの０ポイント情報ＺＤａ（またはＺＤｂ）はタップ遅延回路５５に供給され、そのタップ遅延出力が仮判別器１１０ａ（または１１０ｂ）に入力される。仮判別器１１０ａ（または１１０ｂ）は後述のアルゴリズムに従って、パーシャルレスポンス等化を前提とした仮判別（収束目標設定）を行う。減算器１１１ａ（または１１１ｂ）は現在時刻信号Ｄ３から仮判別器１１０ａ（または１１０ｂ）により得られた判別結果を減算してエラー信号ＥＲＲａ（又はＥＲＲｂ）を演算して出力する。
【００６９】
図１４において、このエラー信号ＥＲＲａ、ＥＲＲｂは、インバータ４３ａ、４３ｂで極性反転された後、一方がスイッチ４６ｂで選択されて共通の乗算器＋ＬＰＦ４７へ供給され、ここでリサンプリング信号φ３とφ４のうちスイッチ４６ａで選択された一方のリサンプリング信号と乗算された後、高域周波数成分が除去され、上記のエラー信号を０にするようなタップ係数（フィルタ係数）Ｃａ１〜Ｃａ５としてトランスバーサルフィルタ４１ａ及び４１ｂへ出力される。
【００７０】
次に、仮判別器１１０ａ（または１１０ｂ）による動作について、図２２のフローチャート等と共に更に詳細に説明する。ここで、上記の０ポイント情報の値Ｚが”１”であるときはゼロクロスポイントを示しており、これは、図２０（Ｃ）に示したＰＲ（ａ，ｂ，ｂ，ａ）の状態遷移図では「ａ＋ｂ」という値で表わされており、状態Ｓ１→Ｓ２又は状態Ｓ４→Ｓ５へ遷移する過程において発生する。
【００７１】
この場合、図２０（Ｃ）中、右半分の状態Ｓ２、Ｓ３及びＳ４は正の値の経路（ａ＋ｂ＝０に正規化した場合、図２１と共に説明したように、ａ＋２ｂ、２ａ＋２ｂ、２ｂのいずれか）を辿り、左半分の状態Ｓ５、Ｓ０及びＳ１は負の値の経路（ａ＋ｂ＝０に正規化した場合、図２１と共に説明したように、０、ａ、２ａのいずれか）を辿るため、ゼロクロスポイントの前又は後の値を参照することにより、正の経路なのか、負の経路なのかが判別できる。
【００７２】
しかも、あるゼロクロスポイントから次のゼロクロスポイントまでの間隔が分かれば、つまり状態Ｓ２から状態Ｓ５に至るまで、又は状態Ｓ５から状態Ｓ２に至るまでの遷移数がわかれば、経路が確定し、取り得るべき値が各々のサンプル点に対して明確になる。
【００７３】
また、上記の状態遷移図で「ａ＋ｂ」以外の値、すなわちゼロクロスポイントでないときは、上記の０ポイント情報の値Ｚは”０”である。この状態遷移図から、ゼロクロスポイント（Ｚ＝１）は２つ連続して取り出されることはなく、また、ＲＬＬ（１，Ｘ）の場合は、隣接するＺ＝１の間には最低１つの”０”が存在する（０ポイント情報の値Ｚが１→０→１と変化したとき、すなわち、状態Ｓ２→Ｓ４→Ｓ５、あるいは状態Ｓ５→Ｓ１→Ｓ２と遷移したとき）。なお、ＲＬＬ（２，Ｘ）の場合は、隣接するＺ＝１の間には最低２つの”０”が存在する。２ａ及び２ｂの値は存在しないからである。
【００７４】
実際の信号では、ノイズ等の影響により、ゼロクロスポイント自体の検出を誤ることも十分に予想されるが、フィードバック制御の場合、正しい判定のできる確率が誤る確率を上回っていれば、正しい方向に収束していくはずであり、また、十分な積分処理のため、単発のノイズは実用上問題ないと考えられる。
【００７５】
以上の点に着目し、仮判別器１０１ａ（または１１０ｂ）は、まず、タップ遅延回路５５を介してビットクロックの周期毎に入力される０ポイント情報の値Ｚを識別し、連続する５クロック周期の５つの値がオール”０”であるかどうか（図２２のステップ６１）、上記の５つの値のうちの最後の値のみが”１”かどうか（図２２のステップ６２）、上記の５つの値のうちの最初の値のみが”１”かどうか（図２２のステップ６３）、上記の５つの値のうちの最初と最後の値が’１”で残りの３つの値は”０”かどうかを判別する（図２２のステップ６４）。
【００７６】
これらのパターンは、着目する０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側の０ポイント情報の値Ｚがいずれも”０”である場合であり、このときは信号波形が正側、又は負側に張り付いている場合であるので、これらのパターンのいずれかを満たすときは、
Ｐ＝（ａ＋ｂ）＊×Ｇ （１）
なる式により、大なる値Ｐを算出する（図２２のステップ６５）。ただし、（１）式及び後述の（２）、（３）式中、Ｇは図２１に示したゲイン、ａ＊、ｂ＊はＰＲ（ａ，ｂ，ｂ，ａ）におけるａとｂの値を、中央値（ａ＋ｂ）が０になるようにオフセットした後の値であることを示す。これらａ＊、ｂ＊及びＧの値は、入力されるＰＲモード信号、ＲＬＬモード信号により求められる既知の値である。
【００７７】
上記のパターンのいずれでもないときは、連続する５クロック周期の５つの０ポイント情報の値Ｚが”０１０１０”であるかどうか判別し（図２２のステップ６６）、このパターンのときはＲＬＬモード信号に基づき、ＲＬＬ（１，Ｘ）のパーシャルレスポンス等化であるかどうか判定する（図２２のステップ６７）。このパターンは、着目する中央値の０ポイント情報の値Ｚを”０”としたとき、中央値の前後両側に隣接する２つのＺの値がいずれも”１”の場合であり、これは前記したように、ＲＬＬ（１，Ｘ）のときのみ発生する可能性があるので、ＲＬＬ（１，Ｘ）であるときは
Ｐ＝（ｂ−ａ）＊×Ｇ （２）
なる式により、値Ｐを算出する（図２２のステップ６８）。なお、このときは、極性が２クロック目で瞬時に変化するので、（２）式により小なる値Ｐが算出される。
【００７８】
連続する５クロック周期の５つの０ポイント情報の値Ｚが”０１０１０”でないときは、それら５つの０ポイント情報の値Ｚが”０１００１”、”１００１０”、”０００１０”及び”０１０００”のうちのいずれかのパターンであるかどうか判別する（図２２のステップ６９〜７２）。これら４つのパターンは、連続する５つの０ポイント情報のうち中央値がゼロクロス点を示しておらず、かつ、中央値の前後に隣接する２つの０ポイント情報の一方がゼロクロス点を示しているときである。
【００７９】
上記の４つのパターンのどれかであるとき、あるいはステップ６７でＲＬＬモードが（１，Ｘ）でないと判定されたときは、
Ｐ＝ｂ＊×Ｇ （３）
なる式により、値Ｐを算出する（図２２のステップ７３）。この場合、信号波形は短期間、同じ極性を保っているので、（１）式及び（２）式の中間レベルの値Ｐが（３）式により算出される。
【００８０】
上記のステップ６５、６８及び７３のいずれかで値Ｐを算出すると、続いて前述した現在時刻の波形等化信号Ｄ３が０以上であるかどうか判別する（図２２のステップ７４）。現在時刻の波形等化信号Ｄ３が０以上であるときは最終仮判定レベルＱをＰの値とし（図２２のステップ７５）、負であるときは最終仮判定レベルＱを−Ｐの値とする（図２２のステップ７６）。
【００８１】
なお、ステップ７２で０ポイント情報の値Ｚが”０１０００”でないと判定されたときは、最終仮判定レベルＱを”０”とする（図２２のステップ７７）。例えば、連続する５つの０ポイントＺの中央値が”１”の場合などがこの場合に相当する。
【００８２】
以上の仮判別処理により得られた仮判定レベルＱは、図１７の仮判別器１１０ａ（又は１１０ｂ）から減算器１１１ａ（又は１１１ｂ）に供給されて現在時刻の波形等化信号Ｄ３との差分をとられてエラー信号ＥＲＲａ（又はＥＲＲｂ）とされ、前述したように、図１４のＩＮＶ４３ａ（または４３ｂ）を介して図１４の乗算器＋ＬＰＦ４７へ出力され、ここで乗算されてから高域周波数成分が除去され、トランスバーサルフィルタ４１ａ及び４１ｂにタップ係数Ｃａ１〜Ｃａ５として出力される。
【００８３】
このようにして、図１４の仮判別回路５６ａ、５６ｂから取り出されるエラー信号ＥＲＲａ、ＥＲＲｂが０になるように、トランスバーサルフィルタ４１ａ、４１ｂのタップ係数Ｃａ１〜Ｃａ５が可変制御されることにより、トランスバーサルフィルタ４１ａ、４１ｂによる波形等化を、収束範囲を拡大させて好適に行うことができる。
【００８４】
次に、上記の仮判別処理による波形等化について、更に具体的に説明する。例えば、図２３（Ａ）に実線で示す波形の等化後再生信号が、トランスバーサルフィルタ４１ａ（又は４１ｂ）から取り出されて仮判別回路５６ａ（又は５６ｂ）に入力される場合、この仮判別回路５６ａ（又は５６ｂ）にはリサンプリングＤＰＬＬ５１からは同図（Ａ）の波形の下部に示すような値Ｚの０ポイント情報も入力される。
【００８５】
ここで、図２３（Ａ）において、○印は記録媒体に記録されたランレングス制限符号の本来のデータ点を示す。また、×印はトランスバーサルフィルタ４１ａ（又は４１ｂ）によりパーシャルレスポンス等化するときの等化用のサンプル点を示し、これは本来のデータ点から１８０°ずれている（他の図２３（Ｂ）〜（Ｄ）、図２４、図２５も同様）。
【００８６】
図２３（Ａ）において、連続する５つの０ポイント情報の値Ｚがオール”０”のときと”１００００”のときと”００００１”のときは前記（１）式に基づいて等化され（図２２のステップ６１〜６３、６５）、図２３（Ｂ）に示すように、再生信号が本来と同様の波形で得られる。なお、上記の（１）式〜（３）式の演算結果による波形等化は、連続する５つの０ポイント情報の値Ｚの３番目のタイミングで、波形等化信号Ｄ３の極性に応じて行われることは図２２に示した通りである。
【００８７】
図２３（Ｃ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”１０００１”であるときの、トランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚの３番目のタイミングの、波形等化信号Ｄ３の値は正であるから、このとき（１）式による波形等化が行われ（図２２のステップ６４、６５、７４、７５）、図２３（Ｄ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００８８】
図２４（Ａ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１０１０”で、かつ、ＲＬＬ（１，Ｘ）であるときと、連続する５つの０ポイント情報の値Ｚが”０１００１”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１０１０”のときの波形等化信号Ｄ３の値は正であるから、（２）式による正の値の波形等化が行われ（図２２のステップ６６〜６８、７４、７５）、”０１００１”のときの波形等化信号Ｄ３の値は負であるから、（３）式による負の値の波形等化が行われ（図２２のステップ６９、７３、７４、７６）、図２４（Ｂ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００８９】
図２５（Ａ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１０００”であるときと、連続する５つの０ポイント情報の値Ｚが”０００１０”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１０００”、”０００１０”のときはいずれも波形等化信号Ｄ３の値は正であるから、（３）式による正の値の波形等化が行われ（図２２のステップ７１、７３〜７５、又はステップ７２〜７５）、図２５（Ｂ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００９０】
更に、図２５（Ｃ）はリサンプリングＤＰＬＬ５１から取り出された連続する５つの０ポイント情報の値Ｚが”０１００１”であるときと、連続する５つの０ポイント情報の値Ｚが”１００１０”であるときのトランスバーサルフィルタ４１ａ（又は４１ｂ）の出力等化後再生信号波形の一例を示す。この場合、連続する５つの０ポイント情報の値Ｚが”０１００１””１００１０”のときはいずれも波形等化信号Ｄ３の値は正であるから、（３）式による正の値の波形等化が行われ（図２２のステップ６９、７３〜７５、又はステップ７０、７３〜７５）、図２５（Ｄ）に示す等化後再生信号がトランスバーサルフィルタ４１ａ（又は４１ｂ）から得られる。
【００９１】
このように、この実施の形態では、０ポイント情報の値Ｚを参照し、状態遷移図から自と決定される値に等化するようにしたため、現在のサンプル点のレベルに依存しない（他の目標値に近くても影響されない）正確な波形等化ができる。また、異なるパーシャルレスポンス等化に対応でき、更に判定を誤る確率はスレッショルドが固定の従来装置に比べて少ないので、収束時間を短時間にできる。なお、本実施の形態は、ＲＬＬ（２，Ｘ）にも同様に適用できる。図２１と共に説明したように、ＲＬＬ（１，Ｘ）と略同様の状態遷移が行われるからである。
【００９２】
図２６は仮判別回路５６ａ及び５６ｂ内の仮判別器１１０ａ及び１１０ｂの他の例の動作説明用フローチャートを示す。これは連続した３つの０ポイント情報に基づいて仮判別結果を得る場合である。すなわち、まず、連続する３クロック周期の３つの０ポイント情報の値Ｚがオール”０”であるかどうか判別し（図２６のステップ８１）、このときは信号波形が正側、又は負側に張り付いている場合であるので、このパターンを満たすときは、前記（１）式により大なる値Ｐを算出する（図２６のステップ８２）。
【００９３】
上記のパターンでないときは、連続する３クロック周期の３つの０ポイント情報の値Ｚが”１０１”であるかどうか判別し（図２６のステップ８３）、このパターンのときはＲＬＬモード信号に基づき、ＲＬＬ（１，Ｘ）のパーシャルレスポンス等化であるかどうか判定する（図２６のステップ８４）。このパターンは、着目する中央値の０ポイント情報の値Ｚを”０”としたとき、前後両側に隣接するＺの値がいずれも”１”の場合であり、これは前記したように、ＲＬＬ（１，Ｘ）のときのみ発生する可能性があるので、ＲＬＬ（１，Ｘ）であるときは前記（２）式により値Ｐを算出する（図２６のステップ８５）。
【００９４】
連続する３クロック周期の３つの０ポイント情報の値Ｚが”１０１”でないときは、それら３つの０ポイント情報の値Ｚが”１００”と”００１”のうちのいずれかのパターンであるかどうか判別する（図２６のステップ８７、８８）。これらのパターンは、着目する中央値の０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側に隣接する２つの０ポイント情報の値Ｚの一方が”１”である場合である。これらのパターンのどれかであるとき、あるいはステップ８４でＲＬＬモードが（１，Ｘ）でないと判定されたときは、前記（３）式により値Ｐを算出する（図２６のステップ８６）。
【００９５】
上記のステップ８２、８５及び８６のいずれかで値Ｐを算出すると、前記の現在時刻の波形等化信号Ｄ３が０以上であるかどうか判別する（図２６のステップ８９）。現在時刻の波形等化信号Ｄ３が０以上であるときは最終仮判定レベルＱをＰの値とし（図２６のステップ９１）、負であるときは最終仮判定レベルＱを−Ｐの値とする（図２６のステップ９０）。ステップ８８で０ポイント情報の値Ｚが”００１”でないと判定されたときは、最終仮判定レベルＱを”０”とする（図２６のステップ９２）。例えば、連続する３つの０ポイントＺの中央値が”１”の場合がこの場合に相当する。
【００９６】
また、図２７は仮判別回路５６ａ及び５６ｂ内の図１７に示した仮判別器１１０ａ、１１０ｂの他の例の動作のフローチャートを示す。同図中、図２２と同一処理ステップには同一符号を付し、その説明を省略する。図２７において、着目する０ポイント情報の値Ｚの中央の値を”０”としたとき、前後両側の０ポイント情報の値Ｚがいずれも”０”である場合（すなわち、信号波形がゼロクロスポイントから離れている場合）には、ステップ６５で（１）式の演算によりＰを算出した後、仮判定レベルＱを０とし（ステップ７９）、処理を終了する。
【００９７】
仮判定レベルＱは、現在時刻の波形等化信号Ｄ３との差分をとられてエラー信号とされるが、（１）式によりＰを算出する場合は、サンプル値がゼロクロスサンプルより離れているサンプル値を示しているので、それらのサンプル値は確からしくないと判断し、仮判定レベルＱを０とすることで、エラー信号を無効化する。上記の図２６、図２７にそれぞれ示した方法でも図２２と同様に効果が得られる。
【００９８】
以上の動作により、幅広い収束範囲を可能とし、性能を向上すると共に、図１４に示したように比較的に回路規模の大きい乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９を一本化してイコライザ回路ＥＱ１及びＥＱ２に共用することができ、この結果、大幅に回路規模を削減することができる。これは乗算器＋低域フィルタ（ＬＰＦ）４７と目標値演算回路４９の時定数が大きいことに着目し、時分割処理を行い、かつ偏ったパターンに陥らないように制御信号発生器５４を設けたことによって実現される。
【００９９】
図２８（Ａ）、（Ｂ）は適応等化回路５２から出力される実際のデータ（奇数等化後データφ９と偶数等化後データφ１０）のアイパターンを示す。同図中、縦軸は２の補数表示で表したレベル、横軸はサンプル点数により表現される時間を示す。図２８（Ａ）、（Ｂ）から分るように、本実施の形態によれば、ＰＲ（１，１，１，１）に等化下場合、いずれのデータφ９、φ１０共に、「０」、「３２」、「６４」、「−３２」及び「−６４」の５つの目標値にそれぞれ分離して収束されており、ただしく等化されていることがわかる。
【０１００】
図２９は、実際に偏ったパターンに陥る可能性がある信号を示している。図中、上の信号がφ３、φ４、φ９、φ１０のいずれかの信号であり、横軸は時間である。５μｓｅｃ付近から、４Ｔ信号が連続するため、パラレル動作では、いずれか片方のラインにはゼロクロスが入力されなくなる。また、図２９の下の信号は制御信号ＣＴＬであり、この場合は０、つまり片方に固定されている。
【０１０１】
図３０は、本発明の場合の信号波形を示しており、偏ったパターンに陥る可能性がある信号φ３、φ４、φ９又はφ１０においても、ゼロクロスが入力されなくなったことを検出して、同図の下に示す制御信号ＣＴＬのように、０，１を切り替える、つまり前述したスイッチ４６ａ、４６ｂ、４８ａ及び４８ｂを切り替えるため、ゼロクロスが入力されることになり、ＰＲ等化動作、後段のビタビ復号の動作が適切に行われるようになる。
【０１０２】
次に、本発明の再生装置の第３の実施の形態について説明する。図３１は本発明になる再生装置の第３の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図３１に示す再生装置の第３の実施の形態では、ＬＰＦ１７の入力再生信号が位相同期ループ（ＰＬＬ）回路１２１に供給され、ここでビットに同期したクロックが生成され、そのクロックがＡ／Ｄ変換器１８及び補間フィルタ（ＩＰＦ）１２２に供給される。
【０１０３】
Ａ／Ｄ変換器１８から出力された奇数番目データ（もしくは偶数番目データ）φ３は適応等化回路４０に供給されると共に、補間フィルタ（ＩＰＦ）１２２に供給され、ＩＰＦ１２２において隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ３からシステムクロックのタイミングで間引き補間演算して生成された、隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ３の中間位置のサンプル点データφ４が、偶数番目データ（もしくは奇数番目データ）として適応等化回路４０に供給される。
【０１０４】
適応等化回路４０は、第１の実施の形態の適応等化回路４０と同様の構成により、入力されたデータφ３、φ４に対して適応等化処理を行って奇数番目のデータφ９と偶数番目のデータφ１０を出力すると共に、目標値群ＡＭを出力する。
【０１０５】
このように、本実施の形態では、適応等化回路４０が、リサンプリングＤＰＬＬ１９からの信号ではなく、Ａ／Ｄ変換した再生信号とＩＰＦ１２２の出力データ（φ３、φ４）を入力信号として受け．動作するところに特徴がある。
【０１０６】
次に、本発明の再生装置の第４の実施の形態について説明する。図３２は本発明になる再生装置の第４の実施の形態のブロック図を示す。同図中、図３１と同一構成部分には同一符号を付し、その説明を省略する。図３２に示す再生装置の第４の実施の形態では、ＬＰＦ１７からの再生信号をそれぞれディジタル信号に変換するＡ／Ｄ変換器１２３と１２４を並列に設け、これら２系統のＡ／Ｄ変換器１２３及び１２４にＰＬＬ１２１から相対的に位相が１８０°ずれたクロックを供給することにより、奇数番目データφ３および偶数番目データφ４を得るところに特徴がある。
【０１０７】
次に、本発明の再生装置の第５の実施の形態について説明する。図３３は本発明になる再生装置の第５の実施の形態のブロック図を示す。同図中、図３１と同一構成部分には同一符号を付し、その説明を省略する。図３３に示す再生装置の第５の実施の形態では、適応等化回路４０にＡ／Ｄ変換器１８から取り出される奇数番目データφ３及びＩＰＦ１２２から取り出される偶数番目データφ４を入力として供給すると共に、ゼロクロス検出・位相比較器１２５に供給される。このゼロクロス検出・位相比較器１２５は、奇数番目データφ３及び偶数番目データφ４のゼロクロス検出を行い、その検出ゼロクロス点の位相と電圧制御発振器（ＶＣＯ）１２７よりのビットクロックの位相とを位相比較して位相誤差信号を生成する。この位相誤差信号はループフィルタ１２６を通してＶＣＯ１２７に制御電圧として印加され、その出力システムクロック周波数を可変制御する。ＶＣＯ１２７から出力されるシステムクロックは上記のビットクロックを含み、装置のクロックが必要な各ブロックに印加される。
【０１０８】
ループフィルタ１２６及びＶＣＯ１２７はディジタルでもアナログでも構成可能であり、アナログの場合はＤ／Ａ変換を行うインターフェースが必要となる。この実施の形態も上記の各実施の形態と同様の特長を有する。
【０１０９】
次に、本発明の再生装置の第６の実施の形態について説明する。図３４は本発明になる再生装置の第６の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３４に示す再生装置の第６の実施の形態では、ＬＰＦ１７から出力された再生信号が、２つのＡ／Ｄ変換器１２８及び１２９にそれぞれ供給される。
【０１１０】
一方、ＶＣ０１２７から出力されるシステムクロックは上記のビットクロックを含むが、互いに位相が１８０°異なるシステムクロックが出力され、Ａ／Ｄ変換器１２８には位相０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて奇数番目データ（もしくは偶数番目データ）φ３を生成させ、Ａ／Ｄ変換器１２９には位相１８０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて偶数番目データ（もしくは奇数番目データ）φ４を生成させる。これらのデータφ３及びφ４は適応等化回路４０及びゼロクロス検出・位相比較器１２５にそれぞれ供給される。
【０１１１】
次に、本発明の再生装置の第７の実施の形態について説明する。図３５は本発明になる再生装置の第７の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３５に示す再生装置の第７の実施の形態では、ゼロクロス検出・位相比較器１３０が、適応等化回路４０に入力されるデータφ３及びφ４ではなく、適応等化回路４０から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うことを特徴とする。この場合も、第５の実施の形態と同様の効果が得られる。
【０１１２】
次に、本発明の再生装置の第８の実施の形態について説明する。図３６は本発明になる再生装置の第８の実施の形態のブロック図を示す。同図中、図３４と同一構成部分には同一符号を付し、その説明を省略する。図３６に示す再生装置の第８の実施の形態は、ゼロクロス検出・位相比較器１３１が、適応等化回路４０に入力されるデータφ３及びφ４ではなく、適応等化回路４０から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行う点が、図３４に示した第６の実施の形態の再生装置と異なる。この場合も、第６の実施の形態と同様の効果が得られる。
【０１１３】
次に、本発明の再生装置の第９の実施の形態について説明する。図３７は本発明になる再生装置の第９の実施の形態のブロック図を示す。同図中、図１１及び図３１と同一構成部分には同一符号を付し、その説明を省略する。図３７に示す再生装置の第９の実施の形態では、ＬＰＦ１７の入力再生信号が位相同期ループ（ＰＬＬ）回路１２１に供給され、ここでビットに同期したクロックが生成され、そのクロックがＡ／Ｄ変換器１８及びＩＰＦ１２２に供給される。
【０１１４】
Ａ／Ｄ変換器１８から出力される奇数番目データ（もしくは偶数番目データ）φ１は、遅延及びゼロ検出器１３２に直接に供給されると共に、ＩＰＦ１２２に供給され、ＩＰＦ１２２において隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ１からシステムクロックのタイミングで間引き補間演算して生成された、隣り合う２つの奇数番目データ（もしくは偶数番目データ）φ１の中間位置のサンプル点データφ２が、偶数番目データ（もしくは奇数番目データ）として遅延及びゼロ検出器１３２に供給される。
【０１１５】
これにより、遅延及びゼロ検出器１３２は、入力されたデータφ１及びφ２に基づき、入力データφ１及びφ２の極性が反転したときに、近傍の２つのサンプル点のうち、より０に近い方を０ポイント情報として遅延回路に供給して遅延することにより、図１２に示したリサンプリングＤＰＬＬ５１と同様に、奇数番目のデータφ３と偶数番目のデータφ４と、奇数番目データφ３に対応した奇数０ポイント情報ＺＤａ及び偶数番目データφ４に対応した偶数０ポイント情報ＺＤｂを生成出力し、適応等化回路５２に供給する。
【０１１６】
適応等化回路５２は、第２の実施の形態の適応等化回路５２と同様の構成により、入力されたデータφ３、φ４及び０ポイント情報ＺＤａ及びＺＤａに対して適応等化処理を行って奇数番目のデータφ９と偶数番目のデータφ１０を出力する。
【０１１７】
このように、本実施の形態では、適応等化回路５２が、リサンプリングＤＰＬＬ５１からの信号ではなく、Ａ／Ｄ変換した再生信号を入力信号として受け、φ３、φ４及びＺＤａ、ＺＤｂを出力する遅延及びゼロ検出器１３２の出力信号を入力として動作するところに特徴がある。
【０１１８】
次に、本発明の再生装置の第１０の実施の形態について説明する。図３８は本発明になる再生装置の第１０の実施の形態のブロック図を示す。同図中、図３７と同一構成部分には同一符号を付し、その説明を省略する。図３８に示す再生装置の第１０の実施の形態では、ＬＰＦ１７の出力信号が供給される２系統のＡ／Ｄ変換器１３３及び１３３に対して、ＰＬＬ１２１より、相対的に１８０°位相がずれたクロックを供給することにより、φ１およびφ２を得るところに特徴がある。
【０１１９】
次に、本発明の再生装置の第１１の実施の形態について説明する。図３９は本発明になる再生装置の第１１の実施の形態のブロック図を示す。同図中、図３３と同一構成部分には同一符号を付し、その説明を省略する。図３９に示す再生装置の第１１の実施の形態では、適応等化回路５２が、Ａ／Ｄ変換器１８から取り出される奇数番目データφ３と、ＩＰＦ１２２から取り出される偶数番目データφ４を入力として受け、更に奇数番目データφ３及び偶数番目データφ４が供給されたゼロクロス検出・位相比較器１３５の出力である０ポイント情報ＺＤａ及びＺＤｂを入力として、適応等化動作を行うところに特徴がある。
【０１２０】
ゼロクロス検出・位相比較器１３５は、図３３に示したゼロクロス検出・位相比較器１２５と同様に奇数番目データφ３及び偶数番目データφ４のゼロクロス検出を行い、その検出ゼロクロス点の位相と電圧制御発振器（ＶＣＯ）１２７よりのビットクロックの位相とを位相比較して位相誤差信号を生成してループフィルタ１２６ヘ出力すると共に、奇数番目データφ３に対応した奇数０ポイント情報ＺＤａ及び偶数番目データφ４に対応した偶数０ポイント情報ＺＤｂを生成し、適応等化回路５２に供給する。本実施の形態も第１０の実施の形態と同様の特長を有する。
【０１２１】
次に、本発明の再生装置の第１２の実施の形態について説明する。図４０は本発明になる再生装置の第１２の実施の形態のブロック図を示す。同図中、図３６及び図３９と同一構成部分には同一符号を付し、その説明を省略する。図４０に示す第１２の実施の形態は、図３６に示した第８の実施の形態のゼロクロス検出・位相比較器１３１に替えて、図３８に示したゼロクロス検出・位相比較器１３５を設け、適応等化回路５２により、データφ３及びφ４と０ポイント情報ＺＤａ及びＺＤｂに基づく適応等化処理を行えるようにしたものである。
【０１２２】
次に、本発明の再生装置の第１３の実施の形態について説明する。図４１は本発明になる再生装置の第１３の実施の形態のブロック図を示す。同図中、図３９と同一構成部分には同一符号を付し、その説明を省略する。図４１に示す再生装置の第１３の実施の形態では、ゼロクロス検出・位相比較器１３６が、適応等化回路５２に入力されるデータφ３及びφ４ではなく、適応等化回路５２から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うことを特徴とする。
【０１２３】
次に、本発明の再生装置の第１４の実施の形態について説明する。図４２は本発明になる再生装置の第１４の実施の形態のブロック図を示す。同図中、図４０及び図４１と同一構成部分には同一符号を付し、その説明を省略する。図４２に示す本発明になる再生装置の第１４の実施の形態は、図４０に示した第１２の実施の形態のゼロクロス検出・位相比較器１３５に替えて、図４１に示した第１３の実施の形態の、適応等化回路５２から出力されるデータφ９及びφ１０を入力として、ゼロクロス検出動作・位相比較動作を行うゼロクロス検出・位相比較器１３６を設けた点に特徴がある。本実施の形態も第１２、第１３の実施の形態と同様の特長がある。
【０１２４】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば仮判別回路５６ａ、５６ｂはＰＲモード信号とＲＬＬモード信号の両方を可変としてエラー信号を生成するようにしたが、いずれか一方又は両方を固定してエラー信号を生成することもできる。
【０１２５】
また、前記ＩＮＶ４３ａ、４３ｂはトランスバーサルフィルタ４１ａ、４１ｂの係数を更新する際に、ネガティブフィードバック（負帰還）にする目的で挿入しているものであり、その目的を達成する方法は他にも多く考えられ、代表的な方法は次の通りである。▲１▼ＩＮＶでトランスバーサルフィルタ４１ａ、４１ｂのタップ出力それぞれを反転する。▲２▼ＩＮＶで乗算器＋ＬＰＦ４７の出力を反転する。▲３▼トランスバーサルフィルタ４１ａ、４１ｂ内部のメイン信号の極性を変えてつじつまを合わせる。▲４▼ループ内各ブロックのうちのいずれかの中で極性反転を行う。このとき、図２２、図２６、図２７に示したフローチャートで使用されているＤ３の極性及びそのエラー出力の極性について配慮されなければならないことは勿論である。また、メモリ素子としてはＦＩＦＯ以外のＲＡＭその他のメモリ素子を用いることも可能である。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、フィルタリング手段のタップ係数を可変制御する係数生成手段の時定数が大きいことに着目し、比較的に回路規模の大きい乗算器・低域フィルタ（ＬＰＦ）による係数生成手段を偶数フィルタリング手段と奇数フィルタリング手段に共用するようにしたため、回路規模を削減することができる。
【０１２７】
また、本発明によれば、目標値演算回路の時定数が大きいことに着目し、時分割処理を行い、かつ、偏ったパターンに陥らないように制御信号発生器を設けるようにしたため、偶数フィルタリング後信号と奇数フィルタリング後信号をそれぞれ最尤復号するときに使用する目標値を共通に発生でき、比較的に回路規模の大きい目標値演算回路を共用でき、回路規模を削減でき、上記の乗算器・低域フィルタ（ＬＰＦ）の回路規模削減と相まって、大幅に回路規模を削減することができる。
【０１２８】
また、本発明によれば、システムクロック周波数を従来の半分に下げたことによる回路の並列処理化の増大を、軽減することができる。更に、本発明によれば、最小反転間隔２と３のいずれのランレングス制限符号に対応でき、また、ディジタル回路で構成できるため、アナログ回路に比べて信頼性が高く、また回路規模も殆ど増大することのない構成にできる。また、更に、本発明によれば、確からしくないエラー値を示す信号を無効化し、確からしいエラー信号だけを有効成分として取り出すようにしたため、再生信号の歪みが大きく、パーシャルレスポンス等化しきれない場合でも、目標値とのずれが小さく、正しくエラー信号を抽出でき、結果としてエラーレートを向上することができる。
【０１２９】
また、本発明によれば、リサンプリングＤＰＬＬから取り出されるリサンプリング・データ及び０ポイント情報を、ＦＩＦＯのようなメモリ素子にシステムクロックに同期してビットクロックのタイミングで一旦書き込んでから、ビットクロックの発生する周波数の平均値などの低い周波数の新しいクロックのタイミングで読み出して適応等化回路に入力することにより、適応等化回路が上記の新しいクロックに基づいて演算動作を行えるようにしたため、回路の動作周波数がメモリ素子を用いない回路に比べて低くて済み、演算時間に余裕ができ、このことからラッチ等が少なくなり、回路遅延・回路規模が小さくて済み、結果として、ＩＣデバイスによる速度制限の間題を解決でき、また、コストや消費電力を低減できる。
【図面の簡単な説明】
【図１】 本発明の再生装置の第１の実施の形態のブロック図である。
【図２】図１中のリサンプリングＤＰＬＬの一実施の形態のブロック図である。
【図３】 図１のリサンプリングＤＰＬＬから適応等化回路に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を示す図である。
【図４】図１中の適応等化回路の一実施の形態のブロック図である。
【図５】 図４中の制御信号発生器の一例の回路系統図である。
【図６】図４中の制御信号発生器が多段ラッチ回路のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号ＣＴＬを生成することを示すフローチャートである。
【図７】図４中の目標値演算回路の一例のブロック図である。
【図８】本発明再生装置における復号回路の一実施の形態のブロック図である。
【図９】図８中のブランチメトリック演算回路の一例のブロック図である。
【図１０】本発明装置の内側３値によるＰＲ（１，１，１，１）波形等化データのヒストグラムである。
【図１１】 本発明の再生装置の第２の実施の形態のブロック図である。
【図１２】図１１中のリサンプリングＤＰＬＬの一実施の形態のブロック図である。
【図１３】 図１１のリサンプリングＤＰＬＬから適応等化回路に受け渡されるデータと、時間軸どおりに並べたサンプル点の関係を示す図である。
【図１４】図１１中の適応等化回路の一実施の形態のブロック図である。
【図１５】図１４中のタップ遅延回路の一例のブロック図である。
【図１６】図１５中のラッチモジュールの一例の回路図である。
【図１７】図１４中の仮判別回路の一例のブロック図である。
【図１８】 図１４中の制御信号発生器の一例の回路系統図である。
【図１９】図１４中の制御信号発生器が多段ラッチ回路のタップ出力ＴＺａ及びＴＺｂに基づき、制御信号ＣＴＬを生成することを示すフローチャートである。
【図２０】パーシャルレスポンス特性の説明図である。
【図２１】ＰＲ（ａ，ｂ，ｂ，ａ）の特性とランレングス制限規則ＲＬＬモードと仮判別器の仮判定値との関係を示す図である。
【図２２】図１７中の仮判別器の一例の動作説明用フローチャートである。
【図２３】本発明による波形等化前と波形等化後の波形例を示す図（その１）である。
【図２４】本発明による波形等化前と波形等化後の波形例を示す図（その２）である。
【図２５】本発明による波形等化前と波形等化後の波形例を示す図（その３）である。
【図２６】図１７中の仮判別器の他の例の動作説明用フローチャートである。
【図２７】図１７中の仮判別器の更に他の例の動作説明用フローチャートである。
【図２８】本発明による再生装置内の適応等化回路の出力信号のアイパターンの一例を示す図である。
【図２９】実際に偏ったパターンに陥る可能性がある信号を示す図である。
【図３０】本発明の要部のデータ及び制御信号を示す図である。
【図３１】 本発明の再生装置の第３の実施の形態のブロック図である。
【図３２】 本発明の再生装置の第４の実施の形態のブロック図である。
【図３３】 本発明の再生装置の第５の実施の形態の要部のブロック図である。
【図３４】 本発明の再生装置の第６の実施の形態の要部のブロック図である。
【図３５】 本発明の再生装置の第７の実施の形態の要部のブロック図である。
【図３６】 本発明の再生装置の第８の実施の形態の要部のブロック図である。
【図３７】 本発明の再生装置の第９の実施の形態のブロック図である。
【図３８】 本発明の再生装置の第１０の実施の形態のブロック図である。
【図３９】 本発明の再生装置の第１１の実施の形態の要部のブロック図である。
【図４０】 本発明の再生装置の第１２の実施の形態の要部のブロック図である。
【図４１】 本発明の再生装置の第１３の実施の形態の要部のブロック図である。
【図４２】 本発明の再生装置の第１４の実施の形態の要部のブロック図である。
【図４３】 従来の再生装置の一例のブロック図である。
【図４４】図４３中の適応等化回路の一例のブロック図である。
【図４５】従来の再生装置の他の例のブロック図である。
【図４６】図４５中の適応等化回路の一例のブロック図である。
【図４７】図４５中の目標値演算回路の一例のブロック図である。
【図４８】従来装置の５値によるＰＲ（１，１，１，１）波形等化データ（ただし、３Ｔ系の場合）のヒストグラムである。
【符号の説明】
１５ 光ディスク
１６ ＰＤヘッドアンプ
１７ ＬＰＦ
１８ Ａ／Ｄ変換器
１９、５１ リサンプリングＤＰＬＬ
３２ ＥＣＣ回路
３６ 復号回路
４０、５２ 適応等化回路
４１ａ、４１ｂ トランスバーサルフィルタ（ＴＶＦ）
４２ａ、４２ｂ、５６ａ、５６ｂ 仮判別回路
４４ａ、４４ｂ ゼロクロス検出器
４５、５４ 制御信号発生器
４６ａ、４６ｂ、４８ａ、４８ｂ スイッチ
４７ 乗算器＋低域フィルタ（ＬＰＦ）
４９ 目標値演算回路
５５ タップ遅延回路
１０２〜１０５ ラッチモジュール（ＬＭ）
１１０ａ、１１０ｂ 仮判別器
１１１ａ、１１１ｂ 減算器
１２１ ＰＬＬ
１２２ 補間フィルタ（ＩＰＦ）
１２３、１２４、１２８、１２９、１３３、１３４ Ａ／Ｄ変換器
１２５、１３０、１３１、１３５、１３６ ゼロクロス検出・位相比較器
１２６ ループフィルタ
１２７ 電圧制御発振器（ＶＣＯ）
１３２ 遅延及びゼロ検出器
１９１ 補間器
１９２、５１１ 位相検出器
１９３ ループフィルタ
１９４ タイミング発生器
３６１ａ、３６１ｂ ブランチメトリック演算回路
３６２ パスメトリック演算回路
３６３ パスメモリ演算回路
Claims (5)
- 記録媒体に記録されているランレングス制限符号を再生し、その再生信号をトランスバーサルフィルタを用いてパーシャルレスポンス等化した後復号する再生装置において、
前記再生信号をサンプリングした信号、もしくは前記サンプリング信号をさらにリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて出力するサンプリング出力手段と、
前記偶数番目の再生データ信号をタップ係数に基づきフィルタリングして、偶数フィルタリング後信号として出力する偶数フィルタリング手段と、
前記奇数番目の再生データ信号を前記タップ係数に基づきフィルタリングして、奇数フィルタリング後信号として出力する奇数フィルタリング手段と、
前記偶数フィルタリング後信号の仮判別値を算出し、その仮判別値と前記偶数フィルタリング後信号との差分値を偶数エラー信号として出力する偶数仮判別手段と、
前記奇数フィルタリング後信号の仮判別値を算出し、その仮判別値と前記奇数フィルタリング後信号との差分値を奇数エラー信号として出力する奇数仮判別手段と、
前記偶数仮判別手段の偶数エラー信号と前記奇数仮判別手段の奇数エラー信号の一方を、選択信号に基づいて選択して選択後エラー信号として出力するエラー信号選択手段と、
前記偶数番目の再生データ信号と前記奇数番目の再生データ信号の一方を、前記選択信号に基づいて選択して選択後データ信号として出力するデータ信号選択手段と、
前記選択後エラー信号と前記選択後データ信号に基づき、前記偶数フィルタリング手段及び奇数フィルタリング手段の前記タップ係数を前記選択後エラー信号が最小になるように可変制御する係数生成手段と、
前記再生信号のデータパターンに基づき、前記選択信号を生成する選択信号生成手段と
を有することを特徴とする再生装置。 - 前記偶数仮判別手段及び前記奇数仮判別手段は、前記偶数番目の再生データ信号及び前記奇数番目の再生データ信号の両方に基づき、ゼロクロスポイントか否かを検出して０ポイント情報を出力する検出手段と、前記検出手段よりビットクロックに同期して取り出される前記０ポイント情報を、少なくとも連続して３つ出力する遅延回路を共通に有し、
前記パーシャルレスポンス等化の種類を示すＰＲモード信号と、前記再生信号のランレングス制限符号の種類を示すＲＬＬモード信号と、前記遅延回路からの複数の前記０ポイント情報と、前記偶数フィルタリング後信号又は前記奇数フィルタリング後信号を入力として受け、前記ＰＲモード信号とＲＬＬモード信号で定まる状態遷移と、前記複数の０ポイント情報のパターンとに基づき、前記偶数フィルタリング後信号の仮判別値、又は前記奇数フィルタリング後信号の仮判別値を算出することを特徴とする請求項１記載の再生装置。 - 前記偶数フィルタリング後信号と前記奇数フィルタリング後信号の一方を、前記選択信号に基づいて選択して選択後フィルタリング後信号として出力するフィルタリング後信号選択手段と、前記偶数仮判別手段の仮判別値と前記奇数仮判別手段の仮判別値の一方を、前記選択信号に基づいて選択して選択後仮判別値として出力する仮判別値選択手段と、前記選択後フィルタリング後信号と前記選択後仮判別値に基づき、各仮判別値に応じて誤差成分の低周波成分を目標値として抽出する少なくとも１つ以上のフィルタを有するフィルタ手段とを有し、前記フィルタ手段からの前記目標値を定めて前記偶数フィルタリング後信号と前記奇数フィルタリング後信号を最尤復号することを特徴とする請求項１又は２記載の再生装置。
- 前記選択信号生成手段は、前記偶数番目の再生データ信号と前記奇数番目の再生データ信号、又は前記偶数フィルタリング後信号と前記奇数フィルタリング後信号のいずれかがゼロクロスポイントを示すときに、偶数０ポイント情報を順次遅延させる偶数ゼロクロス用タップ及び奇数０ポイント情報を順次遅延させる奇数ゼロクロス用タップと、前記偶数ゼロクロス用タップの出力する複数の０ポイント情報と、前記奇数ゼロクロス用タップの出力する複数の０ポイント情報に基づき、ゼロクロスが一方に偏らないように論理制御された前記選択信号を発生する論理制御手段とを有することを特徴とする請求項１乃至３のうちいずれか一項記載の再生装置。
- 前記サンプリング手段は、前記再生信号をＡ／Ｄ変換器によりシステムクロックでサンプリングして得たディジタル信号を入力信号として受け、所望のビットレートでリサンプリングした前記偶数番目の再生データ及び前記奇数番目の再生データを生成して前記偶数フィルタリング手段及び前記奇数フィルタリング手段に供給すると共に、ゼロクロスポイントか否かを検出して前記０ポイント情報を出力するリサンプリングＤＰＬＬにより構成されていることを特徴とする請求項１乃至４のうちいずれか一項記載の再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233792A JP4063010B2 (ja) | 2002-08-09 | 2002-08-09 | 再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233792A JP4063010B2 (ja) | 2002-08-09 | 2002-08-09 | 再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079013A JP2004079013A (ja) | 2004-03-11 |
| JP4063010B2 true JP4063010B2 (ja) | 2008-03-19 |
Family
ID=32018831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233792A Expired - Lifetime JP4063010B2 (ja) | 2002-08-09 | 2002-08-09 | 再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4063010B2 (ja) |
-
2002
- 2002-08-09 JP JP2002233792A patent/JP4063010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004079013A (ja) | 2004-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100490498B1 (ko) | 디지털 기록 데이터 재생 장치 | |
| JP2999759B1 (ja) | デジタル再生信号処理装置 | |
| JP3767238B2 (ja) | 信号処理装置 | |
| JP4433438B2 (ja) | 情報再生装置および位相同期制御装置 | |
| TWI270053B (en) | Regenerated signal processor, and optical disk regenerator equipped with the processor | |
| JP4480584B2 (ja) | 適応等化回路及び適応等化方法 | |
| JP4172406B2 (ja) | 再生装置 | |
| JP3395734B2 (ja) | 再生装置 | |
| JP4556197B2 (ja) | 再生装置 | |
| JP4443085B2 (ja) | 再生装置及び復号装置 | |
| JP4063010B2 (ja) | 再生装置 | |
| JP4577084B2 (ja) | Ｐｒｍｌ復号装置、ｐｒｍｌ復号方法 | |
| JP2000076805A (ja) | 拡張パーシャルレスポンスの位相同期方法、その方法を使用した位相同期回路及びリードチャネル回路 | |
| US5920533A (en) | Clock signal extraction system for high density recording apparatus | |
| JP3818032B2 (ja) | 記録情報再生装置 | |
| JP4072746B2 (ja) | 再生装置 | |
| JP4433437B2 (ja) | 再生装置 | |
| JP3921978B2 (ja) | 再生装置 | |
| JP3395716B2 (ja) | ディジタル信号再生装置 | |
| JPH06343039A (ja) | 位相検出回路およびデジタルｐｌｌ回路 | |
| JP3428525B2 (ja) | 記録情報再生装置 | |
| JP3818031B2 (ja) | 記録情報再生装置 | |
| JP3994987B2 (ja) | 再生装置 | |
| JP2002025201A (ja) | 記録再生装置 | |
| JP2001006287A (ja) | ディジタル信号再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071224 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4063010 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| EXPY | Cancellation because of completion of term |