JP4048781B2 - Class D amplifier - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、特に電源の投入時または遮断時等に発生するいわゆるポップノイズを抑制するための技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器が知られている。このＤ級増幅器によれば、アナログ信号に応じたパルス幅を有するパルス信号が出力され、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ信号が得られる。Ｄ級増幅器は、シリコンチップ上に形成できるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
図９に、Ｄ級増幅器を用いたオーディオ装置の構成例を示す。同図において、信号源ＳＩＧは、アナログ量の音楽信号の発生源であり、直流成分をカットするための入力コンデンサＣＩＮを介してＤ級増幅器ＤＡの入力端子ＴＩＮに接続される。Ｄ級増幅器ＤＡは、出力段側に現れる信号を入力段側に負帰還させることにより自走するように構成されたいわゆる自走式ＰＷＭ増幅器であり、自走により得られる発振信号成分をキャリア信号とし、このキャリア信号を音楽信号に基づきパルス幅変調してパルス信号を出力する。
【０００４】
Ｄ級増幅器ＤＡの出力段には、ＣＭＯＳ構成された一対のパワーＭＯＳトランジスタが設けられ、これらパワーＭＯＳトランジスタにより出力端子ＴＯＵＴを介してパルス信号を外部に出力する。出力端子ＴＯＵＴは、インダクタＬｏおよびコンデンサＣｏからなるローパスフィルタとリレーＲＬＹとを介してスピーカＳＰＫの一方の入力端子に接続され、このスピーカＳＰＫの他方の入力端子は接地される。
【０００５】
このように構成されたオーディオ装置によれば、Ｄ級増幅器ＤＡが信号源ＳＩＧからアナログ量の音楽信号を入力し、この音楽信号をパルス幅に反映させてデジタル量のパルス信号に変換される。Ｄ級増幅器ＤＡから出力されたパルス信号は、インダクタＬｏおよびコンデンサＣｏからなるローパスフィルタによりキャリア周波数成分が除去される。これによりパルス信号から音楽信号が抽出され、リレーＲＬＹを介してスピーカＳＰＫに供給される。
【０００６】
【発明が解決しようとする課題】
ところで、増幅器の電源投入時や電源遮断時等にいわゆるポップノイズが発生することが知られており、このポップノイズは、増幅器の入力部から出力部までの間に存在する各種の回路の動作状態が不安定となることに起因している。すなわち、Ｄ級増幅器の入力部から出力部に至る信号の伝達経路には遅延が存在するため、この伝達経路上の各回路の動作が安定するまでに時間を要する。この動作が不安定な状態では信号状態も不安定となり、この状態での信号がスピーカを駆動してポップノイズを発生させる。このポップノイズは、何の対策も講じられないと、大きなノイズとして現れ、スピーカを破壊することもある。
【０００７】
そこで、一般には、上述のポップノイズの発生を抑えるため、図９に示すように、Ｄ級増幅器ＤＡの出力端子ＴＯＵＴとスピーカＳＰＫの入力端子との間にリレーＲＬＹを設けている。このリレーＲＬＹをＤ級増幅器ＤＡの内部動作が安定するまで開放状態に制御し、スピーカＳＰＫに対する音楽信号の供給経路を遮断することにより、一時的にミュート状態に制御してポップノイズの発生を抑制している。
【０００８】
しかしながら、上述のポップノイズの発生を抑制するための従来技術によれば、リレーＲＬＹを用いてポップノイズの発生を確実に抑えるためには、Ｄ級増幅器ＤＡの内部動作が安定するまでリレーＲＬＹを長時間にわたって開放状態に維持し、ミュート状態を解除するまでに十分な待ち時間を要するという問題がある。特に、単一電源仕様の場合、周波数特性を改善するためには入力用のコンデンサＣＩＮの値を大きく設定する必要があり、このコンデンサＣＩＮの値を大きくすると、信号伝達経路上の遅延成分がますます増加し、ミュート状態を解除するまでの待ち時間をさらに延ばさなければならない。
また、Ｄ級増幅器自体は小型かつ安価に実現できるにもかかわらず、ミュート状態に制御するためのリレーＲＬＹが大型かつ高価であるため、Ｄ型増幅器のメリットが滅却され、オーディオ装置が大型化すると共に高価になるという問題もある。
【０００９】
この発明は、上記事情に鑑みてなされたもので、ミュート状態を解除するまでの待ち時間を有効に短縮することができ、リレーなどの大型で高価な部品を用いることなく、ポップノイズの発生を有効に抑えることができるＤ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係るＤ級増幅器は、電源投入の際に一時的にミュート状態となるように構成されたＤ級増幅器において、外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプ（例えばオペアンプＯＰＡに相当する構成要素）と、前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路（例えば変調回路ＭＯＤに相当する構成要素）と、前記変調回路により変調されたパルス信号を外部に出力する駆動回路（例えば駆動回路ＤＲＶに相当する構成要素）と、前記電源投入に応答して、前記基準電圧が現れるべきノードの電圧を該基準電圧とは異なる所定電圧に一時的に設定し、前記ノードの電圧を前記所定電圧から前記基準電圧に変化させる電圧設定回路（例えば電圧設定回路ＶＳＥＴに相当する構成要素）と、前記ノードの電圧が前記基準電圧に変化する過程において前記ノードの電圧と前記第２の信号の電圧とが略等しくなったときに前記ミュート状態を解除するミュート状態制御回路（例えばミュート状態制御回路ＭＣＴＬに相当する構成要素）と、を備えたことを特徴とする。
【００１１】
この発明の構成によれば、電圧設定回路により、基準電圧が現れるべきノードの電圧（即ち非反転入力端子の電圧）が所定電圧に設定される過程において、オペアンプの特性上、反転入力端子と非反転入力端子との間が仮想的に短絡された状態を維持するようにしてオペアンプが動作するため、非反転入力端子の電圧に追従してオペアンプの出力信号である第２の信号の電圧が変化する。
【００１２】
続いて、上記ノードの電圧が所定電圧に到達したあと、基準電圧に向けて変化を開始し、オペアンプの反転入力端子と非反転入力端子との間の電位差がゼロを維持するように第２の信号の電圧も変化を開始する。この第２の信号の電圧が変化する過程において、上記ノードの電圧と第２の信号の電圧とがクロスし、これらの電圧が略等しくなる場合が起こる。ミュート状態解除回路は、上記ノードの電圧と第２の信号の電圧とが略等しくなったときにミュート状態を解除する。
【００１３】
このとき、オペアンプの出力電圧である第２の信号の電圧は、その振幅の中心となる基準電圧が現れる上記ノードの電圧に略等しい状態となるから、見かけ上、無信号状態となる。このため、後段側に接続された変調回路および駆動回路も無信号状態となり、スピーカの一対の入力端子に供給される電圧が等しくなる結果、スピーカが駆動されない状態となる。従って、上記ノードの電圧と第２の信号の電圧とが略等しくなったときにミュート状態を解除しても、ポップノイズは発生しない。
【００１４】
また、上記ノードの電圧と第２の信号がクロスした後、第２の信号は、減衰振動しながら上記ノードの電圧と第１の信号の電圧と応じて決定される電圧に向けて安定するように変化する。この過程において第２の信号の振動周期は可聴範囲にはなく、従ってこの過程でもポップノイズは事実上発生しない。
よって、この発明の構成によれば、スピーカを駆動しない無信号状態に各部の回路動作を早期に安定させるので、ミュート状態を解除するまでの待ち時間を有効に短縮することが可能になる。
【００１５】
請求項２に記載された発明に係るＤ級増幅器は、請求項１に記載されたＤ級増幅器において、前記電圧設定回路が、前記電源と前記ノードとの間に電流経路が接続されたスイッチ回路（例えばスイッチ１０４および抵抗１０５からなるスイッチ回路に相当する構成要素）と、前記基準電圧が現れるべきノードの電圧と前記所定電圧とを比較し、前記ノードの電圧が前記所定電圧に到達したことを検出するためのノード電圧検出用のコンパレータ（例えばコンパレータ１０７に相当する構成要素）と、前記コンパレータの出力信号をセット端子に入力すると共に前記電源投入に応答して発生される所定の信号をリセット端子に入力し、リセット状態にあるときに前記スイッチ回路を閉状態に制御すると共にセット状態にあるときに前記スイッチ回路を開状態に制御するスイッチ制御用のセット・リセット型フリップフロップ（例えばセット・リセット型のフリップフロップ１０８に相当する構成要素）と、を備えたことを特徴とする。
【００１６】
この発明の構成によれば、スイッチ回路は電源の投入を受けて閉じる。スイッチ回路が閉じると、基準電圧が現れるべきノードが充電され、その電圧が所定の電圧に向けて変化する。そして、上記ノードの電圧が所定電圧を超えるとコンパレータの出力が反転し、上記ノードの電圧が所定電圧に到達したことが検出される。この検出結果を受けて、セット・リセット型のフリップフロップがセット状態に遷移してスイッチ回路を閉じる結果、上記所定のノードの電圧が基準電圧に向けて変化を開始する。従って、この構成によれば、電源投入に応答して、上記ノードの電圧を所定電圧に一時的に設定し、上記ノードの電圧を所定電圧から基準電圧に変化させることが可能になる。
【００１７】
請求項３に記載された発明に係るＤ級増幅器は、請求項２に記載されたＤ級増幅器において、前記ミュート状態制御回路が、前記基準電圧が現れるべきノードの電圧と前記第２の信号の電圧とを比較し、前記第２の信号の電圧が前記ノードの電圧に略等しくなったことを検出するための信号電圧検出用のコンパレータ（例えばコンパレータ２００に相当する構成要素）と、前記信号電圧検出用のコンパレータの出力信号をセット端子に入力すると共に前記スイッチ制御用のセット・リセット型フリップフロップの出力信号をリセット端子に入力し、リセット状態にあるときに前記駆動回路を非活性状態に制御すると共にセット状態にあるときに前記駆動回路を活性状態に制御する駆動回路制御用のセット・リセット型フリップフロップ（例えばセット・リセット型のフリップフロップ２０１に相当する構成要素）と、を備えたことを特徴とする。
【００１８】
この発明の構成によれば、第２の信号と上記ノードの電圧との大小関係に応じてコンパレータの出力信号が反転し、第２の信号の電圧が上記ノードの電圧に略等しくなったことが検出される。この検出結果を受けて、セット・リセット型のフリップフロップがセット状態となり駆動回路を活性状態に制御する。これによりミュート状態が解除される。従って、この構成によれば、上記ノードの電圧と第２の信号の電圧が略等しくなったときに、ミュート状態を解除することが可能になる。
【００１９】
請求項４に記載された発明に係るＤ級増幅器は、請求項３に記載されたＤ級増幅器において、前記駆動回路が、出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０５に相当する構成要素）と、前記出力端子をロウレベルに駆動するためのＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０６に相当する構成要素）と、駆動回路制御用のセット・リセット型フリップフロップがリセット状態にある場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記ＮＭＯＳトランジスタをオン状態とし、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にある場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的にオン状態またはオフ状態とするゲート制御回路（例えば論理和ゲート回路４００，４０１からなるゲート回路に相当する構成要素）と、を備えたことを特徴とする。
【００２０】
この発明の構成によれば、駆動回路制御用のセット・リセット型フリップフロップがリセット状態の場合、ＮＭＯＳトランジスタがオン状態となり、一対の出力端子を共にロウレベルに駆動する。これにより、スピーカの一対の入力端子に同相の信号が供給され、一対の出力端子間にはスピーカを駆動するための電流が発生し得ない状態となる。従って、リレーを用いることなくミュート状態を実現することが可能になる。また、駆動回路制御用のセット・リセット型フリップフロップがセット状態に遷移し、ミュート状態が解除されると、変調回路の出力信号に応答してＰＭＯＳトランジスタとＮＭＯＳトランジスタとが相補的に導通し、パルス信号が出力される。
【００２１】
請求項５に記載された発明に係るＤ級増幅器は、請求項３に記載されたＤ級増幅器において、前記電源の電圧変動（例えば電圧低下）を検出する検出回路をさらに備え、前記駆動回路が、出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０５に相当する構成要素）と、前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０６に相当する構成要素）と、前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０７に相当する構成要素）と、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にあり且つ前記検出回路が電圧の変動を検出していない場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的に導通状態を制御し、駆動回路制御用のセット・リセット型フリップフロップがリセット状態に変化した場合または前記検出回路により電圧の変動が検出された場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路（例えば論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４からなるゲート回路に相当する構成要素）と、を備えて構成されたことを特徴とする。
【００２２】
請求項６に記載された発明に係るＤ級増幅器は、請求項１ないし５の何れか１項に記載されたＤ級増幅器において、前記反転帰還型のオペアンプの反転入力端子と出力端子との間に、前記電圧設定回路の出力信号に基づき開閉するスイッチを設けたことを特徴とする。
請求項７に記載された発明に係るＤ級増幅器は、請求項５に記載されたＤ級増幅器において、前記検出回路の出力信号から高域成分を除去するローパスフィルタをさらに備えたことを特徴とする。
【００２３】
請求項８に記載された発明に係るＤ級増幅器は、外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、前記変調回路により変調されたパルス信号を入力し、一対の出力端子を介して前記パルス信号の相補信号を外部に出力すると共に、ミュート時には強制的に前記一対の出力端子を共にロウレベルまたはハイレベルに駆動するＢＴＬ型の駆動回路と、を備えたことを特徴とする。
【００２４】
この発明の構成によれば、ミュート時には一対の出力端子を共にロウレベルまたはハイレベルに駆動し、スピーカの一対の入力端子に同相の信号を供給する。従って、一対の出力端子間にはスピーカを駆動するための電流が発生し得ず、リレーを用いることなくミュート状態を実現することが可能になる。しかも、例えば製品テストの一種であるショート試験の際に、一対の出力端子がショートされたとしても、これによるショート電流（大電流）が発生しない。
【００２５】
請求項９に記載された発明は、請求項８に記載されたＤ級増幅器において、前記駆動回路が、前記一対の出力端子のそれぞれに対し、前記出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、ミュート状態に設定するための所定の信号を受けて前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、を備えて構成されたことを特徴とする。
【００２６】
この発明の構成によれば、第１のＮＭＯＳトランジスタが一時的にオン状態となることにより、出力端子を早急にロウレベルに駆動する。そして、その後、第２のＮＭＯＳトランジスタがオン状態となって、ロウレベルを維持する。従って、ミュート状態において出力端子に外部から電圧が印加されたとしても、電流駆動能力が小さな第２のＮＭＯＳトランジスタのみがオン状態にあり、負荷を駆動するために電流駆動能力が確保されたＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタはオフ状態にあるから、これらのトランジスタを介して過大な電流が流れることはなく、この種の電流に起因したトラブルの発生を防止することが可能になる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この実施の形態１に係るＤ級増幅器ＤＡＭＰの構成および適用例を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中心とする音楽信号（アナログ信号）の発生源である。この実施の形態１では、音楽信号をアナログ量の信号とするが、ディジタル量であってもよい。入力コンデンサＣＩＮは、信号源ＳＩＧが発生する音楽信号から直流成分を除去するためのものである。入力コンデンサＣＩＮにより直流成分が除去された信号は、音楽信号ＶＩＮ（第１の信号）としてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられる。
【００２８】
Ｄ級増幅器ＤＡＭＰは、音楽信号ＶＩＮをパルスの幅に反映させてパルス信号に変換することにより音楽信号ＶＩＮを電力増幅するものであり、いわゆる自走式ＰＷＭ増幅器として構成されている。また、このＤ級増幅器ＤＡＭＰは、ＢＴＬ形式で負荷を駆動するように構成されており、一対の出力端子ＴＡ，ＴＢを備えている。さらに、このＤ級増幅器ＤＡＭＰには電源ＶＣＣと接地ＧＮＤが供給され、単一電源（ＶＣＣ）で動作するように構成されている。このＤ級増幅器ＤＡＭＰの詳細な構成については後述する。
【００２９】
Ｄ級増幅器ＤＡＭＰの一方の出力端子ＴＡは、インダクタＬＡおよびコンデンサＣＡからなるローパスフィルタを介してスピーカＳＰＫの一方の入力端子に接続され、他方の出力端子ＴＢは、インダクタＬＢおよびコンデンサＣＢからなるローパスフィルタを介してスピーカＳＰＫの他方の入力端子に接続される。これらローパスフィルタの定数は、出力端子ＴＡ，ＴＢを介してＤ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し、かつ音楽信号成分のみを通過させるように設定される。
【００３０】
ここで、上述のＤ級増幅器ＤＡＭＰの構成を説明する。
抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰＡは、反転増幅器を構成し、Ｄ級増幅器ＤＡＭＰの入力段として機能する。抵抗ＲＡ１は、オペアンプＯＰＡの入力抵抗であり、その一端はオペアンプＯＰＡの反転入力部に接続され、その他端は入力端子ＴＩに接続される。抵抗ＲＡ２は、オペアンプＯＰＡの帰還抵抗であり、オペアンプＯＰＡの反転入力部と出力部との間に接続される。オペアンプＯＰＡの非反転入力部には、基準電圧ＶＲＥＦが与えられる。この基準電圧ＶＲＥＦは、後述する電圧設定回路ＶＳＥＴで発生され、外部端子ＴＲを介して外付けされたコンデンサＣＲＥＦで安定化されてオペアンプＯＰＡに供給される。
【００３１】
この実施の形態１では、抵抗ＲＡ１と抵抗ＲＡ２とをほぼ等しく設定し（即ち、ＲＡ１＝ＲＡ２）、オペアンプＯＰＡを主体として構成された反転増幅器の増幅度を「１」とする。従って、この反転増幅器は、接地電位を振幅の中心とする音楽信号ＶＩＮ（第１の信号）を、基準信号ＶＲＥＦを振幅の中心とする信号ＩＮＡ（第２の信号）に変換するレベルシフタとして機能する。ただし、信号ＶＩＮに対して信号ＩＮＡの位相は反転したものとなる。
【００３２】
上述のオペアンプＯＰＡの出力部には、抵抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転増幅器の入力部が接続される。抵抗ＲＢ１は、オペアンプＯＰＢの入力抵抗であり、上述のオペアンプＯＰＡの出力部とオペアンプＯＰＢの反転入力部の間に接続される。抵抗ＲＢ２は、オペアンプＯＰＢの帰還抵抗であり、オペアンプＯＰＢの反転入力部と出力部との間に接続される。オペアンプＯＰＢの非反転入力部には上述の基準電圧ＶＲＥＦが共通に与えられる。
【００３３】
ここでも抵抗ＲＢ１と抵抗ＲＢ２はほぼ等しいものとし（即ち、ＲＢ１＝ＲＢ２）、オペアンプＯＰＢを主体として構成された反転増幅器の増幅度を「１」とする。従って、音楽信号ＶＩＮは、基準電圧ＶＲＥＦを振幅の中心として互いに逆位相の関係にあるアナログ量の信号ＩＮＡおよび信号ＩＮＢに変換され、これら信号ＩＮＡ，ＩＮＢは変調回路ＭＯＤに与えられる。
【００３４】
変調回路ＭＯＤは、出力信号を負帰還させて自走（発振）することによりアナログ量の信号ＩＮＡ，ＩＮＢを１つのパルス信号に変換するものであり、このパルス信号の幅に信号ＩＮＡ，ＩＮＢの振幅成分を反映させる。駆動回路ＤＶＲは、変調回路ＭＯＤにより変調されたパルス信号をＢＴＬ形式で外部に出力するもので、互いに逆位相の関係にある一対のパルス信号を出力端子ＴＡ，ＴＢに出力する。これら変調回路ＭＯＤおよび駆動回路ＤＶＲの構成については後述する。
【００３５】
電圧設定回路ＶＳＥＴは、上述の基準電圧ＶＲＥＦを発生すると共に、この基準電圧ＶＲＥＦを一時的に所定電圧に設定するものである。ミュート状態制御回路ＭＣＴＬは、 基準電圧ＶＲＥＦが現れるべきノードＱの電圧が、基準電圧ＶＲＥＦに変化する過程において信号ＩＮＡの電圧と略等しくなったときにミュート状態を解除するものである。
【００３６】
図２に電圧設定回路ＶＳＥＴの構成を示す。
同図において、抵抗１００，１０１，１０２，１０３は、電源ＶＣＣと接地ＧＮＤとの間にこの順に直列接続され、抵抗１０１と抵抗１０２との間のノードＰにＶＣＣ／２の電圧が現れるように各抵抗の値が設定されている。また、電源ＶＣＣと外部端子ＴＲとの間には、スイッチ１０４と抵抗１０５を直列接続してなるスイッチ回路（符号なし）が接続され、抵抗１０５と外部端子ＴＲとの間のノードＱと、上述のノードＰとの間には抵抗１０６が接続される。ここで、スイッチ１０４が閉じた状態では、抵抗１００と抵抗１０１との間のノードＲよりもノードＱの電圧が高くなり、スイッチ１０４が開いた状態では、これらのノードの電圧の大小関係が逆転するように、抵抗１０５および抵抗１０６の値が設定される。
【００３７】
上述のノードＱとノードＲとには、それぞれノード電圧検出用のコンパレータ１０７の非反転入力部と反転入力部とが接続される。このコンパレータ１０７の出力部は、セット・リセット型のフリップフロップ１０８のセット入力部に接続され、そのリセット入力部にはいわゆるパワーオンリセット信号ＰＯＲが与えられる。このパワーオンリセット信号ＰＯＲは、電源投入時にＤ級増幅器内部で発生されるパルス信号であって、回路の各部を初期化するために電源の立ち上がりを検出して生成されるものである。フリップフロップ１０８の出力信号は、制御信号ＳＥＱとしてスイッチ１０４の制御端子に与えられ、このスイッチ１０４を導通制御する。また、制御信号ＳＥＱは、後述するミュート状態制御回路ＭＣＴＬに供給され、その動作の制御に使用される。
【００３８】
図３に、ミュート状態制御回路ＭＣＴＬの構成を示す。
同図において、抵抗ＲＡ１，ＲＡ２、オペアンプＯＰＡ、コンデンサＣＲＥＦは、上述の図１に示すものである。ミュート状態制御回路ＭＣＴＬは、コンパレータ２００、セット・リセット型のフリップフロップ２０１、論理和ゲート回路２０２、およびスイッチ２０３から構成される。ここで、コンパレータ２００の非反転入力部は、基準電圧ＶＲＥＦが現れるノードＱ、即ちオペアンプＯＰＡの非反転入力部と、外部端子ＴＲとに接続され、反転入力部は、オペアンプＯＰＡの出力部に接続される。
【００３９】
フリップフロップ２０１のセット入力部にはコンパレータ２００の出力部が接続され、リセット入力部には上述の制御信号ＳＥＱが与えられる。このフリップフロップ２０１の出力部は負論理出力となっており、論理和ゲート回路２０２の入力部に接続される。この論理和ゲート回路２０２には、フリップフロップ２０１の出力信号の他、ミュート状態を制御するためのミュート制御信号ＭＵＴＥが外部より入力される。
【００４０】
図３では、論理和ゲート回路２０２に信号ＭＵＴ２も入力されているが、この信号は後述する実施の形態２で使用する信号であり、この実施の形態１では使用しない。従って、この実施の形態では、信号ＭＵＴ２はロウレベルに固定されているものとする。
論理和ゲート回路２０２の出力信号は、ミュート状態を制御するための制御信号ＭＵＴとして駆動回路ＤＲＶに与えられる。スイッチ２０３は、帰還用の抵抗ＲＡ２と並列に、オペアンプＯＰＡの出力部と反転入力部との間に接続され、上述の信号ＳＥＱに基づき導通制御される。
【００４１】
図４に、変調回路ＭＯＤおよび駆動回路ＤＲＶの構成を示す。
変調回路ＭＯＤは、差分積分回路３０と、コンパレータ３１と、抵抗ＲＩＮＡ，ＲＩＮＢ，ＲＮＦＡ，ＲＮＦＢから構成される。ここで、差動積分回路３０は、入力段をなすオペアンプＯＰＡ，ＯＰＢからのアナログ信号ＩＮＡ，ＩＮＢ及びＰＷＭ増幅器出力の帰還信号が入力される反転入力端子IN-および非反転入力端子IN+からなる一対の差動入力端子と、２つの積分信号を出力する非反転出力端子OUT+および反転出力端子OUT-からなる一対の差動出力端子とを備えた同相帰還型のオペアンプ３００と、オペアンプ３００の反転入力端子IN-と非反転出力端子OUT+との間に接続される積分用コンデンサ３０１と、オペアンプ３００の非反転入力端子IN+と反転出力端子OUT-との間に接続される積分用コンデンサ３０２とを有している。オペアンプ３００は、非反転出力端子OUT+および反転出力端子OUT-から、常に基準電圧ＶＲＥＦを基準とする差動出力信号のみを出力するように構成されている。
【００４２】
また、コンパレータ３１は、抵抗３１１，３１２，３１３，３１４と、オペアンプ３１０とからなり、オペアンプ３１０の非反転入力端子は抵抗３１２を介して差動積分回路３０におけるオペアンプ３００の非反転出力端子OUT+に接続され、オペアンプ３１０の反転入力端子は抵抗３１４を介して差動積分回路３０におけるオペアンプ３００の反転出力端子OUT-に接続されている。
さらに、オペアンプ３１０の非反転入力端子は抵抗３１１を介して後述する駆動回路ＤＲＶの一方の出力端に接続され、かつオペアンプ３１０の反転入力端子は抵抗３１３を介して駆動回路ＤＲＶの他方の出力端に接続され、２つの差動入力端子に正帰還がかけられ、ヒステリシス特性を有するコンパレータ３１を構成している。
【００４３】
駆動回路ＤＲＶは、インバータ３２，３３と、出力バッファ回路４０，４１とからなる。上述の変調回路ＭＯＤの出力信号はインバータ３２の入力部に与えられ、このインバータ３２の出力信号は出力バッファ回路４０に与えられると共にインバータ３３で反転されて出力バッファ回路４１に与えられる。即ち、変調回路ＭＯＤから出力されるパルス信号と逆位相のパルス信号が出力バッファ回路４０に与えられ、同位相のパルス信号が出力バッファ回路４１に与えられる。
【００４４】
出力バッファ回路４０は、論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトランジスタ４０６，４０７から構成される。ここで、ＰＭＯＳトランジスタ４０５およびＮＭＯＳトランジスタ４０６の各電流駆動能力は、出力端子に接続された負荷を十分に駆動し得るように設定され、ＮＭＯＳトランジスタ４０７の電流駆動能力は、出力端子ＴＡをロウレベルに維持し得る限度において小さく設定されている。ここで、ＮＭＯＳトランジスタ４０７のオン抵抗値は、例えば、ＮＭＯＳトランジスタ４０６のオン抵抗値よりも１桁ないし２桁ほど大きな値に設定され、望ましくはＮＭＯＳトランジスタ４０６のオン抵抗値の３０〜７０倍程度の値に設定される。
【００４５】
論理和ゲート回路４００，４０１の入力部にはインバータ３２の出力信号と上述の制御信号ＭＵＴが共通に与えられ、論理和ゲート回路４００の出力部はＰＭＯＳトランジスタ４０５のゲートに接続される。論理積ゲート回路４０２の一方の入力部には論理和ゲート回路４０１の出力部が接続され、他方の入力部には、上述の制御信号ＭＵＴが遅延回路４０３およびインバータ４０４を介して与えられる。
【００４６】
ＮＭＯＳトランジスタ４０６のゲートには論理積ゲート回路４０２の出力部が接続され、ＮＭＯＳトランジスタ４０７のゲートには遅延回路４０３の出力部が接続される。ＰＭＯＳトランジスタ４０５のソースは電源ＶＣＣに接続され、そのドレインはＮＭＯＳトランジスタ４０６，４０７のドレインに接続される。これらＮＭＯＳトランジスタ４０６，４０７のソースは共に接地される。ＭＯＳトランジスタ４０５のドレインとＮＭＯＳトランジスタ４０６，４０７のドレインとの接続点は出力端子ＴＡに接続される。
【００４７】
上述の論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４は、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトランジスタ４０６，４０７を導通制御するためのゲート回路を構成する。
出力バッファ回路４１は、上述の出力バッファ回路４０と同様に構成される。ただし、入力部には変調回路ＭＯＤが出力するパルス信号と同位相のパルス信号がインバータ３３から入力され、出力部は出力端子ＴＢに接続される。
【００４８】
出力バッファ回路４０の出力端は、第１の帰還回路としての帰還用抵抗ＲＮＦＡを介して差動積分回路３０におけるオペアンプ３００の反転入力端子IN-に接続され、出力バッファ回路４１の出力端は第２の帰還回路としての帰還用抵抗ＲＮＦＢを介して差動積分回路３０におけるオペアンプ３００の非反転入力端子IN+に接続されている。また、オペアンプ３００の反転入力端子IN-は入力抵抗ＲＩＮＡを介して図１に示すオペアンプＯＰＡの出力部に接続され、オペアンプ３００の非反転入力端子IN+は入力抵抗ＲＩＮＢを介して同図に示すオペアンプＯＰＢの出力部に接続される。
【００４９】
(動作の説明）
以下、この実施の形態１の動作について、一般的な増幅動作を説明した後、本発明の特徴である電源の投入時におけるミュート制御動作を説明する。
Ａ．増幅動作
図１に示す構成において、信号源ＳＩＧより入力コンデンサＣＩＮを介して音楽信号ＶＩＮがＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられると、抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰＡからなる反転増幅器は、接地電圧（０Ｖ）を振幅の中心とする音楽信号ＶＩＮを基準電圧ＶＲＥＦ分だけシフトさせ、基準電圧ＶＲＥＦを振幅の中心とする信号ＩＮＡを生成し、これを変調回路ＭＯＤに与える。この信号ＩＮＡは、抵抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転増幅器により反転され、信号ＩＮＢとして変調回路ＭＯＤに与えられる。
【００５０】
続いて、図４に示す構成において、信号ＩＮＡ，ＩＮＢが入力抵抗ＲＩＮＡ，ＲＩＮＢを介してオペアンプ３００の反転入力端子IN-、非反転入力端子IN+に入力されるとともに、オペアンプ３００の反転入力端子IN-、非反転入力端子IN+にはそれぞれ、帰還用抵抗ＲＮＦＡ，ＲＮＦＢを介して出力バッファ回路４０，４１の出力信号の一部が負帰還される。
【００５１】
差動積分回路３０では、信号ＩＮＡと帰還用抵抗ＲＮＦＡを介して負帰還される出力バッファ回路４０の出力信号（スイッチング信号）との差分と、信号ＩＮＢと帰還用抵抗ＲＮＦＢを介して負帰還される出力バッファ回路４１の出力信号（スイッチング信号）との差分との差を等価的に積分し、互いに極性の異なる２つの積分信号をコンパレータ３１０に出力する。コンパレータ３１０では、オペアンプ３００より入力された２つの積分信号を比較し、信号ＩＮＡ，ＩＮＢに応じたパルス幅を有する２値のＰＷＭ信号に変換する。
【００５２】
コンパレータ３１０から出力されるＰＷＭ信号は駆動回路ＤＲＶを構成するインバータ３２に入力される。インバータ３２は、ＰＷＭ信号を反転させて出力バッファ回路４０に与える。出力バッファ回路４０は、ＰＷＭ信号の反転信号に基づき動作してパルス信号Ｖ３ａを出力端子ＴＡに出力する。また、ＰＷＭ信号はインバータ３２，３３を介して出力バッファ回路４１に入力され、出力バッファ回路４１は、ＰＷＭ信号の同相信号に基づき動作してパルス信号Ｖ３ｂを出力端子ＴＢに出力する。これと同時に、出力バッファ回路４０、４１の出力信号Ｖ３ａ，Ｖ３ｂは、帰還用抵抗ＲＮＦＡ，ＲＮＦＢを介して差動積分回路３０を構成するオペアンプ３００の反転入力端子IN-、非反転入力端子IN+に、それぞれ負帰還され、これにより自走状態となる。
【００５３】
図５に、自走状態にある場合のオペアンプ３００の出力に現れる信号Ｖ１ａと、コンパレータ３１０の入力部に現れる信号Ｖ２ａと、駆動回路ＤＲＶの出力信号Ｖ３ａの各波形を示す。なお、信号Ｖ１ｂ、信号Ｖ２ｂ、信号Ｖ３ｂについては記載されていないが、信号Ｖ１ａ、信号Ｖ２ａ、信号Ｖ３ａに対して逆位相の信号波形になる。同図に示すように、オペアンプ３００の出力信号Ｖ１ａは三角波状の電圧波形となり、パルス信号Ｖ３ａのパルス幅は信号Ｖ１ａの位相に応じたものとなる。
【００５４】
ここで、信号ＶＩＮが入力されない状態、即ち信号ＶＩＮが０Ｖに固定された状態では、図５（ａ）に示すように、パルス信号Ｖ３ａのデューティは５０％となる。これに対し、信号ＶＩＮが入力された状態では、図５（ｂ）に示すように、信号ＶＩＮの振幅に応じて信号Ｖ１ａの位相が変化し、信号Ｖ３ａのデューティが変化する。即ちパルス信号Ｖ３ａのパルス幅が音楽信号ＶＩＮの振幅に応じて変調される。同様に、音楽信号ＶＩＮにより変調された信号Ｖ３ｂを得る。
【００５５】
出力バッファ回路４０の出力信号Ｖ３ａは、インダクタンスＬＡ、コンデンサＣＡからなるローパスフィルタを介して、スピーカＳＰＫの一方の入力端子に出力され、出力バッファ回路４１の出力信号Ｖ３ｂは、インダクタンスＬＢ、コンデンサＣＢからなるローパスフィルタを介して、スピーカＳＰＫの他方の入力端子に出力される。このとき、自走によるキャリア周波数成分がローパスフィルタにより除去されて音楽信号成分のみがＢＴＬ形式でスピーカＳＰＫに供給される。以上で、電力増幅動作を説明した。
【００５６】
Ｂ．ミュート制御動作（電源投入時）
図６に示す波形図を参照して、電源ＶＣＣの投入時におけるミュート制御動作を説明する。電源ＶＣＣが投入される前の初期状態では、図２において、電源ＶＣＣの電圧は接地電圧に概ね等しい状態にあり、スイッチ１０４は開いた状態にある。この初期状態から図６に示す時刻ｔ０において電源ＶＣＣが投入されると、増幅器内部の図示しない所定回路により電源ＶＣＣの投入が検出され、パワーオンリセット信号ＰＯＲが発生される。このパワーオンリセット信号ＰＯＲを受けて、図２に示すフリップフロップ１０８がリセット状態となり、信号ＳＥＱがロウレベルとなる。そして、ロウレベルの信号ＳＥＱを受けて、図３に示すフリップフロップ２０１がリセット状態となり、同図に示すミュート状態制御回路ＭＣＴＬから信号ＭＵＴとしてハイレベルが出力される。
【００５７】
ハイレベルとなった信号ＭＵＴを受けて、図４に示す出力バッファ回路４０では、論理和ゲート回路４００が出力信号Ｓ４００としてハイレベルをＰＭＯＳトランジスタ４０５のゲートに出力し、ＰＭＯＳトランジスタ４０５をオフ状態とする。また、同じく信号ＭＵＴを入力する論理和ゲート回路４０１はハイレベルを論理積ゲート回路４０２の一方の入力部に出力する。この論理積ゲート回路４０２の他方の入力部には、遅延回路４０３およびインバータ４０４を介して信号ＭＵＴの反転信号が与えられ、論理積ゲート回路４０２が出力信号Ｓ４０２としてロウレベルを出力する。
【００５８】
ここで、ＮＭＯＳトランジスタ４０６は、信号ＭＵＴがハイレベルになってから遅延回路４０３の遅延時間に相当する一定時間が経過するまでオン状態となり、その後にオフ状態に移行する。これにより、出力端子ＴＡをロウレベルに駆動する。また、ＮＭＯＳトランジスタ４０６がオフ状態になるタイミングに合わせて、遅延回路４０３の出力信号をゲートで受けるＮＭＯＳトランジスタ４０７がオン状態になり、出力端子ＴＡをロウレベルに維持する。出力バッファ回路４１も同様に動作し、ハイレベルの信号ＭＵＴを受けて出力端子ＴＢをロウレベルに駆動して維持する。このように、電源が投入された直後には、出力端子ＴＡ，ＴＢが共にロウレベルに駆動され、ミュート状態となる。
【００５９】
上述の動作と並行して、図２において、フリップフロップ１０８がリセット状態になると、スイッチ１０４が閉じられ、これによりスイッチ１０４および抵抗１０５を介してコンデンサＣＲＥＦが充電され、ノードＱの電圧が徐々に上昇する。このとき、電源ＶＣＣの上昇に伴ってノードＰの電圧も上昇するが、コンデンサＣＲＥＦが接続されたノードＱよりも、ノードＰの電圧の上昇速度が速いため、ノードＰの電圧がノードＱの電圧よりも高い状態に維持される。この状態では、コンパレータ１０７の出力はロウレベルとなり、フリップフロップ１０８はリセット状態となる。
【００６０】
このようにノードＱの電圧が上昇すると、図３において、オペアンプＯＰＡの反転入力部と非反転入力部とが略ゼロ（仮想短絡）となるように信号ＩＮＡの電圧が応答する結果、図６に示すようにノードＱの電圧と共に信号ＩＮＡが上昇する。即ち、いま制御信号ＳＥＱによりスイッチ２０３は閉じた状態にあるので、オペアンプＯＰＡの反転入力部と出力部とが同電位とされ、従ってオペアンプＯＰＡの出力信号である信号ＩＮＡは、反転入力部と仮想短絡された非反転入力部に与えられるノードＱの電圧と共に上昇する。これにより、電源投入時に、基準電圧ＶＲＥＦを与えるノードＱの電圧と、入力信号である音楽信号ＶＩＮとの関係を一定に保ち、これらの関係が不安定になることに起因するポップノイズの発生が抑制された信号状態となる。
【００６１】
そして、図２においてノードＱの電圧がノードＰの電圧（図６に示す所定電圧に相当する電圧）を越えると、コンパレータ１０７がハイレベルを出力し、これをセット入力部で受けるフリップフロップ１０８がセット状態になり、信号ＳＥＱとしてハイレベルを出力する。これを受けてスイッチ１０４が開き、コンデンサＣＲＥＦの充電が停止する。この結果、図６に示す時刻ｔ１において、ノードＰの電圧が、抵抗１００，１０１，１０２，１０３によって分圧して得られる基準電圧ＶＲＥＦに向かって安定するように降下を開始し、これによりノードＱの電圧も基準電圧ＶＲＥＦに向かって安定するように降下を開始する。
【００６２】
また、信号ＳＥＱがハイレベルになると、図３において、スイッチ２０３が開いた状態になり、帰還用の抵抗ＲＡ２が顕在化するため、オペアンプＯＰＡの非反転入力部と反転入力部とが等電位（仮想短絡状態）を維持するように信号ＩＮＡが応答する。この結果、信号ＩＮＡの電圧が瞬時的に上昇し、その後、降下を開始する。この降下の過程において、図６に示す時刻ｔ２においてノードＱの電圧と信号ＩＮＡとがクロスし、これらが略同電圧となる場合が起こる。この場合、見かけ上、信号ＩＮＡが、その振幅の中心となるべき基準電圧が現れるノードＱの電圧に等しくなるから、オペアンプＯＰＡはいわば無信号状態となる。従って、この信号ＩＮＡを入力する後段側の回路も無信号状態となり、この状態では、スピーカＳＰＫが駆動されることはない。
【００６３】
そして、信号ＩＮＡの電圧がノードＱの電圧をクロスして、信号ＩＮＡの電圧がノードＱの電圧よりも低くなると、コンパレータ２００がハイレベルを出力し、これをセット入力部で受けるフリップフロップ２０１がセット状態に移行する。これにより論理和ゲート回路２０２から出力される信号ＭＵＴがロウレベルになり、これを受けて図４に示す駆動回路ＤＲＶが活性状態になり、ミュート状態が解除される。この後、信号ＩＮＡは減衰振動しながら、ノードＱの電圧に漸近し、最終的には基準電圧ＶＲＥＦに安定する。ここで、信号ＩＮＡの振動周期は可聴範囲にないので、仮に信号ＩＮＡの減衰振動に伴ってスピーカＳＰＫを駆動する信号成分が発生したとしても、ポップノイズとしては顕在化しない。
以上説明したように、電源投入時には早期に回路状態を無信号状態に安定化させることが可能となり、ミュートを解除する時期を早めることが可能になる。
なお、この実施の形態１では、コンパレータ２００を用いてノードＱの電圧と信号ＩＮＡとを比較するものとしている都合上、信号ＩＮＡがノードＱの電圧よりも低くなった場合にミュート状態を解除するものとしているが、このことは、事実上、信号ＩＮＡとノードＱの電圧とが等しくなったことを検出してミュートを解除することを意味している。もちろん、コンパレータ２００に代えて、信号ＩＮＡとノードＱの電圧とが等しくなったことを直接的に検出する手段を用いてもよい。
【００６４】
（実施の形態２）
次に、この発明の実施の形態２を説明する。
上述の実施の形態１では、電源投入時に発生するポップノイズを抑制するものとしたが、この実施の形態２では、さらに電源遮断時や電源電圧が急激に変化した際に発生するポップノイズを抑制する。
この実施の形態２に係るＤ級増幅器は、上述の実施の形態１の構成において、図１および図２に示す電圧設定回路ＶＳＥＴに代え、図７に示す電圧設定回路ＶＳＥＴ２を備える。図７において、図２に示す要素と共通する要素には同一符号を付す。
【００６５】
ここで、電圧設定回路ＶＳＥＴ２は、上述の実施の形態１に係る電圧設定回路ＶＳＥＴの構成に加え、コンパレータ５００，５０１、論理和ゲート回路５０２、ローパスフィルタ５０３をさらに備える。コンパレータ５００の非反転入力部は抵抗１０２と抵抗１０３との接続点であるノードＳに接続され、その反転入力部はノードＱに接続される。コンパレータ５０１の非反転入力部には基準電圧ＶＲＥＦ２が印加され、その反転入力部はノードＰに接続される。基準電圧ＶＲＥＦ２は、電源電圧が低下したことを判定するための基準を与えるもので、例えばバンドギャップ型の基準電圧発生回路を用いて生成される。ここで、抵抗１００，１０１，１０２，１０３，１０６、キャパシタＣＲＥＦ、およびコンパレータ１０７，５００，５０１は、電源Ｖｃｃの電圧変動を検出するための検出回路を構成する。
【００６６】
コンパレータ１０７，５００，５０１の出力部は、論理和ゲート回路５０２の入力部に接続され、この論理和ゲート回路５０２の出力部はローパスフィルタ５０３の入力部に接続される。ローパスフィルタ５０３の出力部に現れる信号は、ミュート状態を制御するための信号ＭＵＴ２とされ、上述の実施の形態１に係る信号ＭＵＴに代えて図４に示す出力バッファ回路４０，４１に供給される。
【００６７】
以下、この実施の形態２の動作を説明する。
この実施の形態２では、コンパレータ１０７，５００，５０１により電源状態を検出し、電源ＶＣＣの電圧が急激に変化した場合や一定レベル以下に低下した場合に駆動回路ＤＲＶをミュート状態に制御する。即ち、コンパレータ１０７は、上述の実施の形態１において説明したように、電源投入時にノードＱの電圧が所定電圧に到達したことを検出するものであると共に、電源電圧の急激な降下を検出するものとして機能する。また、コンパレータ５００は、電源電圧の急激な上昇を検出するものとして機能する。さらに、コンパレータ５０１は、電源電圧が一定レベル（基準電圧ＶＲＥＦ２）以下にあることを検出するものとして機能する。以下、順に説明する。
【００６８】
まず、電源ＶＣＣが規定の電源電圧（５Ｖ）にある場合、ノードＱの電圧がノードＲの電圧よりも低くなり、コンパレータ１０７がロウレベルを出力する。また、ノードＱの電圧はノードＳの電圧よりも高くなり、コンパレータ５００がロウレベルを出力する。さらに、ノードＰの電圧が基準電圧ＶＲＥＦ２よりも高くなり、コンパレータ５０１がロウレベルを出力する。即ち、電源ＶＣＣが規定の電圧にある場合、コンパレータ１０７，５００，５０１の何れもロウレベルを出力する。
【００６９】
この状態から電源ＶＣＣの電圧が急激に低下した場合、電源ＶＣＣの低下に伴ってノードＰ，Ｒの電圧も低下するが、ノードＱにはコンデンサＣＲＥＦが接続されているため、ノードＲの電圧がノードＱの電圧よりも速く低下してノードＱの電圧よりも低くなる状態が発生する。このため、ノードＱおよびノードＲに非反転入力部および反転入力部がそれぞれ接続されたコンパレータ１０７の出力信号がハイレベルとなり、信号ＭＵＴ２がハイレベルとなる。
【００７０】
また、電源ＶＣＣが規定の電圧から急激に上昇した場合には、ノードＱの電圧とノードＳの電圧が上昇するが、ノードＱにはコンデンサＣＲＥＦが接続されているため、この時定数によりノードＱの電圧の上昇が緩慢になり、ノードＳの電圧がノードＱの電圧よりも速く上昇してノードＱの電圧よりも高くなる状態が発生する。このため、ノードＱおよびノードＳに反転入力部および非反転入力部がそれぞれ接続されたコンパレータ５００の出力信号がハイレベルとなり、信号ＭＵＴ２がハイレベルとなる。
【００７１】
さらに、電源ＶＣＣの電圧が緩やかに低下した場合、コンデンサＣＲＥＦによる時定数が顕在化しないため、ノードＱとノードＲ，Ｓとの電圧の大小関係が、電源ＶＣＣが規定電圧にあるときと同様の関係に維持される。従って、上述のコンパレータ１０７，５００によっては電源ＶＣＣの変化を検出できない。そこで、この場合には、コンパレータ５０１がノードＰと基準電圧ＶＲＥＦ２とを比較し、ノードＰの電圧が基準電圧ＶＲＥＦ２を下回った場合にハイレベルを出力する。従って、信号ＭＵＴ２がハイレベルとなり、駆動回路ＤＲＶがミュート状態に制御される。
【００７２】
このように、電源ＶＣＣが急激に変化した場合や一定レベル以下に低下した場合には、コンパレータ１０７，５００，５０１がハイレベルを出力する結果、信号ＭＵＴ２がハイレベルとなる。そして、ハイレベルの信号ＭＵＴ２を受けて図４に示す駆動回路ＤＲＶをなす出力バッファ回路４０，４１が出力端子ＴＡ，ＴＢにそれぞれロウレベルを出力し、ミュート状態となる。
【００７３】
ここで、電源ＶＣＣの電圧変化が一時的であり、コンパレータ１０７，５００，５０１の出力信号がハイレベルに変化しても短時間でロウレベルに回復する場合にはポップノイズはそもそも発生しない。そこでこのような場合には、図７においてローパスフィルタ５０３により論理和ゲート回路５０２の出力信号の通過が阻止され、信号ＭＵＴ２がロウレベルに維持される。従って、必要以上に駆動回路をミュート状態に制御することがなくなり、回路動作が安定化する。このように、ローパスフィルタ５０３を設けることにより、不要な制御動作が抑制され、電源ＶＣＣが一定時間以上にわたって変化している状態にある場合や、電源ＶＣＣが一定電圧（基準電圧ＶＲＥＦ２）以下に低下した状態が一定時間以上にわたって続いている場合にのみミュート状態の制御が行われる。
【００７４】
次に、図８を参照して、ハイレベルの信号ＭＵＴ２を受けた場合の出力バッファ回路４０，４１のミュート動作を説明する。なお、説明の便宜上、駆動回路ＤＲＶを構成するインバータ３２の出力信号はロウレベルに固定されているものとする。
先ず、信号ＭＵＴ２（信号ＭＵＴに相当する信号）がロウレベルにある場合、論理和ゲート回路４００の出力信号Ｓ４００がロウレベル、論理積ゲート回路４０２の出力信号Ｓ４０２がロウレベル、遅延回路４０３の出力信号Ｓ４０３がロウレベルにある。従って、この場合、ＰＭＯＳトランジスタ４０５がオン状態、ＮＭＯＳトランジスタ４０６がオフ状態、ＮＭＯＳトランジスタ４０７がオフ状態にあり、ＰＭＯＳトランジスタ４０５により出力端子ＴＡがハイレベルに駆動されている状態にある。
【００７５】
この状態から信号ＭＵＴ２がハイレベルに遷移すると、これを受けて論理和ゲート回路４００の出力信号Ｓ４００がハイレベルになり、ＰＭＯＳトランジスタ４０５がオフ状態となる。また、ハイレベルの信号ＭＵＴ２を受けて論理和ゲート回路４０１の出力信号がハイレベルになる。このとき、遅延回路４０３の出力信号Ｓ４０３はその遅延時間分だけロウレベルを維持するため、これを入力するインバータ４０４の出力信号は、遅延回路４０３の遅延時間分だけハイレベルを維持する。従って、論理積ゲート回路４０２の出力信号Ｓ４０２は、論理和ゲート回路４０１の出力信号がハイレベルになると、これに応答してハイレベルとなり、ＮＭＯＳトランジスタ４０６がオン状態となって信号Ｖａ３がロウレベルになる。
【００７６】
そして、遅延回路４０３の出力信号Ｓ４０３がハイレベルになると、これに応答してインバータ４０４の出力信号がロウレベルとなり、論理積ゲート回路４０２の出力信号Ｓ４０２はロウレベルとなってＮＭＯＳトランジスタ４０６がオフ状態となる。また、ＮＭＯＳトランジスタ４０６がオフ状態になるタイミングで、ハイレベルの信号Ｓ４０３を受けてＮＭＯＳトランジスタ４０７がオン状態となる。従って、信号ＭＵＴ２がロウレベルからハイレベルに遷移した場合、ＰＭＯＳトランジスタ４０５がオフ状態に固定されると共に、ＮＭＯＳトランジスタ４０６が一時的にオン状態となり、ロウレベルの信号Ｖ３ａが出力端子ＴＡに出力される。その後ＮＭＯＳトランジスタ４０７がオン状態となり、信号Ｖ３ａをロウレベルに維持する。出力バッファ回路４１も同様に動作して、ロウレベルの信号Ｖ３ｂが出力端子ＴＢに出力される。
【００７７】
このように、図４に示す駆動回路ＤＲＶをなす出力バッファ回路４０，４１は、ハイレベルの信号ＭＵＴ２を受けて出力端子ＴＡ，ＴＢにロウレベルを出力する。このため、図１において、出力端子ＴＡ，ＴＢに接続されるインダクタＬＡ，ＬＢの一端側が強制的に接地電圧（０Ｖ）に固定され、スピーカＳＰＫ側の一対の入力端子間の電位差が０Ｖに固定される。また、電源の遮断時に電源電圧が変化し、基準電圧ＶＲＥＦと入力信号のバランスがくずれた場合、ポップノイズが発生するよりも早く駆動回路ＤＲＶが非活性化され、ミュート状態となる。したがって、スピーカＳＰＫは、電源が遮断されると即座に駆動され得ない状態に制御され、ポップノイズなどの異音を発生させることなくミュート状態となる。
【００７８】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、単一電源（５Ｖ）で動作するものとし、基準電圧ＶＲＥＦを電源ＶＣＣの２分の１に設定したが、これに限定されることなく、接地電圧を中点電圧としする正電源と負電源との２系統の電源供給を受けて動作するように構成した場合にも本発明を適用することが可能である。この場合、基準電圧ＶＲＥＦを接地電圧（０Ｖ）に設定すればよい。
【００７９】
また、上述の実施の形態では、ノードＱの電圧と信号ＩＮＡとがクロスしたとき、即ちノードＱの電圧と信号ＩＮＡの電圧とが略等しくなったときにミュート状態を解除するものとしたが、必要に応じて、ノードＱの電圧と信号ＩＮＡとがクロスした後にミュート状態を解除するものとしてもよい。
さらに、ＮＭＯＳトランジスタ４０７を備え、ＮＭＯＳトランジスタ４０６を一時的にオン状態に駆動した後、ＮＭＯＳトランジスタ４０７により出力端子をロウレベルに維持するものとしたが、必要に応じてＮＭＯＳトランジスタ４０７を省き、単にＰＭＯＳトランジスタ４０５とＮＭＯＳトランジスタ４０６を相補的に導通制御するものとしてもよい。この場合、図４において、論理和ゲート回路４０１の出力部を直接的にＮＭＯＳトランジスタ４０６のゲートに接続すればよい。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力して第２の信号を出力する反転帰還型のオペアンプと、前記第２の信号をパルス信号に変調する変調回路と、前記変調されたパルス信号を外部に出力する駆動回路と、電源投入に応答して、前記基準電圧が現れるべきノードの電圧を所定電圧に一時的に設定する電圧設定回路と、前記ノードの電圧が前記第２の信号の電圧と略等しくなったときにミュート状態を解除するミュート状態制御回路とを備えたので、ミュート状態を解除するまでの待ち時間を有効に短縮することができ、リレーなどの大型で高価な部品を用いることなく、ポップノイズの発生を有効に抑えることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係るＤ級増幅器の構成および適用例を説明するための構成図である。
【図２】 この発明の実施の形態１に係る電圧設定回路の構成を示す回路図である。
【図３】 この発明の実施の形態１に係るミュート状態制御回路の構成を示す回路図である。
【図４】 この発明の実施の形態１に係る変調回路と駆動回路の構成を示す回路図である。
【図５】 この発明の実施の形態１に係るＤ級増幅器の増幅動作を説明するための波形図である。
【図６】 この発明の実施の形態１に係るＤ級増幅器のミュート制御動作（電源投入時）を説明するための波形図である。
【図７】 この発明の実施の形態２に係る電圧設定回路の構成を示す回路図である。
【図８】 この発明の実施の形態２に係るＤ級増幅器のミュート制御動作（電源遮断時）を説明するための波形図である。
【図９】 従来技術に係るＤ級増幅器の構成を説明するための図である。
【符号の説明】
ＳＩＧ：信号源、ＣＩＮ：コンデンサ、ＤＡＭＰ：Ｄ級増幅器、ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２：抵抗、ＯＰＡ，ＯＰＢ：オペアンプ、ＭＯＤ：変調回路、ＤＲＶ：駆動回路、ＶＳＥＴ、ＶＳＥＴ２：電圧設定回路、ＭＣＴＬ：ミュート状態制御回路、ＣＲＥＦ：コンデンサ、ＴＩ：入力端子、ＴＡ，ＴＢ：出力端子、ＬＡ，ＬＢ：インダクタ、ＣＡ，ＣＢ：コンデンサ、ＳＰＫ：スピーカ、３０：差動積分回路、３１：コンパレータ、３２，３３：インバータ、１０４：スイッチ、１００〜１０５：抵抗、１０７：コンパレータ、１０８：セット・リセット型のフリップフロップ、２００：コンパレータ、２０１：セット・リセット型のフリップフロップ、２０２：論理積ゲート回路、２０３：スイッチ、４００，４０１：論理和ゲート回路、４０２：論理積ゲート回路、４０３：遅延回路、４０４：インバータ、４０５：ＰＭＯＳトランジスタ、４０６，４０７：ＮＭＯＳトランジスタ、５００，５０１：コンパレータ、５０２：セット・リセット型のフリップフロップ、５０３：ローパスフィルタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a class D amplifier (digital amplifier) that converts an analog signal into a pulse signal to amplify power, and more particularly to a technique for suppressing so-called pop noise that occurs when power is turned on or off.
[0002]
[Prior art]
Conventionally, a class D amplifier that converts an analog signal such as a music signal into a pulse signal and amplifies the power is known. According to this class D amplifier, a pulse signal having a pulse width corresponding to the analog signal is output, and the pulse signal passes through the low-pass filter, whereby an analog signal with power amplification is obtained. Since the class D amplifier can be formed on a silicon chip, it can be realized in a small size and at a low cost, and is often used in a portable terminal, a personal computer, or the like that requires low power consumption.
[0003]
FIG. 9 shows a configuration example of an audio device using a class D amplifier. In the figure, a signal source SIG is a generation source of an analog music signal, and is connected to an input terminal TIN of a class D amplifier DA via an input capacitor CIN for cutting a DC component. The class D amplifier DA is a so-called free-running PWM amplifier configured to self-run by negatively feeding back a signal appearing on the output stage side to the input stage side, and an oscillation signal component obtained by the free-running is used as a carrier signal. The carrier signal is subjected to pulse width modulation based on the music signal and a pulse signal is output.
[0004]
The output stage of the class D amplifier DA is provided with a pair of CMOS power MOS transistors, and these power MOS transistors output a pulse signal to the outside via the output terminal TOUT. The output terminal TOUT is connected to one input terminal of the speaker SPK via a low-pass filter composed of an inductor Lo and a capacitor Co and a relay RLY, and the other input terminal of the speaker SPK is grounded.
[0005]
According to the audio apparatus configured as described above, the class D amplifier DA receives an analog amount of music signal from the signal source SIG, and the music signal is reflected in the pulse width to be converted into a digital amount of pulse signal. A carrier frequency component is removed from the pulse signal output from the class D amplifier DA by a low-pass filter including an inductor Lo and a capacitor Co. As a result, a music signal is extracted from the pulse signal and supplied to the speaker SPK via the relay RLY.
[0006]
[Problems to be solved by the invention]
By the way, it is known that so-called pop noise occurs when the amplifier is turned on or off, and this pop noise is caused by the operational states of various circuits existing between the input section and the output section of the amplifier. Is due to the instability. That is, since there is a delay in the signal transmission path from the input section to the output section of the class D amplifier, it takes time until the operation of each circuit on this transmission path is stabilized. When this operation is unstable, the signal state is also unstable, and the signal in this state drives the speaker to generate pop noise. If no countermeasures are taken, this pop noise appears as a large noise and may destroy the speaker.
[0007]
Therefore, in general, in order to suppress the occurrence of the pop noise described above, a relay RLY is provided between the output terminal TOUT of the class D amplifier DA and the input terminal of the speaker SPK as shown in FIG. This relay RLY is controlled to be in an open state until the internal operation of the class D amplifier DA is stabilized, and the music signal supply path to the speaker SPK is cut off, thereby temporarily controlling the mute state to suppress the occurrence of pop noise. is doing.
[0008]
However, according to the above-described conventional technique for suppressing the occurrence of pop noise, in order to reliably suppress the occurrence of pop noise using the relay RLY, the relay RLY is turned on until the internal operation of the class D amplifier DA is stabilized. There is a problem that a sufficient waiting time is required to maintain the open state for a long time and cancel the mute state. In particular, in the case of a single power supply specification, in order to improve the frequency characteristics, it is necessary to set a large value for the input capacitor CIN. If this capacitor CIN is increased, there will be a delay component on the signal transmission path. The waiting time until the mute state is released must be further increased.
Further, although the class D amplifier itself can be realized in a small size and at a low cost, the relay RLY for controlling the mute state is large and expensive, so that the merit of the D type amplifier is destroyed and the audio apparatus is enlarged. There is also the problem of becoming expensive.
[0009]
The present invention has been made in view of the above circumstances, can effectively reduce the waiting time until the mute state is released, and can generate pop noise without using large and expensive parts such as a relay. An object is to provide a class D amplifier that can be effectively suppressed.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has the following configuration.
That is, the class D amplifier according to the invention described in claim 1 is a class D amplifier configured to be temporarily muted when the power is turned on, and the first signal is externally input to the inverting input terminal. An inverting feedback operational amplifier (for example, a component corresponding to the operational amplifier OPA) that inputs a reference voltage to the non-inverting input terminal and outputs a second signal having the reference voltage as the center of amplitude, and the second The modulation circuit (for example, a component corresponding to the modulation circuit MOD) that reflects the above signal in the pulse width and modulates the second signal into the pulse signal, and outputs the pulse signal modulated by the modulation circuit to the outside A drive circuit (for example, a component corresponding to the drive circuit DRV) and a voltage at a node where the reference voltage should appear are temporarily set to a predetermined voltage different from the reference voltage in response to the power-on. A voltage setting circuit (for example, a component corresponding to the voltage setting circuit VSET) that changes the voltage of the node from the predetermined voltage to the reference voltage, and in the process of changing the voltage of the node to the reference voltage A mute state control circuit (for example, a component corresponding to the mute state control circuit MCTL) that cancels the mute state when the voltage and the voltage of the second signal are substantially equal to each other. .
[0011]
According to the configuration of the present invention, in the process in which the voltage of the node where the reference voltage should appear (that is, the voltage of the non-inverting input terminal) is set to the predetermined voltage by the voltage setting circuit, the inverting input terminal and the non-inverting input terminal are not Since the operational amplifier operates so as to maintain a virtually shorted state with the inverting input terminal, the voltage of the second signal that is the output signal of the operational amplifier changes following the voltage at the non-inverting input terminal. To do.
[0012]
Subsequently, after the voltage of the node reaches a predetermined voltage, a change is started toward the reference voltage, and the second difference is maintained so that the potential difference between the inverting input terminal and the non-inverting input terminal of the operational amplifier is maintained at zero. The signal voltage also begins to change. In the process of changing the voltage of the second signal, the voltage of the node and the voltage of the second signal cross each other, and these voltages may be approximately equal. The mute state release circuit releases the mute state when the voltage of the node and the voltage of the second signal become substantially equal.
[0013]
At this time, the voltage of the second signal, which is the output voltage of the operational amplifier, is substantially equal to the voltage of the node at which the reference voltage that is the center of the amplitude appears, and thus apparently has no signal. For this reason, the modulation circuit and the drive circuit connected to the rear side are also in a no-signal state, and the voltages supplied to the pair of input terminals of the speaker become equal, resulting in a state where the speaker is not driven. Accordingly, even if the mute state is canceled when the voltage of the node and the voltage of the second signal are substantially equal, no pop noise is generated.
[0014]
In addition, after the voltage of the node and the second signal cross, the second signal stabilizes toward a voltage determined according to the voltage of the node and the voltage of the first signal while performing damped oscillation. To change. In this process, the vibration period of the second signal is not in the audible range, and therefore pop noise is virtually not generated in this process.
Therefore, according to the configuration of the present invention, since the circuit operation of each part is stabilized at an early stage in a no-signal state where the speaker is not driven, it is possible to effectively shorten the waiting time until the mute state is released.
[0015]
A class D amplifier according to the invention described in claim 2 is the class D amplifier according to claim 1, wherein the voltage setting circuit is a switch circuit in which a current path is connected between the power source and the node. (For example, a component corresponding to a switch circuit including a switch 104 and a resistor 105) and a voltage of a node where the reference voltage should appear and the predetermined voltage are compared, and the voltage of the node has reached the predetermined voltage. A node voltage detection comparator (for example, a component corresponding to the comparator 107) for detection, and an output signal of the comparator are input to a set terminal and a predetermined signal generated in response to the power-on is reset terminal And when the switch circuit is in the reset state, the switch circuit is controlled to be closed and the switch circuit is in the set state. Road and the set-reset flip-flop of the switch control for controlling the open state (e.g., a component corresponding to the flip-flop 108 of the set-reset type), characterized by comprising a.
[0016]
According to the configuration of the present invention, the switch circuit is closed when the power is turned on. When the switch circuit is closed, the node where the reference voltage should appear is charged and its voltage changes towards a predetermined voltage. When the voltage at the node exceeds a predetermined voltage, the output of the comparator is inverted, and it is detected that the voltage at the node has reached the predetermined voltage. In response to this detection result, the set / reset type flip-flop transitions to the set state and closes the switch circuit. As a result, the voltage at the predetermined node starts to change toward the reference voltage. Therefore, according to this configuration, in response to power-on, the voltage of the node can be temporarily set to a predetermined voltage, and the voltage of the node can be changed from the predetermined voltage to the reference voltage.
[0017]
A class D amplifier according to a third aspect of the present invention is the class D amplifier according to the second aspect, wherein the mute state control circuit includes a voltage of a node at which the reference voltage should appear and a voltage of the second signal. A comparator for signal voltage detection (for example, a component corresponding to the comparator 200) for comparing the voltage and detecting that the voltage of the second signal is substantially equal to the voltage of the node; and the signal voltage The output signal of the comparator for detection is input to the set terminal and the output signal of the set / reset type flip-flop for switch control is input to the reset terminal, and the drive circuit is controlled to be inactive when in the reset state. And a set / reset type flip-flop for controlling the drive circuit that controls the drive circuit to an active state when in the set state (for example, A component) corresponding to the flip-flop 201 of the set-reset type, characterized by comprising a.
[0018]
According to the configuration of the present invention, the output signal of the comparator is inverted in accordance with the magnitude relationship between the second signal and the voltage of the node, and the voltage of the second signal becomes substantially equal to the voltage of the node. Detected. In response to this detection result, the set / reset type flip-flop enters the set state and controls the drive circuit to the active state. This cancels the mute state. Therefore, according to this configuration, the mute state can be canceled when the voltage of the node and the voltage of the second signal become substantially equal.
[0019]
A class D amplifier according to a fourth aspect of the present invention is the class D amplifier according to the third aspect, wherein the driving circuit drives the output terminal to a high level (for example, to the PMOS transistor 405). Corresponding component), an NMOS transistor for driving the output terminal to a low level (for example, a component corresponding to the NMOS transistor 406), and a set / reset type flip-flop for driving circuit control are in a reset state. The PMOS transistor is fixedly turned off and the NMOS transistor is turned on, and the set / reset type flip-flop for controlling the driving circuit is in the set state in response to the output signal of the modulation circuit. A PMOS transistor and the NMOS transistor A gate control circuit for the complementary manner on state or an off state (e.g. the components corresponds to the gate circuit composed of the OR gate circuit 400 and 401), characterized by comprising a.
[0020]
According to the configuration of the present invention, when the set / reset type flip-flop for controlling the drive circuit is in the reset state, the NMOS transistor is turned on, and both the pair of output terminals are driven to the low level. As a result, in-phase signals are supplied to the pair of input terminals of the speaker, and a current for driving the speaker cannot be generated between the pair of output terminals. Therefore, the mute state can be realized without using a relay. In addition, when the set / reset type flip-flop for driving circuit control transitions to the set state and the mute state is released, the PMOS transistor and the NMOS transistor are complementarily conducted in response to the output signal of the modulation circuit, A pulse signal is output.
[0021]
The class D amplifier according to the invention described in claim 5 is the class D amplifier according to claim 3, further comprising a detection circuit for detecting voltage fluctuation (for example, voltage drop) of the power supply, wherein the drive circuit is A PMOS transistor (for example, a component corresponding to the PMOS transistor 405) for driving the output terminal to a high level, and a first NMOS transistor (for example, a structure corresponding to the NMOS transistor 406) for driving the output terminal to a low level. Element) and a second NMOS transistor (for example, NMOS) that is connected in parallel with the first NMOS transistor and has a current driving capability smaller than that of the first NMOS transistor as long as the output terminal can be maintained at a low level. Component corresponding to the transistor 407) and the drive circuit control When the set / reset type flip-flop is in the set state and the detection circuit detects no voltage fluctuation, the PMOS transistor and the NMOS transistor are complementarily turned on in response to the output signal of the modulation circuit. The state is controlled, and when the set / reset type flip-flop for controlling the driving circuit is changed to the reset state or when the voltage fluctuation is detected by the detection circuit, the PMOS transistor is fixedly turned off and the A gate control circuit (for example, an OR gate circuit 400, 401, an AND gate circuit 402, a delay circuit) which controls the second NMOS transistor to be fixedly turned on after the first NMOS transistor is temporarily turned on. 403, a component corresponding to a gate circuit composed of an inverter 404) Characterized in that it is configured with.
[0022]
A class D amplifier according to the invention described in claim 6 is the class D amplifier according to any one of claims 1 to 5, wherein the class D amplifier is provided between an inverting input terminal and an output terminal of the inverting feedback operational amplifier. Further, a switch that opens and closes based on an output signal of the voltage setting circuit is provided.
The class D amplifier according to the invention described in claim 7 is the class D amplifier according to claim 5, further comprising a low pass filter for removing a high frequency component from the output signal of the detection circuit. To do.
[0023]
The class D amplifier according to the invention described in claim 8 inputs the first signal from the outside to the inverting input terminal, inputs the reference voltage to the non-inverting input terminal, and uses the reference voltage as the center of the amplitude. An inverting feedback operational amplifier that outputs the second signal, a modulation circuit that reflects the second signal in a pulse width and modulates the second signal into a pulse signal, and a pulse signal modulated by the modulation circuit A BTL type driving circuit that outputs a complementary signal of the pulse signal to the outside via a pair of output terminals, and forcibly drives both the pair of output terminals to a low level or a high level at the time of mute, It is provided with.
[0024]
According to the configuration of the present invention, at the time of mute, both the pair of output terminals are driven to the low level or the high level, and the in-phase signal is supplied to the pair of input terminals of the speaker. Therefore, a current for driving the speaker cannot be generated between the pair of output terminals, and a mute state can be realized without using a relay. Moreover, for example, even when a pair of output terminals are short-circuited during a short test that is a kind of product test, a short-circuit current (large current) is not generated.
[0025]
A ninth aspect of the present invention is the class D amplifier according to the eighth aspect, wherein the driving circuit drives the output terminal to a high level for each of the pair of output terminals. And a first NMOS transistor for driving the output terminal to a low level, and a current connected to the first NMOS transistor in parallel with the first NMOS transistor, the current being higher than that of the first NMOS transistor as long as the output terminal can be maintained at a low level. In response to a second NMOS transistor having a small driving capability and a predetermined signal for setting the mute state, the PMOS transistor is fixedly turned off and the first NMOS transistor is temporarily turned on. A gate for controlling the second NMOS transistor to be in a fixed ON state after being turned on; Characterized in that it is configured with a control circuit.
[0026]
According to the configuration of the present invention, the first NMOS transistor is temporarily turned on, so that the output terminal is quickly driven to the low level. After that, the second NMOS transistor is turned on to maintain the low level. Accordingly, even when a voltage is applied from the outside to the output terminal in the mute state, only the second NMOS transistor having a small current driving capability is in the on state, and the PMOS transistor having the current driving capability secured for driving the load. Since the first NMOS transistor is in the off state, an excessive current does not flow through these transistors, and it is possible to prevent the occurrence of trouble due to this type of current.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a configuration and application example of the class D amplifier DAMP according to the first embodiment. In the figure, a signal source SIG is a generation source of a music signal (analog signal) having a ground potential (0 V) as the center of amplitude. In the first embodiment, the music signal is an analog signal, but may be a digital signal. The input capacitor CIN is for removing a DC component from the music signal generated by the signal source SIG. The signal from which the DC component has been removed by the input capacitor CIN is applied to the input terminal TI of the class D amplifier DAMP as a music signal VIN (first signal).
[0028]
The class D amplifier DAMP amplifies the music signal VIN by reflecting the music signal VIN in the pulse width and converting it into a pulse signal, and is configured as a so-called self-running PWM amplifier. The class D amplifier DAMP is configured to drive a load in a BTL format, and includes a pair of output terminals TA and TB. Further, the class D amplifier DAMP is supplied with a power supply VCC and a ground GND, and is configured to operate with a single power supply (VCC). The detailed configuration of this class D amplifier DAMP will be described later.
[0029]
One output terminal TA of the class D amplifier DAMP is connected to one input terminal of the speaker SPK through a low-pass filter composed of an inductor LA and a capacitor CA, and the other output terminal TB is a low-pass composed of an inductor LB and a capacitor CB. It is connected to the other input terminal of the speaker SPK through a filter. The constants of these low-pass filters are set so as to remove the carrier frequency component from the pulse signal output from the class D amplifier DAMP via the output terminals TA and TB and pass only the music signal component.
[0030]
Here, the configuration of the above-described class D amplifier DAMP will be described.
The resistors RA1 and RA2 and the operational amplifier OPA constitute an inverting amplifier and function as an input stage of the class D amplifier DAMP. The resistor RA1 is an input resistor of the operational amplifier OPA, one end of which is connected to the inverting input part of the operational amplifier OPA, and the other end is connected to the input terminal TI. The resistor RA2 is a feedback resistor of the operational amplifier OPA, and is connected between the inverting input unit and the output unit of the operational amplifier OPA. A reference voltage VREF is applied to the non-inverting input portion of the operational amplifier OPA. This reference voltage VREF is generated by a voltage setting circuit VSET, which will be described later, stabilized by an external capacitor CREF via an external terminal TR, and supplied to the operational amplifier OPA.
[0031]
In the first embodiment, the resistance RA1 and the resistance RA2 are set substantially equal (that is, RA1 = RA2), and the amplification degree of the inverting amplifier mainly composed of the operational amplifier OPA is set to “1”. Therefore, the inverting amplifier functions as a level shifter that converts the music signal VIN (first signal) having the ground potential as the center of amplitude into a signal INA (second signal) having the reference signal VREF as the center of amplitude. . However, the phase of the signal INA is inverted with respect to the signal VIN.
[0032]
The output section of the operational amplifier OPA is connected to the input section of the inverting amplifier including the resistors RB1 and RB2 and the operational amplifier OPB. The resistor RB1 is an input resistance of the operational amplifier OPB, and is connected between the output section of the operational amplifier OPA and the inverting input section of the operational amplifier OPB. The resistor RB2 is a feedback resistor of the operational amplifier OPB, and is connected between the inverting input unit and the output unit of the operational amplifier OPB. The reference voltage VREF is commonly applied to the non-inverting input section of the operational amplifier OPB.
[0033]
Here again, it is assumed that the resistance RB1 and the resistance RB2 are substantially equal (that is, RB1 = RB2), and the amplification degree of the inverting amplifier mainly composed of the operational amplifier OPB is “1”. Therefore, the music signal VIN is converted into an analog signal INA and a signal INB having an opposite phase relationship with the reference voltage VREF as the center of amplitude, and these signals INA and INB are given to the modulation circuit MOD.
[0034]
The modulation circuit MOD converts the analog signals INA and INB into one pulse signal by negatively feeding back the output signal and free-running (oscillating). The width of the pulse signal is equal to the width of the signal INA and INB. Reflect the amplitude component. The drive circuit DVR outputs the pulse signal modulated by the modulation circuit MOD to the outside in the BTL format, and outputs a pair of pulse signals having opposite phases to the output terminals TA and TB. The configurations of the modulation circuit MOD and the drive circuit DVR will be described later.
[0035]
The voltage setting circuit VSET generates the reference voltage VREF described above and temporarily sets the reference voltage VREF to a predetermined voltage. The mute state control circuit MCTL releases the mute state when the voltage of the node Q where the reference voltage VREF should appear becomes substantially equal to the voltage of the signal INA in the process of changing to the reference voltage VREF.
[0036]
FIG. 2 shows the configuration of the voltage setting circuit VSET.
In the figure, resistors 100, 101, 102, and 103 are connected in series between the power supply VCC and the ground GND in this order so that a voltage of VCC / 2 appears at a node P between the resistor 101 and the resistor 102. The value of each resistor is set. Further, a switch circuit (not shown) formed by connecting a switch 104 and a resistor 105 in series is connected between the power supply VCC and the external terminal TR, and a node Q between the resistor 105 and the external terminal TR, A resistor 106 is connected to the node P. Here, when the switch 104 is closed, the voltage at the node Q is higher than the node R between the resistors 100 and 101, and when the switch 104 is opened, the magnitude relationship between the voltages at these nodes is reversed. Thus, the values of the resistor 105 and the resistor 106 are set.
[0037]
The node Q and the node R are connected to the non-inverting input unit and the inverting input unit of the node voltage detection comparator 107, respectively. The output section of the comparator 107 is connected to the set input section of a set / reset type flip-flop 108, and a so-called power-on reset signal POR is applied to the reset input section. This power-on reset signal POR is a pulse signal generated inside the class D amplifier when the power is turned on, and is generated by detecting the rise of the power supply in order to initialize each part of the circuit. The output signal of the flip-flop 108 is given to the control terminal of the switch 104 as the control signal SEQ, and the conduction of the switch 104 is controlled. The control signal SEQ is supplied to a mute state control circuit MCTL, which will be described later, and is used for controlling its operation.
[0038]
FIG. 3 shows the configuration of the mute state control circuit MCTL.
In the figure, resistors RA1 and RA2, an operational amplifier OPA, and a capacitor CREF are those shown in FIG. The mute state control circuit MCTL includes a comparator 200, a set / reset type flip-flop 201, an OR gate circuit 202, and a switch 203. Here, the non-inverting input part of the comparator 200 is connected to the node Q where the reference voltage VREF appears, that is, the non-inverting input part of the operational amplifier OPA and the external terminal TR, and the inverting input part is connected to the output part of the operational amplifier OPA. Is done.
[0039]
The output part of the comparator 200 is connected to the set input part of the flip-flop 201, and the above-mentioned control signal SEQ is given to the reset input part. The output part of the flip-flop 201 is a negative logic output and is connected to the input part of the OR gate circuit 202. In addition to the output signal of the flip-flop 201, the OR gate circuit 202 receives a mute control signal MUTE for controlling the mute state from the outside.
[0040]
In FIG. 3, the signal MUT2 is also input to the OR gate circuit 202, but this signal is a signal used in the second embodiment described later, and is not used in the first embodiment. Therefore, in this embodiment, it is assumed that the signal MUT2 is fixed at the low level.
The output signal of the OR gate circuit 202 is given to the drive circuit DRV as a control signal MUT for controlling the mute state. The switch 203 is connected in parallel with the feedback resistor RA2 between the output unit and the inverting input unit of the operational amplifier OPA, and conduction control is performed based on the signal SEQ described above.
[0041]
FIG. 4 shows configurations of the modulation circuit MOD and the drive circuit DRV.
The modulation circuit MOD includes a difference integration circuit 30, a comparator 31, and resistors RINA, RINB, RNFA, and RNFB. Here, the differential integration circuit 30 includes a pair of inverting input terminals IN− and non-inverting input terminals IN + to which analog signals INA and INB from the operational amplifiers OPA and OPB forming the input stage and a feedback signal output from the PWM amplifier are input. Common-mode feedback operational amplifier 300 having a differential input terminal of the two and a pair of differential output terminals including a non-inverting output terminal OUT + and an inverting output terminal OUT− that output two integral signals, and an inverting input of the operational amplifier 300 An integrating capacitor 301 connected between the terminal IN− and the non-inverting output terminal OUT + and an integrating capacitor 302 connected between the non-inverting input terminal IN + and the inverting output terminal OUT− of the operational amplifier 300 are provided. is doing. The operational amplifier 300 is configured to always output only a differential output signal based on the reference voltage VREF from the non-inverting output terminal OUT + and the inverting output terminal OUT−.
[0042]
The comparator 31 includes resistors 311, 312, 313, and 314 and an operational amplifier 310, and the non-inverting input terminal of the operational amplifier 310 is connected to the non-inverting output terminal OUT + of the operational amplifier 300 in the differential integration circuit 30 via the resistor 312. The inverting input terminal of the operational amplifier 310 is connected to the inverting output terminal OUT− of the operational amplifier 300 in the differential integration circuit 30 via the resistor 314.
Further, the non-inverting input terminal of the operational amplifier 310 is connected to one output terminal of a driving circuit DRV described later via a resistor 311, and the inverting input terminal of the operational amplifier 310 is connected to the other output terminal of the driving circuit DRV via a resistor 313. And a differential feedback terminal is applied with positive feedback to form a comparator 31 having hysteresis characteristics.
[0043]
The drive circuit DRV includes inverters 32 and 33 and output buffer circuits 40 and 41. The output signal of the above-described modulation circuit MOD is supplied to the input section of the inverter 32. The output signal of the inverter 32 is supplied to the output buffer circuit 40, inverted by the inverter 33, and supplied to the output buffer circuit 41. That is, a pulse signal having a phase opposite to that of the pulse signal output from the modulation circuit MOD is supplied to the output buffer circuit 40, and a pulse signal having the same phase is supplied to the output buffer circuit 41.
[0044]
The output buffer circuit 40 includes OR gate circuits 400 and 401, an AND gate circuit 402, a delay circuit 403, an inverter 404, a PMOS transistor 405, and NMOS transistors 406 and 407. Here, each current driving capability of the PMOS transistor 405 and the NMOS transistor 406 is set so as to sufficiently drive the load connected to the output terminal, and the current driving capability of the NMOS transistor 407 is set so that the output terminal TA is set to the low level. It is set to be small as long as it can be maintained. Here, the on-resistance value of the NMOS transistor 407 is set to a value that is one or two digits larger than the on-resistance value of the NMOS transistor 406, for example, and preferably about 30 to 70 times the on-resistance value of the NMOS transistor 406. Is set to the value of
[0045]
The output signal of the inverter 32 and the above-described control signal MUT are commonly supplied to the input parts of the OR gate circuits 400 and 401, and the output part of the OR gate circuit 400 is connected to the gate of the PMOS transistor 405. The output part of the OR gate circuit 401 is connected to one input part of the AND gate circuit 402, and the control signal MUT described above is applied to the other input part via the delay circuit 403 and the inverter 404.
[0046]
The output part of the AND gate circuit 402 is connected to the gate of the NMOS transistor 406, and the output part of the delay circuit 403 is connected to the gate of the NMOS transistor 407. The source of the PMOS transistor 405 is connected to the power supply VCC, and the drain thereof is connected to the drains of the NMOS transistors 406 and 407. The sources of these NMOS transistors 406 and 407 are both grounded. A connection point between the drain of the MOS transistor 405 and the drains of the NMOS transistors 406 and 407 is connected to the output terminal TA.
[0047]
The above-described OR gate circuits 400 and 401, the AND gate circuit 402, the delay circuit 403, and the inverter 404 constitute a gate circuit for controlling conduction of the PMOS transistor 405 and the NMOS transistors 406 and 407.
The output buffer circuit 41 is configured similarly to the output buffer circuit 40 described above. However, a pulse signal having the same phase as the pulse signal output from the modulation circuit MOD is input to the input unit from the inverter 33, and the output unit is connected to the output terminal TB.
[0048]
The output terminal of the output buffer circuit 40 is connected to the inverting input terminal IN− of the operational amplifier 300 in the differential integration circuit 30 via a feedback resistor RNFA as a first feedback circuit, and the output terminal of the output buffer circuit 41 is the first one. 2 is connected to the non-inverting input terminal IN + of the operational amplifier 300 in the differential integration circuit 30 via a feedback resistor RNFB as a feedback circuit 2. Further, the inverting input terminal IN− of the operational amplifier 300 is connected to the output section of the operational amplifier OPA shown in FIG. 1 via the input resistor RINA, and the non-inverting input terminal IN + of the operational amplifier 300 is connected to the operational amplifier shown in FIG. Connected to output of OPB.
[0049]
(Description of operation)
Hereinafter, the general amplification operation of the operation of the first embodiment will be described, and then the mute control operation at the time of power-on which is a feature of the present invention will be described.
A. Amplification operation
In the configuration shown in FIG. 1, when the music signal VIN is given from the signal source SIG to the input terminal TI of the class D amplifier DAMP through the input capacitor CIN, the inverting amplifier including the resistors RA1 and RA2 and the operational amplifier OPA is connected to the ground voltage ( 0V) is shifted by the reference voltage VREF to generate a signal INA having the reference voltage VREF as the center of amplitude, and this is supplied to the modulation circuit MOD. This signal INA is inverted by an inverting amplifier composed of resistors RB1 and RB2 and an operational amplifier OPB, and is given to the modulation circuit MOD as a signal INB.
[0050]
Subsequently, in the configuration shown in FIG. 4, the signals INA and INB are input to the inverting input terminal IN− and the non-inverting input terminal IN + of the operational amplifier 300 via the input resistors RINA and RINB and the inverting input terminal IN of the operational amplifier 300. -And a part of the output signal of the output buffer circuits 40 and 41 are negatively fed back to the non-inverting input terminal IN + through the feedback resistors RNFA and RNFB, respectively.
[0051]
In the differential integration circuit 30, the difference between the signal INA and the output signal (switching signal) of the output buffer circuit 40 that is negatively fed back through the feedback resistor RNFA, and negative feedback through the signal INB and the feedback resistor RNFB. The difference from the output signal (switching signal) of the output buffer circuit 41 is equivalently integrated, and two integrated signals having different polarities are output to the comparator 310. The comparator 310 compares the two integrated signals input from the operational amplifier 300 and converts them into a binary PWM signal having a pulse width corresponding to the signals INA and INB.
[0052]
The PWM signal output from the comparator 310 is input to the inverter 32 that constitutes the drive circuit DRV. The inverter 32 inverts the PWM signal and provides it to the output buffer circuit 40. The output buffer circuit 40 operates based on the inverted signal of the PWM signal and outputs the pulse signal V3a to the output terminal TA. The PWM signal is input to the output buffer circuit 41 through the inverters 32 and 33, and the output buffer circuit 41 operates based on the in-phase signal of the PWM signal and outputs the pulse signal V3b to the output terminal TB. At the same time, the output signals V3a and V3b of the output buffer circuits 40 and 41 are fed to the inverting input terminal IN− and the non-inverting input terminal IN + of the operational amplifier 300 constituting the differential integrating circuit 30 via the feedback resistors RNFA and RNFB. , Each is negatively fed back, thereby becoming a self-running state.
[0053]
FIG. 5 shows waveforms of the signal V1a appearing at the output of the operational amplifier 300, the signal V2a appearing at the input of the comparator 310, and the output signal V3a of the drive circuit DRV when in the free-running state. Note that the signal V1b, the signal V2b, and the signal V3b are not described, but the signal waveforms have phases opposite to those of the signal V1a, the signal V2a, and the signal V3a. As shown in the figure, the output signal V1a of the operational amplifier 300 has a triangular waveform, and the pulse width of the pulse signal V3a corresponds to the phase of the signal V1a.
[0054]
Here, in a state where the signal VIN is not input, that is, in a state where the signal VIN is fixed to 0V, the duty of the pulse signal V3a is 50% as shown in FIG. On the other hand, in the state where the signal VIN is input, as shown in FIG. 5B, the phase of the signal V1a changes according to the amplitude of the signal VIN, and the duty of the signal V3a changes. That is, the pulse width of the pulse signal V3a is modulated according to the amplitude of the music signal VIN. Similarly, a signal V3b modulated by the music signal VIN is obtained.
[0055]
The output signal V3a of the output buffer circuit 40 is output to one input terminal of the speaker SPK through a low-pass filter including an inductance LA and a capacitor CA. The output signal V3b of the output buffer circuit 41 is output from the inductance LB and the capacitor CB. Is output to the other input terminal of the speaker SPK. At this time, the carrier frequency component due to self-running is removed by the low-pass filter, and only the music signal component is supplied to the speaker SPK in the BTL format. The power amplification operation has been described above.
[0056]
B. Mute control operation (at power-on)
The mute control operation when the power supply VCC is turned on will be described with reference to the waveform diagram shown in FIG. In the initial state before the power supply VCC is turned on, in FIG. 2, the voltage of the power supply VCC is substantially equal to the ground voltage, and the switch 104 is open. When the power supply VCC is turned on at time t0 shown in FIG. 6 from this initial state, the turning on of the power supply VCC is detected by a predetermined circuit (not shown) inside the amplifier, and the power-on reset signal POR is generated. In response to the power-on reset signal POR, the flip-flop 108 shown in FIG. 2 is reset, and the signal SEQ becomes low level. When the low-level signal SEQ is received, the flip-flop 201 shown in FIG. 3 is reset, and a high level is output as the signal MUT from the mute state control circuit MCTL shown in FIG.
[0057]
In response to the high level signal MUT, in the output buffer circuit 40 shown in FIG. 4, the OR gate circuit 400 outputs a high level to the gate of the PMOS transistor 405 as the output signal S400, and the PMOS transistor 405 is turned off. To do. Similarly, the OR gate circuit 401 to which the signal MUT is input outputs a high level to one input portion of the AND gate circuit 402. An inverted signal of the signal MUT is given to the other input portion of the AND gate circuit 402 via the delay circuit 403 and the inverter 404, and the AND gate circuit 402 outputs a low level as the output signal S402.
[0058]
Here, the NMOS transistor 406 is turned on until a certain time corresponding to the delay time of the delay circuit 403 elapses after the signal MUT becomes a high level, and then shifts to the off state. As a result, the output terminal TA is driven to a low level. In synchronization with the timing at which the NMOS transistor 406 is turned off, the NMOS transistor 407 that receives the output signal of the delay circuit 403 at the gate is turned on, and the output terminal TA is maintained at a low level. The output buffer circuit 41 operates in the same manner, receives the high level signal MUT, drives the output terminal TB to the low level, and maintains it. Thus, immediately after the power is turned on, both the output terminals TA and TB are driven to the low level, and the mute state is entered.
[0059]
In parallel with the above-described operation, in FIG. 2, when the flip-flop 108 is reset, the switch 104 is closed, whereby the capacitor CREF is charged via the switch 104 and the resistor 105, and the voltage at the node Q gradually increases. To rise. At this time, the voltage at the node P also rises as the power supply VCC rises, but the voltage at the node P becomes higher than the voltage at the node Q because the rising speed of the voltage at the node P is faster than that at the node Q to which the capacitor CREF is connected. Is maintained in a higher state. In this state, the output of the comparator 107 is at a low level, and the flip-flop 108 is in a reset state.
[0060]
When the voltage at the node Q rises in this way, in FIG. 3, the voltage of the signal INA responds so that the inverting input portion and the non-inverting input portion of the operational amplifier OPA become substantially zero (virtual short circuit). As shown, the signal INA rises with the voltage at the node Q. That is, since the switch 203 is now closed by the control signal SEQ, the inverting input unit and the output unit of the operational amplifier OPA are set to the same potential. Therefore, the signal INA that is the output signal of the operational amplifier OPA is connected to the inverting input unit. It rises with the voltage at node Q applied to the shorted non-inverting input. As a result, when the power is turned on, the relationship between the voltage of the node Q that applies the reference voltage VREF and the music signal VIN that is the input signal is kept constant, and pop noise is generated due to the instability of these relationships. The signal state is suppressed.
[0061]
When the voltage at the node Q in FIG. 2 exceeds the voltage at the node P (the voltage corresponding to the predetermined voltage shown in FIG. 6), the comparator 107 outputs a high level, and the flip-flop 108 that receives this at the set input section The set state is set, and a high level is output as the signal SEQ. In response to this, the switch 104 is opened and the charging of the capacitor CREF is stopped. As a result, at time t1 shown in FIG. 6, the voltage at the node P starts to drop toward the reference voltage VREF obtained by dividing the voltage by the resistors 100, 101, 102, and 103, whereby the node Q The voltage starts to drop so as to stabilize toward the reference voltage VREF.
[0062]
Further, when the signal SEQ becomes a high level, the switch 203 is opened in FIG. 3, and the feedback resistor RA2 becomes apparent, so that the non-inverting input portion and the inverting input portion of the operational amplifier OPA are equipotential ( The signal INA responds to maintain the virtual short circuit state. As a result, the voltage of the signal INA increases instantaneously and then starts to decrease. In the process of the decrease, the voltage at the node Q and the signal INA cross at the time t2 shown in FIG. 6 and they become substantially the same voltage. In this case, since the signal INA apparently becomes equal to the voltage of the node Q at which the reference voltage that should be the center of the amplitude appears, the operational amplifier OPA is in a no-signal state. Accordingly, the circuit on the rear stage side that inputs this signal INA is also in the no signal state, and in this state, the speaker SPK is not driven.
[0063]
When the voltage of the signal INA crosses the voltage of the node Q and the voltage of the signal INA becomes lower than the voltage of the node Q, the comparator 200 outputs a high level, and the flip-flop 201 that receives this at the set input unit Transition to the set state. As a result, the signal MUT output from the OR gate circuit 202 becomes low level, and in response to this, the drive circuit DRV shown in FIG. 4 is activated and the mute state is released. Thereafter, the signal INA gradually approaches the voltage of the node Q while being damped and finally becomes stable at the reference voltage VREF. Here, since the vibration period of the signal INA is not in the audible range, even if a signal component that drives the speaker SPK is generated along with the damped vibration of the signal INA, it does not manifest as pop noise.
As described above, when the power is turned on, the circuit state can be stabilized to the no-signal state at an early stage, and the timing for releasing the mute can be advanced.
In the first embodiment, the comparator 200 is used to compare the voltage at the node Q with the signal INA, so that the mute state is released when the signal INA becomes lower than the voltage at the node Q. However, this effectively means that the mute is canceled by detecting that the signal INA and the voltage of the node Q are equal. Of course, instead of the comparator 200, a means for directly detecting that the signal INA and the voltage at the node Q are equal may be used.
[0064]
(Embodiment 2)
Next, a second embodiment of the present invention will be described.
In the above-described first embodiment, the pop noise generated when the power is turned on is suppressed. However, in the second embodiment, the pop noise generated when the power is shut off or when the power voltage is rapidly changed is further suppressed. To do.
The class D amplifier according to the second embodiment includes a voltage setting circuit VSET2 shown in FIG. 7 in place of the voltage setting circuit VSET shown in FIGS. 1 and 2 in the configuration of the first embodiment. 7, elements that are the same as those shown in FIG.
[0065]
Here, the voltage setting circuit VSET2 further includes comparators 500 and 501, an OR gate circuit 502, and a low-pass filter 503 in addition to the configuration of the voltage setting circuit VSET according to the first embodiment. The non-inverting input part of the comparator 500 is connected to a node S that is a connection point between the resistor 102 and the resistor 103, and the inverting input part is connected to the node Q. The reference voltage VREF2 is applied to the non-inverting input portion of the comparator 501, and the inverting input portion is connected to the node P. The reference voltage VREF2 provides a reference for determining that the power supply voltage has decreased, and is generated using, for example, a band gap type reference voltage generation circuit. Here, the resistors 100, 101, 102, 103, 106, the capacitor CREF, and the comparators 107, 500, 501 constitute a detection circuit for detecting voltage fluctuations of the power supply Vcc.
[0066]
The output units of the comparators 107, 500, and 501 are connected to the input unit of the OR gate circuit 502, and the output unit of the OR gate circuit 502 is connected to the input unit of the low-pass filter 503. A signal appearing at the output of the low-pass filter 503 is a signal MUT2 for controlling the mute state, and is supplied to the output buffer circuits 40 and 41 shown in FIG. 4 instead of the signal MUT according to the first embodiment. .
[0067]
Hereinafter, the operation of the second embodiment will be described.
In the second embodiment, the power supply state is detected by the comparators 107, 500, 501 and the drive circuit DRV is controlled to be in the mute state when the voltage of the power supply VCC changes suddenly or falls below a certain level. That is, as described in the first embodiment, the comparator 107 detects that the voltage at the node Q has reached a predetermined voltage when the power is turned on, and detects a sudden drop in the power supply voltage. Function as. Further, the comparator 500 functions as a detector that detects a sudden rise in the power supply voltage. Further, the comparator 501 functions to detect that the power supply voltage is below a certain level (reference voltage VREF2). Hereinafter, it demonstrates in order.
[0068]
First, when the power supply VCC is at the specified power supply voltage (5 V), the voltage at the node Q becomes lower than the voltage at the node R, and the comparator 107 outputs a low level. Further, the voltage at the node Q becomes higher than the voltage at the node S, and the comparator 500 outputs a low level. Further, the voltage at the node P becomes higher than the reference voltage VREF2, and the comparator 501 outputs a low level. That is, when the power supply VCC is at a specified voltage, all of the comparators 107, 500, and 501 output a low level.
[0069]
When the voltage of the power supply VCC suddenly decreases from this state, the voltages of the nodes P and R also decrease with the decrease of the power supply VCC. However, since the capacitor CREF is connected to the node Q, the voltage of the node R A state occurs in which the voltage drops faster than the voltage at the node Q and becomes lower than the voltage at the node Q. For this reason, the output signal of the comparator 107 in which the non-inverting input unit and the inverting input unit are connected to the node Q and the node R, respectively, becomes a high level, and the signal MUT2 becomes a high level.
[0070]
Further, when the power supply VCC suddenly rises from a specified voltage, the voltage at the node Q and the voltage at the node S rise, but since the capacitor CREF is connected to the node Q, the node Q As a result, the voltage at node S rises faster than the voltage at node Q and becomes higher than the voltage at node Q. For this reason, the output signal of the comparator 500 in which the inverting input unit and the non-inverting input unit are connected to the node Q and the node S, respectively, becomes a high level, and the signal MUT2 becomes a high level.
[0071]
Further, when the voltage of the power supply VCC is gradually lowered, the time constant due to the capacitor CREF does not become apparent, so that the voltage magnitude relationship between the node Q and the nodes R and S is the same as when the power supply VCC is at the specified voltage. Maintained in relationship. Therefore, a change in the power supply VCC cannot be detected by the comparators 107 and 500 described above. Therefore, in this case, the comparator 501 compares the node P with the reference voltage VREF2, and outputs a high level when the voltage at the node P falls below the reference voltage VREF2. Accordingly, the signal MUT2 becomes high level, and the drive circuit DRV is controlled to be in the mute state.
[0072]
As described above, when the power supply VCC changes suddenly or drops below a certain level, the comparators 107, 500, and 501 output a high level, so that the signal MUT2 becomes a high level. Then, in response to the high level signal MUT2, the output buffer circuits 40 and 41 forming the drive circuit DRV shown in FIG. 4 output low levels to the output terminals TA and TB, respectively, so that the mute state is entered.
[0073]
Here, when the voltage change of the power supply VCC is temporary and the output signal of the comparators 107, 500, 501 changes to a high level, if it recovers to a low level in a short time, pop noise does not occur in the first place. Therefore, in such a case, in FIG. 7, the low-pass filter 503 prevents the output signal of the OR gate circuit 502 from passing, and the signal MUT2 is maintained at the low level. Therefore, the drive circuit is not controlled to be muted more than necessary, and the circuit operation is stabilized. Thus, by providing the low-pass filter 503, unnecessary control operation is suppressed, and when the power supply VCC has been changing over a certain time or when the power supply VCC falls below a certain voltage (reference voltage VREF2). The mute state control is performed only when this state continues for a certain time or longer.
[0074]
Next, the mute operation of the output buffer circuits 40 and 41 when receiving the high level signal MUT2 will be described with reference to FIG. For convenience of explanation, it is assumed that the output signal of the inverter 32 constituting the drive circuit DRV is fixed at a low level.
First, when the signal MUT2 (a signal corresponding to the signal MUT) is at a low level, the output signal S400 of the OR gate circuit 400 is at a low level, the output signal S402 of the AND gate circuit 402 is at a low level, and the output signal S403 of the delay circuit 403 is At low level. Accordingly, in this case, the PMOS transistor 405 is on, the NMOS transistor 406 is off, the NMOS transistor 407 is off, and the output terminal TA is driven to a high level by the PMOS transistor 405.
[0075]
When the signal MUT2 transits to a high level from this state, the output signal S400 of the OR gate circuit 400 becomes a high level in response to this, and the PMOS transistor 405 is turned off. In response to the high level signal MUT2, the output signal of the OR gate circuit 401 becomes high level. At this time, since the output signal S403 of the delay circuit 403 is maintained at the low level for the delay time, the output signal of the inverter 404 that receives the output signal S403 is maintained at the high level for the delay time of the delay circuit 403. Accordingly, the output signal S402 of the logical product gate circuit 402 becomes high level in response to the output signal of the logical sum gate circuit 401 becoming high level, the NMOS transistor 406 is turned on, and the signal Va3 becomes low level. Become.
[0076]
When the output signal S403 of the delay circuit 403 becomes high level, in response to this, the output signal of the inverter 404 becomes low level, the output signal S402 of the AND gate circuit 402 becomes low level, and the NMOS transistor 406 is turned off. Become. At the timing when the NMOS transistor 406 is turned off, the NMOS transistor 407 is turned on in response to the high level signal S403. Therefore, when the signal MUT2 transitions from the low level to the high level, the PMOS transistor 405 is fixed to the off state, the NMOS transistor 406 is temporarily turned on, and the low level signal V3a is output to the output terminal TA. Thereafter, the NMOS transistor 407 is turned on, and the signal V3a is maintained at a low level. The output buffer circuit 41 operates in the same manner, and a low level signal V3b is output to the output terminal TB.
[0077]
As described above, the output buffer circuits 40 and 41 constituting the drive circuit DRV shown in FIG. 4 receive the high level signal MUT2 and output the low level to the output terminals TA and TB. Therefore, in FIG. 1, one end side of the inductors LA and LB connected to the output terminals TA and TB is forcibly fixed to the ground voltage (0V), and the potential difference between the pair of input terminals on the speaker SPK side is fixed to 0V. Is done. Further, when the power supply voltage changes when the power supply is cut off and the balance between the reference voltage VREF and the input signal is lost, the drive circuit DRV is deactivated earlier than the pop noise occurs, and the mute state is entered. Accordingly, the speaker SPK is controlled so that it cannot be driven immediately when the power is cut off, and the speaker SPK enters a mute state without generating abnormal noise such as pop noise.
[0078]
As mentioned above, although one embodiment of the present invention has been described, the present invention is not limited to the above-described embodiment, and design changes and the like within a scope not departing from the gist of the present invention are included in the present invention. . For example, in the above-described embodiment, it is assumed that the power supply operates with a single power supply (5V), and the reference voltage VREF is set to one half of the power supply VCC. The present invention can also be applied to a case where the system is configured to operate by receiving two power supplies of a positive power source and a negative power source that are used as voltages. In this case, the reference voltage VREF may be set to the ground voltage (0V).
[0079]
In the above-described embodiment, the mute state is canceled when the voltage at the node Q and the signal INA cross, that is, when the voltage at the node Q and the voltage at the signal INA are substantially equal. If necessary, the mute state may be canceled after the voltage of the node Q and the signal INA cross each other.
Further, an NMOS transistor 407 is provided, and after the NMOS transistor 406 is temporarily turned on, the output terminal is maintained at a low level by the NMOS transistor 407. However, if necessary, the NMOS transistor 407 is omitted, and only the PMOS transistor is omitted. The transistor 405 and the NMOS transistor 406 may be complementarily controlled for conduction. In this case, in FIG. 4, the output part of the OR gate circuit 401 may be directly connected to the gate of the NMOS transistor 406.
[0080]
【The invention's effect】
As described above, according to the present invention, the inverting feedback operational amplifier that inputs the first signal to the inverting input terminal and outputs the second signal by inputting the reference voltage to the non-inverting input terminal; A modulation circuit that modulates the second signal into a pulse signal, a drive circuit that outputs the modulated pulse signal to the outside, and a voltage at a node where the reference voltage should appear is temporarily set to a predetermined voltage in response to power-on. And a mute state control circuit for canceling the mute state when the voltage of the node becomes substantially equal to the voltage of the second signal. The waiting time can be effectively shortened, and the occurrence of pop noise can be effectively suppressed without using large and expensive parts such as relays.
[Brief description of the drawings]
FIG. 1 is a configuration diagram for explaining a configuration and an application example of a class D amplifier according to Embodiment 1 of the present invention;
FIG. 2 is a circuit diagram showing a configuration of a voltage setting circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a mute state control circuit according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a modulation circuit and a drive circuit according to the first embodiment of the present invention.
FIG. 5 is a waveform diagram for explaining an amplification operation of the class D amplifier according to the first embodiment of the present invention.
FIG. 6 is a waveform diagram for explaining a mute control operation (when power is turned on) of the class D amplifier according to Embodiment 1 of the present invention;
FIG. 7 is a circuit diagram showing a configuration of a voltage setting circuit according to a second embodiment of the present invention.
FIG. 8 is a waveform diagram for explaining a mute control operation (when power is cut off) of a class D amplifier according to Embodiment 2 of the present invention;
FIG. 9 is a diagram for explaining the configuration of a class D amplifier according to the prior art.
[Explanation of symbols]
SIG: signal source, CIN: capacitor, DAMP: class D amplifier, RA1, RA2, RB1, RB2: resistor, OPA, OPB: operational amplifier, MOD: modulation circuit, DRV: drive circuit, VSET, VSET2: voltage setting circuit, MCTL : Mute state control circuit, CREF: capacitor, TI: input terminal, TA, TB: output terminal, LA, LB: inductor, CA, CB: capacitor, SPK: speaker, 30: differential integration circuit, 31: comparator, 32 , 33: inverter, 104: switch, 100 to 105: resistor, 107: comparator, 108: set / reset type flip-flop, 200: comparator, 201: set / reset type flip-flop, 202: AND gate circuit, 203: Switch, 400, 401: OR gate Path: 402: AND gate circuit, 403: delay circuit, 404: inverter, 405: PMOS transistor, 406, 407: NMOS transistor, 500, 501: comparator, 502: set / reset type flip-flop, 503: low-pass filter .

Claims (9)

電源投入の際に一時的にミュート状態となるように構成されたＤ級増幅器において、
外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、
前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を外部に出力する駆動回路と、
前記電源投入に応答して、前記基準電圧が現れるべきノードの電圧を該基準電圧とは異なる所定電圧に一時的に設定し、前記ノードの電圧を前記所定電圧から前記基準電圧に変化させる電圧設定回路と、
前記ノードの電圧が前記基準電圧に変化する過程において前記ノードの電圧と前記第２の信号の電圧とが略等しくなったときに前記ミュート状態を解除するミュート状態制御回路と、
を備えたことを特徴とするＤ級増幅器。In a class D amplifier configured to be temporarily muted when power is turned on,
An inverting feedback operational amplifier that inputs a first signal from the outside to an inverting input terminal, inputs a reference voltage to a non-inverting input terminal, and outputs a second signal having the reference voltage as the center of amplitude;
A modulation circuit that reflects the second signal in a pulse width and modulates the second signal into a pulse signal;
A drive circuit for outputting the pulse signal modulated by the modulation circuit to the outside;
In response to the power-on, a voltage setting for temporarily setting a voltage at a node where the reference voltage should appear to a predetermined voltage different from the reference voltage, and changing the voltage at the node from the predetermined voltage to the reference voltage. Circuit,
A mute state control circuit for releasing the mute state when the voltage of the node and the voltage of the second signal become substantially equal in the process of changing the voltage of the node to the reference voltage;
A class D amplifier comprising: 前記電圧設定回路が、
前記電源と前記ノードとの間に電流経路が接続されたスイッチ回路と、
前記基準電圧が現れるべきノードの電圧と前記所定電圧とを比較し、前記ノードの電圧が前記所定電圧に到達したことを検出するためのノード電圧検出用のコンパレータと、
前記コンパレータの出力信号をセット端子に入力すると共に前記電源投入に応答して発生される所定の信号をリセット端子に入力し、リセット状態にあるときに前記スイッチ回路を閉状態に制御すると共にセット状態にあるときに前記スイッチ回路を開状態に制御するスイッチ制御用のセット・リセット型フリップフロップと、
を備えたことを特徴とする請求項１に記載されたＤ級増幅器。The voltage setting circuit is
A switch circuit in which a current path is connected between the power source and the node;
A node voltage detection comparator for comparing the voltage of the node where the reference voltage should appear with the predetermined voltage, and detecting that the voltage of the node has reached the predetermined voltage;
The comparator output signal is input to the set terminal and a predetermined signal generated in response to turning on the power is input to the reset terminal, and the switch circuit is controlled to be closed when in the reset state and set state. A set / reset type flip-flop for controlling the switch that controls the switch circuit in an open state when
A class D amplifier according to claim 1, comprising: 前記ミュート状態制御回路が、
前記基準電圧が現れるべきノードの電圧と前記第２の信号の電圧とを比較し、前記第２の信号の電圧が前記ノードの電圧に略等しくなったことを検出するための信号電圧検出用のコンパレータと、
前記信号電圧検出用のコンパレータの出力信号をセット端子に入力すると共に前記スイッチ制御用のセット・リセット型フリップフロップの出力信号をリセット端子に入力し、リセット状態にあるときに前記駆動回路を非活性状態に制御すると共にセット状態にあるときに前記駆動回路を活性状態に制御する駆動回路制御用のセット・リセット型フリップフロップと、
を備えたことを特徴とする請求項２に記載されたＤ級増幅器。The mute state control circuit
A signal voltage detection signal for comparing the voltage of the node where the reference voltage should appear with the voltage of the second signal and detecting that the voltage of the second signal is substantially equal to the voltage of the node. A comparator,
The output signal of the comparator for detecting the signal voltage is input to the set terminal and the output signal of the set / reset type flip-flop for the switch control is input to the reset terminal, and the drive circuit is inactivated when in the reset state. A set / reset type flip-flop for driving circuit control for controlling the driving circuit to an active state when being in the set state and controlling to the state;
The class D amplifier according to claim 2, comprising: 前記駆動回路が、
出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するためのＮＭＯＳトランジスタと、
駆動回路制御用のセット・リセット型フリップフロップがリセット状態にある場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記ＮＭＯＳトランジスタをオン状態とし、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にある場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的にオン状態またはオフ状態とするゲート制御回路と、
を備えたことを特徴とする請求項３に記載されたＤ級増幅器。The drive circuit is
A PMOS transistor for driving the output terminal to a high level;
An NMOS transistor for driving the output terminal to a low level;
When the set / reset type flip-flop for driving circuit control is in the reset state, the PMOS transistor is fixedly turned off and the NMOS transistor is turned on, and the set / reset type flip-flop for driving circuit control is set. A gate control circuit that complementarily turns on and off the PMOS transistor and the NMOS transistor in response to the output signal of the modulation circuit when
The class D amplifier according to claim 3, further comprising: 前記電源の電圧変動を検出する検出回路をさらに備え、
前記駆動回路が、
出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、
前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にあり且つ前記検出回路が電圧の変動を検出していない場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的に導通状態を制御し、駆動回路制御用のセット・リセット型フリップフロップがリセット状態に変化した場合または前記検出回路により電圧の変動が検出された場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、
を備えて構成されたことを特徴とする請求項３に記載されたＤ級増幅器。A detection circuit for detecting voltage fluctuations of the power supply;
The drive circuit is
A PMOS transistor for driving the output terminal to a high level;
A first NMOS transistor for driving the output terminal to a low level;
A second NMOS transistor connected in parallel with the first NMOS transistor and having a current driving capability set smaller than that of the first NMOS transistor as long as the output terminal can be maintained at a low level;
The PMOS transistor and the NMOS transistor in response to the output signal of the modulation circuit when the set / reset type flip-flop for controlling the driving circuit is in a set state and the detection circuit does not detect a change in voltage. When the set / reset type flip-flop for controlling the drive circuit changes to a reset state or when a change in voltage is detected by the detection circuit, the PMOS transistor is fixedly turned off. And a gate control circuit that controls the second NMOS transistor to be fixedly turned on after the first NMOS transistor is temporarily turned on.
The class-D amplifier according to claim 3, comprising: 前記反転帰還型のオペアンプの反転入力端子と出力端子との間に、前記電圧設定回路の出力信号に基づき開閉するスイッチを設けたことを特徴とする請求項１ないし５の何れか１項に記載されたＤ級増幅器。6. The switch according to claim 1, wherein a switch that opens and closes based on an output signal of the voltage setting circuit is provided between an inverting input terminal and an output terminal of the inverting feedback operational amplifier. Class D amplifier. 前記検出回路の出力信号から高域成分を除去するローパスフィルタをさらに備えたことを特徴とする請求項５に記載されたＤ級増幅器。6. The class D amplifier according to claim 5, further comprising a low pass filter for removing a high frequency component from the output signal of the detection circuit. 外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、
前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を入力し、一対の出力端子を介して前記パルス信号の相補信号を外部に出力すると共に、ミュート時には強制的に前記一対の出力端子を共にロウレベルまたはハイレベルに駆動するＢＴＬ型の駆動回路と、
を備えたことを特徴とするＤ級増幅器。An inverting feedback operational amplifier that inputs a first signal from the outside to an inverting input terminal, inputs a reference voltage to a non-inverting input terminal, and outputs a second signal having the reference voltage as the center of amplitude;
A modulation circuit that reflects the second signal in a pulse width and modulates the second signal into a pulse signal;
The pulse signal modulated by the modulation circuit is input, a complementary signal of the pulse signal is output to the outside through a pair of output terminals, and both the pair of output terminals are forcibly set to a low level or a high level when muted. A BTL type driving circuit for driving;
A class D amplifier comprising: 前記駆動回路が、前記一対の出力端子のそれぞれに対し、
前記出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、
ミュート状態に設定するための所定の信号を受けて前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、
を備えて構成されたことを特徴とする請求項８に記載されたＤ級増幅器。The drive circuit for each of the pair of output terminals,
A PMOS transistor for driving the output terminal to a high level;
A first NMOS transistor for driving the output terminal to a low level;
A second NMOS transistor connected in parallel with the first NMOS transistor and having a current driving capability set smaller than that of the first NMOS transistor as long as the output terminal can be maintained at a low level;
Upon receiving a predetermined signal for setting the mute state, the PMOS transistor is fixedly turned off, and the first NMOS transistor is temporarily turned on, and then the second NMOS transistor is fixed. A gate control circuit for controlling the on state;
The class D amplifier according to claim 8, comprising:
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