JP4577281B2 - Class D amplifier - Google Patents
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Description
本発明は、アナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、特にミュート時に発生する所謂ポップ音の発生を防止するための技術に関する。 The present invention relates to a class D amplifier (digital amplifier) that amplifies power by converting an analog signal into a pulse signal, and more particularly to a technique for preventing the so-called pop sound that occurs during muting.
従来、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器が知られている。このＤ級増幅器によれば、アナログ信号に応じたパルス幅を有するパルス信号が出力され、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ信号が得られる。Ｄ級増幅器は、シリコンチップ上に形成できるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。 Conventionally, a class D amplifier that converts an analog signal such as a music signal into a pulse signal and amplifies the power is known. According to this class D amplifier, a pulse signal having a pulse width corresponding to the analog signal is output, and the pulse signal passes through the low-pass filter, whereby an analog signal with power amplification is obtained. Since the class D amplifier can be formed on a silicon chip, it can be realized in a small size and at a low cost, and is often used in a portable terminal, a personal computer, or the like that requires low power consumption.
一般にＤ級増幅器では、ミュート時やミュート解除時にスピーカが発する雑音として、いわゆるポップ音が発生する問題があった。このポップ音は、スピーカが等価的に有するインダクタ成分が動作時に電気エネルギーを蓄積し、ミュート時にそのインダクタ成分が蓄積した電気エネルギーを放出する事によって発生する。
このようなポップ音を防止する従来技術として、ミュート時に増幅器の出力をグランド電圧にすることによりポップ音を防止するポップ音防止回路が開示されている（特許文献１ 図３参照）。
In general, a class D amplifier has a problem that a so-called pop sound is generated as noise generated by a speaker at the time of mute or unmute. This pop sound is generated when the inductor component equivalent to the speaker accumulates electric energy during operation and releases the electric energy accumulated by the inductor component during mute.
As a conventional technique for preventing such a pop noise, a pop noise prevention circuit is disclosed that prevents a pop noise by setting the output of an amplifier to a ground voltage during mute (see FIG. 3 of Patent Document 1).
図５に、従来技術に係るポップ音防止回路を備えたＤ級増幅器の出力部の回路図を示す。
同図において、５００は、Ｄ級増幅器のドライバ用インバータを構成するＰＭＯＳトランジスタ、５０１は、Ｄ級増幅器のドライバ用インバータを構成するＮＭＯＳトランジスタ、５０２は、スイッチとして動作するＮＭＯＳトランジスタ、５１０は、スピーカの等価回路、Ｒは、スピーカの等価抵抗、Ｌは、スピーカの等価インダクタである。
FIG. 5 shows a circuit diagram of an output section of a class D amplifier having a pop noise prevention circuit according to the prior art.
In the figure, 500 is a PMOS transistor constituting a driver inverter for a class D amplifier, 501 is an NMOS transistor constituting a driver inverter for the class D amplifier, 502 is an NMOS transistor operating as a switch, and 510 is a speaker. , R is an equivalent resistance of the speaker, and L is an equivalent inductor of the speaker.
パルス信号ＩＮは、Ｄ級増幅器の出力段を構成するＰＭＯＳトランジスタ５００とＮＭＯＳトランジスタ５０１に入力され、電力増幅されて出力パルス信号ＯＵＴとして出力される。この出力パルス信号ＯＵＴは、スピーカに入力される。
スイッチとして動作するＮＭＯＳトランジスタ５０２は、ミュート信号ＭＵＴＥがハイレベルになるとオンし、出力パルス信号ＯＵＴをグランド電圧にする。これにより、出力パルス信号ＯＵＴの電圧がスピーカの等価インダクタに蓄積された電気エネルギーによって変動する現象が緩和され、ポップ音を小さくできる。
The
しかしながら、上述の従来技術に係るポップ音防止回路によれば、スイッチとして動作するＮＭＯＳトランジスタ５０２のサイズが小さくオン抵抗が大きいために、スイッチがオンした瞬間に寄生インダクタに蓄積された電気エネルギーによる瞬時電流が流れると、出力パルス信号ＯＵＴは直ぐにはグランド電圧に維持されず、変動しながら一定時間後にグランド電圧に安定する。このようにスイッチがオンする際に出力パルス信号のレベルが一時的に変動するため、ポップ音を有効に防止する事ができないという問題があった。また、上記スイッチのオン抵抗を低下させるために、このスイッチとして動作するＮＭＯＳトランジスタ５０２のサイズを大きくすると、回路面積が増加するという問題があった。
However, according to the above-described pop noise prevention circuit according to the related art, since the
本発明は上記事情を考慮してなされたもので、その目的は、ポップ音の発生を効果的に防止する事のできるＤ級増幅器を提供する事である。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a class D amplifier that can effectively prevent the generation of pop sounds.
本発明は、アナログ入力信号の信号レベルに応じて第１および第２の出力端子の一方から所定レベルの信号を出力すると共に、前記第１および第２の出力端子の他方から、所定のクロック信号に基づき生成された三角波信号と前記信号レベルとを比較することによりパルス幅変調されたパルス信号を出力するように構成されたＤ級増幅器であって、ミュート信号が入力された場合に、前記三角波信号が最大値になるタイミングで前記第１及び第２出力端子から出力される信号を前記所定レベルに制御する出力制御手段を備えたことを特徴とするＤ級増幅器の構成を有する。 The present invention outputs a signal of a predetermined level from one of the first and second output terminals according to the signal level of the analog input signal, and outputs a predetermined clock signal from the other of the first and second output terminals. A D-class amplifier configured to output a pulse signal modulated in pulse width by comparing the triangular wave signal generated based on the signal level with the signal level, and when the mute signal is input, the triangular wave It has a configuration of a class D amplifier comprising output control means for controlling the signals output from the first and second output terminals to the predetermined level at the timing when the signal reaches the maximum value .
上記Ｄ級増幅器において、前記三角波信号が最大値になるタイミングは、前記パルス信号が前記所定レベルであるタイミングであることを特徴とする。
上記Ｄ級増幅器において、前記出力制御手段は、前記ミュート信号が活性化された場合に前記クロック信号のエッジで所定のビットデータを取り込んで出力する順序回路と、前記第１および第２の出力端子から出力されるべき各信号の伝達経路上に設けられ、前記順序回路の出力信号に基づき、前記第１および第２の出力端子から出力されるべき各信号の伝達を禁止して前記所定レベルに対応した信号を出力する論理回路とを備えたことを特徴とする。
In the class D amplifier, the timing at which the triangular wave signal reaches the maximum value is a timing at which the pulse signal is at the predetermined level.
In the class D amplifier, the output control means includes a sequential circuit that captures and outputs predetermined bit data at an edge of the clock signal when the mute signal is activated, and the first and second output terminals. Is provided on the transmission path of each signal to be output from the output circuit, and based on the output signal of the sequential circuit, the transmission of each signal to be output from the first and second output terminals is prohibited to the predetermined level. And a logic circuit that outputs a corresponding signal.
本発明によれば、ミュート信号が入力された場合に、三角波信号を生成するためのクロック信号に同期したタイミングで各出力端子から出力される信号を所定レベルに制御するようにしたので、出力パルス信号のローレベルを持続する事ができる。従って、面積を増加する事なく、効果的にポップ音を防止する事のできるＤ級増幅器が提供できる。 According to the present invention, when the mute signal is input, the signal output from each output terminal is controlled to a predetermined level at the timing synchronized with the clock signal for generating the triangular wave signal. The low level of the signal can be maintained. Accordingly, it is possible to provide a class D amplifier that can effectively prevent pop noise without increasing the area.
以下、図面を参照して本発明の一実施形態について説明する。
図１は、本発明に係るＤ級増幅器の回路図である。同図に示すＤ級増幅器は、外部の信号源ＳＩＧからのアナログ入力信号ＡＩＮの信号レベルに応じて２つの出力端子の一方から所定レベルの信号を出力すると共に、他方から、所定のクロック信号に基づき生成された三角波信号と前記信号レベルとを比較することにより上記アナログ入力信号をパルス幅変調して得られたパルス信号ＯＵＴＰ，ＯＵＴＭを生成して出力するように構成された所謂フィルタレス型のＤ級増幅器であり、その特徴部として、ミュート信号が入力された場合に、上記クロック信号に同期したタイミングで出力端子から出力される信号を上記所定レベルに制御する出力制御部（出力制御手段）２０００を備えて構成される。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram of a class D amplifier according to the present invention. The class D amplifier shown in the figure outputs a signal of a predetermined level from one of the two output terminals according to the signal level of the analog input signal AIN from the external signal source SIG, and outputs a predetermined clock signal from the other. A so-called filterless type configured to generate and output pulse signals OUTP and OUTM obtained by pulse width modulation of the analog input signal by comparing the triangular wave signal generated based on the signal level and the signal level. An output control unit (output control means) that controls the signal output from the output terminal at the timing synchronized with the clock signal when the mute signal is input, as a feature of the class D amplifier. 2000.
詳細に構成を説明する。図１に示す本実施形態に係るＤ級増幅器は、入力端子Ｔ１１，Ｔ１２、入力抵抗Ｒ１１，Ｒ１２、帰還抵抗Ｒ２１，Ｒ２２、積分回路１１０、パルス幅変調（ＰＷＭ；Pulse Width Modulation）回路１２０、三角波発生回路１４０、駆動回路１３００、信号変換部１５１０、出力制御部２０００、出力端子Ｔ２１，Ｔ２２から構成され、入力端子Ｔ１１，Ｔ１２には、信号源ＳＩＧより互いに逆極性のアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）が印加される。
The configuration will be described in detail. A class D amplifier according to this embodiment shown in FIG. 1 includes input terminals T11 and T12, input resistors R11 and R12, feedback resistors R21 and R22, an
ここで、積分回路１１０は、差動演算増幅器１１１及びコンデンサ１１２，１１３から構成される。差動演算増幅器１１１の反転入力部と上記入力端子Ｔ１１との間には入力抵抗Ｒ１１が接続されると共に、上記差動演算増幅器１１１の非反転入力部と上記入力端子Ｔ１２との間には入力抵抗Ｒ１２が接続される。また、差動演算増幅器１１１の反転入力部と非反転出力部との間にはコンデンサ１１２が接続されると共に、非反転入力部と反転出力部との間にはコンデンサ１１３が接続される。
Here, the
パルス幅変調回路１２０は、コンパレータ１２１，１２２から構成される。このうち、コンパレータ１２１の非反転入力部は上記差動演算増幅器１１１の非反転出力部に接続され、コンパレータ１２２の非反転入力部は上記差動演算増幅器１１１の反転出力部に接続される。これらコンパレータ１２１，１２２の各反転入力部には、三角波発生回路１４０から三角波信号（周期および波高値が一定の三角波信号）が共通に入力される。
なお、三角波発生回路１４０は、入力されたクロック信号φに同期して三角波を発生する。
The pulse
The triangular
信号変換部１５１０は、インバータ１５１Ａ，１５１Ｂ，１５１Ｆ，１５１Ｇ、遅延部１５１Ｅ、否定的論理積ゲート１５１Ｃ，１５１Ｈから構成される。
ここで、インバータ１５１Ａの入力部には、上述のパルス幅変調回路１２０のコンパレータ１２１の出力からパルス信号ＳＣが与えられ、このインバータ１５１Ａの出力部はインバータ１５１Ｂの入力部に接続される。インバータ１５１Ｂの出力部は否定的論理積ゲート１５１Ｃの一方の入力部に接続される。
The
Here, the pulse signal SC is given to the input portion of the
また、遅延部１５１Ｅの入力部には、上述のパルス幅変調回路１２０のコンパレータ１２２の出力からパルス信号ＳＤが与えられ、この遅延部１５１Ｅの出力部はインバータ１５１Ｆの入力部に接続され、このインバータ１５１Ｆの出力部はインバータ１５１Ｇの入力部に接続される。インバータ１５１Ｇの出力部は否定的論理積ゲート１５１Ｈの一方の入力部に接続される。否定的論理積ゲート１５１Ｃの他方の入力部はインバータ１５１Ｆの出力部に接続され、否定的論理積ゲート１５１Ｈの他方の入力部はインバータ１５１Ａの出力部に接続される。
Further, the pulse signal SD is given from the output of the
出力制御部２０００は、Ｄ型フリップフロップ回路２００、インバータ２０１，２１４，２１５、否定的論理積ゲート２１０〜２１３から構成される。 ここで、Ｄ型フリップフロップ回路２００のクロック端子ＣＫには、一定周波数のクロック信号φが入力され、データ入力端子Ｄは電源（ＶＤＤ）に接続され、出力端子ＱＮは否定的論理積ゲート２１０〜２１３の一方の入力部に接続される。また、インバータ２０１の入力部にはミュート信号ＭＵＴＥ＿Ｎが入力され、インバータ２０１の出力部はＤ型フリップフロップ２００の非同期リセット端子Ｒに接続される。上記Ｄ型フリップフロップ２００は、ミュート信号が活性化された場合にクロック信号φの立下りエッジで電源レベル（ハイレベル）のビットデータを取り込んで出力する順序回路として機能する。
The
また、インバータ２１４の入力部には、上述の否定的論理積ゲート１５１Ｃの出力部が接続され、インバータ２１４の出力部は、否定的論理積ゲート２１０，２１１の他方の入力部に接続される。インバータ２１５の入力部には、上述の否定的論理積ゲート１５１Ｈの出力部が接続され、インバータ２１５の出力部は、否定的論理積ゲート２１２，２１３の他方の入力部に接続される。上記否定的論理積ゲート２１０，２１１，２１２，２１３は、前記第１および第２の出力端子から出力されるべき各信号の伝達経路上に設けられており、上記Ｄ型フリップフロップ２００の出力信号に基づき、出力端子Ｔ２１，Ｔ２２から出力されるべき各信号の伝達を禁止して上記所定レベルに対応した信号を出力する論理回路として機能する。
Further, the output part of the negative AND gate 151C described above is connected to the input part of the
なお、本Ｄ型フリップフロップ回路２００は、クロック端子ＣＫに入力される信号の立下りに同期して動作し、また非同期リセット端子Ｒに入力される信号がローレベルである場合にリセットされる回路である。また、本実施形態では、クロック信号φとミュート信号ＭＵＴＥ＿ＮはＤ級増幅器内部で生成されるものとする。ミュート信号ＭＵＴＥ＿Ｎは、通常の増幅動作時にはハイレベルであり、ミュート動作時にはローレベルとされる信号である。
The D-type flip-
駆動回路１３００は、ＣＭＯＳ構成のドライバ用インバータ１３１，１３３から構成される。ドライバ用インバータ１３１を構成するＮＭＯＳトランジスタの入力部は上記否定的論理積ゲート２１０の出力部に接続され、ドライバ用インバータ１３１を構成するＰＭＯＳトランジスタの入力部は上記否定的論理積ゲート２１１の出力部に接続され、このドライバ用インバータ１３１の出力部は出力端子Ｔ２１に接続されると共に帰還抵抗Ｒ２１を介して上記差動演算増幅器１１１の反転入力部に接続される。
The
また、ドライバ用インバータ１３３を構成するＮＭＯＳトランジスタの入力部は上記否定的論理積ゲート２１２の出力部に接続され、ドライバ用インバータ１３３を構成するＰＭＯＳトランジスタの入力部は上記否定的論理積ゲート２１３の出力部に接続され、このドライバ用インバータ１３３の出力部は出力端子Ｔ２２に接続されると共に帰還抵抗Ｒ２２を介して上記差動演算増幅器１１１の非反転入力部に接続される。
また、出力端子Ｔ２１，Ｔ２２には、図示しないスピーカが接続される。
The input part of the NMOS transistor constituting the
Further, a speaker (not shown) is connected to the output terminals T21 and T22.
次に、本Ｄ級増幅器の増幅動作及びミュート動作を、無信号入力状態と信号入力状態とに分けて説明する。
（１）無信号入力状態
図２は、アナログ入力信号ＡＩＮの信号レベルが０Ｖの場合、即ち無信号入力状態での各信号波形を示している。同図に示すように、無信号入力状態では、正相信号ＳＡの波形と逆相信号ＳＢの波形とが一致し、且つ、パルス信号ＳＣ，ＳＤのデューティ比が５０パーセントになるように三角波信号Ｔと正相信号ＳＡ及び逆相信号ＳＢとの関係が設定されている。
Next, the amplification operation and the mute operation of the class D amplifier will be described separately for the no-signal input state and the signal input state.
(1) No Signal Input State FIG. 2 shows each signal waveform when the signal level of the analog input signal AIN is 0 V, that is, in the no signal input state. As shown in the figure, in the no-signal input state, the triangular wave signal is such that the waveform of the positive phase signal SA and the waveform of the negative phase signal SB match and the duty ratio of the pulse signals SC and SD is 50%. The relationship between T, the positive phase signal SA, and the negative phase signal SB is set.
まず、増幅動作を説明する。
図１に示す入力端子Ｔ１１には、信号源ＳＩＧからアナログ入力信号ＡＩＮ（＋）が印加され、他方の入力端子Ｔ１２には、上記アナログ入力信号ＡＩＮ（＋）の逆極性信号であるアナログ入力信号ＡＩＮ（−）が印加される。これらアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）は入力抵抗Ｒ１１，Ｒ１２を介して積分回路１１０に入力される。
First, the amplification operation will be described.
An analog input signal AIN (+) from the signal source SIG is applied to the input terminal T11 shown in FIG. 1, and an analog input signal that is a signal having a polarity opposite to that of the analog input signal AIN (+) is applied to the other input terminal T12. AIN (-) is applied. These analog input signals AIN (+) and AIN (−) are input to the integrating
積分回路１１０は、アナログ信号ＡＩＮ（＋）とアナログ入力信号ＡＩＮ（−）との差分を積分し、その差分の正相信号（非反転出力部からの出力信号）ＳＡを非反転出力部より出力すると共に、その差分の逆相信号（反転出力部からの出力信号）ＳＢを反転出力部より出力する。これら正相信号ＳＡ及び逆相信号ＳＢはパルス幅変調回路１２０に入力される。
The integrating
パルス幅変調回路１２０のコンパレータ１２１，１２２は、積分回路１１０から出力される正相信号ＳＡ及び逆相信号ＳＢと、三角波発生回路１４０から出力される三角波信号Ｔとを比較することにより、パルス幅変調されたパルス信号ＳＣ，ＳＤを出力する。これらパルス信号ＳＣ，ＳＤは、駆動回路１３００から出力パルス信号ＯＵＴＰ，ＯＵＴＭとして出力端子Ｔ２１，Ｔ２２を介して出力されると共に、これら出力パルス信号ＯＵＴＰ，ＯＵＴＭは、帰還抵抗Ｒ２１，Ｒ２２を介して積分回路１１０の差動演算増幅器１１１に帰還されることにより出力波形歪みの低減が図られている。
The
ここで、パルス信号ＳＣ，ＳＤのハイレベルの期間（パルス幅）は正相信号ＳＡ及び逆相信号ＳＢの信号レベルに依存し、これら正相信号ＳＡ及び逆相信号ＳＢの信号レベルはアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存する。従って、パルス信号ＳＣ，ＳＤのパルス幅はアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存したものとなり、これによりパルス幅変調が実現されている。 Here, the high level period (pulse width) of the pulse signals SC and SD depends on the signal levels of the positive phase signal SA and the negative phase signal SB, and the signal levels of the positive phase signal SA and the negative phase signal SB are analog inputs. It depends on the signal levels of the signals AIN (+) and AIN (−). Therefore, the pulse widths of the pulse signals SC and SD depend on the signal levels of the analog input signals AIN (+) and AIN (−), thereby realizing pulse width modulation.
続いて、信号変換部１５１０の動作を説明する。概略的には、信号変換部１５１０は、上記パルス信号ＳＣ，ＳＤを、アナログ入力信号ＡＩＮの信号レベルに応じて相補的にローレベル（所定レベル）となるパルス信号Ｐ，Ｍ（第１及び第２信号）に変換する。パルス信号ＳＣは、インバータ１５１Ａ，１５１Ｂを介して否定的論理積ゲート１５１Ｃの一方の入力部に与えられる。パルス信号ＳＤは、遅延部１５１Ｅで一定時間だけ遅延された後、パルス信号Ｓｄとして遅延部１５１Ｅから出力される。このパルス信号Ｓｄはインバータ１５１Ｆにより反転されて上記否定的論理積ゲート１５１Ｃの他方の入力部に与えられると共に、インバータ１５１Ｆ，１５１Ｇを介して、否定的論理積ゲート１５１Ｈの他方の入力部に与えられる。
Next, the operation of the
否定的論理積ゲート１５１Ｃは、パルス信号ＳＣがハイレベルであり且つパルス信号Ｓｄがローレベルである第１入力条件が満足されると、ローレベルをインバータ２１４に出力する。一方、否定的論理積ゲート１５１Ｈは、パルス信号ＳＣがローレベルであり且つパルス信号Ｓｄがハイレベルである第２入力条件（即ち第１入力条件とは相補的な入力条件）が満足されると、ローレベルをインバータ２１５に出力する。
The negative AND gate 151C outputs a low level to the
ここで、本実施形態では、上記第１入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が正の場合においてパルス幅変調されたパルス信号ＳＣ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定され、上記第２入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が負の場合においてパルス幅変調されたパルス信号ＳＣ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定されている。 Here, in the present embodiment, the first input condition is to specify each signal level of the pulse signal SC and the pulse signal Sd that are pulse width modulated when the polarity of the signal level of the analog input signal AIN (+) is positive. The second input condition is a specific combination of the signal levels of the pulse signal SC and the pulse signal Sd that are pulse width modulated when the polarity of the signal level of the analog input signal AIN (+) is negative. Is set as
このように互いに相補的な関係にある第１及び第２入力条件を設定することにより、パルス幅変調されたパルス信号ＳＣ，ＳＤを、相補的にローレベルに固定される信号に変換することを可能としている。ただし、この例に限らず、パルス幅変調によるパルス信号ＳＣとパルス信号Ｓｄの各パルス幅の変化分に対応した各信号レベルの組み合わせであれば、任意に設定可能である。 By setting the first and second input conditions that are complementary to each other in this way, the pulse signals SC and SD that have been subjected to pulse width modulation are converted into signals that are complementarily fixed at a low level. It is possible. However, the present invention is not limited to this example, and any combination of signal levels corresponding to changes in the pulse widths of the pulse signal SC and the pulse signal Sd by pulse width modulation can be arbitrarily set.
ここで、同図に示す各信号の波形から理解されるように、無信号入力状態では、上記第１入力条件が満足される期間は、パルス信号ＳＣがハイレベルに遷移してからパルス信号Ｓｄがハイレベルに遷移するまでの一定期間であり、この期間は遅延部１５１Ｅでの遅延時間ｔＤに相当する。また、上記第２入力条件が満足される期間は、パルス信号ＳＣがローレベルに遷移してからパルス信号Ｓｄがローレベルに遷移するまでの一定期間であり、この期間もまた遅延部１５１Ｅでの遅延時間ｔＤに相当する。結局、無信号入力時には、信号変換部１５１０は、パルス信号ＳＣ，ＳＤを遅延時間ｔＤに相当する短いパルス幅（例えばデューティ比が１０パーセント）のパルス信号に変換し、これを上記三角波信号Ｔの周期で間欠的に出力する。
Here, as can be understood from the waveforms of the signals shown in the figure, in the no-signal input state, the pulse signal Sd after the pulse signal SC transits to the high level during the period when the first input condition is satisfied. Is a fixed period until the transition to high level, and this period corresponds to the delay time tD in the
そして、通常の増幅動作時にはミュート信号ＭＵＴＥ＿Ｎはハイレベルであるので、Ｄ型フリップフロップ回路２００はリセット状態にあり、その出力端子ＱＮから出力されるミュート制御信号ＰＷＭＭＵＴＥ＿Ｎはハイレベルである。そのハイレベルのミュート制御信号ＰＷＭＭＵＴＥ＿Ｎが否定的論理積ゲート２１０〜２１３の一方の入力端子に入力されるため、この条件では否定的論理積ゲート２１０〜２１３は他方の入力端子に入力される信号に対してインバータと等価な動作をする。
Since the mute signal MUTE_N is at a high level during normal amplification operation, the D-type flip-
つまり、前述の否定的論理積ゲート１５１Ｃから出力されたパルス信号Pがインバータ２１４によって反転されて否定的論理積ゲート２１０，２１１の他方の入力端子に入力され、その信号は否定的論理積ゲート２１０，２１１によって再度反転されてパルス信号Ｐと極性が等しい信号Ｐ２（第３信号）として出力される。同様に、否定的論理積ゲート１５１Ｈから出力されたパルス信号Mがインバータ２１５によって反転されて否定的論理積ゲート２１２，２１３の他方の入力端子に入力され、その信号は否定的論理積ゲート２１２，２１３によって再度反転されてパルス信号Ｍと極性が等しい信号Ｍ２（第４信号）として出力される。これらの信号Ｐ２，Ｍ２は、ドライバ用インバータ１３１，１３３にそれぞれ入力され、再度反転されて出力パルス信号ＯＵＴＰ，ＯＵＴＭとして出力され、スピーカを駆動する。
That is, the pulse signal P output from the negative AND gate 151C is inverted by the
次に、ミュート動作を説明する。
図２に示した様に、ミュート信号ＭＵＴＥ＿Ｎがハイレベルからローレベルになり、ミュート信号ＭＵＴＥ＿Ｎが活性化されると、Ｄ型フリップフロップ回路２００のリセット状態が解除される。そして、次にクロック信号φが立ち下がったタイミング（時刻ｔM）で、Ｄ型フリップフロップ２００は、電源レベルにより与えられる論理値「１」（ハイレベル）のビットデータを取り込み、ミュート制御信号ＰＷＭＭＵＴＥ＿Ｎとしてローレベルを出力し、これ以降ミュート信号ＭＵＴＥ＿Ｎがローレベル（リセットが解除された状態）である限りこの状態が保持される。
Next, the mute operation will be described.
As shown in FIG. 2, when the mute signal MUTE_N changes from the high level to the low level and the mute signal MUTE_N is activated, the reset state of the D-type flip-
いま、ミュート制御信号ＰＷＭＭＵＴＥ＿Ｎがローレベルであるため、否定的論理積ゲート２１０〜２１３から出力される信号Ｐ２，Ｍ２は、もう一方の入力端子に入力される信号の状態に関わらずハイレベルに保持される。換言すると、否定的論理積ゲート２１０〜２１３は、もう一方の入力端子にインバータ２１４，２１５から入力される信号の伝達を禁止して、出力パルス信号のローレベル（所定レベル）に対応したハイレベルを出力する。この結果、クロック信号φに同期したタイミングで、ドライバ用インバータ１３１，１３３を構成するＮＭＯＳトランジスタはオン状態に、ＰＭＯＳトランジスタはオフ状態に制御される。
Now, since the mute control signal PWMMUTE_N is at the low level, the signals P2 and M2 output from the negative AND
ここで、三角波発生回路１４０は、クロック信号φが立下がるタイミングでは三角波信号Ｔが最大値になる様に構成されている。そのため、クロック信号φが立下がるタイミングではパルス信号Ｐ，Ｍは必ずハイレベルであり、出力パルス信号ＯＵＴＰ，ＯＵＴＭは必ずローレベル（所定レベル）である。つまり、出力制御部２０００は、ミュート信号ＭＵＴＥ＿Ｎがローレベルになると、クロック信号φの立下りに同期してパルス信号Ｐ，Ｍをハイレベルの信号Ｐ２，Ｍ２に変換し、それによって出力パルス信号ＯＵＴＰ，ＯＵＴＭをローレベルに保持する様に動作する。
Here, the triangular
このように、ミュート時には、クロック信号φに同期したタイミングで出力パルス信号ＯＵＴＰ，ＯＵＴＭは何れも強制的にローレベル（所定レベル）に制御されるが、その時点では両出力パルス信号はローレベルになっているので、見かけ上、そのローレベルが継続して保持されることになる。従って、ミュート時に出力パルス信号の信号レベルは変化しないので、ポップ音の発生が効果的に防止される。 As described above, at the time of mute, both the output pulse signals OUTP and OUTM are forcibly controlled to a low level (predetermined level) at a timing synchronized with the clock signal φ. Therefore, it seems that the low level is continuously maintained. Accordingly, since the signal level of the output pulse signal does not change when muted, the generation of pop sounds is effectively prevented.
また、ドライバ用インバータ１３１，１３３を構成するＮＭＯＳトランジスタはサイズが大きくオン抵抗が非常に小さいため、仮に外部に接続されるスピーカの等価インダクタに蓄積された電気エネルギーが放出されて電流が流れた場合であっても出力パルス信号ＯＵＴＰ，ＯＵＴＮの電圧はローレベルに保持されて変動しない。従って、効果的にポップ音の発生を防止する事ができる。
さらに、これらのドライバ用インバータ１３１，１３３を構成するオン抵抗の小さいＮＭＯＳトランジスタは増幅動作のために元々備えられているものであり、ポップ音を防止するためには小型の論理回路から構成される出力制御部２０００を追加するのみで良いため、面積の増加は非常に小さい。
In addition, since the NMOS transistors constituting the
Further, the NMOS transistors having a low on-resistance constituting the
（２）信号入力状態
次に、図３に示すように、アナログ入力信号の信号レベルＡＩＮ（＋）が上昇し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が低下した状態では、積分回路１１０から出力される正相信号ＳＡの信号レベルが低下すると共に逆相信号ＳＢの信号レベルが上昇し、逆相信号ＳＢの信号レベルが正相信号ＳＡの信号レベルを上回る。なお、図３では、上述の遅延部１５１Ｅの遅延時間を無視している。
(2) Signal Input State Next, as shown in FIG. 3, in a state where the signal level AIN (+) of the analog input signal is increased and the signal level AIN (−) of the analog input signal having the opposite polarity is decreased, The signal level of the positive phase signal SA output from the integrating
この結果、パルス幅変調回路１２０から出力されるパルス信号ＳＣのデューティ比が減少すると共に、パルス信号ＳＤのデューティ比が増加する。従って、前述の第１入力条件が満足されることがなくなるので、出力パルス信号ＯＵＴＰがローレベルに固定される。また、出力パルス信号ＯＵＴＭのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。
As a result, the duty ratio of the pulse signal SC output from the pulse
一方、図４に示すように、アナログ入力信号の信号レベルＡＩＮ（＋）が低下し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が上昇した状態では、積分回路１１０から出力される正相信号ＳＡの信号レベルが上昇すると共に逆相信号ＳＢの信号レベルが低下し、正相信号ＳＡの信号レベルが逆相信号ＳＢの信号レベルを上回る。なお、図４でも、上述の遅延部１５１Ｅの遅延時間を無視している。
On the other hand, as shown in FIG. 4, when the signal level AIN (+) of the analog input signal is lowered and the signal level AIN (−) of the analog input signal having the opposite polarity is raised, the signal is output from the integrating
この結果、パルス信号ＳＣのデューティ比が増加すると共に、パルス信号ＳＤのデューティ比が減少する。従って、前述の第２入力条件が満足されることがなくなるので、出力パルス信号ＯＵＴＭがローレベルに固定される。また、出力パルス信号ＯＵＴＰのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。 As a result, the duty ratio of the pulse signal SC increases and the duty ratio of the pulse signal SD decreases. Therefore, since the second input condition described above is not satisfied, the output pulse signal OUTM is fixed at a low level. The pulse width of the output pulse signal OUTP is a pulse width modulated according to the signal level of the analog input signal AIN.
以上のように、通常の増幅動作では、アナログ入力信号に応じて出力パルス信号ＯＵＴＰ，ＯＵＴＭのうちの一方がローレベルに固定され、他方がパルス幅変調されたパルスを含んだものとなる。このような出力パルス信号ＯＵＴＰ，ＯＵＴＭがスピーカに供給されると、スピーカの入力端子間に差電圧が発生し、スピーカが駆動される。 As described above, in a normal amplification operation, one of the output pulse signals OUTP and OUTM is fixed at a low level according to an analog input signal, and the other includes a pulse width-modulated pulse. When such output pulse signals OUTP and OUTM are supplied to the speaker, a differential voltage is generated between the input terminals of the speaker, and the speaker is driven.
このような通常の増幅動作時においても、図３、４に示した様に、ミュート信号ＭＵＴＥ＿Ｎがハイレベルからローレベルになった場合、Ｄ型フリップフロップ回路２００のリセット状態が解除される。そして、次にクロックφが立ち下がったタイミング（時刻ｔM）で、ミュート制御信号ＰＷＭＭＵＴＥ＿Ｎがローレベルになり、これ以降ミュート信号ＭＵＴＥ＿Ｎがローレベル（リセットが解除された状態）である限りこの状態が保持される。
Even during such a normal amplification operation, as shown in FIGS. 3 and 4, when the mute signal MUTE_N changes from the high level to the low level, the reset state of the D-type flip-
従って、前述した無信号入力時のミュート動作と同様に、ドライバ用インバータ１３１，１３３を構成するＮＭＯＳトランジスタはオン状態に、ＰＭＯＳトランジスタはオフ状態になり、出力パルス信号ＯＵＴＰ，ＯＵＴＭは、強制的にローレベルに保持される。
つまり、出力制御部２０００は、ミュート信号ＭＵＴＥ＿Ｎがローレベルになった時にクロック信号φの立下りに同期してパルス信号Ｐ，Ｍをハイレベルの持続する信号Ｐ２，Ｍ２に変換し、それによって出力パルス信号ＯＵＴＰ，ＯＵＴＭのローレベルを持続させる様に動作する。従って、効果的にポップ音の発生を防止する事ができる。
Accordingly, similar to the mute operation when no signal is input, the NMOS transistors constituting the
That is, the
このように、本実施形態に係るＤ級増幅器は、Ｄ級増幅器の出力端子Ｔ２１，Ｔ２２に接続されるローパスフィルタを使用することなく、スピーカを駆動することができる所謂フィルタレス型の増幅器として機能することができる。また、本実施形態によれば、この種の増幅器におけるポップ音の発生を、極めて簡単で小型の構成（出力制御部２０００）を追加するだけで効果的に防止することが可能になる。 As described above, the class D amplifier according to this embodiment functions as a so-called filterless amplifier that can drive a speaker without using a low-pass filter connected to the output terminals T21 and T22 of the class D amplifier. can do. Further, according to the present embodiment, it is possible to effectively prevent the occurrence of pop noise in this type of amplifier by simply adding a very simple and small configuration (output control unit 2000).
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、各信号の論理レベルは一例であり、上述の例に限定されない。また、ミュート動作時に出力パルス信号ＯＵＴＰ，ＯＵＴＭがハイレベルに保持される様に構成しても良い。 As mentioned above, although embodiment of this invention was explained in full detail, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included. For example, the logic level of each signal is an example and is not limited to the above example. Further, the output pulse signals OUTP and OUTM may be held at a high level during the mute operation.
Ｒ１１，Ｒ１２；入力抵抗、Ｒ２１，Ｒ２２；帰還抵抗、１１０；積分回路、１２０；パルス幅変調回路、１４０；三角波発生回路、１３００；駆動回路、１５１０；信号変換部、２０００；出力制御部。 R11, R12; input resistors, R21, R22; feedback resistors, 110; integration circuit, 120; pulse width modulation circuit, 140; triangular wave generation circuit, 1300; drive circuit, 1510;
Claims (3)
ミュート信号が入力された場合に、前記三角波信号が最大値になるタイミングで前記第１及び第２出力端子から出力される信号を前記所定レベルに制御する出力制御手段を備えたことを特徴とするＤ級増幅器。 A signal of a predetermined level is output from one of the first and second output terminals according to the signal level of the analog input signal, and is generated based on a predetermined clock signal from the other of the first and second output terminals. A D-class amplifier configured to output a pulse signal that is pulse-width modulated by comparing the triangular wave signal with the signal level,
When a mute signal is input, output control means is provided for controlling a signal output from the first and second output terminals to the predetermined level at a timing when the triangular wave signal reaches a maximum value. Class D amplifier.
前記ミュート信号が活性化された場合に前記クロック信号のエッジで所定のビットデータを取り込んで出力する順序回路と、
前記第１および第２の出力端子から出力されるべき各信号の伝達経路上に設けられ、前記順序回路の出力信号に基づき、前記第１および第２の出力端子から出力されるべき各信号の伝達を禁止して前記所定レベルに対応した信号を出力する論理回路とを備えたことを特徴とする請求項１または２の何れか１項記載のＤ級増幅器。 The output control means includes
A sequential circuit that captures and outputs predetermined bit data at an edge of the clock signal when the mute signal is activated;
Each signal to be output from the first and second output terminals is provided on a transmission path of each signal to be output from the first and second output terminals, and based on the output signal of the sequential circuit. 3. The class D amplifier according to claim 1, further comprising a logic circuit that prohibits transmission and outputs a signal corresponding to the predetermined level.
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