JP3937887B2 - Power supply voltage detection circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の電源（多電源）の供給を受けて動作するＤ級増幅器などの装置に好適な電源電圧検知回路に関し、全ての電源系が確立したことを検知するための回路技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号を入力信号とし、これをパルス信号に変換して電力増幅するＤ級増幅器が知られており、その出力端子には、ローパスフィルタを介してスピーカの入力端子が接続される。このＤ級増幅器によれば、入力信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス信号が出力される。そして、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ量の音楽信号が抽出され、この音楽信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
ここで、図１を援用して、Ｄ級増幅器の構成を概略的に説明する。
同図に示すＤ級増幅器９００は、信号源ＳＩＧが発生する音楽信号を入力する入力段９０１と、これをパルス信号に変調する変調回路９０２と、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御する駆動回路９０３とを備えて構成されている。ここで、信号源ＳＩＧが出力する音楽信号は接地電位（０Ｖ）を中点とした振幅を有するアナログ信号であり、これを受ける入力段９０１は、例えば＋２．５Ｖと−２．５Ｖの２電源で動作するオペアンプを用いて構成される。また、変調回路９０２は、例えば１０Ｖの単一電源で動作するＬＳＩを用いて構成される。さらに、駆動回路９０３は、出力用パワーＭＯＳトランジスタ９０４，９０５のソース電圧を基準とした内部電源（１０Ｖ）を備えて構成され、変調回路９０２から出力されたパルス信号をレベル変換して、パワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御する。
【０００４】
上述のように、Ｄ級増幅器９００は多電源で動作するように構成され、一部の電源が安定していない状態で他の電源が安定すると、内部に異常電流が発生し、装置が損傷を受ける可能性がある。そのため、一般に、多電源で動作する装置は、電源投入時に全ての電源が安定するまでの期間、異常電流から内部回路を保護する保護モード状態となるように構成され、各電源電圧を検知するための電源電圧検知回路を備えている。
【０００５】
図８に、従来技術に係る電源電圧検知回路の構成例を示す。
同図（ａ）に第１の従来技術の構成を示す。この例は、電源ＶＤＤ１が常時安定した状態が保障された装置において電源ＶＤＤ２の電源電圧を検知するためのもので、電源ＶＤＤ２と接地との間に直列接続された抵抗ＲＡ１，ＲＡ２と、電源ＶＤＤ１と接地との間に直列接続された抵抗ＲＡ３，ＲＡ４と、電源ＶＤＤ１で動作するコンパレータＣＭＡとから構成される。この電源電圧検知回路によれば、抵抗ＲＡ１と抵抗ＲＡ２との接続ノードＮＡ１に現れる信号レベルが、抵抗ＲＡ３と抵抗ＲＡ４との接続ノードＮＡ２に現れる基準電圧と比較され、接続ノードＮＡ２の基準電圧を越えたときにコンパレータＣＭＡが出力信号ＯＵＴＡとしてハイレベルを出力する。これにより、電源ＶＤＤ２の検知が可能となる。
【０００６】
また、同図（ｂ）に第２の従来技術の構成を示す。この例は、単一の電源ＶＤＤの電源電圧を検知するもので、電源ＶＤＤと接地との間に直列接続された、抵抗ＲＢ１，ＲＢ２と、電源ＶＤＤで動作するコンパレータＣＭＢから構成される。コンパレータＣＭＢの反転入力部には例えばバンドギャップ型の基準電圧発生回路で発生された基準電圧ＶＲＥＦが与えられる。この例では、基準電圧ＶＲＥＦは２Ｖに設定されているものとする。
【０００７】
この電源電圧検知回路によれば、抵抗ＲＢ１と抵抗ＲＢ２との接続ノードＮＢに現れる信号レベルは、電源ＶＤＤに追従して上昇する。この過程でコンパレータＣＭＢが動作可能な程度にまで電源ＶＤＤの電圧が確保されると、コンパレータＣＭＢが動作し、接続ノードＮＢの信号レベルに応じて出力信号ＯＵＴＢの信号レベルが決定される。一般には電源ＶＤＤが２Ｖ以下でコンパレータＣＭＢが動作するので、接続ノードＮＢの信号レベルが基準電圧ＶＲＥＦ（＝２Ｖ）よりも低い状態でコンパレータＣＭＢが動作状態となり、出力信号ＯＵＴＢとしてローレベルを出力する。そして、電源ＶＤＤがさらに上昇し、接続ノードＮＢの信号レベルが基準電圧ＶＲＥＦを越えると、出力信号ＯＵＴＢとしてハイレベルが出力され、これにより電源ＶＤＤの検知が可能となる。
【０００８】
さらに、同図（ｃ）に第３の従来技術に係る構成を示す。この例は、ＮＭＯＳトランジスタＭＮＣのゲート電圧閾値を利用したものであって、電源ＶＤＤと接地ＧＮＤと間に直列接続された抵抗ＲＣ１，ＲＣ２と、電源ＶＤＤと接地ＧＮＤとの間に電流経路が抵抗ＲＣ３と直列接続されたＮＭＯＳトランジスタＭＮＣと、バッファＢＦＣとから構成される。ＮＭＯＳトランジスタＭＮＣのゲートは抵抗ＲＣ１と抵抗ＲＣ２との接続ノードＮＣ１に接続され、バッファＢＦＣの入力部は抵抗ＲＣ３とＮＭＯＳトランジスタＭＮＣとの間の接続ノードＮＣ２に接続される。
【０００９】
この電源電圧検知回路によれば、初期状態において安定した状態にある電源ＶＤＤが低下すると、この電源ＶＤＤの低下に伴って接続ノードＮＣ１の信号レベルも低下する。そして、接続ノードＮＣ１の信号レベルがＮＭＯＳトランジスタＭＮＣのゲート閾値電圧を下回ると、このトランジスタがオフ状態となり、この結果、接続ノードＮＣ２の信号レベルがハイレベルとなる。従って、この接続ノードＮＣ２の信号レベルを入力するバッファＢＦＣは、出力信号ＯＵＴＣとしてハイレベルを出力し、これにより電源ＶＤＤの検知が可能となる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述の従来技術は、単一の電源を検知するものであって、電源電圧が互いに異なる複数の電源（多電源）に対応することができない。また、一般に電源電圧が高くなるほど、その変動幅が拡大する傾向を示し、電源電圧を安定的に検知することが困難になる。
この発明は、上記事情に鑑みてなされたもので、電源電圧が互いに異なる複数の電源電圧（多電源）を安定的に検知することが可能な電源電圧検知回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係る電源電圧検知回路は、第１の電源系の電源電圧を分圧して該電源電圧に追従する第１の信号を生成する第１の信号生成部と、前記第１の電源系の供給を受けて作動し、前記第１の電源系よりも高い第２の電源系の電源電圧を分圧し、該電源電圧を分圧して得られた信号レベルが前記第１の電源系を基準とした所定電圧を越えたか否かを表す２値を有する第２の信号を生成する第２の信号生成部と、第３の電源系の供給を受けて前記第１および第２の信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す第３の信号を生成する第３の信号生成部と、を備えたことを特徴とする。
【００１２】
この構成によれば、第１ないし第３の信号には、第１ないし第３の電源系の電源電圧がそれぞれ反映される。ここで、第２の信号は、第１の電源系の供給を受けて作動し、第２の電源系を分圧して得られた信号レベルに応じた２値信号として生成されるから、第２の電源系の電源電圧の変動幅が比較的大きい場合であっても、その変動が第２の信号には現れない。従って、第２の電源系の電圧状態を安定的に把握することが可能になる。また、第３の信号生成部は、第３の電源系の供給を受けて第１および第２の信号を論理演算するので、この演算結果として得られる第３の信号は、第１ないし第３の電源系の全てが反映されたものとなる。従って、第３の信号から、電源電圧が異なる第１ないし第３の電源系の電源電圧を検知することが可能になる。
【００１３】
また、請求項２に記載された電源電圧検知回路は、請求項１に記載された電源電圧検知回路において、前記第２の信号生成部が、前記第２の信号の変化を抑制して該第２の信号を一定時間だけ遅延させる遅延部（例えば後述するコンデンサＣに相当する構成要素）をさらに備えたことを特徴とする。
この構成によれば、第２の信号が遅延されるので、この遅延分に相当する期間、第２の信号が無効化され、この第２の信号に反映される第１および第２の電源系の検知が遅れることになる。従って、第１および第２の電源系が十分に安定した状態となった時点で第３の信号を生成させることが可能になり、第１および第２の電源系の供給を受ける回路系の動作を安定化した段階で第３の信号を生成することが可能になる。
【００１４】
さらに、請求項３に記載された電源電圧検知回路は、請求項１または２に記載された電源電圧検知回路において、例えば、前記第１の信号生成部として、前記第１の電源系の高電位側にソースが接続され、前記第１の信号が現れるべき第１のノードにゲートおよびドレインが接続された第１のＰＭＯＳトランジスタと、一端側が前記第１のノードに接続され、他端が前記第１の電源系の低電位側に接続された第１の抵抗と、を備え、前記第２の信号生成部として、前記第２の電源系の高電位側と前記第１の電源系の低電位側との間に直列接続された第２および第３の抵抗と、前記第１の電源系の高電位側にソースが接続され、前記第２の抵抗と前記第３の抵抗との間にゲートが接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタのドレインと前記第１の電源系の低電位側との間に接続された第４の抵抗と、前記第１の電源系の低電位側にソースが接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第４の抵抗との間にゲートが接続され、前記第２の信号が現れるべき第２のノードにドレインが接続された第１のＮＭＯＳトランジスタと、前記第１の電源系の高電位側と前記第２のノードとの間に接続された第５の抵抗と、を備え、前記第３の信号生成部として、一端が第３の電源系の高電位側に接続された第６の抵抗と、前記第６の抵抗の他端側と前記第１の電源系の低電位側との間に電流経路が直列接続され、各ゲートに前記第１および第２の信号がそれぞれ与えられた第２および第３のＮＭＯＳトランジスタと、を備えて構成されたことを特徴とする。
【００１５】
さらにまた、請求項４に記載された発明に係る電源電圧検知回路は、複数の電源系に対してそれぞれ設けられ、各電源系の電圧を分圧する複数の分圧回路と、前記複数の分圧回路に対してそれぞれ設けられ、前記複数の電源系のうちで最初に安定する電源系の供給を受けて作動し、前記複数の分圧回路によりそれぞれ分圧された電圧に基づき前記複数の電源系の各電圧が安定したことを検知し、該検知結果を示す検知信号を出力する複数の検知回路と、前記最初に安定する電源系の供給を受けて作動し、前記複数の検知回路からそれぞれ出力された検知信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す信号を出力する論理演算回路と、を備え、最後に安定する電源系の電圧を検知する検知回路が、所定の定電圧を発生する定電圧発生回路と、前記最後に安定する電源系の電圧を分圧して得られる電圧と前記定電圧とを比較する比較回路と、前記比較回路の出力信号を受けて前記論理演算回路に与えるべき信号を出力する信号出力回路と、を備える。
【００１６】
この構成によれば、複数の検知回路が、最初に安定する電源系の供給を受けて作動するので、この複数の検知回路が出力する検知信号には、複数の電源系の状態がそれぞれ反映される。これら複数の検知回路から出力される検知信号は、論理演算回路に入力されて論理演算され、この演算結果として得られる信号は、複数の電源系の全ての状態が反映されたものとなる。従って、論理演算回路から出力される信号から複数の電源系の電圧の全てが安定したことを把握することが可能になる。
【００１７】
さらにまた、請求項５に記載された電源電圧検知回路は、請求項４に記載された電源電圧検知回路において、前記複数の検知回路のうちの検知回路であって最初に安定する電源系の電圧を検知する検知回路は、その応答動作にヒステリシス特性を付与するように構成されたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る電源電圧検知回路９０６を備えたＤ級増幅器の９００構成を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号ＶＩＮの発生源であり、この音楽信号に含まれる直流成分をカットするための入力コンデンサ（図示省略）を介してＤ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、いわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、ｎ型のパワーＭＯＳトランジスタ９０４，９０５、および特徴部に係る電源電圧検知回路９０６からなる。
【００１９】
入力段９０１は、音楽信号ＶＩＮの中点を移動させて、電源ＰＶＤＤ（例えば１０Ｖ）で動作する変調回路９０２の入力特性に適合する波形に音楽信号ＶＩＮを変換するものであり、電源ＡＶＤＤ（例えば２．５Ｖ）と電源ＡＶＳＳ（例えば−２．５Ｖ）の２電源（第１の電源系）で動作する。変調回路９０２は、入力段９０１から出力された音楽信号をパルス信号に変換し、音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行うもので、電源ＰＶＤＤ（例えば１０Ｖ）の単一電源で動作する。
【００２０】
駆動回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものであり、パワーＭＯＳトランジスタ９０４を駆動するためのハイサイドドライバと、パワーＭＯＳトランジスタ９０５を駆動するためのローサイドドライバとを備える。これらドライバは、パワーＭＯＳトランジスタ９０４，９０５の各ソース電圧を基準とした電源電圧を発生する内部電源（１０Ｖ）を備える。このように内部電源を有することにより、大振幅の信号を出力するパワーＭＯＳトランジスタ９０４，９０５を、電源ＰＶＤＤと同様の振幅を有する信号で相補的に導通制御することを可能としている。
【００２１】
パワーＭＯＳトランジスタ９０４は、電源ＰＶ（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ハイレベルを出力するためのものである。また、パワーＭＯＳトランジスタ９０５は、電源ＭＶ（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ローレベルを出力するためのものである。出力端子ＴＯは、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子に接続される。この実施の形態では、パワーＭＯＳトランジスタの電源を供給する必要上、第１の電源系よりも高い第２の電源系が高い電圧（振幅の大きな電圧）に設定されている。
【００２２】
以上がＤ級増幅器９００の基本構成であり、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）と、第２の電源系（ＰＶ，ＭＶ）と、第３の電源系（ＰＶＤＤ）との供給を受けて動作するものとなっている。なお、電源ＡＶＤＤおよび電源ＡＶＳＳは第１の電源系の高電位側および低電位側をそれぞれ構成し、電源ＰＶおよび電源ＭＶは、第２の電源系の高電位側および低電位側をそれぞれ構成し、電源ＰＶＤＤは第３の電源系の高電位側および低電位側をそれぞれを構成する。
【００２３】
このＤ級増幅器９００によれば、信号源ＳＩＧから入力された音楽信号ＶＩＮが、入力段９０１および変調回路９０２を経てパルス信号に変換される。このとき、変調回路９０２は、一種の発振動作によってキャリア信号を生成し、これを音楽信号ＶＩＮに応じてパルス幅変調する。駆動回路９０３は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、電力増幅されたアナログ量の音楽信号となってスピーカＳＰＫに供給される。
【００２４】
次に、この実施の形態の特徴部に係る電源電圧検知回路９０６の構成を説明する。図２に、電源電圧検知回路９０６の全体構成を示す。
先ず、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）を検知するための回路系の構成を説明する。この回路系は、ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１からなる第１の信号生成回路として実現される。電源ＡＶＤＤにはＰＭＯＳトランジスタＭＰ１のソースが接続され、そのゲートはそのドレインに接続される。このＰＭＯＳトランジスタＭＰ１のドレインには抵抗Ｒ１の一端側が接続され、その他端側は電源ＡＶＳＳに接続される。これらＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１との間の接続ノードＮ３に現れる信号は第１の電源系の検知結果を表すものとなる。
【００２５】
次に、第２の電源系（ＰＶ，ＭＶ）を検知するための回路系の構成を説明する。この回路系は、抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８、ＰＭＯＳトランジスタＭＰ２，ＭＰ３、ＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第２の信号生成回路として実現される。
先ず、第２の電源系を検知するための構成のうち、電源ＰＶを検知する回路系を説明する。電源ＰＶと電源ＡＶＳＳとの間に抵抗Ｒ２，Ｒ３が直列接続され、これら抵抗の間の接続ノードＮ５には電源ＡＶＳＳに対して電源ＰＶの電源電圧を分圧して得られる信号レベルが現れる。ＰＭＯＳトランジスタＭＰ２のソースは電源ＡＶＤＤに接続され、そのゲートは接続ノードＮ５に接続される。ＰＭＯＳトランジスタＭＰ２のドレインには抵抗Ｒ８の一端が接続され、その他端は電源ＡＶＳＳに接続される。電源ＡＶＳＳにはＮＭＯＳトランジスタＭＮ２のソースが接続され、そのゲートはＰＭＯＳトランジスタＭＰ２のドレインと抵抗Ｒ８との間の接続ノードＮ１に接続され、そのドレインは抵抗Ｒ６を介して電源ＡＶＤＤに接続される。
【００２６】
続いて、第２の電源系を検知するための構成のうち、電源ＭＶを検知する回路系を説明する。図２において、電源ＭＶを検知する回路系は、抵抗Ｒ４，Ｒ５、ＮＭＯＳトランジスタＮＭ１、抵抗Ｒ７、ＰＭＯＳトランジスタＭＰ３を含み、抵抗Ｒ８、ＮＭＯＳトランジスタＭＮ２、抵抗Ｒ６については電源ＰＶを検知する上述の構成と共用する。ここで、抵抗Ｒ４，Ｒ５、ＮＭＯＳトランジスタＮＭ１は、それぞれ、上述の抵抗Ｒ２，Ｒ３、ＰＭＯＳトランジスタＭＰ２に対応する。抵抗Ｒ７、ＰＭＯＳトランジスタＭＰ３については、電源ＰＶの回路系に特有なものであり、共用部分に係るＮＭＯＳトランジスタＭＮ２のゲートに印加される信号の位相を、電源ＰＶの回路系の信号に合わせるためのものである。
上述の抵抗Ｒ６とＮＭＯＳトランジスタＭＮ２との間の接続ノードＮ４に現れる信号（第２の信号）は、第２の電源系の検知結果を表すものとなる。
【００２７】
次に、第３の電源系（ＰＶＤＤ）を検知するための回路系の構成を説明する。図２において、この回路系は、抵抗Ｒ１０、高耐圧型のＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３、および高耐圧型のＰＭＯＳトランジスタＭＨＰ１，ＭＨＰ２から成る第３の信号生成回路として実現される。ここで、電源ＰＶＤＤには抵抗Ｒ１０の一端側が接続される。この抵抗Ｒ１０の他端側と電源ＡＶＳＳとの間には、ＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３の電流経路が直列接続され、このうち、ＮＭＯＳトランジスタＭＨＮ２，ＭＨＮ３のゲートには上述の接続ノードＮ３に現れる信号（第１の信号）と接続ノードＮ４に現れる信号（第２の信号）が与えられる。
【００２８】
また、ＰＭＯＳトランジスタＭＨＰ１のソースは電源ＰＶＤＤに接続され、そのゲートはドレインと共にＰＭＯＳトランジスタＭＨＰ２のソースに接続される。このＰＭＯＳトランジスタＭＨＰ２のゲートはそのドレインに接続され、このドレインは、抵抗Ｒ９を介して電源ＡＶＳＳに接続される。これらＰＭＯＳトランジスタＭＨＰ２と抵抗Ｒ９との間の接続ノードＮ７に現れる信号は、第３の電源系の検知結果を表し、上述のＮＭＯＳトランジスタＭＨＮ１のゲートに与えられる。また、抵抗Ｒ１０とＮＭＯＳトランジスタＭＨＮ１との接続ノードに現れる信号は、最終的な検知結果を表し、上述の第１ないし第３の電源系の全ての確立状態が反映されたものとなる。
【００２９】
以下、この実施の形態に係る電源電圧検知回路９０６の動作を説明する。
初期状態において、全ての電源系が開放された状態にあるものとし、各ノードは平衡状態にあるものとする。
この初期状態から、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）が立ち上がると、接続ノードＮ３の信号レベルが、電源ＡＶＳＳから電源ＡＶＤＤに向けて上昇し、ＰＭＯＳトランジスタＭＰ１のオン抵抗と抵抗Ｒ１の抵抗値とで決まる電圧に安定し、この接続ノードＮ３にゲートが接続されたＮＭＯＳトランジスタＭＨＮ２がオン状態となる。この第１の電源系が立ち上がると、第２の電源系を検知するための回路系（ＰＭＯＳトランジスタＭＰ２等からなる回路系）が機能し得る状態となる。
【００３０】
この状態では、電源ＰＶは立ち上がっていないので、接続ノードＮ５の信号レベルは低い状態にあり、これをゲートに受けるＰＭＯＳトランジスタＭＰ２はオン状態となっている。また、電源ＭＶも立ち上がっていないので、ＮＭＯＳトランジスタＭＮ１のゲートは抵抗Ｒ５を介して電源ＡＶＤＤに引き上げられ、このトランジスタＭＮ１がオン状態となって接続ノードＮ２をロウレベルに駆動し、これをゲートに受けるＰＭＯＳトランジスタＭＰ３がオン状態となる。従って、接続ノードＮ１の信号レベルがＰＭＯＳトランジスタＭＰ２，ＭＰ３の双方によってハイレベルに駆動され、これをゲートに受けるＮＭＯＳトランジスタＭＮ２がオン状態となる。この結果、接続ノードＮ４がローレベルに駆動され、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ３がオフ状態とされる。従って、接続ノードＮ８の信号レベルは抵抗Ｒ１０により電源ＰＶＤＤの電圧にまで引き上げられ、検知信号ＤＥＴＥＣＴとしてハイレベルが出力された状態となる。
【００３１】
この状態から、第２の電源系をなす電源ＰＶが立ち上がると、接続ノードＮ５の信号レベルが上昇し、ＰＭＯＳトランジスタＭＰ２がオフ状態に移行する。この段階では、ＰＭＯＳトランジスタＭＰ３がオン状態にあるので、接続ノードＮ１はハイレベルに維持される。そして、電源ＭＶが投入されると、接続ノードＮ６の信号レベルが低下し、これをゲートに受けるＮＭＯＳトランジスタＭＮ１がオフ状態となる。従って、接続ノードＮ２が抵抗Ｒ７を介してハイレベルに引き上げられ、これをゲートに受けるＰＭＯＳトランジスタＭＰ３がオフ状態に移行する。この結果、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の何れもオフ状態となり、接続ノードＮ１は抵抗Ｒ８を介して電源ＡＶＳＳに引き下げられてローレベルとなって、これをゲートに受けるＮＭＯＳトランジスタＭＮ２がオフ状態に移行する。そして、接続ノードＮ４が抵抗Ｒ６を介して電源ＡＶＤＤに引き上げられてハイレベルとなり、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ３がオン状態に移行する。
【００３２】
次に、電源ＰＶＤＤが立ち上がると、接続ノードＮ７の信号レベルが上昇し、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ１がオン状態に移行する。
結局、全ての電源系が立ち上がると、ＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３が全てオン状態となり、接続ノードＮ８が電源ＡＶＳＳに駆動され、検知信号ＤＥＴＥＣＴがロウレベルとなる。この検知信号ＤＥＴＥＣＴをゲートに受けるＰＭＯＳトランジスタＭＰ７がオン状態となり、ＮＭＯＳトランジスタＭＮ７がオフ状態となる。これにより、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６はＰＷＭ信号に基づいて相補的に導通し、出力信号ＯＵＴとしてパルス信号を出力し得る状態となる。
【００３３】
ここで、接続ノードＮ４に現れる信号の変化がコンデンサＣにより抑制され、このノードＮ４に現れる信号が遅延される。これにより、電源投入時の一定時間（遅延時間に相当）だけ遅れて検知信号が発生される。従って、十分に第２の電源系が安定した状態を検知することが可能になる。
【００３４】
以上の動作をまとめる。
第１の信号生成回路は、第１の電源系の電源電圧を分圧して、この電源電圧に追従する信号を生成する。
また、第２の信号生成回路は、第１の電源系の供給を受けて作動する。そして、高い第２の電源系の電源ＰＶの電源電圧を分圧して接続ノードＮ５，Ｎ６に現れる信号レベルが、第１の電源系を基準とした所定電圧（ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１のゲート閾値電圧）を越えたか否かに応じて２値信号を生成して出力する。
さらに、第３の信号生成回路は、第３の電源系の供給を受けて作動する。そして、接続ノードＮ３，Ｎ４，Ｎ７に現れる信号を論理演算することにより、第１ないし第３の電源系の全ての確立状態が反映された検知信号ＤＥＴＥＣＴを生成して出力する。
【００３５】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
まず、図３に、この実施の形態２に係るＤ級増幅器の全体構成を示す。このＤ級増幅器は、上述の実施の形態１に係る図１に示す構成において、電源電圧検知回路９０６に代えて、電源電圧検知回路９０６０を備える。
なお、この実施の形態２では、電源ＡＶＤＤの電圧をグランド（０Ｖ）とし、電源ＰＶＤＤの電圧を＋５Ｖとし、電源ＡＶＳＳの電圧を−５Ｖとし、電源ＰＶの電圧を＋５０Ｖとし、電源ＭＶの電圧を−５０Ｖとする。そして、これら電源が安定する順番は、最初に電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳからなる電源系が安定し、最後に電源ＰＶ，ＭＶからなる電源系が安定するものとする。
【００３６】
次に、図４に、この実施の形態２に係る電源電圧検知回路９０６０の構成を示す。同図において、抵抗Ｒ２１，Ｒ２２は、電源ＰＶ（＋５０Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、電源ＰＶの電圧を分圧して電圧信号Ｐ１Ｖを得るための分圧回路を構成する。また、抵抗Ｒ２３，Ｒ２４は、電源ＭＶ（−５０Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、電源ＭＶの電圧を分圧して電圧信号Ｎ１Ｖを得るための分圧回路を構成する。さらに、抵抗Ｒ２５，Ｒ２６は、後述する±５０Ｖ系検知回路が内蔵する定電圧発生回路で使用される基準電圧ＡＤＪを生成するためのもので、電源ＰＶＤＤ（＋５Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、これら抵抗Ｒ２５と抵抗Ｒ２６との接続点に現れる電圧が基準電圧ＡＤＪとされる。
【００３７】
±５０Ｖ系検知回路ＤＥＴ１は、上述の電圧信号Ｐ１Ｖ，Ｎ１Ｖから電源ＰＶおよび電源ＭＶの電圧状態を検知するためのもので、電源ＰＶ，ＭＶの電圧が安定したことを条件として検知信号ＰＭ５０Ｖを出力するように構成される。＋５Ｖ系検知回路ＤＥＴ２は、電源ＰＶＤＤ（＋５Ｖ）の電圧状態を検知するためのもので、電源ＰＶＤＤの電圧が安定したことを条件として検知信号Ｐ５Ｖを出力するように構成される。−５Ｖ系検知回路ＤＥＴ３は、電源ＡＶＳＳの電圧状態を検知するためのもので、電源ＡＶＳＳの電圧が安定したことを条件として検知信号Ｍ５Ｖを出力するように構成される。
【００３８】
また、同図において、電源ＰＶＤＤには抵抗Ｒ２７の一端が接続され、その他端と電源ＡＶＳＳとの間には、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２の電流経路が直列接続される。これら抵抗Ｒ２７およびＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２は否定的論理積ゲート回路として機能し、検知信号ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖに対する否定的論理演算の結果を、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０のドレインとの接続点に検知信号ＤＥＴＥＣＴとして出力する。また、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０のドレインとの接続点にはインバータＩＮＶの入力部が接続され、このインバータは、検知信号ＤＥＴＥＣＴの反転信号である信号ＮＬを出力する。これら抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶは、検知信号ＤＥＴＥＣＴを出力する論理演算回路を構成し、この論理演算回路により検知信号ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖが論理演算され、複数の電源ＰＶＤＤ，ＡＶＤＤ，ＡＤＳＳ，ＰＶ，ＭＶの全ての電圧状態が反映された検知信号ＤＥＴＥＣＴが生成される。
なお、この実施の形態２では、±５０Ｖ系検知回路ＤＥＴ１、＋５Ｖ系検知回路ＤＥＴ２、−５Ｖ系検知回路ＤＥＴ３、抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶからなる回路系９０６０Ａは、ＬＳＩ内部に形成され、抵抗Ｒ２１〜Ｒ２６は外付けとされている。
【００３９】
次に、図５に、±５０Ｖ系検知回路ＤＥＴ１の構成を示す。同図に示すように、上述の基準電圧ＡＤＪはコンパレータＣＭ１の非反転入力部に与えられ、その出力部はＮＭＯＳトランジスタＭＮ２０のゲートに接続される。このＮＭＯＳトランジスタＭＮ２０のドレインは、上述のコンパレータＣＭ１の反転入力部に接続されると共に、抵抗Ｒ３１を介して電源ＰＶＤＤに接続される。
ＮＭＯＳトランジスタＭＮ２０のソース側には、電流駆動用のトランジスタＩＤ１〜ＩＤ５からなるカレントミラーが接続される。即ち、ＮＭＯＳトランジスタＭＮ２０のソースと電源ＡＶＳＳとの間にはトランジスタＩＤ１の電流経路が接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間にはトランジスタＩＤ３，ＩＤ４の各電流経路が直列接続される。電源ＰＶＤＤと電源ＡＶＤＤとの間にはトランジスタＩＤ４の電流経路と抵抗Ｒ３２がこの順に接続され、電源ＡＶＤＤと電源ＡＶＳＳとの間には抵抗Ｒ３３と電流駆動用のトランジスタＩＤ５の電流経路がこの順に接続される。
【００４０】
ここで、トランジスタＩＤ１とトランジスタＩＤ２，ＩＤ５は、負の電源ＡＶＳＳを基準として動作するカレントミラーを形成し、トランジスタＩＤ１がＮＭＯＳトランジスタＭＮ２０によって駆動されると、このトランジスタＩＤ１に流れる電流に比例した負の定電流がトランジスタＩＤ２，ＩＤ５を流れ、この電流が抵抗Ｒ３３の負荷電流として作用するようになっている。また、トランジスタＩＤ３とトランジスタＩＤ４は、正の電源ＰＶＤＤを基準として動作するカレントミラーを形成し、トランジスタＩＤ２を流れる電流がトランジスタＩＤ３に流れ込むと、この電流に比例した正の定電流がトランジスタＩＤ４を流れ、この電流が抵抗Ｒ３２の負荷電流として作用するようになっている。これにより、トランジスタＩＤ４と抵抗Ｒ３２との接続点には、正の定電圧ＡＤＪＰが現れ、トランジスタＩＤ５と抵抗Ｒ３３との接続点には負の定電圧ＡＤＪＮが現れる。上述のコンパレータＣＭ１、抵抗Ｒ３１〜Ｒ３３、トランジスタＩＤ１〜ＩＤ５は、所定の定電圧ＡＤＪＰ，ＡＤＪＮを発生する定電圧発生回路を構成する。
【００４１】
また、同図において、コンパレータＣＭ２の非反転入力部には定電圧ＡＤＪＰが与えられ、その反転入力部には＋５０Ｖ系検知回路から検知信号Ｐ１Ｖが与えられる。このコンパレータＣＭ２が出力する信号Ｐ５０Ｖは、ＰＭＯＳトランジスタＭＰ２１のゲートに与えられる。また、コンパレータＣＭ３の反転入力部には定電圧ＡＤＪＮが与えられ、その非反転入力部には−５０Ｖ系検知回路から検知信号Ｎ１Ｖが与えられる。このコンパレータＣＭ３が出力する信号Ｍ５０Ｖは、ＰＭＯＳトランジスタＭＰ２２のゲートに与えられる。これらコンパレータＣＭ２，ＣＭ３は、上述の検知信号Ｐ１Ｖ，Ｎ１Ｖと定電圧ＡＤＪＰ，ＡＤＪＮとを比較する比較回路を構成する。
【００４２】
さらに、同図において、電源ＰＶＤＤと電源ＡＶＳＳとの間にはＰＭＯＳトランジスタＭＰ２１，ＭＰ２２の電流経路と抵抗Ｒ３４とがこの順に直列接続され、ＰＭＯＳトランジスタＭＰ２２のソースと抵抗Ｒ３４との接続点に現れる信号が検知信号ＰＭ５０Ｖとされる。これらＰＭＯＳトランジスタＭＰ２１，ＭＰ２２および抵抗Ｒ３４は、コンパレータＣＭ２，ＣＭ３が出力する信号Ｐ５０Ｖ，Ｍ５０Ｖを受けて検知信号ＰＭ５０Ｖを出力する信号出力回路を構成する。
【００４３】
次に、図６（ａ）に、＋５Ｖ系検知回路ＤＥＴ２の構成を示し、図６（ｂ）に、−５Ｖ系検知回路ＤＥＴ３の構成を示す。図６（ａ）に示すように、＋５Ｖ系検知回路ＤＥＴ２は、抵抗Ｒ４１，Ｒ４２，Ｒ４３とＰＭＯＳトランジスタＭＰ４０から構成される。即ち、電源ＰＶＤＤと電源ＡＶＤＤとの間には、抵抗Ｒ４１、Ｒ４２が直列接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間には、ＰＭＯＳトランジスタＭＰ４０の電流経路と抵抗Ｒ４３とが直列接続され、ＰＭＯＳトランジスタＭＰ４０のゲートは抵抗Ｒ４１と抵抗Ｒ４２との接続点に接続される。ＰＭＯＳトランジスタＭＰ４０のドレインと抵抗Ｒ４３との接続点に現れる電圧信号が検知信号Ｐ５Ｖとされる。ここで、抵抗Ｒ４１および抵抗Ｒ４２は、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧する分圧回路を構成し、ＰＭＯＳトランジスタＭＰ４０および抵抗Ｒ４３は、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧して得られる信号を入力して作動する。
【００４４】
また、図６（ｂ）に示すように、−５Ｖ系検知回路ＤＥＴ３は、抵抗Ｒ５１，Ｒ５２，Ｒ５３とＰＭＯＳトランジスタＭＰ５０から構成される。即ち、電源ＰＶＤＤと電源ＡＶＳＳとの間には抵抗Ｒ５１、Ｒ５２が直列接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間にはＰＭＯＳトランジスタＭＰ５０の電流経路と抵抗Ｒ５３とが直列接続され、ＰＭＯＳトランジスタＭＰ５０のゲートは抵抗Ｒ５１と抵抗Ｒ５２との接続点に接続される。ＰＭＯＳトランジスタＭＰ５０のドレインと抵抗Ｒ５３との接続点に現れる電圧信号が検知信号Ｍ５Ｖとされる。ここで、抵抗Ｒ５１および抵抗Ｒ５２は、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧する分圧回路を構成し、ＮＭＯＳトランジスタＭＮ５０および抵抗Ｒ５３は、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧して得られる信号を入力して作動する。
【００４５】
以下、この実施の形態２の動作を説明する。
まず、電源ＰＶＤＤ（＋５Ｖ），ＡＶＤＤ（０Ｖ），ＡＶＳＳ（−５Ｖ）が投入され、これら各電源の電圧が安定すると、図６に示す＋５Ｖ系検知回路ＤＥＴ２および−５Ｖ系検知回路ＤＥＴ３が動作し、これら検知回路から検知信号Ｐ５Ｖ，Ｍ５Ｖとしてハイレベルがそれぞれ出力される。具体的には、図６（ａ）において、電源ＰＶＤＤおよび電源ＡＶＤＤが投入されると、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧して得られる電圧信号Ｐ５ＶＢがＰＭＯＳトランジスタＭＰ４０のゲートに与えられ、このＰＭＯＳトランジスタＭＰ４０のドレイン電圧が上昇する。これにより、検知信号Ｐ５Ｖとしてハイレベルが出力される。
【００４６】
また、図６（ｂ）において、電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳが投入されると、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧して得られる電圧信号Ｍ５ＶＢがＰＭＯＳトランジスタＭＰ５０のゲートに与えられ、このＰＭＯＳトランジスタＭＰ５０のドレイン電圧が上昇する。これにより、検知信号Ｍ５Ｖとしてハイレベルが出力される。ハイレベルとなった検知信号Ｐ５Ｖ，Ｍ５Ｖは、図４に示すＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲートに与えられ、これらトランジスタがオン状態とされる。
【００４７】
この後、電源ＰＶ，ＭＶが投入されると、図４において、抵抗Ｒ２１および抵抗Ｒ２２により電源ＰＶと電源ＡＶＤＤとの間の電位差を分圧して得られる信号Ｐ１Ｖが電源ＡＶＤＤを基準としてハイレベルとなり、また、抵抗Ｒ２３および抵抗Ｒ２４により電源ＭＶと電源ＡＶＤＤとの間の電位差を分圧して得られる信号Ｎ１Ｖが、電源ＭＶを基準としてローレベルとなる。そして、信号Ｐ１Ｖが、図５に示すコンパレータＣＭ２の反転入力部に与えられ、信号Ｎ１ＶがコンパレータＣＭ３の非反転入力部に与えられる。
【００４８】
ここで、電源ＰＶが安定した状態では、信号Ｐ１Ｖの電圧が定電圧信号ＡＤＪＰの電圧よりも高くなり、電源ＭＶが安定した状態では、信号Ｎ１Ｖの電圧が定電圧信号ＡＤＪＮの電圧よりも低くなる。このため、コンパレータＣＭ２，ＣＭ３が出力する信号Ｐ５０Ｖ，Ｍ５０Ｖは共にローレベルとなり、これをゲートで受けるＰＭＯＳトランジスタＭＰ２１，ＭＰ２２がオン状態となって、検知信号ＰＭ５０がハイレベルとなる。そして、これら検知信号を受けて、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２が共にオン状態となり、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０との接続点が電源ＡＶＳＳ側に駆動される。従って、検知信号ＤＥＴＥＣＴがローレベルとなり信号ＮＬがハイレベルとなって、これらの信号レベルから全ての電源が安定したことが把握される。
【００４９】
この実施の形態２の特徴をまとめる。
（１）複数の電源（ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳ，ＰＶ，ＭＶ）に対して、各電源の電圧を分圧するための複数の分圧回路（抵抗Ｒ２１，Ｒ２２、抵抗Ｒ２３，Ｒ２４、抵抗Ｒ４１，Ｒ４２、抵抗Ｒ５１，Ｒ５２）が設けられる。
（２）また、上述の複数の分圧回路に対して、最初に安定する電源系（ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳ）の供給を受けて作動する複数の検知回路（±５０Ｖ系検知回路ＤＥＴ１、＋５Ｖ系検知回路ＤＥＴ２、−５Ｖ系検知回路ＤＥＴ３）が設けられる。そして、これら複数の検知回路は、上述の分圧回路により分圧して得られた電圧信号Ｐ１Ｖ，Ｎ１Ｖ，Ｐ５ＶＢ，Ｍ５ＶＢ）に基づき複数の電源の各電圧が安定したことを示す検知信号（ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖ）をそれぞれ出力する。
【００５０】
（３）さらに、上記複数の検知回路からそれぞれ出力された検知信号を入力する論理演算回路（抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶからなる回路）が設けられる。この論理演算回路は、最初に安定する電源系の供給を受けて作動し、検知信号（ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖ）を論理演算して上述の複数の電源の全ての状態が反映された検知信号ＤＥＴＥＣＴを出力する。この検知信号ＤＥＴＥＣＴから電源状態が把握される。例えば、電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳが安定していることを前提条件とすれば、検知信号ＤＥＴＥＣＴがローレベルのときには全ての電源が安定したことが把握される。また、検知信号ＤＥＴＥＣＴがハイレベルのときには、少なくとも電源ＰＶまたは電源ＭＶの何れかが安定していないことが把握される。
【００５１】
以上、この発明の実施の形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態２において、電源ＰＶＤＤに対する＋５Ｖ系検知回路２および−５Ｖ系検知回路３の応答動作にヒステリシス特性を持たせてもよい。図７に、上述の図６に示す検知回路にヒステリシス特性を持たせた構成を示す。図７（ａ）に示す＋５Ｖ系検知回路ＤＥＴ２０は、上述の図６（ａ）に示す＋５Ｖ系検知回路ＤＥＴ２にヒステリシス特性を持たせたものである。即ち、抵抗Ｒ４１を抵抗Ｒ４１ＡおよびＲ４１Ｂに分割し、このうち、抵抗Ｒ４１Ａと並列にＰＭＯＳトランジスタＭＰ４１を接続し、このＰＭＯＳトランジスタＭＰ４１のゲートには信号ＮＬを与える。
【００５２】
この＋５Ｖ系検知回路ＤＥＴ２０によれば、各電源系が安定していない時、信号ＮＬがローレベルとなり、これをゲートで受けるＰＭＯＳトランジスタＭＰ４１がオン状態となる。従って、抵抗Ｒ４１Ａがショートされ、見かけ上、抵抗Ｒ４１の抵抗値が低下する。このため、抵抗Ｒ４１Ｂと抵抗Ｒ４２によって分圧して得られる電圧は高くなる方向にシフトし、この電圧をゲートで受けるＰＭＯＳトランジスタＭＰ４０がオン状態となるための電源ＰＶＤＤの電圧が高い方向にシフトする。
【００５３】
この後、各電源が安定すると、信号ＮＬがハイレベルとなり、ＰＭＯＳトランジスタＭＰ４１がオフ状態となる。このため、抵抗Ｒ４１の抵抗値は、抵抗Ｒ４１Ａと抵抗Ｒ４１Ｂとを足し合わせた値となり、その見かけ上の抵抗値が上昇する。従って、これら抵抗Ｒ４１，Ｒ４２によって分圧される電圧が低くなる方向にシフトし、この電圧をゲートで受けるＰＭＯＳトランジスタＭＰ４０がオフ状態となるための電源ＰＶＤＤの電圧が低い方向にシフトする。このように電源ＰＶＤＤに対してＰＭＯＳトランジスタＭＰ４０がオン状態／オフ状態となるタイミングにヒステリシス特性が付与される。これにより、電源系が不安定な状態にある場合の検知動作を安定化することが可能になる。
【００５４】
図７（ｂ）に、−５Ｖ系検知回路ＤＥＴ３０の構成を示す。この−５Ｖ系検知回路ＤＥＴ３０は、上述の図６（ｂ）に示す−５Ｖ系検知回路ＤＥＴ３にヒステリシス特性を持たせたもので、抵抗Ｒ５１を抵抗Ｒ５１ＡおよびＲ５１Ｂに分割し、このうち、抵抗Ｒ５１Ａと並列にＰＭＯＳトランジスタＭＰ５１を接続したものである。ヒステリシス特性を発現するメカニズムについては上述の＋５Ｖ系検知回路２０と同様である。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、電源電圧が互いに異なる複数の電源電圧（多電源）を安定的に検知することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係るＤ級増幅器の全体構成を示す図である。
【図２】 この発明の実施の形態１に係る電源電圧検知回路の構成を示す回路図である。
【図３】 この発明の実施の形態２に係るＤ級増幅器の全体構成を示す図である。
【図４】 この発明の実施の形態２に係る電源電圧検知回路の構成を示す回路図である。
【図５】 この発明の実施の形態２に係る５０Ｖ系検知回路の構成を示す回路図である。
【図６】 この発明の実施の形態２に係る５Ｖ系検知回路の構成を示す回路図である。
【図７】 この発明の実施の形態２に係る５Ｖ系検知回路の他の構成（ヒステリシス特性を有する構成）を示す回路図である。
【図８】 従来技術に係る電源電圧検知回路の構成例を示す図である。
【符号の説明】
ＳＩＧ：信号源、９００：Ｄ級増幅器、９０１：入力段、９０２：変調回路、９０３：駆動回路、９０４，９０５：パワーＭＯＳトランジスタ、９０６，９０６０：電源電圧検知回路、Ｒ１〜Ｒ１０，Ｒ２１〜Ｒ２７：抵抗、ＭＰ１〜ＭＰ３，ＭＨＰ１，ＭＨＰ２：ＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＨＮ１〜ＭＨＮ３，ＭＮ１０〜ＭＮ１２：ＮＭＯＳトランジスタ、ＤＥＴ１：±５０Ｖ系検知回路、ＤＥＴ２，ＤＥＴ２０：＋５Ｖ系検知回路、ＤＥＴ３，ＤＥＴ３０：−５Ｖ系検知回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power supply voltage detection circuit suitable for a device such as a class D amplifier that operates by receiving a plurality of power supplies (multiple power supplies), and relates to a circuit technique for detecting that all power supply systems have been established.
[0002]
[Prior art]
Conventionally, class D amplifiers that use analog signals such as music signals as input signals and convert them into pulse signals to amplify the power are known. The output terminals are connected to the speaker input terminals via a low-pass filter. Is done. According to this class D amplifier, a pulse signal whose power is amplified with the amplitude (information component) of the input signal reflected in the pulse width is output. Then, the pulse signal passes through the low-pass filter to extract the power-amplified analog music signal, and this music signal drives the speaker. Since the class D amplifier can be formed on a silicon chip, the class D amplifier can be realized in a small size and at a low cost, and is widely used in portable terminals and personal computers that require low power consumption.
[0003]
Here, the configuration of the class D amplifier will be schematically described with reference to FIG.
The class D amplifier 900 shown in the figure is complementary to an
[0004]
As described above, the class D amplifier 900 is configured to operate with multiple power supplies. When some power supplies are not stable and other power supplies are stabilized, an abnormal current is generated inside, and the device is damaged. There is a possibility of receiving. Therefore, in general, a device that operates with multiple power supplies is configured to be in a protection mode state that protects internal circuits from abnormal current until all power supplies become stable when the power is turned on, in order to detect each power supply voltage. Power supply voltage detection circuit.
[0005]
FIG. 8 shows a configuration example of a power supply voltage detection circuit according to the prior art.
FIG. 1A shows the configuration of the first prior art. This example is for detecting the power supply voltage of the power supply VDD2 in a device in which the power supply VDD1 is always stable. The resistors RA1 and RA2 connected in series between the power supply VDD2 and the ground, and the power supply VDD1. And resistors RA3 and RA4 connected in series between the power supply VDD1 and the ground, and a comparator CMA operating with the power supply VDD1. According to this power supply voltage detection circuit, the signal level appearing at the connection node NA1 between the resistors RA1 and RA2 is compared with the reference voltage appearing at the connection node NA2 between the resistors RA3 and RA4, and the reference voltage at the connection node NA2 is determined. When exceeding, the comparator CMA outputs a high level as the output signal OUTA. As a result, the power supply VDD2 can be detected.
[0006]
FIG. 2B shows the configuration of the second prior art. This example detects a power supply voltage of a single power supply VDD, and includes resistors RB1 and RB2 connected in series between the power supply VDD and the ground, and a comparator CMB operating with the power supply VDD. For example, a reference voltage VREF generated by a band gap type reference voltage generation circuit is applied to the inverting input portion of the comparator CMB. In this example, it is assumed that the reference voltage VREF is set to 2V.
[0007]
According to this power supply voltage detection circuit, the signal level appearing at the connection node NB between the resistors RB1 and RB2 increases following the power supply VDD. In this process, when the voltage of the power supply VDD is secured to such an extent that the comparator CMB can operate, the comparator CMB operates and the signal level of the output signal OUTB is determined according to the signal level of the connection node NB. In general, since the comparator CMB operates when the power supply VDD is 2 V or less, the comparator CMB is in an operating state when the signal level of the connection node NB is lower than the reference voltage VREF (= 2 V), and outputs a low level as the output signal OUTB. . When the power supply VDD further rises and the signal level of the connection node NB exceeds the reference voltage VREF, a high level is output as the output signal OUTB, thereby enabling detection of the power supply VDD.
[0008]
Furthermore, the structure which concerns on the 3rd prior art is shown in the figure (c). In this example, the gate voltage threshold value of the NMOS transistor MNC is used, and a current path is formed between the resistors RC1 and RC2 connected in series between the power supply VDD and the ground GND, and between the power supply VDD and the ground GND. It comprises an NMOS transistor MNC connected in series with RC3 and a buffer BFC. The gate of the NMOS transistor MNC is connected to a connection node NC1 between the resistors RC1 and RC2, and the input portion of the buffer BFC is connected to a connection node NC2 between the resistor RC3 and the NMOS transistor MNC.
[0009]
According to this power supply voltage detection circuit, when the power supply VDD, which is in a stable state in the initial state, decreases, the signal level of the connection node NC1 also decreases as the power supply VDD decreases. When the signal level of the connection node NC1 falls below the gate threshold voltage of the NMOS transistor MNC, this transistor is turned off. As a result, the signal level of the connection node NC2 becomes high. Accordingly, the buffer BFC that inputs the signal level of the connection node NC2 outputs a high level as the output signal OUTC, and thus the power supply VDD can be detected.
[0010]
[Problems to be solved by the invention]
However, the above-described conventional technology detects a single power supply and cannot cope with a plurality of power supplies (multiple power supplies) having different power supply voltages. In general, as the power supply voltage increases, the fluctuation range tends to increase, and it becomes difficult to stably detect the power supply voltage.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a power supply voltage detection circuit capable of stably detecting a plurality of power supply voltages (multiple power supplies) having different power supply voltages.
[0011]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has the following configuration.
In other words, the power supply voltage detection circuit according to the invention described in claim 1 divides the power supply voltage of the first power supply system to generate a first signal that follows the power supply voltage, and The power supply voltage of the second power supply system that operates upon receiving the supply of the first power supply system is higher than that of the first power supply system, and the signal level obtained by dividing the power supply voltage is A second signal generator for generating a second signal having a binary value indicating whether or not a predetermined voltage with respect to the first power supply system is exceeded; and a third power supply system. Before Logical operation of the first and second signals Indicate a specific signal level based on the result of the logic operation And a third signal generator for generating a third signal.
[0012]
According to this configuration, the first to third signals reflect the power supply voltages of the first to third power supply systems, respectively. Here, since the second signal operates upon receiving the supply of the first power supply system and is generated as a binary signal corresponding to the signal level obtained by dividing the second power supply system, the second signal is generated. Even when the fluctuation range of the power supply voltage of the power supply system is relatively large, the fluctuation does not appear in the second signal. Accordingly, it is possible to stably grasp the voltage state of the second power supply system. Further, since the third signal generator receives the supply of the third power supply system and performs a logical operation on the first and second signals, the third signal obtained as a result of the operation is the first to third signals. All of the power supply system is reflected. Therefore, it is possible to detect the power supply voltages of the first to third power supply systems having different power supply voltages from the third signal.
[0013]
The power supply voltage detection circuit according to claim 2 is the power supply voltage detection circuit according to claim 1, wherein the second signal generator is Suppressing a change in the second signal, The second signal Only for a certain time Delay to delay Part (For example, a component corresponding to a capacitor C described later).
According to this configuration, since the second signal is delayed, the second signal is invalidated for a period corresponding to this delay, and the first and second power supply systems reflected in the second signal Will be delayed. Therefore, it becomes possible to generate the third signal when the first and second power supply systems are sufficiently stable, and the operation of the circuit system that receives the supply of the first and second power supply systems. It becomes possible to generate the third signal at the stage where the signal is stabilized.
[0014]
Furthermore, a power supply voltage detection circuit according to a third aspect of the present invention is the power supply voltage detection circuit according to the first or second aspect, wherein, for example, as the first signal generation unit, the high potential of the first power supply system is used. A first PMOS transistor having a source connected to the side and a gate and a drain connected to a first node where the first signal should appear And A first resistor having one end connected to the first node and the other end connected to the low potential side of the first power supply system. Anti and And the second signal generation unit includes second and third resistors connected in series between the high potential side of the second power supply system and the low potential side of the first power supply system. Anti and A second PMOS transistor having a source connected to the high potential side of the first power supply system and a gate connected between the second resistor and the third resistor. And A fourth resistor connected between the drain of the second PMOS transistor and the low potential side of the first power supply system. Anti and A source is connected to the low potential side of the first power supply system, a gate is connected between the drain of the second PMOS transistor and the fourth resistor, and the second signal in which the second signal should appear. First NMOS transistor having a drain connected to the node of And A fifth resistor connected between the high potential side of the first power supply system and the second node. Anti and As a third signal generator, a sixth resistor whose one end is connected to the high potential side of the third power supply system is provided. Anti and A current path is connected in series between the other end side of the sixth resistor and the low potential side of the first power supply system, and the first and second signals are respectively supplied to the gates. And a third NMOS transistor And It is characterized by comprising.
[0015]
Furthermore, a power supply voltage detection circuit according to the invention described in claim 4 is provided for each of a plurality of power supply systems, and a plurality of voltage dividing circuits for dividing the voltage of each power supply system, and the plurality of voltage divisions Each of the plurality of power supply systems is operated by receiving a supply of a stable power supply system among the plurality of power supply systems. circuit That the voltages of the plurality of power supply systems are stabilized based on the voltages divided by Detection signal indicating the detection result Operates in response to the supply of a plurality of detection circuits to be output and the first stable power supply system, and performs a logical operation on detection signals output from the plurality of detection circuits, respectively. Indicate a specific signal level based on the result of the logic operation A logic operation circuit for outputting signals. A last detection circuit for detecting a stable power supply voltage, a constant voltage generation circuit for generating a predetermined constant voltage, a voltage obtained by dividing the last stable power supply system voltage, and the constant voltage And a signal output circuit that receives the output signal of the comparison circuit and outputs a signal to be given to the logic operation circuit. The
[0016]
According to this configuration, since the plurality of detection circuits operate upon receiving the supply of the stable power system first, the detection signals output from the plurality of detection circuits reflect the states of the plurality of power supply systems, respectively. The The detection signals output from the plurality of detection circuits are input to the logic operation circuit and subjected to a logical operation, and the signal obtained as a result of the operation reflects all the states of the plurality of power supply systems. Therefore, it is possible to grasp that all of the voltages of the plurality of power supply systems are stable from the signal output from the logic operation circuit.
[0017]
The In addition, the claims 5 The power supply voltage detection circuit according to claim 4 is the power supply voltage detection circuit according to claim 4, wherein among the plurality of detection circuits, Detection circuit Detection circuit that detects the voltage of the power supply system that stabilizes first In its response behavior Hysteresis characteristics To grant It is structured.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a 900 configuration of a class D amplifier provided with a power supply
[0019]
The
[0020]
The
[0021]
The
[0022]
The above is the basic configuration of the class D amplifier 900, which is supplied with the first power supply system (AVDD, AVSS), the second power supply system (PV, MV), and the third power supply system (PVDD). It is supposed to work. The power supply AVDD and the power supply AVSS constitute the high potential side and the low potential side of the first power supply system, respectively. The power supply PV and the power supply MV constitute the high potential side and the low potential side of the second power supply system, respectively. The power supply PVDD constitutes the high potential side and the low potential side of the third power supply system, respectively.
[0023]
According to the class D amplifier 900, the music signal VIN input from the signal source SIG is converted into a pulse signal through the
[0024]
Next, the configuration of the power supply
First, the configuration of a circuit system for detecting the first power supply system (AVDD, AVSS) will be described. This circuit system is realized as a first signal generation circuit including a PMOS transistor MP1 and a resistor R1. The source of the PMOS transistor MP1 is connected to the power supply AVDD, and its gate is connected to its drain. One end of the resistor R1 is connected to the drain of the PMOS transistor MP1, and the other end is connected to the power source AVSS. The signal appearing at the connection node N3 between the PMOS transistor MP1 and the resistor R1 represents the detection result of the first power supply system.
[0025]
Next, the configuration of a circuit system for detecting the second power supply system (PV, MV) will be described. This circuit system is realized as a second signal generation circuit comprising resistors R2, R3, R4, R5, R6, R7, R8, PMOS transistors MP2, MP3, and NMOS transistors MN1, MN2.
First, a circuit system for detecting the power source PV in the configuration for detecting the second power source system will be described. Resistors R2 and R3 are connected in series between the power source PV and the power source AVSS, and a signal level obtained by dividing the power source voltage of the power source PV with respect to the power source AVSS appears at a connection node N5 between these resistors. The source of the PMOS transistor MP2 is connected to the power supply AVDD, and the gate thereof is connected to the connection node N5. One end of the resistor R8 is connected to the drain of the PMOS transistor MP2, and the other end is connected to the power source AVSS. The source of the NMOS transistor MN2 is connected to the power source AVSS, its gate is connected to a connection node N1 between the drain of the PMOS transistor MP2 and the resistor R8, and its drain is connected to the power source AVDD via the resistor R6.
[0026]
Next, a circuit system for detecting the power source MV in the configuration for detecting the second power source system will be described. In FIG. 2, the circuit system for detecting the power source MV includes resistors R4 and R5, NMOS transistor NM1, resistor R7, and PMOS transistor MP3, and the above-described configuration for detecting the power source PV for the resistors R8, NMOS transistor MN2, and resistor R6. Share with. Here, the resistors R4 and R5 and the NMOS transistor NM1 correspond to the resistors R2 and R3 and the PMOS transistor MP2 described above, respectively. The resistor R7 and the PMOS transistor MP3 are peculiar to the circuit system of the power source PV, and are for adjusting the phase of the signal applied to the gate of the NMOS transistor MN2 related to the common part to the signal of the circuit system of the power source PV. Is.
The signal (second signal) appearing at the connection node N4 between the resistor R6 and the NMOS transistor MN2 represents the detection result of the second power supply system.
[0027]
Next, the configuration of a circuit system for detecting the third power supply system (PVDD) will be described. In FIG. 2, this circuit system is realized as a third signal generation circuit including a resistor R10, high breakdown voltage type NMOS transistors MHN1, MHN2, and MHN3, and high breakdown voltage type PMOS transistors MHP1 and MHP2. Here, one end of the resistor R10 is connected to the power supply PVDD. Between the other end of the resistor R10 and the power source AVSS, current paths of NMOS transistors MHN1, MHN2, and MHN3 are connected in series, and among these, the gates of the NMOS transistors MHN2 and MHN3 appear at the connection node N3. A signal (first signal) and a signal (second signal) appearing at the connection node N4 are provided.
[0028]
The source of the PMOS transistor MHP1 is connected to the power supply PVDD, and the gate thereof is connected to the source of the PMOS transistor MHP2 together with the drain. The gate of the PMOS transistor MHP2 is connected to its drain, and this drain is connected to the power source AVSS via the resistor R9. A signal appearing at the connection node N7 between the PMOS transistor MHP2 and the resistor R9 represents a detection result of the third power supply system, and is given to the gate of the NMOS transistor MMHN1. The signal appearing at the connection node between the resistor R10 and the NMOS transistor MHN1 represents the final detection result, and reflects all the established states of the first to third power supply systems described above.
[0029]
The operation of the power supply
In the initial state, it is assumed that all the power supply systems are open and each node is in an equilibrium state.
When the first power supply system (AVDD, AVSS) rises from this initial state, the signal level of the connection node N3 rises from the power supply AVSS toward the power supply AVDD, and the on-resistance of the PMOS transistor MP1 and the resistance value of the resistor R1 The NMOS transistor MHN2 whose gate is connected to the connection node N3 is turned on. When the first power supply system starts up, a circuit system (circuit system including the PMOS transistor MP2 and the like) for detecting the second power supply system can function.
[0030]
In this state, since the power source PV is not started up, the signal level of the connection node N5 is low, and the PMOS transistor MP2 receiving this at the gate is in the on state. Further, since the power source MV has not risen, the gate of the NMOS transistor MN1 is pulled up to the power source AVDD via the resistor R5, and the transistor MN1 is turned on to drive the connection node N2 to the low level, and this is received by the gate. The PMOS transistor MP3 is turned on. Accordingly, the signal level of the connection node N1 is driven to a high level by both the PMOS transistors MP2 and MP3, and the NMOS transistor MN2 receiving this at the gate is turned on. As a result, the connection node N4 is driven to a low level, and the NMOS transistor MHN3 receiving this at the gate is turned off. Accordingly, the signal level of the connection node N8 is raised to the voltage of the power supply PVDD by the resistor R10, and a high level is output as the detection signal DETECT.
[0031]
From this state, when the power source PV that constitutes the second power source system rises, the signal level of the connection node N5 increases, and the PMOS transistor MP2 shifts to the off state. At this stage, since the PMOS transistor MP3 is in the ON state, the connection node N1 is maintained at a high level. When the power supply MV is turned on, the signal level of the connection node N6 decreases, and the NMOS transistor MN1 that receives this at the gate is turned off. Accordingly, the connection node N2 is pulled up to the high level via the resistor R7, and the PMOS transistor MP3 receiving this at the gate shifts to the off state. As a result, both the PMOS transistors MP2 and MP3 are turned off, and the connection node N1 is pulled down to the power supply AVSS via the resistor R8 and becomes low level, and the NMOS transistor MN2 receiving this at the gate shifts to the off state. . Then, the connection node N4 is pulled up to the power supply AVDD via the resistor R6 and becomes high level, and the NMOS transistor MHN3 receiving this at the gate shifts to the ON state.
[0032]
Next, when the power supply PVDD rises, the signal level of the connection node N7 rises, and the NMOS transistor MHN1 that receives this at the gate shifts to the on state.
Eventually, when all the power supply systems are started, the NMOS transistors MHN1, MHN2, and MHN3 are all turned on, the connection node N8 is driven by the power supply AVSS, and the detection signal DETECT is set to the low level. The PMOS transistor MP7 receiving the detection signal DETECT at its gate is turned on, and the NMOS transistor MN7 is turned off. As a result, the PMOS transistor MP6 and the NMOS transistor MN6 are complementarily turned on based on the PWM signal, and can output a pulse signal as the output signal OUT.
[0033]
Here, the change in the signal appearing at the connection node N4 is suppressed by the capacitor C, and the signal appearing at the node N4 is delayed. As a result, the detection signal is generated with a delay of a certain time (corresponding to the delay time) when the power is turned on. Therefore, it becomes possible to detect a state in which the second power supply system is sufficiently stable.
[0034]
The above operations are summarized.
The first signal generation circuit divides the power supply voltage of the first power supply system and generates a signal following the power supply voltage.
The second signal generation circuit operates in response to the supply of the first power supply system. The signal level appearing at the connection nodes N5 and N6 by dividing the power supply voltage of the high power supply PV of the second power supply system is a predetermined voltage based on the first power supply system (the gates of the PMOS transistor MP2 and the NMOS transistor MN1). A binary signal is generated and output according to whether or not the threshold voltage is exceeded.
Furthermore, the third signal generation circuit operates upon receiving the supply of the third power supply system. Then, by performing a logical operation on signals appearing at the connection nodes N3, N4, and N7, a detection signal DETECT reflecting all the established states of the first to third power supply systems is generated and output.
[0035]
(Embodiment 2)
The second embodiment of the present invention will be described below.
First, FIG. 3 shows the overall configuration of the class D amplifier according to the second embodiment. This class D amplifier includes a power supply
In the second embodiment, the voltage of the power supply AVDD is ground (0V), the voltage of the power supply PVDD is + 5V, the voltage of the power supply AVSS is −5V, the voltage of the power supply PV is + 50V, and the voltage of the power supply MV is -50V. The order in which these power supplies are stabilized is such that the power supply system including the power supplies PVDD, AVDD, and AVSS is first stabilized, and finally the power supply system including the power supplies PV and MV is stable.
[0036]
Next, FIG. 4 shows a configuration of a power supply
[0037]
The ± 50V detection circuit DET1 detects the voltage state of the power supply PV and the power supply MV from the voltage signals P1V and N1V, and outputs the detection signal PM50V on the condition that the voltages of the power supplies PV and MV are stabilized. Configured to do. The + 5V system detection circuit DET2 is for detecting the voltage state of the power supply PVDD (+ 5V), and is configured to output the detection signal P5V on condition that the voltage of the power supply PVDD is stabilized. The −5V system detection circuit DET3 is for detecting the voltage state of the power supply AVSS, and is configured to output the detection signal M5V on condition that the voltage of the power supply AVSS is stabilized.
[0038]
Also, in the figure, one end of a resistor R27 is connected to the power supply PVDD, and current paths of NMOS transistors MN10, MN11, and MN12 are connected in series between the other end and the power supply AVSS. The resistor R27 and the NMOS transistors MN10, MN11, MN12 function as a negative AND gate circuit, and the result of the negative logic operation on the detection signals PM50V, P5V, M5V is connected to the connection point between the resistor R27 and the drain of the NMOS transistor MN10. Is output as a detection signal DETECT. Further, an input part of the inverter INV is connected to a connection point between the resistor R27 and the drain of the NMOS transistor MN10, and this inverter outputs a signal NL that is an inverted signal of the detection signal DETECT. The resistor R27, the NMOS transistors MN10, MN11, MN12, and the inverter INV constitute a logical operation circuit that outputs the detection signal DETECT. , AVDD, ADSS, PV, MV, the detection signal DETECT reflecting all the voltage states is generated.
In the second embodiment, a
[0039]
Next, FIG. 5 shows the configuration of the ± 50 V system detection circuit DET1. As shown in the figure, the reference voltage ADJ is applied to the non-inverting input part of the comparator CM1, and its output part is connected to the gate of the NMOS transistor MN20. The drain of the NMOS transistor MN20 is connected to the inverting input part of the above-described comparator CM1, and is connected to the power supply PVDD via the resistor R31.
A current mirror including current driving transistors ID1 to ID5 is connected to the source side of the NMOS transistor MN20. That is, the current path of the transistor ID1 is connected between the source of the NMOS transistor MN20 and the power supply AVSS, and the current paths of the transistors ID3 and ID4 are connected in series between the power supply PVDD and the power supply AVSS. A current path of the transistor ID4 and the resistor R32 are connected in this order between the power supply PVDD and the power supply AVDD, and a current path of the resistor R33 and the current driving transistor ID5 are connected in this order between the power supply AVDD and the power supply AVSS. Is done.
[0040]
Here, the transistor ID1 and the transistors ID2 and ID5 form a current mirror that operates with the negative power supply AVSS as a reference. When the transistor ID1 is driven by the NMOS transistor MN20, the transistor ID1 is negatively proportional to the current flowing through the transistor ID1. A constant current flows through the transistors ID2 and ID5, and this current acts as a load current for the resistor R33. The transistor ID3 and the transistor ID4 form a current mirror that operates with the positive power supply PVDD as a reference. When the current flowing through the transistor ID2 flows into the transistor ID3, a positive constant current proportional to the current flows through the transistor ID4. This current acts as a load current for the resistor R32. As a result, a positive constant voltage ADJP appears at the connection point between the transistor ID4 and the resistor R32, and a negative constant voltage ADJN appears at the connection point between the transistor ID5 and the resistor R33. The above-described comparator CM1, resistors R31 to R33, and transistors ID1 to ID5 constitute a constant voltage generation circuit that generates predetermined constant voltages ADJP and ADJN.
[0041]
In the figure, the constant voltage ADJP is applied to the non-inverting input portion of the comparator CM2, and the detection signal P1V is applied to the inverting input portion from the + 50V system detection circuit. The signal P50V output from the comparator CM2 is applied to the gate of the PMOS transistor MP21. Further, the constant voltage ADJN is applied to the inverting input portion of the comparator CM3, and the detection signal N1V is applied to the non-inverting input portion from the -50V detection circuit. The signal M50V output from the comparator CM3 is applied to the gate of the PMOS transistor MP22. The comparators CM2 and CM3 constitute a comparison circuit that compares the detection signals P1V and N1V with the constant voltages ADJP and ADJN.
[0042]
Further, in the figure, a current path of PMOS transistors MP21 and MP22 and a resistor R34 are connected in series in this order between the power supply PVDD and the power supply AVSS, and a signal appearing at a connection point between the source of the PMOS transistor MP22 and the resistor R34. Is the detection signal PM50V. The PMOS transistors MP21 and MP22 and the resistor R34 constitute a signal output circuit that receives the signals P50V and M50V output from the comparators CM2 and CM3 and outputs a detection signal PM50V.
[0043]
Next, FIG. 6A shows the configuration of the + 5V system detection circuit DET2, and FIG. 6B shows the configuration of the −5V system detection circuit DET3. As shown in FIG. 6A, the + 5V system detection circuit DET2 includes resistors R41, R42, R43 and a PMOS transistor MP40. That is, resistors R41 and R42 are connected in series between the power supply PVDD and the power supply AVDD, and the current path of the PMOS transistor MP40 and the resistor R43 are connected in series between the power supply PVDD and the power supply AVSS. The gate of MP40 is connected to the connection point between resistor R41 and resistor R42. A voltage signal appearing at a connection point between the drain of the PMOS transistor MP40 and the resistor R43 is taken as a detection signal P5V. Here, the resistor R41 and the resistor R42 constitute a voltage dividing circuit that divides the potential difference between the power source PVDD and the power source AVDD, and the PMOS transistor MP40 and the resistor R43 divide the potential difference between the power source PVDD and the power source AVDD. It operates by inputting a signal obtained by pressing.
[0044]
As shown in FIG. 6B, the -5V system detection circuit DET3 includes resistors R51, R52, R53 and a PMOS transistor MP50. That is, resistors R51 and R52 are connected in series between the power supply PVDD and the power supply AVSS, and the current path of the PMOS transistor MP50 and the resistor R53 are connected in series between the power supply PVDD and the power supply AVSS. The gate is connected to a connection point between the resistor R51 and the resistor R52. A voltage signal appearing at a connection point between the drain of the PMOS transistor MP50 and the resistor R53 is taken as a detection signal M5V. Here, the resistor R51 and the resistor R52 constitute a voltage dividing circuit that divides the potential difference between the power supply PVDD and the power supply AVSS, and the NMOS transistor MN50 and the resistor R53 divide the potential difference between the power supply PVDD and the power supply AVSS. It operates by inputting a signal obtained by pressing.
[0045]
Hereinafter, the operation of the second embodiment will be described.
First, when the power supplies PVDD (+5 V), AVDD (0 V), and AVSS (−5 V) are turned on and the voltages of these power supplies are stabilized, the +5 V system detection circuit DET2 and the −5 V system detection circuit DET3 shown in FIG. 6 operate. These detection circuits output high levels as detection signals P5V and M5V, respectively. Specifically, in FIG. 6A, when the power supply PVDD and the power supply AVDD are turned on, a voltage signal P5VB obtained by dividing the potential difference between the power supply PVDD and the power supply AVDD is applied to the gate of the PMOS transistor MP40. As a result, the drain voltage of the PMOS transistor MP40 increases. As a result, a high level is output as the detection signal P5V.
[0046]
In FIG. 6B, when the power supplies PVDD, AVDD, and AVSS are turned on, a voltage signal M5VB obtained by dividing the potential difference between the power supplies PVDD and AVSS is given to the gate of the PMOS transistor MP50. The drain voltage of the PMOS transistor MP50 increases. As a result, a high level is output as the detection signal M5V. The detection signals P5V and M5V that have become high level are applied to the gates of the NMOS transistors MN11 and MN12 shown in FIG. 4, and these transistors are turned on.
[0047]
Thereafter, when the power sources PV and MV are turned on, in FIG. 4, the signal P1V obtained by dividing the potential difference between the power source PV and the power source AVDD by the resistors R21 and R22 becomes a high level with respect to the power source AVDD. Further, the signal N1V obtained by dividing the potential difference between the power source MV and the power source AVDD by the resistors R23 and R24 becomes a low level with the power source MV as a reference. The signal P1V is supplied to the inverting input unit of the comparator CM2 shown in FIG. 5, and the signal N1V is supplied to the non-inverting input unit of the comparator CM3.
[0048]
Here, when the power source PV is stable, the voltage of the signal P1V is higher than the voltage of the constant voltage signal ADJP, and when the power source MV is stable, the voltage of the signal N1V is lower than the voltage of the constant voltage signal ADJN. . For this reason, the signals P50V and M50V output from the comparators CM2 and CM3 both become low level, the PMOS transistors MP21 and MP22 that receive the signals at the gate are turned on, and the detection signal PM50 becomes high level. Upon receiving these detection signals, the NMOS transistors MN10, MN11, and MN12 are all turned on, and the connection point between the resistor R27 and the NMOS transistor MN10 is driven to the power supply AVSS side. Therefore, the detection signal DETECT becomes the low level and the signal NL becomes the high level, and it can be understood that all the power supplies are stabilized from these signal levels.
[0049]
The characteristics of the second embodiment will be summarized.
(1) A plurality of voltage dividing circuits (resistors R21, R22, resistors R23, R24, resistors R41, R42) for dividing a voltage of each power source with respect to a plurality of power sources (PVDD, AVDD, AVSS, PV, MV). , Resistors R51 and R52) are provided.
(2) Also, a plurality of detection circuits (± 50V detection circuits DET1, + 5V system) that operate upon receiving the supply of the first stable power supply system (PVDD, AVDD, AVSS) to the plurality of voltage dividing circuits described above. Detection circuit DET2, -5V system detection circuit DET3) are provided. The plurality of detection circuits detect detection signals (PM50V, PM50V, P1V, N1V, P5VB, M5VB) based on voltage signals P1V, N1V, P5VB, and M5VB obtained by dividing by the above-described voltage dividing circuit. P5V and M5V) are output.
[0050]
(3) Further, a logic operation circuit (a circuit composed of a resistor R27, NMOS transistors MN10, MN11, MN12, and an inverter INV) is provided for inputting detection signals output from the plurality of detection circuits. This logical operation circuit operates in response to the supply of a stable power supply system first, and performs a logical operation on the detection signals (PM50V, P5V, M5V) to detect all the states of the plurality of power supplies described above. Is output. The power supply state is grasped from this detection signal DETECT. For example, assuming that the power supplies PVDD, AVDD, and AVSS are stable, it is understood that all the power supplies are stable when the detection signal DETECT is at a low level. Further, when the detection signal DETECT is at a high level, it is understood that at least one of the power source PV and the power source MV is not stable.
[0051]
Although the embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment, and any design change or the like without departing from the gist of the present invention is included in the present invention. .
For example, in the above-described second embodiment, the response operation of the + 5V detection circuit 2 and the -5V detection circuit 3 with respect to the power supply PVDD may have hysteresis characteristics. FIG. 7 shows a configuration in which the detection circuit shown in FIG. 6 has hysteresis characteristics. A + 5V system detection circuit DET20 shown in FIG. 7A is obtained by adding hysteresis characteristics to the + 5V system detection circuit DET2 shown in FIG. 6A. That is, the resistor R41 is divided into resistors R41A and R41B, and a PMOS transistor MP41 is connected in parallel with the resistor R41A, and a signal NL is given to the gate of the PMOS transistor MP41.
[0052]
According to the + 5V system detection circuit DET20, when each power supply system is not stable, the signal NL becomes low level, and the PMOS transistor MP41 receiving this at the gate is turned on. Therefore, the resistor R41A is short-circuited, and apparently the resistance value of the resistor R41 is lowered. For this reason, the voltage obtained by dividing by the resistors R41B and R42 shifts in the direction of increasing, and the voltage of the power supply PVDD for turning on the PMOS transistor MP40 that receives this voltage at the gate shifts in the increasing direction.
[0053]
Thereafter, when each power supply is stabilized, the signal NL becomes a high level, and the PMOS transistor MP41 is turned off. For this reason, the resistance value of the resistor R41 is a value obtained by adding the resistors R41A and R41B, and the apparent resistance value increases. Accordingly, the voltage divided by the resistors R41 and R42 shifts in the direction of lowering, and the voltage of the power supply PVDD for turning off the PMOS transistor MP40 receiving this voltage at the gate shifts in the lowering direction. Thus, the hysteresis characteristic is given to the timing when the PMOS transistor MP40 is turned on / off with respect to the power supply PVDD. This makes it possible to stabilize the detection operation when the power supply system is in an unstable state.
[0054]
FIG. 7B shows the configuration of the -5V system detection circuit DET30. The -5V system detection circuit DET30 is obtained by adding hysteresis characteristics to the -5V system detection circuit DET3 shown in FIG. 6B, and divides the resistor R51 into resistors R51A and R51B, of which the resistor R51A And a PMOS transistor MP51 connected in parallel. The mechanism for developing the hysteresis characteristic is the same as that of the above-described + 5V detection circuit 20.
[0055]
【The invention's effect】
As described above, according to the present invention, it is possible to stably detect a plurality of power supply voltages (multiple power supplies) having different power supply voltages.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of a class D amplifier according to Embodiment 1 of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a power supply voltage detection circuit according to the first embodiment of the present invention.
FIG. 3 is a diagram showing an overall configuration of a class D amplifier according to Embodiment 2 of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a power supply voltage detection circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a 50V detection circuit according to Embodiment 2 of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a 5V system detection circuit according to a second embodiment of the present invention.
FIG. 7 is a circuit diagram showing another configuration (configuration having hysteresis characteristics) of a 5V system detection circuit according to Embodiment 2 of the present invention;
FIG. 8 is a diagram illustrating a configuration example of a power supply voltage detection circuit according to a conventional technique.
[Explanation of symbols]
SIG: signal source, 900: class D amplifier, 901: input stage, 902: modulation circuit, 903: drive circuit, 904, 905: power MOS transistor, 906, 9060: power supply voltage detection circuit, R1 to R10, R21 to R27 : Resistance, MP1 to MP3, MHP1, MHP2: PMOS transistor, MN1, MN2, MHN1 to MHN3, MN10 to MN12: NMOS transistor, DET1: ± 50V system detection circuit, DET2, DET20: + 5V system detection circuit, DET3, DET30: -5V detection circuit.
Claims (5)
前記第１の電源系の供給を受けて作動し、前記第１の電源系よりも高い第２の電源系の電源電圧を分圧し、該電源電圧を分圧して得られた信号レベルが前記第１の電源系を基準とした所定電圧を越えたか否かを表す２値を有する第２の信号を生成する第２の信号生成部と、
第３の電源系の供給を受けて前記第１および第２の信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す第３の信号を生成する第３の信号生成部と、
を備えたことを特徴とする電源電圧検知回路。A first signal generator that divides the power supply voltage of the first power supply system and generates a first signal that follows the power supply voltage;
The power supply operates in response to the supply of the first power supply system, divides the power supply voltage of the second power supply system higher than the first power supply system, and the signal level obtained by dividing the power supply voltage is the first level. A second signal generator for generating a second signal having a binary value indicating whether or not a predetermined voltage with reference to one power supply system is exceeded;
The third of the first and second signals prior SL supplied with power system logic operation, generating a third signal for generating a third signal indicative of a particular signal level based on the result of the logic operation And
A power supply voltage detection circuit comprising:
前記第２の信号の変化を抑制して該第２の信号を一定時間だけ遅延させる遅延部をさらに備えたことを特徴とする請求項１に記載された電源電圧検知回路。The second signal generation unit includes:
Power supply voltage detection circuit according to claim 1, characterized in that to suppress the change of the second signal further comprising a delay section for delaying by a predetermined time the second signal.
前記第１の電源系の高電位側にソースが接続され、前記第１の信号が現れるべき第１のノードにゲートおよびドレインが接続された第１のＰＭＯＳトランジスタと、
一端側が前記第１のノードに接続され、他端が前記第１の電源系の低電位側に接続された第１の抵抗と、を備え、
前記第２の信号生成部として、
前記第２の電源系の高電位側と前記第１の電源系の低電位側との間に直列接続された第２および第３の抵抗と、
前記第１の電源系の高電位側にソースが接続され、前記第２の抵抗と前記第３の抵抗との間にゲートが接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインと前記第１の電源系の低電位側との間に接続された第４の抵抗と、
前記第１の電源系の低電位側にソースが接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第４の抵抗との間にゲートが接続され、前記第２の信号が現れるべき第２のノードにドレインが接続された第１のＮＭＯＳトランジスタと、
前記第１の電源系の高電位側と前記第２のノードとの間に接続された第５の抵抗と、を備え、
前記第３の信号生成部として、
一端が第３の電源系の高電位側に接続された第６の抵抗と、
前記第６の抵抗の他端側と前記第１の電源系の低電位側との間に電流経路が直列接続され、各ゲートに前記第１および第２の信号がそれぞれ与えられた第２および第３のＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする請求項１または２に記載された電源電圧検知回路。As the first signal generator,
Source connected to the high potential side of the first power supply system, a first PMOS transistor motor which gate and drain are connected to the first node should appear the first signal,
One end connected to the first node, comprising a first and a resistor whose other end is connected to the low potential side of the first power supply system, a
As the second signal generator,
And resistance of the second and third series-connected between the low potential side of the first power supply system and the high potential side of the second power supply system,
Source connected to the high potential side of the first power supply system, a second PMOS transistor capacitor, the gate of which is connected between said third resistor and said second resistor,
The fourth and resistance of which is connected between the low potential side of the drain and the first power supply system of the second PMOS transistor,
A source is connected to the low potential side of the first power supply system, a gate is connected between the drain of the second PMOS transistor and the fourth resistor, and the second signal in which the second signal should appear. a first NMOS transistor motor having a drain connected to the node,
And a resistance of the 5 connected between said first high-potential side and the second node of the power supply system,
And said third signal generation unit,
6 and resistance of which one end is connected to the high potential side of the third power supply system,
A current path is connected in series between the other end side of the sixth resistor and a low potential side of the first power supply system, and the first and second signals are respectively supplied to the gates. and a third NMOS transistor data,
The power supply voltage detection circuit according to claim 1, wherein the power supply voltage detection circuit is provided.
前記複数の分圧回路に対してそれぞれ設けられ、前記複数の電源系のうちで最初に安定する電源系の供給を受けて作動し、前記複数の分圧回路によりそれぞれ分圧された電圧に基づき前記複数の電源系の各電圧が安定したことを検知し、該検知結果を示す検知信号を出力する複数の検知回路と、
前記最初に安定する電源系の供給を受けて、前記複数の検知回路からそれぞれ出力された検知信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す信号を出力する論理演算回路と、
を備え、
最後に安定する電源系の電圧を検知する検知回路が、
所定の定電圧を発生する定電圧発生回路と、
前記最後に安定する電源系の電圧を分圧して得られる電圧と前記定電圧とを比較する比 較回路と、
前記比較回路の出力信号を受けて前記論理演算回路に与えるべき信号を出力する信号出力回路と、
を備えた電源電圧検知回路。A plurality of voltage dividing circuits provided for a plurality of power supply systems, respectively, for dividing the voltage of each power supply system;
Respectively provided to the plurality of voltage dividing circuit, first it operates by receiving supply of power supply system to be stable in the plurality of power supply systems, based on the voltage divided each minute by the plurality of voltage dividing circuit A plurality of detection circuits for detecting that each voltage of the plurality of power supply systems is stable and outputting a detection signal indicating the detection result ; and
The first supplied with power lines stably, the detection signals output from the previous SL plurality of detection circuits and a logic operation, and outputs a signal indicative of a particular signal level based on the result of the logic operation the logic An arithmetic circuit;
Equipped with a,
Finally, the detection circuit that detects the voltage of the stable power supply system
A constant voltage generating circuit for generating a predetermined constant voltage;
The ratio 較回path for comparing the voltage and the constant voltage obtained by dividing the voltage of the power supply lines stably in the last minute,
A signal output circuit that receives an output signal of the comparison circuit and outputs a signal to be given to the logic operation circuit;
Power supply voltage detection circuit comprising a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002089329A JP3937887B2 (en) | 2002-03-27 | 2002-03-27 | Power supply voltage detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002089329A JP3937887B2 (en) | 2002-03-27 | 2002-03-27 | Power supply voltage detection circuit |
Publications (2)
| Publication Number | Publication Date |
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| JP2003287554A JP2003287554A (en) | 2003-10-10 |
| JP3937887B2 true JP3937887B2 (en) | 2007-06-27 |
Family
ID=29234937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089329A Expired - Fee Related JP3937887B2 (en) | 2002-03-27 | 2002-03-27 | Power supply voltage detection circuit |
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|---|---|---|---|---|
| CN102023285A (en) * | 2009-09-16 | 2011-04-20 | 深圳Tcl新技术有限公司 | Undervoltage detection circuit of power supply |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3911268B2 (en) * | 2003-12-22 | 2007-05-09 | 松下電器産業株式会社 | Level shift circuit |
| JP4710878B2 (en) * | 2007-06-25 | 2011-06-29 | ヤマハ株式会社 | Class D amplifier device |
| JP4933583B2 (en) * | 2009-06-19 | 2012-05-16 | 株式会社デジタル | Alarm sound generation circuit |
| CN103853056B (en) * | 2012-11-29 | 2016-12-21 | 华为技术有限公司 | A kind of supply voltage identification device and power supply |
-
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| Publication number | Publication date |
|---|---|
| JP2003287554A (en) | 2003-10-10 |
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