JP3941549B2 - Class D amplifier - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、特に出力用のパワーＭＯＳトランジスタを駆動制御するための回路技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号を入力信号とし、これをパルス信号に変換して電力増幅するＤ級増幅器が知られており、その出力端子には、ローパスフィルタを介してスピーカの入力端子が接続される。このＤ級増幅器によれば、入力信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス信号が出力される。そして、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ量の音楽信号が抽出され、この音楽信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
図１２に、Ｄ級増幅器９００の構成と、その適用例を示す。
同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号ＶＩＮの発生源であり、この音楽信号に含まれる直流成分をカットするための入力コンデンサ（図示省略）を介してＤ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、いわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、ｎ型のパワーＭＯＳトランジスタ９０４，９０５からなる。
【０００４】
入力段９０１は、音楽信号ＶＩＮの中点を移動させて、電源ＶＤＤ（例えば１０Ｖ）で動作する変調回路９０２の入力特性に適合する波形に音楽信号ＶＩＮを変換するものである。変調回路９０２は、入力段９０１から出力された音楽信号をパルス信号に変換するものであり、音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行う。駆動回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものである。
【０００５】
パワーＭＯＳトランジスタ９０４は、正電源ＶＰＰ＋（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ハイレベルを出力するためのものである。また、パワーＭＯＳトランジスタ９０５は、負電源ＶＰＰ−（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ローレベルを出力するためのものである。出力端子ＴＯは、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子に接続される。
【０００６】
このＤ級増幅器９００によれば、信号源ＳＩＧから入力された音楽信号ＶＩＮが、入力段９０１および変調回路９０２を経てパルス信号に変換される。このとき、変調回路９０２は、音楽信号ＶＩＮに応じてキャリア信号をパルス幅変調する。駆動回路９０３は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、電力増幅されたアナログ量の音楽信号となってスピーカＳＰＫに供給される。
【０００７】
【発明が解決しようとする課題】
ところで、上述の変調回路９０２は、単一の電源ＶＤＤ（例えば１０Ｖ）で作動するように構成されたものであるから、その出力信号であるパルス信号のロウレベルは接地電位（０Ｖ）となり、ハイレベルは電源ＶＤＤが供給する電圧（１０Ｖ）となる。従って、そのような信号レベルを有するパルス信号をそのまま用いたのでは、ＭＯＳトランジスタの特性上、正電源ＶＰＰ＋（＋５０Ｖ）にドレインが接続されたパワーＭＯＳトランジスタ９０４を十分にオン状態に制御することはできず、また負電源ＶＰＰ−（−５０Ｖ）にソースが接続されたパワーＭＯＳトランジスタ９０５をオフ状態に制御することができない。そこで、駆動回路９０３には、変調回路９０２で変調されたパルス信号に基づき上述のパワーＭＯＳトランジスタ９０４，９０５を制御するための機能が必要とされる。
【０００８】
以下、駆動回路９０３について説明する。
正電源ＶＰＰ＋から負電源ＶＰＰ−まで変化する信号を出力するパワーＭＯＳトランジスタの導通状態を制御するためには、正電源ＶＰＰ＋および負電源ＶＰＰ−に見合った大振幅のパルス信号を駆動回路９０３からパワーＭＯＳトランジスタ９０４，９０５のゲートに供給するものとすればよいが、高耐圧トランジスタを用いて駆動回路９０３を構成しなければならず、コストの上昇を招く。そのため、パワーＭＯＳトランジスタ９０４とパワーＭＯＳトランジスタ９０５とをそれぞれ駆動する回路の電源系を分離（アイソレート）することにより、各回路に印加される実効的な電源電圧を緩和する手法を用いて駆動回路９０３が構成されている。
【０００９】
図１２に示す例では、パワーＭＯＳトランジスタ９０４，９０５の双方がｎ型であるため、駆動回路９０３は、パワーＭＯＳトランジスタ９０４のソース電圧、即ち出力端子ＴＯに現れる出力信号の電圧を基準とした電源系と、パワーＭＯＳトランジスタ９０５のソース電圧、即ち負電源ＶＰＰ−が供給する電圧を基準とした電源系とに分離される。そして、パワーＭＯＳトランジスタ９０４を駆動する回路の電源系は、出力端子ＴＯに現れる出力信号の電圧変化に追従して変動する。ところが、このように駆動回路９０３の電源系を出力端子ＴＯに現れる出力信号に追従させると、前段側の変調回路９０２が出力するパルス信号の信号レベルに対し駆動回路９０３の入力閾値が変動することになり、変調回路９０２から駆動回路９０３に信号を正しく伝送できなくなるという不都合を生じる。
【００１０】
このような不都合を解消するための第１の従来技術として、ブートストラップ回路技術を用いることにより、変調回路９０２が出力するパルス信号を駆動回路９０３側に適合した信号レベルに昇圧するものがある。
また、第２の従来技術として、絶縁トランスを用いることにより、変調回路９０２が出力するパルス信号を駆動回路９０３側に適合した信号レベルに電圧変換するものがある。
さらに、第３の従来技術として、フォトカプラを用いることにより、変調回路９０２の出力信号を光信号に変換して駆動回路９０３側に伝送するものがある。
【００１１】
しかしながら、上述の第１の従来技術によれば、変調回路から出力される信号のレベルを変換するためにブートストラップ回路を用いているので、信号の周波数が高くなると動作が不安定になるという問題がある。
また、上述の第２、第３の従来技術によれば、絶縁トランスやフォトカプラなどの電子部品が比較的高価なためにコストが上昇する。しかも、これら電子部品を実装するためのスペースを確保しなければならず、装置が大型化する。
また、図１２に示す従来構成では、変調回路９０２が１０Ｖ系の電源ＶＤＤで動作するものとしたが、仮に、入力段９０１、変調回路９０２、駆動回路９０３の全てのブロックが高電圧系の正電源ＶＰＰ＋，負電源ＶＰＰ−で動作するものとすれば、上述のように信号レベルを変換する必要はなく、回路構成を簡略化することができる。しかしながら、この場合、全ブロックに対して高耐圧プロセスの製造技術を使用することになるため、仮に各ブロックを別々にＩＣ化する場合であっても、個々のＩＣの製造コストが上昇することになる。
【００１２】
この発明は、上記事情に鑑みてなされたもので、特殊な回路技術や電子部品を用いることなく出力用のパワーＭＯＳトランジスタを駆動制御することができ、しかも高耐圧プロセスの使用を必要最小限に抑えることができるＤ級増幅器を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係るＤ級増幅器は、正電源と出力端子との間に電流経路が接続された第１の出力用トランジスタと、負電源と前記出力端子との間に電流経路が接続された第２の出力用トランジスタとを有し、入力端子を介して外部から入力された信号に含まれる情報成分をパルス幅に反映させて該信号をパルス信号に変調し、該パルス信号に基づき前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、前記パルス信号の同相信号および逆相信号からなる第１の相補信号を生成して出力する第１の相補信号生成回路と、前記パルス信号の同相信号および逆相信号からなる第２の相補信号を生成して出力する第２の相補信号生成回路と、前記第１の相補信号の同相信号の信号レベルと前記第１の相補信号の逆相信号の信号レベルとの間の大小関係を維持したまま、前記第１の相補信号を、前記第１の出力用トランジスタのソース電圧を基準とした第１の所定の電圧に追従する第３の相補信号にレベル変換する第１の信号変換回路と、前記第２の相補信号の同相信号の信号レベルと前記第２の相補信号の逆相信号の信号レベルとの間の大小関係を維持したまま、前記第２の相補信号を、前記第２の出力用トランジスタのソース電圧を基準とした第２の所定の電圧に追従する第４の相補信号にレベル変換する第２の信号変換回路と、前記第１の出力用トランジスタのソース電圧を基準とした内部電源で作動し、前記第３の相補信号を入力して該第３の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係を比較した結果に基づき前記第１の出力用トランジスタを駆動する第１の駆動回路と、前記第２の出力用トランジスタのソース電圧を基準とした内部電源で作動し、前記第４の相補信号を入力して該第４の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係を比較した結果に基づき前記第２の出力用トランジスタを駆動する第２の駆動回路と、を備え、前記第１の相補信号生成回路と前記第１の信号変換回路と前記第１の駆動回路とからなる第１の経路により前記第１の出力用トランジスタを駆動し、前記第２の相補信号生成回路と前記第２の信号変換回路と前記第２の駆動回路とからなる第２の経路により前記第２の出力用トランジスタを駆動することを特徴とする。
請求項２に記載された発明に係るＤ級増幅器は、請求項１に記載されたＤ級増幅器において、前記第１の信号変換回路が、前記第１の相補信号が現れる前記第１の相補信号生成回路の一対の出力部と前記第３の相補信号が現れる前記第１の駆動回路の一対の入力部との間に接続された一対の第１の抵抗と、一端側が前記第１の駆動回路の一対の入力部に接続された一対の第２の抵抗と、前記一対の第２の抵抗の他端側を前記第１の所定の電圧にバイアスする第１のバイアス回路と、を備え、前記第２の信号変換回路が、前記第２の相補信号が現れる前記第２の相補信号生成回路の一対の出力部と前記第４の相補信号が現れる前記第２の駆動回路の一対の入力部との間に接続された一対の第３の抵抗と、一端側が前記第２の駆動回路の一対の入力部に接続された一対の第４の抵抗と、前記一対の第４の抵抗の他端側を前記第２の所定の電圧にバイアスする第２のバイアス回路と、を備えたことを特徴とする。
【００１４】
この構成によれば、変調回路から出力されるパルス信号の信号レベルに応じて、第１の相補信号をなす同相信号と逆相信号の各信号レベルが決定される。例えば、パルス信号がハイレベルであれば、同相信号がハイレベルとなり逆相信号がローレベルとなる。逆に、パルス信号がローレベルであれば、同相信号がローレベルとなり逆相信号がハイレベルとなる。即ち、変調回路から出力されるパルス信号の信号レベルは、第１の相補信号をなす同相信号および逆相信号の各信号レベルの組み合わせに変換され、これら同相信号と逆相信号との大小関係として表現し直される。そして、この大小関係が維持されたまま、同相信号および逆相信号の各信号成分が第２の相補信号として現れる。駆動回路は、第２の相補信号をなす同相信号と逆相信号との差分に基づき第１または第２の出力用トランジスタを制御する。
【００１５】
ここで、第２の相補信号が、第１または第２の出力用トランジスタのソース電圧を基準とした所定電圧に追従して変化しても、この第２の相補信号に含まれる同相信号および逆相信号の各成分の大小関係は維持されるので、この大小関係から、変調回路が出力したパルス信号の信号レベルが把握される。従って、この発明によれば、特殊な製造プロセスや電子部品を用いることなく、電源系が分離された駆動回路にパルス信号を伝送し、出力用トランジスタを駆動制御することが可能になる。
【００１６】
請求項３に記載された発明に係るＤ級増幅器は、正電源と出力端子との間に電流経路が接続された第１の出力用トランジスタと、負電源と前記出力端子との間に電流経路が接続された第２の出力用トランジスタとを有し、入力端子を介して外部から入力された信号に含まれる情報成分をパルス幅に反映させて該信号をパルス信号に変調し、該パルス信号に基づき前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、前記パルス信号の同相信号および逆相信号からなる第１の相補信号を生成して出力する相補信号生成回路と、前記同相信号の信号レベルと前記逆相信号の信号レベルとの間の大小関係を維持したまま、前記第１の相補信号を、前記第１または第２の出力用トランジスタのソース電圧を基準とした所定の電圧に追従する第２の相補信号にレベル変換する信号変換回路と、前記ソース電圧を基準とした内部電源で作動し、前記第２の相補信号を入力して該第２の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係に基づき前記第１または第２の出力用トランジスタを駆動する駆動回路と、を備え、前記信号変換回路が、前記第１の相補信号が現れる前記相補信号生成回路の一対の出力部と前記第２の相補信号が現れる前記駆動回路の一対の入力部との間に接続された一対の第１の抵抗と、一端側が前記駆動回路の一対の入力部に接続された一対の第２の抵抗と、前記一対の第２の抵抗の他端側を前記所定の電圧にバイアスするバイアス回路と、を備えたことを特徴とする。
請求項４に記載された発明は、請求項３に記載されたＤ級増幅器において、前記相補信号生成回路の一対の出力部から前記駆動回路の一対の入力部に至る信号経路上に寄生する容量成分のアンバランスを補正するためのコンデンサをさらに備えたことを特徴とする。
【００１７】
請求項５に記載された発明は、請求項３または４の何れか１項に記載されたＤ級増幅器において、前記一対の第１の抵抗を流れる同相電流を打ち消すように、該一対の第１の抵抗に電流を注入する電流注入回路をさらに備えたことを特徴とする。
請求項６に記載された発明は、請求項５に記載されたＤ級増幅器において、前記電流注入回路が、前記一対の第１の抵抗を流れる同相電流をモニタする電流モニタ回路と、前記電流モニタ回路でモニタされた電流を入力し、該電流と等価な電流を前記一対の第１の抵抗に出力するカレントミラー回路と、からなることを特徴とする。
請求項７に記載された発明は、請求項３または４の何れか１項に記載されたＤ級増幅器において、前記バイアス回路が、前記第２の抵抗の他端側に接続された反転入力部と、前記所定電圧が印加された非反転入力部と、前記一対の第２の抵抗の一端側が接続された一対の出力部とを有する２出力型のオペアンプから構成されたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この実施の形態１に係るＤ級増幅器ＤＡＭＰの構成および適用例を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とした振幅を有する音楽信号（アナログ量）の発生源である。入力コンデンサＣＩＮは、直流成分をカットするためのものであり、信号源ＳＩＧから供給された信号は入力コンデンサＣＩＮを介して音楽信号ＶＩＮとしてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられる。
Ｄ級増幅器ＤＡＭＰは、いわゆるＰＷＭ増幅器であって、入力段１００と、変調回路２００と、駆動制御回路３００と、ｎ型のパワーＭＯＳトランジスタ４０１，４０２とから構成される。
【００１９】
ここで、入力段１００は、前述の従来技術に係る入力段９０１に相当するものであり、入力抵抗Ｒ１と帰還抵抗Ｒ２（＝Ｒ１）と反転帰還型のオペアンプＯＰとから構成される。入力抵抗Ｒ１の一端はオペアンプＯＰの反転入力部（−）に接続され、その他端は入力端子ＴＩに接続される。帰還抵抗Ｒ２は、オペアンプＯＰの反転入力部と出力部との間に接続される。オペアンプＯＰの非反転入力部には、基準電圧ＶＲＥＦが印加される。基準電圧ＶＲＥＦは、図示しない電圧発生部で発生されたもので、例えば標準の電源ＶＤＤが供給する電圧を抵抗分割して発生され、電源ＶＤＤの２分の１に設定される。
【００２０】
このように構成された入力段１００は、増幅率「１」の反転増幅器として機能し、基準信号ＶＲＥＦを中点として音楽信号ＶＩＮの位相を反転させた信号を出力する。これにより、信号原ＳＩＧから入力した音楽信号ＶＩＮを、後段側の変調回路２００に適合する信号に変換する。
なお、この実施の形態では、電源ＶＤＤの電圧を「＋１０Ｖ」とし、この技術分野において標準的な電源電圧とする。
【００２１】
変調回路２００は、前述の従来技術に係る変調回路９０２と同様に構成され、前段の入力段１００から出力された音楽信号をパルス信号に変換するものであり、この音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行う。以下の説明では、ＰＷＭ変調されて変調回路２００から出力されたパルス信号を「ＰＷＭ信号」と称す。
【００２２】
駆動制御回路３００は、この発明に係るものであって、変調回路２００から出力されたＰＷＭ信号に基づき、出力用のパワーＭＯＳトランジスタ４０１とパワーＭＯＳトランジスタ４０２とを相補的に駆動制御するものである。この駆動制御回路３００は、前述の従来技術に係る駆動回路９０３に対応するものであるが、構成上の特徴としては、変調回路２００から出力されたＰＷＭ信号から相補信号（同相信号および逆相信号）を生成し、この相補信号をなす同相信号と逆相信号とに基づき一対のパワーＭＯＳトランジスタ４０１，４０２を相補的に駆動制御するように構成されている。この駆動制御回路３００の詳細については後述する。
【００２３】
パワーＭＯＳトランジスタ４０１は、出力端子ＴＯにハイレベルを出力するためのものであって、ドレインおよびソースが正電源ＶＰＰ＋および出力端子ＴＯにそれぞれ接続される。一方のパワーＭＯＳトランジスタ４０２は、出力端子ＴＯにローレベルを出力するためのものであって、ドレインおよびソースが出力端子ＴＯおよび負電源ＶＰＰ−にそれぞれ接続される。この実施の形態１では、正電源ＶＰＰ＋の電圧を「＋５０Ｖ」とし、負電源ＶＰＰ−の電圧を「−５０Ｖ」とする。
【００２４】
出力端子ＴＯは、インダクタＬおよびコンデンサＣからなるローパスフィルタを介してスピーカＳＰＫの一方の入力端子に接続され、このスピーカＳＰＫの他方の入力端子は接地される。インダクタＬおよびコンデンサＣからなるローパスフィルタの定数は、出力端子ＴＯを介してＤ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し、かつ音楽信号成分を通過させるように設定される。
上述のように、このＤ級増幅器ＤＡＭＰは、標準の電源ＶＤＤ、正電源ＶＰＰ＋、負電源ＶＰＰ−の３電源で動作する。
【００２５】
次に、駆動制御回路３００の構成を詳細に説明する。
図２に、駆動制御回路３００の構成を示す。同図において、図１に示す構成要素と共通する要素には同一符号を付す。
図２に示す駆動制御回路３００は、一方のパワーＭＯＳトランジスタ４０１を駆動するための回路系（以下、ハイサイドドライバと称す。）として、相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、および駆動回路３０３Ｈを備え、他方のパワーＭＯＳトランジスタ４０２を駆動するための回路系（以下、ローサイドドライバと称す。）として、相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、および駆動回路３０３Ｌを備えて構成される。パワーＭＯＳトランジスタ４０１のソースとパワーＭＯＳトランジスタ４０２のドレインとの接続点に現れる信号は、このＤ級増幅器ＤＡＭＰの出力信号ＯＵＴとされ、上述の出力端子ＴＯを介して外部に出力される。
【００２６】
先ず、ハイサイドドライバの構成を詳細に説明する。
相補信号生成回路３０１Ｈは、上述の変調回路２００から出力されたＰＷＭ信号の同相信号Ｈ１および逆相信号Ｈ２を生成するものであり、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のバッファＢ１１，Ｂ１２および反転入力型のバッファ（インバータ）Ｂ１３から構成される。ここで、バッファＢ１１の入力部には、変調回路２００から出力されたＰＷＭ信号が与えられ、その出力部はバッファＢ１２，Ｂ１３の入力部に共通に接続される。これらバッファＢ１１，Ｂ１２，Ｂ１３は電源ＶＤＤが供給されて作動し、バッファＢ１２，Ｂ１３からＰＷＭ信号の同相信号Ｈ１と逆相信号Ｈ２とがそれぞれ出力される。これら同相信号Ｈ１および逆相信号Ｈ２は、相補信号（Ｈ１，Ｈ２）として信号変換回路３０２Ｈに出力される。
【００２７】
信号変換回路３０２Ｈは、同相信号Ｈ１および逆相信号Ｈ２を、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳ（即ち出力信号ＯＵＴの信号レベル）を基準とした所定電圧ＶＲ１に追従する同相信号Ｈ３および逆相信号Ｈ４にレベル変換するものであり、一対の抵抗Ｒ１１，Ｒ１２（一対の第１の抵抗）、一対の抵抗Ｒ１３，Ｒ１４（一対の第２の抵抗）、およびバイアス回路Ｐ１１から構成される。同相信号Ｈ３および逆相信号Ｈ４は、後段側の駆動回路３０３ＨをなすコンパレータＣＭ１の一対の入力部（非反転入力部および反転入力部）に与えられる。
【００２８】
ここで、同相信号Ｈ１および逆相信号Ｈ２が現れるバッファＢ１２，Ｂ１３の一対の出力部と、同相信号Ｈ３および逆相信号Ｈ４が現れるコンパレータＣＭ１の一対の入力部との間には、一対の抵抗Ｒ１１，Ｒ１２が接続される。即ち、抵抗Ｒ１１の一端はバッファＢ１２の出力部に接続され、その他端はコンパレータＣＭ１の非反転入力部に接続される。また、抵抗Ｒ１２の一端はバッファＢ１３の出力部に接続され、その他端はコンパレータＣＭ１の反転入力部に接続される。これら抵抗Ｒ１１，Ｒ１２は、相補信号生成回路３０１Ｈから駆動回路３０３Ｈに同相信号Ｈ１および逆相信号Ｈ２を伝送するための線路を形成する。
【００２９】
また、コンパレータＣＭ１の一対の入力部には、一対の抵抗Ｒ１３，Ｒ１４の一端がそれぞれ接続され、この抵抗Ｒ１３，Ｒ１４の他端はバイアス回路Ｐ１１によりパワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準とした所定電圧ＶＲ１にバイアスされている。この実施の形態では、所定電圧ＶＲ１は、ソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）に設定するものとする。いま、電源ＶＤＤは１０Ｖであるから、その半分の５Ｖをソース電圧ＶＳに加算した電圧が所定電圧ＶＲ１となる。
【００３０】
図３に、バイアス回路Ｐ１１の構成例を示す。同図に示すように、バイアス回路Ｐ１１は、正電源ＶＰＰ＋と上述のソース電圧ＶＳが現れるノード（即ちパワーＭＯＳトランジスタ４０１のソース）との間に抵抗ＰＲおよびショットキー・ダイオードＰＤを直列接続し、ショットキー・ダイオードＰＤと並列に安定化コンデンサＰＣを接続して構成され、抵抗ＰＲとショットキー・ダイオードＰＤとの接続点に現れる電圧を所定電圧ＶＲ１とする。この実施の形態１では、ショットキー・ダイオードＰＤの降伏電圧は電源ＶＤＤ（１０Ｖ）の２分の１に相当する５Ｖに設定されており、これにより、上述の所定電圧ＶＲ１としてソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）を発生するものとなっている。
【００３１】
ここで、説明を図２に戻し、駆動回路３０３Ｈの構成を説明する。駆動回路３０３Ｈは、パワーＭＯＳトランジスタ４０１を駆動制御するものであり、コンパレータＣＭ１、バッファＢ１４、および内部電源Ｐ１２から構成される。ここで、コンパレータＣＭ１の非反転入力部は抵抗Ｒ１１を介してバッファＢ１２の出力部に接続され、その反転入力部は抵抗Ｒ１２を介してバッファＢ１３の出力部に接続される。またコンパレータＣＭ１の出力部はバッファＢ１４の入力部に接続され、このバッファＢ１４の出力部は上述のパワーＭＯＳトランジスタ４０１のゲートに接続される。
【００３２】
内部電源Ｐ１２は、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準として、電源ＶＤＤの電圧に相当する電圧ＶＤ１を発生するものであり、基本的には上述の図３に示すバイアス回路と同様に構成される。ただしこの場合のショットキー・ダイオードＰＤの降伏電圧は電源ＶＤＤの電圧に相当する１０Ｖに設定される。この内部電源Ｐ１２は、ソース電圧ＶＳを基準として電源ＶＤＤに相当する電圧ＶＤ１を発生し、上述のコンパレータＣＭ１とバッファＢ１４に電源電圧として供給する。従って、駆動回路３０３Ｈの電源系は、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳに追従して変化すると共に、コンパレータＣＭ１およびバッファＢ１４に関する限り電源ＶＤＤと等価な電源として振る舞う。以上により、パワーＭＯＳトランジスタ４０１を駆動するためのハイサイドドライバの構成を説明した。
【００３３】
続いて、パワーＭＯＳトランジスタ４０２を駆動するためのローサイドドライバの構成を説明する。ローサイドドライバを構成する相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、駆動回路３０３Ｌは、上述のハイサイドドライバを構成する相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、駆動回路３０３Ｈとそれぞれ同様に構成される。即ち、相補信号生成回路３０１Ｌは、変調回路２００から出力されたＰＷＭ信号の逆相信号Ｌ１および同相信号Ｌ２を生成するもので、バッファＢ２１，Ｂ２２，Ｂ２３から構成され、これらバッファは上述の相補信号生成回路３０１Ｈを構成するバッファＢ１１，Ｂ１２，Ｂ１３にそれぞれ対応する。ただし、バッファＢ１２，Ｂ１３がそれぞれ正論理入力型および負論理入力型であるのに対し、バッファＢ２２，Ｂ２３はそれぞれ負論理入力型および正論理入力型となっている。
【００３４】
また、信号変換回路３０２Ｌは、抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４、およびバイアス回路Ｐ２１から構成され、これらは上述の信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４、およびバイアス回路Ｐ１１にそれぞれ対応する。ただし、バイアス回路Ｐ２１は、負電源ＶＰＰ−を基準として、電源ＶＤＤの２分の１に相当する電圧ＶＲ２を発生する。
さらに、駆動回路３０３Ｌは、コンパレータＣＭ２、バッファＢ２４、および内部電源Ｐ２２から構成され、これらは上述の駆動回路３０３Ｈを構成するコンパレータＣＭ１、バッファＢ１４、内部電源Ｐ１２にそれぞれ対応する。ただし、内部電源Ｐ２２は、パワーＭＯＳトランジスタ４０２のソース電圧（即ち負電源ＶＰＰ−）を基準として電源ＶＤＤに相当する電圧ＶＤ２を発生し、コンパレータＣＭ２およびバッファＢ２４に電源電圧として供給する。
【００３５】
以下、この実施の形態の動作について、図４に示す波形図を参照しながら、図２に示す駆動制御回路３００に着目して説明する。
なお、図４では、変調回路２００から出力されたＰＷＭ信号は、同相信号Ｈ１と位相が同一であるから、同相信号Ｈ１の波形を流用して表現している。
先ず、ハイサイドドライバの動作を説明する。信号生成回路３０１Ｈは、前述の変調回路２００から出力されたＰＷＭ信号に応答して、このＰＷＭ信号と同じ位相を有する同相信号Ｈ１と、逆の位相を有する逆相信号Ｈ２を生成する。具体的には、ＰＷＭ信号がローレベルであれば、同相信号Ｈ１としてローレベルを出力し、逆相信号Ｈ２としてハイレベルを出力する。逆に、ＰＷＭ信号がハイレベルであれば、同相信号Ｈ１としてハイレベルを出力し、逆相信号Ｈ２としてローレベルを出力する。即ち、相補信号生成回路３０１Ｈは、ＰＷＭ信号の信号レベルを同相信号Ｈ１と逆相信号Ｈ２との信号レベルの組み合わせに変換し、これら信号レベルの大小関係として表現し直す。
【００３６】
図４に示す波形図では、初期状態において、変調回路２００から出力されたＰＷＭ信号はハイレベルにあり、これを入力する相補信号生成回路３０１Ｈは、同相信号Ｈ１としてハイレベルを出力し、逆相信号Ｈ２としてローレベルを出力する。従って、初期状態において同相信号Ｈ１と逆相信号Ｈ２との間には、電源ＶＤＤに相当するレベル差が存在し、同相信号Ｈ１が逆相信号Ｈ２よりも電源ＶＤＤに相当する電圧分だけ高くなっている。
【００３７】
相補信号生成回路３０１Ｈから出力された同相信号Ｈ１と逆相信号Ｈ２は、信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２を介して同相信号Ｈ３および逆相信号Ｈ４として駆動回路３０３Ｈ側に供給される。このとき、この駆動回路３０３Ｈを構成するコンパレータＣＭ１の入力部は、抵抗Ｒ１３，Ｒ１４を介してバイアス回路Ｐ１１に接続されているので、同相信号Ｈ３の信号レベルは、バイアス回路Ｐ１１が発生する電圧ＶＲ１と同相信号Ｈ１との間の電位差を抵抗Ｒ１１，Ｒ１３により分圧して得られる電圧を示し、逆相信号Ｈ４の信号レベルは、電圧ＶＲ１と逆相信号Ｈ２との間の電位差を抵抗Ｒ１２，Ｒ１４により分圧して得られる電圧を示す。従って、同相信号Ｈ３および逆相信号Ｈ４は、大小関係を維持したまま電圧ＶＲ１に追従して変化するものとなる。
【００３８】
駆動回路３０３ＨのコンパレータＣＭ１は、同相信号Ｈ３と逆相信号Ｈ４との大小関係に応じた信号レベルを出力する。初期状態では、同相信号Ｈ３が逆相信号Ｈ４よりも信号レベルが大きいので、コンパレータＣＭ１はハイレベルを出力し、これを入力するバッファＢ１４は、パワーＭＯＳトランジスタ４０１のソースを基準として電源ＶＤＤに相当する信号レベルを有する信号Ｈ５をそのゲートに出力する。これにより、パワーＭＯＳトランジスタ４０１はオン状態となる。後述するように、パワーＭＯＳトランジスタ４０１，４０２は相補的に導通するように制御されるから、パワーＭＯＳトランジスタ４０１がオン状態になると、パワーＭＯＳトランジスタ４０２がオフ状態となり、出力信号ＯＵＴの信号レベル（即ちソース電圧ＶＳ）が正電源ＶＰＰ＋の電源電圧にまで上昇する。
【００３９】
このとき、駆動回路３０３Ｈは、内部電源Ｐ１２から、ソース電圧ＶＳを基準とした電圧ＶＤ１を供給されるので、この駆動回路３０３Ｈの電源系がパワーＭＯＳトランジスタ４０１のソース電圧ＶＳに追従して上昇する。このため、コンパレータＣＭ１の入力閾値もソース電圧ＶＳと共に上昇するが、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇するので、同相信号Ｈ３と逆相信号Ｈ４の各信号レベルは駆動回路３０３ＨをなすコンパレータＣＭ１の入力特性に適合した状態を維持し、パワーＭＯＳトランジスタ４０１はオン状態に維持される。この状態では、信号Ｈ５の信号レベルは正電源ＶＰＰ＋より電圧ＶＤ１（＝ＶＤＤ）分だけ高い状態となる。
【００４０】
即ち、内部電源Ｐ１２は、図３に示す内部電源Ｐ１１と同様に構成されているので、出力信号ＯＵＴの信号レベルが正電源ＶＰＰ＋にまで上昇すると、安定化コンデンサＰＣに相当するコンデンサを介して電圧ＶＤ１が昇圧され、これを受けて信号Ｈ５の信号レベルが正電源ＶＰＰ＋より電圧ＶＤ１（＝ＶＤＤ）分だけ高くなる。この状態では、図３に示す抵抗ＰＲに相当する抵抗の存在により電圧ＶＤ１は正電源ＶＰＰ＋の電圧に低下しようとするが、この種の増幅器では出力信号ＯＵＴの周波数が高いので、安定化コンデンサＰＣに相当するコンデンサにより、電圧ＶＤ１が昇圧された状態に維持され、信号Ｈ５の信号レベルが正電源ＶＰＰ＋よりも高い状態に維持される。
【００４１】
一方のローサイドドライバでは、初期状態においてハイレベルにあるＰＷＭ信号を入力する相補信号生成回路３０１Ｌは、逆相信号Ｌ１としてローレベルを出力し、同相信号Ｌ２としてハイレベルを出力する。従って、初期状態では逆相信号Ｌ１と同相信号Ｌ２との間には、その大小関係に応じて電源ＶＤＤに相当するレベル差が存在し、逆相信号Ｌ１が同相信号Ｌ２よりも電源ＶＤＤに相当する電圧分だけ低くなっている。
【００４２】
相補信号生成回路３０１Ｌから出力された逆相信号Ｌ１と同相信号Ｌ２は、信号変換回路３０２Ｌを構成する抵抗Ｒ２１，Ｒ２２を介して逆相信号Ｌ３および同相信号Ｌ４として駆動回路３０３Ｌ側に供給される。このとき、逆相信号Ｌ３の信号レベルは、バイアス回路Ｐ２１が発生する電圧ＶＲ２と逆相信号Ｌ１との間の電位差を抵抗Ｒ２１，Ｒ２３により分圧して得られた電圧を示し、同相信号Ｌ４の信号レベルは、電圧ＶＲ２と同相信号Ｌ２との間の電位差を抵抗Ｒ２２，Ｒ２４により分圧して得られた電圧を示す。従って、逆相信号Ｌ３および同相信号Ｌ４は、大小関係を維持したまま電圧ＶＲ２に追従して低下する。
【００４３】
駆動回路３０３ＬのコンパレータＣＭ２は、初期状態では逆相信号Ｌ３が同相信号Ｌ４よりも信号レベルが小さいのでローレベルを出力し、これを入力するバッファＢ２４は、パワーＭＯＳトランジスタ４０２のソース電圧（ＶＰＰ−）に等しい信号レベルを有する信号Ｌ５をそのゲートに出力する。このため、パワーＭＯＳトランジス４０２はオフ状態となる。このとき、内部電源Ｐ２２は、負電源ＶＰＰ−を基準とした電圧ＶＤ２を発生しているため、駆動回路３０３Ｌの電源系は低い状態にあり、この駆動回路３０３Ｌの入力閾値が低下した状態にある。しかし、バイアス回路Ｐ２１が発生する電圧ＶＲ２もパワーＭＯＳトランジスタ４０２のソース電圧に追従して低下した状態にあるため、逆相信号Ｌ３と同相信号Ｌ４の各信号レベルは駆動回路３０３ＬをなすコンパレータＣＭ２の入力特性に適合したものとなり、パワーＭＯＳトランジスタ４０２はオフ状態に維持される。従って、初期状態では、パワーＭＯＳトランジスタ４０１がオン状態となり、パワーＭＯＳトランジスタ４０２がオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋の電圧に相当するハイレベルが出力された状態となっている。
【００４４】
このような初期状態から、図４に示す時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して同相信号Ｈ１がローレベルとなり逆相信号Ｈ２がハイレベルになる。このため、同相信号Ｈ１と逆相信号Ｈ２との大小関係が逆転し、時刻ｔ２において同相信号Ｈ３と逆相信号Ｈ４の大小関係も逆転する。従って、同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１の出力信号がハイレベル（正電源ＶＰＰ＋より電圧ＶＤ１分だけ高い電圧状態）からローレベル（正電源ＶＰＰ＋に相当する電圧状態）に変化し、これを入力するバッファＢ１４の出力信号Ｈ５もローレベル（正電源ＶＰＰ＋に相当する電圧状態）に変化する。この結果、パワーＭＯＳトランジスタ４０１のゲート電圧がソース電圧ＶＳ（＝正電源ＶＰＰ＋）と等しくなり、このパワーＭＯＳトランジスタ４０１がオフ状態となる。
【００４５】
一方、時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して逆相信Ｌ１がハイレベルとなり、同相信号Ｌ２がローレベルになる。このため、逆相信号Ｌ１と同相信号Ｌ２との大小関係が逆転し、これに応じて逆相信号Ｌ３と同相信号Ｌ４の大小関係も逆転する。したがって、コンパレータＣＭ２の出力信号がローレベル（負電源ＶＰＰ−に相当する電圧状態）からハイレベル（負電源ＶＰＰ−より電圧ＶＤ２分だけ高い電圧状態）に変化し、これを入力するバッファＢ２４の出力信号Ｌ５もハイレベルに変化する。この結果、パワーＭＯＳトランジスタ４０２のゲート電圧がソース電圧に対して電圧ＶＤ２分だけ高くなり、このパワーＭＯＳトランジスタ４０２がオン状態となる。
【００４６】
パワーＭＯＳトランジスタ４０２がオン状態になると、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳは出力信号ＯＵＴに伴って低下し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も低下する。このとき、バイアス回路Ｐ１１が発生する電圧ＶＲ１もパワーＭＯＳトランジスタ４０１のソース電圧ＶＳの変化に伴って低下するので、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されたまま、これら信号レベルが駆動回路３０３Ｈの電源系と共に低下する。従って、コンパレータＣＭ１が出力する信号レベルはローレベル（ソース電圧ＶＳ）を維持する。よって、出力信号ＯＵＴがローレベル（負電源ＶＰＰ−）に遷移する過程において、パワーＭＯＳトランジスタ４０１はオフ状態を維持する。
以上により、初期状態から時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、一方のパワーＭＯＳトランジスタ４０１がオフ状態となり、他方のパワーＭＯＳトランジスタ４０２がオン状態となって、出力信号ＯＵＴが正電源ＶＰＰ＋から負電源ＶＰＰ−に遷移し、ローレベルが出力される。
【００４７】
次に、時刻ｔ３においてＰＷＭ信号がハイレベルに回復すると、これに応答して時刻ｔ４においてハイサイドドライバ側の同相信号Ｈ３がハイレベルとなり逆相信号Ｈ４がローレベルとなる。従って、これら同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１はハイレベルを出力し、パワーＭＯＳトランジスタ４０１がオン状態となる。一方のローサイドドライバ側では、逆相信号Ｌ３がローレベルになり、同相信号Ｌ４がハイレベルになる。従って、これら逆相信号Ｌ３と同相信号Ｌ４を入力するコンパレータＣＭ２はローレベルを出力し、パワーＭＯＳトランジスタ４０２はオフ状態となる。
【００４８】
ここで、パワーＭＯＳトランジスタ４０１がオン状態になると、そのソース電圧ＶＳが出力信号ＯＵＴに伴って上昇し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も上昇する。しかし、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇し、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されるので、コンパレータＣＭ１が出力する出力信号の信号レベルはハイレベル（ソース電圧ＶＳに対して電圧ＶＤ１分だけ高い電圧状態）を保つ。従って、出力信号ＯＵＴがハイレベルに遷移する過程において、パワーＭＯＳトランジスタ４０１はオン状態を維持する。
よって、時刻ｔ３においてＰＷＭ信号がハイレベルになると、パワーＭＯＳトランジスタ４０１がオン状態となり、パワーＭＯＳトランジスタ４０２がオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋に相当するハイレベルが出力される。
【００４９】
ここで、ハイサイドドライバ側の同相信号Ｈ３および逆相信号Ｈ４の各信号レベルは以下のように求められる。
（同相信号Ｈ３のハイレベル）
＝[Ｒ１１{(ＶＰＰ＋)＋ＶＲ１}＋Ｒ１３×ＶＤＤ]／(Ｒ１１＋Ｒ１３)
（同相信号Ｈ３のローレベル）
＝[Ｒ１１{(ＶＰＰ＋)＋ＶＲ１}＋Ｒ１３×０]／(Ｒ１１＋Ｒ１３)
（逆相信号Ｈ４のハイレベル）
＝[Ｒ１２{(ＶＰＰ＋)＋ＶＲ１}＋Ｒ１４×ＶＤＤ]／(Ｒ１２＋Ｒ１４)
（逆相信号Ｈ４のローレベル）
＝[Ｒ１２{(ＶＰＰ＋)＋ＶＲ１}＋Ｒ１４×０]／(Ｒ１２＋Ｒ１４)
【００５０】
同様に、ローサイドドライバ側の逆相信号Ｌ３，Ｌ４の各信号レベルは以下のように求められる。
（逆相信号Ｌ３のハイレベル）
＝[Ｒ２１{(ＶＰＰ−)＋ＶＲ２}＋Ｒ２３×ＶＤＤ]／(Ｒ２１＋Ｒ２３)
（逆相信号Ｌ３のローレベル）
＝[Ｒ２１{(ＶＰＰ−)＋ＶＲ２}＋Ｒ２３×０]／(Ｒ２１＋Ｒ２３)
（同相信号Ｌ４のハイレベル）
＝[Ｒ２２{(ＶＰＰ−)＋ＶＲ２}＋Ｒ２４×ＶＤＤ]／(Ｒ２２＋Ｒ２４)
（同相信号Ｌ４のローレベル）
＝[Ｒ２２{(ＶＰＰ−)＋ＶＲ２}＋Ｒ２４×０]／(Ｒ２２＋Ｒ２４)
以上により、この実施の形態１の動作を説明した。
【００５１】
この実施の形態１によれば、特殊な回路技術や電子部品を用いることなく、変調回路２００の出力信号をパワーＭＯＳトランジスタに適合する信号レベルに変換することが可能となる。したがって、入力段１００や変調回路２００を電源ＶＤＤで動作するものとして構成することが可能となり、高耐圧プロセスの使用を必要最小限に抑えることができる。
また、抵抗を用いて信号レベルの変換を行うので、回路構成の複雑化を必要最小限に抑え、コストを有効に抑えることができる。
【００５２】
（実施の形態２）
次に、この発明の実施の形態２を説明する。
上述の実施の形態１では、相補信号生成回路３０１Ｈ，３０１Ｌが生成した同相信号と逆相信号を伝送する信号経路上に寄生する容量を考慮していないが、実際には各種の寄生容量が存在する。この寄生容量が同相信号と逆相信号とについてアンバランスとなっていると、同相信号と逆相信号の振幅が小さくなり、これらの信号レベルの大小関係が逆転するなどの問題を生じることがある。また、この寄生容量が過大になっていると、例えば駆動回路３０３Ｈに入力される同相信号Ｈ３および逆相信号Ｈ４が、この駆動回路のグランドに相当するソース電圧ＶＳよりも低くなり、コンパレータＣＭ１が動作しなくなるなどの問題を生じることがある。
【００５３】
図６（ａ）に、信号経路上に寄生容量のアンバランスが存在しない場合の同相信号Ｈ３および逆相信号Ｈ４の波形例を示す。また、図６（ｂ）に、各信号経路とソース電圧ＶＳが現れるノードとの間の寄生容量のアンバランスが存在する場合の波形例を示す。この波形例は、同相信号Ｈ３の信号経路とソース電圧ＶＳが現れるノードとの間に寄生する容量が、逆相信号Ｈ４の信号経路に比較して大きくなっている場合のものである。さらに、図６（ｃ）に、各信号経路とグランドなどの固定ノードとの間の寄生容量が過大となっている場合の波形例を示す。これらの波形例は、前述の図４において、出力信号ＯＵＴがローレベルからハイレベルに立ち上がる際の波形を拡大したものに対応する。
【００５４】
同相信号Ｈ３および逆相信号Ｈ４の信号経路上に寄生する容量にアンバランスが存在しない場合、図６（ａ）に示すように、同相信号Ｈ３および逆相信号Ｈ４は、時刻ｔ４で信号レベルが確定すると、その大小関係を維持したまま、出力信号ＯＵＴに追従して上昇する。従って、これを入力するコンパレータＣＭ１は誤動作することなく、時刻ｔ４で確定した同相信号Ｈ３と逆相信号Ｈ４の大小関係に応じた信号レベルを維持する。
【００５５】
これに対し、抵抗Ｒ１１，Ｒ１２に並列に接続される寄生容量にアンバランスが存在する場合、図６（ｂ）に示すように、信号Ｈ１，Ｈ２が変化する過程において、寄生容量のアンバランスの影響を受けて同相信号Ｈ３と逆相信号Ｈ４との大小関係が逆転する場合がある。同相信号Ｈ３と逆相信号Ｈ４との大小関係が逆転すると、コンパレータＣＭ１が誤動作し、パワーＭＯＳトランジスタ４０１が一時的にオフ状態となる場合がある。同様に、ローサイドドライバ側の抵抗Ｒ２１，Ｒ２２に寄生する容量にアンバランスが存在する場合もコンパレータＣＭ２の誤動作を招く場合がある。
【００５６】
また、寄生容量が過大となっている場合には、図６（ｃ）に示すように、同相信号Ｈ３，Ｈ４の信号レベルが出力信号ＯＵＴ（即ちソース電圧ＶＳ）の変化に追従できなくなり、出力信号ＯＵＴよりも低くなる場合がある。このため、ソース電圧ＶＳを基準とした電圧ＶＤ１を電源電圧とするコンパレータＣＭ１の入力特性を満足することができなくなり、コンパレータＣＭ１が誤動作する場合がある。そこで、この実施の形態２では、上述の実施の形態１の構成において、信号変換回路の一対の出力ノードから駆動回路の一対の入力ノードに至る信号経路上に寄生する容量成分のアンバランスを補正するためのコンデンサを備える。
【００５７】
図５に、ハイサイドドライバ側に補正用のコンデンサＣ１３，Ｃ１４を設けた例を示す。同図に示すように、同相信号Ｈ３の信号経路に接続されるコンパレータＣＭ１の非反転入力部と、ソース電圧ＶＳが現れるノードとの間に補正用のコンデンサＣ１３を接続する。また、逆相信号Ｈ４の信号経路に接続されるコンパレータＣＭ１の反転入力部と、ソース電圧ＶＳが現れるノードとの間に補正用のコンデンサＣ１４を接続する。コンデンサＣ１３，Ｃ１４の値は、同相信号Ｈ３および逆相信号Ｈ４の各信号経路に接続される容量が略等しくなるように設定される。これにより、出力信号ＯＵＴの変化によって各信号経路に生じる電圧変動量が略等しくなり、同相信号Ｈ３と逆相信号Ｈ４の大小関係が維持される。
【００５８】
また、各信号経路とグランドなどの固定ノードとの間に寄生する容量に対し、コンデンサＣ１３，Ｃ１４の値を十分大きく設定すれば、出力信号ＯＵＴの信号レベルが変化する際に、出力信号ＯＵＴがコンデンサＣ１３，Ｃ１４を介して同相信号Ｈ３および逆相信号Ｈ４を出力信号ＯＵＴよりも高く押し上げる。これにより、同相信号Ｈ３および逆相信号Ｈ４はコンパレータＣＭ１の入力特性を満足し、このコンパレータＣＭ１が動作しなくなる事態が回避される。
また、図５に示す例では、抵抗Ｒ１１，Ｒ１２に対してコンデンサＣ１１，Ｃ１２をそれぞれ並列接続している。これにより、バッファＢ１２，Ｂ１３から出力された同相信号Ｈ１および逆相信号Ｈ２の信号レベルの変化が速やかにコンパレータＣＭ１側に伝達され、抵抗Ｒ１１，Ｒ１２による信号遅延が改善される。
【００５９】
次に、図５に示すコンデンサと抵抗の各設定値の一例を説明する。なお、図５において、説明の便宜上、各コンデンサを表す符合をその容量値とし、各抵抗を表す符合をその抵抗値とする。
寄生容量にアンバランスがない場合、Ｒ１１：Ｒ１３＝Ｃ１３：Ｃ１１とし、Ｒ１２：Ｒ１４＝Ｃ１４：Ｃ１２とすれば、ＤＣ特性（静的動作特性）およびＡＣ特性（動的動作特性）についてインピーダンスが揃い、オーバーシュートのない波形を得ることができる。ただし、Ｃ１４：Ｃ１２＝Ｃ１３：Ｃ１１としている。例えば、Ｒ１１＝Ｒ１２＝１００ｋΩ、Ｒ１３＝Ｒ１４＝５ｋΩとしたとき、Ｃ１１＝Ｃ１２＝１ｐＦ、Ｃ１３＝Ｃ１４＝２０ｐＦとする。この状態では、ハイサイドドライバ側のソース電圧ＶＳ（即ち出力信号ＯＵＴ）が変化すると、相信号Ｈ３および逆相信号Ｈ４がソース電圧ＶＳに追従して変化し、コンパレータＣＭ１の入力特性を満足する。
【００６０】
これに対し、寄生容量にアンバランスが存在する場合、上述のように同相信号と逆相信号との大小関係が逆転し、誤動作の原因となる。そこで、寄生容量のアンバランスを打ち消すように、ハイサイドドライバ側の容量Ｃ１３、Ｃ１４をアンバランスにする。例えば、Ｒ１１＝Ｒ１２＝１００ｋΩ、Ｒ１３＝Ｒ１４＝５ｋΩ、Ｃ１１＝Ｃ１２＝１ｐＦとした場合、Ｃ１３＝１８ｐＦ、Ｃ１４＝１２ｐＦとする。これにより、動作マージンを得ることができ、寄生容量にアンバランスが存在したとしても、このアンバランスに起因した誤動作を防止することができる。図６（ｄ）に、ハイサイドドライバ側の容量Ｃ１３、Ｃ１４にアンバランスを設け、その容量値を補正した場合の波形例を示す。この図に示す例では、出力信号ＯＵＴが遷移する過程において、同相信号Ｈ３と逆相信号Ｈ４との信号レベルの差分が拡大される。従って、同相信号Ｈ３と逆相信号Ｈ４との信号レベルが逆転することがなくなり、これら信号を入力するコンパレータＣＭ１が誤動作することがなくなる。
以上で、実施の形態２を説明した。
【００６１】
（実施の形態３）
以下、この発明の実施の形態３を説明する。
この実施の形態３では、上述の実施の形態１，２において、ハイサイドドライバ側の抵抗Ｒ１１，Ｒ１２、およびローサイドドライバ側の抵抗Ｒ２１，Ｒ２２を流れる同相電流をキャンセルすることにより高速化を図る。
ここで、図７を参照し、抵抗Ｒ１１，Ｒ１２を例として同相電流の発生メカニズムと、同相電流による問題点を説明しておく。図７は、前述の図２において、相補信号生成回路３０１ＨのバッファＢ１２，Ｂ１３から駆動回路３０３ＨのコンパレータＣＭ１に至る信号経路を示すもので、図２に示す要素と同一要素には同一符号を付している。
【００６２】
図７において、ソース電圧ＶＳが出力信号ＯＵＴに追従して上昇すると、これを基準としてバイアス回路Ｐ１１が発生する電圧ＶＲ１も上昇する。このため、バイアス回路Ｐ１１の出力ノードの電圧がバッファＢ１２，Ｂ１３が出力する信号レベルよりも高くなり、バイアス回路Ｐ１１からバッファＢ１２，Ｂ１３に向けて抵抗Ｒ１１，Ｒ１２に同相電流Ｉ１，Ｉ２がそれぞれ流れる。このため、同相信号Ｈ３および逆相信号Ｈ４の信号レベルは、バイアス回路Ｐ１１が発生する電圧ＶＲ１よりも多少低くなる。逆に、ソース電圧ＶＳが出力信号ＯＵＴに追従して低下すると、これを基準としてバイアス回路Ｐ１１が発生する電圧ＶＲ１も低下する。この場合、バッファＢ１２，Ｂ１３からバイアス回路Ｐ１１に向けて抵抗Ｒ１１，Ｒ１２に同相電流Ｉ１，Ｉ２が逆方向に流れる。このため、同相信号Ｈ３および逆相信号Ｈ４の信号レベルは、バイアス回路Ｐ１１が発生する電圧ＶＲ１よりも多少高くなる。
【００６３】
ここで、Ｒ１１／Ｒ１３の比を小さく設定すれば、同相信号Ｈ３と逆相信号Ｈ４との差分を大きくすることができ、高速化できる。しかしながら、上述のように、同相信号Ｈ３および逆相信号Ｈ４の信号レベルは、出力信号ＯＵＴの変化に従って電圧ＶＲ１に対して上下変動するため、同相信号Ｈ３および逆相信号Ｈ４がコンパレータＣＭ１の同相入力範囲を超えないように、Ｒ１１／Ｒ１３、Ｒ１２／Ｒ１４の各比を設定しなければならない。このため、Ｒ１１／Ｒ１３の比を任意に小さくすることができず、従ってコンパレータＣＭ１に入力される同相信号Ｈ３と逆相信号Ｈ４との差分を十分とることができなくなる。従って、これを入力するコンパレータＣＭ１の応答速度に影響を与えることになる。
この実施の形態３では、上述の同相電流Ｉ１，Ｉ２をキャンセルすることにより、抵抗Ｒ１３，Ｒ１４に流れる電流を逆相電流（同相信号と逆相信号との差分に基づく電流成分）のみとし、コンパレータＣＭ１の入力変動を抑える。これにより、Ｒ１１／Ｒ１３の比を小さくすることを可能とし、コンパレータの応答速度を改善する。
【００６４】
以下、この実施の形態３の構成を具体的に説明する。
図８に、この実施の形態３に係るＤ級増幅器の構成上の特徴を示す。同図において、前述の実施の形態１に係る図２に示す構成要素と同一要素には同一符号を付す。図８は、ハイサイドドライバ側の構成を示し、図２に示す構成において、バッファＢＤ１２，ＢＤ１３、抵抗ＲＤ１１，ＲＤ１２、ＮＭＯＳトランジスタＮ１１〜Ｎ１４、ＰＭＯＳトランジスタＰ１１〜Ｐ１４をさらに備え、これらは、上述の同相電流Ｉ１，Ｉ２を打ち消すための電流を抵抗Ｒ１１，Ｒ１２に注入するための電流注入回路を構成する。
【００６５】
ここで、バッファＢＤ１２，ＢＤ１３はアナログバッファであり、上述のバッファＢ１２，Ｂ１３に対応するものであるが、後述するように、ＮＭＯＳトランジスタＮ１４およびＰＭＯＳトランジスタＰ１４の各ソースに電圧ＶＲ１に相当する電圧が現れる程度に抵抗ＲＤ１１，ＲＤ１２を駆動するものであり、これらの入力部には電源ＶＤＤの２分の１の電圧に相当する電圧ＶＲＥＦＣが共通に印加されている。抵抗ＲＤ１１，ＲＤ１２は上述の抵抗Ｒ１１，Ｒ１２と同等の抵抗値を有するものであり、抵抗ＲＤ１１はバッファＢＤ１２の出力ノードとＮＭＯＳトランジスタＮ１４のソースとの間に接続され、抵抗ＲＤ１２はバッファＢＤ１３の出力ノードとＰＭＯＳトランジスタＰ１４のソースとの間に接続される。
【００６６】
ＮＭＯＳトランジスタＮ１４は、抵抗ＲＤ１１に流れる電流を設定するもので、そのソース電圧が上述の電圧ＶＲ１に等しくなるように、そのゲート電圧ＶＲＰ１が設定される。ＰＭＯＳトランジスタＰ１４は、抵抗ＲＤ１２に流れる電流を設定するもので、そのソース電圧が上述の電圧ＶＲ１に等しくなるように、そのゲート電圧ＶＲＮ１が設定される。
また、ＰＭＯＳトランジスタＰ１１のソースには電圧ＶＤ１が供給され、そのドレインはゲートと共にＮＭＯＳトランジスタＮ１４のドレインに接続される。ＰＭＯＳトランジスタＰ１２，Ｐ１３のソースには電圧ＶＤ１が供給され、これらのドレインはコンパレータＣＭ１の反転入力部および非反転入力部にそれぞれ接続される。これらＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３は、抵抗ＲＤ１１を流れる電流をモニタして抵抗Ｒ１１，Ｒ１２に電流を注入するためのカレントミラーを構成する。なお、図８において、電圧ＶＲ１は、図２における電圧ＶＲ１と同一であって、ソース電圧ＶＳを基準としている電圧であり、電圧ＶＤ１も同様である。従って、ゲート電圧ＶＲＰ１，ＶＲＮ１の電位もソース電圧ＶＳを基準として与えられる。
【００６７】
同様に、ＮＭＯＳトランジスタＮ１１のソースには電圧ＶＳが供給され、そのドレインはゲートと共にＰＭＯＳトランジスタＰ１４のドレインに接続される。ＮＭＯＳトランジスタＮ１２，Ｎ１３のソースには電圧ＶＳが供給され、これらのドレインはコンパレータＣＭ１の反転入力部および非反転入力部にそれぞれ接続される。これらＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３は、抵抗ＲＤ１２を流れる電流をモニタして抵抗Ｒ１１，Ｒ１２に電流を注入するためのカレントミラーを構成する。
【００６８】
以下、上述の電流注入回路に着目して、この実施の形態３の動作を説明する。上述の構成によれば、抵抗Ｒ１１に相当する抵抗ＲＤ１１とＮＭＯＳトランジスタＮ１４のソースとの接続ノードの電圧ＨＤ３と、抵抗Ｒ１２に相当する抵抗ＲＤ１２とＰＭＯＳトランジスタＰ１４のソースとの接続点に現れる信号ＨＤ４の電圧は、概ね電圧ＶＲ１に等しく、出力信号ＯＵＴは正電源ＶＰＰ＋と負電源ＶＰＰ−との間を往復する。
ここで、出力信号ＯＵＴが正電源ＶＰＰ＋にあるときには、ＰＭＯＳトランジスタＰ１１に流れる電流ＩＰ１１は、以下のように表される。
ＩＰ１１＝{（ＶＰＰ＋）＋ＶＲ１−ＶＲＥＦＣ}／ＲＤ１１
また、出力信号ＯＵＴがＶＰＰ−にあるときには、ＮＭＯＳトランジスタＮ１１に流れる電流ＩＮ１１は、以下のように表される。
ＩＮ１１＝{ＶＲＥＦＣ−（ＶＰＰ−）−ＶＲ１}／ＲＤ１２
【００６９】
これらの電流ＩＰ１１，ＩＮ１１は、抵抗Ｒ１１，Ｒ１２に流れる同相電流Ｉ１，Ｉ２に概ね等しくなり、これら同相電流をモニタした電流となる。このうち、電流ＩＰ１１に相当する電流は、ＰＭＯＳトランジスタＰ１１と共にカレントミラーを構成するＰＭＯＳトランジスタＰ１２，Ｐ１３から抵抗Ｒ１１，Ｒ１２に注入される。また、電流ＩＮ１１に相当する電流は、ＮＭＯＳトランジスタＮ１１と共にカレントミラーを構成するＮＭＯＳトランジスタＮ１２，Ｎ１３から抵抗Ｒ１１，Ｒ１２に注入される。この結果、抵抗Ｒ１１，Ｒ１２に流れる同相電流Ｉ１，Ｉ２が打ち消され、抵抗Ｒ１３，Ｒ１４には、見かけ上、同相電流Ｉ１，Ｉ２が存在しなくなり、逆相電流のみとなる。このため、その逆相電流に基づく電圧降下により、同相信号Ｈ３と逆相信号Ｈ４とが電圧ＶＲ１を中心に現れるようになり、駆動回路３０３ＨのコンパレータＣＭ１の同相入力範囲が小さくなる。
【００７０】
この実施の形態３によれば、抵抗Ｒ１３，Ｒ１４に流れる同相電流が打ち消され、これらの抵抗に流れる電流が小さくなるので、抵抗Ｒ１３，Ｒ１４の値を大きく設定することが可能になる。従って、コンパレータＣＭ１の入力信号の差分（差動電位差）を大きくすることができるため、高速化が可能となり、しかも回路動作を安定化させることができ、信頼性を向上させることが可能になる。
また、同相入力範囲が小さいまま、コンパレータＣＭ１の入力信号の差分を大きくすることができるので、正電源ＶＰＰ＋および負電源ＶＰＰ−をさらに高くすることができ、Ｄ級増幅器の大出力化に対応することが可能になる。
【００７１】
（実施の形態４）
以下、この実施の形態４を説明する。
上述の実施の形態３では、抵抗ＲＤ１１，ＲＤ１２を流れる電流をモニタして電流を注入し、バイアス回路Ｐ１１により抵抗Ｒ１３，Ｒ１４を電圧ＶＲ１にバイアスするものとしたが、この実施の形態４では、オペアンプを用いて電流注入を行うと共に抵抗Ｒ１３，Ｒ１４を電圧ＶＲ１にバイアスする。
図９に、この実施の形態４に係るＤ級増幅器の構成上の特徴を示す。
この実施の形態４では、前述の図２に示す実施の形態１の構成において、一対の出力部Ｏ１，Ｏ２を有する２出力型のオペアンプＯＰ６０をバイアス回路として備える。ここで、その反転入力部は、抵抗Ｒ１３，Ｒ１４の共通接続端に接続され、その非反転入力部には電圧ＶＲ１が印加され、その一対の出力部は、一対の抵抗Ｒ１３，Ｒ１４の他端側にそれぞれ接続されている。
【００７２】
図１０に、オペアンプＯＰ６０の構成を示す。
同図において、定電流源ＳＩ１、ＰＭＯＳトランジスタＰ２０，Ｐ２１、ＮＭＯＳトランジスタＮ２０，Ｎ２１は差動アンプを構成し、その出力部はＮＭＯＳトランジスタＮ２２，Ｎ２３のゲートに接続される。これらＮＭＯＳトランジスタＮ２２，Ｎ２３のドレインには、定電流源ＳＩ２，ＳＩ３を介して電圧ＶＤ１が供給され、これらトランジスタのソースにはソース電圧ＶＳが供給される。これらＮＭＯＳトランジスタＮ２２，Ｎ２３のドレインが一対の出力部とされる。このオペアンプＯＰ６０の構成によれば、ＰＭＯＳトランジスタＰ２０，Ｐ２１のゲートに印加される差動電位差に応じて一対の出力部Ｏ１，Ｏ２に電流が出力される。
【００７３】
ここで、説明を図９に戻し、この実施の形態４の動作を説明する。
図２に示す出力信号ＯＵＴが電源ＶＰＰ＋の電圧に相当する電圧状態にあり、ハイサイドドライバ側の駆動回路３０３Ｈが電源ＶＰＰ＋側にある場合、図９に示す同相信号Ｈ３および逆相信号Ｈ４の電位は同相電流Ｉ１，Ｉ２により低下しようとするが、オペアンプＯＰ６０の反転入力部に印加されている基準電圧は電圧ＶＲ１であるから、ノードＱの電圧が電圧ＶＲ１に等しくなるようにオペアンプＯＰ６０が一対の出力部から同相電流を抵抗Ｒ１１、Ｒ１２に注入し、ノードＱの電圧が電圧ＶＲ１に等しくなったところで、オペアンプＯＰ６０の出力電流は安定する。
【００７４】
出力信号ＯＵＴがＶＰＰ−側にあるときには、同相信号Ｈ３および逆相信号Ｈ４の電圧が同相電流により上昇しようとするが、ノードＱの電圧が電圧ＶＲ１に等しくなるようにオペアンプＯＰ６０が同相電流を抵抗Ｒ１１，Ｒ１２に注入する。これにより、抵抗Ｒ１３，Ｒ１４には、逆相電流のみが流れることになり、同相信号Ｈ３および逆相信号Ｈ４は、逆相電流に基づく電位効果により、電圧ＶＲ１を中心としてコンパレータＣＭ１に差動入力される。同相入力も電圧ＶＲ１を中心として振れる。
この実施の形態４によれば、抵抗Ｒ１３，Ｒ１４を大きくしても、コンパレータＣＭ１の差動電位差を広げることができる。従って、消費電流を抑えながら、動作速度を改善することが可能になる。
また、同相入力範囲が小さいので、正電源ＶＰＰ＋および負電源ＶＰＰ−を高くすることができる。
【００７５】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態１では、相補信号生成回路３０１Ｈ，３０１Ｌはハイレベルまたはローレベルの２値を出力するものとしたが、アナログ信号を出力するものとしてもよい。
【００７６】
その構成例を図１１に示す。同図において、アンプＢ５２，Ｂ５３は図２に示すバッファＢ１２，Ｂ１３に対応するものであり、ＰＷＭ信号に応じたアナログ信号を出力する。オペアンプＯＰ５１、抵抗５２，Ｒ５３は差動増幅器を構成し、抵抗Ｒ１１，Ｒ１２を介してアンプＢ５２，Ｂ５３から入力したアナログ信号の差分を増幅する。抵抗Ｒ５４，Ｒ５５、オペアンプＯＰ５２は、パワートランジスタ５０１のエミッタ電圧に追従する基準電圧ＶＲＥＦを振幅の中心とする波形に変換するための増幅器を構成する。パワートランジスタ５０１は図示しない出力端子を駆動するためのものである。このように構成することにより、リニアアンプへの適用も可能となる。
【００７７】
【発明の効果】
以上説明したように、この発明によれば、変調されたパルス信号の同相信号および逆相信号からなる第１の相補信号を生成し、前記同相信号の信号レベルと前記逆相信号の信号レベルとの間の大小関係を維持したまま、前記第１の相補信号を所定の電圧に追従する第２の相補信号にレベル変換し、前記第２の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係に基づき出力用トランジスタを駆動するようにしたので、特殊な製造プロセスや電子部品を用いることなく出力用のパワーＭＯＳトランジスタを駆動制御することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係るＤ級増幅器の全体構成を示す図である。
【図２】 この発明の実施の形態１に係る駆動制御回路の構成を示す回路図である。
【図３】 この発明の実施の形態１に係るバイアス回路の構成を示す図である。
【図４】 この発明の実施の形態１に係るＤ級増幅器の動作を説明するための波形図である。
【図５】 この発明の実施の形態２に係るＤ級増幅器の構成上の特徴部を示す図である。
【図６】 この発明の実施の形態２に係るＤ級増幅器の動作を説明するための波形図である。
【図７】 この発明の実施の形態３に係る同相電流の発生メカニズムを説明するための回路図である。
【図８】 この発明の実施の形態３に係るＤ級増幅器の構成上の特徴部を示す図である。
【図９】 この発明の実施の形態４に係るＤ級増幅器の構成上の特徴部を示す図である。
【図１０】 この発明の実施の形態４に係る２出力型オペアンプの構成を示す図である。
【図１１】 この発明の変形例に係るＤ級増幅器の構成上の特徴部を示す図である。
【図１２】 従来技術に係るＤ級増幅器の構成を説明するための図である。
【符号の説明】
ＳＩＧ：信号源、ＣＩＮ：コンデンサ、ＤＡＭＰ：Ｄ級増幅器、１００：入力段、２００：変調回路、３００：駆動制御回路、３０１Ｈ，３０１Ｌ：信号生成回路、３０２Ｈ，３０２Ｌ：信号変換回路、３０３Ｈ，３０３Ｌ：駆動回路、４０１，４０２：出力用ＭＯＳトランジスタ、Ｌ：インダクタ（コイル）、Ｃ：キャパシタ（コンデンサ）、ＳＰＫ：スピーカ、Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ２４，ＢＤ１２，ＢＤ１３：バッファ、Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ５２，Ｒ５３，Ｒ５４，Ｒ５５：抵抗、Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４：コンデンサ、Ｐ１１，Ｐ１２：バイアス回路、ＣＭ１，ＣＭ２：コンパレータ、Ｐ１２，Ｐ２２：内部電源、Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４：ＰＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４：ＮＭＯＳトランジスタ、ＯＰ６０，ＯＰ５２：オペアンプ、Ｂ５２，Ｂ５３：アンプ、５０１：トランジスタ（ｎｐｎ型）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a class D amplifier (digital amplifier) that converts an analog signal such as a music signal into a pulse signal and amplifies the power, and more particularly to a circuit technique for driving and controlling a power MOS transistor for output.
[0002]
[Prior art]
Conventionally, class D amplifiers that use analog signals such as music signals as input signals and convert them into pulse signals to amplify the power are known. The output terminals are connected to the speaker input terminals via a low-pass filter. Is done. According to this class D amplifier, a pulse signal whose power is amplified with the amplitude (information component) of the input signal reflected in the pulse width is output. Then, the pulse signal passes through the low-pass filter to extract the power-amplified analog music signal, and this music signal drives the speaker. Since the class D amplifier can be formed on a silicon chip, the class D amplifier can be realized in a small size and at a low cost, and is widely used in portable terminals and personal computers that require low power consumption.
[0003]
FIG. 12 shows a configuration of a class D amplifier 900 and an application example thereof.
In the figure, a signal source SIG is a generation source of an analog music signal VIN having a ground potential (0 V) as a midpoint of amplitude, and an input capacitor (not shown) for cutting a DC component included in the music signal. To the input terminal TI of the class D amplifier 900. The class D amplifier 900 is a so-called PWM amplifier (PWM; Pulse Width Modulation), and includes an input stage 901, a modulation circuit 902, a drive circuit 903, and n-type power MOS transistors 904 and 905.
[0004]
The input stage 901 moves the midpoint of the music signal VIN to convert the music signal VIN into a waveform that matches the input characteristics of the modulation circuit 902 that operates with the power supply VDD (for example, 10 V). The modulation circuit 902 converts the music signal output from the input stage 901 into a pulse signal, and performs PWM modulation by reflecting the information component of the music signal in the pulse width. The drive circuit 903 controls the output power MOS transistors 904 and 905 in a complementary manner based on the pulse signal modulated by the modulation circuit 902.
[0005]
The power MOS transistor 904 has a current path connected between the positive power supply VPP + (for example, +50 V) and the output terminal TO, and outputs a high level. The power MOS transistor 905 has a current path connected between the negative power supply VPP− (for example, −50V) and the output terminal TO, and outputs a low level. The output terminal TO is connected to the input terminal of the speaker SPK through a low pass filter composed of an inductor L and a capacitor C.
[0006]
According to the class D amplifier 900, the music signal VIN input from the signal source SIG is converted into a pulse signal through the input stage 901 and the modulation circuit 902. At this time, the modulation circuit 902 performs pulse width modulation on the carrier signal in accordance with the music signal VIN. The drive circuit 903 complementarily controls the power MOS transistors 904 and 905 on the basis of the modulated pulse signal, and outputs a power amplified pulse signal to the output terminal TO. A carrier frequency component is removed from the power-amplified pulse signal by a low-pass filter including an inductor L and a capacitor C, and the power-amplified analog music signal is supplied to the speaker SPK.
[0007]
[Problems to be solved by the invention]
By the way, the above-described modulation circuit 902 is configured to operate with a single power supply VDD (for example, 10V). Therefore, the low level of the pulse signal that is the output signal becomes the ground potential (0V), and the high level. Is a voltage (10 V) supplied by the power supply VDD. Therefore, if the pulse signal having such a signal level is used as it is, the power MOS transistor 904 whose drain is connected to the positive power supply VPP + (+50 V) cannot be controlled sufficiently in the ON state due to the characteristics of the MOS transistor. In addition, the power MOS transistor 905 whose source is connected to the negative power supply VPP − (− 50V) cannot be controlled to the off state. Therefore, the drive circuit 903 is required to have a function for controlling the power MOS transistors 904 and 905 described above based on the pulse signal modulated by the modulation circuit 902.
[0008]
Hereinafter, the drive circuit 903 will be described.
In order to control the conduction state of the power MOS transistor that outputs a signal that changes from the positive power supply VPP + to the negative power supply VPP−, a large amplitude pulse signal corresponding to the positive power supply VPP + and the negative power supply VPP− is supplied from the drive circuit 903. Although it is sufficient to supply to the gates of the MOS transistors 904 and 905, the drive circuit 903 must be configured using high-breakdown-voltage transistors, resulting in an increase in cost. Therefore, a drive circuit using a technique for relaxing the effective power supply voltage applied to each circuit by separating (isolating) the power supply systems of the circuits that drive the power MOS transistor 904 and the power MOS transistor 905, respectively. 903 is configured.
[0009]
In the example shown in FIG. 12, since both of the power MOS transistors 904 and 905 are n-type, the drive circuit 903 is a power source based on the source voltage of the power MOS transistor 904, that is, the voltage of the output signal appearing at the output terminal TO. And the power supply system based on the source voltage of the power MOS transistor 905, that is, the voltage supplied by the negative power supply VPP−. The power supply system of the circuit that drives the power MOS transistor 904 varies following the voltage change of the output signal that appears at the output terminal TO. However, when the power supply system of the drive circuit 903 follows the output signal appearing at the output terminal TO in this way, the input threshold value of the drive circuit 903 varies with respect to the signal level of the pulse signal output from the preceding modulation circuit 902. As a result, the signal cannot be correctly transmitted from the modulation circuit 902 to the drive circuit 903.
[0010]
As a first conventional technique for solving such an inconvenience, there is a technique of boosting the pulse signal output from the modulation circuit 902 to a signal level suitable for the drive circuit 903 by using a bootstrap circuit technique.
In addition, as a second conventional technique, there is a technique in which an insulating transformer is used to convert the pulse signal output from the modulation circuit 902 into a signal level suitable for the drive circuit 903 side.
Further, as a third conventional technique, there is one that converts the output signal of the modulation circuit 902 into an optical signal and transmits it to the drive circuit 903 side by using a photocoupler.
[0011]
However, according to the first prior art described above, since the bootstrap circuit is used to convert the level of the signal output from the modulation circuit, the operation becomes unstable when the signal frequency increases. There is.
Further, according to the second and third prior arts described above, the cost increases because electronic parts such as an insulating transformer and a photocoupler are relatively expensive. In addition, it is necessary to secure a space for mounting these electronic components, which increases the size of the apparatus.
In the conventional configuration shown in FIG. 12, it is assumed that the modulation circuit 902 operates with the power supply VDD of 10V system, but it is assumed that all blocks of the input stage 901, the modulation circuit 902, and the drive circuit 903 are high voltage system positive. If the power supply VPP + and the negative power supply VPP− operate, it is not necessary to convert the signal level as described above, and the circuit configuration can be simplified. However, in this case, since the manufacturing technology of the high withstand voltage process is used for all the blocks, the manufacturing cost of each IC will increase even if each block is made into an IC separately. Become.
[0012]
The present invention has been made in view of the above circumstances, and can drive and control an output power MOS transistor without using special circuit technology or electronic components, and further minimizes the use of a high voltage process. It is an object to provide a class D amplifier that can be suppressed.
[0013]
[Means for Solving the Problems]
  In order to solve the above problems, the present invention has the following configuration.
  That is, the class D amplifier according to the invention described in claim 1 includes a first output transistor having a current path connected between a positive power supply and an output terminal, and a negative power supply and the output terminal. A second output transistor to which a current path is connected, the information component included in the signal input from the outside via the input terminal is reflected in the pulse width, the signal is modulated into a pulse signal, In a class D amplifier configured to complementarily conduct the first and second output transistors on the basis of a pulse signal, a first complementary signal composed of an in-phase signal and an anti-phase signal of the pulse signal is generated. And outputFirstA complementary signal generation circuit;A second complementary signal generation circuit that generates and outputs a second complementary signal composed of an in-phase signal and an anti-phase signal of the pulse signal;SaidOf the first complementary signalThe signal level of the in-phase signalOf the first complementary signalWhile maintaining the magnitude relationship between the signal level of the negative phase signal, the first complementary signal is changed to the first complementary signal.1'sBased on the source voltage of the output transistorFirstFollow the predetermined voltage3Level conversion to complementary signalFirstA signal conversion circuit;While maintaining the magnitude relationship between the signal level of the in-phase signal of the second complementary signal and the signal level of the anti-phase signal of the second complementary signal, the second complementary signal is changed to the second complementary signal. A second signal conversion circuit that converts the level to a fourth complementary signal that follows a second predetermined voltage with reference to the source voltage of the output transistor;SaidOf the first output transistorOperates with an internal power supply relative to the source voltage,3The complementary signal of3Between the signal component of the in-phase signal and the signal component of the anti-phase signal included in the complementary signalResults of comparingBased on the above1'sDrive the output transistorFirstA drive circuit;It operates with an internal power supply based on the source voltage of the second output transistor, inputs the fourth complementary signal, and the signal component of the in-phase signal and the opposite phase included in the fourth complementary signal A second drive circuit for driving the second output transistor based on the result of comparing the magnitude relationship with the signal component of the signal;With, Driving the first output transistor by a first path including the first complementary signal generating circuit, the first signal converting circuit, and the first driving circuit, and generating the second complementary signal. Driving the second output transistor by a second path including a circuit, the second signal conversion circuit, and the second drive circuit;It is characterized by that.
The class D amplifier according to the invention described in claim 2 is the class D amplifier according to claim 1, wherein the first signal conversion circuit includes the first complementary signal in which the first complementary signal appears. A pair of first resistors connected between a pair of output portions of the generation circuit and a pair of input portions of the first drive circuit in which the third complementary signal appears, and one end side of the first drive circuit A pair of second resistors connected to the pair of input sections, and a first bias circuit for biasing the other end side of the pair of second resistors to the first predetermined voltage, A second signal conversion circuit comprising: a pair of output portions of the second complementary signal generation circuit in which the second complementary signal appears; and a pair of input portions of the second drive circuit in which the fourth complementary signal appears. A pair of third resistors connected between each other and one end side of the pair of second drive circuits. And a second bias circuit that biases the other end side of the pair of fourth resistors to the second predetermined voltage. .
[0014]
According to this configuration, the signal levels of the in-phase signal and the anti-phase signal forming the first complementary signal are determined according to the signal level of the pulse signal output from the modulation circuit. For example, if the pulse signal is high level, the in-phase signal is high level and the reverse phase signal is low level. Conversely, if the pulse signal is at a low level, the in-phase signal is at a low level and the anti-phase signal is at a high level. That is, the signal level of the pulse signal output from the modulation circuit is converted into a combination of the signal levels of the in-phase signal and the anti-phase signal forming the first complementary signal. Re-expressed as a relationship. And while this magnitude relationship is maintained, each signal component of the in-phase signal and the anti-phase signal appears as the second complementary signal. The drive circuit controls the first or second output transistor based on the difference between the in-phase signal and the opposite-phase signal forming the second complementary signal.
[0015]
Here, even if the second complementary signal changes following a predetermined voltage with reference to the source voltage of the first or second output transistor, the in-phase signal included in the second complementary signal and Since the magnitude relationship of each component of the negative phase signal is maintained, the signal level of the pulse signal output from the modulation circuit is grasped from this magnitude relationship. Therefore, according to the present invention, it is possible to transmit a pulse signal to a drive circuit from which a power supply system is separated and to drive and control an output transistor without using a special manufacturing process or electronic components.
[0016]
  Claim3Invention described inA first output transistor having a current path connected between a positive power supply and an output terminal; and a second output having a current path connected between a negative power supply and the output terminal. A first transistor and a second transistor, the information component included in the signal input from the outside via the input terminal is reflected in the pulse width, the signal is modulated into a pulse signal, and the first and second signals are modulated based on the pulse signal. A complementary signal generation circuit configured to generate and output a first complementary signal composed of an in-phase signal and a reverse-phase signal of the pulse signal in a class D amplifier configured to complementarily conduct the output transistors of While maintaining the magnitude relationship between the signal level of the in-phase signal and the signal level of the out-of-phase signal, the first complementary signal is determined with reference to the source voltage of the first or second output transistor. Specified power And a signal conversion circuit that converts the level to a second complementary signal that follows the signal and an internal power source based on the source voltage, and the second complementary signal is input to the second complementary signal. A drive circuit that drives the first or second output transistor based on the magnitude relationship between the signal component of the in-phase signal and the signal component of the negative-phase signal;SaidsignalA converter circuit wherein the first complementary signal appears;Complementary signal generationA pair of first resistors connected between a pair of output portions of the circuit and a pair of input portions of the drive circuit where the second complementary signal appears, and one end side connected to the pair of input portions of the drive circuit And a bias circuit that biases the other end of the pair of second resistors to the predetermined voltage.
  Claim4The invention described in claim 13In the class D amplifier described in 1.Complementary signal generationA capacitor for correcting an imbalance of capacitance components parasitic on a signal path from a pair of output portions of the circuit to a pair of input portions of the driving circuit is further provided.
[0017]
  Claim5The invention described in claim 1Either 1 of 3 or 4The class D amplifier described in 1) further includes a current injection circuit for injecting current into the pair of first resistors so as to cancel out the common-mode current flowing through the pair of first resistors.
  Claim6The invention described in claim 15In the class D amplifier, the current injection circuit inputs a current monitor circuit that monitors a common-mode current flowing through the pair of first resistors, and a current monitored by the current monitor circuit. And a current mirror circuit that outputs an equivalent current to the pair of first resistors.
  Claim7The invention described in claim 1Either 1 of 3 or 4In the class D amplifier, the bias circuit includes an inverting input connected to the other end of the second resistor, a non-inverting input applied with the predetermined voltage, and the pair of second And a pair of output units connected to one end of the resistor.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a configuration and application example of the class D amplifier DAMP according to the first embodiment. In the figure, a signal source SIG is a generation source of a music signal (analog quantity) having an amplitude with the ground potential (0 V) being the midpoint of the amplitude. The input capacitor CIN is for cutting a DC component, and the signal supplied from the signal source SIG is given to the input terminal TI of the class D amplifier DAMP as the music signal VIN through the input capacitor CIN.
The class D amplifier DAMP is a so-called PWM amplifier, and includes an input stage 100, a modulation circuit 200, a drive control circuit 300, and n-type power MOS transistors 401 and 402.
[0019]
Here, the input stage 100 corresponds to the input stage 901 according to the above-described prior art, and includes an input resistor R1, a feedback resistor R2 (= R1), and an inverting feedback operational amplifier OP. One end of the input resistor R1 is connected to the inverting input part (−) of the operational amplifier OP, and the other end is connected to the input terminal TI. The feedback resistor R2 is connected between the inverting input unit and the output unit of the operational amplifier OP. A reference voltage VREF is applied to the non-inverting input part of the operational amplifier OP. The reference voltage VREF is generated by a voltage generator (not shown). For example, the reference voltage VREF is generated by dividing the voltage supplied from the standard power supply VDD by resistance and is set to one half of the power supply VDD.
[0020]
The input stage 100 configured as described above functions as an inverting amplifier having an amplification factor of “1”, and outputs a signal obtained by inverting the phase of the music signal VIN with the reference signal VREF as a midpoint. As a result, the music signal VIN input from the signal source SIG is converted into a signal suitable for the modulation circuit 200 on the subsequent stage side.
In this embodiment, the voltage of the power supply VDD is “+10 V”, which is a standard power supply voltage in this technical field.
[0021]
The modulation circuit 200 is configured in the same manner as the modulation circuit 902 according to the prior art described above, and converts the music signal output from the previous input stage 100 into a pulse signal. The information component of the music signal is converted into a pulse width. The PWM modulation is performed by reflecting the above. In the following description, a pulse signal that is PWM-modulated and output from the modulation circuit 200 is referred to as a “PWM signal”.
[0022]
The drive control circuit 300 relates to the present invention, and controls the output power MOS transistor 401 and the power MOS transistor 402 in a complementary manner based on the PWM signal output from the modulation circuit 200. . The drive control circuit 300 corresponds to the drive circuit 903 according to the above-described prior art. However, as a structural feature, the drive control circuit 300 has a complementary signal (in-phase signal and anti-phase signal) from the PWM signal output from the modulation circuit 200. Signal) and a pair of power MOS transistors 401 and 402 are driven and controlled in a complementary manner based on the in-phase signal and the opposite-phase signal forming the complementary signal. Details of the drive control circuit 300 will be described later.
[0023]
The power MOS transistor 401 is for outputting a high level to the output terminal TO, and has a drain and a source connected to the positive power supply VPP + and the output terminal TO, respectively. One power MOS transistor 402 is for outputting a low level to the output terminal TO, and has a drain and a source connected to the output terminal TO and the negative power source VPP−, respectively. In the first embodiment, the voltage of the positive power supply VPP + is “+50 V”, and the voltage of the negative power supply VPP− is “−50 V”.
[0024]
The output terminal TO is connected to one input terminal of the speaker SPK through a low-pass filter including an inductor L and a capacitor C, and the other input terminal of the speaker SPK is grounded. The constant of the low-pass filter composed of the inductor L and the capacitor C is set so as to remove the carrier frequency component from the pulse signal output from the class D amplifier DAMP via the output terminal TO and pass the music signal component.
As described above, the class D amplifier DAMP operates with three power sources, that is, the standard power source VDD, the positive power source VPP +, and the negative power source VPP−.
[0025]
Next, the configuration of the drive control circuit 300 will be described in detail.
FIG. 2 shows the configuration of the drive control circuit 300. In the figure, elements that are the same as those shown in FIG.
A drive control circuit 300 shown in FIG. 2 has a complementary signal generation circuit 301H, a signal conversion circuit 302H, and a drive circuit 303H as a circuit system (hereinafter referred to as a high-side driver) for driving one power MOS transistor 401. As a circuit system for driving the other power MOS transistor 402 (hereinafter referred to as a low-side driver), a complementary signal generation circuit 301L, a signal conversion circuit 302L, and a drive circuit 303L are provided. A signal appearing at a connection point between the source of the power MOS transistor 401 and the drain of the power MOS transistor 402 is set as an output signal OUT of the class D amplifier DAMP, and is output to the outside through the output terminal TO.
[0026]
First, the configuration of the high side driver will be described in detail.
The complementary signal generation circuit 301H generates an in-phase signal H1 and a negative-phase signal H2 of the PWM signal output from the modulation circuit 200, and includes buffers B11 and B12 having CMOS (Complementary Metal Oxide Semiconductor) configuration and inversion. It is composed of an input type buffer (inverter) B13. Here, the PWM signal output from the modulation circuit 200 is given to the input section of the buffer B11, and the output section is connected in common to the input sections of the buffers B12 and B13. These buffers B11, B12, and B13 operate by being supplied with the power supply VDD, and the in-phase signal H1 and the negative-phase signal H2 of the PWM signal are output from the buffers B12 and B13, respectively. The in-phase signal H1 and the anti-phase signal H2 are output to the signal conversion circuit 302H as complementary signals (H1, H2).
[0027]
The signal conversion circuit 302H converts the in-phase signal H1 and the out-of-phase signal H2 from the in-phase signal H3 that follows the predetermined voltage VR1 based on the source voltage VS of the power MOS transistor 401 (that is, the signal level of the output signal OUT). The level is converted to the phase signal H4 and includes a pair of resistors R11 and R12 (a pair of first resistors), a pair of resistors R13 and R14 (a pair of second resistors), and a bias circuit P11. The in-phase signal H3 and the reverse-phase signal H4 are given to a pair of input units (non-inverted input unit and inverted input unit) of the comparator CM1 forming the driving circuit 303H on the rear stage side.
[0028]
Here, there is a pair between the pair of output parts of the buffers B12 and B13 in which the in-phase signal H1 and the anti-phase signal H2 appear and the pair of input parts of the comparator CM1 in which the in-phase signal H3 and the anti-phase signal H4 appear. Resistors R11 and R12 are connected. That is, one end of the resistor R11 is connected to the output part of the buffer B12, and the other end is connected to the non-inverting input part of the comparator CM1. One end of the resistor R12 is connected to the output part of the buffer B13, and the other end is connected to the inverting input part of the comparator CM1. These resistors R11 and R12 form lines for transmitting the in-phase signal H1 and the anti-phase signal H2 from the complementary signal generation circuit 301H to the drive circuit 303H.
[0029]
One end of a pair of resistors R13 and R14 is connected to the pair of input portions of the comparator CM1, respectively, and the other end of the resistors R13 and R14 is based on the source voltage VS of the power MOS transistor 401 by the bias circuit P11. Biased to a predetermined voltage VR1. In this embodiment, the predetermined voltage VR1 is set to a value (= VS + VDD / 2) obtained by adding one half of the power supply VDD to the source voltage VS. Now, since the power supply VDD is 10V, a voltage obtained by adding half of 5V to the source voltage VS is the predetermined voltage VR1.
[0030]
FIG. 3 shows a configuration example of the bias circuit P11. As shown in the figure, the bias circuit P11 has a resistor PR and a Schottky diode PD connected in series between the positive power supply VPP + and a node where the source voltage VS appears (that is, the source of the power MOS transistor 401). A stabilization capacitor PC is connected in parallel with the Schottky diode PD, and a voltage appearing at a connection point between the resistor PR and the Schottky diode PD is defined as a predetermined voltage VR1. In the first embodiment, the breakdown voltage of the Schottky diode PD is set to 5 V corresponding to one half of the power supply VDD (10 V), whereby the power supply is supplied to the source voltage VS as the predetermined voltage VR1. A value obtained by adding one half of VDD (= VS + VDD / 2) is generated.
[0031]
  Here, the description returns to FIG. 2 to describe the configuration of the drive circuit 303H. The drive circuit 303H controls driving of the power MOS transistor 401, and includes a comparator CM1, a buffer B14, and an internal power supply P12. Here, the non-inverting input portion of the comparator CM1 is connected to the output portion of the buffer B12 via the resistor R11, and the inverting input portion thereof is connected to the buffer B13 via the resistor R12.outputConnected to the part. The output part of the comparator CM1 is connected to the input part of the buffer B14, and the output part of the buffer B14 is connected to the gate of the power MOS transistor 401 described above.
[0032]
  The internal power supply P12 generates a voltage VD1 corresponding to the voltage of the power supply VDD with reference to the source voltage VS of the power MOS transistor 401.FIG.The same configuration as the bias circuit shown in FIG. However, the breakdown voltage of the Schottky diode PD in this case is set to 10 V corresponding to the voltage of the power supply VDD. The internal power supply P12 generates a voltage VD1 corresponding to the power supply VDD with reference to the source voltage VS, and supplies the voltage VD1 to the above-described comparator CM1 and buffer B14 as a power supply voltage. Accordingly, the power supply system of the drive circuit 303H changes following the source voltage VS of the power MOS transistor 401 and behaves as a power supply equivalent to the power supply VDD as far as the comparator CM1 and the buffer B14 are concerned. The configuration of the high side driver for driving the power MOS transistor 401 has been described above.
[0033]
  Next, the configuration of the low side driver for driving the power MOS transistor 402 will be described. The complementary signal generation circuit 301L, signal conversion circuit 302L, and drive circuit 303L that constitute the low-side driver are configured in the same manner as the complementary signal generation circuit 301H, signal conversion circuit 302H, and drive circuit 303H that constitute the high-side driver, respectively. . That is,ComplementaryThe signal generation circuit 301L generates a reverse-phase signal L1 and an in-phase signal L2 of the PWM signal output from the modulation circuit 200. The signal generation circuit 301L includes buffers B21, B22, and B23. These buffers are described above.ComplementaryThis corresponds to the buffers B11, B12, and B13 constituting the signal generation circuit 301H. However, buffers B12 and B13 are a positive logic input type and a negative logic input type, respectively, whereas buffers B22 and B23 are a negative logic input type and a positive logic input type, respectively.
[0034]
The signal conversion circuit 302L includes resistors R21, R22, R23, and R24, and a bias circuit P21, which are connected to the resistors R11, R12, R13, and R14 and the bias circuit P11 that form the signal conversion circuit 302H. Each corresponds. However, the bias circuit P21 generates a voltage VR2 corresponding to a half of the power supply VDD with reference to the negative power supply VPP−.
Further, the drive circuit 303L includes a comparator CM2, a buffer B24, and an internal power supply P22, which correspond to the comparator CM1, the buffer B14, and the internal power supply P12 that configure the drive circuit 303H, respectively. However, the internal power supply P22 generates a voltage VD2 corresponding to the power supply VDD with reference to the source voltage of the power MOS transistor 402 (that is, the negative power supply VPP−), and supplies it as a power supply voltage to the comparator CM2 and the buffer B24.
[0035]
Hereinafter, the operation of this embodiment will be described by focusing on the drive control circuit 300 shown in FIG. 2 while referring to the waveform diagram shown in FIG.
In FIG. 4, since the PWM signal output from the modulation circuit 200 has the same phase as the in-phase signal H1, the waveform of the in-phase signal H1 is used.
First, the operation of the high side driver will be described. In response to the PWM signal output from the modulation circuit 200, the signal generation circuit 301H generates an in-phase signal H1 having the same phase as the PWM signal and an anti-phase signal H2 having an opposite phase. Specifically, if the PWM signal is at a low level, a low level is output as the in-phase signal H1, and a high level is output as the anti-phase signal H2. Conversely, if the PWM signal is at a high level, a high level is output as the in-phase signal H1, and a low level is output as the anti-phase signal H2. That is, the complementary signal generation circuit 301H converts the signal level of the PWM signal into a combination of signal levels of the in-phase signal H1 and the anti-phase signal H2, and re-expresses the relationship as a magnitude relationship between these signal levels.
[0036]
In the waveform diagram shown in FIG. 4, in the initial state, the PWM signal output from the modulation circuit 200 is at a high level, and the complementary signal generation circuit 301H that receives the PWM signal outputs a high level as the in-phase signal H1 and reversely A low level is output as the phase signal H2. Accordingly, there is a level difference corresponding to the power supply VDD between the in-phase signal H1 and the negative-phase signal H2 in the initial state, and the in-phase signal H1 is equal to the voltage corresponding to the power supply VDD rather than the negative-phase signal H2. It is high.
[0037]
The in-phase signal H1 and the out-of-phase signal H2 output from the complementary signal generation circuit 301H are supplied to the drive circuit 303H side as the in-phase signal H3 and the out-of-phase signal H4 through the resistors R11 and R12 constituting the signal conversion circuit 302H. Is done. At this time, since the input part of the comparator CM1 constituting the drive circuit 303H is connected to the bias circuit P11 via the resistors R13 and R14, the signal level of the in-phase signal H3 is the voltage generated by the bias circuit P11. The voltage obtained by dividing the potential difference between VR1 and the in-phase signal H1 by the resistors R11 and R13 is shown. The signal level of the negative-phase signal H4 is the potential difference between the voltage VR1 and the negative-phase signal H2. , R14 indicates a voltage obtained by voltage division. Therefore, the in-phase signal H3 and the negative-phase signal H4 change following the voltage VR1 while maintaining the magnitude relationship.
[0038]
The comparator CM1 of the drive circuit 303H outputs a signal level corresponding to the magnitude relationship between the in-phase signal H3 and the reverse-phase signal H4. In the initial state, since the signal level of the in-phase signal H3 is higher than that of the anti-phase signal H4, the comparator CM1 outputs a high level, and the buffer B14 to which this is input is set to the power supply VDD with reference to the source of the power MOS transistor 401. A signal H5 having a corresponding signal level is output to its gate. As a result, the power MOS transistor 401 is turned on. As will be described later, since the power MOS transistors 401 and 402 are controlled so as to be complementarily conducted, when the power MOS transistor 401 is turned on, the power MOS transistor 402 is turned off, and the signal level of the output signal OUT ( That is, the source voltage VS) rises to the power supply voltage of the positive power supply VPP +.
[0039]
At this time, since the drive circuit 303H is supplied with the voltage VD1 based on the source voltage VS from the internal power supply P12, the power supply system of the drive circuit 303H rises following the source voltage VS of the power MOS transistor 401. . For this reason, the input threshold value of the comparator CM1 also increases with the source voltage VS, but the voltage VR1 generated by the bias circuit P11 also increases following the source voltage VS, so that the signal levels of the in-phase signal H3 and the negative-phase signal H4 Maintains a state suitable for the input characteristics of the comparator CM1 forming the drive circuit 303H, and the power MOS transistor 401 is maintained in the ON state. In this state, the signal level of the signal H5 is higher than the positive power supply VPP + by the voltage VD1 (= VDD).
[0040]
That is, since the internal power supply P12 is configured in the same manner as the internal power supply P11 shown in FIG. 3, when the signal level of the output signal OUT rises to the positive power supply VPP +, the voltage is passed through the capacitor corresponding to the stabilization capacitor PC. VD1 is boosted, and in response to this, the signal level of the signal H5 becomes higher than the positive power supply VPP + by the voltage VD1 (= VDD). In this state, the voltage VD1 tends to decrease to the voltage of the positive power supply VPP + due to the presence of the resistor corresponding to the resistor PR shown in FIG. 3, but since this type of amplifier has a high frequency of the output signal OUT, the stabilizing capacitor PC The voltage VD1 is maintained in a boosted state by the capacitor corresponding to, and the signal level of the signal H5 is maintained higher than the positive power supply VPP +.
[0041]
In one low-side driver, the complementary signal generation circuit 301L that inputs a PWM signal that is at a high level in the initial state outputs a low level as the reverse phase signal L1 and outputs a high level as the in-phase signal L2. Therefore, in the initial state, there is a level difference corresponding to the power supply VDD depending on the magnitude relationship between the antiphase signal L1 and the inphase signal L2, and the antiphase signal L1 is more than the power supply VDD than the inphase signal L2. It is lower by the voltage corresponding to.
[0042]
The anti-phase signal L1 and the in-phase signal L2 output from the complementary signal generation circuit 301L are supplied to the drive circuit 303L side as the anti-phase signal L3 and the in-phase signal L4 through the resistors R21 and R22 constituting the signal conversion circuit 302L. Is done. At this time, the signal level of the negative phase signal L3 indicates a voltage obtained by dividing the potential difference between the voltage VR2 generated by the bias circuit P21 and the negative phase signal L1 by the resistors R21 and R23, and the common phase signal L4. The signal level indicates a voltage obtained by dividing the potential difference between the voltage VR2 and the in-phase signal L2 by the resistors R22 and R24. Therefore, the anti-phase signal L3 and the in-phase signal L4 decrease following the voltage VR2 while maintaining the magnitude relationship.
[0043]
  The comparator CM2 of the drive circuit 303L outputs a low level because the reverse-phase signal L3 is lower in signal level than the in-phase signal L4 in the initial state, and the buffer B24 for inputting this outputs the source voltage (VPP) of the power MOS transistor 402. A signal L5 having a signal level equal to-) is output to its gate. For this reason, the power MOS transistor 402 is turned off. At this time, since the internal power supply P22 generates the voltage VD2 based on the negative power supply VPP−, the power supply system of the drive circuit 303L is in a low state, and the input threshold value of the drive circuit 303L is in a reduced state. . However, the voltage VR2 generated by the bias circuit P21 is also a power MOS transistor.402The signal levels of the anti-phase signal L3 and the in-phase signal L4 are the comparators that make up the drive circuit 303L.CM2Therefore, the power MOS transistor 402 is maintained in the off state. Accordingly, in the initial state, the power MOS transistor 401 is turned on, the power MOS transistor 402 is turned off, and a high level corresponding to the voltage of the positive power supply VPP + is output as the output signal OUT.
[0044]
When the PWM signal transitions to the low level at the time t1 shown in FIG. 4 from such an initial state, the in-phase signal H1 becomes the low level in response to this, and the reverse phase signal H2 becomes the high level. For this reason, the magnitude relationship between the in-phase signal H1 and the anti-phase signal H2 is reversed, and the magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 is also reversed at time t2. Therefore, the output signal of the comparator CM1 that inputs the in-phase signal H3 and the negative-phase signal H4 changes from a high level (voltage state higher than the positive power supply VPP + by the voltage VD1) to a low level (voltage state corresponding to the positive power supply VPP +). Then, the output signal H5 of the buffer B14 to which this is input also changes to a low level (voltage state corresponding to the positive power supply VPP +). As a result, the gate voltage of the power MOS transistor 401 becomes equal to the source voltage VS (= positive power supply VPP +), and the power MOS transistor 401 is turned off.
[0045]
On the other hand, when the PWM signal transits to a low level at time t1, the anti-phase signal L1 becomes high level and the in-phase signal L2 becomes low level in response. For this reason, the magnitude relationship between the reverse phase signal L1 and the in-phase signal L2 is reversed, and accordingly, the magnitude relationship between the opposite-phase signal L3 and the in-phase signal L4 is also reversed. Therefore, the output signal of the comparator CM2 changes from the low level (voltage state corresponding to the negative power supply VPP-) to the high level (voltage state higher than the negative power supply VPP- by the voltage VD2), and the output of the buffer B24 that inputs this signal The signal L5 also changes to high level. As a result, the gate voltage of the power MOS transistor 402 becomes higher than the source voltage by the voltage VD2, and the power MOS transistor 402 is turned on.
[0046]
When the power MOS transistor 402 is turned on, the source voltage VS of the power MOS transistor 401 decreases with the output signal OUT, and the voltage VD1 generated by the internal power supply P12 also decreases with this as a reference. At this time, the voltage VR1 generated by the bias circuit P11 also decreases with the change in the source voltage VS of the power MOS transistor 401. Therefore, the signal level is maintained while maintaining the magnitude relationship between the in-phase signal H1 and the anti-phase signal H2. Decreases with the power supply system of the drive circuit 303H. Therefore, the signal level output from the comparator CM1 is maintained at a low level (source voltage VS). Therefore, the power MOS transistor 401 maintains the off state in the process in which the output signal OUT transitions to the low level (negative power supply VPP−).
As described above, when the PWM signal transitions to the low level from the initial state at time t1, one power MOS transistor 401 is turned off, the other power MOS transistor 402 is turned on, and the output signal OUT is changed from the positive power supply VPP +. Transition to the negative power supply VPP- and a low level is output.
[0047]
Next, when the PWM signal recovers to the high level at time t3, in response to this, the in-phase signal H3 on the high side driver side becomes high level and the reverse phase signal H4 becomes low level at time t4. Accordingly, the comparator CM1 that inputs the in-phase signal H3 and the anti-phase signal H4 outputs a high level, and the power MOS transistor 401 is turned on. On the other hand, on the low side driver side, the anti-phase signal L3 becomes low level, and the in-phase signal L4 becomes high level. Accordingly, the comparator CM2 that inputs the opposite-phase signal L3 and the in-phase signal L4 outputs a low level, and the power MOS transistor 402 is turned off.
[0048]
Here, when the power MOS transistor 401 is turned on, the source voltage VS rises with the output signal OUT, and the voltage VD1 generated by the internal power supply P12 also rises with reference to this. However, the voltage VR1 generated by the bias circuit P11 also increases following the source voltage VS, and the magnitude relationship between the in-phase signal H1 and the negative-phase signal H2 is maintained. Therefore, the signal level of the output signal output from the comparator CM1 is The high level (voltage state higher than the source voltage VS by the voltage VD1) is maintained. Therefore, the power MOS transistor 401 maintains the on state in the process in which the output signal OUT transitions to the high level.
Therefore, when the PWM signal becomes high level at time t3, the power MOS transistor 401 is turned on, the power MOS transistor 402 is turned off, and a high level corresponding to the positive power supply VPP + is output as the output signal OUT.
[0049]
Here, the signal levels of the in-phase signal H3 and the anti-phase signal H4 on the high side driver side are obtained as follows.
(In-phase signal H3 high level)
= [R11 {(VPP +) + VR1} + R13 × VDD] / (R11 + R13)
(Low level of in-phase signal H3)
= [R11 {(VPP +) + VR1} + R13 × 0] / (R11 + R13)
(High level of negative phase signal H4)
= [R12 {(VPP +) + VR1} + R14 × VDD] / (R12 + R14)
(Low-level signal H4 low level)
= [R12 {(VPP +) + VR1} + R14 × 0] / (R12 + R14)
[0050]
Similarly, the signal levels of the anti-phase signals L3 and L4 on the low side driver side are obtained as follows.
(High level of negative phase signal L3)
= [R21 {(VPP −) + VR2} + R23 × VDD] / (R21 + R23)
(Reverse phase signal L3 low level)
= [R21 {(VPP −) + VR2} + R23 × 0] / (R21 + R23)
(In-phase signal L4 high level)
= [R22 {(VPP −) + VR2} + R24 × VDD] / (R22 + R24)
(Low level of in-phase signal L4)
= [R22 {(VPP −) + VR2} + R24 × 0] / (R22 + R24)
The operation of the first embodiment has been described above.
[0051]
According to the first embodiment, the output signal of the modulation circuit 200 can be converted to a signal level suitable for the power MOS transistor without using special circuit technology or electronic components. Therefore, the input stage 100 and the modulation circuit 200 can be configured to operate with the power supply VDD, and the use of a high withstand voltage process can be minimized.
In addition, since the signal level is converted using a resistor, the complexity of the circuit configuration can be minimized and the cost can be effectively reduced.
[0052]
(Embodiment 2)
Next, a second embodiment of the present invention will be described.
In the first embodiment described above, the parasitic capacitance on the signal path for transmitting the in-phase signal and the reverse-phase signal generated by the complementary signal generation circuits 301H and 301L is not considered. Exists. If this parasitic capacitance is unbalanced between the in-phase signal and the out-of-phase signal, the amplitude of the in-phase signal and the out-of-phase signal will be reduced, causing problems such as reversing the magnitude relationship between these signal levels. There is. If the parasitic capacitance is excessive, for example, the in-phase signal H3 and the negative-phase signal H4 input to the drive circuit 303H become lower than the source voltage VS corresponding to the ground of the drive circuit, and the comparator CM1 May cause problems such as non-operation.
[0053]
FIG. 6A shows a waveform example of the in-phase signal H3 and the negative-phase signal H4 when there is no parasitic capacitance imbalance on the signal path. FIG. 6B shows a waveform example in the case where there is an imbalance in parasitic capacitance between each signal path and the node where the source voltage VS appears. This waveform example is a case where the parasitic capacitance between the signal path of the in-phase signal H3 and the node where the source voltage VS appears is larger than that of the signal path of the negative-phase signal H4. Further, FIG. 6C shows a waveform example when the parasitic capacitance between each signal path and a fixed node such as the ground is excessive. These waveform examples correspond to an enlarged waveform when the output signal OUT rises from the low level to the high level in FIG. 4 described above.
[0054]
When there is no unbalance in the parasitic capacitances on the signal paths of the in-phase signal H3 and the anti-phase signal H4, as shown in FIG. 6A, the in-phase signal H3 and the anti-phase signal H4 are signals at time t4. When the level is determined, the level rises following the output signal OUT while maintaining the magnitude relationship. Therefore, the comparator CM1 that inputs this maintains a signal level corresponding to the magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 determined at time t4 without malfunctioning.
[0055]
On the other hand, when there is an imbalance in the parasitic capacitance connected in parallel to the resistors R11 and R12, as shown in FIG. 6B, in the process of changing the signals H1 and H2, The magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 may be reversed due to the influence. When the magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 is reversed, the comparator CM1 may malfunction and the power MOS transistor 401 may be temporarily turned off. Similarly, when the capacitance parasitic to the resistors R21 and R22 on the low side driver side is unbalanced, the comparator CM2 may malfunction.
[0056]
Further, when the parasitic capacitance is excessive, as shown in FIG. 6C, the signal levels of the in-phase signals H3 and H4 cannot follow the change of the output signal OUT (that is, the source voltage VS). It may be lower than the output signal OUT. For this reason, the input characteristics of the comparator CM1 using the voltage VD1 with the source voltage VS as a reference as the power supply voltage cannot be satisfied, and the comparator CM1 may malfunction. Therefore, in the second embodiment, in the configuration of the first embodiment described above, the unbalance of the capacitance component parasitic on the signal path from the pair of output nodes of the signal conversion circuit to the pair of input nodes of the drive circuit is corrected. A capacitor is provided.
[0057]
FIG. 5 shows an example in which correction capacitors C13 and C14 are provided on the high-side driver side. As shown in the figure, a correction capacitor C13 is connected between the non-inverting input portion of the comparator CM1 connected to the signal path of the in-phase signal H3 and the node where the source voltage VS appears. Further, a correction capacitor C14 is connected between the inverting input portion of the comparator CM1 connected to the signal path of the negative phase signal H4 and the node where the source voltage VS appears. The values of the capacitors C13 and C14 are set so that the capacities connected to the signal paths of the in-phase signal H3 and the negative-phase signal H4 are substantially equal. Thereby, the amount of voltage fluctuation generated in each signal path due to the change of the output signal OUT becomes substantially equal, and the magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 is maintained.
[0058]
Further, if the values of the capacitors C13 and C14 are set sufficiently large with respect to the capacitance parasitic between each signal path and a fixed node such as the ground, the output signal OUT is changed when the signal level of the output signal OUT changes. The in-phase signal H3 and the negative-phase signal H4 are pushed up higher than the output signal OUT through the capacitors C13 and C14. As a result, the in-phase signal H3 and the negative-phase signal H4 satisfy the input characteristics of the comparator CM1, and a situation where the comparator CM1 does not operate is avoided.
In the example shown in FIG. 5, capacitors C11 and C12 are connected in parallel to the resistors R11 and R12, respectively. As a result, the signal level changes of the in-phase signal H1 and the anti-phase signal H2 output from the buffers B12 and B13 are quickly transmitted to the comparator CM1 side, and the signal delay by the resistors R11 and R12 is improved.
[0059]
Next, an example of each set value of the capacitor and the resistor shown in FIG. 5 will be described. In FIG. 5, for convenience of explanation, a symbol representing each capacitor is a capacitance value, and a symbol representing each resistor is a resistance value.
When there is no unbalance in the parasitic capacitance, if R11: R13 = C13: C11 and R12: R14 = C14: C12, the impedance is uniform for DC characteristics (static operating characteristics) and AC characteristics (dynamic operating characteristics). A waveform without overshoot can be obtained. However, C14: C12 = C13: C11. For example, when R11 = R12 = 100 kΩ and R13 = R14 = 5 kΩ, C11 = C12 = 1 pF and C13 = C14 = 20 pF. In this state, when the source voltage VS (that is, the output signal OUT) on the high side driver side changes, the phase signal H3 and the negative phase signal H4 change following the source voltage VS and satisfy the input characteristics of the comparator CM1.
[0060]
On the other hand, when there is an imbalance in the parasitic capacitance, the magnitude relationship between the in-phase signal and the anti-phase signal is reversed as described above, causing a malfunction. Therefore, the capacitors C13 and C14 on the high side driver side are unbalanced so as to cancel the unbalance of the parasitic capacitance. For example, when R11 = R12 = 100 kΩ, R13 = R14 = 5 kΩ, and C11 = C12 = 1 pF, C13 = 18 pF and C14 = 12 pF. Thereby, an operation margin can be obtained, and even if there is an imbalance in the parasitic capacitance, a malfunction caused by this imbalance can be prevented. FIG. 6D shows an example of a waveform when the unbalance is provided in the capacitors C13 and C14 on the high side driver side and the capacitance value is corrected. In the example shown in this figure, the difference in signal level between the in-phase signal H3 and the negative-phase signal H4 is enlarged in the process of transition of the output signal OUT. Accordingly, the signal levels of the in-phase signal H3 and the anti-phase signal H4 are not reversed, and the comparator CM1 that inputs these signals does not malfunction.
The second embodiment has been described above.
[0061]
(Embodiment 3)
The third embodiment of the present invention will be described below.
In the third embodiment, the speed is increased by canceling the common-mode current flowing in the resistors R11 and R12 on the high side driver side and the resistors R21 and R22 on the low side driver side in the first and second embodiments.
Here, with reference to FIG. 7, the generation mechanism of the common-mode current and the problems due to the common-mode current will be described using the resistors R <b> 11 and R <b> 12 as an example. FIG. 7 shows a signal path from the buffers B12 and B13 of the complementary signal generation circuit 301H to the comparator CM1 of the drive circuit 303H in FIG. 2, and the same elements as those shown in FIG. is doing.
[0062]
In FIG. 7, when the source voltage VS increases following the output signal OUT, the voltage VR1 generated by the bias circuit P11 also increases with this as a reference. Therefore, the voltage at the output node of the bias circuit P11 becomes higher than the signal level output from the buffers B12 and B13, and the common-mode currents I1 and I2 flow through the resistors R11 and R12 from the bias circuit P11 toward the buffers B12 and B13, respectively. . For this reason, the signal levels of the in-phase signal H3 and the negative-phase signal H4 are slightly lower than the voltage VR1 generated by the bias circuit P11. Conversely, when the source voltage VS decreases following the output signal OUT, the voltage VR1 generated by the bias circuit P11 also decreases with this as a reference. In this case, the common-mode currents I1 and I2 flow through the resistors R11 and R12 in the reverse direction from the buffers B12 and B13 toward the bias circuit P11. For this reason, the signal levels of the in-phase signal H3 and the negative-phase signal H4 are slightly higher than the voltage VR1 generated by the bias circuit P11.
[0063]
Here, if the ratio of R11 / R13 is set small, the difference between the in-phase signal H3 and the reverse-phase signal H4 can be increased, and the speed can be increased. However, as described above, since the signal levels of the in-phase signal H3 and the anti-phase signal H4 fluctuate up and down with respect to the voltage VR1 according to the change of the output signal OUT, the in-phase signal H3 and the anti-phase signal H4 are changed by the comparator CM1. Each ratio of R11 / R13 and R12 / R14 must be set so as not to exceed the in-phase input range. For this reason, the ratio of R11 / R13 cannot be arbitrarily reduced, and therefore a sufficient difference between the in-phase signal H3 and the anti-phase signal H4 input to the comparator CM1 cannot be obtained. Therefore, this affects the response speed of the comparator CM1 that inputs this.
In the third embodiment, by canceling the above-described common-mode currents I1 and I2, the current flowing through the resistors R13 and R14 is limited to the reverse-phase current (current component based on the difference between the common-mode signal and the negative-phase signal). The input fluctuation of the comparator CM1 is suppressed. This makes it possible to reduce the ratio of R11 / R13 and improve the response speed of the comparator.
[0064]
The configuration of the third embodiment will be specifically described below.
FIG. 8 shows the structural features of the class D amplifier according to the third embodiment. In the figure, the same components as those shown in FIG. 2 according to the first embodiment are denoted by the same reference numerals. FIG. 8 shows the configuration on the high-side driver side. In the configuration shown in FIG. 2, buffers BD12 and BD13, resistors RD11 and RD12, NMOS transistors N11 to N14, and PMOS transistors P11 to P14 are further included. A current injection circuit for injecting a current for canceling the common-mode currents I1 and I2 into the resistors R11 and R12 is configured.
[0065]
Here, the buffers BD12 and BD13 are analog buffers and correspond to the buffers B12 and B13 described above. As will be described later, voltages corresponding to the voltage VR1 are applied to the sources of the NMOS transistor N14 and the PMOS transistor P14. The resistors RD11 and RD12 are driven to such an extent that they appear, and a voltage VREFC corresponding to a voltage that is a half of the power supply VDD is commonly applied to these input portions. The resistors RD11 and RD12 have resistance values equivalent to those of the resistors R11 and R12 described above, the resistor RD11 is connected between the output node of the buffer BD12 and the source of the NMOS transistor N14, and the resistor RD12 is output from the buffer BD13. Connected between the node and the source of the PMOS transistor P14.
[0066]
The NMOS transistor N14 sets the current flowing through the resistor RD11, and the gate voltage VRP1 is set so that the source voltage thereof is equal to the voltage VR1. The PMOS transistor P14 sets the current flowing through the resistor RD12, and the gate voltage VRN1 is set so that the source voltage thereof becomes equal to the voltage VR1.
Further, the voltage VD1 is supplied to the source of the PMOS transistor P11, and the drain thereof is connected to the drain of the NMOS transistor N14 together with the gate. A voltage VD1 is supplied to the sources of the PMOS transistors P12 and P13, and their drains are connected to the inverting input portion and the non-inverting input portion of the comparator CM1, respectively. These PMOS transistors P11, P12, and P13 constitute a current mirror for monitoring the current flowing through the resistor RD11 and injecting the current into the resistors R11 and R12. In FIG. 8, the voltage VR1 is the same as the voltage VR1 in FIG. 2 and is a voltage based on the source voltage VS, and the voltage VD1 is also the same. Accordingly, the potentials of the gate voltages VRP1 and VRN1 are also given with reference to the source voltage VS.
[0067]
Similarly, the voltage VS is supplied to the source of the NMOS transistor N11, and the drain thereof is connected to the drain of the PMOS transistor P14 together with the gate. The voltage VS is supplied to the sources of the NMOS transistors N12 and N13, and their drains are connected to the inverting input portion and the non-inverting input portion of the comparator CM1, respectively. These NMOS transistors N11, N12, and N13 constitute a current mirror for monitoring the current flowing through the resistor RD12 and injecting the current into the resistors R11 and R12.
[0068]
Hereinafter, the operation of the third embodiment will be described by paying attention to the above-described current injection circuit. According to the above configuration, the voltage HD3 at the connection node between the resistor RD11 corresponding to the resistor R11 and the source of the NMOS transistor N14, and the signal HD4 appearing at the connection point between the resistor RD12 corresponding to the resistor R12 and the source of the PMOS transistor P14. Is substantially equal to the voltage VR1, and the output signal OUT reciprocates between the positive power source VPP + and the negative power source VPP-.
Here, when the output signal OUT is at the positive power supply VPP +, the current IP11 flowing through the PMOS transistor P11 is expressed as follows.
IP11 = {(VPP +) + VR1-VREFC} / RD11
When the output signal OUT is at VPP−, the current IN11 flowing through the NMOS transistor N11 is expressed as follows.
IN11 = {VREFC− (VPP −) − VR1} / RD12
[0069]
These currents IP11 and IN11 are substantially equal to the common-mode currents I1 and I2 flowing through the resistors R11 and R12, and are currents obtained by monitoring these common-mode currents. Among these, the current corresponding to the current IP11 is injected into the resistors R11 and R12 from the PMOS transistors P12 and P13 which form a current mirror together with the PMOS transistor P11. Also, a current corresponding to the current IN11 is injected into the resistors R11 and R12 from the NMOS transistors N12 and N13 that form a current mirror together with the NMOS transistor N11. As a result, the common-mode currents I1 and I2 flowing through the resistors R11 and R12 are canceled out, and the resistors R13 and R14 apparently do not have the common-mode currents I1 and I2 and have only a reverse-phase current. For this reason, due to the voltage drop based on the negative phase current, the common phase signal H3 and the negative phase signal H4 appear around the voltage VR1, and the common mode input range of the comparator CM1 of the drive circuit 303H becomes small.
[0070]
According to the third embodiment, since the common-mode current flowing through the resistors R13 and R14 is canceled and the current flowing through these resistors is reduced, the values of the resistors R13 and R14 can be set large. Accordingly, the difference (differential potential difference) between the input signals of the comparator CM1 can be increased, so that the speed can be increased, the circuit operation can be stabilized, and the reliability can be improved.
Further, since the difference between the input signals of the comparator CM1 can be increased while the in-phase input range is small, the positive power source VPP + and the negative power source VPP- can be further increased, which corresponds to the increase in output of the class D amplifier. It becomes possible.
[0071]
(Embodiment 4)
Hereinafter, the fourth embodiment will be described.
In the above-described third embodiment, the current flowing through the resistors RD11 and RD12 is monitored and injected, and the resistors R13 and R14 are biased to the voltage VR1 by the bias circuit P11. However, in the fourth embodiment, Current injection is performed using an operational amplifier and the resistors R13 and R14 are biased to the voltage VR1.
FIG. 9 shows the structural features of the class D amplifier according to the fourth embodiment.
In the fourth embodiment, in the configuration of the first embodiment shown in FIG. 2 described above, a two-output operational amplifier OP60 having a pair of output units O1 and O2 is provided as a bias circuit. Here, the inverting input portion is connected to the common connection end of the resistors R13 and R14, the voltage VR1 is applied to the non-inverting input portion, and the pair of output portions is the other end of the pair of resistors R13 and R14. Connected to each side.
[0072]
FIG. 10 shows the configuration of the operational amplifier OP60.
In the figure, a constant current source SI1, PMOS transistors P20 and P21, NMOS transistors N20 and N21 constitute a differential amplifier, and its output is connected to the gates of NMOS transistors N22 and N23. A voltage VD1 is supplied to the drains of the NMOS transistors N22 and N23 via the constant current sources SI2 and SI3, and a source voltage VS is supplied to the sources of these transistors. The drains of these NMOS transistors N22 and N23 serve as a pair of output sections. According to the configuration of the operational amplifier OP60, a current is output to the pair of output portions O1 and O2 according to the differential potential difference applied to the gates of the PMOS transistors P20 and P21.
[0073]
Here, the description returns to FIG. 9, and the operation of the fourth embodiment will be described.
When the output signal OUT shown in FIG. 2 is in a voltage state corresponding to the voltage of the power supply VPP + and the driving circuit 303H on the high side driver side is on the power supply VPP + side, the in-phase signal H3 and the negative-phase signal H4 shown in FIG. Although the potential tends to decrease due to the common-mode currents I1 and I2, the reference voltage applied to the inverting input of the operational amplifier OP60 is the voltage VR1, so that the operational amplifier OP60 is paired so that the voltage at the node Q is equal to the voltage VR1. An in-phase current is injected into the resistors R11 and R12 from the output section of the output terminal, and when the voltage at the node Q becomes equal to the voltage VR1, the output current of the operational amplifier OP60 is stabilized.
[0074]
When the output signal OUT is on the VPP− side, the voltages of the in-phase signal H3 and the anti-phase signal H4 try to increase due to the in-phase current, but the operational amplifier OP60 reduces the in-phase current so that the voltage at the node Q becomes equal to the voltage VR1. Injection into the resistors R11 and R12. As a result, only the reverse-phase current flows through the resistors R13 and R14, and the in-phase signal H3 and the negative-phase signal H4 are differentially supplied to the comparator CM1 around the voltage VR1 due to the potential effect based on the negative-phase current. Entered. The common-mode input also swings around the voltage VR1.
According to the fourth embodiment, the differential potential difference of the comparator CM1 can be widened even if the resistors R13 and R14 are increased. Accordingly, it is possible to improve the operation speed while suppressing current consumption.
Further, since the common-mode input range is small, the positive power source VPP + and the negative power source VPP- can be increased.
[0075]
As mentioned above, although one embodiment of the present invention has been described, the present invention is not limited to the above-described embodiment, and design changes and the like within a scope not departing from the gist of the present invention are included in the present invention. . For example, in the first embodiment described above, the complementary signal generation circuits 301H and 301L output binary values of high level or low level, but may output analog signals.
[0076]
An example of the configuration is shown in FIG. In the figure, amplifiers B52 and B53 correspond to the buffers B12 and B13 shown in FIG. 2, and output an analog signal corresponding to the PWM signal. The operational amplifier OP51 and the resistors 52 and R53 constitute a differential amplifier, and amplifies the difference between the analog signals input from the amplifiers B52 and B53 via the resistors R11 and R12. The resistors R54 and R55 and the operational amplifier OP52 constitute an amplifier for converting the reference voltage VREF following the emitter voltage of the power transistor 501 into a waveform centered on the amplitude. The power transistor 501 is for driving an output terminal (not shown). With this configuration, application to a linear amplifier is also possible.
[0077]
【The invention's effect】
As described above, according to the present invention, the first complementary signal composed of the in-phase signal and the anti-phase signal of the modulated pulse signal is generated, and the signal level of the in-phase signal and the signal of the anti-phase signal are generated. The level of the first complementary signal is converted into a second complementary signal that follows a predetermined voltage while maintaining the magnitude relationship between the level and the signal of the in-phase signal included in the second complementary signal Since the output transistor is driven based on the magnitude relationship between the component and the signal component of the negative phase signal, the output power MOS transistor can be driven and controlled without using a special manufacturing process or electronic component. .
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of a class D amplifier according to Embodiment 1 of the present invention.
FIG. 2 relates to the first embodiment of the present invention.Drive controlIt is a circuit diagram which shows the structure of a circuit.
FIG. 3 is a diagram showing a configuration of a bias circuit according to the first embodiment of the present invention.
FIG. 4 is a waveform diagram for explaining the operation of the class D amplifier according to the first embodiment of the present invention.
FIG. 5 is a diagram showing a structural feature of a class D amplifier according to Embodiment 2 of the present invention.
FIG. 6 is a waveform diagram for explaining the operation of the class D amplifier according to the second embodiment of the present invention.
FIG. 7 is a circuit diagram for explaining a common-mode current generation mechanism according to Embodiment 3 of the present invention;
FIG. 8 is a diagram showing a structural feature of a class D amplifier according to Embodiment 3 of the present invention.
FIG. 9 is a diagram showing a structural feature of a class D amplifier according to Embodiment 4 of the present invention.
FIG. 10 shows an embodiment of the present invention.4It is a figure which shows the structure of the 2 output-type operational amplifier which concerns on.
FIG. 11 is a diagram showing a structural feature of a class D amplifier according to a modification of the present invention.
FIG. 12 is a diagram for explaining the configuration of a class D amplifier according to the prior art.
[Explanation of symbols]
SIG: signal source, CIN: capacitor, DAMP: class D amplifier, 100: input stage, 200: modulation circuit, 300: drive control circuit, 301H, 301L: signal generation circuit, 302H, 302L: signal conversion circuit, 303H, 303L : Driving circuit, 401, 402: output MOS transistor, L: inductor (coil), C: capacitor (capacitor), SPK: speaker, B11, B12, B13, B14, B21, B22, B23, B24, BD12, BD13 : Buffer, R11, R12, R13, R14, R21, R22, R23, R24, R52, R53, R54, R55: Resistor, C11, C12, C13, C14: Capacitor, P11, P12: Bias circuit, CM1, CM2: Comparator, P12, P22: Internal power supply, P11, P1 , P13, P14: PMOS transistor, N11, N12, N13, N14: NMOS transistor, OP60, OP52: an operational amplifier, B52, B53: amplifier, 501: transistor (npn type).

Claims (7)

正電源と出力端子との間に電流経路が接続された第１の出力用トランジスタと、負電源と前記出力端子との間に電流経路が接続された第２の出力用トランジスタとを有し、入力端子を介して外部から入力された信号に含まれる情報成分をパルス幅に反映させて該信号をパルス信号に変調し、該パルス信号に基づき前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、
前記パルス信号の同相信号および逆相信号からなる第１の相補信号を生成して出力する第１の相補信号生成回路と、
前記パルス信号の同相信号および逆相信号からなる第２の相補信号を生成して出力する第２の相補信号生成回路と、
前記第１の相補信号の同相信号の信号レベルと前記第１の相補信号の逆相信号の信号レベルとの間の大小関係を維持したまま、前記第１の相補信号を、前記第１の出力用トランジスタのソース電圧を基準とした第１の所定の電圧に追従する第３の相補信号にレベル変換する第１の信号変換回路と、
前記第２の相補信号の同相信号の信号レベルと前記第２の相補信号の逆相信号の信号レベルとの間の大小関係を維持したまま、前記第２の相補信号を、前記第２の出力用トランジスタのソース電圧を基準とした第２の所定の電圧に追従する第４の相補信号にレベル変換する第２の信号変換回路と、
前記第１の出力用トランジスタのソース電圧を基準とした内部電源で作動し、前記第３の相補信号を入力して該第３の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係を比較した結果に基づき前記第１の出力用トランジスタを駆動する第１の駆動回路と、
前記第２の出力用トランジスタのソース電圧を基準とした内部電源で作動し、前記第４の相補信号を入力して該第４の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係を比較した結果に基づき前記第２の出力用トランジスタを駆動する第２の駆動回路と、
を備え、
前記第１の相補信号生成回路と前記第１の信号変換回路と前記第１の駆動回路とからなる第１の経路により前記第１の出力用トランジスタを駆動し、前記第２の相補信号生成回路と前記第２の信号変換回路と前記第２の駆動回路とからなる第２の経路により前記第２の出力用トランジスタを駆動することを特徴とするＤ級増幅器。A first output transistor having a current path connected between a positive power supply and an output terminal; and a second output transistor having a current path connected between a negative power supply and the output terminal; An information component included in a signal input from the outside via an input terminal is reflected in a pulse width to modulate the signal into a pulse signal, and the first and second output transistors are complementary based on the pulse signal. In a class D amplifier configured to conduct to
A first complementary signal generation circuit that generates and outputs a first complementary signal composed of an in-phase signal and a reverse-phase signal of the pulse signal;
A second complementary signal generation circuit that generates and outputs a second complementary signal composed of an in-phase signal and an anti-phase signal of the pulse signal;
While maintaining the magnitude relation between the signal level of the inverted signal of the signal level of the phase signal of the first complementary signal of the first complementary signal, the first complementary signal, the first A first signal conversion circuit that performs level conversion to a third complementary signal that follows a first predetermined voltage with reference to the source voltage of the output transistor;
While maintaining the magnitude relationship between the signal level of the in-phase signal of the second complementary signal and the signal level of the anti-phase signal of the second complementary signal, the second complementary signal is changed to the second complementary signal. A second signal conversion circuit that converts the level to a fourth complementary signal that follows a second predetermined voltage with reference to the source voltage of the output transistor;
Operating in the internal power supply relative to the source voltage of the first output transistor, the third said phase signal signal component and the reverse phase contained in the complementary signal of the third to input complementary signal of a first driving circuit for driving the first output transistor based on a result of comparing the magnitude relation between the signal component of the signal,
It operates with an internal power supply based on the source voltage of the second output transistor, inputs the fourth complementary signal, and the signal component of the in-phase signal and the opposite phase included in the fourth complementary signal A second drive circuit for driving the second output transistor based on the result of comparing the magnitude relationship with the signal component of the signal;
Equipped with a,
The first complementary signal generating circuit is configured to drive the first output transistor by a first path including the first complementary signal generating circuit, the first signal converting circuit, and the first driving circuit. And a second path consisting of the second signal conversion circuit and the second drive circuit to drive the second output transistor . 前記第１の信号変換回路が、  The first signal conversion circuit includes:
前記第１の相補信号が現れる前記第１の相補信号生成回路の一対の出力部と前記第３の相補信号が現れる前記第１の駆動回路の一対の入力部との間に接続された一対の第１の抵抗と、  A pair connected between a pair of output portions of the first complementary signal generation circuit in which the first complementary signal appears and a pair of input portions of the first drive circuit in which the third complementary signal appears. A first resistor;
一端側が前記第１の駆動回路の一対の入力部に接続された一対の第２の抵抗と、  A pair of second resistors, one end of which is connected to a pair of inputs of the first drive circuit;
前記一対の第２の抵抗の他端側を前記第１の所定の電圧にバイアスする第１のバイアス回路と、を備え、  A first bias circuit for biasing the other end side of the pair of second resistors to the first predetermined voltage;
前記第２の信号変換回路が、  The second signal conversion circuit comprises:
前記第２の相補信号が現れる前記第２の相補信号生成回路の一対の出力部と前記第４の相補信号が現れる前記第２の駆動回路の一対の入力部との間に接続された一対の第３の抵抗と、  A pair of outputs connected between a pair of output portions of the second complementary signal generation circuit in which the second complementary signal appears and a pair of input portions of the second drive circuit in which the fourth complementary signal appears. A third resistor;
一端側が前記第２の駆動回路の一対の入力部に接続された一対の第４の抵抗と、  A pair of fourth resistors whose one ends are connected to a pair of inputs of the second drive circuit;
前記一対の第４の抵抗の他端側を前記第２の所定の電圧にバイアスする第２のバイアス回路と、を備えたことを特徴とする請求項１に記載されたＤ級増幅器。  2. The class D amplifier according to claim 1, further comprising: a second bias circuit that biases the other end side of the pair of fourth resistors to the second predetermined voltage. 3. 正電源と出力端子との間に電流経路が接続された第１の出力用トランジスタと、負電源と前記出力端子との間に電流経路が接続された第２の出力用トランジスタとを有し、入力端子を介して外部から入力された信号に含まれる情報成分をパルス幅に反映させて該信号をパルス信号に変調し、該パルス信号に基づき前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、
前記パルス信号の同相信号および逆相信号からなる第１の相補信号を生成して出力する相補信号生成回路と、
前記同相信号の信号レベルと前記逆相信号の信号レベルとの間の大小関係を維持したまま、前記第１の相補信号を、前記第１または第２の出力用トランジスタのソース電圧を基準とした所定の電圧に追従する第２の相補信号にレベル変換する信号変換回路と、
前記ソース電圧を基準とした内部電源で作動し、前記第２の相補信号を入力して該第２の相補信号に含まれる前記同相信号の信号成分と前記逆相信号の信号成分との大小関係に基づき前記第１または第２の出力用トランジスタを駆動する駆動回路と、を備え、
前記信号変換回路が、
前記第１の相補信号が現れる前記相補信号生成回路の一対の出力部と前記第２の相補信号が現れる前記駆動回路の一対の入力部との間に接続された一対の第１の抵抗と、
一端側が前記駆動回路の一対の入力部に接続された一対の第２の抵抗と、
前記一対の第２の抵抗の他端側を前記所定の電圧にバイアスするバイアス回路と、
を備えたことを特徴とするＤ級増幅器。 A first output transistor having a current path connected between a positive power supply and an output terminal; and a second output transistor having a current path connected between a negative power supply and the output terminal; An information component included in a signal input from the outside via an input terminal is reflected in a pulse width to modulate the signal into a pulse signal, and the first and second output transistors are complementary based on the pulse signal. In a class D amplifier configured to conduct to
A complementary signal generation circuit that generates and outputs a first complementary signal composed of an in-phase signal and a reverse-phase signal of the pulse signal;
While maintaining the magnitude relationship between the signal level of the in-phase signal and the signal level of the out-of-phase signal, the first complementary signal is determined with reference to the source voltage of the first or second output transistor. A signal conversion circuit that converts the level to a second complementary signal that follows the predetermined voltage,
The signal is operated by an internal power supply based on the source voltage, the second complementary signal is input, and the magnitude of the signal component of the in-phase signal and the signal component of the negative-phase signal included in the second complementary signal A drive circuit for driving the first or second output transistor based on a relationship,
The signal conversion circuit is
A pair of first resistors connected between a pair of output portions of the complementary signal generation circuit in which the first complementary signal appears and a pair of input portions of the drive circuit in which the second complementary signal appears;
A pair of second resistors whose one ends are connected to a pair of input portions of the drive circuit;
A bias circuit for biasing the other end of the pair of second resistors to the predetermined voltage;
Comprising the class D amplifier. 前記相補信号生成回路の一対の出力部から前記駆動回路の一対の入力部に至る信号経路上に寄生する容量成分のアンバランスを補正するためのコンデンサをさらに備えたことを特徴とする請求項３に記載されたＤ級増幅器。Claim 3, further comprising a capacitor for correcting the unbalance of the capacity component parasitic on the signal path to a pair of input portions of the drive circuit from a pair of output portions of said complementary signal generating circuit Class D amplifier described in 1. 前記一対の第１の抵抗を流れる同相電流を打ち消すように、該一対の第１の抵抗に電流を注入する電流注入回路をさらに備えたことを特徴とする請求項３または４の何れか１項に記載されたＤ級増幅器。5. The current injection circuit according to claim 3 , further comprising a current injection circuit for injecting a current into the pair of first resistors so as to cancel the common-mode current flowing through the pair of first resistors. Class D amplifier described in 1. 前記電流注入回路が、
前記一対の第１の抵抗を流れる同相電流をモニタする電流モニタ回路と、
前記電流モニタ回路でモニタされた電流を入力し、該電流と等価な電流を前記一対の第１の抵抗に出力するカレントミラー回路と、
からなることを特徴とする請求項５に記載されたＤ級増幅器。The current injection circuit comprises:
A current monitor circuit for monitoring a common-mode current flowing through the pair of first resistors;
A current mirror circuit that inputs a current monitored by the current monitor circuit and outputs a current equivalent to the current to the pair of first resistors;
The class D amplifier according to claim 5 , comprising: 前記バイアス回路が、
前記第２の抵抗の他端側に接続された反転入力部と、前記所定電圧が印加された非反転入力部と、前記一対の第２の抵抗の一端側が接続された一対の出力部とを有する２出力型のオペアンプから構成されたことを特徴とする請求項３または４の何れか１項に記載されたＤ級増幅器。The bias circuit comprises:
An inverting input unit connected to the other end of the second resistor, a non-inverting input unit to which the predetermined voltage is applied, and a pair of output units to which one end of the pair of second resistors is connected 5. The class D amplifier according to claim 3, wherein the class D amplifier comprises a two-output operational amplifier.
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