JP4039202B2

JP4039202B2 - Stacked semiconductor device and assembly method thereof

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Publication number: JP4039202B2
Application number: JP2002301565A
Authority: JP
Inventors: 良雄下井田; 俊朗篠原; 哲也林
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2002-10-16
Filing date: 2002-10-16
Publication date: 2008-01-30
Anticipated expiration: 2022-10-16
Also published as: JP2004140068A

Description

【０００１】
【発明の属する技術分野】
本発明は、積層型半導体装置およびその組み立て方法に関する。
【０００２】
【従来の技術】
【特許文献】
特開２００１−２９８１５２号公報。
【０００３】
本発明の従来技術の例としては、上記特許文献が挙げられる。上記特許文献においては、パワーデバイスである複数の半導体チップの圧接実装において、共通制御信号電極は多層配線基板で構成され、複数のパワーデバイスの空きスペースを有効に活用して制御信号経路を構成するものである。
【０００４】
【発明が解決しようとする課題】
しかし、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。
【０００５】
本発明の目的は、小型化に有利な積層型半導体装置およびその組み立て方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第１主面側に第１の主電極を有し、第２主面側に第２の主電極を有する半導体チップが複数積層され、各半導体チップの第１及び第２の主電極はそれぞれ金属配線層に電気的に接続され、半導体チップの間では、向かい合う主面側同士が共通の金属配線層に接続されており、上下に２つの前記半導体素子が積層され、上側の半導体素子を形成する前記半導体チップと、下側の半導体素子を形成する前記半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、前記制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されている。
【０００７】
【発明の効果】
本発明によれば、小型化に有利な積層型半導体装置およびその組み立て方法を提供することができる。
【０００８】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１を図面に基づいて説明する。図１（ａ）は、本発明における実施の形態１を示す構造鳥瞰図である。手前に見える３つの各半導体チップ（すなわち、パワートランジスタ１〜６）は向かって上側にドレイン電極、下側にソース電極とゲート電極を有する構造とする。紙面奥行き方向には、上側にカソード、下側にアノード電極を有するダイオード１４〜１９（図１（ｃ）、図３参照）が形成される。
Ｕ相上側のパワートランジスタ１である半導体チップは上面が熱緩衝材１ａを介してＰ相バスバー（金属配線層）７に接続されている。パワートランジスタ１の下面は熱緩衝材１ｂを介してＵ相バスバー８に接続されている。
Ｕ相下側のパワートランジスタ２である半導体チップは、上面が熱緩衝材２ａを介してＵ相バスバー８に接続されている。パワートランジスタ２の下面は熱緩衝材２ｂを介してＮ相バスバー１１Ｕに接続される。Ｕ相バスバー８が２つの半導体チップ（パワートランジスタ１、２）に挟まれる形になるのが特徴である。
ここで、Ｕ相バスバー８の一部は半導体チップに熱緩衝材１ｂ、２ａを介して接続されない、平面的にくびれた領域を有し、この領域にはパワートランジスタ１のゲートパッドが存在し、この領域でもってＵ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップに熱緩衝材１ｂ、２ａを介して接続されている。
同様に、Ｕ相下側の半導体チップにとってもＵ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが形成される。ここで各制御電極取り出し用配線は、他の配線層や半導体チップとは電気的に絶縁されている。
以上Ｕ相について説明したが、Ｖ相、Ｗ相についても同様な構成となり、上側の半導体チップにとってＰ相バスバー７は全て共通である。
Ｎ相バスバー１１は図１中、１１Ｕ、１１Ｖ、１１Ｗと分けて記載したが、紙面奥行き方向にて共通になっており、下側の半導体チップにとっては全て共通である。
また、紙面奥行き方向でパワートランジスタ１〜６とは並列に還流用ダイオード１４〜１９（図１（ｃ）、図３参照）が同様に積層されている。上側還流用ダイオード１４、１６、１８についてもＰ相バスバー７は全て共通であり、下側還流用ダイオード１５、１７、１９についてもＮ相バスバー１１も共通になっている。
【０００９】
図１（ａ）における、ａ−ａ、ｂ−ｂ、ｃ−ｃの破線に沿った断面構造をそれぞれ、図１（ｂ）、（ｃ）、図２に示す。
図１（ｂ）については、上記で説明したパワートランジスタ１〜６が存在する領域の断面であり、各制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗが存在し、他の配線層とは絶縁されていることが判る。
図１（ｃ）は還流用ダイオード１４〜１９が存在する領域の断面である。
図２はパワートランジスタ１〜６と還流用ダイオード１４〜１９がそれぞれ並列に接続された状態を示している。
図３は、以上で示した３相の構成を回路図で表したものであり、所謂３相インバータを形成している。
図４は、図１、図２で説明した各構成要素がどのように積層されているかを詳しく説明した図である。
図４に示すごとく、Ｐ相バスバー７、Ｎ相バスバー１１が共通である。また、半導体チップのゲートパッドが存在する領域が制御電極取り出し用配線１２ｕ〜１２ｗ、１３ｕ〜１３ｗに接続され、他の配線層とは絶縁を保ちながら積層が可能となるよう、Ｕ相バスバー８、Ｖ相バスバー９、Ｗ相バスバー１０の一部にくびれが存在していることが特徴である。
【００１０】
以上の構造で説明したように、１レグを構成する２つの半導体チップが上下に積層され、バスバーと平面で接続される構造を持つため、従来の技術に比べて素子が占める平面的な面積（アクティブな領域）を実質的に半分に低減できるという効果がある。
また、ワイヤボンド等を用いずにスイッチング素子の制御端子を取り出せる構造が可能であり、圧接構造に適用しても十分に機能する。
また、全ての半導体チップにおいて、バスバーと半導体チップの電極領域が、熱緩衝材を介してダイレクトに大きな面積で接続されるため、半導体チップとバスバー間の寄生インダクタンスが極限まで低減できるという効果がある。このため、３相インバータで動作させる場合には、寄生インダクタンスによるスイッチング過渡時の跳ね上がり電圧が抑えられるので、半導体チップにとっては許容ドレイン−ソース間電圧を小さく抑えた設計が可能になり、コスト低減に寄与するという効果もある。それに伴い、素子を保護するためのスナバ回路等を簡略化できるので、システムトータルとしてのコスト低減が可能になるという効果がある。
【００１１】
なお、ここまでの説明においては、１つの半導体素子を１つの半導体チップとしたが、複数の半導体素子が複数並列に接続された構成であっても構わない。その場合、素子の電流容量を大きくできるという効果がある。
また、本発明は各要素を圧接により固定する構成を示したが、半田による固定を用いた積層構造でも構わない。
また、スイッチング素子としてのパワートランジスタは、シリコンによるパワーＭＯＳＦＥＴでもＩＧＢＴでも構わないが、高速、低損失、耐高温特性を持つＳｉＣ（炭化珪素）によるパワーＭＯＳＦＥＴやその他のスイッチング素子でも構わない。
また、ダイオードについてはシリコンの所謂ＦＲＤ（ファースト・リカバリ・ダイオード）で構わないが、ＳｉＣによる高速、低損失なダイオードでも構わない。
【００１２】
また、ＳｉＣによるスイッチング素子を用いた場合、圧接構造をとることにより、ワイヤボンドによる接続や半田による素子の実装が不要になり、インバータ全体としてより高温に耐えられる半導体装置が実現可能になるというメリットがある。従来は水冷・油冷等により大掛かりな冷却系を必要としたが、ＳｉＣチップと圧接構造の組み合わせにより、安価で簡易な冷却器である放熱フィン等による冷却系だけでインバータが実現可能である。システムとして冷却系が省略可能になると、その分大きなコスト低減が実現できるという効果がある。
【００１３】
放熱フィン等による冷却系を備えた３相インバータ外観の具体的な構成を図５、図６に示す。図５は、本実施の形態１における三相インバータの外形を説明する構造鳥瞰図である。
図５では、熱伝導率が高い絶縁材料から成る絶縁ケース２０により高電圧が印加されるバスバーとは電気的に絶縁されて放熱フィン３１が上部に形成される。下部には同様に放熱フィン３２が構成されるが、下部にはＮ相バスバー１１が存在するため、この部分はバスバー１１と放熱フィン３２が直接接続される構造で構わない。
図５の右側には、電源電圧の入力端子となるＰ相バスバー７に接続されるＰ相入力端子２３、Ｎ相バスバー１１に接続されるＮ相入力端子２４が形成されている。図５の左側には、出力端子であるＵ相バスバー８に接続されるＵ相出力端子２００、Ｖ相バスバー９に接続されるＶ相出力端子２１、Ｗ相バスバー１０に接続されるＷ相出力端子２２が形成される。手前側にはそれぞれの素子の制御端子、すなわち、Ｕ相上側制御端子２５、Ｕ相下側制御端子２６、Ｖ相上側制御端子２７、Ｖ相下側制御端子２８、Ｗ相上側制御端子２９、Ｗ相下側制御端子３０が形成される。
【００１４】
図６はこの構成の断面の一部を示したものである。
圧接構造を保つための仕組みの一例としては、各積層要素の両端を支える固定冶具３４、３５、３７、３８があり、それぞれ圧接用ネジ３３、３６により接続されている。
このような実装構造を持つことにより、先にも記述したように冷却系を簡素化し、システムとして安価な３相インバータが形成可能になるという効果がある。
【００１５】
高温に対して強いインバータとするためには、半田を使用しない構成が必要になるが、これらの積層構造を形成するには、各要素の位置合わせが重要になる。
そこで位置合わせが容易な組み立て方法を図７、図８の要部断面図を用いて説明する。
各バスバーの間は、半導体チップの厚み程度の短い距離で電気的な絶縁を保つ必要があり、そのような絶縁材料を形成する（これまでの図では、この絶縁材料は便宜上図示していなかった）。
まず、図７（ａ）に示すように、Ｎ相バスバー１１上に、絶縁材料から成る絶縁層３９、４０を配置する。
次に、半導体チップ２を装填する。この場合、絶縁層３９と絶縁層４０の縁（端部）３９ａ、４０ａを位置合わせ用のガイドとして用いる。
次に、図７（ｂ）に示すように、Ｕ相バスバー８を積層した後に、再度、絶縁層４１、４２を積層する。
次に、半導体チップ１を装填する。この場合、絶縁層４１と絶縁層４２の縁４１ａ、４２ａを位置合わせ用のガイドとして用いる。
最後に、図７（ｃ）に示すように、Ｐ相バスバー７を積層することで組み立てが可能である。
【００１６】
図８には、別の組み立て工程を示す。
まず、図８（ａ）に示すように、それぞれＮ相バスバー１１上に絶縁層３９、４０を配置し、半導体チップ２を装填する場合に絶縁層３９と絶縁層４０の縁３９ａ、４０ａをガイドとして用いる。また、Ｐ相バスバー７に絶縁層４１、４２を積層する。半導体チップ１を装填する場合に絶縁層４１と４２の縁４１ａ、４２ａをガイドとして用いる。それぞれ半導体チップ１、２が装填されたもので、Ｕ相バスバー８を挟みこむことで組み立てが可能である。
【００１７】
以上説明したように、絶縁層３９〜４２を半導体チップ１、２装填時のガイドとして利用することで簡易に圧接構造を形成することが可能になるという効果がある。
【００１８】
なお、上記特許文献においては、複数の半導体チップの表面において第１の共通電極を接続し、半導体チップは平面的に並列に並べる構成となっているため、半導体装置全体が大きくなってしまうという問題があった。また、上記構成であるが故に全ての半導体チップを接続してからでないと装置全体としての特性評価が行えない。部品点数が多くなることも災いして製品としての信頼性を確保するには、それぞれの半導体チップを特性の揃った高い信頼性のものにする必要があり、しいては歩留まり低下、コスト上昇を招くという問題があった。
【００１９】
これに対して、本実施の形態１では、上記のように、第１主面側に第１の主電極（例えばドレイン電極）を有し、第２主面側に第２の主電極（例えば、ソース電極とゲート電極）を有する半導体素子を形成する半導体チップが複数積層されて成る積層型半導体装置において、各半導体チップの第１の主電極及び第２の主電極はそれぞれ金属配線層（バスバー７〜１１）に電気的に接続され、積層された半導体チップの間では、向かい合う主面側同士が共通の金属配線層（バスバー８〜１０）に接続されていることを特徴する。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、小型化に有利な積層型半導体装置を実現できるとともに、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２０】
また、上下に２つの半導体素子が積層され、上側に積層される半導体素子の第１の主電極は高電圧が印加される金属配線層（例えばバスバー７）に電気的に接続され、上側に積層される半導体素子の第２の主電極と、下側に積層される半導体素子の第１の主電極が共通の出力配線層（バスバー８〜１０）に電気的に接続され、下側に接続される半導体素子の第２の主電極は低電圧が印加される金属配線層（例えばバスバー１１）に接続されていることを特徴とする。このように、半導体チップが複数積層され、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に接続されている構成をとるため、積層型半導体装置のうち、半導体チップの占める面積を低減でき、半導体チップと金属配線層間の寄生のインダクタンスを極限まで低減できるという効果がある。
【００２１】
なお、上記の説明においては、１つの半導体素子を１つの半導体チップとしたが、半導体素子は複数の半導体チップの並列接続により形成されていても構わない。このような構成によれば、電流容量の大きな半導体装置が実現可能になるという効果がある。
【００２２】
また、半導体素子は、第２主面側に制御電極を有するパワートランジスタ１〜６であり、制御電極は、第２主面側において出力配線層（バスバー８〜１０）及び低電圧が印加される金属配線層とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、制御端子を有するパワートランジスタが積層された構造であるため、基本パーツとしてのハーフブリッジを小型に形成できるという効果がある。
【００２３】
また、半導体素子は第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９であることを特徴とする。このように、上下にダイオード１４〜１９が積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオード１４〜１９の上下セットを小型に形成できるという効果がある。
【００２４】
また、半導体素子は、第１主面側に制御電極を有するパワートランジスタ１〜６と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード１４〜１９が並列に接続されて成ることを特徴とする。このように、ハーフブリッジと対になるダイオード１４〜１９が同時にセットで積層された構造であるため、１レグを小型に形成できるという効果がある。
【００２５】
また、ハーフブリッジが並列に２〜３個（ここでは３個）接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８〜１０）は並列数に応じて２〜３個持ち、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００２６】
また、上側の半導体素子を形成する半導体チップと、下側の半導体素子を形成する半導体チップとが平面的に上下に重なり合わない領域を有し、該平面的に上下に重なり合わない領域に、制御電極と電気的に接続される制御電極取り出し用金属配線層１２Ｕ〜１３Ｗが形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、上下に積層された半導体チップがお互いに平面的に重なり合わない領域を設けることにより、制御端子２５〜３０を容易に同一方向に取り出せるという効果がある。
【００２７】
また、上側の半導体素子は複数の半導体チップの並列接続により形成され、下側の半導体素子は複数の半導体チップの並列接続により形成され、上側の複数の半導体チップと前記の複数の半導体チップは同一方向に平面的にずらして配置され、上下に重なり合わない領域を持ち、該平面的に上下に重なり合わない領域に制御電極と電気的に接続される制御電極取り出し用金属配線層が形成され、該制御電極取り出し用金属配線層は他の金属配線層とは電気的に絶縁されていることを特徴とする。このように、複数の半導体チップの並列接続により半導体素子が形成される場合に、同じ方向に上下にずらしてチップが配置されることにより、同一方向に容易に制御端子２５〜３０を取り出せるという効果がある。
【００２８】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（バスバー７）、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）、出力配線層（バスバー８〜１０）、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）、低電圧が印加される金属配線層（バスバー１１）から成る積層構造を機械的圧力により接続することを特徴とする。このように、圧接により接続するので、小型構造を実現できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００２９】
また、本実施の形態１の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層（例えばバスバー１１）と出力配線層（バスバー８、９、１０）を電気的に絶縁する第１の絶縁層（図７、図８の３９、４０）と、出力配線層（バスバー８、９、１０）と低電圧が印加される金属配線層（例えばバスバー７）とを電気的に絶縁する第２の絶縁層（４１、４２）とを有し、第１の絶縁層の平面的な配置により、上側の半導体素子（パワートランジスタ１、３、５及びダイオード１４、１６、１８）を圧接する際の位置合わせを行い、第２の絶縁層の平面的な配置により、下側の半導体素子（パワートランジスタ２、４、６及びダイオード１５、１７、１９）を圧接する際の位置合わせを行うことを特徴とする。このように、金属配線層の間の絶縁層をガイドとして半導体チップを装填する工法であるために、素子の位置合わせが容易となり、工程コストの低減が可能となるという効果がある。
【００３０】
実施の形態２
本発明の実施の形態２を図面に基づいて説明する。図９は、本発明における実施の形態２における基本ユニットを示す構造鳥瞰図である。
【００３１】
以下、Ｕ相を例に説明する。図９に示す構造は、Ｕ相上側のパワートランジスタ１、Ｕ相下側のパワートランジスタ２を積層した構造であり、パワートランジスタ１、２は、Ｐ相バスバー（金属配線層）７とＵ相出力バスバー８、Ｎ相バスバー１１にそれぞれ接続されている。
実際には、半導体チップとバスバー７、８、１１の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態２においては簡単のため図示省略した。
また、Ｕ相上側のパワートランジスタ１を駆動する制御電極取り出し用配線１２Ｕが半導体チップの下側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線１３Ｕが半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線１２Ｕ、１３Ｕは、他の配線層や半導体チップとは電気的に絶縁されている。
図１０は、図９で示した基本ユニットを示す回路図であり、上下のパワートランジスタ１、２がシリーズに接続され、Ｕ相の１レグを形成している。このような基本ユニットはパワートランジスタのみでなく、還流用ダイオードのシリーズ接続でも考えられる。
図１１は、本実施の形態２の基本ユニットを用いて３相を組み立てる工程を模式的に表したもので、基本ユニット４３〜４５が共通バスバー積層構造体４６に接続される様子を示している。
共通バスバー積層構造体４６は、Ｐ相バスバー４７、Ｕ相バスバー４８、Ｖ相バスバー４９、Ｗ相バスバー５０、Ｎ相バスバー５１の積層構造からなり、各バスバー４７〜５１間は電気的に絶縁されている。図示しないが、共通バスバー積層構造体４６の側面には基本ユニット４３〜４５を差し込む孔が開いている。基本ユニット４３〜４５は、この孔に差し込むことで、図１２に示すような３相インバータの構造が完成する。本来であれば、ダイオードのシリーズ接続からなる基本ユニットについても差し込まれる形とするが、ここでは簡単のため図示省略する。
以上説明したような構造と工法を採ることにより、基本ユニット４３〜４５において、あらかじめ電気的な評価が可能となり、一旦特性を把握した基本ユニット４３〜４５を取り付けることで３相インバータを形成できる。このことにより信頼性の向上が容易となるという効果がある。また、３相インバータとしての製品の歩留まりが向上するため、製品のコスト低減が可能となるという効果がある。また、保守性にも優れており、３相のうち１相に不具合が発生した場合等でも、１相のみを交換することで機能を保持することが可能であるという効果がある。また、３相インバータ、Ｈブリッジ、ハーフブリッジ等、相数の異なる製品への展開性にも優れているという特徴を持つ。
【００３２】
実施の形態３
本発明の実施の形態３を説明する。図１３は、実施の形態３における基本ユニットを示したものである。
Ｐｃｈ型パワートランジスタ５２とＮｃｈ型パワートランジスタ２が積層され、Ｐ相バスバー５３とＵ相出力バスバー５４、Ｎ相バスバー５５にそれぞれ接続されている。
実際には、半導体チップとバスバー５３〜５５の間には、熱応力を吸収する熱緩衝材が実施の形態１のごとく挿入されているが、本実施の形態においては簡単のため図示省略した。
また、Ｕ相上側のＰｃｈ型パワートランジスタ５２を駆動する制御電極取り出し用配線５６が半導体チップの上側に接続され、Ｕ相下側のパワートランジスタ２を駆動する制御電極取り出し用配線５７が半導体チップの下側に形成されている。ここで、各制御電極取り出し用配線５６、５７は、他の配線層や半導体チップとは電気的に絶縁されている。
Ｐｃｈ型パワートランジスタ５２は、チャネル領域を高電圧にバイアスするため、高電圧の印加されるＰ相バスバー５３と同一面に制御電極取り出し用配線５６が形成されていることが特徴である。
【００３３】
図１４は回路図を示し、上下のパワートランジスタ５２、２がシリーズに接続され、１相分（１レグ）を形成している。所謂コンプリメンタリ型の接続を成している。
【００３４】
以上説明したような構成とすることで、両制御電極の取り出しが、半導体チップが積層された基本ユニットにおいて、上下方向外面に向かって形成できる。制御電極の取り出しは、各ユニット外部のドライブ回路等に接続されるわけであるが、外面に面して形成されるため外部接続が容易になるという独特の効果を持つ。
【００３５】
上記のように、本実施の形態３では、半導体素子は、第１主面側に制御電極を有するＰｃｈ型パワートランジスタ５２と、第２主面側に制御電極を有するＮｃｈ型パワートランジスタ２とから成るコンプリメンタリ型の接続を有し、上側に位置するＰｃｈ型パワートランジスタ５２の制御電極は、第１主面側において高電圧が印加される金属配線層（バスバー７）とは電気的に絶縁され、下側に位置するＮｃｈ型パワートランジスタ２の制御電極は、第２主面側において低電圧が印加される金属配線層（バスバー１１）とは電気的に絶縁され、上下２つの半導体素子によりハーフブリッジを形成していることを特徴とする。このように、Ｐｃｈ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続とすることで、積層構造の上下方向にそれぞれ独立に制御端子を容易に取りさせるという効果がある。
【００３６】
また、半導体素子は、Ｐｃｈ、Ｎｃｈ型各々のパワートランジスタ５２、２と、第２主面側から第１主面側に向かって順方向の電流を流すダイオード（図示省略。実施の形態１参照）が並列に接続されていることを特徴とする。このように、Ｐｃｎ型パワートランジスタ５２とＮｃｈ型トランジスタ２のコンプリメンタリ接続において、合わせて上下にダイオードが積層される構造であるため、ハーフブリッジと対になって必要な還流用ダイオードの上下セットを小型に形成できるという効果がある。
【００３７】
また、ハーフブリッジが並列に２〜３個接続され、高電圧が印加される金属配線層（バスバー７）は全て共通とし、出力配線層（バスバー８）は並列数に応じて２〜３個持ち（図９では１個のみ図示。実施の形態１参照）、低電圧が印加される金属配線層（バスバー１１）は全て共通となっていることを特徴とする。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、２〜３相をまとめて、金属配線を共通とした構成であるため、半導体装置全体を小型にでき、配線の寄生インダクタンスを極限まで小さくすることができるという効果がある。
【００３８】
さらに、本実施の形態３の積層型半導体装置の組み立て方法は、高電圧が印加される金属配線層、上側のＰｃｈ型半導体素子、出力配線層、下側のＮｃｈ型半導体素子、低電圧が印加される金属配線層から成る積層構造を機械的圧力により接続することを特徴とする（実施の形態１参照）。このように、Ｐｃｎ型パワートランジスタとＮｃｈ型トランジスタのコンプリメンタリ接続において、圧接により接続される構造であるため、小型な積層型半導体装置を提供できるとともに、ワイヤボンド等による配線を無くし、工程数、工程コストを低減できるという効果がある。
【００３９】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１を説明する構造鳥瞰図、（ｂ）は本発明の実施の形態１を説明する構造断面図（（ａ）のａ−ａ断面）、（ｃ）は本発明の実施の形態１を説明する構造断面図（（ａ）のｂ−ｂ断面）
【図２】本発明の実施の形態１を説明する構造断面図（図１（ａ）のｃ−ｃ断面）
【図３】本発明の実施の形態１を説明する三相インバータの回路図
【図４】本発明の実施の形態１における積層構造を説明する構造鳥瞰図
【図５】本発明の実施の形態１における三相インバータの外形を説明する構造鳥瞰図
【図６】本発明の実施の形態１における三相インバータの断面構造図
【図７】本発明の実施の形態１における積層構造の組み立て工程図
【図８】本発明の実施の形態１における積層構造の別の組み立て工程図
【図９】本発明の実施の形態２における基本ユニットを説明する構造鳥瞰図
【図１０】本発明の実施の形態２における基本ユニットを説明する回路図
【図１１】本発明の実施の形態２における組み付け工程を説明する構造鳥瞰図
【図１２】本発明の実施の形態２における構造を説明する構造鳥瞰図
【図１３】本発明の第三の実施の形態における基本ユニットを説明する構造鳥瞰図
【図１４】本発明の第三の実施の形態における基本ユニットを説明する回路図
【符号の説明】
１…Ｕ相上側パワートランジスタ
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂ、６ａ、６ｂ…熱緩衝材
２…Ｕ相下側パワートランジスタ
３…Ｖ相上側パワートランジスタ
４…Ｖ相下側パワートランジスタ
５…Ｗ相上側パワートランジスタ
６…Ｗ相下側パワートランジスタ
７…Ｐ相バスバー
８…Ｕ相出力バスバー
９…Ｖ相出力バスバー
１０…Ｗ相出力バスバー
１１、１１Ｕ、１１Ｖ、１１Ｗ…Ｎ相バスバー
１２Ｕ…Ｕ相上側制御電極取り出し用配線
１２Ｖ…Ｖ相上側制御電極取り出し用配線
１２Ｗ…Ｗ相上側制御電極取り出し用配線
１３Ｕ…Ｕ相下側制御電極取り出し用配線
１３Ｖ…Ｖ相下側制御電極取り出し用配線
１３Ｗ…Ｗ相下側制御電極取り出し用配線
１４…Ｕ相上側還流用ダイオード
１４ａ、１４ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ…熱緩衝材
１５…Ｕ相下側還流用ダイオード
１６…Ｖ相上側還流用ダイオード
１７…Ｖ相下側還流用ダイオード
１８…Ｗ相上側還流用ダイオード
１９…Ｗ相下側還流用ダイオード
２０…絶縁ケース
２１…Ｖ相出力端子
２２…Ｗ相出力端子
２３…Ｐ相入力端子
２４…Ｎ相入力端子
２５…Ｕ相上側制御端子
２６…Ｕ相下側制御端子
２７…Ｖ相上側制御端子
２８…Ｖ相下側制御端子
２９…Ｗ相上側制御端子
３０…Ｗ相下側制御端子
３１…上側放熱フィン
３２…下側放熱フィン
３３、３６…圧接用ネジ
３４、３５、３７、３８…固定冶具
３５…固定冶具
３９〜４２…絶縁層
３９ａ〜４２ａ…縁
４３〜４５…基本パーツ
４６…共通バスバー積層構造体
４７…Ｐ相バスバー
４８…Ｕ相バスバー
４９…Ｖ相バスバー
５０…Ｗ相バスバー
５１…Ｎ相バスバー
５２…Ｐｃｈ型パワートランジスタ
５３…Ｐ相バスバー
５４…Ｕ相バスバー
５５…Ｎ相バスバー
５６…上側制御電極取り出し用配線
５７…下側制御電極取り出し用配線
２００…Ｕ相出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a stacked semiconductor device and an assembly method thereof.
[0002]
[Prior art]
[Patent Literature]
Japanese Patent Laid-Open No. 2001-298152.
[0003]
Examples of the prior art of the present invention include the above-mentioned patent documents. In the above-mentioned patent document, in the pressure mounting of a plurality of semiconductor chips that are power devices, the common control signal electrode is formed of a multilayer wiring board, and the control signal path is configured by effectively utilizing the empty space of the plurality of power devices. Is.
[0004]
[Problems to be solved by the invention]
However, in the above-mentioned patent document, since the first common electrode is connected on the surface of a plurality of semiconductor chips and the semiconductor chips are arranged in parallel in a plane, the entire semiconductor device becomes large. was there.
[0005]
An object of the present invention is to provide a stacked semiconductor device that is advantageous for miniaturization and an assembling method thereof.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention provides a plurality of semiconductor chips each having a first main electrode on the first main surface side and a second main electrode on the second main surface side. The first and second main electrodes are each electrically connected to the metal wiring layer, and between the semiconductor chips, the opposing main surface sides are connected to a common metal wiring layer, Two semiconductor elements are stacked on the top and bottom, The semiconductor chip forming the semiconductor element on the side; ,under The semiconductor chip that forms the semiconductor element on the side has a region that does not overlap vertically in a plane, and a control electrode that is electrically connected to the control electrode is extracted in the region that does not overlap vertically in the plane A metal wiring layer is formed, and the control electrode lead-out metal wiring layer is electrically insulated from other metal wiring layers.
[0007]
【The invention's effect】
According to the present invention, it is possible to provide a stacked semiconductor device that is advantageous for miniaturization and an assembling method thereof.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
Embodiment 1
Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1A is a structural bird's-eye view showing Embodiment 1 of the present invention. Each of the three semiconductor chips (ie, power transistors 1 to 6) visible in the foreground has a structure having a drain electrode on the upper side and a source electrode and a gate electrode on the lower side. In the depth direction of the paper, diodes 14 to 19 (see FIGS. 1C and 3) having a cathode on the upper side and an anode electrode on the lower side are formed.
The upper surface of the semiconductor chip that is the U-phase upper power transistor 1 is connected to the P-phase bus bar (metal wiring layer) 7 via the thermal buffer 1a. The lower surface of the power transistor 1 is connected to the U-phase bus bar 8 via the thermal buffer 1b.
The upper surface of the semiconductor chip which is the U-phase lower power transistor 2 is connected to the U-phase bus bar 8 via the thermal buffer material 2a. The lower surface of the power transistor 2 is connected to the N-phase bus bar 11U through the thermal buffer material 2b. A feature is that the U-phase bus bar 8 is sandwiched between two semiconductor chips (power transistors 1 and 2).
Here, a part of the U-phase bus bar 8 has a planarly constricted region that is not connected to the semiconductor chip via the thermal buffer materials 1b and 2a, and the gate pad of the power transistor 1 exists in this region. In this region, the control electrode lead-out wiring 12U for driving the U-phase upper power transistor 1 is connected to the semiconductor chip via the thermal buffer materials 1b and 2a.
Similarly, the control electrode lead-out wiring 13U for driving the U-phase lower power transistor 2 is formed for the U-phase lower semiconductor chip. Here, each control electrode lead-out wiring is electrically insulated from other wiring layers and semiconductor chips.
Although the U phase has been described above, the V phase and the W phase have the same configuration, and all the P phase bus bars 7 are common to the upper semiconductor chip.
Although the N-phase bus bar 11 is described separately as 11U, 11V, and 11W in FIG. 1, it is common in the depth direction of the drawing, and is common to the lower semiconductor chips.
Further, reflux diodes 14 to 19 (see FIGS. 1C and 3) are similarly stacked in parallel with the power transistors 1 to 6 in the depth direction of the drawing. The P-phase bus bar 7 is also common to the upper reflux diodes 14, 16 and 18, and the N-phase bus bar 11 is also common to the lower reflux diodes 15, 17 and 19.
[0009]
The cross-sectional structures along the broken lines aa, bb, and cc in FIG. 1A are shown in FIGS. 1B, 1C, and 2, respectively.
FIG. 1B is a cross section of the region where the power transistors 1 to 6 described above are present, and each control electrode lead-out wiring 12u to 12w and 13u to 13w are present and insulated from other wiring layers. It can be seen that
FIG.1 (c) is a cross section of the area | region where the diodes 14-19 for reflux exist.
FIG. 2 shows a state in which the power transistors 1 to 6 and the reflux diodes 14 to 19 are connected in parallel.
FIG. 3 is a circuit diagram showing the above-described three-phase configuration, and forms a so-called three-phase inverter.
FIG. 4 is a diagram illustrating in detail how the components described in FIGS. 1 and 2 are stacked.
As shown in FIG. 4, the P-phase bus bar 7 and the N-phase bus bar 11 are common. In addition, the U-phase bus bar 8 is formed so that the region where the gate pad of the semiconductor chip exists is connected to the control electrode lead-out wirings 12u to 12w and 13u to 13w and can be stacked while being insulated from the other wiring layers. A feature is that constriction exists in part of the V-phase bus bar 9 and the W-phase bus bar 10.
[0010]
As described in the above structure, the two semiconductor chips constituting one leg are stacked one above the other and connected to the bus bar in a plane, so that the planar area occupied by the element compared to the conventional technology ( There is an effect that the active region) can be substantially reduced to half.
Further, a structure in which the control terminal of the switching element can be taken out without using a wire bond or the like is possible, and the structure functions sufficiently even when applied to a pressure contact structure.
Further, in all the semiconductor chips, the bus bar and the electrode area of the semiconductor chip are directly connected in a large area via the thermal buffer material, so that the parasitic inductance between the semiconductor chip and the bus bar can be reduced to the limit. . For this reason, when operating with a three-phase inverter, the jumping voltage at the time of switching transient due to parasitic inductance can be suppressed. Therefore, the semiconductor chip can be designed with a low allowable drain-source voltage, thereby reducing costs. There is also an effect of contributing. Along with this, a snubber circuit for protecting the elements can be simplified, and there is an effect that the cost of the system as a whole can be reduced.
[0011]
In the description so far, one semiconductor element is defined as one semiconductor chip. However, a plurality of semiconductor elements may be connected in parallel. In that case, there is an effect that the current capacity of the element can be increased.
Moreover, although the present invention shows a configuration in which each element is fixed by pressure contact, a laminated structure using fixing by solder may be used.
The power transistor as the switching element may be a power MOSFET or IGBT made of silicon, but may be a power MOSFET made of SiC (silicon carbide) having high speed, low loss, and high temperature resistance or other switching elements.
The diode may be a so-called FRD (fast recovery diode) of silicon, but may be a high-speed, low-loss diode made of SiC.
[0012]
In addition, when a switching element made of SiC is used, the pressure contact structure eliminates the need for wire bond connection or solder element mounting, making it possible to realize a semiconductor device that can withstand higher temperatures as a whole inverter. There is. Conventionally, a large cooling system such as water cooling or oil cooling is required. However, an inverter can be realized only by a cooling system using a radiation fin or the like, which is an inexpensive and simple cooler, by combining a SiC chip and a pressure contact structure. If the cooling system can be omitted as a system, there is an effect that a large cost reduction can be realized.
[0013]
A specific configuration of the appearance of a three-phase inverter provided with a cooling system such as a heat radiating fin is shown in FIGS. FIG. 5 is a structural bird's-eye view for explaining the outer shape of the three-phase inverter according to the first embodiment.
In FIG. 5, the insulating case 20 made of an insulating material having a high thermal conductivity is electrically insulated from the bus bar to which a high voltage is applied, and the radiation fins 31 are formed on the upper portion. Similarly, the heat radiation fins 32 are formed in the lower part. However, since the N-phase bus bar 11 exists in the lower part, this part may have a structure in which the bus bar 11 and the heat radiation fins 32 are directly connected.
On the right side of FIG. 5, a P-phase input terminal 23 connected to the P-phase bus bar 7 serving as an input terminal for power supply voltage and an N-phase input terminal 24 connected to the N-phase bus bar 11 are formed. On the left side of FIG. 5, a U-phase output terminal 200 connected to the U-phase bus bar 8, which is an output terminal, a V-phase output terminal 21 connected to the V-phase bus bar 9, and a W-phase output connected to the W-phase bus bar 10. Terminal 22 is formed. On the front side, control terminals of the respective elements, that is, a U-phase upper control terminal 25, a U-phase lower control terminal 26, a V-phase upper control terminal 27, a V-phase lower control terminal 28, a W-phase upper control terminal 29, A W-phase lower control terminal 30 is formed.
[0014]
FIG. 6 shows a part of a cross section of this configuration.
As an example of a mechanism for maintaining the press-contact structure, there are fixing jigs 34, 35, 37, and 38 that support both ends of each laminated element, and they are connected by press-contact screws 33 and 36, respectively.
By having such a mounting structure, it is possible to simplify the cooling system as described above and to form an inexpensive three-phase inverter as a system.
[0015]
In order to make an inverter that is resistant to high temperatures, a configuration that does not use solder is necessary. However, in order to form such a laminated structure, alignment of each element is important.
Therefore, an assembling method that allows easy alignment will be described with reference to cross-sectional views of relevant parts in FIGS.
Between each bus bar, it is necessary to maintain electrical insulation at a short distance of about the thickness of the semiconductor chip, and such an insulating material is formed (in the drawings so far, this insulating material has not been shown for convenience). ).
First, as shown in FIG. 7A, insulating layers 39 and 40 made of an insulating material are arranged on the N-phase bus bar 11.
Next, the semiconductor chip 2 is loaded. In this case, edges (end portions) 39a and 40a of the insulating layer 39 and the insulating layer 40 are used as alignment guides.
Next, as shown in FIG. 7B, after the U-phase bus bar 8 is laminated, the insulating layers 41 and 42 are laminated again.
Next, the semiconductor chip 1 is loaded. In this case, the edges 41a and 42a of the insulating layer 41 and the insulating layer 42 are used as alignment guides.
Finally, as shown in FIG. 7C, assembly is possible by stacking the P-phase bus bars 7.
[0016]
FIG. 8 shows another assembly process.
First, as shown in FIG. 8A, insulating layers 39 and 40 are respectively arranged on the N-phase bus bar 11, and when the semiconductor chip 2 is loaded, the edges 39a and 40a of the insulating layer 39 and the insulating layer 40 are guided. Used as Insulating layers 41 and 42 are stacked on the P-phase bus bar 7. When the semiconductor chip 1 is loaded, the edges 41a and 42a of the insulating layers 41 and 42 are used as a guide. Each is loaded with semiconductor chips 1 and 2 and can be assembled by sandwiching a U-phase bus bar 8.
[0017]
As described above, the use of the insulating layers 39 to 42 as a guide for loading the semiconductor chips 1 and 2 has an effect that a pressure contact structure can be easily formed.
[0018]
In the above-mentioned patent document, since the first common electrode is connected on the surface of a plurality of semiconductor chips and the semiconductor chips are arranged in parallel in a plane, the entire semiconductor device becomes large. was there. In addition, because of the above configuration, the characteristics of the entire device cannot be evaluated unless all the semiconductor chips are connected. In order to ensure the reliability of products as a result of the increase in the number of parts, it is necessary to make each semiconductor chip highly reliable with uniform characteristics, which reduces yield and increases costs. There was a problem of inviting.
[0019]
In contrast, in the first embodiment, as described above, the first main electrode (for example, drain electrode) is provided on the first main surface side, and the second main electrode (for example, on the second main surface side). In a stacked semiconductor device in which a plurality of semiconductor chips forming a semiconductor element having a source electrode and a gate electrode are stacked, the first main electrode and the second main electrode of each semiconductor chip are each a metal wiring layer (bus bar). 7 to 11), and between the stacked semiconductor chips, the opposing principal surface sides are connected to a common metal wiring layer (bus bars 8 to 10). As described above, since a plurality of semiconductor chips are stacked and the opposing main surface sides of the stacked semiconductor chips are connected to a common metal wiring layer, the area occupied by the semiconductor chip in the stacked semiconductor device As a result, it is possible to realize a stacked semiconductor device that is advantageous for downsizing, and to reduce the parasitic inductance between the semiconductor chip and the metal wiring layer to the limit.
[0020]
In addition, two semiconductor elements are stacked on the upper and lower sides, and the first main electrode of the semiconductor element stacked on the upper side is electrically connected to a metal wiring layer (for example, bus bar 7) to which a high voltage is applied, and stacked on the upper side. The second main electrode of the semiconductor element to be connected and the first main electrode of the semiconductor element stacked on the lower side are electrically connected to the common output wiring layer (bus bars 8 to 10) and connected to the lower side. The second main electrode of the semiconductor element is connected to a metal wiring layer (for example, bus bar 11) to which a low voltage is applied. As described above, since a plurality of semiconductor chips are stacked and the opposing main surface sides of the stacked semiconductor chips are connected to a common metal wiring layer, the area occupied by the semiconductor chip in the stacked semiconductor device The parasitic inductance between the semiconductor chip and the metal wiring layer can be reduced to the limit.
[0021]
In the above description, one semiconductor element is defined as one semiconductor chip. However, the semiconductor element may be formed by connecting a plurality of semiconductor chips in parallel. According to such a configuration, there is an effect that a semiconductor device having a large current capacity can be realized.
[0022]
The semiconductor elements are power transistors 1 to 6 having a control electrode on the second main surface side, and the output wiring layer (bus bars 8 to 10) and a low voltage are applied to the control electrode on the second main surface side. It is electrically insulated from the metal wiring layer, and a half bridge is formed by two upper and lower semiconductor elements. Thus, since the power transistor having the control terminal is stacked, the half bridge as the basic part can be formed in a small size.
[0023]
The semiconductor elements are diodes 14 to 19 that flow forward current from the second main surface side toward the first main surface side. As described above, since the diodes 14 to 19 are stacked on the upper and lower sides, there is an effect that the upper and lower sets of the reflux diodes 14 to 19 required to be paired with the half bridge can be formed in a small size.
[0024]
In addition, in the semiconductor element, power transistors 1 to 6 having a control electrode on the first main surface side and diodes 14 to 19 for passing a forward current from the second main surface side to the first main surface side are arranged in parallel. It is characterized by being connected. As described above, since the diodes 14 to 19 paired with the half bridge are simultaneously stacked in a set, there is an effect that one leg can be formed in a small size.
[0025]
In addition, two to three half bridges (three in this case) are connected in parallel, the metal wiring layer (bus bar 7) to which a high voltage is applied is common, and the output wiring layers (bus bars 8 to 10) are in parallel. Accordingly, the metal wiring layer (bus bar 11) to which two to three are applied and a low voltage is applied is common. As described above, since the two to three phases are combined and the metal wiring is shared, the entire semiconductor device can be reduced in size, and the parasitic inductance of the wiring can be reduced to the limit.
[0026]
Further, the semiconductor chip that forms the upper semiconductor element and the semiconductor chip that forms the lower semiconductor element have a region that does not overlap vertically in a plane, and the region that does not overlap vertically in the plane includes: The control electrode take-out metal wiring layers 12U to 13W that are electrically connected to the control electrode are formed, and the control electrode take-out metal wiring layer is electrically insulated from other metal wiring layers. To do. As described above, by providing a region in which the semiconductor chips stacked one above the other do not overlap each other in plan view, the control terminals 25 to 30 can be easily taken out in the same direction.
[0027]
The upper semiconductor element is formed by parallel connection of a plurality of semiconductor chips, the lower semiconductor element is formed by parallel connection of a plurality of semiconductor chips, and the plurality of upper semiconductor chips and the plurality of semiconductor chips are the same. A metal wiring layer for taking out a control electrode, which is arranged so as to be shifted in a plane in a direction, has a region that does not overlap vertically, and is electrically connected to the control electrode in a region that does not overlap vertically in the plane, The metal wiring layer for taking out the control electrode is electrically insulated from other metal wiring layers. As described above, when semiconductor elements are formed by parallel connection of a plurality of semiconductor chips, the control terminals 25 to 30 can be easily taken out in the same direction by disposing the chips in the same direction and vertically shifted. There is.
[0028]
Also, in the method of assembling the stacked semiconductor device of the first embodiment, the metal wiring layer (bus bar 7) to which a high voltage is applied, the upper semiconductor elements (power transistors 1, 3, 5 and diodes 14, 16, 18). ), An output wiring layer (bus bars 8 to 10), a lower semiconductor element (power transistors 2, 4, 6 and diodes 15, 17, 19), and a metal wiring layer (bus bar 11) to which a low voltage is applied. The structures are connected by mechanical pressure. As described above, since the connection is performed by press contact, there is an effect that a small structure can be realized, wiring by wire bonding or the like can be eliminated, and the number of processes and process costs can be reduced.
[0029]
Also, in the method of assembling the stacked semiconductor device of the first embodiment, the metal wiring layer (for example, bus bar 11) to which a high voltage is applied and the output wiring layers (bus bars 8, 9, 10) are electrically insulated. 1 insulating layer (39, 40 in FIGS. 7 and 8), the output wiring layer (bus bars 8, 9, 10) and the metal wiring layer (for example, bus bar 7) to which a low voltage is applied are electrically insulated. The upper semiconductor elements (power transistors 1, 3, 5 and diodes 14, 16, 18) are press-contacted by the planar arrangement of the first insulating layer. And aligning when the lower semiconductor elements (power transistors 2, 4, 6 and diodes 15, 17, 19) are pressed by the planar arrangement of the second insulating layer. It is characterized by. As described above, since the semiconductor chip is loaded using the insulating layer between the metal wiring layers as a guide, it is possible to easily align the elements and to reduce the process cost.
[0030]
Embodiment 2
A second embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a structural bird's-eye view showing the basic unit according to the second embodiment of the present invention.
[0031]
Hereinafter, the U phase will be described as an example. The structure shown in FIG. 9 is a structure in which a power transistor 1 on the upper side of the U phase and a power transistor 2 on the lower side of the U phase are stacked. The power transistors 1 and 2 include a P phase bus bar (metal wiring layer) 7 and a U phase output. The bus bar 8 and the N-phase bus bar 11 are connected to each other.
Actually, a thermal buffer material that absorbs thermal stress is inserted between the semiconductor chip and the bus bars 7, 8, and 11 as in the first embodiment, but in the second embodiment, it is shown for simplicity. Omitted.
A control electrode lead-out wiring 12U for driving the U-phase upper power transistor 1 is connected to the lower side of the semiconductor chip, and a control electrode lead-out wiring 13U for driving the U-phase lower power transistor 2 is provided under the semiconductor chip. Formed on the side. Here, each control electrode lead-out wiring 12U, 13U is electrically insulated from other wiring layers and semiconductor chips.
FIG. 10 is a circuit diagram showing the basic unit shown in FIG. 9, in which the upper and lower power transistors 1 and 2 are connected in series to form one U-phase leg. Such a basic unit can be considered not only a power transistor but also a series connection of freewheeling diodes.
FIG. 11 schematically shows a process of assembling three phases using the basic unit of the second embodiment, and shows how the basic units 43 to 45 are connected to the common bus bar laminated structure 46. .
The common bus bar laminated structure 46 has a laminated structure of a P-phase bus bar 47, a U-phase bus bar 48, a V-phase bus bar 49, a W-phase bus bar 50, and an N-phase bus bar 51, and the bus bars 47 to 51 are electrically insulated. ing. Although not shown, a hole into which the basic units 43 to 45 are inserted is formed in the side surface of the common bus bar laminated structure 46. The basic units 43 to 45 are inserted into the holes to complete the structure of the three-phase inverter as shown in FIG. Originally, a basic unit comprising a series connection of diodes is also inserted, but the illustration is omitted here for simplicity.
By adopting the structure and method as described above, the basic units 43 to 45 can be electrically evaluated in advance, and a three-phase inverter can be formed by attaching the basic units 43 to 45 whose characteristics have been once grasped. This has the effect of facilitating the improvement of reliability. Further, since the yield of the product as a three-phase inverter is improved, there is an effect that the cost of the product can be reduced. In addition, the maintainability is excellent, and even when a failure occurs in one of the three phases, there is an effect that the function can be maintained by exchanging only one phase. Moreover, it has the characteristic that it is excellent also in the developability to the product from which the number of phases differs, such as a three phase inverter, H bridge, and a half bridge.
[0032]
Embodiment 3
Embodiment 3 of the present invention will be described. FIG. 13 shows a basic unit in the third embodiment.
Pch type power transistor 52 and Nch type power transistor 2 are stacked and connected to P phase bus bar 53, U phase output bus bar 54, and N phase bus bar 55, respectively.
Actually, a thermal buffer material that absorbs thermal stress is inserted between the semiconductor chip and the bus bars 53 to 55 as in the first embodiment, but the illustration is omitted in the present embodiment for simplicity.
A control electrode lead-out wiring 56 for driving the U-phase upper Pch type power transistor 52 is connected to the upper side of the semiconductor chip, and a control electrode lead-out wiring 57 for driving the U-phase lower power transistor 2 is connected to the semiconductor chip. It is formed on the lower side. Here, each of the control electrode lead-out wirings 56 and 57 is electrically insulated from other wiring layers and the semiconductor chip.
The Pch type power transistor 52 is characterized in that a control electrode lead-out wiring 56 is formed on the same surface as the P-phase bus bar 53 to which a high voltage is applied in order to bias the channel region to a high voltage.
[0033]
FIG. 14 shows a circuit diagram in which upper and lower power transistors 52 and 2 are connected in series to form one phase (one leg). This is a so-called complementary connection.
[0034]
With the configuration described above, both control electrodes can be taken out toward the outer surface in the vertical direction in the basic unit in which the semiconductor chips are stacked. The extraction of the control electrode is connected to a drive circuit or the like outside each unit. However, since the control electrode is formed facing the outer surface, it has a unique effect of facilitating external connection.
[0035]
As described above, in the third embodiment, the semiconductor element includes the Pch type power transistor 52 having the control electrode on the first main surface side and the Nch type power transistor 2 having the control electrode on the second main surface side. The control electrode of the Pch type power transistor 52 located on the upper side having the complementary connection is electrically insulated from the metal wiring layer (bus bar 7) to which a high voltage is applied on the first main surface side, The control electrode of the Nch type power transistor 2 located on the lower side is electrically insulated from the metal wiring layer (bus bar 11) to which a low voltage is applied on the second main surface side, and is half-bridged by two upper and lower semiconductor elements. It is characterized by forming. As described above, the complementary connection of the Pch type power transistor 52 and the Nch type transistor 2 has an effect that the control terminals can be easily taken independently in the vertical direction of the stacked structure.
[0036]
In addition, the semiconductor element includes Pch and Nch type power transistors 52 and 2 and a diode for flowing a forward current from the second main surface side to the first main surface side (not shown; refer to the first embodiment). Are connected in parallel. As described above, in the complementary connection of the Pcn type power transistor 52 and the Nch type transistor 2, since the diodes are stacked on top and bottom together, the upper and lower sets of the freewheeling diodes required to be paired with the half bridge are reduced in size. There is an effect that it can be formed.
[0037]
In addition, 2 to 3 half bridges are connected in parallel, all metal wiring layers (bus bar 7) to which a high voltage is applied are common, and 2 to 3 output wiring layers (bus bar 8) are provided depending on the number of parallel connections. (Only one is shown in FIG. 9; see Embodiment Mode 1). The metal wiring layer (bus bar 11) to which a low voltage is applied is common to all. As described above, in the complementary connection of the Pcn type power transistor and the Nch type transistor, since the two to three phases are combined and the metal wiring is shared, the entire semiconductor device can be reduced in size, and the parasitic inductance of the wiring is limited. There is an effect that it can be made smaller.
[0038]
Further, in the method of assembling the stacked semiconductor device according to the third embodiment, the metal wiring layer to which a high voltage is applied, the upper Pch semiconductor element, the output wiring layer, the lower Nch semiconductor element, and the low voltage are applied. The laminated structure composed of metal wiring layers is connected by mechanical pressure (see Embodiment 1). Thus, since the complementary connection of the Pcn type power transistor and the Nch type transistor is connected by pressure contact, it is possible to provide a small stacked semiconductor device and eliminate the wiring by wire bonding, etc. There is an effect that the cost can be reduced.
[0039]
Although the present invention has been specifically described above based on the embodiment, the present invention is not limited to the above-described embodiment, and it is needless to say that various changes can be made without departing from the scope of the invention.
[Brief description of the drawings]
FIG. 1A is a structural bird's-eye view for explaining Embodiment 1 of the present invention, FIG. 1B is a structural sectional view for explaining Embodiment 1 of the present invention (a-a section of FIG. 1A), c) Structural sectional drawing explaining Embodiment 1 of this invention (the bb cross section of (a))
2 is a structural cross-sectional view for explaining Embodiment 1 of the present invention (cross-section cc in FIG. 1A); FIG.
FIG. 3 is a circuit diagram of a three-phase inverter for explaining the first embodiment of the present invention;
FIG. 4 is a structural bird's-eye view illustrating a laminated structure according to the first embodiment of the present invention.
FIG. 5 is a structural bird's-eye view for explaining the outer shape of the three-phase inverter according to Embodiment 1 of the present invention;
FIG. 6 is a cross-sectional structure diagram of a three-phase inverter according to the first embodiment of the present invention.
FIG. 7 is an assembly process diagram of the laminated structure according to the first embodiment of the present invention.
FIG. 8 is another assembly process diagram of the laminated structure in the first embodiment of the present invention.
FIG. 9 is a structural bird's-eye view illustrating a basic unit according to a second embodiment of the present invention.
FIG. 10 is a circuit diagram illustrating a basic unit according to the second embodiment of the present invention.
FIG. 11 is a structural bird's-eye view illustrating an assembly process according to Embodiment 2 of the present invention.
FIG. 12 is a structural bird's-eye view illustrating the structure according to the second embodiment of the present invention.
FIG. 13 is a structural bird's-eye view illustrating a basic unit according to the third embodiment of the present invention.
FIG. 14 is a circuit diagram illustrating a basic unit according to a third embodiment of the present invention.
[Explanation of symbols]
1 ... U-phase upper power transistor
1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b ... heat buffer material
2 ... U-phase lower power transistor
3. V-phase upper power transistor
4 ... V-phase lower power transistor
5 ... W-phase upper power transistor
6 ... W-phase lower power transistor
7 ... P phase bus bar
8 ... U-phase output bus bar
9 ... V-phase output bus bar
10 ... W-phase output bus bar
11, 11U, 11V, 11W ... N-phase bus bar
12U ... U-phase upper control electrode lead-out wiring
12V ... V-phase upper control electrode lead-out wiring
12W ... W-phase upper control electrode lead-out wiring
13U: U-phase lower control electrode lead-out wiring
13V ... V-phase lower control electrode lead-out wiring
13W ... W-phase lower control electrode lead-out wiring
14 ... U-phase upper reflux diode
14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b ... heat shock absorbing material
15 ... U-phase lower reflux diode
16 ... V-phase upper reflux diode
17 ... V-phase lower reflux diode
18 ... W-phase upper reflux diode
19 ... W-phase lower reflux diode
20 ... Insulation case
21 ... V-phase output terminal
22 ... W-phase output terminal
23 ... P-phase input terminal
24 ... N-phase input terminal
25 ... U-phase upper control terminal
26 ... U-phase lower control terminal
27 ... V-phase upper control terminal
28 ... V-phase lower control terminal
29 ... W-phase upper control terminal
30 ... W-phase lower control terminal
31 ... Upper radiating fin
32 ... Lower radiating fin
33, 36 ... Screws for pressure welding
34, 35, 37, 38 ... Fixing jig
35 ... Fixing jig
39 to 42 ... insulating layer
39a-42a ... Rim
43-45 ... Basic parts
46 ... Common bus bar laminated structure
47 ... P phase bus bar
48 ... U phase bus bar
49 ... V phase bus bar
50 ... W-phase bus bar
51 ... N-phase bus bar
52 ... Pch type power transistor
53 ... P phase bus bar
54 ... U phase bus bar
55 ... N-phase bus bar
56. Upper control electrode wiring
57. Lower control electrode take-out wiring
200 ... U-phase output terminal

Claims

In each of the stacked semiconductor devices, a plurality of semiconductor chips forming a semiconductor element having a first main electrode on the first main surface side and a second main electrode on the second main surface side are stacked. The first main electrode and the second main electrode of the chip are each electrically connected to the metal wiring layer, and the main surface sides facing each other are connected to the common metal wiring layer between the stacked semiconductor chips. and has upper and lower two of said semiconductor element is stacked, and the semiconductor chip to form a semiconductor device on the side, a region where said semiconductor chip does not overlap vertically in a plane to form a semiconductor device of the lower A metal wiring layer for taking out a control electrode electrically connected to the control electrode is formed in a region that does not overlap vertically in the plane, and the metal wiring layer for taking out the control electrode is another metal wiring layer Is electrically isolated Stacked semiconductor device which characterized in that it is.

In the stacked semiconductor device according to claim 1, wherein the first main electrode is electrically connected to the metal wiring layer to which a high voltage is applied, the second main electrode of the upper semiconductor element of the upper semiconductor element When the first main electrode of the lower semiconductor element is electrically connected to a common output wiring layer, a second main electrode of the lower semiconductor element is a metal wiring layer low voltage is applied A stacked semiconductor device which is connected.

3. The stacked semiconductor device according to claim 2, wherein the semiconductor element is formed by parallel connection of a plurality of semiconductor chips.

3. The stacked semiconductor device according to claim 2, wherein the semiconductor element is a power transistor having a control electrode on a second main surface side, and the control electrode is connected to the output wiring layer and the low voltage on the second main surface side. A laminated semiconductor device characterized in that a half-bridge is formed by the two upper and lower semiconductor elements electrically insulated from a metal wiring layer to which is applied.

4. The stacked semiconductor device according to claim 2, wherein the semiconductor element is a diode that allows a forward current to flow from the second main surface side toward the first main surface side. apparatus.

4. The stacked semiconductor device according to claim 2, wherein the semiconductor element includes a power transistor having a control electrode on the first main surface side, and a forward direction from the second main surface side to the first main surface side. 1. A stacked semiconductor device comprising diodes for passing current connected in parallel.

7. The method of assembling a stacked semiconductor device according to claim 6, wherein the metal wiring layer to which the high voltage is applied, the upper semiconductor element, the output wiring layer, the lower semiconductor element, A method for assembling a stacked semiconductor device, wherein a stacked structure comprising metal wiring layers to which a low voltage is applied is connected by mechanical pressure.

7. The stacked semiconductor device according to claim 6, wherein two or three half bridges are connected in parallel, the metal wiring layers to which the high voltage is applied are all common, and the output wiring layers are 2 in accordance with the number of parallel wirings. A stacked semiconductor device characterized in that the metal wiring layers to which the three low voltage is applied are common.

8. The method of assembling a stacked semiconductor device according to claim 7, wherein the metal wiring layer to which the high voltage is applied, the first insulating layer that electrically insulates the output wiring layer, the output wiring layer, and the low voltage. And a second insulating layer that electrically insulates from the metal wiring layer to which the first semiconductor layer is applied, and the planar arrangement of the first insulating layer enables alignment when the upper semiconductor element is pressed. A method of assembling a stacked semiconductor device, wherein the alignment is performed when the lower semiconductor element is pressed by the planar arrangement of the second insulating layer.

In the stacked semiconductor device according to claim 1 Symbol placement, the semiconductor device of the upper is formed by parallel connection of a plurality of said semiconductor chip, the semiconductor device of the lower side is formed by the parallel connection of a plurality of semiconductor chips, the upper The plurality of semiconductor chips and the plurality of lower semiconductor chips are arranged so as to be shifted in a plane in the same direction, have a region that does not overlap vertically, and the control electrode is disposed in a region that does not overlap vertically A stacked semiconductor device, wherein a control electrode take-out metal wiring layer that is electrically connected is formed, and the control electrode take-out metal wiring layer is electrically insulated from other metal wiring layers.

4. The stacked semiconductor device according to claim 2, wherein the semiconductor element includes a Pch type power transistor having a control electrode on the first main surface side and an Nch type power transistor having a control electrode on the second main surface side. A control electrode of the Pch type power transistor located on the upper side is electrically insulated from the metal wiring layer to which the high voltage is applied on the first main surface side, The control electrode of the Nch-type power transistor located at is electrically insulated from the metal wiring layer to which the low voltage is applied on the second main surface side, and forms a half bridge by the two upper and lower semiconductor elements. A stacked semiconductor device characterized by comprising:

In the stacked semiconductor device according to claim 1 1, wherein said semiconductor element, the Pch, diode passing the Nch type each power transistor, the forward current from the second main surface toward the first major surface Are connected in parallel. A stacked semiconductor device.

In assembling method of the stacked semiconductor device for assembling a stacked semiconductor device according to claim 1 wherein, the metal wiring layer in which the high voltage is applied, the upper Pch type semiconductor device, said output wiring layer of the lower Nch A method for assembling a stacked semiconductor device, comprising: connecting a stacked structure including a semiconductor element and a metal wiring layer to which the low voltage is applied by mechanical pressure.

In the stacked semiconductor device according to claim 1 wherein, the half-bridge is two or three connected in parallel, the high metal wiring layer voltage is applied to all common, the output wiring layers in accordance with the number of parallel A stacked semiconductor device having two to three metal wiring layers to which the low voltage is applied is common.