JP2008108912A - Package structure of power transistor element - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that, in the conventional package structure, a parasitic inductance due to bonding wires and interconnections of a substrate still exists in a circuit, and therefore the occurrence of ringing cannot be suppressed sufficiently, making it hard to reduce the consumption of energy and noise effectively. <P>SOLUTION: In a circuit wherein a plurality of power transistor elements 20 and 10 are used as a switching element Tr2 on the high side and a switching element Tr1 on the low side, respectively, the power transistor elements 20 and 10 are stacked in layers. The upper power transistor element 20 is built up as a high-side switching element to be formed with a source electrode 22 on the bottom face while the lower power transistor element 10 is built up as a low-side switching element to be formed with a drain electrode 11 on the top face. The source electrode of the upper power transistor element and the drain electrode of the lower power transistor element are surface-connected to a common electrode terminal 52 shared by the high-side source and the low-side drain. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路における、パワートランジスタ素子のパッケージ構造に関する。   The present invention relates to a power transistor element package structure in a circuit using a plurality of power transistor elements as a high-side switching element and a low-side switching element, respectively.

従来、複数のＭＯＳＦＥＴ等のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いたスイッチング回路が種々知られている。
前記スイッチング回路としては、例えば図５に示すような、ローサイド側スイッチング素子Ｔｒ１、ハイサイド側スイッチング素子Ｔｒ２、およびインダクタＬ等を備えたスイッチング昇圧回路や、図６に示すような、ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２等を備え、モータＭの制御を行うためのインバータ回路等が知られている。 Conventionally, various switching circuits using a plurality of power transistor elements such as MOSFETs as a high-side switching element and a low-side switching element are known.
Examples of the switching circuit include a switching booster circuit including a low-side switching element Tr1, a high-side switching element Tr2, and an inductor L as shown in FIG. 5, and a low-side switching element as shown in FIG. An inverter circuit or the like that includes Tr1 and a high-side switching element Tr2 and controls the motor M is known.

前述のスイッチング回路に用いられる複数のパワートランジスタ素子としては、同程度の駆動力を得るために必要なチップサイズがＰｃｈ−ＭＯＳＦＥＴに比べて小さいことから、Ｎｃｈ−ＭＯＳＦＥＴが用いられる場合が多く、例えばチップの一面にゲート電極とソース電極を形成し、チップの他面にドレイン電極を形成したパワートランジスタ素子が構成される。   As a plurality of power transistor elements used in the above-described switching circuit, an Nch-MOSFET is often used because a chip size necessary for obtaining a similar driving force is smaller than that of a Pch-MOSFET. A power transistor element is formed in which a gate electrode and a source electrode are formed on one surface of the chip, and a drain electrode is formed on the other surface of the chip.

このように、チップの一面にゲート電極とソース電極を形成し、チップの他面にドレイン電極を形成したパワートランジスタ素子を基板に実装する際には、例えば図７、図８に示すように、チップの一面が上面となり、他面が下面となるように配置して、該パワートランジスタ素子１０１のドレイン電極１０１ｄが下方の基板１０２に形成される配線と接続されるとともに、ゲート電極１０１ｇおよびソース電極１０１ｓが、それぞれボンディングワイヤ１０４を介してリード端子１０３と接続されるように実装される。   Thus, when a power transistor element in which a gate electrode and a source electrode are formed on one surface of a chip and a drain electrode is formed on the other surface of the chip is mounted on a substrate, for example, as shown in FIGS. Arranged so that one surface of the chip is the upper surface and the other surface is the lower surface, the drain electrode 101d of the power transistor element 101 is connected to the wiring formed on the lower substrate 102, and the gate electrode 101g and the source electrode 101 s is mounted so as to be connected to the lead terminal 103 via the bonding wire 104.

このように実装されるパワートランジスタ素子１０１を、前記図５のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２として用いる場合、ローサイド側スイッチング素子Ｔｒ１のドレイン電極とハイサイド側スイッチング素子Ｔｒ２のソース電極とを電気的に接続するが、該ドレイン電極とソース電極とは、パワートランジスタ素子１０１が実装される基板の配線とボンディングワイヤとを介して接続されることとなる。   When the power transistor element 101 mounted in this way is used as the low-side switching element Tr1 and the high-side switching element Tr2 in FIG. 5, the drain electrode of the low-side switching element Tr1 and the source electrode of the high-side switching element Tr2 The drain electrode and the source electrode are connected via a wiring of a substrate on which the power transistor element 101 is mounted and a bonding wire.

ここで、前述の図５に示すスイッチング昇圧回路においては、ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２が実装される基板の配線や、ソース電極とリード端子とを接続するボンディングワイヤによる寄生インダクタンスが存在する。
また、前記ローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２は、それぞれ寄生容量を有している。 Here, in the switching booster circuit shown in FIG. 5 described above, the parasitic inductance due to the wiring of the substrate on which the low-side switching element Tr1 and the high-side switching element Tr2 are mounted, and the bonding wire connecting the source electrode and the lead terminal Exists.
The low-side switching element Tr1 and the high-side switching element Tr2 each have a parasitic capacitance.

つまり、図９に示すように、ローサイド側スイッチング素子Ｔｒ１とリード端子１０３との間には、該リード端子１０３の寄生インダクタンスＬｐ３、およびリード端子１０３とソース電極１０１ｓとを接続するボンディングワイヤ１０４の寄生インダクタンスＬｐ２が存在し、ローサイド側スイッチング素子Ｔｒ１とハイサイド側スイッチング素子Ｔｒ２との間には、該ローサイド側スイッチング素子Ｔｒ１のドレイン電極１０１ｄが接続される基板１０２の配線の寄生インダクタンスＬｐ１、ハイサイド側スイッチング素子Ｔｒ２のソース電極１０１ｓと基板１０２の配線とを接続するボンディングワイヤ１０４の寄生インダクタンスＬｐ５、およびハイサイド側スイッチング素子Ｔｒ２のソース電極１０１ｓがボンディングワイヤ１０４を介して接続される基板１０２の配線の寄生インダクタンスＬｐ４が存在し、ハイサイド側スイッチング素子Ｔｒ２と回路の出力端子との間には、該ハイサイド側スイッチング素子Ｔｒ２のドレイン電極１０１ｄが接続される基板１０２の配線の寄生インダクタンスＬｐ６が存在している。
また、ローサイド側スイッチング素子Ｔｒ１は寄生容量Ｃｐ１を有し、ハイサイド側スイッチング素子Ｔｒ２は寄生容量Ｃｐ２を有している。 That is, as shown in FIG. 9, between the low-side switching element Tr1 and the lead terminal 103, the parasitic inductance Lp3 of the lead terminal 103 and the parasitic of the bonding wire 104 that connects the lead terminal 103 and the source electrode 101s. An inductance Lp2 exists, and between the low-side switching element Tr1 and the high-side switching element Tr2, a parasitic inductance Lp1 of the wiring of the substrate 102 to which the drain electrode 101d of the low-side switching element Tr1 is connected, the high-side side The parasitic inductance Lp5 of the bonding wire 104 that connects the source electrode 101s of the switching element Tr2 and the wiring of the substrate 102 and the source electrode 101s of the high-side switching element Tr2 are the bonding wire 10. There is a parasitic inductance Lp4 of the wiring of the substrate 102 connected via the drain, and the drain electrode 101d of the high side switching element Tr2 is connected between the high side switching element Tr2 and the output terminal of the circuit. A parasitic inductance Lp6 of the wiring of the substrate 102 exists.
The low side switching element Tr1 has a parasitic capacitance Cp1, and the high side switching element Tr2 has a parasitic capacitance Cp2.

なお、一般的に、配線のインダクタンスは、その断面積が同一であれば長さに比例し、長さが同一であれば断面積の大きさに比例するが、各スイッチング素子Ｔｒ１・Ｔｒ２のソース電極１０１ｓに接続されるボンディングワイヤ１０４は、該各スイッチング素子Ｔｒ１・Ｔｒ２を構成するパワートランジスタ素子１０１や基板１０２のサイズや実装上の制限により、大径化や本数増加を図ることが困難であるため、前記各寄生インダクタンスＬｐ１〜Ｌｐ６のうち、大きな割合を占めるのが、前記ボンディングワイヤ１０４の寄生インダクタンスＬｐ２・Ｌｐ５となっている。   In general, the inductance of the wiring is proportional to the length if the cross-sectional area is the same, and is proportional to the size of the cross-sectional area if the length is the same, but the source of each of the switching elements Tr1 and Tr2 The bonding wires 104 connected to the electrodes 101s are difficult to increase in diameter and increase in number due to the size and mounting restrictions of the power transistor elements 101 and the substrates 102 constituting the switching elements Tr1 and Tr2. Therefore, the parasitic inductances Lp2 and Lp5 of the bonding wire 104 occupy a large proportion of the parasitic inductances Lp1 to Lp6.

前記図５のスイッチング昇圧回路において、該ローサイド側スイッチング素子Ｔｒ１のゲート電極１０１ｇにパルスＶｇを加えたときの、インダクタＬの下流側に位置する点Ａの理想的な電圧波形は図１０に示すような矩形波であるが、実際のスイッチング昇圧回路においては、図５のスイッチング昇圧回路のように、ボンディングワイヤ１０４による寄生インダクタンスＬｐ２・Ｌｐ５、基板１０２の配線等による寄生インダクタンスＬｐ１・Ｌｐ３・Ｌｐ４・Ｌｐ６、および各スイッチング素子Ｔｒ１・Ｔｒ２の寄生容量Ｃｐ１・Ｃｐ２が存在するために、図１１に示す波形のように、リンギングが現れた電圧波形となる。
つまり、基板１０２の配線等およびボンディングワイヤ１０４の寄生インダクタンスＬｐ１〜Ｌｐ６と各スイッチング素子Ｔｒ１・Ｔｒ２の寄生容量Ｃｐ１・Ｃｐ２との間で生じる共振現象により点Ａの電圧波形にリンギングが生じる。 In the switching booster circuit of FIG. 5, when a pulse Vg is applied to the gate electrode 101g of the low side switching element Tr1, an ideal voltage waveform at a point A located downstream of the inductor L is as shown in FIG. In the actual switching booster circuit, the parasitic inductances Lp2 and Lp5 due to the bonding wires 104 and the parasitic inductances Lp1, Lp3, Lp4, and Lp6 due to the wiring of the substrate 102 and the like are used in the actual switching booster circuit as shown in FIG. Since the parasitic capacitances Cp1 and Cp2 of the switching elements Tr1 and Tr2 exist, a voltage waveform in which ringing appears like the waveform shown in FIG.
That is, ringing occurs in the voltage waveform at the point A due to a resonance phenomenon that occurs between the wirings of the substrate 102 and the parasitic inductances Lp1 to Lp6 of the bonding wire 104 and the parasitic capacitances Cp1 and Cp2 of the switching elements Tr1 and Tr2.

このリンギングは、前記寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２により蓄積されたエネルギーが、該寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２が有する寄生の抵抗成分により熱に変換され、または電磁波の形でエネルギー放出された結果、減衰して収束する。
このように、リンギングは、本来の回路動作に何ら寄与しない純粋なエネルギーの浪費であり、発熱やラジオノイズの原因となる。この発熱やラジオノイズを抑制するためには多くの部品が必要となるなど、大きなコストがかかるため、リンギングを低減することが望ましく、リンギングを低減するためには前記寄生インダクタンスＬｐ１〜Ｌｐ６および寄生容量Ｃｐ１・Ｃｐ２を小さくすることが効果的である。 In this ringing, the energy accumulated by the parasitic inductances Lp1 to Lp6 and the parasitic capacitances Cp1 and Cp2 is converted into heat by the parasitic resistance components of the parasitic inductances Lp1 to Lp6 and the parasitic capacitances Cp1 and Cp2, or the electromagnetic waves As a result of the energy release in the form, it attenuates and converges.
Thus, ringing is a waste of pure energy that does not contribute to the original circuit operation and causes heat generation and radio noise. In order to suppress this heat generation and radio noise, a large cost is required, for example, many parts are required. Therefore, it is desirable to reduce ringing. To reduce ringing, the parasitic inductances Lp1 to Lp6 and the parasitic capacitance are desired. It is effective to reduce Cp1 and Cp2.

そこで、回路が有する寄生インダクタンスを低減する技術が考案されており、特許文献１に開示されている。
特許文献１では、ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えたＤＣ−ＤＣコンバータ回路において、ハイサイド側スイッチング素子となる半導体素子を、一面側にゲート電極とドレイン電極を形成し、他面側にソース電極を形成したチップに構成するとともに、ローサイド側スイッチング素子となる半導体素子を、一面側にゲート電極とソース電極を形成し、他面側にドレイン電極を形成したチップに構成している。
前記ハイサイド側スイッチング素子は、他面側のソース電極を下面に向けて基板の配線と接続し、ローサイド側スイッチング素子は、他面側のドレイン電極を下面に向けて基板の配線と接続しており、ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極とは、基板の配線を介して接続されている。
このように、特許文献１に記載の回路においては、ローサイド側スイッチング素子とハイサイド側スイッチング素子とを異なる構造に構成して、該ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極とを、ボンディングワイヤを用いることなく基板の配線のみで接続することで、寄生インダクタンスを低減している。 Therefore, a technique for reducing the parasitic inductance of the circuit has been devised and disclosed in Patent Document 1.
In Patent Document 1, in a DC-DC converter circuit including a low-side switching element and a high-side switching element, a semiconductor element serving as a high-side switching element is formed with a gate electrode and a drain electrode formed on one side, In addition to a chip having a source electrode formed on the side, a semiconductor element serving as a low-side switching element is configured in a chip having a gate electrode and a source electrode formed on one side and a drain electrode formed on the other side. .
The high-side switching element is connected to the substrate wiring with the source electrode on the other side facing the lower surface, and the low-side switching element is connected to the wiring on the substrate with the drain electrode on the other side facing the lower surface. The drain electrode of the low-side switching element and the source electrode of the high-side switching element are connected via a wiring on the substrate.
Thus, in the circuit described in Patent Document 1, the low-side switching element and the high-side switching element are configured to have different structures, and the drain electrode of the low-side switching element and the source electrode of the high-side switching element Are connected only by wiring on the substrate without using bonding wires, thereby reducing the parasitic inductance.

なお、複数のスイッチング素子の端子同士を、ボンディングワイヤを用いずに接続する構成としては、特許文献２に示すように、同一構造のスイッチング素子を対向させて、両スイッチング素子の対向面に形成される同種の電極（ソース電極）を、同一のソース端子を介して接続した構成がある。
特開２００２−２１７４１６号公報 特開２００５−３０２９５１号公報 As a configuration for connecting the terminals of a plurality of switching elements without using bonding wires, as shown in Patent Document 2, the switching elements having the same structure are opposed to each other and formed on the opposing surfaces of both switching elements. There is a configuration in which the same type of electrodes (source electrodes) are connected via the same source terminal.
JP 2002-217416 A JP 2005-30951 A

前述の特許文献１に示した回路の場合、ローサイド側スイッチング素子のドレイン電極とハイサイド側スイッチング素子のソース電極との間のボンディングワイヤの寄生インダクタンスは低減されているが、その他の寄生インダクタンス、例えばローサイド側スイッチング素子のソース電極に接続されるボンディングワイヤの寄生インダクタンス（図９におけるＬｐ２に相当）、ローサイド側スイッチング素子のドレイン電極が接続される基板の配線の寄生インダクタンス（図９におけるＬｐ１に相当）、およびハイサイド側スイッチング素子ソース電極が接続される基板の配線の寄生インダクタンス（図９におけるＬｐ４に相当）が依然として存在しているため、リンギングの発生を十分に抑えることができず、エネルギーの浪費抑制やノイズの低減を効果的に図ることができない。
そこで、本発明においては、回路の寄生インダクタンスを大きく減少させて、リンギングの発生を十分に抑えることができるパワートランジスタ素子のパッケージ構造を提供するものである。 In the case of the circuit shown in Patent Document 1, the parasitic inductance of the bonding wire between the drain electrode of the low-side switching element and the source electrode of the high-side switching element is reduced, but other parasitic inductances, for example, Parasitic inductance of the bonding wire connected to the source electrode of the low-side switching element (corresponding to Lp2 in FIG. 9), parasitic inductance of the wiring of the substrate to which the drain electrode of the low-side switching element is connected (corresponding to Lp1 in FIG. 9) , And the parasitic inductance (corresponding to Lp4 in FIG. 9) of the wiring of the substrate to which the source electrode of the high-side switching element is still present, ringing cannot be sufficiently suppressed, and energy is wasted Suppression and It is not possible to achieve reduction of the figure effectively.
Accordingly, the present invention provides a power transistor device package structure that can significantly reduce the parasitic inductance of a circuit and sufficiently suppress the occurrence of ringing.

上記課題を解決するパワートランジスタ素子のパッケージ構造は、以下の特徴を有する。
即ち、請求項１記載の如く、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路において、前記複数のパワートランジスタ素子を積層配置し、上方に位置するパワートランジスタ素子の下面に形成される素子下面電極と、下方に位置するパワートランジスタ素子の上面に形成され、前記下面電極とは異種の素子上面電極とを、共通の電極端子に面接続した（例えば、ソース電極とソース電極とを共通の電極端子に接続するのではなく、ソース電極とドレイン電極とを共通の電極端子に接続する）、パワートランジスタ素子のパッケージ構造。
これにより、回路における寄生インダクタンスを大幅に減少させることができ、回路の電圧波形に生じるリンギングを十分に抑制することができるので、熱損失やラジオノイズが発生することを効果的に防止することができる。 The power transistor device package structure that solves the above-described problems has the following characteristics.
That is, in a circuit using a plurality of power transistor elements as a high-side switching element and a low-side switching element, respectively, the plurality of power transistor elements are stacked and a power transistor located above An element lower surface electrode formed on the lower surface of the element and an upper surface electrode of the power transistor element located below, and an element upper surface electrode of a different type from the lower surface electrode are surface-connected to a common electrode terminal (for example, source A power transistor device package structure in which the electrode and the source electrode are not connected to the common electrode terminal, but the source electrode and the drain electrode are connected to the common electrode terminal).
As a result, parasitic inductance in the circuit can be greatly reduced, and ringing that occurs in the voltage waveform of the circuit can be sufficiently suppressed, so that it is possible to effectively prevent heat loss and radio noise from occurring. it can.

また、請求項２記載の如く、前記複数のパワートランジスタ素子のうち、上方に位置するパワートランジスタ素子を、下面にソース電極が形成されるハイサイド側スイッチング素子に構成し、下方に位置するパワートランジスタ素子を、上面にドレイン電極が形成されるローサイド側スイッチング素子に構成して、前記上方のパワートランジスタ素子のソース電極と、下方のパワートランジスタ素子のドレイン電極とを、前記共通の電極配線に面接続した。
これにより、回路に存在する寄生インダクタンスのうち、大きな要因となっているソース電極部の寄生インダクタンスを十分に低減することができるので、熱損失やラジオノイズの発生を効果的に防止することが可能となる。 According to a second aspect of the present invention, an upper power transistor element among the plurality of power transistor elements is configured as a high-side switching element having a source electrode formed on a lower surface, and the lower power transistor is disposed. The element is configured as a low-side switching element having a drain electrode formed on the upper surface, and the source electrode of the upper power transistor element and the drain electrode of the lower power transistor element are surface-connected to the common electrode wiring did.
As a result, the parasitic inductance of the source electrode part, which is a major factor among the parasitic inductances existing in the circuit, can be sufficiently reduced, so that heat loss and radio noise can be effectively prevented. It becomes.

本発明によれば、回路における寄生インダクタンスを大幅に減少させることができ、回路の電圧波形に生じるリンギングを十分に抑制することができるので、熱損失やラジオノイズが発生することを効果的に防止することができる。   According to the present invention, the parasitic inductance in the circuit can be greatly reduced, and the ringing generated in the voltage waveform of the circuit can be sufficiently suppressed, so that the occurrence of heat loss and radio noise can be effectively prevented. can do.

次に、本発明を実施するための形態を、添付の図面を用いて説明する。   Next, modes for carrying out the present invention will be described with reference to the accompanying drawings.

本実施形態におけるパワートランジスタ素子のパッケージ構造は、複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いたスイッチング回路における、該複数のパワートランジスタ素子についてのパッケージ構造に適用されるものである。   The package structure of the power transistor element in this embodiment is applied to the package structure for the plurality of power transistor elements in a switching circuit using the plurality of power transistor elements as a high-side switching element and a low-side switching element, respectively. Is.

例えば、図１〜図４に示す第１のパワートランジスタ素子１０、および第２のパワートランジスタ素子２０は、それぞれ前記図５に示したスイッチング昇圧回路における、ローサイド側スイッチング素子Ｔｒ１、およびハイサイド側スイッチング素子Ｔｒ２として用いられる素子である。
該パワートランジスタ素子１０および第２のパワートランジスタ素子２０は、例えばＮｃｈ−ＭＯＳＦＥＴにて構成されている。
前記第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０は積層配置されており、該第１のパワートランジスタ素子１０は下層に配置され、第２のパワートランジスタ素子２０上層に配置されている。 For example, the first power transistor element 10 and the second power transistor element 20 shown in FIGS. 1 to 4 are respectively the low-side switching element Tr1 and the high-side switching in the switching booster circuit shown in FIG. It is an element used as the element Tr2.
The power transistor element 10 and the second power transistor element 20 are configured by, for example, an Nch-MOSFET.
The first power transistor element 10 and the second power transistor element 20 are stacked, and the first power transistor element 10 is disposed in a lower layer and is disposed in an upper layer of the second power transistor element 20. .

前記第１のパワートランジスタ素子１０は、その一面（図１における上面）１０ａに素子上面電極となるドレイン電極１１が形成され、他面（図１における下面）１０ｂに素子下面電極となるソース電極１２およびゲート電極１３が形成されている。
また、前記第２のパワートランジスタ素子２０は、その一面（図１における上面）２０ａに素子上面電極となるドレイン電極２１が形成され、他面（図１における下面）２０ｂに素子下面電極となるソース電極２２およびゲート電極２３が形成されている。 The first power transistor element 10 has a drain electrode 11 serving as an element upper surface electrode on one surface (upper surface in FIG. 1) 10a, and a source electrode 12 serving as an element lower surface electrode on the other surface (lower surface in FIG. 1) 10b. And the gate electrode 13 is formed.
The second power transistor element 20 has a drain electrode 21 to be an element upper surface electrode on one surface (upper surface in FIG. 1) 20a and a source to be an element lower electrode on the other surface (lower surface in FIG. 1) 20b. An electrode 22 and a gate electrode 23 are formed.

第１のパワートランジスタ素子１０の他面２０ｂに形成される前記ソース電極１２およびゲート電極１３は、それぞれ該第１のパワートランジスタ素子１０の下方に配置される基板６０の配線にはんだ３０を介して接続されている。
前記第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０との間には、導電体にて構成されるハイサイドソース・ローサイドドレイン共通電極端子５２が介装されており、該ハイサイドソース・ローサイドドレイン共通電極端子５２の下面と第１のパワートランジスタ素子１０の一面２０ａに形成されるドレイン電極１１とがはんだ３０を介して接続されている。 The source electrode 12 and the gate electrode 13 formed on the other surface 20 b of the first power transistor element 10 are respectively connected to the wiring of the substrate 60 disposed below the first power transistor element 10 via the solder 30. It is connected.
A high-side source / low-side drain common electrode terminal 52 made of a conductor is interposed between the first power transistor element 10 and the second power transistor element 20, and the high-side source The lower surface of the low-side drain common electrode terminal 52 and the drain electrode 11 formed on the one surface 20 a of the first power transistor element 10 are connected via the solder 30.

前記ドレイン電極１１は大面積に形成され、例えば第１のパワートランジスタ素子１０の一面１０ａの面積の過半を占めており、前記ハイサイドソース・ローサイドドレイン共通電極端子５２の下面と、はんだ３０を介して面接続されている。
また、前記ソース電極１２は、ゲート電極１３よりも相対的に大面積に形成され、例えば第１のパワートランジスタ素子１０の他面１０ｂの面積の過半を占めており、該ソース電極１２と基板６０の配線とは、はんだ３０を介して面接続されている。 The drain electrode 11 is formed in a large area, for example, occupies a majority of the area of the one surface 10 a of the first power transistor element 10, and the lower surface of the high-side source / low-side drain common electrode terminal 52 and the solder 30. Are connected to each other.
The source electrode 12 is formed to have a relatively larger area than the gate electrode 13 and occupies a majority of the area of the other surface 10b of the first power transistor element 10, for example. These wirings are surface-connected through the solder 30.

第２のパワートランジスタ素子２０の他面２０ｂに形成される前記ソース電極２２は、前記ハイサイドソース・ローサイドドレイン共通電極端子５２の上面とはんだ４０を介して接続されており、同じく他面２０ｂに形成される前記ゲート電極２３は、第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０との間に介装される導電体のハイサイドゲート電極端子５３とはんだ４０を介して接続されている。
また、第２のパワートランジスタ素子２０の上面２０ａに形成される前記ドレイン電極２１は、該第２のパワートランジスタ素子２０の上方に配置され導電体にて構成されるハイサイドドレイン電極端子５１にはんだ４０を介して接続されている。 The source electrode 22 formed on the other surface 20b of the second power transistor element 20 is connected to the upper surface of the high-side source / low-side drain common electrode terminal 52 via the solder 40, and also to the other surface 20b. The formed gate electrode 23 is connected via a solder 40 to a high-side gate electrode terminal 53 of a conductor interposed between the first power transistor element 10 and the second power transistor element 20. Yes.
Also, the drain electrode 21 formed on the upper surface 20a of the second power transistor element 20 is soldered to a high-side drain electrode terminal 51 that is disposed above the second power transistor element 20 and made of a conductor. 40 is connected.

前記ソース電極２２は、ゲート電極２３よりも相対的に大面積に形成され、例えば第２のパワートランジスタ素子２０の他面２０ｂの面積の過半を占めており、該ソース電極２２とハイサイドソース・ローサイドドレイン共通電極端子５２とは、はんだ４０を介して面接続されている。
また、前記ドレイン電極２１は大面積に形成され、例えば第２のパワートランジスタ素子２０の一面２０ａの面積の過半を占めており、ハイサイドドレイン電極端子５１とはんだ４０を介して接続されている。 The source electrode 22 is formed to have a relatively larger area than the gate electrode 23, and occupies a majority of the area of the other surface 20b of the second power transistor element 20, for example. The low-side drain common electrode terminal 52 is surface-connected through the solder 40.
The drain electrode 21 is formed in a large area and occupies a majority of the area of the one surface 20 a of the second power transistor element 20, for example, and is connected to the high-side drain electrode terminal 51 via the solder 40.

前述のごとく接続された、第１のパワートランジスタ素子１０、第２のパワートランジスタ素子２０、ハイサイドドレイン電極端子５１、ハイサイドソース・ローサイドドレイン共通電極端子５２、およびハイサイドゲート電極端子５３は、封止樹脂８０にて封止されパッケージが構成されている。
前記ハイサイドドレイン電極端子５１、ハイサイドソース・ローサイドドレイン共通電極端子５２、およびハイサイドゲート電極端子５３は、前記パッケージ内から外部に引き出されている。 The first power transistor element 10, the second power transistor element 20, the high side drain electrode terminal 51, the high side source / low side drain common electrode terminal 52, and the high side gate electrode terminal 53, which are connected as described above, The package is configured by sealing with a sealing resin 80.
The high-side drain electrode terminal 51, the high-side source / low-side drain common electrode terminal 52, and the high-side gate electrode terminal 53 are drawn out from the inside of the package.

また、前記基板６０における、前記第１のパワートランジスタ素子１０のソース電極１２およびゲート電極１３が接続された配線には電極端子（図示せず）が接続されており、その電極端子もパッケージ外部に引き出されている。
なお、第１のパワートランジスタ素子１０のソース電極１２およびゲート電極１３に直接電極端子を接続して、その電極端子をパッケージ外部に引き出すことも可能である。 In addition, an electrode terminal (not shown) is connected to the wiring of the substrate 60 to which the source electrode 12 and the gate electrode 13 of the first power transistor element 10 are connected, and the electrode terminal is also connected to the outside of the package. Has been pulled out.
It is also possible to connect electrode terminals directly to the source electrode 12 and the gate electrode 13 of the first power transistor element 10 and to draw the electrode terminals out of the package.

このように構成された第１のパワートランジスタ素子１０と第２のパワートランジスタ素子２０とのパッケージを、前述の図５のスイッチング昇圧回路に用いた場合、前記ハイサイドソース・ローサイドドレイン共通電極端子５２にインダクタＬが接続され、ハイサイドドレイン電極端子５１は回路の出力端子に接続される。
また、前記ハイサイドゲート電極端子５は第２のパワートランジスタ素子２０（ハイサイド側スイッチング素子Ｔｒ２）のゲート端子として用いられ、第１のパワートランジスタ素子１０のゲート電極１３に接続される電極端子は第１のパワートランジスタ素子１０のゲート端子として用いられる。
さらに、第１のパワートランジスタ素子１０のソース電極１２に接続される電極端子はＧＮＤ接続される。 When the package of the first power transistor element 10 and the second power transistor element 20 thus configured is used in the switching booster circuit of FIG. 5, the high-side source / low-side drain common electrode terminal 52 is used. The high-side drain electrode terminal 51 is connected to the output terminal of the circuit.
The high-side gate electrode terminal 5 is used as a gate terminal of the second power transistor element 20 (high-side switching element Tr2), and an electrode terminal connected to the gate electrode 13 of the first power transistor element 10 is Used as the gate terminal of the first power transistor element 10.
Further, the electrode terminal connected to the source electrode 12 of the first power transistor element 10 is GND-connected.

ここで、前述のように、図５に示したスイッチング昇圧回路のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２に、図７、図８に示したような、ソース電極１０１ｓをボンディングワイヤ１０４にて接続したパワートランジスタ素子１０１を用い、両スイッチング素子Ｔｒ１・Ｔｒ２を基板１０２を介して接続した場合、図９に示すように、ボンディングワイヤ１０４および基板１０２の配線の影響による寄生インダクタンスＬｐ１〜Ｌｐ６が回路の各部に存在し、リンギング発生の原因となる。   Here, as described above, the low-side switching element Tr1 and the high-side switching element Tr2 of the switching booster circuit shown in FIG. As shown in FIG. 9, when the switching elements Tr1 and Tr2 are connected via the substrate 102, the parasitic inductances Lp1 to Lp6 due to the influence of the bonding wire 104 and the wiring of the substrate 102 are generated. It exists in each part of the circuit and causes ringing.

しかし、図５に示したスイッチング昇圧回路のローサイド側スイッチング素子Ｔｒ１およびハイサイド側スイッチング素子Ｔｒ２として、本例のようにパッケージングされた第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０を用いた場合、該第１のパワートランジスタ素子１０のドレイン電極１１と第２のパワートランジスタ素子２０のソース電極２２とが、共通のハイサイドソース・ローサイドドレイン共通電極端子５２にはんだ３０・４０を介して広範囲に面接続されているので、該ドレイン電極１１とソース電極２２とを基板６０等を介してボンディングワイヤにより接続した場合に比べて、寄生インダクタンスを大幅に削減して、殆ど生じない状態とすることができる。
これにより、図９に示した回路における、ボンディングワイヤによる寄生インダクタンスＬｐ５、および基盤の配線による寄生インダクタンスＬｐ１・４を、ほぼ消滅させることが可能となる。 However, the first power transistor element 10 and the second power transistor element 20 packaged as in this example are used as the low-side switching element Tr1 and the high-side switching element Tr2 in the switching booster circuit shown in FIG. When used, the drain electrode 11 of the first power transistor element 10 and the source electrode 22 of the second power transistor element 20 are connected to the common high-side source / low-side drain common electrode terminal 52 via the solders 30 and 40. Since the drain electrode 11 and the source electrode 22 are connected to each other by bonding wires via the substrate 60 or the like, the parasitic inductance is greatly reduced and almost no occurrence occurs. can do.
As a result, in the circuit shown in FIG. 9, the parasitic inductance Lp5 due to the bonding wire and the parasitic inductance Lp1 · 4 due to the wiring on the substrate can be almost eliminated.

また、第１のパワートランジスタ素子１０のソース電極１２は基板６０の配線に、はんだ３０を介して広範囲に面接続されているので、同様に図９に示したスイッチング回路における、ボンディングワイヤによる寄生インダクタンスＬｐ２をほぼ消滅させることが可能となる。
さらに、第２のパワートランジスタ素子２０のドレイン電極２１は、ハイサイドドレイン電極端子５１とはんだ４０を介して広範囲に面接続されているので、同様に図９に示したスイッチング回路における、基板の配線による寄生インダクタンスＬｐ６を減少させることが可能となる。 Further, since the source electrode 12 of the first power transistor element 10 is plane-connected to the wiring of the substrate 60 over a wide range via the solder 30, similarly, the parasitic inductance due to the bonding wire in the switching circuit shown in FIG. Lp2 can be almost eliminated.
Further, since the drain electrode 21 of the second power transistor element 20 is surface-connected in a wide range through the high-side drain electrode terminal 51 and the solder 40, similarly, the wiring of the substrate in the switching circuit shown in FIG. The parasitic inductance Lp6 due to can be reduced.

このように、図９に示したスイッチング回路における寄生インダクタンスＬｐ１・Ｌｐ２・Ｌｐ４・Ｌｐ５・Ｌｐ６を大幅に減少させることができるので、図５における点Ａの部分の電圧波形に生じるリンギングを十分に抑制することができ、熱損失やラジオノイズが発生することを効果的に防止することができる。   As described above, since the parasitic inductances Lp1, Lp2, Lp4, Lp5, and Lp6 in the switching circuit shown in FIG. 9 can be greatly reduced, ringing that occurs in the voltage waveform at the point A in FIG. 5 is sufficiently suppressed. It is possible to effectively prevent heat loss and radio noise from occurring.

特に本例のパッケージ構造においては、上方に位置する第２のパワートランジスタ素子２０を、下面にソース電極２２が形成されるハイサイド側スイッチング素子Ｔｒ２に構成し、下方に位置する第１のパワートランジスタ素子１０を、上面にドレイン電極１１が形成されるローサイド側スイッチング素子Ｔｒ１に構成して、前記上方に配置される第２のパワートランジスタ素子２０のソース電極２２と、下方に配置される第１のパワートランジスタ素子１０のドレイン電極１１とを、前記共通のハイサイドソース・ローサイドドレイン共通電極端子５２に面接続しているので、回路に存在する寄生インダクタンスのうち、大きな要因となっているソース電極部の寄生インダクタンスを十分に低減することができるので、熱損失やラジオノイズの発生を効果的に防止することが可能となっている。
また、同じ構造に構成した（例えば一面にドレイン電極１１を形成し、他面にソース電極１２およびゲート電極１３を構成した構造の）半導体素子を、第１のパワートランジスタ素子１０および第２のパワートランジスタ素子２０として用いることができるので、パッケージを低コストで構成することが可能となる。 In particular, in the package structure of this example, the second power transistor element 20 located above is configured as a high-side switching element Tr2 having a source electrode 22 formed on the lower surface, and the first power transistor located below. The element 10 is configured as a low-side switching element Tr1 having a drain electrode 11 formed on the upper surface, and the source electrode 22 of the second power transistor element 20 disposed above and the first electrode disposed below. Since the drain electrode 11 of the power transistor element 10 is surface-connected to the common high-side source / low-side drain common electrode terminal 52, the source electrode portion which is a major factor among the parasitic inductances existing in the circuit Can reduce the parasitic inductance sufficiently, so heat loss and radio noise It is possible to prevent the occurrence effectively.
Further, a semiconductor element having the same structure (for example, a structure in which the drain electrode 11 is formed on one surface and the source electrode 12 and the gate electrode 13 are formed on the other surface) is used as the first power transistor element 10 and the second power transistor. Since it can be used as the transistor element 20, the package can be configured at low cost.

積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す側面断面図である。It is side surface sectional drawing which shows the package structure comprised by the 1st power transistor element of a laminated state, and a 2nd power transistor element. 積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す平面図である。It is a top view which shows the package structure comprised by the 1st power transistor element of a laminated state, and a 2nd power transistor element. パッケージ構造を構成する第２のパワートランジスタ素子およびハイサイドソース・ローサイドドレイン共通電極端子等を示す平面図である。It is a top view which shows the 2nd power transistor element which comprises a package structure, a high side source / low side drain common electrode terminal, etc. 積層状態の第１のパワートランジスタ素子および第２のパワートランジスタ素子により構成されるパッケージ構造を示す底面図である。It is a bottom view which shows the package structure comprised by the 1st power transistor element of a laminated state, and a 2nd power transistor element. ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えるスイッチング昇圧回路を示す回路図である。It is a circuit diagram which shows the switching booster circuit provided with a low side switching element and a high side switching element. ローサイド側スイッチング素子およびハイサイド側スイッチング素子を備えるインバータ回路を示す回路図である。It is a circuit diagram which shows an inverter circuit provided with a low side switching element and a high side switching element. ソース電極がボンディングワイヤにより接続されるパワートランジスタ素子を示す平面図である。It is a top view which shows the power transistor element to which a source electrode is connected by a bonding wire. ソース電極がボンディングワイヤにより接続されるパワートランジスタ素子を示す側面断面図である。It is side surface sectional drawing which shows the power transistor element to which a source electrode is connected by a bonding wire. 図７および図８に示すパワートランジスタ素子を、図５に示すスイッチング昇圧回路のローサイド側スイッチング素子およびハイサイド側スイッチング素子として用いた場合に、スイッチング昇圧回路に存在する寄生インダクタンス、および各スイッチング素子に存在する寄生容量を示す回路図である。When the power transistor element shown in FIG. 7 and FIG. 8 is used as the low-side switching element and the high-side switching element of the switching booster circuit shown in FIG. It is a circuit diagram which shows the parasitic capacitance which exists. 図５に示すスイッチング昇圧回路におけるローサイド側スイッチング素子のゲート電極にパルスを加えた場合の点Ａの、理想電圧波形を示す図である。FIG. 6 is a diagram showing an ideal voltage waveform at point A when a pulse is applied to the gate electrode of the low-side switching element in the switching booster circuit shown in FIG. 5. 図５に示すスイッチング昇圧回路におけるローサイド側スイッチング素子のゲート電極にパルスを加えた場合の点Ａの、実際の電圧波形を示す図である。FIG. 6 is a diagram showing an actual voltage waveform at point A when a pulse is applied to the gate electrode of the low-side switching element in the switching booster circuit shown in FIG. 5.

符号の説明Explanation of symbols

１０ 第１のパワートランジスタ素子
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
２０ 第２のパワートランジスタ素子
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極
３０・４０ はんだ
５１ ハイサイドドレイン電極端子
５２ ハイサイドソース・ローサイドドレイン共通電極端子
６０ 基板
８０ 封止樹脂 DESCRIPTION OF SYMBOLS 10 1st power transistor element 11 Drain electrode 12 Source electrode 13 Gate electrode 20 2nd Power transistor element 21 Drain electrode 22 Source electrode 23 Gate electrode 30/40 Solder 51 High side drain electrode terminal 52 High side source / low side drain common Electrode terminal 60 Substrate 80 Sealing resin

Claims (2)

複数のパワートランジスタ素子を、それぞれハイサイド側スイッチング素子およびローサイド側スイッチング素子として用いた回路において、
前記複数のパワートランジスタ素子を積層配置し、
上方に位置するパワートランジスタ素子の下面に形成される素子下面電極と、下方に位置するパワートランジスタ素子の上面に形成され、前記下面電極とは異種の素子上面電極とを、共通の電極端子に面接続した、
ことを特徴とするパワートランジスタ素子のパッケージ構造。 In a circuit using a plurality of power transistor elements as a high-side switching element and a low-side switching element,
Laminating the plurality of power transistor elements,
An element lower surface electrode formed on the lower surface of the upper power transistor element and an upper surface electrode of the lower power transistor element, the element upper surface electrode different from the lower electrode facing the common electrode terminal. Connected,
A power transistor device package structure characterized by the above. 前記複数のパワートランジスタ素子のうち、上方に位置するパワートランジスタ素子を、下面にソース電極が形成されるハイサイド側スイッチング素子に構成し、下方に位置するパワートランジスタ素子を、上面にドレイン電極が形成されるローサイド側スイッチング素子に構成して、
前記上方のパワートランジスタ素子のソース電極と、下方のパワートランジスタ素子のドレイン電極とを、前記共通の電極配線に面接続した、
ことを特徴とする請求項１に記載のパワートランジスタ素子のパッケージ構造。




Among the plurality of power transistor elements, an upper power transistor element is configured as a high-side switching element in which a source electrode is formed on a lower surface, and a lower power transistor element is formed on a top surface of a drain electrode. The low side switching element
The source electrode of the upper power transistor element and the drain electrode of the lower power transistor element were surface-connected to the common electrode wiring,
The power transistor device package structure according to claim 1.




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