JP4036991B2 - Pipeline type A / D converter - Google Patents

Description

となり、残余信号Ａ_r1には、増幅器１０６のオフセット電圧Ｖ_off のＧ（Ｇ＋１）倍の信号（以下、オフセット信号という。）が含まれることになる。増幅器１０６の増幅率Ｇは、Ａ／Ｄサブコンバータ１１１の出力ビット数に応じて設定されていることから、特に増幅器１０６の増幅率Ｇが大きい場合、すなわちＡ／Ｄサブコンバータ１１１の出力が多ビットである場合は、その２乗に比例してオフセット信号も大きくなるため、このオフセット信号の影響によりＡ／Ｄ変換精度が損なわれる可能性があった。
【０００７】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、増幅器を備えたステージにおいて、増幅器のオフセットによる影響を低減することにより、Ａ／Ｄ変換精度を向上するのに好適なパイプラインＡ／Ｄコンバータを提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る請求項１記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の期間では、前記第１の保持手段で保持している前記入力信号を、前記増幅器のオフセット電圧と加算増幅または減算増幅されるように前記増幅器に入力し、前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっており、前記第２の期間では、前記第２の保持手段で保持している前記加算信号を、前記増幅器のオフセット電圧と、前記第１の期間においてオフセット電圧が加算増幅されたときは減算増幅または前記第１の期間においてオフセット電圧が減算増幅されたときは加算増幅されるように前記増幅器に入力し、前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっている。
【０００９】
このような構成であれば、次の２つの作用が特定される。まず、第１の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、増幅器のオフセット電圧と加算増幅されるように増幅器に入力され、これらが増幅器により加算増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１０】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、増幅器のオフセット電圧と減算増幅されるように増幅器に入力され、これらが増幅器により減算増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１１】
次に、第２の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、増幅器のオフセット電圧と減算増幅されるように増幅器に入力され、これらが増幅器により減算増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１２】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、増幅器のオフセット電圧と加算増幅されるように増幅器に入力され、これらが増幅器により加算増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１３】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、次段のステージに出力される加算信号の電圧Ｖ_out は、入力信号の電圧をＶ_in、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖ_off 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ₁ ，Ｍ₂ とすると、下式（２）または（３）に示すようになる。
【００１４】

なお、上式（２）は、上記第１の作用を奏した場合であり、上式（３）は、上記第２の作用を奏した場合である。
【００１５】
さてここで、第１の保持手段および第２の保持手段としては、例えばサンプルホールド回路が挙げられ、特に、アナログスイッチとコンデンサとで構成される無帰還サンプルホールド回路が好適である。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数に応じて設定するのが好ましい。
【００１６】
また、本発明に係る請求項２記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の期間において前記第１の保持手段で保持している前記入力信号を前記増幅器に入力する際、または前記第２の期間において前記第２の保持手段で保持している前記加算信号を前記増幅器に入力する際に、前記入力信号および前記加算信号のいずれか一方を、その極性を反転させて前記増幅器に入力するようになっており、前記第１の期間において前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際、または前記第２の期間において前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際に、前記極性を反転させて入力した信号に対応する前記増幅器からの増幅信号を、その極性を反転させて前記加算器に入力するようになっている。
【００１７】
このような構成であれば、次の２つの作用が特定される。まず、第１の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が増幅器に入力され、これが増幅器により増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１８】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、その極性が反転させられて増幅器に入力され、これが増幅器により増幅される。そして、増幅器からの増幅信号が、その極性が反転させられて加算器に入力されるとともに、第２のＤ／Ａ変換手段からのアナログ信号が加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１９】
次に、第２の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、その極性が反転させられて増幅器に入力され、これが増幅器により増幅される。そして、増幅器からの増幅信号が、その極性が反転させられて加算器に入力されるとともに、第１のＤ／Ａ変換手段からのアナログ信号が加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００２０】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が増幅器に入力され、これが増幅器により増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００２１】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、次段のステージに出力される加算信号の電圧Ｖ_out は、入力信号の電圧をＶ_in、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖ_off 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ₁ ，Ｍ₂ とすると、下式（４）または（５）に示すようになる。
【００２２】

なお、上式（４）は、上記第１の作用を奏した場合であり、上式（５）は、上記第２の作用を奏した場合である。
【００２３】
さてここで、第１の保持手段および第２の保持手段としては、例えばサンプルホールド回路が挙げられ、特に、アナログスイッチとコンデンサとで構成される無帰還サンプルホールド回路が好適である。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数に応じて設定するのが好ましい。
【００２４】
さらに、本発明に係る請求項３記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記増幅器で増幅された増幅信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記増幅信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の保持手段および前記第２の保持手段は、容量の等しい２つのコンデンサを有しており、前記第１の期間では、前記第２の保持手段のコンデンサを並列接続して前記増幅信号を保持する一方、前記第１の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第１のＤ／Ａ変換手段からのアナログ信号の電圧と前記第１の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっており、前記第２の期間では、前記第１の保持手段のコンデンサを並列接続して前記入力信号を保持する一方、前記第２の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第２のＤ／Ａ変換手段からのアナログ信号の電圧と前記第２の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっている。
【００２５】
このような構成であれば、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段の一方のコンデンサにより増幅器の帰還ループが構成され、第１のＤ／Ａ変換手段からのアナログ信号の電圧と第１の保持手段の他方のコンデンサの電圧（すなわち、第２の期間において入力された入力信号の電圧）とが加算されて増幅器に入力され、これらが増幅器により加算増幅される。そして、第２の保持手段のコンデンサが並列接続され、これらコンデンサにより増幅器からの増幅信号が保持される。
【００２６】
次いで、第２の期間では、第１の保持手段のコンデンサが並列接続され、これらコンデンサにより入力信号が保持される一方、第２の保持手段の一方のコンデンサにより増幅器の帰還ループが構成され、第２のＤ／Ａ変換手段からのアナログ信号の電圧と第２の保持手段の他方のコンデンサの電圧（すなわち、第１の期間において増幅された増幅信号の電圧）とが加算されて増幅器に入力され、これらが増幅器により加算増幅され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００２７】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、例えば、第１の保持手段の一方のコンデンサが、増幅器の非反転入力端子と反転出力端子との帰還ループを構成し、第２の保持手段の一方のコンデンサが、増幅器の反転入力端子と非反転出力端子との帰還ループを構成する場合、次段のステージに出力される加算信号の電圧Ｖ_out は、入力信号の電圧をＶ_in、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖ_off 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ₁ ，Ｍ₂ とすると、下式（６）に示すようになる。
【００２８】

また、例えば、第１の保持手段の一方のコンデンサが、増幅器の反転入力端子と非反転出力端子との帰還ループを構成し、第２の保持手段の一方のコンデンサが、増幅器の非反転入力端子と反転出力端子との帰還ループを構成する場合、次段のステージに出力される加算信号の電圧Ｖ_out は、下式（７）に示すようになる。
【００２９】

さてここで、Ａ／Ｄ変換手段、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段は、１ビットの出力分解能を有しているのが好ましい。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数、すなわち１ビットに応じて（Ｇ＝２）設定するのが好ましい。
【００３０】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照しながら説明する。図１ないし図４は、本発明に係るパイプライン型Ａ／Ｄコンバータの第１の実施の形態を示す図である。
【００３１】
この第１の実施の形態は、本発明に係るパイプライン型Ａ／Ｄコンバータを、図１に示すように、増幅器および加算器を備えたｍ個のステージＳ₁ 〜Ｓ_m を用いて、アナログ信号である入力信号Ａ_inをＮビットのディジタル信号Ｄ_out に変換する場合について適用したものである。
【００３２】
まず、第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成を図１を参照しながら説明する。図１は、第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
本発明に係るパイプライン型Ａ／Ｄコンバータは、図１に示すように、入力信号Ａ_inをサンプル／ホールドするサンプルホールド回路２０と、直列接続したｍ個のステージＳ₁ 〜Ｓ_m と、各ステージＳ₁ 〜Ｓ_m からのディジタル信号ｄ_1H〜ｄ_mH，ｄ_1L〜ｄ_mLをディジタルデータとして記憶するメモリ３０と、メモリ３０のディジタルデータｄ_1H〜ｄ_mH，ｄ_1L〜ｄ_mLを所定規則で演算してＮビットのディジタル信号Ｄ_out を出力する演算回路４０と、で構成されている。
【００３３】
サンプルホールド回路２０は、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、入力信号Ａ_inをサンプルし、ホールドした入力信号Ａ_inを初段のステージＳ₁ に出力するようになっている。
ステージＳ₁ は、サンプルホールド回路２０からの入力信号Ａ_inに基づいて、ｎ（ｎ＜Ｎ）ビットのディジタル信号ｄ_1H，ｄ_1L をメモリ３０に出力するとともに、ディジタル信号ｄ_1H，ｄ_1L をＡ／Ｄ変換したものと入力信号Ａ_inとから得られる残余信号Ａ_r1を次段のステージＳ₂ に出力するようになっている。
【００３４】
各ステージＳ₂ 〜Ｓ_m-1 もステージＳ₁ と同一機能を有して構成されており、前段のステージＳ₁ 〜Ｓ_m-2 からの残余信号Ａ_r1〜Ａ_rm-2に基づいて、ｎビットのディジタル信号ｄ_2H〜ｄ_m-1H，ｄ_2L〜ｄ_m-1Lをメモリ３０に出力するとともに、ディジタル信号ｄ_2H〜ｄ_m-1H，ｄ_2L〜ｄ_m-1LをＡ／Ｄ変換したものと残余信号Ａ_r1〜Ａ_rm-2とから得られる残余信号Ａ_r2〜Ａ_rm-1を次段のステージＳ₃ 〜Ｓ_m に出力するようになっている。なお、最終段のステージＳ_m は、残余信号を出力しない点を除いては、各ステージＳ₁ 〜Ｓ_m-1 と同一機能を有して構成されている。
【００３５】
メモリ３０は、各ステージＳ₁ 〜Ｓ_m からのディジタル信号ｄ_1H〜ｄ_mH，ｄ_1L〜ｄ_mLをそれぞれディジタルデータとして記憶するようになっている。このため、メモリ３０には、例えば、１アドレス当たり２ｎビットの容量で、ｍ個のアドレスを有する半導体メモリを用いる。
【００３６】
演算回路４０は、メモリ３０に記憶されているディジタルデータｄ_1H〜ｄ_mH，ｄ_1L〜ｄ_mLを、図２に示すような規則で演算するようになっている。図２は、演算回路４０の演算規則を説明するための図である。
ここでは、ステージ数ｍが“３”で、各ステージＳ₁ 〜Ｓ₃ からのディジタル信号ｄ_1H〜ｄ_3H，ｄ_1L〜ｄ_3Lのビット数ｎが“３”である場合を例にとって説明する。図２に示すように、各ディジタル信号ｄ_1H〜ｄ_3H，ｄ_1L〜ｄ_3Lがそれぞれ"001" ，"000" ，"101" ，"100" ，"101" ，"111" であるとすると、まず、ディジタルデータｄ_1H"001" の最下位ビットとディジタルデータｄ_1L"000" の最上位ビットの桁を一致させてこれらを加算する。次いで、その加算結果であるディジタルデータ"00100" の最下位ビットとディジタルデータｄ_2H"101" の最上位ビットの桁を一致させてこれらを加算する。次いで、その加算結果であるディジタルデータ"0010101" の最下位ビットとディジタルデータｄ_2L"100" の最上位ビットの桁を一致させてこれらを加算する。以下同じ要領で、加算結果に順次ディジタルデータｄ_3H，ｄ_3Lを加算することにより、最終的なディジタル信号Ｄ_out "0010110011011" を生成する。
【００３７】
次に、各ステージＳ₁ 〜Ｓ_m の構成を図３を参照しながら説明する。図３は、ステージＳ₁ の回路構成を示すブロック図である。なお、各ステージＳ₁ 〜Ｓ_m はいずれも同一機能を有して構成されているため、ここでは、ステージＳ₁ の構成のみを説明し、他のステージＳ₂ 〜Ｓ_m の構成については説明を省略する。
【００３８】
ステージＳ₁ は、図３に示すように、入力信号Ａ_inをサンプルしてホールドした入力信号Ａ_inを増幅するサンプルホールド増幅部１００と、入力信号Ａ_inに基づいてディジタル信号ｄ_1H，ｄ_1Lを生成するディジタル信号生成部１１０と、サンプルホールド増幅部１００からの増幅信号とディジタル信号生成部１１０の出力信号とを加算する加算器１２０と、アナログスイッチＳＷ₇ と、で構成されている。
【００３９】
サンプルホールド増幅部１００は、入力信号Ａ_inをサンプル／ホールドするサンプルホールド回路１０２と、加算器１２０からの加算信号Ａ_adをサンプル／ホールドするサンプルホールド回路１０４と、サンプルホールド回路１０２，１０３からのホールド信号を増幅する増幅器１０６と、サンプルホールド回路１０４からのホールド信号の極性を反転させる反転回路１０５と、増幅器１０６からの増幅信号Ａ_opの極性を反転させる反転回路１０７と、３つのアナログスイッチＳＷ₁ 〜ＳＷ₃ と、で構成されている。
【００４０】
ディジタル信号生成部１１０は、入力信号Ａ_inまたは加算信号Ａ_adをＡ／Ｄ変換してディジタル信号ｄ_1H，ｄ_1Lを生成するＡ／Ｄサブコンバータ１１１と、Ａ／Ｄサブコンバータ１１１からの入力信号Ａ_inに対応したディジタル信号ｄ_1HをＤ／Ａ変換するＤ／Ａコンバータ１１２と、Ａ／Ｄサブコンバータ１１１からの加算信号Ａ_adに対応したディジタル信号ｄ_1LをＤ／Ａ変換するＤ／Ａコンバータ１１４と、Ｄ／Ａコンバータ１１２からのアナログ信号を多値の出力に振り分ける多値出力回路１１６と、Ｄ／Ａコンバータ１１４からのアナログ信号を多値の出力に振り分ける多値出力回路１１８と、３つのアナログスイッチＳＷ₄ 〜ＳＷ₆ と、で構成されている。
【００４１】
ステージＳ₁ は、さらに図示しない制御装置からの制御信号に応じて、第１の期間と第２の期間とを交互に繰り返し、これら期間が切り換わるタイミングに同期して各アナログスイッチＳＷ₁ 〜ＳＷ₇ を切り換えるようになっている。ここで、第１の期間および第２の期間はいずれも、サンプルホールド回路１０２，１０４のサンプル動作時間（ホールド動作時間）と等しく設定されている。
【００４２】
すなわち、第１の期間では、アナログスイッチＳＷ₁ は、入力信号Ａ_inを入力するための入力端子Ｔ_inとサンプルホールド回路１０２の入力との接続を切り離し、アナログスイッチＳＷ₂ は、サンプルホールド回路１０２の出力と増幅器１０６の入力とを接続し、アナログスイッチＳＷ₃ は、増幅器１０６の出力と加算器１２０の入力とを反転回路１０７を介さずに接続するようになっている。また、アナログスイッチＳＷ₄ は、加算器１２０の出力とＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ₅ は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１４の入力とを接続し、アナログスイッチＳＷ₆ は、多値出力回路１１６の出力と加算器１２０の入力とを接続するようになっている。さらに、アナログスイッチＳＷ₇ は、加算器１２０の出力とサンプルホールド回路１０４およびＡ／Ｄサブコンバータ１１１の入力とを接続するようになっている。
【００４３】
一方、第２の期間では、アナログスイッチＳＷ₁ は、入力端子Ｔ_inとサンプルホールド回路１０２の入力とを接続し、アナログスイッチＳＷ₂ は、反転回路１０５の出力と増幅器１０６の入力とを接続し、アナログスイッチＳＷ₃ は、増幅器１０６の出力と加算器１２０の入力とを反転回路１０７を介して接続するようになっている。また、アナログスイッチＳＷ₄ は、入力端子Ｔ_inとＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ₅ は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１２の入力とを接続し、アナログスイッチＳＷ₆ は、多値出力回路１１８の出力と加算器１２０の入力とを接続するようになっている。さらに、アナログスイッチＳＷ₇ は、加算器１２０の出力と次段のステージＳ₂ に残余信号Ａ_r1を出力するための出力端子Ｔ_out とを接続するようになっている。
【００４４】
サンプルホールド回路１０２は、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、制御装置からの制御信号に応じて、第２の期間では、入力信号Ａ_inをサンプルし、第１の期間では、サンプルした入力信号Ａ_inをホールドするようになっている。サンプルホールド回路１０４も同様に、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、制御装置からの制御信号に応じて、第１の期間では、加算信号Ａ_adをサンプルし、第２の期間では、サンプルした加算信号Ａ_adをホールドするようになっている。なお、サンプルホールド回路１０２，１０４は、サンプル動作時間およびホールド動作時間が同一となるように構成されている。
【００４５】
増幅器１０６は、Ａ／Ｄサブコンバータ１１１の出力ビット数ｎに応じた所定の増幅率Ｇでサンプルホールド回路１０２，１０３からのホールド信号を増幅するようになっている。ここで、増幅率Ｇは、Ａ／Ｄサブコンバータ１１１の出力ビット数ｎの関係で示すと、２の（ｎ−１）乗となっている。
【００４６】
Ｄ／Ａコンバータ１１２は、制御装置からの制御信号に応じて、第２の期間では、Ａ／Ｄサブコンバータ１１１からの入力信号Ａ_inに対応したディジタル信号ｄ_1HをＤ／Ａ変換し、第１の期間では、Ｄ／Ａ変換したアナログ信号を多値出力回路１１６に出力するようになっている。Ｄ／Ａコンバータ１１４は、制御装置からの制御信号に応じて、第１の期間では、Ａ／Ｄサブコンバータ１１１からの加算信号Ａ_adに対応したディジタル信号ｄ_1LをＤ／Ａ変換し、第２の期間では、Ｄ／Ａ変換したアナログ信号を多値出力回路１１８に出力するようになっている。
【００４７】
次に、多値出力回路１１６，１１８の構成を図４を参照しながら説明する。図４は、多値出力回路１１６の回路構成を示すブロック図である。なお、多値出力回路１１６，１１８はいずれも同一機能を有して構成されているため、ここでは、多値出力回路１１６の構成のみを説明し、多値出力回路１１８の構成については説明を省略する。
【００４８】
多値出力回路１１６は、図４に示すように、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧と所定電圧Ｖ₁ とを比較する比較器１１６ａと、比較器１１６ａの比較結果に基づいて３値の出力を行う多値出力部１１６ｂと、で構成されている。
【００４９】
比較器１１６ａは、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧と所定電圧Ｖ₁ とを比較することにより、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ₁ 以上であるか否かを判定するとともに、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧−Ｖ₁ 以下であるか否かを判定するようになっている。
【００５０】
多値出力部１１６ｂは、比較器１１６ａにより、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ₁ 以上であると判定されたときは、所定電圧Ｖ_r の信号を出力し、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ₁ 未満で所定電圧−Ｖ₁ よりも大きいと判定されたときは、“０”Ｖの信号を出力し、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧−Ｖ₁ 以下であると判定されたときは、所定電圧−Ｖ_r の信号を出力するようになっている。
【００５１】
次に、上記第１の実施の形態の動作を説明する。
まず、ステージＳ₁ において、第２の期間では、サンプルホールド回路１０２により、入力信号Ａ_inがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、入力信号Ａ_inがディジタル信号ｄ_1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００５２】
次いで、第１の期間に切り換わると、サンプルホールド回路１０２により、第２の期間においてサンプルされた入力信号Ａ_inがホールドされて増幅器１０６に入力され、増幅器１０６により、入力信号Ａ_inが所定の増幅率Ｇで増幅される。このとき、増幅信号Ａ_opの電圧Ｖ_opは、入力信号Ａ_inの電圧をＶ_in、増幅器１０６のオフセット電圧をＶ_off とすると、下式（８）に示すようになる。
【００５３】
Ｖ_op ＝ Ｇ（Ｖ_in＋Ｖ_off ） …（８）
一方、多値出力回路１１６により、Ｄ／Ａコンバータ１１２からのディジタル信号ｄ_1Hに対応したアナログ信号が加算器１２０に入力され、これとともに増幅信号Ａ_opが加算器１０６に入力され、加算器１２０により、これらが加算される。このとき、加算信号Ａ_adの電圧Ｖ_adは、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧をＭ₁ とすると、下式（９）に示すようになる。
【００５４】
Ｖ_ad ＝ Ｖ_op−Ｍ₁ ＝ Ｇ（Ｖ_in＋Ｖ_off ）−Ｍ₁ …（９）
そして、サンプルホールド回路１０４により加算信号Ａ_adがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、加算信号Ａ_adがディジタル信号ｄ_1LにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１４によりＡ／Ｄ変換される。
【００５５】
次いで、第２の期間に切り換わると、サンプルホールド回路１０２により、新たな入力信号Ａ_inがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、新たな入力信号Ａ_inがディジタル信号ｄ_1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００５６】
これと同時に、サンプルホールド回路１０４により、第２の期間においてサンプルされた加算信号Ａ_adがホールドされ、反転回路１０５によりその極性が反転させられて増幅器１０６に入力され、増幅器１０６により、加算信号Ａ_adの反転信号が所定の増幅率Ｇで増幅される。このとき、増幅信号Ａ_opの電圧Ｖ_opは、下式（10）に示すようになる。
【００５７】

一方、多値出力回路１１８により、Ｄ／Ａコンバータ１１４からのディジタル信号ｄ_1Lに対応したアナログ信号が加算器１２０に入力され、これとともに増幅信号Ａ_opが、反転回路１０７によりその極性が反転させられて加算器１０６に入力され、加算器１２０により、これらが加算される。このとき、加算器１２０からの加算信号Ａ_ad’の電圧Ｖ_ad’は、Ｄ／Ａコンバータ１１４からのアナログ信号の電圧をＭ₂ とすると、下式（11）に示すようになる。
【００５８】

そして最終的に、この加算信号Ａ_ad’が残余信号Ａ_r1として次段のステージＳ₂ に出力される。したがって、従来では、残余信号Ａ_r1にオフセット電圧Ｖ_off のＧ（Ｇ＋１）倍のオフセット信号が含まれることになるが、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、上式（11）に示すように、残余信号Ａ_r1に含まれるオフセット信号がオフセット電圧Ｖ_off のＧ（Ｇ−１）倍に低減される。
【００５９】
このように、第１の期間と第２の期間とが繰り返されることにより、ステージＳ₁ からは、入力信号Ａ_inに対応したディジタル信号ｄ_1Hと加算信号Ａ_adに対応したディジタル信号ｄ_1Lとが交互に生成される。
以上、ステージＳ₁ での動作について説明したが、他のステージＳ₂ 〜Ｓ_m でも同様に、残余信号Ａ_r1〜Ａ_rm-1が、ステージＳ₁ における入力信号Ａ_inと同様に取り扱われることにより、ステージＳ₂ 〜Ｓ_m からは、残余信号Ａ_r1〜Ａ_rm-1に対応したディジタル信号ｄ_2H〜ｄ_mHと加算信号Ａ_adに対応したディジタル信号ｄ_2L〜ｄ_mLとが交互に生成される。
【００６０】
このようにして、第１の期間では、サンプルホールド回路１０２の入力信号Ａ_inを増幅器１０６に入力し、多値出力回路１１６の出力信号と増幅信号Ａ_opとを加算器１２０に入力し、加算信号Ａ_adをサンプルホールド回路１０４によりサンプルするようになっており、第２の期間では、入力信号Ａ_inをサンプルホールド回路１０２によりサンプルする一方、サンプルホールド回路１０４の加算信号Ａ_adを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１８の出力信号と増幅信号Ａ_opの反転信号とを加算器１２０に入力するようになっているから、上式（11）に示すように、残余信号Ａ_r1に含まれるオフセット信号がオフセット電圧Ｖ_off のＧ（Ｇ−１）倍となるので、従来に比して、増幅器１０６のオフセットによる影響を低減することができる。
【００６１】
次に、本発明の第２の実施の形態を図面を参照しながら説明する。図５は、本発明に係るパイプライン型Ａ／Ｄコンバータの第２の実施の形態を示す図である。
この第２の実施の形態は、本発明に係るパイプライン型Ａ／Ｄコンバータを、図５に示すように、加算器を用いずに各ステージＳ₁ 〜Ｓ_m を構成した場合について適用したものである。
【００６２】
まず、第２の実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成を図１を参照しながら説明する。図５は、第２の実施の形態に係るパイプライン型Ａ／ＤコンバータにおけるステージＳ₁ の回路構成を示すブロック図である。以下、上記第１の実施の形態と異なる部分についてのみ説明し、重複する部分については同一の符号を付して説明を省略する。
【００６３】
ステージＳ₁ は、図５に示すように、サンプルホールド回路１０２，１０４と、増幅率Ｇが“２”である増幅器１０６と、Ａ／Ｄサブコンバータ１１１と、Ｄ／Ａコンバータ１１２，１１４と、多値出力回路１１６，１１８と、８つのアナログスイッチＳＷ₂₁〜ＳＷ₂₄，ＳＷ₄ ，ＳＷ₅ ，ＳＷ₆₁，ＳＷ₆₂と、で構成されている。
【００６４】
サンプルホールド回路１０２は、一端を入力端子Ｔ_inに接続しかつ他端を増幅器１０６の非反転入力端子に接続したコンデンサＣ₁ と、コンデンサＣ₁ の一端と入力端子Ｔ_inとの間に設けたアナログスイッチＳＷ₁₁と、一端を入力端子Ｔ_inおよび増幅器１０６の反転出力端子に接続しかつ他端をコンデンサＣ₁ の他端に接続したコンデンサＣ₂ と、コンデンサＣ₂ の一端と入力端子Ｔ_inとの間に設けたアナログスイッチＳＷ₁₂と、で構成されている。なお、コンデンサＣ₁ ，Ｃ₂ は、同一の容量を有している。
【００６５】
サンプルホールド回路１０４は、一端を増幅器１０６の反転出力端子に接続しかつ他端を増幅器１０６の反転入力端子に接続したコンデンサＣ₃ と、コンデンサＣ₃ の一端と増幅器１０６の反転出力端子との間に設けたアナログスイッチＳＷ₁₃と、一端を増幅器１０６の反転出力端子および非反転出力端子に接続しかつ他端をコンデンサＣ₃ の他端に接続したコンデンサＣ₄ と、コンデンサＣ₄ の一端と増幅器１０６の反転入力端子との間に設けたアナログスイッチＳＷ₁₄と、で構成されている。なお、コンデンサＣ₃ ，Ｃ₄ は、同一の容量を有している。
【００６６】
具体的に図５においては、アナログスイッチＳＷ₂₁がコンデンサＣ₂ の一端と増幅器１０６の反転出力端子との間に設けられ、アナログスイッチＳＷ₂₂がコンデンサＣ₄ の一端と増幅器１０６の非反転出力端子との間に設けられているとともに、コンデンサＣ₁ ，Ｃ₂ の他端がアナログスイッチＳＷ₂₃を介して接地され、コンデンサＣ₃ ，Ｃ₄ の他端がアナログスイッチＳＷ₂₄を介して接地されている。さらに、多値出力回路１１６の出力がアナログスイッチＳＷ₆₁を介してコンデンサＣ₁ の一端に接続され、多値出力回路１１８の出力がアナログスイッチＳＷ₆₂を介してコンデンサＣ₃ の一端に接続されている。
【００６７】
ステージＳ₁ は、制御装置からの制御信号に応じて、第１の期間と第２の期間とを交互に繰り返し、これら期間が切り換わるタイミングに同期して各アナログスイッチＳＷ₁₁〜ＳＷ₁₄，ＳＷ₂₁〜ＳＷ₂₄，ＳＷ₄ ，ＳＷ₅ ，ＳＷ₆₁，ＳＷ₆₂を切り換えるようになっている。
【００６８】
すなわち、第１の期間では、アナログスイッチＳＷ₄ は、増幅器１０６の反転出力端子とＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ₅ は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１４の入力とを接続するようになっており、アナログスイッチＳＷ₁₁，ＳＷ₁₂，ＳＷ₂₂，ＳＷ₂₃，ＳＷ₆₂は、いずれも開状態となり、アナログスイッチＳＷ₁₃，ＳＷ₁₄，ＳＷ₂₁，ＳＷ₂₄，ＳＷ₆₁は、いずれも閉状態となるようになっている。
【００６９】
一方、第２の期間では、アナログスイッチＳＷ₄ は、入力端子Ｔ_inとＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ₅ は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１２の入力とを接続するようになっており、アナログスイッチＳＷ₁₁，ＳＷ₁₂，ＳＷ₂₂，ＳＷ₂₃，ＳＷ₆₂は、いずれも閉状態となり、アナログスイッチＳＷ₁₃，ＳＷ₁₄，ＳＷ₂₁，ＳＷ₂₄，ＳＷ₆₁は、いずれも開状態となるようになっている。
【００７０】
次に、上記第２の実施の形態の動作を説明する。
まず、ステージＳ₁ において、第２の期間では、コンデンサＣ₁ ，Ｃ₂ が並列接続され、コンデンサＣ₁ ，Ｃ₂ により入力信号Ａ_inがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、入力信号Ａ_inがディジタル信号ｄ_1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００７１】
次いで、第１の期間に切り換わると、コンデンサＣ₂ により増幅器１０６の非反転入力端子と反転出力端子との帰還ループが構成され、多値出力回路１１６の出力電圧Ｍ₁ とコンデンサＣ₁ の電圧（すなわち、第２の期間においてサンプルされた入力信号Ａ_inの電圧Ｖ_in）とが加算されて増幅器１０６に入力され、増幅器１０６により、これらが増幅率“２”で増幅される。このとき、増幅信号Ａ_opの電圧Ｖ_opは、下式（12）に示すようになる。
【００７２】
Ｖ_op ＝ ２（Ｖ_in＋Ｖ_off ）−Ｍ₁ …（12）
そして、コンデンサＣ₃ ，Ｃ₄ が並列接続され、コンデンサＣ₃ ，Ｃ₄ により増幅信号Ａ_opがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、増幅信号Ａ_opがディジタル信号ｄ_1LにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１４によりＡ／Ｄ変換される。
【００７３】
次いで、第２の期間に切り換わると、コンデンサＣ₁ ，Ｃ₂ が並列接続され、コンデンサＣ₁ ，Ｃ₂ により新たな入力信号Ａ_inがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、新たな入力信号Ａ_inがディジタル信号ｄ_1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００７４】
これと同時に、コンデンサＣ₄ により増幅器１０６の反転入力端子と非反転出力端子との帰還ループが構成され、多値出力回路１１８の出力電圧Ｍ₂ とコンデンサＣ₃ の電圧（すなわち、第１の期間においてサンプルされた増幅信号Ａ_opの電圧Ｖ_op）とが加算されて増幅器１０６に入力され、増幅器１０６により、これらが増幅率“２”で増幅される。このとき、増幅器１０６からの増幅信号Ａ_op’の電圧Ｖ_op’は、下式（13）に示すようになる。
【００７５】

そして最終的に、この増幅信号Ａ_op’が残余信号Ａ_r1として次段のステージＳ₂ に出力される。したがって、従来では、残余信号Ａ_r1にオフセット電圧Ｖ_off の６倍のオフセット信号が含まれることになるが、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、上式（13）に示すように、残余信号Ａ_r1に含まれるオフセット信号がオフセット電圧Ｖ_off の２倍に低減される。
【００７６】
このように、第１の期間と第２の期間とが繰り返されることにより、ステージＳ₁ からは、入力信号Ａ_inに対応したディジタル信号ｄ_1Hと増幅信号Ａ_opに対応したディジタル信号ｄ_1Lとが交互に生成される。
以上、ステージＳ₁ での動作について説明したが、他のステージＳ₂ 〜Ｓ_m でも同様に、残余信号Ａ_r1〜Ａ_rm-1が、ステージＳ₁ における入力信号Ａ_inと同様に取り扱われることにより、ステージＳ₂ 〜Ｓ_m からは、残余信号Ａ_r1〜Ａ_rm-1に対応したディジタル信号ｄ_2H〜ｄ_mHと増幅信号Ａ_opに対応したディジタル信号ｄ_2L〜ｄ_mLとが交互に生成される。
【００７７】
このようにして、第１の期間では、コンデンサＣ₃ ，Ｃ₄ を並列接続して増幅信号Ａ_opをサンプルする一方、コンデンサＣ₂ により増幅器１０６の帰還ループを構成し、多値出力回路１１６の出力電圧Ｍ₁ とコンデンサＣ₁ の電圧Ｖ_inとを加算して増幅器１０６に入力するようになっており、第２の期間では、コンデンサＣ₁ ，Ｃ₂ を並列接続して入力信号Ａ_inをサンプルする一方、コンデンサＣ₄ により増幅器１０６の帰還ループを構成し、多値出力回路１１８の出力電圧Ｍ₂ とコンデンサＣ₃ の電圧Ｖ_opとを加算して増幅器１０６に入力するようになっているから、上式（13）に示すように、残余信号Ａ_r1に含まれるオフセット信号がオフセット電圧Ｖ_off の２倍となるので、従来に比して、増幅器１０６のオフセットによる影響を低減することができ、しかも加算器を用いずにステージＳ₁ を構成することができる。
【００７８】
なお、上記第１および第２の実施の形態においては、すべてのステージＳ₁ 〜Ｓ_m をいずれも同一機能を有して構成したが、これに限らず、すべてのステージＳ₁ 〜Ｓ_m が上記のような構成となっていないくてもよく、少なくとも一つのステージが上記のような構成となっていればよい。
【００７９】
また、上記第１の実施の形態においては、第２の期間では、入力信号Ａ_inをサンプルホールド回路１０２によりサンプルする一方、サンプルホールド回路１０４の加算信号Ａ_adを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１８の出力信号と増幅信号Ａ_opの反転信号とを加算器１２０に入力するように構成したが、これに限らず、反転回路１０５をサンプルホールド回路１０２の出力段に設けるとともに、アナログスイッチＳＷ₃ を第１の期間において反転回路１０７を介して加算器１２０に接続するように構成することにより、第１の期間では、サンプルホールド回路１０２の入力信号Ａ_inを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１６の出力信号と増幅信号Ａ_opの反転信号とを加算器１２０に入力し、加算信号Ａ_adをサンプルホールド回路１０４によりサンプルするように構成してもよい。
【００８０】
このような構成であれば、加算信号Ａ_ad’の電圧Ｖ_ad’は、下式（14）に示すようになる。したがって、残余信号Ａ_r1に含まれるオフセット信号がオフセット電圧Ｖ_off のＧ（Ｇ−１）倍に低減されるので、上記第１の実施の形態と同等の効果が得られる。
【００８１】
Ｖ_ad’ ＝ Ｇ（ＧＶ_in−Ｍ₁ ）−Ｍ₂ −Ｇ（Ｇ−１）Ｖ_off …（14）
【００８２】
【発明の効果】
以上説明したように、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、従来に比して、増幅器を備えたステージにおいて、増幅器のオフセットによる影響を低減することができるという効果が得られる。
【００８３】
特に、本発明に係る請求項３記載のパイプライン型Ａ／Ｄコンバータによれば、加算器を用いずにステージを構成することができるという効果も得られる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【図２】演算回路４０の演算規則を説明するための図である。
【図３】ステージＳ₁ の回路構成を示すブロック図である。
【図４】多値出力回路１１６の回路構成を示すブロック図である。
【図５】第２の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【図６】従来のパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【符号の説明】
３０ メモリ
３０ 演算回路
Ｓ₁ 〜Ｓ_m ステージ
１００ サンプルホールド増幅部
１０２，１０４ サンプルホールド回路
１０６ 増幅器
１０５，１０７ 反転回路
１１０ ディジタル信号生成部
１１１ Ａ／Ｄサブコンバータ
１１２，１１４ Ｄ／Ａコンバータ
１１６，１１８ 多値出力回路
１２０ 加算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an A / D converter, and more particularly to a pipeline type A / D converter in which a plurality of stages are connected in series and a digital signal from each stage is pipeline processed. More particularly, the present invention relates to a pipeline A / D converter suitable for improving the A / D conversion accuracy by reducing the influence of the offset of the amplifier in the stage including the amplifier.
[0002]
[Prior art]
Conventionally, as a pipeline type A / D converter, for example, “I Triple E Journal of Solid State Circuit Vol. 32, No. 3, March 1997, p312 to p320 (IEEE Journal of Solid State Circuits Vol.32 No.3 Mar.1997, p312 to p320) ".
[0003]
The configuration of the pipeline type A / D converter described in the above document will be described with reference to FIG. FIG. 6 is a block diagram showing a circuit configuration of a conventional pipeline type A / D converter.
As shown in FIG. 6A, the conventional pipeline A / D converter has an input signal A that is an analog signal. _in N-bit digital signal D _out And the input signal A _in Sample-and-hold circuit 20 for sampling / holding and m stages S connected in series ₁ ~ S _m And each stage S ₁ ~ S _m Digital signal from _1H ~ D _mH , D _1L ~ D _mL Is stored as digital data, and the digital data d of the memory 30 _1H ~ D _mH , D _1L ~ D _mL N-bit digital signal D _out And an arithmetic circuit 40 that outputs.
[0004]
Each stage S ₁ ~ S _m Since both have the same function, stage S ₁ The configuration will be described with reference to the stage S. ₁ As shown in FIG. 6B, a sample and hold amplification unit 100, an A / D sub-converter 111 that converts an amplified signal from the sample and hold amplification unit 100 into a digital signal of n (n <N) bits, Two D / A converters 112 and 114 for D / A converting a digital signal from the A / D sub-converter 111, an amplified signal from the sample hold amplification unit 100, and an analog signal from the D / A converters 112 and 114 And a subtractor 120 for subtracting. The sample-and-hold amplification unit 100 includes a stage S ₁ Input signal A input to _in A sample hold circuit 102 for sampling / holding the signal, a sample hold circuit 104 for sampling / holding the subtraction signal from the subtractor 120, and an amplifier 106 for amplifying the hold signal from the sample hold circuits 102, 104. Yes.
[0005]
And stage S ₁ The digital signal d is alternately repeated between the first period and the second period by switching each analog switch. _1H , D _1L In the first period, the input signal A _in Is input to the sample-and-hold circuit 102, and the amplified signal from the amplifier 106 is A / D converted by the A / D sub-converter 111, which is converted into a digital signal d. _1H Output to the memory 30 as a digital signal d _1H Is subtracted by the subtracter 120 from the signal D / A converted by the D / A converter 112 and the amplified signal from the amplifier 106, and the subtracted signal thus subtracted is input to the sample hold circuit 104. In the second period, the signal from the sample hold circuit 104 and the amplified signal from the amplifier 106 is A / D converted by the A / D sub-converter 111, and this is converted into a digital signal d. _1L Output to the memory 30 as a digital signal d _1L Is subtracted by the subtracter 120 from the signal D / A converted by the D / A converter 114 and the amplified signal from the amplifier 106, and the subtracted signal thus subtracted is the next stage S. ₂ Residual signal A _r1 As output.
[0006]
[Problems to be solved by the invention]
However, in the conventional pipeline type A / D converter, the stage S ₁ Input signal A _in Is amplified by the amplifier 106, and this amplified signal is further amplified by the amplifier 106. Therefore, if the amplifier 106 has an offset, the residual signal A _r1 Voltage V _out Is the input signal A _in The voltage of V _in , The gain of the amplifier 106 and the offset voltage are respectively G and V _off , The output voltages of the D / A converters 112 and 114 are respectively M ₁ , M ₂ Then,

And the residual signal A _r1 Includes an offset voltage V of the amplifier 106. _off Signal of G (G + 1) times (hereinafter referred to as an offset signal). Since the amplification factor G of the amplifier 106 is set according to the number of output bits of the A / D sub-converter 111, particularly when the amplification factor G of the amplifier 106 is large, that is, the output of the A / D sub-converter 111 is large. In the case of bits, the offset signal also increases in proportion to the square of the bit, so that the A / D conversion accuracy may be impaired due to the influence of the offset signal.
[0007]
Therefore, the present invention has been made paying attention to such an unsolved problem of the conventional technology, and by reducing the influence of the offset of the amplifier in the stage including the amplifier, the A / D is achieved. An object of the present invention is to provide a pipeline A / D converter suitable for improving the conversion accuracy.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a pipeline type A / D converter according to claim 1 of the present invention is a pipeline type A in which a plurality of stages are connected in series and a digital signal from each stage is pipeline processed. A / D converter, wherein at least one of the plurality of stages is configured to output the digital signal by alternately repeating a first period and a second period, and an amplifier, an adder And first holding means for holding the input signal input to the stage in the second period, and second holding means for holding the addition signal added by the adder in the first period. A / D conversion means for generating the digital signal, and first D / A conversion means for D / A converting the A / D converted input signal by the A / D conversion means Second D / A conversion means for D / A converting the A / D converted signal of the addition signal by the A / D conversion means, and the first holding means in the first period Is input to the amplifier so as to be added or subtracted with the offset voltage of the amplifier, and the analog signal from the first D / A converter and the amplified signal from the amplifier A signal is input to the adder, and in the second period, the addition signal held by the second holding unit is converted into the offset voltage of the amplifier and the first period. Is input to the amplifier so as to be subtracted when the offset voltage is added and amplified or added and amplified when the offset voltage is subtracted and amplified during the first period, from the second D / A converting means. of The amplified signal from the analog signal and the amplifier is adapted to input to the adder.
[0009]
With such a configuration, the following two actions are specified. First, as a first action, in at least one of the plurality of stages, in the first period, the input signal held by the first holding means is added and amplified with the offset voltage of the amplifier. These are input to the amplifier, and these are added and amplified by the amplifier. Then, the analog signal from the first D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder and held by the second holding means.
[0010]
Next, in the second period, the input signal is held by the first holding unit, while the addition signal held by the second holding unit is input to the amplifier so as to be subtracted from the offset voltage of the amplifier. These are subtracted and amplified by an amplifier. Then, the analog signal from the second D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder. When there is a next stage, this addition signal is Output to the next stage.
[0011]
Next, as a second action, in at least one of the plurality of stages, in the first period, the input signal held by the first holding means is subtracted and amplified with the offset voltage of the amplifier. Are input to the amplifier, and these are subtracted and amplified by the amplifier. Then, the analog signal from the first D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder and held by the second holding means.
[0012]
Next, in the second period, the input signal is held by the first holding unit, while the addition signal held by the second holding unit is input to the amplifier so as to be added and amplified with the offset voltage of the amplifier. These are added and amplified by an amplifier. Then, the analog signal from the second D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder. When there is a next stage, this addition signal is Output to the next stage.
[0013]
In the first period and the second period, digital signals are respectively output by the A / D conversion means, and the digital signals thus output and digital signals from other stages are subjected to pipeline processing.
Therefore, the voltage V of the addition signal output to the next stage _out Is the input signal voltage V _in , Amplifier gain and offset voltage are respectively G and V _off , The output voltages of the first D / A conversion means and the second D / A conversion means are respectively expressed as M ₁ , M ₂ Then, the following formula (2) or (3) is obtained.
[0014]

In addition, the above formula (2) is a case where the first effect is achieved, and the above formula (3) is a case where the second effect is achieved.
[0015]
Here, examples of the first holding means and the second holding means include a sample hold circuit, and a non-feedback sample hold circuit including an analog switch and a capacitor is particularly suitable. The amplification factor of the amplifier is preferably set according to the number of output bits of the A / D conversion means.
[0016]
The pipeline type A / D converter according to claim 2 of the present invention is a pipeline type A / D converter in which a plurality of stages are connected in series and a digital signal from each stage is pipeline processed. , At least one of the plurality of stages is configured to output the digital signal by alternately repeating a first period and a second period, and an amplifier, an adder, and the second stage A first holding means for holding an input signal input to the stage in a period; a second holding means for holding an addition signal added by the adder in the first period; and generating the digital signal A / D conversion means for performing A / D conversion of the input signal by the A / D conversion means, D / A conversion means for converting the input signal to the A / D conversion means, Second D / A conversion means for D / A converting the A / D converted data by the A / D conversion means, and the input held by the first holding means in the first period When inputting a signal to the amplifier, or when inputting the addition signal held by the second holding means in the second period to the amplifier, either the input signal or the addition signal And the analog signal from the first D / A conversion means and the amplified signal from the amplifier in the first period are added to the adder. Or when the analog signal from the second D / A conversion means and the amplified signal from the amplifier are input to the adder in the second period, the polarity is inverted. Signal The amplified signal from the amplifier that is adapted to input to the adder by inverting the polarity.
[0017]
With such a configuration, the following two actions are specified. First, as a first action, in at least one of the plurality of stages, in the first period, the input signal held by the first holding means is input to the amplifier, and this is amplified by the amplifier. Then, the analog signal from the first D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder and held by the second holding means.
[0018]
Next, in the second period, the input signal is held by the first holding unit, while the addition signal held by the second holding unit is inverted in its polarity and input to the amplifier. Is amplified. The amplified signal from the amplifier is inverted in polarity and input to the adder, and the analog signal from the second D / A conversion means is input to the adder, and these are added by the adder. When there is a next stage, this addition signal is output to the next stage.
[0019]
Next, as a second action, in at least one of the plurality of stages, in the first period, the input signal held by the first holding means is inverted in polarity and input to the amplifier. This is amplified by an amplifier. The amplified signal from the amplifier is inverted in polarity and input to the adder, and the analog signal from the first D / A conversion means is input to the adder, and these are added by the adder. Is held by the second holding means.
[0020]
Next, in the second period, the input signal is held by the first holding unit, while the addition signal held by the second holding unit is input to the amplifier, which is amplified by the amplifier. Then, the analog signal from the second D / A conversion means and the amplified signal from the amplifier are input to the adder, and these are added by the adder. When there is a next stage, this addition signal is Output to the next stage.
[0021]
In the first period and the second period, digital signals are respectively output by the A / D conversion means, and the digital signals thus output and digital signals from other stages are subjected to pipeline processing.
Therefore, the voltage V of the addition signal output to the next stage _out Is the input signal voltage V _in , Amplifier gain and offset voltage are respectively G and V _off , The output voltages of the first D / A conversion means and the second D / A conversion means are respectively expressed as M ₁ , M ₂ Then, the following formula (4) or (5) is obtained.
[0022]

In addition, the above formula (4) is a case where the first action is exhibited, and the above formula (5) is a case where the second action is exhibited.
[0023]
Here, examples of the first holding means and the second holding means include a sample hold circuit, and a non-feedback sample hold circuit including an analog switch and a capacitor is particularly suitable. The amplification factor of the amplifier is preferably set according to the number of output bits of the A / D conversion means.
[0024]
Furthermore, the pipeline type A / D converter according to claim 3 of the present invention is a pipeline type A / D converter in which a plurality of stages are connected in series and a digital signal from each stage is pipeline processed. , At least one of the plurality of stages is configured to output the digital signal by alternately repeating a first period and a second period, and the stage in the second period. First holding means for holding the input signal input to the second input means, second holding means for holding the amplified signal amplified by the amplifier in the first period, and A / for generating the digital signal D conversion means, first D / A conversion means for D / A converting the input signal A / D converted by the A / D conversion means, and the amplified signal to the A / D Second D / A conversion means for D / A converting the A / D converted by the conversion means, wherein the first holding means and the second holding means include two capacitors having the same capacity. In the first period, a capacitor of the second holding means is connected in parallel to hold the amplified signal, while a feedback loop of the amplifier is provided by one capacitor of the first holding means. The analog signal voltage from the first D / A conversion means and the voltage of the other capacitor of the first holding means are added and input to the amplifier. In this period, the capacitor of the first holding means is connected in parallel to hold the input signal, while one capacitor of the second holding means forms a feedback loop of the amplifier, and the second D / A conversion means By adding the voltage of the other capacitor voltage and the second holding means et analog signal is adapted to input to the amplifier.
[0025]
With such a configuration, in at least one of the plurality of stages, in the first period, the feedback loop of the amplifier is configured by one capacitor of the first holding means, and the first D / A conversion means And the voltage of the other capacitor of the first holding means (that is, the voltage of the input signal input in the second period) are added and input to the amplifier, and these are added and amplified by the amplifier. Is done. The capacitors of the second holding means are connected in parallel, and the amplified signal from the amplifier is held by these capacitors.
[0026]
Next, in the second period, the capacitors of the first holding means are connected in parallel, and the input signal is held by these capacitors, while one capacitor of the second holding means forms a feedback loop of the amplifier, The voltage of the analog signal from the two D / A conversion means and the voltage of the other capacitor of the second holding means (that is, the voltage of the amplified signal amplified in the first period) are added and input to the amplifier. These are added and amplified by the amplifier, and when the next stage exists, this added signal is output to the next stage.
[0027]
In the first period and the second period, digital signals are respectively output by the A / D conversion means, and the digital signals thus output and digital signals from other stages are subjected to pipeline processing.
Therefore, for example, one capacitor of the first holding means forms a feedback loop of the non-inverting input terminal and the inverting output terminal of the amplifier, and one capacitor of the second holding means is connected to the inverting input terminal of the amplifier. When configuring a feedback loop with a non-inverting output terminal, the voltage V of the addition signal output to the next stage _out Is the input signal voltage V _in , Amplifier gain and offset voltage are respectively G and V _off , The output voltages of the first D / A conversion means and the second D / A conversion means are respectively expressed as M ₁ , M ₂ Then, the following expression (6) is obtained.
[0028]

Further, for example, one capacitor of the first holding means forms a feedback loop of the inverting input terminal and the non-inverting output terminal of the amplifier, and one capacitor of the second holding means is the non-inverting input terminal of the amplifier. And the inverting output terminal, the voltage V of the addition signal output to the next stage _out Is as shown in the following equation (7).
[0029]

Now, it is preferable that the A / D conversion means, the first D / A conversion means, and the second D / A conversion means have 1-bit output resolution. The amplification factor of the amplifier is preferably set according to the number of output bits of the A / D conversion means, that is, 1 bit (G = 2).
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. 1 to 4 are diagrams showing a first embodiment of a pipeline type A / D converter according to the present invention.
[0031]
In the first embodiment, a pipeline type A / D converter according to the present invention includes m stages S each having an amplifier and an adder as shown in FIG. ₁ ~ S _m Is used to input signal A which is an analog signal. _in N-bit digital signal D _out This is applied to the case of converting to.
[0032]
First, the configuration of the pipeline type A / D converter according to the first embodiment will be described with reference to FIG. FIG. 1 is a block diagram showing a circuit configuration of the pipeline type A / D converter according to the first embodiment.
The pipeline type A / D converter according to the present invention has an input signal A as shown in FIG. _in Sample-and-hold circuit 20 for sampling / holding and m stages S connected in series ₁ ~ S _m And each stage S ₁ ~ S _m Digital signal from _1H ~ D _mH , D _1L ~ D _mL Is stored as digital data, and the digital data d of the memory 30 _1H ~ D _mH , D _1L ~ D _mL N-bit digital signal D _out And an arithmetic circuit 40 that outputs.
[0033]
The sample hold circuit 20 is composed of, for example, a non-feedback sample hold circuit composed of an analog switch and a capacitor, and an input signal A _in Sampled and held input signal A _in The first stage S ₁ To output.
Stage S ₁ Is the input signal A from the sample hold circuit 20 _in N (n <N) bits of the digital signal d _1H , D _1L To the memory 30 and the digital signal d _1H , D _1L A / D converted signal and input signal A _in The residual signal A obtained from _r1 To the next stage S ₂ To output.
[0034]
Each stage S ₂ ~ S _m-1 Also stage S ₁ And has the same function as the previous stage S ₁ ~ S _m-2 Residual signal A from _r1 ~ A _rm-2 N-bit digital signal d _2H ~ D _m-1H , D _2L ~ D _m-1L To the memory 30 and the digital signal d _2H ~ D _m-1H , D _2L ~ D _m-1L A / D converted signal and residual signal A _r1 ~ A _rm-2 The residual signal A obtained from _r2 ~ A _rm-1 To the next stage S _Three ~ S _m To output. The final stage S _m Each stage S except that no residual signal is output. ₁ ~ S _m-1 And having the same function.
[0035]
The memory 30 stores each stage S ₁ ~ S _m Digital signal from _1H ~ D _mH , D _1L ~ D _mL Are stored as digital data. For this reason, as the memory 30, for example, a semiconductor memory having a capacity of 2n bits per address and having m addresses is used.
[0036]
The arithmetic circuit 40 is a digital data d stored in the memory 30. _1H ~ D _mH , D _1L ~ D _mL Are calculated according to the rules shown in FIG. FIG. 2 is a diagram for explaining a calculation rule of the calculation circuit 40.
Here, the stage number m is “3” and each stage S ₁ ~ S _Three Digital signal from _1H ~ D _3H , D _1L ~ D _3L A case where the number of bits n is “3” will be described as an example. As shown in FIG. 2, each digital signal d _1H ~ D _3H , D _1L ~ D _3L Are respectively "001", "000", "101", "100", "101", "111", first, the digital data d _1H The least significant bit of "001" and digital data d _1L Match the digits of the most significant bit of "000" and add them. Next, the least significant bit of the digital data “00100” as the addition result and the digital data d _2H Match the most significant bits of "101" and add them. Next, the least significant bit of the digital data “0010101” as the addition result and the digital data d _2L Match the most significant bits of "100" and add them together. In the same manner, digital data d is sequentially added to the addition result. _3H , D _3L Is added to the final digital signal D _out "0010110011011" is generated.
[0037]
Next, each stage S ₁ ~ S _m The configuration will be described with reference to FIG. FIG. 3 shows stage S ₁ It is a block diagram which shows the circuit structure of. Each stage S ₁ ~ S _m Are configured to have the same function, so here the stage S ₁ Only the structure of the other stage S will be described ₂ ~ S _m The description of the configuration is omitted.
[0038]
Stage S ₁ Is the input signal A as shown in FIG. _in Signal A sampled and held _in A sample-and-hold amplification unit 100 for amplifying the input signal A _in Based on the digital signal d _1H , D _1L A digital signal generator 110 for generating the signal, an adder 120 for adding the amplified signal from the sample and hold amplifier 100 and the output signal of the digital signal generator 110, and an analog switch SW ₇ And is composed of.
[0039]
The sample-and-hold amplifier 100 receives the input signal A _in A sample-and-hold circuit 102 that samples and holds the signal, and an addition signal A from the adder 120 _ad A sample hold circuit 104 that samples / holds the signal, an amplifier 106 that amplifies the hold signal from the sample hold circuits 102 and 103, an inversion circuit 105 that inverts the polarity of the hold signal from the sample hold circuit 104, and an amplifier 106 Amplified signal A _op Circuit 107 for inverting the polarity of the three analog switches SW ₁ ~ SW _Three And is composed of.
[0040]
The digital signal generator 110 receives the input signal A _in Or addition signal A _ad A / D converted to digital signal d _1H , D _1L A / D sub-converter 111 that generates and an input signal A from A / D sub-converter 111 _in Digital signal d corresponding to _1H A D / A converter 112 for D / A converting the signal and an addition signal A from the A / D sub-converter 111 _ad Digital signal d corresponding to _1L A D / A converter 114 for D / A conversion, a multi-value output circuit 116 for distributing an analog signal from the D / A converter 112 to a multi-value output, and a multi-value output for the analog signal from the D / A converter 114 Multi-value output circuit 118 and three analog switches SW _Four ~ SW ₆ And is composed of.
[0041]
Stage S ₁ Further, according to a control signal from a control device (not shown), the first period and the second period are alternately repeated, and each analog switch SW is synchronized with the timing at which these periods are switched. ₁ ~ SW ₇ Are to be switched. Here, both the first period and the second period are set to be equal to the sample operation time (hold operation time) of the sample hold circuits 102 and 104.
[0042]
That is, in the first period, the analog switch SW ₁ Is the input signal A _in Input terminal T for inputting _in Is disconnected from the input of the sample hold circuit 102 and the analog switch SW ₂ Connects the output of the sample and hold circuit 102 and the input of the amplifier 106, and the analog switch SW _Three Is configured to connect the output of the amplifier 106 and the input of the adder 120 without passing through the inverting circuit 107. Analog switch SW _Four Connects the output of the adder 120 and the input of the A / D sub-converter 111 to the analog switch SW. _Five Connects the output of the A / D sub-converter 111 and the input of the D / A converter 114, and the analog switch SW ₆ Is configured to connect the output of the multi-value output circuit 116 and the input of the adder 120. Furthermore, analog switch SW ₇ Is configured to connect the output of the adder 120 to the input of the sample hold circuit 104 and the A / D sub-converter 111.
[0043]
On the other hand, in the second period, the analog switch SW ₁ Is the input terminal T _in Is connected to the input of the sample hold circuit 102 and the analog switch SW ₂ Connects the output of the inverting circuit 105 and the input of the amplifier 106, and the analog switch SW _Three Is configured such that the output of the amplifier 106 and the input of the adder 120 are connected via an inverting circuit 107. Analog switch SW _Four Is the input terminal T _in Are connected to the input of the A / D sub-converter 111 and the analog switch SW _Five Connects the output of the A / D sub-converter 111 and the input of the D / A converter 112, and the analog switch SW ₆ Is configured to connect the output of the multi-value output circuit 118 and the input of the adder 120. Furthermore, analog switch SW ₇ Is the output of the adder 120 and the next stage S ₂ Residual signal A _r1 Output terminal T for outputting _out And to connect.
[0044]
The sample and hold circuit 102 is composed of, for example, a non-feedback sample and hold circuit composed of an analog switch and a capacitor, and the input signal A is input in the second period according to a control signal from the control device. _in And in the first period, the sampled input signal A _in Is supposed to hold. Similarly, the sample-and-hold circuit 104 is composed of, for example, a non-feedback sample-and-hold circuit composed of an analog switch and a capacitor, and in the first period, the addition signal A in accordance with a control signal from the control device. _ad And in the second period, the sampled addition signal A _ad Is supposed to hold. The sample and hold circuits 102 and 104 are configured so that the sample operation time and the hold operation time are the same.
[0045]
The amplifier 106 amplifies the hold signals from the sample and hold circuits 102 and 103 with a predetermined amplification factor G corresponding to the number n of output bits of the A / D subconverter 111. Here, the amplification factor G is 2 to the (n−1) th power in terms of the number n of output bits of the A / D sub-converter 111.
[0046]
The D / A converter 112 receives the input signal A from the A / D sub-converter 111 in the second period according to the control signal from the control device. _in Digital signal d corresponding to _1H Are D / A converted, and in the first period, the D / A converted analog signal is output to the multi-level output circuit 116. In accordance with the control signal from the control device, the D / A converter 114 adds the signal A from the A / D subconverter 111 in the first period. _ad Digital signal d corresponding to _1L Are D / A converted, and in the second period, the D / A converted analog signal is output to the multilevel output circuit 118.
[0047]
Next, the configuration of the multi-value output circuits 116 and 118 will be described with reference to FIG. FIG. 4 is a block diagram showing a circuit configuration of the multi-value output circuit 116. Since the multi-value output circuits 116 and 118 are both configured to have the same function, only the configuration of the multi-value output circuit 116 will be described here, and the configuration of the multi-value output circuit 118 will be described. Omitted.
[0048]
As shown in FIG. 4, the multi-value output circuit 116 has a voltage of an analog signal from the D / A converter 112 and a predetermined voltage V ₁ And a multi-value output unit 116b for outputting three values based on the comparison result of the comparator 116a.
[0049]
The comparator 116a is configured such that the voltage of the analog signal from the D / A converter 112 and the predetermined voltage V ₁ And the voltage of the analog signal from the D / A converter 112 becomes the predetermined voltage V ₁ In addition, it is determined whether or not the analog signal voltage from the D / A converter 112 is equal to the predetermined voltage −V. ₁ It is determined whether or not the following is true.
[0050]
The multilevel output unit 116b is configured such that the voltage of the analog signal from the D / A converter 112 is set to a predetermined voltage V by the comparator 116a. ₁ When it is determined that the voltage is equal to or higher than the predetermined voltage V _r The voltage of the analog signal from the D / A converter 112 is a predetermined voltage V ₁ Less than the predetermined voltage -V ₁ When it is determined that the voltage is greater than the predetermined voltage −V, a signal of “0” V is output, and the voltage of the analog signal from the D / A converter 112 is a predetermined voltage −V. ₁ When it is determined that the predetermined voltage is −V _r The signal is output.
[0051]
Next, the operation of the first embodiment will be described.
First, stage S ₁ In the second period, the sample hold circuit 102 causes the input signal A _in Is sampled while the A / D sub-converter 111 inputs the input signal A _in Is the digital signal d _1H And A / D converted and output to the memory 30 and A / D converted by the D / A converter 112.
[0052]
Next, when switching to the first period, the input signal A sampled in the second period by the sample and hold circuit 102. _in Is held and input to the amplifier 106, and the input signal A is received by the amplifier 106. _in Is amplified at a predetermined amplification factor G. At this time, the amplified signal A _op Voltage V _op Is the input signal A _in The voltage of V _in , The offset voltage of the amplifier 106 is V _off Then, the following formula (8) is obtained.
[0053]
V _op = G (V _in + V _off ... (8)
On the other hand, the digital signal d from the D / A converter 112 is output by the multi-value output circuit 116. _1H Is input to the adder 120, and together with this, the amplified signal A _op Are input to the adder 106, and these are added by the adder 120. At this time, the addition signal A _ad Voltage V _ad Is the voltage of the analog signal from the D / A converter 112 M ₁ Then, the following expression (9) is obtained.
[0054]
V _ad = V _op -M ₁ = G (V _in + V _off -M ₁ ... (9)
The sample and hold circuit 104 then adds the signal A. _ad On the other hand, the A / D sub-converter 111 _ad Is the digital signal d _1L A / D converted and output to the memory 30 and A / D converted by the D / A converter 114.
[0055]
Next, when switching to the second period, a new input signal A is generated by the sample and hold circuit 102. _in Is sampled while the A / D sub-converter 111 generates a new input signal A _in Is the digital signal d _1H And A / D converted and output to the memory 30 and A / D converted by the D / A converter 112.
[0056]
At the same time, the addition signal A sampled in the second period by the sample and hold circuit 104. _ad Is inverted, and its polarity is inverted by the inverting circuit 105 and input to the amplifier 106. _ad Are inverted at a predetermined amplification factor G. At this time, the amplified signal A _op Voltage V _op Is as shown in the following formula (10).
[0057]

On the other hand, the digital signal d from the D / A converter 114 is output by the multi-value output circuit 118. _1L Is input to the adder 120, and together with this, the amplified signal A _op However, the polarity is inverted by the inverting circuit 107 and input to the adder 106, and these are added by the adder 120. At this time, the addition signal A from the adder 120 _ad 'Voltage V' _ad 'Represents the voltage of the analog signal from the D / A converter 114 as M ₂ Then, the following formula (11) is obtained.
[0058]

Finally, this addition signal A _ad 'Is the residual signal A _r1 As the next stage S ₂ Is output. Therefore, conventionally, the residual signal A _r1 Offset voltage V _off However, according to the pipeline type A / D converter of the present invention, as shown in the above equation (11), the residual signal A _r1 The offset signal contained in is offset voltage V _off Is reduced to G (G-1) times.
[0059]
As described above, the first period and the second period are repeated, so that the stage S ₁ To input signal A _in Digital signal d corresponding to _1H And addition signal A _ad Digital signal d corresponding to _1L And are generated alternately.
Above, Stage S ₁ I explained the operation in the other stage S ₂ ~ S _m But similarly, residual signal A _r1 ~ A _rm-1 But stage S ₁ Input signal A _in Is treated in the same way as stage S ₂ ~ S _m From the residual signal A _r1 ~ A _rm-1 Digital signal d corresponding to _2H ~ D _mH And addition signal A _ad Digital signal d corresponding to _2L ~ D _mL And are generated alternately.
[0060]
In this way, in the first period, the input signal A of the sample hold circuit 102 _in Is input to the amplifier 106, and the output signal of the multilevel output circuit 116 and the amplified signal A _op Are input to the adder 120 and the addition signal A _ad Is sampled by the sample and hold circuit 104, and in the second period, the input signal A _in Is sampled by the sample and hold circuit 102, while the addition signal A of the sample and hold circuit 104 is sampled. _ad Is inverted by the inverting circuit 105 and input to the amplifier 106, and the output signal of the multilevel output circuit 118 and the amplified signal A are input. _op Is input to the adder 120, so that the residual signal A is expressed as shown in the above equation (11). _r1 The offset signal contained in is offset voltage V _off Therefore, the influence of the offset of the amplifier 106 can be reduced as compared with the conventional case.
[0061]
Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a diagram showing a second embodiment of the pipeline type A / D converter according to the present invention.
In the second embodiment, the pipeline type A / D converter according to the present invention is connected to each stage S without using an adder as shown in FIG. ₁ ~ S _m This is applied to the case where is configured.
[0062]
First, the configuration of a pipeline type A / D converter according to a second embodiment will be described with reference to FIG. FIG. 5 shows a stage S in the pipeline type A / D converter according to the second embodiment. ₁ It is a block diagram which shows the circuit structure of. Hereinafter, only different parts from the first embodiment will be described, and overlapping parts will be denoted by the same reference numerals and description thereof will be omitted.
[0063]
Stage S ₁ 5, sample and hold circuits 102 and 104, an amplifier 106 having an amplification factor G of “2”, an A / D sub-converter 111, D / A converters 112 and 114, and a multi-value output Circuits 116 and 118 and eight analog switches SW _{twenty one} ~ SW _{twenty four} , SW _Four , SW _Five , SW ₆₁ , SW ₆₂ And is composed of.
[0064]
One end of the sample hold circuit 102 is an input terminal T. _in And a capacitor C having the other end connected to the non-inverting input terminal of the amplifier 106. ₁ And capacitor C ₁ And one input terminal T _in Analog switch SW provided between ₁₁ And one end of the input terminal T _in And the other end of the capacitor 106 connected to the inverting output terminal of the amplifier 106 and the capacitor C. ₁ Capacitor C connected to the other end of ₂ And capacitor C ₂ And one input terminal T _in Analog switch SW provided between ₁₂ And is composed of. Capacitor C ₁ , C ₂ Have the same capacity.
[0065]
The sample hold circuit 104 has a capacitor C having one end connected to the inverting output terminal of the amplifier 106 and the other end connected to the inverting input terminal of the amplifier 106. _Three And capacitor C _Three Analog switch SW provided between one end of the amplifier 106 and the inverting output terminal of the amplifier 106 ₁₃ And one end connected to the inverting output terminal and the non-inverting output terminal of the amplifier 106 and the other end connected to the capacitor C _Three Capacitor C connected to the other end of _Four And capacitor C _Four Analog switch SW provided between one end of the amplifier 106 and the inverting input terminal of the amplifier 106 ₁₄ And is composed of. Capacitor C _Three , C _Four Have the same capacity.
[0066]
Specifically, in FIG. 5, the analog switch SW _{twenty one} Is capacitor C ₂ Of the analog switch SW and the inverting output terminal of the amplifier 106. _{twenty two} Is capacitor C _Four And a non-inverting output terminal of the amplifier 106, and a capacitor C ₁ , C ₂ The other end of the analog switch SW _{twenty three} Through the capacitor C _Three , C _Four The other end of the analog switch SW _{twenty four} Is grounded. Further, the output of the multi-value output circuit 116 is the analog switch SW. ₆₁ Capacitor C through ₁ The output of the multi-value output circuit 118 is connected to the analog switch SW. ₆₂ Capacitor C through _Three It is connected to one end.
[0067]
Stage S ₁ The first and second periods are alternately repeated according to a control signal from the control device, and each analog switch SW is synchronized with the timing at which these periods are switched. ₁₁ ~ SW ₁₄ , SW _{twenty one} ~ SW _{twenty four} , SW _Four , SW _Five , SW ₆₁ , SW ₆₂ Are to be switched.
[0068]
That is, in the first period, the analog switch SW _Four Connects the inverting output terminal of the amplifier 106 and the input of the A / D sub-converter 111, and the analog switch SW _Five Is configured to connect the output of the A / D sub-converter 111 and the input of the D / A converter 114, and the analog switch SW ₁₁ , SW ₁₂ , SW _{twenty two} , SW _{twenty three} , SW ₆₂ Are both open and the analog switch SW ₁₃ , SW ₁₄ , SW _{twenty one} , SW _{twenty four} , SW ₆₁ Are both closed.
[0069]
On the other hand, in the second period, the analog switch SW _Four Is the input terminal T _in Are connected to the input of the A / D sub-converter 111 and the analog switch SW _Five Is configured to connect the output of the A / D sub-converter 111 and the input of the D / A converter 112, and the analog switch SW ₁₁ , SW ₁₂ , SW _{twenty two} , SW _{twenty three} , SW ₆₂ Are closed and the analog switch SW ₁₃ , SW ₁₄ , SW _{twenty one} , SW _{twenty four} , SW ₆₁ Are both open.
[0070]
Next, the operation of the second embodiment will be described.
First, stage S ₁ In the second period, the capacitor C ₁ , C ₂ Are connected in parallel and the capacitor C ₁ , C ₂ Input signal A _in Is sampled while the A / D sub-converter 111 inputs the input signal A _in Is the digital signal d _1H And A / D converted and output to the memory 30 and A / D converted by the D / A converter 112.
[0071]
Then, when switching to the first period, the capacitor C ₂ Thus, a feedback loop between the non-inverting input terminal and the inverting output terminal of the amplifier 106 is formed, and the output voltage M of the multi-level output circuit 116 is formed. ₁ And capacitor C ₁ Voltage (ie, input signal A sampled in the second period) _in Voltage V _in Are added to the amplifier 106 and amplified by the amplifier 106 at an amplification factor of “2”. At this time, the amplified signal A _op Voltage V _op Is as shown in the following formula (12).
[0072]
V _op = 2 (V _in + V _off -M ₁ (12)
And capacitor C _Three , C _Four Are connected in parallel and the capacitor C _Three , C _Four Amplified signal A _op On the other hand, the A / D sub-converter 111 _op Is the digital signal d _1L A / D converted and output to the memory 30 and A / D converted by the D / A converter 114.
[0073]
Then, when switching to the second period, the capacitor C ₁ , C ₂ Are connected in parallel and the capacitor C ₁ , C ₂ A new input signal A _in Is sampled while the A / D sub-converter 111 generates a new input signal A _in Is the digital signal d _1H And A / D converted and output to the memory 30 and A / D converted by the D / A converter 112.
[0074]
At the same time, capacitor C _Four Thus, a feedback loop between the inverting input terminal and the non-inverting output terminal of the amplifier 106 is formed, and the output voltage M of the multi-level output circuit 118 is formed. ₂ And capacitor C _Three Voltage (ie, the amplified signal A sampled in the first period) _op Voltage V _op Are added to the amplifier 106 and amplified by the amplifier 106 at an amplification factor of “2”. At this time, the amplified signal A from the amplifier 106 is _op 'Voltage V' _op 'Becomes as shown in the following formula (13).
[0075]

Finally, this amplified signal A _op 'Is the residual signal A _r1 As the next stage S ₂ Is output. Therefore, conventionally, the residual signal A _r1 Offset voltage V _off However, according to the pipeline type A / D converter of the present invention, as shown in the above equation (13), the residual signal A _r1 The offset signal contained in is offset voltage V _off Is reduced to twice.
[0076]
As described above, the first period and the second period are repeated, so that the stage S ₁ To input signal A _in Digital signal d corresponding to _1H And amplified signal A _op Digital signal d corresponding to _1L And are generated alternately.
Above, Stage S ₁ I explained the operation in the other stage S ₂ ~ S _m But similarly, residual signal A _r1 ~ A _rm-1 But stage S ₁ Input signal A _in Is treated in the same way as stage S ₂ ~ S _m From the residual signal A _r1 ~ A _rm-1 Digital signal d corresponding to _2H ~ D _mH And amplified signal A _op Digital signal d corresponding to _2L ~ D _mL And are generated alternately.
[0077]
In this way, in the first period, the capacitor C _Three , C _Four Are connected in parallel and amplified signal A _op While sampling the capacitor C ₂ Constitutes the feedback loop of the amplifier 106, and the output voltage M of the multilevel output circuit ₁ And capacitor C ₁ Voltage V _in Are added to the amplifier 106, and during the second period, the capacitor C ₁ , C ₂ Connected in parallel to input signal A _in While sampling the capacitor C _Four Constitutes the feedback loop of the amplifier 106, and the output voltage M of the multilevel output circuit 118 ₂ And capacitor C _Three Voltage V _op Are added and input to the amplifier 106, so that the residual signal A is expressed as shown in the above equation (13). _r1 The offset signal contained in is offset voltage V _off Therefore, the influence of the offset of the amplifier 106 can be reduced as compared with the conventional case, and the stage S can be used without using an adder. ₁ Can be configured.
[0078]
In the first and second embodiments, all stages S ₁ ~ S _m Are all configured with the same function, but not limited to this, all stages S ₁ ~ S _m May not be configured as described above, and it is sufficient that at least one stage has the configuration described above.
[0079]
In the first embodiment, in the second period, the input signal A _in Is sampled by the sample and hold circuit 102, while the addition signal A of the sample and hold circuit 104 is sampled. _ad Is inverted by the inverting circuit 105 and input to the amplifier 106, and the output signal of the multilevel output circuit 118 and the amplified signal A are input. _op However, the present invention is not limited to this, and the inverting circuit 105 is provided at the output stage of the sample and hold circuit 102 and the analog switch SW. _Three Is connected to the adder 120 via the inverting circuit 107 in the first period, so that the input signal A of the sample and hold circuit 102 is input in the first period. _in Of the multi-level output circuit 116 and the amplified signal A. _op Is input to the adder 120 and the addition signal A _ad May be sampled by the sample and hold circuit 104.
[0080]
With such a configuration, the addition signal A _ad 'Voltage V' _ad 'Becomes as shown in the following formula (14). Therefore, the residual signal A _r1 The offset signal contained in is offset voltage V _off Therefore, the same effect as that of the first embodiment can be obtained.
[0081]
V _ad '= G (GV _in -M ₁ -M ₂ -G (G-1) V _off …(14)
[0082]
【The invention's effect】
As described above, according to the pipeline type A / D converter of the present invention, it is possible to reduce the influence of the offset of the amplifier in the stage including the amplifier as compared with the conventional case. .
[0083]
In particular, according to the pipeline type A / D converter according to claim 3 of the present invention, there is also an effect that the stage can be configured without using an adder.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a circuit configuration of a pipeline type A / D converter according to a first embodiment.
FIG. 2 is a diagram for explaining calculation rules of the calculation circuit 40;
[Figure 3] Stage S ₁ It is a block diagram which shows the circuit structure of.
4 is a block diagram showing a circuit configuration of a multi-value output circuit 116. FIG.
FIG. 5 is a block diagram showing a circuit configuration of a pipeline type A / D converter according to a second embodiment.
FIG. 6 is a block diagram showing a circuit configuration of a conventional pipeline type A / D converter.
[Explanation of symbols]
30 memory
30 arithmetic circuit
S ₁ ~ S _m stage
100 sample hold amplifier
102,104 Sample hold circuit
106 Amplifier
105,107 Inversion circuit
110 Digital signal generator
111 A / D sub-converter
112,114 D / A converter
116,118 Multi-value output circuit
120 adder

Claims (3)

A pipeline type A / D converter that connects a plurality of stages in series and pipelines a digital signal from each stage,
At least one of the plurality of stages outputs the digital signal by alternately repeating a first period and a second period,
An amplifier, an adder, first holding means for holding an input signal input to the stage in the second period, and a first holding means for holding the addition signal added by the adder in the first period. 2 holding means, an A / D conversion means for generating the digital signal, and a first D / A for D / A converting a signal obtained by A / D conversion of the input signal by the A / D conversion means Conversion means; and second D / A conversion means for D / A converting the A / D converted version of the addition signal by the A / D conversion means,
In the first period,
The input signal held by the first holding means is input to the amplifier so as to be added or subtracted with the offset voltage of the amplifier, and an analog signal from the first D / A converting means And the amplified signal from the amplifier are input to the adder,
In the second period,
The addition signal held by the second holding means is subtracted when the offset voltage is added and amplified in the first period and the offset voltage in the first period. When it is subtracted and amplified, it is input to the amplifier so as to be added and amplified, and the analog signal from the second D / A conversion means and the amplified signal from the amplifier are input to the adder. A pipeline type A / D converter characterized by the above. A pipeline type A / D converter that connects a plurality of stages in series and pipelines a digital signal from each stage,
At least one of the plurality of stages outputs the digital signal by alternately repeating a first period and a second period,
An amplifier, an adder, first holding means for holding an input signal input to the stage in the second period, and a first holding means for holding the addition signal added by the adder in the first period. 2 holding means, an A / D conversion means for generating the digital signal, and a first D / A for D / A converting a signal obtained by A / D conversion of the input signal by the A / D conversion means Conversion means; and second D / A conversion means for D / A converting the A / D converted version of the addition signal by the A / D conversion means,
When the input signal held by the first holding unit in the first period is input to the amplifier, or the addition signal held by the second holding unit in the second period When input to the amplifier,
Either one of the input signal and the addition signal is input to the amplifier with its polarity reversed,
When the analog signal from the first D / A converter and the amplified signal from the amplifier are input to the adder in the first period, or the second D / A in the second period When inputting the analog signal from the conversion means and the amplified signal from the amplifier to the adder,
A pipelined A / D converter characterized in that an amplified signal from the amplifier corresponding to a signal input with the polarity inverted is input to the adder with the polarity inverted. A pipeline type A / D converter that connects a plurality of stages in series and pipelines a digital signal from each stage,
At least one of the plurality of stages outputs the digital signal by alternately repeating a first period and a second period,
An amplifier, first holding means for holding an input signal input to the stage in the second period, and second holding means for holding an amplified signal amplified by the amplifier in the first period A / D conversion means for generating the digital signal; first D / A conversion means for D / A converting a signal obtained by A / D conversion of the input signal by the A / D conversion means; A second D / A conversion means for D / A converting an amplified signal obtained by A / D conversion by the A / D conversion means,
The first holding means and the second holding means have two capacitors having the same capacity,
In the first period,
A capacitor of the second holding unit is connected in parallel to hold the amplified signal, while one capacitor of the first holding unit forms a feedback loop of the amplifier, and the first D / A converting unit The voltage of the analog signal from and the voltage of the other capacitor of the first holding means are added and input to the amplifier,
In the second period,
A capacitor of the first holding means is connected in parallel to hold the input signal, while one capacitor of the second holding means forms a feedback loop of the amplifier, and the second D / A conversion means A pipeline type A / D converter characterized in that the voltage of the analog signal from the signal and the voltage of the other capacitor of the second holding means are added and input to the amplifier.

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