JP4397510B2

JP4397510B2 - Pipeline type A / D converter

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Publication number: JP4397510B2
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Inventors: 光江砂原
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Filing date: 2000-06-07
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Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータに関し、特に、高速で動作するパイプライン型Ａ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】
従来のパイプライン型Ａ／Ｄコンバータとしては、例えば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第３２巻第３号３月号１９９７年のＰ３１２〜Ｐ３２０に記載のものが知られている（ＩＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ１９９７．Ｐ３１２〜Ｐ３２０）。
【０００３】
図１０は、上記の文献に記載された従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
この従来のパイプライン型Ａ／Ｄコンバータは、図１０に示すように、ＮビットのＡ／Ｄ変換出力を得るべく、（Ｎ−１）個からなるステージ１が複数縦列接続されるとともに、演算回路９を備えている。各ステージ１のうち、最上位桁（ＭＳＢ）にかかる最初のステージ１はサンプルホールド回路として構成されている。その後のステージ１は、図１０に示すように、基準電圧生成回路２、コンデンサＣ１、Ｃ２やスイッチＳＷ１〜ＳＷ４からなるサンプルホールド回路３、演算増幅器４などからなる加減算回路、コンパレータ５、６やエンコーダ７からなる多値化回路８等から構成されている。
【０００４】
このような構成からなる従来のパイプライン型Ａ／Ｄコンバータの動作の概要について説明する。
図１０に詳細に示すステージは、前段のステージの演算増幅器４からの残余の出力Ｖｏ（Ｎ−１）をサンプルホールド回路３でサンプルし、その後にそのサンプル値と基準電圧生成回路２の出力との加減算を演算増幅器４で行い、その算出値Ｖｏ（Ｎ）を後段のステージ１に出力する。ここで、基準電圧生成回路２は、前段のステージ１からのデジタル信号Ｄ（Ｎ−１）に基づき、正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、または負の基準電圧（−Ｖｒ）のうちの１つを出力する。多値化回路８は、その演算増幅器４からの出力Ｖｎに基づいて「１」、「０」、または「−１」の３値データを生成し、この３値のデジタル信号Ｄ（Ｎ）を後段のステージ１の基準電圧生成回路２と演算回路９にそれぞれ出力する。
【０００５】
このように、各ステージ１からの各デジタル信号Ｄ（Ｎ）が演算回路９に入力されると、演算回路９はそれらを所定の規則で加算して目的とするＮ桁のＡ／Ｄ変換データを出力する。
従って、このような従来のパイプライン型Ａ／Ｄコンバータは、最上位桁から順にＡ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバータよりも高速であり、この高速性を活かして５０〜１００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコンバータとして応用することが考えられている。
【０００６】
【発明が解決しようとする課題】
ところで、図１０に示すコンデンサＣ１、Ｃ２や演算増幅器４はスイッチトキャパシタを構成し、一般に集積回路化されている。集積回路化した場合には、両コンデンサＣ１、Ｃ２は相対精度が良いが、１６ビットＡ／Ｄコンバータを実現させるほどは良くない。
【０００７】
このため、従来のパイプライン型Ａ／Ｄコンバータのように、前段のステージの残余の出力を後段のステージに送る場合には、その容量比の誤差による影響が大きくなる。この結果、図１０に示す従来のパイプライン型Ａ／Ｄコンバータでは、Ａ／Ｄ変換の分解能を１６ビットというように大きくすると、Ａ／Ｄ変換出力を高精度化できないという不都合がある。
【０００８】
このような不都合を解消する方法として、サンプルホールド期間を第１の期間と第２の期間に分割し、この両期間においてサンプルホールド動作を時分割で２回行ってデジタルデータをそれぞれ出力するとともに、その両期間のホールド動作時には図１０に示すコンデンサＣ１、Ｃ２の位置を入れ替え、このようにして得られたデジタルデータを最後に平均化する方法が考えられる。
【０００９】
この方法について、図１０を参照して説明する。まず、第１の期間のサンプル時には、前段のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ１、Ｃ２でサンプルし、そのホールド時には、コンデンサＣ２を演算増幅器４の帰還素子として使用し、コンデンサＣ１のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。この第１の期間における演算増幅器４の積分性誤差（ＩＮＬ）は、ステージ１のうち１段目のステージ１のみにコンデンサＣ１、Ｃ２のエラーが存在し、他の２段目以降のステージ１にはそのエラーがない場合には、例えば図１１（Ａ）に示すように誤差ａ、ｂ、ｃとなり、その積分性誤差は基準電圧生成回路２からの出力の差異により異なる。なお、以下の積分性誤差の記述は、上記のような条件の下でのものとする。
【００１０】
一方、第２の期間のサンプル時には、前段のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ１、Ｃ２でサンプルし、そのホールド時には、コンデンサＣ１を演算増幅器４の帰還素子として使用し、コンデンサＣ２のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。この第２の期間における積分性誤差は、例えば図１１（Ｂ）に示すように誤差ａ’、ｂ’、ｃ’となり、同図（Ａ）の積分性誤差と横軸を中心に対称になる。
【００１１】
従って、第１の期間のホールド時の積分性誤差が図１１（Ａ）に示すようになり、第２の期間のホールド時の積分性誤差が同図（Ｂ）に示すようになるときには、その両者の平均は同図（Ｃ）に示すようになり、その積分性誤差を減少できる。
ところが、第１の期間と第２の期間の各ホールド時には、上記のようにコンデンサＣ１、Ｃ２のつなぎ替えを行うので、図１１（Ａ）（Ｂ）に示すように、積分性誤差の不連続点にずれが生じてしまう。このため、図１１（Ｃ）に示すように積分性誤差が残ってしまうという不都合がある。
【００１２】
このような不連続点を解消する方法として、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第３１巻第１２号１２月号１９９６年に記載の方法が知られている（ＩＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ．Ｖｏｌ．３１．Ｎｏ１２．Ｄｅｃ．１９９６）。
この方法について、図１０を参照して説明すると、サンプル期間にコンデンサＣ１、Ｃ２に充電し、ホールド期間にコンデンサＣ２を演算増幅器４の帰還素子として使用し、コンデンサＣ１のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。このときの演算増幅器４による積分性誤差は、例えば図１２（Ａ）に示すようになる。ここで、多値化回路８は、「１」、「０」、または「−１」の３値データを２つのコンパレータ５、６を使用して生成するが、その際のしきい値は±（Ｖｒｅｆ／２）である。
【００１３】
ところで、ホールド期間において、前段のステージからのデジタル信号が「０」で、基準電圧生成回路２の基準電圧が０Ｖの場合には、ホールド期間中に、コンデンサＣ１を演算増幅器４の帰還素子として使用し、コンデンサＣ２のサンプル値を演算増幅器４に入力するようにする。このようにすると、演算増幅器４による積分性誤差は、例えば図１２（Ｂ）に示すようになり積分性誤差の不連続点が解消できる。
【００１４】
しかし、以上の方法は、積分性誤差の不連続点を解消できるが、積分性誤差自体を解消できない上に、上記のしきい値を±（Ｖｒｅｆ／２）に近づけるためにパイプライン型Ａ／Ｄコンバータの特徴である冗長性が失われてしまうという不都合がある。
そこで、本発明の目的は、上記の点に鑑み、積分性誤差を排除することにより、Ａ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られるようにしたパイプライン型Ａ／Ｄコンバータを提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１から請求項４に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、Ａ／Ｄ変換を行うためのステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前段のステージからのデジタル信号を所定のアナログ基準信号に変換する基準信号生成手段と、演算増幅器、第１の受動素子、および第２の受動素子を含み、第１の期間と第２の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記両受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器でそれぞれ行う信号処理手段と、前記演算増幅器からの第１の期間の出力と第２の期間の出力とをそれぞれ多値化する多値化手段とを含むとともに、前記信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態の場合には前記帰還素子として前記第１の受動素子を使用し、前記デジタル信号が第２の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、一方、第２の期間においては、前記第１の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、前記第２の論理状態の場合には前記帰還素子として前記第１の受動素子を使用するようになっており、さらに、前記各ステージの前記多値化手段で多値化された第１の期間の出力と第２の期間の出力とを平均化する平均化手段を備えたことを特徴とするものである。
【００１６】
請求項２に記載の発明は、請求項１に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記演算増幅器はホールド動作時においてほぼ２倍の利得を有し、前記多値化手段は「＋１」、「０」、または「−１」の３値のデジタル信号を出力し、前記前段のステージからのデジタル信号が「＋１」、「−１」の場合が前記第１の論理状態であり、そのデジタル信号が「０」の場合が前記第２の論理状態であることを特徴とするものである。
【００１７】
請求項３に記載の発明は、請求項２に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記受動素子はキャパシタからなり、前記基準信号生成手段は、前記デジタル信号の「＋１」、「０」、「−１」に応じて、前記アナログ基準信号として正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、負の基準電圧（−Ｖｒｅｆ）を生成するようになっていることを特徴とするものである。
【００１８】
請求項４に記載の発明は、請求項３に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記多値化手段は、前記演算増幅器の出力を所定の正負のしきい値で３値化（＋１、０、−１）するコンパレータ手段を含むことを特徴とするものである。
上記の正負のしきい値は、ほぼ（１／４）×Ｖｒｅｆとほぼ（−１／４）×Ｖｒｅｆであることが冗長性という点では好ましい。但し、積分性誤差を小さくするという観点からは、±１／２（Ｖｒｅｆ）に近づけても良い。
【００１９】
このように本発明では、信号処理手段が、第１の期間と第２の期間には、前段のステージからのアナログ信号を第１と第２の受動素子（キャパシタ）でサンプルしたのち、その両受動素子のいずれか一方を演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と、基準信号生成手段からの所定のアナログ基準信号の加減算を演算増幅器でそれぞれ行う。
【００２０】
さらに、信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態（例えば＋１と−１の場合）の場合にはその帰還素子として第１の受動素子を使用し、そのデジタル信号が第２の論理状態（例えば０）の場合にはその帰還素子として第２の受動素子を使用し、一方、第２の期間においては、第１の論理状態の場合にはその帰還素子として第２の受動素子を使用し、第２の論理状態の場合にはその帰還素子として第１の受動素子を使用するようになっている。
【００２１】
このため、本発明では、各ステージの積分性誤差が極力排除できるようになり、例えばＡ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明のパイプライン型Ａ／Ｄコンバータの実施形態の構成について、図１〜図を参照して説明する。
この実施形態のかかるパイプライン型Ａ／Ｄコンバータは、図１に示すように、アナログ入力信号ＡｉｎをＮビットのデジタル出力信号ＤｏｕｔにＡ／Ｄ変換するために、サンプルホールド回路１１−１と、（ｋ−１）個のステージ１１−２〜１１−ｋと、メモリ１２と、平均化回路１３とを備えている。
【００２３】
サンプルホールド回路１１−１とステージ１１−２〜１１−ｋは縦列接続され、各ビットを決定してメモリ１２に出力するようになっている。
すなわち、サンプルホールド回路１１−１は、後述のように期間Ｔの間に実行される１回のサンプル・ホール動作により、アナログ入力信号Ａｉｎに基づいてデジタル値Ｄ１を決定し、この決定したデジタル値Ｄ１がメモリ１２に格納されるようになっている。
【００２４】
ステージ１１−２〜１１−ｋは、サンプルホールド回路１１−１または前段のステージからのアナログ信号などに基づき、後述のように、第１の期間Ｔ１のサンプル・ホールド動作により第１のデジタル値Ｄ２〜Ｄｋを決定するとともに、第２の期間Ｔ２のサンプル・ホールド動作により第２のデジタル値Ｄ２〜Ｄｋを決定し、この決定した各デジタル値がメモリ１２にそれぞれ格納されるようになっている。
【００２５】
平均化回路１３は、メモリ１２に格納される各ステージごとの第１の期間Ｔ１と第２の期間Ｔ２のデジタル値の平均値を求め、その求めた平均値に基づいて所定の演算により、Ｎビットのデジタル出力信号Ｄｏｕｔを求めるようになっている。
次に、上述のサンプルホールド回路１１−１の具体的な回路の構成について、図２を参照して説明する。
【００２６】
このサンプルホールド回路１１−１は、図２に示すように、スイッチＳＷ１〜ＳＷ３、コンデンサＣ１、および演算増幅器２１からなり、アナログ入力信号Ａｉｎをサンプルホールドするサンプルホールド部と、このサンプルホールド部でサンプルホールドされた電圧から３値データを生成する３値化回路２２とから、少なくとも構成されている。
【００２７】
さらに詳述すると、入力端子がスイッチＳＷ１とコンデンサＣ１を介して演算増幅器（オペアンプ）２１の−入力端子に接続自在になっているとともに、その−入力端子がスイッチＳＷ２を介して接地自在になっている。演算増幅器２１の＋入力端子は接地されている。演算増幅器２１の出力端子と、スイッチＳＷ１およびコンデンサＣ１の共通接続点とは、スイッチＳＷ３を介して接続自在になっている。演算増幅器２１のアナログ出力信号Ｖｏ１は、後段のステージ１１−２と３値化回路２２にそれぞれ供給されるようになっている。
【００２８】
また、スイッチＳＷ１、ＳＷ２は、図示しない制御回路からのサンプリングパルスφ１によりその接点の開閉が制御され、スイッチＳＷ３はその制御回路からのサンプリングパルスφ１を反転した制御信号φ２によりその接点の開閉が制御されるようになっている。
次に、３値化回路２２の具体的な構成について、図３のブロック図を参照して説明する。
【００２９】
３値化回路２２は、図３に示すように、２つのコンパレータ２２１、２２２と、デコーダ２２３とから構成されている。
コンパレータ２２１は、その＋入力端子に演算増幅器２１からのアナログ信号Ｖｏ１が入力されるとともに、その−入力端子に正のしきい値電圧（１／４×Ｖｒｅｆ）が入力され、かつその出力がデコーダ２２３に出力されるようになっている。コンパレータ２２２は、その＋入力端子に演算増幅器２１からのアナログ出力信号Ｖｏ１が入力されるとともに、その−入力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）が入力され、かつその出力がデコーダ２２３に出力されるようになっている。
【００３０】
デコーダ２２３は、コンパレータ２２１とコンパレータ２２２の出力との基づき、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）を上回る場合には「１」を出力し、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）と（−（１／４）×Ｖｒｅｆ）の間にある場合には「０」を出力し、アナログ信号Ｖｏ１が（−（１／４）×Ｖｒｅｆ）を下回る場合には「−１」を生成出力するようになっている。
【００３１】
次に、上述の各ステージの具体的な構成について、図４の回路図を参照して説明する。なお、ステージ１１−２〜１１−ｋは、その各構成がいずれも同一である。
各ステージは、図４に示すように、前段のステージからのデジタル信号Ｄ（Ｎ−１）に基づき所定のアナログ基準電圧に変換する基準電圧生成回路３１と、この基準電圧生成回路３１からのアナログ基準電圧と前段のステージからのアナログ信号Ｖｏ（Ｎ−１）に基づき、後述のように期間Ｔの間にサンプル・ホールド動作を時分割で２回行い、各サンプル・ホールド動作ごとにアナログ信号Ｖｏ（Ｎ）をそれぞれ出力する信号処理回路３２と、この信号処理回路３２からのアナログ信号Ｖｏ（Ｎ）が出力されるたびに、「１」、「０」、または「−１」のデジタル信号Ｄ（Ｎ）を生成出力する３値化回路３３とを、少なくとも備えている。
【００３２】
なお、請求項にかかる基準信号生成手段が基準電圧生成回路３１に相当し、信号処理手段が信号処理回路３２に相当し、多値化手段が３値化回路３３に相当する。
基準電圧生成回路３１は、図４に示すように、スイッチＳＷ１１〜ＳＷ１３を有し、前段のステージからのデジタル信号Ｄ（Ｎ−１）が「１」のときにはスイッチＳＷ１１のみの接点が閉となって正の基準電圧（＋Ｖｒｅｆ）が選択され、それが「０」のときにはスイッチＳＷ１２のみの接点が閉となり零の電圧（０Ｖ）が選択され、それが「−１」のときにはスイッチＳＷ１３のみの接点が閉となり負の基準電圧（−Ｖｒｅｆ）が選択されるようになっている。
【００３３】
信号処理回路３２は、図４に示すように、スイッチＳＷ２１〜ＳＷ２７と、コンデンサ（キャパシタ）Ｃ１１、１２と、演算増幅器３４とから、少なくとも構成されている。
さらに詳述すると、入力端子３４は、スイッチＳＷ２１とコンデンサＣ１１を介して演算増幅器３４の−入力端子と接続可能になっているとともに、スイッチＳＷ２２とコンデンサＣ１２を介してその−入力端子と接続可能になっている。基準電圧生成回路３１の出力端子は、スイッチＳＷ２４とコンデンサＣ１１を介して演算増幅器３４の−入力端子と接続可能になっているとともに、スイッチＳＷ２５とコンデンサＣ１２を介してその−入力端子と接続可能になっている。
【００３４】
また、演算増幅器３４は、その−入力端子がスイッチＳＷ２３を介して接地自在になっているとともに、その＋入力端子が接地されている。演算増幅器３４の出力端子と、スイッチＳＷ２５およびコンデンサＣ１２の共通接続点とは、スイッチＳＷ２６により接続自在になっている。同様に、演算増幅器３４の出力端子と、スイッチＳＷ２４およびコンデンサＣ１１の共通接続点とは、スイッチＳＷ２７により接続自在になっている。
【００３５】
さらに、スイッチＳＷ２１〜ＳＷ２３は、図示しない制御回路からのサンプリングパルス号φ１１によりその接点の開閉が制御され、スイッチＳＷ２４、ＳＷ２６はその制御回路からの制御信号φ２１によりその接点の開閉が制御され、スイッチＳＷ２５、ＳＷ２７はその制御回路からの制御信号φ２２によりその接点の開閉が制御されるようになっている。
【００３６】
演算増幅器３４から出力されるアナログ信号Ｖｏ（Ｎ）は、後段のステージに供給されるとともに、３値化回路３３に供給されるようになっている。
３値化回路３３は、図３に示す３値化回路２２と同様に構成されている。従って、この３値化回路３３の場合には、コンパレータ２２１の＋入力端子に演算増幅器３４からのアナログ出力信号Ｖｏ（Ｎ）が入力されるとともに、その−入力端子に正のしきい値電圧（１／４×Ｖｒｅｆ）が入力される。また、コンパレータ２２２の＋入力端子に演算増幅器３４からのアナログ出力信号Ｖｏ（Ｎ）が入力されるとともに、その−入力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）が入力される。
【００３７】
次に、このような構成からなる実施形態の各部の動作について、以下に説明する。
まず、図２に示すサンプルホールド回路１１−１の動作例について、図５を参照して説明する。
図５（Ａ）に示す周期がＴからなるサンプリングパルスφ１が「Ｈ」レベルの場合には、図２に示すスイッチＳＷ１、ＳＷ２の各接点が閉じ、アナログ入力信号ＶｉｎによりコンデンサＣ１が充電され、サンプル動作が行われる。
【００３８】
一方、サンプリングパルスφ１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図５（Ｂ）に示す制御信号φ２が「Ｌ」レベルから「Ｈ」レベルに変化する。このため、スイッチＳＷ１、ＳＷ２の各接点は開き、スイッチＳＷ３の接点が閉じた状態になるので、コンデンサＣ１に蓄積された電荷に応じた出力電圧Ｖｏ１が演算増幅器２１の出力端子に出力される（図５（Ｃ）参照）。
【００３９】
この演算増幅器２１からの出力電圧Ｖｏ１が３値化回路２２に供給されると、３値化回路２２は、その出力電圧Ｖｏ１に基づいて「１」、「０」、または「−１」の出力データＤ１を生成出力する（図５（Ｄ）参照）。
次に、図４に示すステージの動作について、図６〜図９を参照しながら説明する。
【００４０】
図４に示すステージでは、図５（Ａ）に示す周期がＴの通常のサンプリングパルスφ１を基にして、図６（Ａ）に示すような周期がＴ／２の高速のサンプリングパルスφ１１を制御回路（図示せず）で生成し、そのサンプリングパルスφ１１を用いて第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールドを２回行い、その各出力を取り出すようにしている。
【００４１】
具体的に説明すると、図６（Ａ）に示すように、サンプリングパルスφ１１が時刻ｔ１において「Ｈ」レベルになると、第１の期間Ｔ１のサンプル動作が開始され、図４に示すスイッチＳＷ２１〜ＳＷ２３の各接点が閉状態になる。このときの信号処理回路３２の等価回路は、図７（Ａ）に示すようになり、前段のステージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１１、Ｃ１２がともに充電される。
【００４２】
その後、図６（Ａ）に示すように、サンプリングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図６（Ｄ）に示すように、制御信号φ２１が「Ｌ」レベルから「Ｈ」レベルに変化し、第１の期間Ｔ１のホールド動作が開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が開状態になるとともに、スイッチＳＷ２４、ＳＷ２６の各接点が閉状態になり、このときの信号処理回路３２の等価回路は、図７（Ｂ）に示すようになる。このホールド動作時には、演算増幅器３４では、コンデンサＣ１１の充電電圧と基準電圧生成回路３１の出力との加減算が行われ、その加減算値がほぼ２倍に増幅されて出力される。
【００４３】
ここで、演算増幅器３４がほぼ２倍の増幅機能を持つのは、そのホールド動作時に、コンデンサＣ１１が演算増幅器３４の入力素子になるとともに、コンデンサＣ１２が演算増幅器３４の帰還素子になり、コンデンサＣ１１、Ｃ１２の容量がほぼ同一で、その容量比がほぼ１になっているからである。
その後、図６（Ａ）に示すように、サンプリングパルスφ１１が「Ｌ」レベルから「Ｈ」レベルに変化すると、図６（Ｄ）に示すように、制御信号φ２１が「Ｈ」レベルから「Ｌ」レベルに変化し、第１の期間Ｔ１のホールド動作が終了すると同時に、第２の期間Ｔ２のサンプル動作を開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が再び閉状態になる。このときの信号処理回路３２の等価回路は、図７（Ａ）に示すようになり、前段のステージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１１、Ｃ１２がともに充電される。
【００４４】
引き続き、サンプリングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図６（Ｅ）に示す制御信号φ２２が「Ｌ」レベルから「Ｈ」レベルに変化し、第２の期間Ｔ２のホールド動作が開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が開状態になるとともに、スイッチＳＷ２５、ＳＷ２７の各接点が閉状態になり、このときの信号処理回路３２の等価回路は、図７（Ｃ）に示すようになる。このホールド動作時には、演算増幅器３４では、コンデンサＣ１２の充電電圧と基準電圧生成回路３１の出力との加減算が行われ、その加減算値がほぼ２倍に増幅されて出力される。
【００４５】
ここで、そのホールド動作時に、コンデンサＣ１２が演算増幅器３４の入力素子になるとともに、コンデンサＣ１１が演算増幅器３４の帰還素子になる。
このような動作により、第１の期間Ｔ１と第２の期間Ｔ２には、上記のようにサンプルホールド動作が時分割で２回行われ、これに応じて演算増幅器３４からは図６（Ｆ）に示すような出力Ｖｏ（Ｎ）がそれぞれ出力される。そして、その出力Ｖｏ１に基づき、３値化回路３３は図６（Ｇ）に示すタイミングで「１」、「０」または「−１」の３値化を行う。
【００４６】
以上説明したように、この実施形態の各ステージでは、第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールド動作を２回行い、その各ホールド動作時にコンデンサＣ１１、Ｃ１２の接続状態を図７の（Ｂ）または（Ｃ）のうちの１つから選択するが、積分性誤差が減少する方向にその選択を行うようにした点に特徴がある。
【００４７】
換言すると、この実施形態では、その選択を、制御信号φ２１により開閉制御されるスイッチＳＷ２４、ＳＷ２６と、制御信号φ２２により開閉制御されるスイッチＳＷ２５、ＳＷ２７により行うが、その制御信号φ２１、φ２２を、前段のステージからのデジタル信号Ｄ（Ｎ−１）の論理状態に基づいて図８に示す規則により生成するようにし、後述のように積分性誤差をできるだけ排除するようにした点に特徴がある。
【００４８】
図６（Ｃ）には、第１の期間Ｔ１と第２の期間において、前段のステージからのデジタル信号Ｄ（Ｎ−１）の値がとりうる組み合わせが全て書かれている。そこで、その各組み合わせにおける第１の期間Ｔ１と第２の期間Ｔ２の各ホールド動作時のコンデンサＣ１１、Ｃ１２の接続状態と、そのときの積分性誤差について説明する。
【００４９】
まず、図６の時刻ｔ１〜時刻ｔ２において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、制御信号φ２１によりスイッチＳＷ２４、ＳＷ２６が閉状態となり、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになる。このときの積分性誤差は、例えば図９（Ａ）の誤差ａのようになる。
【００５０】
ここで、積分性誤差とは、演算増幅器３４の出力と、この出力に対応する所定の出力コードとのずれをいう。
また、時刻ｔ１〜時刻ｔ２において、第２の期間Ｔ２のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、制御信号φ２２によりスイッチＳＷ２５、ＳＷ２７が閉状態となり、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになる。このときの積分性誤差は、例えば図９（Ｂ）の誤差ａ’のようになる。
【００５１】
次に、時刻ｔ２〜時刻ｔ３において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ａ）の誤差ａのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５２】
次に、時刻ｔ３〜時刻ｔ４において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ａ’のようになる。
【００５３】
次に、時刻ｔ４〜時刻ｔ５において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５４】
次に、時刻ｔ５〜時刻ｔ６において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ｃ’のようになる。
【００５５】
次に、時刻ｔ６〜時刻ｔ７において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ａ）の誤差ｃのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５６】
次に、時刻ｔ７〜時刻ｔ８において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｃのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｃ’のようになる。
【００５７】
次に、このような動作により、基準電圧生成回路３１の出力の切換え時において積分性誤差が低減でき、積分性誤差の不連続性が従来よりも減少できる場合について、図９を参照して説明する。
いま、最初の期間Ｔにおいて、例えば図６の時刻ｔ１〜ｔ２のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ａ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ａ’になったものとする。次の期間Ｔにおいて、例えば図６の時刻ｔ４〜ｔ５のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ｂ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ｂ’になったものとする。さらに、その次の期間Ｔにおいて、例えば図６の時刻ｔ７〜ｔ８のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ｃ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ｃ’になったものとする。
【００５８】
このような場合には、最初の期間Ｔから次の期間Ｔに移るときに基準電圧生成回路３１の出力が切り換わって、積分性誤差が図９（Ａ）（Ｂ）に示すように不連続となるが、その不連続時の誤差Δｅ１、Δｅ２は従来の場合に比べて小さくなる。また、その次の期間Ｔからさらに次の期間Ｔに移るときに、積分性誤差が図９（Ａ）（Ｂ）に示すように不連続となるが、その不連続時の誤差Δｅ３、Δｅ４は従来の場合に比べて小さくなる。この結果、その不連続時にキャンセルされずに残る積分性誤差は図９（Ｃ）に示すようになり、従来に比べて大幅に減少可能となる。
【００５９】
以上説明したように、この実施形態にかかるパイプライン型Ａ／Ｄコンバータでは、各ステージ１１−２〜１１−ｋが、第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールド動作を行い、その各ホールド動作時にコンデンサＣ１１、Ｃ１２の接続状態を図７の（Ｂ）または（Ｃ）のうちの１つから選択し、特に、基準電圧生成回路３１の出力の切換え時における積分性誤差を低減（排除）できる方向にその選択を行うようにした。
【００６０】
このため、この実施形態にかかるパイプライン型Ａ／Ｄコンバータでは、各ステージ１１−２〜１１−ｋのコンデンサＣ１１、Ｃ１２の容量が同一でなくても、各ステージ毎の積分性誤差を従来よりも減少でき、その結果、Ａ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力を得ることができる。
【００６１】
【発明の効果】
以上述べたように、本発明では、第１の期間と第２の期間には、前段のステージからのアナログ信号を第１と第２の受動素子でサンプルしたのち、その両受動素子のいずれか一方を演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と、基準信号生成手段からの所定のアナログ基準信号の加減算を演算増幅器でそれぞれ行う信号処理手段を備えるようにした。
【００６２】
そして、その信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態（例えば＋１と−１の場合）の場合にはその帰還素子として第１の受動素子を使用し、そのデジタル信号が第２の論理状態（例えば０）の場合にはその帰還素子として第２の受動素子を使用し、一方、第２の期間においては、第１の論理状態の場合にはその帰還素子として第２の受動素子を使用し、第２の論理状態の場合にはその帰還素子として第１の受動素子を使用するようになっている。
【００６３】
このため、本発明によれば、各ステージの積分性誤差が極力排除できるようになり、例えばＡ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態のパイプライン型Ａ／Ｄコンバータの構成例を示す全体のブロック図である。
【図２】図１のサンプルホールド回路の構成例を示す回路図である。
【図３】図２の３値化回路の構成例を示すブロック図である。
【図４】図１の各ステージの構成例を示す回路図である。
【図５】図２のサンプルホールド回路の動作を説明する各部の波形図である。
【図６】図４のステージの動作を説明する各部の波形図である。
【図７】図４の信号処理回路の各動作状態における等価回路である。
【図８】各ステージに入力されるデジタル信号の状態と、それに対応して生成される制御信号の関係などを示す図である。
【図９】図４のステージにおける積分性誤差の一例を示す図である。
【図１０】従来のパイプライン型Ａ／Ｄコンバータの一例を示すブロック図である。
【図１１】従来技術における積分性誤差の一例を示す図である。
【図１２】従来技術における積分性誤差の他の例を示す図である。
【符号の説明】
ＳＷ１〜ＳＷ３スイッチ
ＳＷ１１〜ＳＷ１３スイッチ
ＳＷ２１〜ＳＷ２７スイッチ
Ｃ１コンデンサ
Ｃ１１、Ｃ１２コンデンサ（キャパシタ）
１１−１サンプルホールド回路
１１−２〜１１−ｋステージ
１２メモリ
１３平均化回路
２１演算増幅器
２２３値化回路
３１基準電圧生成回路
３２信号処理回路
３３３値化回路
３４演算増幅器
２２１、２２２コンパレータ
２２３デコーダ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an A / D converter, and more particularly to a pipeline type A / D converter that operates at high speed.
[0002]
[Prior art]
As a conventional pipeline type A / D converter, for example, the one described in P312 to P320 of I-Triple Journal of Solid State Circuit Vol. 32 No. 3 March 1997 is known. (IEEE Journal of Solid State Circuits. Vol. 32. No. 3. March 1997. P312-P320).
[0003]
FIG. 10 is a block diagram of a conventional pipeline A / D converter described in the above-mentioned document.
As shown in FIG. 10, in this conventional pipeline type A / D converter, in order to obtain an N-bit A / D conversion output, a plurality of (N−1) stages 1 are connected in cascade, and an arithmetic operation is performed. A circuit 9 is provided. Of each stage 1, the first stage 1 relating to the most significant digit (MSB) is configured as a sample and hold circuit. As shown in FIG. 10, the subsequent stage 1 includes a reference voltage generation circuit 2, capacitors C1, C2, sample hold circuit 3 comprising switches SW1 to SW4, addition / subtraction circuit comprising operational amplifier 4, etc., comparators 5, 6 and encoder 7 is composed of a multi-value circuit 8 or the like.
[0004]
An outline of the operation of the conventional pipeline type A / D converter having such a configuration will be described.
In the stage shown in detail in FIG. 10, the remaining output Vo (N−1) from the operational amplifier 4 of the previous stage is sampled by the sample hold circuit 3, and then the sample value and the output of the reference voltage generation circuit 2 are Are added and subtracted by the operational amplifier 4 and the calculated value Vo (N) is output to the subsequent stage 1. Here, the reference voltage generation circuit 2 is based on the digital signal D (N−1) from the preceding stage 1 and is a positive reference voltage (+ Vref), a zero voltage (0V), or a negative reference voltage (−Vr). ) Is output. The multilevel circuit 8 generates ternary data “1”, “0”, or “−1” based on the output Vn from the operational amplifier 4, and outputs the ternary digital signal D (N). The data is output to the reference voltage generation circuit 2 and the arithmetic circuit 9 of the subsequent stage 1, respectively.
[0005]
In this way, when each digital signal D (N) from each stage 1 is input to the arithmetic circuit 9, the arithmetic circuit 9 adds them according to a predetermined rule to obtain the desired N-digit A / D conversion data. Is output.
Therefore, such a conventional pipeline type A / D converter is faster than a sequential conversion type A / D converter that determines an A / D conversion output in order from the most significant digit. Application as an A / D converter for high-definition television signals at 50 to 100 MHz is considered.
[0006]
[Problems to be solved by the invention]
Incidentally, the capacitors C1 and C2 and the operational amplifier 4 shown in FIG. 10 constitute a switched capacitor and are generally integrated. In the case of an integrated circuit, both capacitors C1 and C2 have good relative accuracy but are not good enough to realize a 16-bit A / D converter.
[0007]
For this reason, when the remaining output of the previous stage is sent to the subsequent stage as in the conventional pipeline type A / D converter, the influence of the error in the capacity ratio becomes large. As a result, the conventional pipeline type A / D converter shown in FIG. 10 has the disadvantage that the A / D conversion output cannot be made highly accurate if the resolution of A / D conversion is increased to 16 bits.
[0008]
As a method of eliminating such inconvenience, the sample hold period is divided into a first period and a second period, and in both periods, the sample hold operation is performed twice in a time division manner, and each of the digital data is output, A conceivable method is that the positions of the capacitors C1 and C2 shown in FIG. 10 are exchanged during the hold operation during both periods, and the digital data obtained in this way is averaged last.
[0009]
This method will be described with reference to FIG. First, at the time of sampling in the first period, the remaining output Vo (N-1) from the previous stage is sampled by the capacitors C1 and C2, and at the time of holding, the capacitor C2 is used as a feedback element of the operational amplifier 4, The operational amplifier 4 adds and subtracts the sample value of the capacitor C1 and the output of the reference voltage generation circuit 2. The integral error (INL) of the operational amplifier 4 in this first period is that the errors of the capacitors C1 and C2 exist only in the first stage 1 of the stages 1, and the other stage 1 after the second stage. If there is no such error, for example, errors a, b, and c are obtained as shown in FIG. 11A, and the integral error varies depending on the difference in output from the reference voltage generation circuit 2. Note that the following description of the integral error is under the above conditions.
[0010]
On the other hand, at the time of sampling in the second period, the remaining output Vo (N−1) from the previous stage is sampled by the capacitors C1 and C2, and at the time of holding, the capacitor C1 is used as a feedback element of the operational amplifier 4, The operational amplifier 4 adds and subtracts the sample value of the capacitor C2 and the output of the reference voltage generation circuit 2. The integral error in the second period becomes, for example, errors a ′, b ′, and c ′ as shown in FIG. 11B, and is symmetric with respect to the integral error in FIG. .
[0011]
Therefore, the integral error at the time of holding in the first period is as shown in FIG. 11A, and the integral error at the time of holding in the second period is as shown in FIG. The average of both is as shown in FIG. 5C, and the integration error can be reduced.
However, since the capacitors C1 and C2 are switched as described above during each hold in the first period and the second period, as shown in FIGS. 11A and 11B, the integration error is discontinuous. The point will shift. For this reason, there is an inconvenience that an integral error remains as shown in FIG.
[0012]
As a method for eliminating such discontinuities, a method described in I-Triple Journal of Solid State Circuit Vol. 31, No. 12, December, 1996 is known (IEEE Journal of Solid). State Circuits.Vol.31.No12.Dec.1996).
This method will be described with reference to FIG. 10. Capacitors C1 and C2 are charged in the sample period, and the capacitor C2 is used as a feedback element of the operational amplifier 4 in the hold period. 2 is added or subtracted by the operational amplifier 4. The integral error due to the operational amplifier 4 at this time is as shown in FIG. Here, the multilevel circuit 8 generates ternary data of “1”, “0”, or “−1” using the two comparators 5 and 6, and the threshold value at that time is ± (Vref / 2).
[0013]
By the way, when the digital signal from the preceding stage is “0” and the reference voltage of the reference voltage generation circuit 2 is 0 V in the hold period, the capacitor C1 is used as a feedback element of the operational amplifier 4 during the hold period. The sample value of the capacitor C2 is input to the operational amplifier 4. In this way, the integral error due to the operational amplifier 4 is as shown in FIG. 12B, for example, and the discontinuity of the integral error can be eliminated.
[0014]
However, although the above method can eliminate the discontinuity of the integral error, the integral error itself cannot be eliminated, and the pipeline type A / is used to bring the above threshold value close to ± (Vref / 2). There is an inconvenience that the redundancy characteristic of the D converter is lost.
Accordingly, in view of the above points, an object of the present invention is to eliminate the integral error, and to obtain a highly accurate A / D conversion output even if the resolution of A / D conversion is increased to 16 bits. It is an object of the present invention to provide a pipeline type A / D converter.
[0015]
[Means for Solving the Problems]
In order to solve the above problems and achieve the object of the present invention, claims 1 to 4 Each invention described in the above was configured as follows.
That is, the invention according to claim 1 is a pipeline type A / D converter in which a plurality of stages for performing A / D conversion are cascade-connected, and the stage receives a digital signal from a preceding stage as a predetermined value. A reference signal generating means for converting to an analog reference signal, an operational amplifier, a first passive element, and a second passive element. In the first period and the second period, the analog signal from the preceding stage is included. Is sampled by the two passive elements, and one of the two passive elements is used as a feedback element of the operational amplifier, and the addition and subtraction of the analog signal sampled by the remaining passive elements and the predetermined analog reference signal is performed. Including signal processing means respectively performed by the operational amplifier, and multi-value conversion means for converting the output of the first period and the output of the second period from the operational amplifier, respectively. In addition, in the first period, the signal processing means uses the first passive element as the feedback element when the digital signal from the previous stage is in the first logic state, and the digital signal Is in the second logic state, the second passive element is used as the feedback element, while in the second period, the second passive element is used as the feedback element in the first logic state. In the case of the second logic state, the first passive element is used as the feedback element, and the multi-value conversion means of each stage further uses a multi-value. And an averaging means for averaging the output of the first period and the output of the second period.
[0016]
According to a second aspect of the present invention, in the pipeline type A / D converter according to the first aspect, the operational amplifier has a gain of approximately twice during a hold operation, and the multi-value conversion means is “+1”. , “0”, or “−1” ternary digital signal is output, and when the digital signal from the preceding stage is “+1”, “−1”, it is the first logic state, The second logic state is when the digital signal is “0”.
[0017]
According to a third aspect of the present invention, in the pipelined A / D converter according to the second aspect, the passive element is a capacitor, and the reference signal generating means is configured to add “+1”, “0” of the digital signal. , “−1”, a positive reference voltage (+ Vref), a zero voltage (0V), and a negative reference voltage (−Vref) are generated as the analog reference signal. Is.
[0018]
According to a fourth aspect of the present invention, in the pipeline type A / D converter according to the third aspect, the multi-value conversion means converts the output of the operational amplifier into a ternary value (+1) with a predetermined positive / negative threshold value. , 0, -1).
It is preferable in terms of redundancy that the positive and negative threshold values are approximately (1/4) × Vref and approximately (−1/4) × Vref. However, from the viewpoint of reducing the integral error, it may be close to ± 1/2 (Vref).
[0019]
As described above, in the present invention, the signal processing means samples the analog signal from the preceding stage with the first and second passive elements (capacitors) in the first period and the second period, and then both of them. Either one of the passive elements is used as a feedback element of the operational amplifier, and the operational amplifier performs addition / subtraction of the analog signal sampled in the remaining passive elements and a predetermined analog reference signal from the reference signal generating means.
[0020]
Further, in the first period, the signal processing means uses the first passive element as the feedback element when the digital signal from the preceding stage is in the first logic state (for example, in the case of +1 and −1). And when the digital signal is in the second logic state (eg 0), the second passive element is used as the feedback element, while in the second period, in the case of the first logic state. Uses a second passive element as its feedback element, and uses the first passive element as its feedback element in the second logic state.
[0021]
For this reason, in the present invention, the integral error of each stage can be eliminated as much as possible. For example, even if the resolution of A / D conversion is increased to 16 bits, a highly accurate A / D conversion output can be obtained. .
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
The configuration of the embodiment of the pipeline type A / D converter of the present invention will be described with reference to FIGS.
As shown in FIG. 1, the pipeline type A / D converter of this embodiment includes a sample hold circuit 11-1 for A / D converting an analog input signal Ain into an N-bit digital output signal Dout, (K-1) stages 11-2 to 11-k, a memory 12, and an averaging circuit 13 are provided.
[0023]
The sample hold circuit 11-1 and the stages 11-2 to 11-k are connected in cascade, and each bit is determined and output to the memory 12.
That is, the sample hold circuit 11-1 determines the digital value D1 based on the analog input signal Ain by one sample and hole operation executed during the period T as will be described later. D1 is stored in the memory 12.
[0024]
The stages 11-2 to 11-k are based on the analog signal from the sample-and-hold circuit 11-1 or the previous stage, and the first digital value D2 by the sample-and-hold operation in the first period T1, as will be described later. To Dk, and the second digital values D2 to Dk are determined by the sample and hold operation in the second period T2, and the determined digital values are stored in the memory 12, respectively.
[0025]
The averaging circuit 13 obtains an average value of the digital values of the first period T1 and the second period T2 for each stage stored in the memory 12, and performs a predetermined calculation based on the obtained average value to calculate N A bit digital output signal Dout is obtained.
Next, a specific circuit configuration of the above-described sample hold circuit 11-1 will be described with reference to FIG.
[0026]
As shown in FIG. 2, the sample and hold circuit 11-1 includes switches SW1 to SW3, a capacitor C1, and an operational amplifier 21, and samples and holds an analog input signal Ain. A ternary circuit 22 that generates ternary data from the held voltage is configured at least.
[0027]
More specifically, the input terminal can be freely connected to the -input terminal of the operational amplifier (op amp) 21 via the switch SW1 and the capacitor C1, and the -input terminal can be grounded via the switch SW2. Yes. The + input terminal of the operational amplifier 21 is grounded. The output terminal of the operational amplifier 21 and the common connection point of the switch SW1 and the capacitor C1 can be freely connected via the switch SW3. The analog output signal Vo1 of the operational amplifier 21 is supplied to the subsequent stage 11-2 and the ternary circuit 22, respectively.
[0028]
The switches SW1 and SW2 are controlled to open and close their contacts by a sampling pulse φ1 from a control circuit (not shown), and the switches SW3 are controlled to open and close their contacts by a control signal φ2 obtained by inverting the sampling pulse φ1 from the control circuit. It has come to be.
Next, a specific configuration of the ternary circuit 22 will be described with reference to the block diagram of FIG.
[0029]
As shown in FIG. 3, the ternary circuit 22 includes two comparators 221 and 222 and a decoder 223.
Comparator 221 receives analog signal Vo1 from operational amplifier 21 at its + input terminal, a positive threshold voltage (1/4 × Vref) at its − input terminal, and its output as a decoder. 223 to be output. Comparator 222 receives analog output signal Vo1 from operational amplifier 21 at its + input terminal, and receives a negative threshold voltage (− (1/4) × Vref) at its − input terminal, and The output is output to the decoder 223.
[0030]
Based on the outputs of the comparator 221 and the comparator 222, the decoder 223 outputs “1” when the analog signal Vo1 exceeds (1/4 × Vref), and the analog signal Vo1 is (1/4 × Vref). When it is between (− (1/4) × Vref), “0” is output, and when the analog signal Vo1 is lower than (− (1/4) × Vref), “−1” is generated and output. It is supposed to be.
[0031]
Next, the specific configuration of each stage described above will be described with reference to the circuit diagram of FIG. The stages 11-2 to 11-k have the same configuration.
As shown in FIG. 4, each stage includes a reference voltage generation circuit 31 that converts a predetermined analog reference voltage based on a digital signal D (N−1) from the previous stage, and an analog from the reference voltage generation circuit 31. Based on the reference voltage and the analog signal Vo (N−1) from the previous stage, the sample and hold operation is performed twice in a time-division manner during the period T as will be described later, and the analog signal Vo for each sample and hold operation. The signal processing circuit 32 that outputs (N) and the digital signal D of “1”, “0”, or “−1” each time the analog signal Vo (N) is output from the signal processing circuit 32. A ternary circuit 33 that generates and outputs (N) is provided at least.
[0032]
Note that the reference signal generation means according to the claims corresponds to the reference voltage generation circuit 31, the signal processing means corresponds to the signal processing circuit 32, and the multi-value conversion means corresponds to the ternary circuit 33.
As shown in FIG. 4, the reference voltage generation circuit 31 has switches SW11 to SW13. When the digital signal D (N−1) from the previous stage is “1”, the contact of only the switch SW11 is closed. The positive reference voltage (+ Vref) is selected, and when it is “0”, the contact of only the switch SW12 is closed and zero voltage (0V) is selected, and when it is “−1”, the contact of only the switch SW13 Is closed and the negative reference voltage (-Vref) is selected.
[0033]
As shown in FIG. 4, the signal processing circuit 32 includes at least switches SW21 to SW27, capacitors (capacitors) C11 and C12, and an operational amplifier 34.
More specifically, the input terminal 34 can be connected to the negative input terminal of the operational amplifier 34 via the switch SW21 and the capacitor C11, and can be connected to the negative input terminal via the switch SW22 and the capacitor C12. It has become. The output terminal of the reference voltage generation circuit 31 can be connected to the negative input terminal of the operational amplifier 34 via the switch SW24 and the capacitor C11, and can be connected to the negative input terminal via the switch SW25 and the capacitor C12. It has become.
[0034]
The operational amplifier 34 has a negative input terminal that can be grounded via the switch SW23, and a positive input terminal that is grounded. The output terminal of the operational amplifier 34 and the common connection point of the switch SW25 and the capacitor C12 can be freely connected by a switch SW26. Similarly, the output terminal of the operational amplifier 34 and the common connection point of the switch SW24 and the capacitor C11 can be freely connected by a switch SW27.
[0035]
Further, the switches SW21 to SW23 are controlled to open and close their contacts by a sampling pulse signal φ11 from a control circuit (not shown), and the switches SW24 and SW26 are controlled to open and close their contacts by a control signal φ21 from the control circuit. SW25 and SW27 have their contacts opened and closed by a control signal φ22 from the control circuit.
[0036]
The analog signal Vo (N) output from the operational amplifier 34 is supplied to the subsequent stage and also supplied to the ternary circuit 33.
The ternary circuit 33 is configured similarly to the ternary circuit 22 shown in FIG. Therefore, in the case of the ternary circuit 33, the analog output signal Vo (N) from the operational amplifier 34 is input to the + input terminal of the comparator 221, and the positive threshold voltage ( 1/4 × Vref) is input. Further, the analog output signal Vo (N) from the operational amplifier 34 is input to the + input terminal of the comparator 222, and a negative threshold voltage (− (1/4) × Vref) is input to the − input terminal thereof. Is done.
[0037]
Next, the operation of each part of the embodiment having such a configuration will be described below.
First, an operation example of the sample hold circuit 11-1 shown in FIG. 2 will be described with reference to FIG.
When the sampling pulse φ1 whose period shown in FIG. 5A is T is “H” level, the contacts of the switches SW1 and SW2 shown in FIG. 2 are closed, and the capacitor C1 is charged by the analog input signal Vin. Sample operation is performed.
[0038]
On the other hand, when sampling pulse φ1 changes from “H” level to “L” level, control signal φ2 shown in FIG. 5B changes from “L” level to “H” level. For this reason, the contacts of the switches SW1 and SW2 are opened and the contact of the switch SW3 is closed, so that the output voltage Vo1 corresponding to the charge accumulated in the capacitor C1 is output to the output terminal of the operational amplifier 21 ( (See FIG. 5C).
[0039]
When the output voltage Vo1 from the operational amplifier 21 is supplied to the ternary circuit 22, the ternary circuit 22 outputs “1”, “0”, or “−1” based on the output voltage Vo1. Data D1 is generated and output (see FIG. 5D).
Next, the operation of the stage shown in FIG. 4 will be described with reference to FIGS.
[0040]
In the stage shown in FIG. 4, a high-speed sampling pulse φ11 having a period of T / 2 as shown in FIG. 6A is controlled based on a normal sampling pulse φ1 having a period of T shown in FIG. It is generated by a circuit (not shown), sampled and held twice in the first period T1 and the second period T2 using the sampling pulse φ11, and the respective outputs are taken out.
[0041]
More specifically, as shown in FIG. 6A, when the sampling pulse φ11 becomes “H” level at time t1, the sampling operation in the first period T1 is started, and the switches SW21 to SW23 shown in FIG. Each contact of is closed. An equivalent circuit of the signal processing circuit 32 at this time is as shown in FIG. 7A, and both the capacitors C11 and C12 are charged by the analog signal Vo (N-1) from the previous stage.
[0042]
Thereafter, as shown in FIG. 6A, when the sampling pulse φ11 changes from “H” level to “L” level, the control signal φ21 changes from “L” level to “H” as shown in FIG. 6D. ”Level and the hold operation in the first period T1 starts. As a result, the respective contacts of the switches SW21 to SW23 are opened, and the respective contacts of the switches SW24 and SW26 are closed. An equivalent circuit of the signal processing circuit 32 at this time is as shown in FIG. become. At the time of this hold operation, the operational amplifier 34 performs addition / subtraction between the charging voltage of the capacitor C11 and the output of the reference voltage generation circuit 31, and the addition / subtraction value is amplified almost twice and outputted.
[0043]
Here, the operational amplifier 34 has a substantially double amplification function because the capacitor C11 becomes an input element of the operational amplifier 34 and the capacitor C12 becomes a feedback element of the operational amplifier 34 during the hold operation, and the capacitor C11. This is because the capacities of C12 are substantially the same and the capacity ratio is approximately 1.
Thereafter, as shown in FIG. 6A, when the sampling pulse φ11 changes from “L” level to “H” level, the control signal φ21 changes from “H” level to “L” as shown in FIG. 6D. ”Level, and simultaneously with the end of the hold operation in the first period T1, the sample operation in the second period T2 is started. As a result, the contacts of the switches SW21 to SW23 are closed again. An equivalent circuit of the signal processing circuit 32 at this time is as shown in FIG. 7A, and both the capacitors C11 and C12 are charged by the analog signal Vo (N-1) from the previous stage.
[0044]
Subsequently, when the sampling pulse φ11 changes from the “H” level to the “L” level, the control signal φ22 shown in FIG. 6E changes from the “L” level to the “H” level, and the second period T2 is held. Operation starts. As a result, the respective contacts of the switches SW21 to SW23 are opened, and the respective contacts of the switches SW25 and SW27 are closed. An equivalent circuit of the signal processing circuit 32 at this time is as shown in FIG. become. At the time of this hold operation, the operational amplifier 34 performs addition / subtraction between the charging voltage of the capacitor C12 and the output of the reference voltage generation circuit 31, and the addition / subtraction value is amplified almost twice and output.
[0045]
Here, during the hold operation, the capacitor C12 becomes an input element of the operational amplifier 34, and the capacitor C11 becomes a feedback element of the operational amplifier 34.
By such an operation, in the first period T1 and the second period T2, the sample-and-hold operation is performed twice in a time-sharing manner as described above. Output Vo (N) as shown in FIG. Based on the output Vo1, the ternarization circuit 33 performs ternarization of “1”, “0”, or “−1” at the timing shown in FIG.
[0046]
As described above, in each stage of this embodiment, the sample hold operation is performed twice in the first period T1 and the second period T2, and the connection state of the capacitors C11 and C12 is changed during each hold operation. The selection is made from one of (B) or (C) in FIG. 7, but there is a feature in that the selection is made in the direction in which the integral error decreases.
[0047]
In other words, in this embodiment, the selection is performed by the switches SW24 and SW26 that are controlled to be opened and closed by the control signal φ21 and the switches SW25 and SW27 that are controlled to be opened and closed by the control signal φ22. It is characterized in that it is generated according to the rules shown in FIG. 8 based on the logic state of the digital signal D (N−1) from the previous stage, and the integration error is eliminated as much as will be described later.
[0048]
FIG. 6C shows all possible combinations of the value of the digital signal D (N−1) from the preceding stage in the first period T1 and the second period. Therefore, the connection state of the capacitors C11 and C12 during each hold operation in the first period T1 and the second period T2 in each combination and the integration error at that time will be described.
[0049]
First, at time t1 to time t2 in FIG. 6, when the digital signal D (N−1) is “1” as shown in FIG. 6C during the hold operation in the first period T1, the control signal φ21 The switches SW24 and SW26 are closed, and the connection state of the capacitors C11 and C12 is as shown in FIG. The integral error at this time is, for example, an error a in FIG.
[0050]
Here, the integral error means a deviation between the output of the operational amplifier 34 and a predetermined output code corresponding to this output.
Also, at time t1 to time t2, during the hold operation in the second period T2, as shown in FIG. 6C, when the digital signal D (N−1) is “1”, the switch SW25, The SW 27 is closed and the connection state of the capacitors C11 and C12 is as shown in FIG. The integral error at this time is, for example, an error a ′ in FIG.
[0051]
Next, at time t2 to time t3, when the digital signal D (N−1) is “1” as shown in FIG. 6C during the hold operation in the first period T1, the connections of the capacitors C11 and C12 are performed. The state is as shown in FIG. 7B, and the integral error at this time is, for example, the error a in FIG. 9A. On the other hand, when the digital signal D (N−1) is “0” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. The sex error is, for example, an error b ′ in FIG.
[0052]
Next, at time t3 to time t4, when the digital signal D (N−1) is “0” as shown in FIG. 6C during the hold operation in the first period T1, the connections of the capacitors C11 and C12 are performed. Since the state is as shown in FIG. 7C, the integral error is, for example, the error b in FIG. 9A. On the other hand, when the digital signal D (N−1) is “1” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. Is, for example, an error a ′ in FIG.
[0053]
Next, when the digital signal D (N−1) is “0” as shown in FIG. 6C during the hold operation in the first period T1 from time t4 to time t5, the capacitors C11 and C12 are connected. Since the state is as shown in FIG. 7C, the integral error is, for example, the error b in FIG. 9A. On the other hand, when the digital signal D (N−1) is “0” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. Is, for example, an error b ′ in FIG.
[0054]
Next, at time t5 to time t6, when the digital signal D (N−1) is “0” as shown in FIG. 6C during the hold operation in the first period T1, the connections of the capacitors C11 and C12 are performed. Since the state is as shown in FIG. 7C, the integral error is, for example, the error b in FIG. 9A. On the other hand, when the digital signal D (N−1) is “−1” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. The error is, for example, an error c ′ in FIG.
[0055]
Next, at time t6 to time t7, when the digital signal D (N−1) is “−1” as shown in FIG. 6C during the hold operation in the first period T1, the capacitors C11 and C12 The connection state is as shown in FIG. 7B, and the integral error at this time is, for example, the error c in FIG. 9A. On the other hand, when the digital signal D (N−1) is “0” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. The sex error is, for example, an error b ′ in FIG.
[0056]
Next, at time t7 to time t8, when the digital signal D (N−1) is “−1” as shown in FIG. 6C during the hold operation in the first period T1, the capacitors C11 and C12 The connection state is as shown in FIG. 7B, and the integral error at this time is, for example, the error c in FIG. 9B. On the other hand, when the digital signal D (N−1) is “−1” during the hold operation in the second period T2, the connection state of the capacitors C11 and C12 is as shown in FIG. The integral error is, for example, an error c ′ in FIG.
[0057]
Next, the case where the integral error can be reduced and the discontinuity of the integral error can be reduced as compared with the conventional case by switching the output of the reference voltage generation circuit 31 by such an operation will be described with reference to FIG. To do.
Now, in the first period T, for example, at times t1 to t2 in FIG. 6, the integral error during the hold operation in the first period T1 is the error a shown in FIG. 9A and the second period T2. Assume that the integration error during the hold operation is the error a ′ shown in FIG. In the next period T, for example, at times t4 to t5 in FIG. 6, the integration error during the hold operation in the first period T1 is the error b shown in FIG. 9A, and the hold operation in the second period T2. Assume that the integration error at that time becomes an error b ′ shown in FIG. Further, in the next period T, for example, at times t7 to t8 in FIG. 6, the integral error during the hold operation in the first period T1 is the error c and the second period T2 shown in FIG. It is assumed that the integration error during the hold operation becomes an error c ′ shown in FIG.
[0058]
In such a case, the output of the reference voltage generation circuit 31 is switched when moving from the first period T to the next period T, and the integral error is discontinuous as shown in FIGS. However, the errors Δe1 and Δe2 at the time of discontinuity are smaller than in the conventional case. Further, when moving from the next period T to the next period T, the integral error becomes discontinuous as shown in FIGS. 9A and 9B, but the errors Δe3 and Δe4 at the discontinuity are as follows. It becomes smaller than the conventional case. As a result, the integral error remaining without being canceled at the time of the discontinuity becomes as shown in FIG. 9C, and can be greatly reduced as compared with the conventional case.
[0059]
As described above, in the pipeline type A / D converter according to this embodiment, each of the stages 11-2 to 11-k performs the sample hold operation in the time division in the first period T1 and the second period T2. The connection state of the capacitors C11 and C12 is selected from one of (B) or (C) in FIG. 7 during each hold operation, and in particular, the integration error at the time of switching the output of the reference voltage generation circuit 31 The selection is made in a direction that can reduce (eliminate) the noise.
[0060]
For this reason, in the pipeline type A / D converter according to this embodiment, even if the capacitors C11 and C12 of the stages 11-2 to 11-k are not the same in capacity, the integration error for each stage is conventionally increased. As a result, even if the resolution of A / D conversion is increased to 16 bits, a highly accurate A / D conversion output can be obtained.
[0061]
【The invention's effect】
As described above, in the present invention, in the first period and the second period, the analog signal from the previous stage is sampled by the first and second passive elements, and then either of the passive elements is selected. One is used as the feedback element of the operational amplifier, and the signal processing means for adding / subtracting the analog signal sampled by the remaining passive elements and the predetermined analog reference signal from the reference signal generating means by the operational amplifier is provided. .
[0062]
In the first period, when the digital signal from the preceding stage is in the first logic state (for example, in the case of +1 and −1), the signal processing means is the first passive element as the feedback element. And when the digital signal is in the second logic state (eg, 0), the second passive element is used as the feedback element, while in the second period, the first logic state The second passive element is used as the feedback element, and in the case of the second logic state, the first passive element is used as the feedback element.
[0063]
Therefore, according to the present invention, the integral error of each stage can be eliminated as much as possible. For example, even if the resolution of A / D conversion is increased to 16 bits, a highly accurate A / D conversion output can be obtained. can get.
[Brief description of the drawings]
FIG. 1 is an overall block diagram illustrating a configuration example of a pipeline type A / D converter according to an embodiment of the present invention.
2 is a circuit diagram showing a configuration example of a sample and hold circuit in FIG. 1; FIG.
3 is a block diagram illustrating a configuration example of a ternary circuit in FIG. 2. FIG.
4 is a circuit diagram showing a configuration example of each stage in FIG. 1. FIG.
5 is a waveform diagram of each part for explaining the operation of the sample and hold circuit of FIG. 2; FIG.
6 is a waveform diagram of each part for explaining the operation of the stage of FIG. 4;
7 is an equivalent circuit in each operation state of the signal processing circuit of FIG. 4;
FIG. 8 is a diagram illustrating a relationship between a state of a digital signal input to each stage and a control signal generated corresponding to the state.
FIG. 9 is a diagram illustrating an example of an integral error in the stage of FIG. 4;
FIG. 10 is a block diagram showing an example of a conventional pipeline type A / D converter.
FIG. 11 is a diagram showing an example of an integral error in the prior art.
FIG. 12 is a diagram showing another example of the integral error in the prior art.
[Explanation of symbols]
SW1 to SW3 switch
SW11 to SW13 switch
SW21 to SW27 switch
C1 capacitor
C11, C12 capacitors (capacitors)
11-1 Sample hold circuit
11-2 to 11-k stage
12 memory
13 Averaging circuit
21 Operational amplifier
22 Tri-level circuit
31 Reference voltage generation circuit
32 Signal processing circuit
33 Ternary circuit
34 Operational amplifier
221, 222 Comparator
223 decoder

Claims

A pipeline A / D converter in which a plurality of stages for performing A / D conversion are connected in cascade,
The stage is
A reference signal generating means for converting a digital signal from the previous stage into a predetermined analog reference signal;
An operational amplifier, a first passive element, and a second passive element are included. In the first period and the second period, the analog signal from the previous stage is sampled by the both passive elements, and then the both passive elements are sampled. Any one of the elements is used as a feedback element of the operational amplifier, and signal processing means for performing addition / subtraction of the analog signal sampled in the remaining passive elements and the predetermined analog reference signal respectively by the operational amplifier,
A multi-value converting means for multi-value each of the output of the first period and the output of the second period from the operational amplifier;
In the first period, the signal processing means uses the first passive element as the feedback element when the digital signal from the previous stage is in the first logic state, and the digital signal is the second signal. In the second logic period, the second passive element is used as the feedback element. On the other hand, in the second period, the second passive element is used as the feedback element in the first logic state. In the case of the second logic state, the first passive element is used as the feedback element.
The pipeline type A further comprises averaging means for averaging the output of the first period and the output of the second period multi-valued by the multi-value conversion means of each stage. / D converter.

The operational amplifier has a gain of almost twice during the hold operation,
The multi-value conversion means outputs a ternary digital signal of “+1”, “0”, or “−1”,
The first logic state is when the digital signal from the preceding stage is “+1” or “−1”, and the second logic state is when the digital signal is “0”. The pipeline type A / D converter according to claim 1.

The passive element comprises a capacitor,
The reference signal generation unit is configured to output a positive reference voltage (+ Vref), a zero voltage (0V), or a negative reference as the analog reference signal according to “+1”, “0”, “−1” of the digital signal. 3. The pipeline type A / D converter according to claim 2, wherein a voltage (-Vref) is generated.

4. The pipeline according to claim 3, wherein the multi-value conversion means includes comparator means for ternarizing (+1, 0, −1) the output of the operational amplifier with a predetermined positive / negative threshold value. Type A / D converter.