JP4036917B2

JP4036917B2 - Thin film transistor manufacturing method

Info

Publication number: JP4036917B2
Application number: JP14162597A
Authority: JP
Inventors: 公士大形; 田中　　勉; 美智子竹井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2008-01-23
Anticipated expiration: 2017-05-30
Also published as: JPH10335668A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタの製造方法に関するものであり、特に、液晶表示装置の画素スイッチング素子、或いは、データドライバ及びゲートドライバ等として用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）の陽極酸化膜の除去工程に特徴のある薄膜トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のＴＦＴを設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置において、アドレス用ＴＦＴや、各画素ＴＦＴのゲート線或いはデータ線に印加する電圧を制御する画素周辺部の駆動ドライバー用のＴＦＴは、近年の液晶表示装置の高精細化、高品質化に伴って高移動度のものが求められており、この様な要請に応えるためにＴＦＴを構成する半導体層として多結晶シリコン膜を用いた多結晶シリコンＴＦＴが採用され始めている。
【０００４】
しかし、この様な多結晶シリコンＴＦＴに用いる多結晶シリコン膜は、単結晶シリコン膜に比べて結晶性が劣るため、単結晶シリコンＴＦＴと比較してオフ電流が高いという問題がある。
【０００５】
この様なオフ電流の問題を解決するために、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造の採用が検討されており、高不純物濃度のソース・ドレイン領域とチャネル領域との間に低不純物濃度のＬＤＤ領域を設けることによって、ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソース領域）間の電界を緩和して、リーク電流を低減しようというものである。
【０００６】
ここで、従来のＬＤＤ構造ＴＦＴの製造工程を、図６及び図７を参照して説明するが、図７（ｄ），（ｅ）の右側の図は、陽極酸化のための電源供給線とゲート電極に繋がるゲートバスラインとの接続部の構造を示す要部断面図である。
【０００７】
図６（ａ）参照
まず、石英ガラス基板４１上に下地ＳｉＯ₂膜４２を介して多結晶シリコンパターン４３を設けたのち、ゲート絶縁膜となるＳｉＯ₂膜４４及びゲート電極となるＡｌ層４５を堆積させ、次いで、酒石酸＋エチレングリコールからなる溶液中でＡｌ層４５を陽極酸化して、その表面に孔が少なく緻密な無孔質陽極酸化膜４６を形成する。
【０００８】
図６（ｂ）参照
次いで、レジストパターン４７をマスクとして、無孔質陽極酸化膜４６及びＡｌ層４５をエッチングして、ゲート電極４８、ゲート電極４８に繋がるゲートバスライン（図示せず）、及び、無孔質陽極酸化保護膜４９を形成する。
【０００９】
次いで、ＬＤＤ領域を自己整合的に形成するために、シュウ酸溶液中で再び陽極酸化することによりゲート電極４８の露出表面、即ち、側面にポーラスな多孔質陽極酸化膜５０を形成する。
【００１０】
図６（ｃ）参照
次いで、無孔質陽極酸化保護膜４９及び多孔質陽極酸化膜５０をマスクとして、ＳｉＯ₂膜４４をエッチングすることによってゲート絶縁膜５１を形成すると共に、多結晶シリコンパターン４３を露出させる。
【００１１】
図７（ｄ）参照
次いで、Ａｌ混酸（リン酸＋硝酸＋水）を用いてエッチングすることによって、ゲート電極４８の側壁に形成されている多孔質陽極酸化膜５０を選択的に除去して、除去部直下のゲート絶縁膜５１をＬＤＤマスク領域とする。
なお、右の図から明らかなように、この工程までは、ゲート電極４８に繋がるゲートバスライン５２は電源供給線５３と電気的に接続されている。
【００１２】
図７（ｅ）参照
次いで、ゲートバスライン５２と電源供給線５３を電気的に切断するために、エッチングにより切断部５４を設けたのち、Ｐイオン５５を低加速エネルギーで高濃度に注入してソース・ドレイン領域５６を形成し、次いで、Ｐイオンを高加速エネルギーで低濃度に注入してＬＤＤ領域５７を形成する。
【００１３】
図７（ｆ）参照
次いで、全面に層間絶縁膜として、エッチングストッパーとなるＳｉＯ₂膜５８、及び、ＳｉＮ膜５９を堆積させ、次いで、パターニングすることによってソース・ドレイン領域５６及びゲート電極４８に対するコンタクトホールを形成したのち、Ｔｉ膜を堆積させ、パターニングすることによってソース・ドレイン電極６０及びゲート引出電極６１を形成していた。
なお、画素スイッチング用ＴＦＴ、即ち、アドレス用ＴＦＴの場合には、ゲート引出電極は必要ない。
【００１４】
【発明が解決しようとする課題】
しかし、従来のＴＦＴの製造工程においては、ポーラスな多孔質陽極酸化膜５０を除去する工程において、ゲート電極４８或いはゲートバスライン５２に多数の孔が発生し、ゲートバスライン５２がオープンになったり、或いは、ゲート破損によりＴＦＴが動作しなくなるという問題がある。
【００１５】
図８（ａ）参照
即ち、ポーラスな多孔質陽極酸化膜５０を除去する工程において、ゲートバスライン５２と電源供給線５３が電気的に接続されていると、エッチング液中で、多結晶シリコンパターン４８とゲートバスライン５２との間に、ＳｉとＡｌのイオン化傾向に基づいて化学電池が形成され、電源供給線５３を介して閉回路が構成されて電子６４が流れるため、ゲート電極４８或いはゲートバスライン５２にピンホールが存在すると、ピンホールが化学反応によってその一部が溶解し、多数の孔６２，６３が形成されるものと考えられる。
【００１６】
図８（ｂ）参照
これらの孔６２，６３は、エッチング時間にもよるが、場合によっては、直径２μｍ程度の大きさになり、イオン注入により、ソース・ドレイン領域５６及びＬＤＤ領域５７を形成してもＴＦＴとして動作しなくなり、また、ゲートバスライン５２に孔６３が形成された場合には、ゲートバスライン５２が孔６３によって切断され、回路がオープンになってしまうことがある。
【００１７】
したがって、本発明は、ポーラスな陽極酸化膜の除去工程において、ゲート電極及びゲートバスラインに孔が発生することを防止することを目的とする。
【００１８】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、各図における左側の図は、ＴＦＴ素子部の要部断面図であり、また、右側の図はゲート電極に繋がるゲートバスラインの電源供給線との接続部の要部断面図である。
【００１９】
図１（ａ）乃至（ｃ）参照
（１）本発明は、絶縁性基板１上に設けた多結晶シリコン膜３上にゲート絶縁膜４を介してゲート電極５を形成すると共に、ゲートバスライン８を形成し、少なくともゲート電極５の側壁に陽極酸化膜７を形成したのち、このゲート電極５の側壁に設けた陽極酸化膜７を除去する工程を備えた薄膜トランジスタの製造方法において、ゲートバスライン８と陽極酸化用の電源供給線１０を電気的に切断したのち、ゲート電極５の側壁に設けた陽極酸化膜７を除去することを特徴とする。
【００２０】
この様に、ゲート電極５の側壁に設けた陽極酸化膜７を除去する前に、ゲートバスライン８と陽極酸化用の電源供給線１０を切断部９において切断しているので、陽極酸化用溶液を媒介とした化学電池が閉回路を構成しなくなり、電流が流れないので、ゲートバスライン８に存在するピンホール部の化学反応による溶解が起こらず、ＴＦＴにとって不所望な孔の発生を防止することができる。
【００２１】
（２）また、本発明は、上記（１）において、ゲート電極５及びゲートバスライン８が、Ａｌ或いはＡｌ合金のいずれかからなり、陽極酸化膜７が、多孔質な陽極酸化膜であることを特徴とする。
【００２２】
この様なゲート電極５及びゲートバスライン８用の導電体としては、陽極酸化の容易性、或いは、低抵抗性の観点から、Ａｌ、或いは、Ａｌ−Ｓｃ及びＡｌ−Ｓｉ等のＡｌ合金が好適であり、特に、エレクトロマイグレーション耐性及びヒロックの発生防止の点でＡｌ−Ｓｃが望ましい。
【００２３】
また、陽極酸化膜７として、多孔質な陽極酸化膜を用いることによって、短時間で厚いサイドウォールを形成することができ、また、そのエッチング除去も容易になる。
【００２４】
（３）また、本発明は、上記（２）において、陽極酸化膜７の除去部が低不純物濃度のソース・ドレイン領域を規定することを特徴とする。
【００２５】
この様に、多孔質な陽極酸化膜７を用いることによって、簡単な製造工程によって、十分な耐圧の得られる低不純物濃度のソース・ドレイン領域、即ち、ＬＤＤ領域を自己整合的に形成することができる。
【００２６】
（４）また、本発明は、上記（３）において、ゲート電極５の側壁に陽極酸化膜７を形成したのち、ゲート電極５を陽極酸化することにより、少なくともゲート電極５と陽極酸化膜７との境界に無孔質陽極酸化膜を形成することを特徴とする。
【００２７】
この様に、ゲート電極５と陽極酸化膜７との境界に無孔質陽極酸化膜を形成することによって、ゲート電極５の側壁に設けた陽極酸化膜７を除去する際に、ゲート電極５が不所望にエッチングされることがない。
【００２８】
【発明の実施の形態】
ここで、本発明の実施の形態の製造工程を、図２乃至図５を参照して説明する。
なお、図４（ｈ）は、図４（ｇ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った要部断面図である。
【００２９】
図２（ａ）参照
まず、ＴＦＴ基板となる透明の石英ガラス基板１１上に、プラズマＣＶＤ法（ＰＣＶＤ法）を用いて、厚さ１０〜５００ｎｍ、例えば、２００ｎｍの下地ＳｉＯ₂膜１２、及び、厚さ１０〜２００ｎｍ、例えば、５０ｎｍのアモルファスシリコン層を堆積させたのち、例えば、３００ｍＪ／ｃｍ²のパワーでレーザ照射を行って多結晶シリコン層に変換し、次いで、所定の形状にドライ・エッチングすることによって、ＴＦＴを構成するための多結晶シリコンパターン１３からなる島状領域を形成する。
【００３０】
図２（ｂ）参照
次いで、多結晶シリコンパターン１３の表面を軽くフッ酸処理して汚染物質を除去したのち、ＰＣＶＤ法を用いて、厚さ５０〜２００ｎｍ、例えば、１５０ｎｍのゲート絶縁膜となるＳｉＯ₂膜１４を堆積させ、次いで、スパッタリング法を用いて、全面にゲート電極及びゲートバスラインとなる厚さ１００〜５００ｎｍ、例えば、３００ｎｍのＡｌ膜を堆積させたのち、酒石酸＋エチレングリコール溶液中で、例えば、１５Ｖの電圧を１５分間印加することによって厚さ１５ｎｍの緻密で無孔質なＡｌ₂Ｏ₃からなる無孔質陽極酸化膜１６を形成する。
なお、この場合の無孔質陽極酸化膜１６の膜厚は印加電圧に比例（１０〜１５Å／Ｖ）する。
【００３１】
図２（ｃ）参照
次いで、レジストパターン１７をマスクとして、Ｃｒ混酸（リン酸＋硝酸＋水＋ＣｒＯ₃）を用いて無孔質陽極酸化膜１６をエッチングして無孔質陽極酸化保護膜１９を形成し、次いで、Ａｌ混酸を用いてＡｌ膜１５をエッチングすることによってゲート電極１８及び各ゲート電極１８と一体に繋がるゲートバスライン（図示せず）を形成する。
【００３２】
図３（ｄ）参照
次いで、レジストパターン１７を残存させたまま、全体をシュウ酸水溶液中に浸漬すると共に、ゲートバスラインに電源供給線を介して外部電源から、例えば、４Ｖの正電圧を印加することによって陽極酸化を行い、ゲート電極１８及びゲートバスラインの露出側面に、厚さ２００〜１０００ｎｍ、例えば、４Ｖの正電圧を４０分間印加して８００ｎｍのポーラスな多孔質陽極酸化膜２０を形成する。
【００３３】
図３（ｅ）参照
次いで、レジストパターン１７を除去したのち、酒石酸＋エチレングリコール溶液中に浸漬すると共に、ゲートバスラインに電源供給線を介して外部電源から、例えば、１００Ｖの正電圧を印加することによって陽極酸化を行い、ゲート電極１８及びゲートバスラインと、多孔質陽極酸化膜２０及び無孔質陽極酸化保護膜１６との界面に、厚さ１００ｎｍの無孔質陽極酸化膜２１を形成する。
【００３４】
図３（ｆ）参照
次いで、多孔質陽極酸化膜２０及び無孔質陽極酸化保護膜１６をマスクとして、ＣＨＦ₃＋Ｏ₂をエッチングガスとしたドライ・エッチングを施すことによって、ＳｉＯ₂膜１４をエッチングして、ゲート絶縁膜２２を形成する。
【００３５】
図４（ｇ）及び（ｈ）参照
次いで、フォトレジスト２５を塗布して、ゲートバスライン２３の電源供給線２４側の近傍に開口部２６を設け、Ｃｒ混酸を用いて露出する無孔質陽極酸化保護膜１９を除去したのち、Ａｌ混酸を用いてゲートバスライン２３の露出部をエッチングして切断部２７を形成する。
【００３６】
図５（ｉ）参照
次いで、フォトレジスト２５を除去したのち、Ａｌ混酸を用いてポーラスな多孔質陽極酸化膜２０を除去し、次いで、加速エネルギー５〜３０ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０¹⁴〜１．０×１０¹⁶ｃｍ^-2、例えば、５．０×１０¹⁵ｃｍ^-2のドーズ量でＰイオン２８をイオン注入してゲート絶縁膜２２に自己整合するｎ⁺型のソース・ドレイン領域２９を形成する。
【００３７】
図５（ｊ）参照
次いで、加速エネルギー３０〜１００ｋｅＶ、例えば、９０ｋｅＶで、１．０×１０¹³〜１．０×１０¹⁵ｃｍ^-2、例えば、１．０×１０¹⁴ｃｍ^-2のドーズ量でＰイオン３０をイオン注入して無孔質陽極酸化保護膜２１に自己整合するｎ^-型のＬＤＤ領域３１を形成したのち、３００ｍＪ／ｃｍ²のパワーでレーザ照射を行い、注入したＰイオンを活性化する。
【００３８】
図５（ｋ）参照
次いで、ＰＣＶＤ法を用いて、層間絶縁膜として、厚さ１０〜１００ｎｍ、例えば、３０ｎｍのエッチングストッパーとなるＳｉＯ₂膜３２、及び、厚さ２００〜５００ｎｍ、例えば、３７０ｎｍのＳｉＮ膜３３を堆積させたのち、エッチングすることによってソース・ドレイン領域２９及びゲート電極１８に対するコンタクトホールを形成し、次いで、厚さ１００〜５００ｎｍ、例えば、４００ｎｍのＴｉ膜を堆積させたのち、ドライ・エッチングを施すことによってソース・ドレイン電極３４及びゲート引出電極３５を形成する。
【００３９】
次いで、図示しないものの、画素部においては、第２層間絶縁膜を介してドレイン電極と接続するドレインバスラインを形成したのち、第３層間絶縁膜を介してソース電極と接続する画素電極を形成することによってＴＦＴ基板が完成する。
【００４０】
以上、説明したように、本発明の実施の形態においては、ＬＤＤ領域を形成するためのポーラスな多孔質陽極酸化膜２０の除去工程の前に、ゲートバスライン２３と電源供給線２４を切断しているので、エッチング液、即ち、Ａｌ混酸を媒介とした化学電池の閉回路が構成されないので、ピンホール部における化学反応に基づく溶解による孔が発生することがなく、素子欠陥のないＴＦＴ基板を形成することができる。
【００４１】
また、本発明の実施の形態においては、多孔質陽極酸化膜２０とゲート電極１８及びゲートバスライン２３との界面に無孔質陽極酸化保護膜２１を設けているので、多孔質陽極酸化膜２０のエッチング除去工程において、ゲート電極１８及びゲートバスライン２３がエッチングされることがなく、安定した特性のＴＦＴを形成することができる。
【００４２】
この無孔質陽極酸化保護膜２１は必ずしも必須のものではないが、無孔質陽極酸化保護膜２１は緻密であり、３００℃程度の低温熱処理でも発生するヒロック（ｈｉｌｌｏｃｋ）を低減する効果があるため、最近の液晶表示装置パネルにおける標準的なプロセスになりつつある。
【００４３】
また、上記の実施の形態においては、アモルファスシリコン層をレーザアニールすることによって多結晶シリコン層に変換しているが、アモルファスシリコン膜を６００℃程度の高温でアニールして多結晶化しても良く、或いは、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて多結晶シリコン層を直接堆積させても良いものであり、さらに、アモルファスシリコンを多結晶化する際に、Ｎｉ等の核形成物質を添加してから多結晶化しても良いものである。
【００４４】
また、上記の各実施の形態においては、ゲート電極材料としてＡｌを用いているが、Ａｌに限られるものではなく、Ａｌ−Ｓｃ或いはＡｌ−Ｓｉ等のＡｌを主成分とした金属であれば良く、この様な金属を用いることによって配線抵抗が低減し、且つ、パターニング工程が簡単になり、特に、Ｓｃを含んだＡｌ−Ｓｃを用いた場合にはヒロックの発生を抑制することができる。
【００４５】
また、上記の実施の形態においては、高不純物濃度のソース・ドレイン領域２９を形成したのち、ＬＤＤ領域３１を形成しているが、この順序は逆にしても良いものである。
【００４６】
また、上記の実施の形態においては、アクティブマトリクス型液晶表示装置に用いるＴＦＴの製造方法として説明しているが、本発明は、アクティブマトリクス型液晶表示装置に限られるものではなく、ラインセンサ用の薄膜半導体装置等の他の用途の薄膜半導体装置も対象とするものである。
【００４７】
また、上記の実施の形態においては、絶縁性基板として、透明な石英ガラス基板を用いているが、石英ガラス基板に限られるものでなく、製造工程に伴う熱処理温度に耐え得る特性を有するガラス基板等の絶縁性基板であれば何でも良く、特に、液晶表示装置以外の用途の場合には、必ずしも透明である必要はない。
【００４８】
【発明の効果】
本発明によれば、ＬＤＤ領域を形成するための多孔質陽極酸化膜の除去工程の前に、ゲートバスラインと電源供給線を切断しているので、ゲート電極及びゲートバスラインに孔による欠陥が発生することがなく、ゲート電極及びゲートバスラインに多くのピンホールが存在していても、素子欠陥のない薄膜トランジスタを製造することができ、アクティブマトリクス型液晶表示装置の高信頼性化、低価格化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態の図４以降の製造工程の説明図である。
【図６】従来のＴＦＴの途中までの製造工程の説明図である。
【図７】従来のＴＦＴの図６以降の製造工程の説明図である。
【図８】従来のＴＦＴの製造工程の問題点の説明図である。
【符号の説明】
１絶縁性基板
２下地絶縁膜
３多結晶シリコンパターン
４ゲート絶縁膜
５ゲート電極
６保護膜
７陽極酸化膜
８ゲートバスライン
９切断部
１０電源供給線
１１石英ガラス基板
１２下地ＳｉＯ₂膜
１３多結晶シリコンパターン
１４ＳｉＯ₂膜
１５Ａｌ層
１６無孔質陽極酸化膜
１７レジストパターン
１８ゲート電極
１９無孔質陽極酸化保護膜
２０多孔質陽極酸化膜
２１無孔質陽極酸化膜
２２ゲート絶縁膜
２３ゲートバスライン
２４電源供給線
２５フォトレジスト
２６開口部
２７切断部
２８Ｐイオン
２９ソース・ドレイン領域
３０Ｐイオン
３１ＬＤＤ領域
３２ＳｉＯ₂膜
３３ＳｉＮ膜
３４ソース・ドレイン電極
３５ゲート引出電極
４１石英ガラス基板
４２下地ＳｉＯ₂膜
４３多結晶シリコンパターン
４４ＳｉＯ₂膜
４５Ａｌ層
４６無孔質陽極酸化膜
４７レジストパターン
４８ゲート電極
４９無孔質陽極酸化保護膜
５０多孔質陽極酸化膜
５１ゲート絶縁膜
５２ゲートバスライン
５３電源供給線
５４切断部
５５Ｐイオン
５６ソース・ドレイン領域
５７ＬＤＤ領域
５８ＳｉＯ₂膜
５９ＳｉＮ膜
６０ソース・ドレイン電極
６１ゲート引出電極
６２孔
６３孔
６４電子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a thin film transistor, and is particularly characterized in the step of removing an anodized film of a polycrystalline silicon thin film transistor (TFT) used as a pixel switching element of a liquid crystal display device or a data driver and a gate driver. The present invention relates to a method for manufacturing a thin film transistor.
[0002]
[Prior art]
Conventionally, liquid crystal display devices are small, light, and have low power consumption, so they are used in OA terminals and projectors, or are used in small liquid crystal televisions and the like because of their portability. For the liquid crystal display device, an active matrix liquid crystal display device in which a switching TFT is provided for each pixel is used.
[0003]
In such an active matrix liquid crystal display device, the TFT for address and the driver for driving the pixel peripheral part for controlling the voltage applied to the gate line or the data line of each pixel TFT are the high level of liquid crystal display devices in recent years. With the demand for finer and higher quality, high mobility is required, and in order to meet such demands, polycrystalline silicon TFTs using a polycrystalline silicon film as a semiconductor layer constituting the TFT have begun to be adopted. Yes.
[0004]
However, the polycrystalline silicon film used for such a polycrystalline silicon TFT has a problem that the off-state current is higher than that of the single crystal silicon TFT because the crystallinity is inferior to that of the single crystal silicon film.
[0005]
In order to solve such a problem of off-state current, adoption of an LDD (Lightly Doped Drain) structure has been studied, and a low impurity concentration LDD region is provided between a high impurity concentration source / drain region and a channel region. By providing, the electric field between the channel and the drain region (source region) when the TFT is in an off state is relaxed to reduce the leakage current.
[0006]
Here, a manufacturing process of a conventional LDD structure TFT will be described with reference to FIGS. 6 and 7. FIGS. 7 (d) and 7 (e) are diagrams showing power supply lines for anodization. It is principal part sectional drawing which shows the structure of a connection part with the gate bus line connected to a gate electrode.
[0007]
6A. First, after a polycrystalline silicon pattern 43 is provided on a quartz glass substrate 41 via a base SiO ₂ film 42, an SiO ₂ film 44 serving as a gate insulating film and an Al layer 45 serving as a gate electrode are formed. Next, the Al layer 45 is anodized in a solution made of tartaric acid + ethylene glycol to form a dense non-porous anodic oxide film 46 with few holes on its surface.
[0008]
Next, referring to FIG. 6B, the non-porous anodic oxide film 46 and the Al layer 45 are etched using the resist pattern 47 as a mask, and a gate bus 48 (not shown) connected to the gate electrode 48, a gate bus line (not shown), and Then, a nonporous anodic oxidation protective film 49 is formed.
[0009]
Next, in order to form the LDD region in a self-aligned manner, a porous porous anodic oxide film 50 is formed on the exposed surface, that is, the side surface of the gate electrode 48 by anodizing again in an oxalic acid solution.
[0010]
Next, referring to FIG. 6C, a gate insulating film 51 is formed by etching the SiO ₂ film 44 using the nonporous anodized protective film 49 and the porous anodized film 50 as a mask, and a polycrystalline silicon pattern 43 is formed. To expose.
[0011]
Next, referring to FIG. 7D, the porous anodic oxide film 50 formed on the side wall of the gate electrode 48 is selectively removed by etching using Al mixed acid (phosphoric acid + nitric acid + water). The gate insulating film 51 immediately below the removed portion is used as an LDD mask region.
As is apparent from the right figure, until this step, the gate bus line 52 connected to the gate electrode 48 is electrically connected to the power supply line 53.
[0012]
Next, referring to FIG. 7E, in order to electrically disconnect the gate bus line 52 and the power supply line 53, a cutting portion 54 is provided by etching, and then P ions 55 are implanted at a high concentration with low acceleration energy. Source / drain regions 56 are formed, and then P ions are implanted at a low concentration with high acceleration energy to form LDD regions 57.
[0013]
Next, referring to FIG. 7F, an SiO ₂ film 58 and an SiN film 59 serving as an etching stopper are deposited on the entire surface as an interlayer insulating film, and then contacted to the source / drain region 56 and the gate electrode 48 by patterning. After forming the holes, a Ti film was deposited and patterned to form the source / drain electrodes 60 and the gate extraction electrode 61.
In the case of a pixel switching TFT, that is, an address TFT, a gate lead electrode is not necessary.
[0014]
[Problems to be solved by the invention]
However, in the conventional TFT manufacturing process, in the process of removing the porous porous anodic oxide film 50, a large number of holes are generated in the gate electrode 48 or the gate bus line 52, and the gate bus line 52 becomes open. Alternatively, there is a problem that the TFT does not operate due to the gate damage.
[0015]
8A, that is, in the step of removing the porous porous anodic oxide film 50, when the gate bus line 52 and the power supply line 53 are electrically connected, the polycrystalline silicon pattern is formed in the etching solution. A chemical battery is formed between the gate bus line 52 and the gate bus line 52 based on the ionization tendency of Si and Al, and a closed circuit is formed via the power supply line 53 so that electrons 64 flow. If there is a pinhole in the bus line 52, it is considered that a part of the pinhole is dissolved by a chemical reaction and a large number of holes 62 and 63 are formed.
[0016]
Refer to FIG. 8B. These holes 62 and 63 have a diameter of about 2 μm depending on the etching time depending on the etching time, and the source / drain region 56 and the LDD region 57 are formed by ion implantation. However, when the gate bus line 52 is formed with the hole 63, the gate bus line 52 is cut by the hole 63, and the circuit may be opened.
[0017]
Accordingly, an object of the present invention is to prevent the generation of holes in the gate electrode and the gate bus line in the step of removing the porous anodic oxide film.
[0018]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the principle configuration of the present invention. Means for solving the problems in the present invention will be described with reference to FIG.
The left side of each figure is a cross-sectional view of the main part of the TFT element part, and the right side is a cross-sectional view of the main part of the connection part of the gate bus line connected to the gate electrode with the power supply line.
[0019]
1A to 1C. (1) In the present invention, a gate electrode 5 is formed on a polycrystalline silicon film 3 provided on an insulating substrate 1 via a gate insulating film 4, and a gate bus line. In the method of manufacturing a thin film transistor, the step of forming a gate bus line including the step of forming the anodic oxide film 7 on at least the side wall of the gate electrode 5 and then removing the anodic oxide film 7 provided on the side wall of the gate electrode 5 is performed. 8 and the power supply line 10 for anodic oxidation are electrically disconnected, and then the anodic oxide film 7 provided on the side wall of the gate electrode 5 is removed.
[0020]
Thus, before removing the anodic oxide film 7 provided on the side wall of the gate electrode 5, the gate bus line 8 and the power supply line 10 for anodic oxidation are cut at the cutting portion 9. Since the chemical cell that uses the medium does not form a closed circuit and no current flows, the pinhole portion existing in the gate bus line 8 does not dissolve due to a chemical reaction, and an undesirable hole for the TFT is prevented. be able to.
[0021]
(2) Further, according to the present invention, in the above (1), the gate electrode 5 and the gate bus line 8 are made of either Al or Al alloy, and the anodic oxide film 7 is a porous anodic oxide film. It is characterized by.
[0022]
As such a conductor for the gate electrode 5 and the gate bus line 8, Al or an Al alloy such as Al—Sc and Al—Si is preferable from the viewpoint of easy anodic oxidation or low resistance. In particular, Al—Sc is desirable in terms of electromigration resistance and prevention of hillocks.
[0023]
Further, by using a porous anodic oxide film as the anodic oxide film 7, a thick sidewall can be formed in a short time, and the etching removal can be facilitated.
[0024]
(3) Further, the present invention is characterized in that, in the above (2), the removed portion of the anodic oxide film 7 defines a low impurity concentration source / drain region.
[0025]
As described above, by using the porous anodic oxide film 7, a low impurity concentration source / drain region, that is, an LDD region capable of obtaining a sufficient breakdown voltage can be formed in a self-aligned manner by a simple manufacturing process. it can.
[0026]
(4) Further, according to the present invention, at least the gate electrode 5 and the anodic oxide film 7 are formed by anodizing the gate electrode 5 after forming the anodic oxide film 7 on the side wall of the gate electrode 5 in (3) above. A non-porous anodic oxide film is formed at the boundary of the film.
[0027]
In this way, by forming a nonporous anodic oxide film at the boundary between the gate electrode 5 and the anodic oxide film 7, the gate electrode 5 is removed when the anodic oxide film 7 provided on the side wall of the gate electrode 5 is removed. It is not etched undesirably.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Here, the manufacturing process of the embodiment of the present invention will be described with reference to FIGS.
FIG. 4 (h) is a cross-sectional view of the main part along the alternate long and short dash line connecting AA 'in FIG. 4 (g).
[0029]
2A. First, a base SiO ₂ film 12 having a thickness of 10 to 500 nm, for example, 200 nm, is formed on a transparent quartz glass substrate 11 serving as a TFT substrate using a plasma CVD method (PCVD method), and After depositing an amorphous silicon layer having a thickness of 10 to 200 nm, for example, 50 nm, it is converted into a polycrystalline silicon layer by laser irradiation with a power of, for example, 300 mJ / cm ² , and then dry-etched into a predetermined shape By doing so, an island-like region composed of the polycrystalline silicon pattern 13 for constituting the TFT is formed.
[0030]
Next, referring to FIG. 2B, after the surface of the polycrystalline silicon pattern 13 is lightly treated with hydrofluoric acid to remove contaminants, a gate insulating film having a thickness of 50 to 200 nm, for example, 150 nm is formed using the PCVD method. After depositing the SiO ₂ film 14 and then depositing an Al film having a thickness of 100 to 500 nm, for example, 300 nm to be a gate electrode and a gate bus line on the entire surface using a sputtering method, in a tartaric acid + ethylene glycol solution Thus, for example, by applying a voltage of 15 V for 15 minutes, a nonporous anodic oxide film 16 made of dense and nonporous Al ₂ O ₃ having a thickness of 15 nm is formed.
In this case, the thickness of the nonporous anodic oxide film 16 is proportional to the applied voltage (10 to 15 Å / V).
[0031]
2C. Next, using the resist pattern 17 as a mask, the nonporous anodic oxide film 16 is etched using Cr mixed acid (phosphoric acid + nitric acid + water + CrO ₃ ) to form a nonporous anodic oxidation protective film 19. Next, by etching the Al film 15 using Al mixed acid, the gate electrode 18 and a gate bus line (not shown) integrally connected to each gate electrode 18 are formed.
[0032]
Next, with the resist pattern 17 remaining, the whole is immersed in an oxalic acid aqueous solution, and a positive voltage of, for example, 4 V is applied to the gate bus line from an external power supply via the power supply line. Then, a porous porous anodic oxide film 20 having a thickness of 200 to 1000 nm, for example, 4V is applied to the exposed side surfaces of the gate electrode 18 and the gate bus line for 40 minutes to form a porous anodic oxide film 20 having a thickness of 800 nm. To do.
[0033]
Next, referring to FIG. 3E, after removing the resist pattern 17, it is immersed in a tartaric acid + ethylene glycol solution, and a positive voltage of, for example, 100 V is applied to the gate bus line from an external power supply via the power supply line. Thus, anodization is performed, and a nonporous anodic oxide film 21 having a thickness of 100 nm is formed at the interface between the gate electrode 18 and the gate bus line, and the porous anodic oxide film 20 and the nonporous anodic oxidation protective film 16. .
[0034]
Next, referring to FIG. 3F, the SiO ₂ film 14 is etched by performing dry etching using CHF ₃ + O ₂ as an etching gas using the porous anodic oxide film 20 and the nonporous anodic oxidation protective film 16 as a mask. Then, the gate insulating film 22 is formed.
[0035]
4 (g) and 4 (h) Next, a photoresist 25 is applied, an opening 26 is provided in the vicinity of the power supply line 24 side of the gate bus line 23, and a nonporous anode exposed using Cr mixed acid. After removing the oxidation protection film 19, the exposed portion of the gate bus line 23 is etched using Al mixed acid to form the cut portion 27.
[0036]
Next, referring to FIG. 5I, after removing the photoresist 25, the porous porous anodic oxide film 20 is removed using Al mixed acid, and then at an acceleration energy of 5 to 30 keV, for example, 10 keV, 5.0 × An n ⁺ type source that self-aligns with the gate insulating film 22 by implanting P ions 28 at a dose of 10 ^{14 to} 1.0 × 10 ¹⁶ cm ⁻² , for example, 5.0 × 10 ¹⁵ cm ^−2. A drain region 29 is formed.
[0037]
Next, see FIG. 5 (j). Next, at an acceleration energy of 30 to 100 keV, for example, 90 keV, a dose amount of 1.0 × 10 ^{13 to} 1.0 × 10 ¹⁵ cm ⁻² , for example, 1.0 × 10 ¹⁴ cm ⁻² . Then, P ions 30 are ion-implanted to form an n ⁻ -type LDD region 31 that is self-aligned with the nonporous anodic oxidation protective film 21, and then laser irradiation is performed at a power of 300 mJ / cm ² , Activate.
[0038]
Next, referring to FIG. 5 (k), by using PCVD, as an interlayer insulating film, a SiO ₂ film 32 serving as an etching stopper having a thickness of 10 to 100 nm, for example, 30 nm, and a thickness of 200 to 500 nm, for example, 370 nm. After the SiN film 33 is deposited, contact holes for the source / drain regions 29 and the gate electrode 18 are formed by etching. Then, a Ti film having a thickness of 100 to 500 nm, for example, 400 nm is deposited, and then dry. Etching is performed to form the source / drain electrodes 34 and the gate extraction electrode 35.
[0039]
Next, although not shown, in the pixel portion, after forming a drain bus line connected to the drain electrode via the second interlayer insulating film, a pixel electrode connected to the source electrode via the third interlayer insulating film is formed. This completes the TFT substrate.
[0040]
As described above, in the embodiment of the present invention, the gate bus line 23 and the power supply line 24 are disconnected before the step of removing the porous porous anodic oxide film 20 for forming the LDD region. Therefore, since the closed circuit of the chemical battery mediated by the etching solution, that is, the Al mixed acid is not configured, a hole due to dissolution based on the chemical reaction in the pinhole portion is not generated, and the TFT substrate having no element defect is formed. Can be formed.
[0041]
In the embodiment of the present invention, since the nonporous anodic oxidation protective film 21 is provided at the interface between the porous anodic oxide film 20, the gate electrode 18 and the gate bus line 23, the porous anodic oxide film 20 is provided. In this etching removal step, the gate electrode 18 and the gate bus line 23 are not etched, and a TFT having stable characteristics can be formed.
[0042]
The nonporous anodic oxidation protective film 21 is not necessarily essential, but the nonporous anodic oxidation protective film 21 is dense and has an effect of reducing hillocks generated even at a low temperature heat treatment at about 300 ° C. Therefore, it is becoming a standard process in recent liquid crystal display device panels.
[0043]
In the above embodiment, the amorphous silicon layer is converted into a polycrystalline silicon layer by laser annealing. However, the amorphous silicon film may be annealed at a high temperature of about 600 ° C. to be polycrystallized. Alternatively, a polycrystalline silicon layer may be directly deposited by using a low pressure chemical vapor deposition method (LPCVD method), and a nucleation substance such as Ni is added when polycrystallizing amorphous silicon. Then, it may be polycrystallized.
[0044]
In each of the above embodiments, Al is used as the gate electrode material. However, the material is not limited to Al, and any metal having Al as a main component, such as Al—Sc or Al—Si, may be used. By using such a metal, the wiring resistance is reduced and the patterning process is simplified. In particular, when Al—Sc containing Sc is used, generation of hillocks can be suppressed.
[0045]
In the above embodiment, the LDD region 31 is formed after the source / drain region 29 having a high impurity concentration is formed. However, this order may be reversed.
[0046]
Further, in the above embodiment, the TFT manufacturing method used in the active matrix liquid crystal display device is described. However, the present invention is not limited to the active matrix liquid crystal display device, and is used for a line sensor. Thin film semiconductor devices for other uses such as thin film semiconductor devices are also targeted.
[0047]
In the above embodiment, a transparent quartz glass substrate is used as the insulating substrate. However, the insulating substrate is not limited to the quartz glass substrate, and the glass substrate has characteristics capable of withstanding the heat treatment temperature associated with the manufacturing process. Any insulating substrate may be used, and in particular for applications other than liquid crystal display devices, it is not necessarily transparent.
[0048]
【The invention's effect】
According to the present invention, since the gate bus line and the power supply line are cut before the step of removing the porous anodic oxide film for forming the LDD region, the gate electrode and the gate bus line have defects due to holes. Even if there are many pinholes in the gate electrode and the gate bus line, it is possible to manufacture a thin film transistor without any element defects, and to improve the reliability and cost of the active matrix liquid crystal display device. The place that contributes to the conversion is great.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process up to the middle of the embodiment of the present invention.
FIG. 3 is an explanatory diagram of the manufacturing process up to the middle of FIG. 2 and subsequent steps of the embodiment of the present invention.
FIG. 4 is an explanatory diagram of the manufacturing process up to the middle of FIG. 3 and subsequent steps of the embodiment of the present invention.
5 is an explanatory diagram of a manufacturing process subsequent to FIG. 4 according to the embodiment of the present invention. FIG.
FIG. 6 is an explanatory diagram of a manufacturing process up to the middle of a conventional TFT.
FIG. 7 is an explanatory diagram of the manufacturing process of the conventional TFT from FIG. 6 onward.
FIG. 8 is an explanatory diagram of a problem in a conventional TFT manufacturing process.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Base insulating film 3 Polycrystalline silicon pattern 4 Gate insulating film 5 Gate electrode 6 Protective film 7 Anodized film 8 Gate bus line 9 Cutting part 10 Power supply line 11 Quartz glass substrate 12 Base SiO ₂ film 13 Polycrystalline Silicon pattern 14 SiO ₂ film 15 Al layer 16 Nonporous anodized film 17 Resist pattern 18 Gate electrode 19 Nonporous anodized protective film 20 Porous anodized film 21 Nonporous anodized film 22 Gate insulating film 23 Gate bus Line 24 Power supply line 25 Photoresist 26 Opening 27 Cutting part 28 P ion 29 Source / drain region 30 P ion 31 LDD region 32 SiO ₂ film 33 SiN film 34 Source / drain electrode 35 Gate extraction electrode 41 Quartz glass substrate 42 Base SiO ₂ film 43 of polycrystalline silicon pattern 44 SiO ₂ film 45 Al layer 6 Nonporous anodized film 47 Resist pattern 48 Gate electrode 49 Nonporous anodized protective film 50 Porous anodized film 51 Gate insulating film 52 Gate bus line 53 Power supply line 54 Cutting part 55 P ion 56 Source / drain region 57 LDD region 58 SiO ₂ film 59 SiN film 60 Source / drain electrode 61 Gate extraction electrode 62 Hole 63 Hole 64 Electron

Claims

A gate electrode is formed on a polycrystalline silicon pattern provided on an insulating substrate through a gate insulating film, a gate bus line is formed, an anodic oxide film is formed at least on the side wall of the gate electrode, and then the gate is formed. In the method of manufacturing a thin film transistor including the step of removing the anodic oxide film provided on the side wall of the electrode, the gate bus line and the power supply line for anodic oxidation are electrically disconnected and then provided on the side wall of the gate electrode. A method for producing a thin film transistor, comprising removing the anodized film.

2. The method of manufacturing a thin film transistor according to claim 1, wherein the gate electrode and the gate bus line are made of either Al or an Al alloy, and the anodic oxide film is a porous anodic oxide film.

3. The method of manufacturing a thin film transistor according to claim 2, wherein the removed portion of the anodic oxide film defines a low impurity concentration source / drain region.

Forming a non-porous anodic oxide film at least at the boundary between the gate electrode and the anodic oxide film by anodizing the gate electrode after forming an anodic oxide film on the side wall of the gate electrode; A method of manufacturing a thin film transistor according to claim 3.