JPH07169974A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH07169974A
JPH07169974A JP25308094A JP25308094A JPH07169974A JP H07169974 A JPH07169974 A JP H07169974A JP 25308094 A JP25308094 A JP 25308094A JP 25308094 A JP25308094 A JP 25308094A JP H07169974 A JPH07169974 A JP H07169974A
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Kouyuu Chiyou
Toshimitsu Konuma
Hideto Onuma
Hideomi Suzawa
Atsunori Suzuki
Yasuhiko Takemura
Hideki Uoji
Naoaki Yamaguchi
英人 大沼
利光 小沼
直明 山口
宏勇 張
保彦 竹村
敦則 鈴木
秀臣 須沢
秀貴 魚地
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PURPOSE: To form a high-resistive impurity region (HRD or lightly doped region) in a source/drain region in a self-aligned manner.
CONSTITUTION: A mask 106 is left on the upside of a gate electrode 105, and a first porous anodized film 107 is made to grow on the side face of the gate electrode 105 by a comparatively low voltage. A gate insulating film 104' is etched using this anodized film 107 as a mask. A second barrier-type anodized film 108 is formed on the side face and upside of the gate electrode 106 by a comparatively high voltage, if necessary. The first anodized film 107 is selectively etched. When an impurity doping process is carried out, a region under the gate electrode is not doped with impurities, and regions near the gate electrode 105 are turned into high-resistive regions 111 and 112 of low impurity concentration. Regions apart from the gate electrode 105 grow into low-resistive regions 110 and 113 of high impurity concentration.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ガラス等の絶縁材料、 The present invention relates to an insulating material such as glass,
あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を形成した材料等の絶縁表面上に形成される絶縁ゲイト型トランジスタ(TFT)およびその作製方法に関する。 Alternatively insulated gate transistor formed on an insulating surface such as the material forming an insulating film such as silicon oxide on the silicon wafer (TFT) and a manufacturing method thereof. 本発明は、特にガラス転移点(歪み温度、歪み点とも言う) The present invention is particularly glass transition point (distortion temperature, also referred to as strain point)
が750℃以下のガラス基板上に形成されるTFTに有効である。 There is effective TFT formed on 750 ° C. or less of the glass substrate. 本発明による半導体装置は、液晶ディスプレー等のアクティブマトリクスやイメージセンサー等の駆動回路、あるいは3次元集積回路に使用されるものである。 The semiconductor device according to the invention is intended to be used in an active matrix and a driving circuit of an image sensor such or three-dimensional integrated circuits, such as a liquid crystal display.

【0002】 [0002]

【従来の技術】従来より、アクティブマトリクス型の液晶表示装置やイメージセンサー等の駆動の目的で、TF [Description of the Related Art, in an active matrix type liquid crystal display device and the driving of the image sensor or other purposes, TF
T(薄膜トランジスタ)を形成することが広く知られている。 Forming a T (thin film transistors) are widely known. 特に、最近は、高速動作の必要から、非晶質珪素を活性層に用いた非晶質珪素TFTにかわって、より電界移動度の高い結晶珪素TFTが開発されている。 In particular, recently, the need for high speed operation, instead of the amorphous silicon TFT using an amorphous silicon active layer, higher field mobility crystal silicon TFT has been developed. しかしながら、より高度な特性と高い耐久性が必要とされるようになると、半導体集積回路技術で利用されるような高抵抗不純物領域(高抵抗ドレイン(HRD)もしくは低濃度ドレイン(LDD))を有することが必要とされた。 However, with the so more advanced characteristics and high durability is required, the high-resistance impurity regions such as are utilized in the semiconductor integrated circuit technology (high-resistance drain (HRD) or lightly doped drain (LDD)) it has been required. しかしながら、公知の半導体集積回路技術とは異なって、TFTには解決すべき問題が多くあった。 However, unlike the known semiconductor integrated circuit technology, there are many problems to be solved for the TFT. 特に、 Especially,
素子が絶縁表面上に形成され、反応性イオン異方性エッチングが十分できないため、微細なパターンができないという大きな制約があった。 Elements are formed over an insulating surface, for reactive ion anisotropic etching can not be sufficiently, there is a large constraint that can not be fine pattern.

【0003】図6には、現在まで用いられているHRD [0003] FIG. 6 has been used up to now HRD
を作製する代表的なプロセスの断面図を示す。 Making a cross-sectional view of a typical process. まず、基板601上に下地膜602を形成し、活性層を結晶珪素603によって形成する。 First, a base film 602 is formed on the substrate 601, to form an active layer by the crystal silicon 603. そして、この活性層上に酸化珪素等の材料によって絶縁被膜604を形成する。 Then, an insulating film 604 of a material such as silicon oxide on the active layer. (図6(A)) (FIG. 6 (A))

【0004】次に、ゲイト電極605が多結晶珪素(燐等の不純物がンドーピングされている)やタンタル、チタン、アルミニウム等で形成される。 [0004] Next, the gate electrode 605 of polycrystalline silicon (impurity such as phosphorus is down-doped) or tantalum, titanium, is formed of aluminum or the like. さらに、このゲイト電極をマスクとして、イオンドーピング等の手段によって不純物元素(リンやホウ素)を導入し、自己整合的にドーピング量の少ない高抵抗な不純物領域(HRD) Furthermore, the gate electrode as a mask, the impurity element by means such as ion doping introduced (phosphorus or boron), less self-alignment doping amount high resistance impurity region (HRD)
606、607が活性層603に形成される。 606 and 607 are formed in the active layer 603. 不純物が導入されなかったゲイト電極の下の活性層領域はチャネル形成領域となる。 Active layer region under the gate electrode impurities are not introduced serves as a channel formation region. そして、レーザーもしくはフラッシュランプ等の熱源によって、ドーピングされた不純物の活性化がおこなわれる。 Then, by a heat source such as a laser or a flash lamp, activate the doped impurity is performed. (図6(B)) (FIG. 6 (B))

【0005】次に、プラズマCVD、APCVD等の手段によって酸化珪素等の絶縁膜608を形成(図6 [0005] Then, an insulating film 608 such as silicon oxide by plasma CVD, means such as APCVD (6
(C))し、これを異方性エッチングすることによって、ゲイト電極の側面に隣接して側壁609を形成する。 (C)), and by anisotropically etching it to form the side wall 609 adjacent to the side surface of the gate electrode. (図6(D)) そして、再び、イオンドーピング等の手段によって不純物元素を導入し、ゲイト電極605および側壁609をマスクとして自己整合的に十分な高濃度の不純物領域(低抵抗不純物領域、ソース/ドレイン領域)610、 (FIG. 6 (D)) Then, again, the impurity element is introduced by means such as ion doping, self-aligned manner sufficiently high concentration impurity region (low-resistance impurity regions of the gate electrode 605 and the sidewall 609 as a mask, source / drain region) 610,
611が活性層603に形成される。 611 is formed in the active layer 603. そして、レーザーもしくはフラッシュランプ等の熱源によって、ドーピングされた不純物の活性化がおこなわれる。 Then, by a heat source such as a laser or a flash lamp, activate the doped impurity is performed. (図6 (Fig. 6
(E)) (E))

【0006】最後に、層間絶縁物612を形成し、さらに、層間絶縁物を通して、ソース/ドレイン領域にコンタクトホールを形成し、アルミニウム等の金属材料によって、ソース/ドレインに接続する配線・電極613、 [0006] Finally, an interlayer insulator 612, further through the interlayer insulator, contact holes are formed in the source / drain regions, a metal material such as aluminum, the wiring electrode 613 connected to the source / drain,
614を形成する。 614 to the formation. (図6(F)) (FIG. 6 (F))

【0007】 [0007]

【発明が解決しようとする課題】以上の方法は従来の半導体集積回路におけるLDD作製プロセスをそのまま踏襲したものであって、ガラス基板上のTFT作製プロセスにはそのまま適用することの困難な工程や、あるいは生産性の面で好ましくない工程がある。 More METHOD SUMMARY OF THE INVENTION] is a one that follows the LDD fabrication process of the conventional semiconductor integrated circuit as it is, and difficult step of applying directly to the TFT manufacturing process on a glass substrate, Alternatively there is undesirable process in productivity.

【0008】第1にはレーザー等の照射による不純物の活性化が2度必要な点である。 [0008] The first is the point required twice impurity activation by irradiation such as a laser. このため生産性が低下する。 For this reason productivity is reduced. 従来の半導体集積回路においては不純物元素の活性化は熱アニールによっておこなわれていた。 In the conventional semiconductor integrated circuit is activation of the impurity element has been performed by thermal annealing. そのため、 for that reason,
不純物の活性化は不純物導入が全て終了してからまとめておこなわれた。 Activation of impurities was performed collectively after the end of all impurity introduction.

【0009】しかしながら、特にガラス基板上のTFT [0009] However, especially TFT on a glass substrate
においては、基板の温度制約から熱アニールをおこなうことは難しく、いきおい、レーザーアニール、フラッシュランプアニール(RTAあるいはRTP)に頼らざるをえない。 In, it is difficult to perform thermal annealing from a temperature limitations of the substrate, momentum, no choice but to resort to the laser annealing, flash lamp annealing (RTA or RTP). しかしながら、これらの手法は被照射面が選択的にアニールされるため、例えば、側壁609の下の部分はアニールされない。 However, since these methods are that the illuminated surface is selectively annealed, for example, the lower part of the side wall 609 is not annealed. したがって、不純物ドーピングの度にアニールが必要となる。 Thus, annealing is needed every time the impurity doping.

【0010】第2は側壁の形成の困難さである。 [0010] The second is the difficulty of the formation of the side wall. 絶縁膜608の厚さは0.5〜2μmもある。 The thickness of the insulating film 608 is also 0.5 to 2 [mu] m. 通常、基板上に設けられる下地膜602の厚さは1000〜3000Å Usually, the thickness of the base film 602 provided on the substrate 1000~3000Å
であるので、このエッチング工程において誤って、下地膜をエッチングしてしまって、基板が露出することがよくあり、歩留りが低下した。 Since it incorrectly in this etching process, the base film accidentally etching, often the substrate is exposed, the yield is lowered. TFTの作製に用いられる基板は珪素半導体にとって有害な元素が多く含まれているので、このような不良は極力、避けることが必要とされた。 Since the substrate used for manufacturing of the TFT contains many harmful elements to silicon semiconductor, such defects as much as possible, it is necessary to avoid. また、側壁の幅を均一に仕上げることも難しいことであった。 Moreover, it was difficult also to finish the width of the side wall uniformly. これは反応性イオンエッチング(RIE) This reactive ion etching (RIE)
等のプラズマドライエッチングの際に、半導体集積回路で用いられる珪素基板とは異なって、基板表面が絶縁性であるためにプラズマの微妙な制御が困難であったからである。 During plasma dry etching etc., different from the silicon substrate used in a semiconductor integrated circuit, because the substrate surface is difficult delicate control of the plasma in order to be insulative.

【0011】高抵抗不純物領域のドレインは高抵抗のため、その幅を可能な限り狭くする必要があるが、上記のばらつきによって量産化が困難であり、この自己整合的(すなわち、フォリソグラフィー法を用いることなく位置を決める)プロセスをいかに制御しやすくおこなうかが課題であった。 [0011] For high drain resistor impurity region high resistance, it is necessary to narrow as possible in width, it is difficult to mass production due to variations above, this self-alignment (i.e., follower lithography method or performed how easily controlled without position deciding) process using has been a problem. また、従来の方法ではドーピングが最低、2回必要とされたが、このドーピング回数を減らすこともまた、解決すべき課題であった。 The minimum doping by conventional methods, but is required twice, also possible to reduce this doping number which has been a problem to be solved.

【0012】本発明は、上記のような問題を解決し、よりプロセスを簡略化して、高抵抗不純物領域を形成する方法およびそのようにして形成された高抵抗不純物領域(高抵抗ドレイン、HRD)を有するTFTに関する。 [0012] The present invention is to solve the above problems, to simplify the more processes, the high-resistance impurity region formed in the method and to form a high-resistance impurity regions (the high-resistance drain, HRD) on TFT with.
ここで、高抵抗ドレイン(HRD)という言い方をするのは、低不純物濃度にして高抵抗化したドレインに加えて、不純物濃度は比較的高いものの、炭素、酸素、窒素等を添加して不純物の活性化を妨げて、結果として高抵抗化したドレインのことも含む。 Here, to the words of the high-resistance drain (HRD), in addition to the drain and high resistance in the low impurity concentration, although the impurity concentration is relatively high, the impurities added carbon, oxygen, nitrogen, etc. interfere with activation also includes a drain high resistance as a result.

【0013】 [0013]

【課題を解決するための手段】高抵抗領域を形成するうえで、本発明ではゲイト電極の陽極酸化等の手段によって形成された酸化物層を積極的に用いることを特徴とする。 In order to form a high resistance region SUMMARY OF THE INVENTION, in the present invention is characterized by using the oxide layer formed by means such as anodic oxidation of the gate electrode positively. 特に陽極酸化物はその厚さの制御が精密におこなえ、また、その厚さも1000Å以下の薄いものから5 In particular anodic oxide performed precisely control the thickness, also the thickness thereof is also 1000Å less thin 5
000Å以上の厚いものまで幅広く、しかも均一に形成できるという特徴を有しているため、従来の異方性エッチングによる側壁に代替する材料として好ましい。 Wide range of more thicker 000A, and since it has a feature that can be uniformly formed, preferably as a material to replace the side walls by a conventional anisotropic etching.

【0014】特に、いわゆるバリヤ型の陽極酸化物はフッ酸系のエッチャントでなければエッチングされないのに対し、多孔質型の陽極酸化物は燐酸等のエッチャントによって選択的にエッチングされる。 [0014] In particular, the anodic oxide of a so-called barrier type whereas not etched unless a hydrofluoric acid etchant, the anodic oxide porous type is selectively etched by an etchant of phosphoric acid and the like. このため、TFT For this reason, TFT
を構成する他の材料、例えば、珪素、酸化珪素には何らダメージ(損傷)を与えることなく、処理することができるのが特徴である。 Other materials constituting the, e.g., silicon, without giving any damage to (damage) in the silicon oxide, is characterized can be processed. また、バリヤ型、多孔質型とも陽極酸化物はドライエッチングでは極めてエッチングされにくい。 Further, the barrier-type, with porous type anodic oxide is less likely to be extremely etched by dry etching. 特に、酸化珪素とのエッチングにおいては選択比が十分に大きいことも特徴である。 In particular, in the etching of silicon oxide is also a feature selection ratio is sufficiently large. 本発明は、以下のような作製工程によってTFT作製することを特徴とし、この工程を採用することによって、より一層、確実にHRDを構成し、また、量産性を向上させることができる。 The present invention is characterized by making TFT by making the following processes, by adopting this step, more reliably configure the HRD, also, it is possible to improve mass productivity.

【0015】図1は本発明の基本的な工程を示している。 [0015] Figure 1 shows the basic process of the present invention. まず、基板101上に下地絶縁膜102を形成し、 First, a base insulating film 102 over the substrate 101,
さらに活性層103を結晶性半導体(本発明では単結晶、多結晶、セミアモルファス等、結晶が少しでも混在している半導体を結晶性半導体という)によって形成する。 Further the active layer 103 crystalline semiconductor formed by (single crystal in the present invention, polycrystalline, semi-amorphous, crystalline slightly that crystalline semiconductor semiconductors are mixed even). そして、これを覆って酸化珪素等の材料によって絶縁膜104を形成し、さらに陽極酸化可能な材料によって被膜を形成する。 Then, a material such as silicon oxide covering it to form the insulating film 104, to form a film by further anodic oxidizable materials. この被膜の材料としては、陽極酸化の可能なアルミニウム、タンタル、チタン、珪素等が好ましい。 As the material of the coating, treatable aluminum anodization, tantalum, titanium, silicon and the like are preferable. 本発明では、これらの材料を単独で使用した単層構造のゲイト電極を用いてもよいし、これらを2層以上重ねた多層構造のゲイト電極としてもよい。 In the present invention, it may be used a gate electrode of the single-layer structure using these materials alone or may be as a gate electrode of the two or more layers stacked multilayer structure. 例えば、 For example,
アルミニウム上に珪化チタンを重ねた2層構造や窒化チタン上にアルミニウムを重ねた2層構造である。 A two-layer structure of repeating aluminum two-layer structure or a nitride on titanium superimposed titanium silicide on the aluminum. 各々の層の厚さは必要とされる素子特性に応じて実施者が決定すればよい。 The thickness of each layer may be a practitioner determined according to the element characteristics required.

【0016】さらにその被膜を覆って、陽極酸化においてマスクとなる膜を形成し、この両者を同時にパターニング、エッチングして、ゲイト電極105とその上のマスク膜106を形成する。 Furthermore covering the coating to form a film serving as a mask in the anodic oxidation, simultaneously patterning the both etched to form a mask layer 106 thereon with the gate electrode 105. このマスク膜の材料としては通常のフォトリソグラフィー工程で用いられるフォトレジスト、あるいは感光性ポリイミド、もしくは通常のポリイミドでエッチングの可能なものを使用すればよい。 Ordinary photo used in photolithography resist, or photosensitive polyimide, or may be normal use capable of etching polyimide as the material of the mask layer.
(図1(A)) (FIG. 1 (A))

【0017】次に、ゲイト電極105に電解溶液中で電流を印加することによってゲイト電極の側面に多孔質の陽極酸化物107を形成する。 [0017] Next, a porous anodic oxide 107 on the sides of the gate electrode by applying a current in an electrolytic solution to the gate electrode 105. この陽極酸化工程は、3 The anodic oxidation process, 3
〜20%のクエン酸もしくはシュウ酸、燐酸、クロム酸、硫酸等の酸性の水溶液を用いておこなう。 20% citric acid or oxalic acid, phosphoric acid, chromic acid, conducted using an aqueous solution of acid such as sulfuric acid. 溶液の水素イオン濃度pHは2未満であることが望ましい。 Hydrogen ion concentration pH of the solution is desirably less than 2. 最適なpHは電解溶液の種類に依存するが、シュウ酸の場合には0.9〜1.0である。 Optimum pH is dependent on the type of electrolytic solution, but in the case of oxalic acid is 0.9 to 1.0. この場合には、10〜30 In this case, 10 to 30
V程度の低電圧で0.5μm以上の厚い陽極酸化物を形成することができる。 It is possible to form a 0.5μm or more thick anodic oxide in V as low voltage. (図1(B)) (FIG. 1 (B))

【0018】そして、ドライエッチング法、ウェットエッチング法等によって絶縁膜104をエッチングする。 [0018] Then, a dry etching method, etching the insulating film 104 by wet etching or the like.
このエッチング深さは任意であり、下に存在する活性層が露出するまでエッチングをおこなっても、その途中でとめてもよい。 The etching depth is arbitrary, even etched to the active layer underlying the exposed, may be stopped on its way. しかし、量産性・歩留り・均一性の観点からは、活性層に至るまでエッチングすることが望ましい。 However, from the viewpoint of mass productivity, yield, uniformity, it is desirable to etch down to the active layer. この際には陽極酸化物107およびゲイト電極10 Anodic oxide when this is 107 and the gate electrode 10
5に覆われた領域の下側の絶縁膜(ゲイト絶縁膜)にはもとの厚さの絶縁膜が残される。 5 the area covered by the lower insulating film (gate insulating film) is left is the original thickness of the insulating film. なお、ゲイト電極がアルミニウム、タンタル、、チタンを主成分とし、一方、 Incidentally, the gate electrode is composed mainly of aluminum, tantalum ,, titanium, whereas,
絶縁膜104が酸化珪素を主成分とする場合において、 In case where the insulating film 104 composed mainly of silicon oxide,
ドライエッチング法を用いる場合には、フッ素系(例えばNF 3 、SF 6 )のエッチングガスを用いて、ドライエッチングをおこなえば、酸化珪素である絶縁膜104 In the case of using dry etching, using an etching gas of a fluorine-based (e.g. NF 3, SF 6), by performing the dry etching, a silicon oxide insulating film 104
は素早くエッチングされるが、酸化アルミニウム、酸化タンタル、酸化チタンのエッチングレートは十分に小さいので絶縁膜104を選択的にエッチングできる。 Is being quickly etched, aluminum oxide, tantalum oxide, the etching rate of the titanium oxide can be selectively etched with the insulating film 104 is sufficiently small.

【0019】また、ウェットエッチングにおいては、1 [0019] In the wet etching, 1
/100フッ酸等のフッ酸系のエッチャントを用いればよい。 / 100 may be used hydrofluoric acid etchant such as hydrofluoric acid. この場合にも酸化珪素である絶縁膜104は素早くエッチングされるが、酸化アルミニウム、酸化タンタル、酸化チタンのエッチングレートは十分に小さいので絶縁膜104を選択的にエッチングできる。 This insulating film 104 is also a silicon oxide case is quickly etched, aluminum oxide, tantalum oxide, the etching rate of the titanium oxide can be selectively etched with the insulating film 104 is sufficiently small. (図1 (Fig. 1
(C)) (C))

【0020】その後、陽極酸化物107を除去する。 [0020] Then, remove the anodic oxide 107. エッチャントとしては、燐酸系の溶液、例えば、燐酸、酢酸、硝酸の混酸等が好ましい。 As an etchant, a solution of phosphoric acid, e.g., phosphoric acid, acetic acid, mixed acid and the like nitric acid are preferred. しかし、単に、例えばゲイト電極がアルミニウムの場合には燐酸系のエッチャントを用いると、同時にゲイト電極もエッチングされてしまう。 However, merely for example, when the gate electrode is aluminum With the phosphoric acid etchant, thereby also etched gate electrode simultaneously. そこで、本発明においては、その前の工程でゲイト電極に3〜10%の酒石液、硼酸、硝酸が含まれたエチレングルコール溶液中で、電流を印加することによって、ゲイト電極の側面および上面にバリヤ型の陽極酸化物108を設けておくと良い。 Therefore, in the present invention, 3-10% of tartar solution to the gate electrode in the previous step, boric acid, with nitric acid contains ethylene glycol solution, by applying a current, the side surface of the gate electrode and good idea to provide a anodic oxide 108 of the barrier type on the upper surface. この陽極酸化工程においては、電解溶液のpHは2以上、好ましくは3以上、さらに好ましくは6.9〜7.1とするとよい。 In this anodic oxidation process, pH of the electrolyte solution is greater than or equal to 2, may preferably 3 or more, further preferably 6.9-7.1. このような溶液を得るにはアンモニア等のアルカリ溶液を用いて中和させると良い。 Such solution obtaining a good is to neutralize using an alkaline solution such as ammonia. このようにして得られる陽極酸化物の厚さはゲイト電極105と対向の電極との間に印加される電圧の大きさによって決定される。 Thus the thickness of the anodic oxide obtained is determined by the magnitude of the voltage applied between the gate electrode 105 and the counter electrode.

【0021】注目すべきは、バリヤ型の陽極酸化が後の工程であるにもかかわらず、多孔質の陽極酸化物の外側にバリヤ型の陽極酸化物ができるのではなく、バリヤ型の陽極酸化物108は多孔質陽極酸化物107とゲイト電極105の間に形成されることである。 [0021] Notably, despite the process after the anodic oxidation of the barrier-type, rather than can anodic oxide barrier type on the outside of the anodic oxide porous barrier type anodic oxide object 108 is to be formed between the porous anodic oxide 107 and the gate electrode 105. 上記の燐酸系のエッチャントにおいては、多孔質陽極酸化物のエッチングレートはバリヤ型陽極酸化物のエッチングレートの10倍以上である。 In etchant of the above phosphoric acid, the etching rate of the porous anodic oxide is more than 10 times the etch rate of the barrier type anodic oxide. したがって、バリヤ型の陽極酸化物108は、燐酸系のエッチャントでは実質的にエッチングされないので、内側のゲイト電極を守ることができる。 Therefore, the anodic oxide 108 of the barrier-type, because it is not substantially etched by the phosphoric acid etchant, it is possible to protect the inside of the gate electrode. (図1(D)、(E)) (FIG. 1 (D), (E))

【0022】以上の工程によって、ゲイト電極の下側に選択的に絶縁膜104の一部(以下、これをゲイト絶縁膜と称することにする)が残存した構造を得ることができる。 [0022] Through the above steps, part of the selection insulating film 104 below the gate electrode (hereinafter, this will be referred to as the gate insulating film) can be obtained a structure remained. そして、このゲイト絶縁膜104'は、もともと多孔質陽極酸化物107の下側に存在していたので、ゲイト電極105、バリヤ型陽極酸化物108の下側のみならず、バリヤ型陽極酸化物108からyの距離だけ離れた位置にまで存在し、その幅yは自己整合的に決定されることが特徴である。 Then, the gate insulating film 104 ', because it was originally underlying the porous anodic oxide 107, gate electrode 105, not only lower the barrier type anodic oxide 108, barrier type anodic oxides 108 existed up to the position spaced apart by a distance y, the width y is characterized by being determined in a self-aligned manner. 換言すれば、活性層103におけるゲイト電極下のチャネル形成領域の外側にはゲイト絶縁膜104'の存在する領域と、存在しない領域とが自己整合的に形成されるのである。 In other words, the outer side of the channel formation region below the gate electrode in the active layer 103 is of an area for the presence of the gate insulating film 104 ', a non-existent region is formed in a self-aligned manner.

【0023】この構造で加速したN型もしくはP型の不純物のイオンを活性層に注入すると、絶縁膜104が存在しない(もしくは薄い)領域には多くのイオンが注入され、(相対的に)高濃度の不純物領域(低抵抗不純物領域)110、113が形成される。 [0023] implanting ions of an impurity of the structure to accelerate in the N-type or P-type active layer, an insulating film 104 is not present (or thin) in the region number of ions are implanted, (relatively) high concentration impurity region (low-resistance impurity regions) 110 and 113 are formed. 一方、ゲイト絶縁膜104'が存在する領域では、このゲイト絶縁膜中にイオンが注入され、それを透過したイオンのみが半導体に注入されるため、そのイオン注入量は相対的に減少して、低濃度の不純物領域(高抵抗不純物領域)111、 On the other hand, in the region where there is the gate insulating film 104 ', the gate insulating film ions in is injected, only ions which have passed through it is injected into the semiconductor, the ion implantation amount is relatively decreased, low concentration impurity regions (the high-resistance impurity regions) 111,
112が形成される。 112 are formed. 低濃度の不純物領域111、11 Low concentration of impurity regions 111,11
2と高濃度の不純物領域110、113との不純物濃度の違いは、絶縁膜104の厚さ等によって異なるが、通常、0.5〜3桁、前者の方が小さい。 2 the difference between the impurity concentration of the high concentration impurity regions 110 and 113 may vary depending on the thickness or the like of the insulating film 104, typically, 0.5 to 3 orders of magnitude, is smaller in the former. また、ゲイト電極の下の領域には実質的には不純物が注入されず、真性または実質的に真性な状態が保たれ、すなわちチャネル形成領域となる。 Moreover, the region below the gate electrode substantially not injected impurities, the intrinsic or substantially intrinsic state is maintained, that is, the channel formation region. 不純物注入後にはレーザーもしくはそれと同等な強光を照射することによって不純物の活性化をおこなえばよいが、この工程は、いうまでもなく実質的に1回で十分である。 It may be performed to activate the impurity by irradiating a laser or equivalent thereto strong light after impurity implantation, but this step is sufficient to mention substantially once. (図1(E)) (FIG. 1 (E))

【0024】 [0024]

【作用】このように、本発明では高抵抗不純物領域の幅を陽極酸化物107の厚さyによって自己整合的に制御することに特徴がある。 [Action] Thus, in the present invention the width of the high-resistance impurity regions is characterized by a self-aligned manner controlled by the thickness y of the anodic oxide 107. そして、さらにゲイト絶縁膜1 Then, further the gate insulating film 1
04'の端部109と高抵抗領域(HRD)112の端部117を概略一致させることができる。 The end portion 109 of the 04 'the ends 117 of the high resistance region (HRD) 112 can be substantially aligned. 図6に示した従来の方法ではこのような役割を果たす側壁の幅の制御は極めて困難であったが、本発明においては、陽極酸化物107の幅は、陽極酸化電流(電荷量)によって決定されるため、極めて微妙な制御が可能である。 Although the control of the width of such a role sidewall has been extremely difficult with the conventional method shown in FIG. 6 determines, in the present invention, the width of the anodic oxide 107 by the anodization current (charge amount) to be, it is possible to very delicate control.

【0025】さらに、上記の工程からも明らかなように、不純物ドーピングの工程が実質的に1回であっても、低抵抗領域、高抵抗領域を形成でき、さらに、その後の活性化の工程も1回の処理で済む。 Furthermore, as is apparent from the above process, also process the impurity doping a substantially single, low-resistance region, can form a high resistance region, further, even the process of subsequent activation only once in the process. このように本発明では、ドーピング、活性化の工程を減らすことにより量産性を高めることができる。 In this way the present invention, so that the productivity can be increased by reducing the doping, the activation step. 従来から、HRDは抵抗が大きいため、電極とオーム接触させることが難しいこと、および、この抵抗のためドレイン電圧の低下をきたすことが問題となっていた。 Conventionally, since HRD resistance is large, it is difficult to contact the electrode and the ohmic, and, it causes a reduction in drain voltage for this resistance has been a problem. しかし、他方、HRDの存在により、ホットキャリヤの発生を抑止でき、高い信頼性を得ることができるというメリットも併せ持っていた。 However, on the other hand, the presence of HRD, can suppress generation of hot carriers, were also combines the benefits of being able to obtain high reliability. 本発明はこの矛盾する課題を一挙に解決し、自己整合的に形成される0.1〜1μm幅のHRDと、ソース/ドレイン電極に対してオーム接触を得ることができる。 The present invention solves the problem of the conflict at a stroke, the HRD of 0.1~1μm width that is self-aligned manner, it is possible to obtain the ohmic contact with the source / drain electrodes.

【0026】また、本発明においては図1の陽極酸化物108の厚さを適切に利用することによって、ゲイト電極の端部と不純物領域の位置関係を任意に変更できる。 Further, in the present invention by appropriately utilizing the thickness of the anodic oxide 108 of FIG. 1 can arbitrarily change the positional relationship between the end and the impurity region of the gate electrode.
この例を図4に示す。 An example of this is shown in FIG. 例えば、イオンドーピング法(プラズマドーピングともいう)のようにイオンが実質的に質量分離されないまま注入される方法では、イオンの進入角度がまちまちであるので、不純物の横方向への広がりもかなりあり、すなわち、イオンの進入付加さ程度の横方向への広がりが見込まれる。 For example, in the method of ion as the ion doping method (also called plasma doping) are injected without substantially mass separation, since it is mixed is entering angle of the ion, there quite well spread in the lateral direction of the impurities, that is, the spread is expected in the lateral direction of about penetration addition of ions. 以下の例では活性層4 Active layer 4 in the following examples
04の厚さを800Åとする。 A thickness of 04 to 800Å.

【0027】したがって、図4(A)に示すように、金属のゲイト電極401の外側に陽極酸化物402(図1、108に対応)の厚さ(例えば800Å)が活性層404と同程度の厚さであれば、ほとんどゲイト電極4 [0027] Therefore, as shown in FIG. 4 (A), the thickness of the anodic oxide 402 (corresponding to FIG. 1,108) on the outside of the metal of the gate electrode 401 (e.g., 800 Å) is substantially equal to that of the active layer 404 if thick, most gate electrode 4
01の端部405と高抵抗不純物領域407の端部40 End 01 of the end portion 405 and the high-resistance impurity regions 407 40
6が重なりもせず、離れもしない一致状態となる。 6 does not even overlap, the matching state that does not even leave. 図4 Figure 4
(B)のように陽極酸化物402の厚さが、例えば30 The thickness of the anodic oxide 402 as (B) is, for example, 30
00Åと活性層の厚さ800Åより大きな場合には、ゲイト電極の端部405と高抵抗不純物領域の端部406 The larger case than the thickness 800Å of 00Å and the active layer, the end portion 406 of the high-resistance impurity regions and the end portion 405 of the gate electrode
が離れたオフセット状態となる。 An offset state away is. 逆に図4(C)のように陽極酸化物402の厚さが小さくなれば、ゲイト電極と高抵抗不純物領域が重なりあうオーバーラップの状態となる。 If conversely smaller thickness of the anodic oxide 402 as shown in FIG. 4 (C), the a state of overlap the gate electrode and the high-resistance impurity regions overlap. このオーバーラップは、図4(D)のようにゲイト電極401の周囲に陽極酸化物が存在しない状態で最大となる。 This overlap is maximized in a state in which the anodic oxide around the gate electrode 401 is not present as shown in Figure 4 (D).

【0028】一般にオフセット状態では、逆方向リーク電流が低下し、オン/オフ比が向上するという特徴を有し、例えば、アクティブマトリクス液晶ディスプレーの画素の制御に用いられるTFT(画素TFT)のように、リーク電流の少ないことが必要とされる用途に適している。 [0028] In general, an offset state, and reduced reverse leakage current, characterized in that to improve the on / off ratio, for example, as in the TFT (pixel TFT) used for controlling the pixels of an active matrix liquid crystal display , it is suitable for applications requiring that the low leakage current. しかしながら、HRDの端部で発生したホットキャリヤが陽極酸化物にトラップされることによって、 However, by hot carriers generated in the end portion of the HRD are trapped in anodic oxide,
劣化するという欠点も合わせ持つ。 The disadvantage of deterioration also has both.

【0029】オーバーラップ状態のものでは上記のようなホットキャリヤのトラップによる劣化は減少し、また、オン電流が増加するが、リーク電流が増加するという欠点がある。 [0029] than that of the overlapping state degradation due trapping hot carriers as described above is reduced, Although on-current is increased, there is a disadvantage that a leak current increases. このため、大きな電流駆動能力の要求される用途、例えば、モノリシック型アクティブマトリクスの周辺回路にもちいられるTFT(ドライバーTF Therefore, the large current driving capability required applications, for example, TFT used in the peripheral circuit of a monolithic active matrix (driver TF
T)に適している。 It is suitable for the T). 実際に使用するTFTを図4(A) Figure 4 a TFT that is actually used (A)
〜(D)のいずれのものとするかは、TFTの用途によって決定されればよい。 Whether it is assumed - all of the (D), it may be determined by application of the TFT.

【0030】 [0030]

【実施例】〔実施例1〕 図1に本実施例を示す。 EXAMPLES according to the present exemplary embodiment in Example 1 Figure 1. まず、基板(コーニング7059、300mm×400m First, the substrate (Corning 7059,300mm × 400m
mもしくは100mm×100mm)101上に下地酸化膜102として厚さ1000〜3000Åの酸化珪素膜を形成した。 Forming a silicon oxide film having a thickness of 1000~3000Å ​​as an underlying oxide film 102 m or 100 mm × 100 mm) 101 on. この酸化膜の形成方法としては、酸素雰囲気中でのスパッタ法を使用した。 As a method of forming the oxide film, using a sputtering method in an oxygen atmosphere. しかし、より量産性を高めるには、TEOSをプラズマCVD法で分解・堆積した膜を用いてもよい。 However, the enhanced mass productivity may use films decomposing and depositing TEOS by a plasma CVD method.

【0031】その後、プラズマCVD法やLPCVD法によって非晶質珪素膜を300〜5000Å、好ましくは500〜1000Å堆積し、これを、550〜600 [0031] Thereafter, 300~5000A the amorphous silicon film by plasma CVD or LPCVD, preferably 500~1000Å deposited it, 550-600
℃の還元雰囲気に24時間放置して、結晶化せしめた。 And left for 24 hours in a reducing atmosphere ° C., it was allowed to crystallize.
この工程は、レーザー照射によっておこなってもよい。 This step may be performed by laser irradiation.
そして、このようにして結晶化させた珪素膜をパターニングして島状領域103を形成した。 Then, to form the island region 103 by patterning this manner the silicon film crystallized. さらに、この上にスパッタ法によって厚さ700〜1500Åの酸化珪素膜104を形成した。 Further, a silicon oxide film 104 having a thickness of 700~1500Å by sputtering on this.

【0032】その後、厚さ1000Å〜3μmのアルミニウム(1wt%のSi、もしくは0.1〜0.3wt [0032] Thereafter, thick aluminum 1000Å~3μm (1wt% of Si or 0.1 to 0.3,
%のSc(スカンジウム)を含む)膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。 Formed by percent containing Sc (scandium)) film electron beam evaporation or sputtering. そして、フォトレジスト(例えば、東京応化製、OFPR800/3 Then, photoresist (for example, Tokyo Ohka Kogyo Co., Ltd., OFPR800 / 3
0cp)をスピンコート法によって形成した。 The 0cp) was formed by spin coating method. フォトレジストの形成前に、陽極酸化法によって厚さ100〜1 Before the formation of the photoresist, the thickness by anodic oxidation of 100 to 1
000Åの酸化アルミニウム膜を表面に形成しておくと、フォトレジストとの密着性が良く、また、フォトレジストからの電流のリークを抑制することにより、後の陽極酸化工程において、多孔質陽極酸化物を側面のみに形成するうえで有効であった。 When the aluminum oxide film of 000Å previously formed on the surface, good adhesion between the photoresist and, by suppressing the leakage of current from the photoresist, in the anodic oxidation process after, the porous anodic oxide the was effective in forming only on the side surfaces. その後、フォトレジストとアルミニウム膜をパターニングして、アルミニウム膜と一緒にエッチングし、ゲイト電極105マスク膜10 Then, by patterning the photoresist and the aluminum film is etched with the aluminum film, gate electrode 105 mask film 10
6とした。 It was 6. (図1(A)) (FIG. 1 (A))

【0033】さらにこれに電解液中で電流を通じて陽極酸化し、厚さ3000〜6000Å、例えば、厚さ50 Furthermore anodized through current which the electrolyte solution, thickness 3000~6000A, for example, a thickness of 50
00Åの陽極酸化物107を形成した。 To form an anodic oxide 107 Å. 陽極酸化は、3 Anodic oxidation, 3
〜20%のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いておこない、10〜30 20% citric acid or Sho acid, phosphoric acid, chromic acid, conducted using an acidic aqueous solution such as sulfuric acid, 10 to 30
Vの一定電流をゲイト電極に印加すればよい。 A constant current of V may be applied to the gate electrode. 本実施例ではpH=0.9〜1.0のシュウ酸溶液(30℃)中で電圧を10Vとし、20〜40分、陽極酸化した。 And 10V voltage in oxalic acid solution pH = 0.9~1.0 (30 ℃) in the present embodiment, 20 to 40 minutes, anodized. 陽極酸化物の厚さは陽極酸化時間によって制御した。 The thickness of the anodic oxide was controlled by anodic oxidation time. (図1(B)) (FIG. 1 (B))

【0034】その後、ドライエッチング法によって酸化珪素膜104をエッチングした。 [0034] Thereafter, a silicon oxide film 104 is etched by dry etching. このエッチングにおいては、等方性エッチングのプラズマモードでも、あるいは異方性エッチングの反応性イオンエッチングモードでもよい。 In this etching, in a plasma mode of isotropic etching, or it may be a reactive ion etching mode of anisotropic etching. ただし、珪素と酸化珪素の選択比を十分に大きくすることによって、活性層を深くエッチングしないようにすることが重要である。 However, by a sufficiently large selection ratio of silicon and silicon oxide, it is important not to deeply etch the active layer. 例えば、エッチングガスとしてCF 4を使用すれば陽極酸化物はエッチングされず、酸化珪素膜104のみがエッチングされる。 For example, the anodic oxide Using CF 4 as the etching gas is not etched, only the silicon oxide film 104 is etched. また、 Also,
多孔質陽極酸化物107の下の酸化珪素膜104'はエッチングされずに残った。 The silicon oxide film 104 below the porous anodic oxide 107 'is left unetched. (図1(C)) (FIG. 1 (C))

【0035】次に、再び電解溶液中において、ゲイト電極に電流を印加した。 Next, again in the electrolytic solution, current is applied to the gate electrode. 今回は、3〜10%の酒石液、硼酸、硝酸が含まれたpH=6.9〜7.1のエチレングルコールアンモニア溶液を用いた。 This time, 3-10% of tartar solution, boric acid, ethylene glycol ammonia solution pH = 6.9-7.1 that contains nitric acid was used. 溶液の温度は10℃ The temperature of the solution is 10 ℃
前後の室温より低い方が良好な酸化膜が得られた。 It is lower than the front and rear of the room good oxide film. このため、ゲイト電極の上面および側面にバリヤ型の陽極酸化物108が形成された。 Therefore, the anodic oxide 108 of the barrier type is formed on the upper and side surfaces of the gate electrode. 陽極酸化物108の厚さは印加電圧に比例し、印加電圧が150Vで2000Åの陽極酸化物が形成された。 The thickness of the anodic oxide 108 is proportional to the applied voltage, the applied voltage anodization of 2000Å was formed by 150 V. 陽極酸化物108の厚さは図4 The thickness of the anodic oxide 108 4
に示されるような必要とされるオフセット、オーバーラップの大きさによって決定したが、3000Å以上の厚さの陽極酸化物を得るには250V以上の高電圧が必要であり、TFTの特性に悪影響を及ぼすので3000Å The required offset, such as shown in, was determined by the size of the overlap, in order to obtain an anodic oxide over a thickness of 3000Å ​​is required more than a high voltage 250V, affect the properties of the TFT because on 3000Å
以下の厚さとすることが好ましい。 Preferably it has the following thickness. 本実施例では80〜 80 In the present embodiment,
150Vまで上昇させ、必要とする陽極酸化膜108の厚さによって電圧を選択した。 It was raised to 150 V, and selects the voltage by the thickness of the anodic oxide film 108 need. (図1(D)) (FIG. 1 (D))

【0036】その後、燐酸、酢酸、硝酸の混酸を用いて陽極酸化物107をエッチングした。 [0036] Thereafter, phosphoric acid, acetic acid, an anodic oxide 107 by using a mixed acid of nitric acid was etched. このエッチングでは陽極酸化物107のみがエッチングされ、エッチングレートは約600Å/分であった。 Only the anodic oxide 107 in this etching is etched, the etching rate was about 600 Å / min. その下のゲイト絶縁膜104'はそのまま残存した。 Gate insulating film 104 thereunder 'it has remained intact. そして、イオンドーピング法によって、TFTの活性層103に、ゲイト電極部(すなわちゲイト電極とその周囲の陽極酸化膜)およびゲイト絶縁膜をマスクとして自己整合的に不純物を注入し、低抵抗不純物領域(ソース/ドレイン領域)11 Then, by an ion doping method, the active layer 103 of the TFT, the gate electrode portion (i.e. the gate electrode and the surrounding anodic oxide film) and the gate insulating film by injecting a self-aligning manner impurities as a mask, the low resistance impurity regions ( source / drain regions) 11
0、113、高抵抗不純物領域111、112を形成した。 0,113, to form a high-resistance impurity regions 111 and 112. ドーピングガスとしてはフォスフィン(PH 3 )を用いたため、N型の不純物領域となった。 Since as the doping gas using phosphine (PH 3), and an N-type impurity regions. P型の不純物領域を形成するにはジボラン(B 26 )をドーピングガスとして用いればよい。 To form a P-type impurity region may be used diborane (B 2 H 6) as the doping gas. ドーズ量は5×10 14 〜5× Dose is 5 × 10 14 ~5 ×
10 15 cm -2 、加速エネルギーは10〜30keVとした。 10 15 cm -2, an acceleration energy was set to 10 to 30 keV. その後、KrFエキシマーレーザー(波長248n Then, KrF excimer laser (wavelength 248n
m、パルス幅20nsec)を照射して、活性層中に導入された不純物イオンの活性化をおこなった。 m, is irradiated with pulse width 20 nsec), it was carried out to activate the impurity ions introduced in the active layer.

【0037】SIMS(二次イオン質量分析法)の結果によると、領域110、113の不純物濃度は1×10 [0037] According to the results of SIMS (secondary ion mass spectrometry), the impurity concentration of regions 110 and 113 is 1 × 10
20 〜2×10 21 cm -3 、領域111、112では1×1 20 ~2 × 10 21 cm -3, 1 in the region 111 and 112 × 1
17 〜2×10 18 cm -3であった。 0 was 17 ~2 × 10 18 cm -3. ドーズ量換算では、 In the dose equivalent,
前者は5×10 14 〜5×10 15 cm -2 、後者は2×10 The former 5 × 10 14 ~5 × 10 15 cm -2, the latter 2 × 10
13 〜5×10 14 cm -2であった。 13 was ~5 × 10 14 cm -2. この違いはゲイト絶縁膜104'の有無によってもたらされたのであって、一般的には、低抵抗不順部鵜領域の不純物濃度は、高抵抗不純物領域のものより0.5〜3桁大きくなる。 This difference is a than brought by the presence of the gate insulating film 104 ', in general, impurity concentration of the low-resistance irregularity portion cormorants region is 0.5 to 3 orders of magnitude greater than that of the high-resistance impurity regions . (図1 (Fig. 1
(E)) (E))

【0038】最後に、全面に層間絶縁物114として、 [0038] Finally, as an interlayer insulator 114 on the entire surface,
CVD法によって酸化珪素膜を厚さ3000Å形成した。 And a thickness of 3000Å ​​silicon oxide film by CVD. TFTのソース/ドレインにコンタクトホールを形成し、アルミニウム配線・電極115、116を形成した。 A contact hole is formed in the source / drain of the TFT, to form an aluminum wiring electrode 115 and 116. さらに200〜400℃で水素アニールをおこなった。 It was carried out hydrogen annealing at further 200 to 400 ° C.. 以上によって、TFTが完成された。 Or more by, TFT has been completed. (図1 (Fig. 1
(F)) (F))

【0039】図1に示した手法を用いて、1枚の基板上に複数のTFTを形成した例を図5(A)に示す。 [0039] Using the method shown in FIG. 1 shows an example of forming a plurality of TFT on the one substrate in FIG. 5 (A). この例ではTFTはTFT1〜3の3つを形成した。 In this example TFT formed a three TFT1~3. TFT TFT
1および2はドライバーTFTとして用いられるもので、図1の陽極酸化物108に相当する酸化物501、 1 and 2 is intended to be used as a driver TFT, oxide 501 which corresponds to the anodic oxide 108 of FIG. 1,
502の厚さを200〜1000Å、例えば500Åの薄いものとし、若干、ゲイト電極と高抵抗領域(HR The thickness of 502 200~1000A, for example as thin 500 Å, slightly gate electrode and the high resistance region (HR
D)がオーバーラップとなるようにした。 D) was set to be overlap. 図では、TF In the figure, TF
T1のドレインとTFT2のソースとを互いに接続し、 The T1 drain and TFT2 of the source of and connected to each other,
また、TFT1のソースを接地し、TFT2のドレインを電源に接続して、CMOSインバータとなるように構成した例を示す。 Also, grounding the TFT1 source, by connecting the drain of TFT2 to the power source, an example configured as a CMOS inverter. 周辺回路としては、この他にもさまざまな回路があるが、それぞれの仕様にしたがって、このようなCMOS型の回路とすればよい。 The peripheral circuit, it is for many other circuit, according to the respective specifications, or if such a CMOS type circuit.

【0040】一方、TFT3は画素TFTとして用いられるものであり、陽極酸化物503を2000Åと厚くして、オフセット状態(図4(B)に対応)とし、リーク電流を抑制した。 On the other hand, TFT 3 is intended to be used as a pixel TFT, the anodic oxide 503 and thick as 2000 Å, and an offset state (corresponding to FIG. 4 (B)), and suppress the leakage current. TFT3のソース/ドレイン電極の一方はITOの画素電極501に接続されている。 One of the source / drain electrodes of the TFT3 are connected to the pixel electrode 501 of ITO. このように陽極酸化物の厚さを変えるには、それぞれのTF The thus varying the thickness of the anodic oxide, each TF
Tのゲイト電極の電圧を独立に制御できるように分離しておけばよい。 It is sufficient to separate as the voltage of the T of the gate electrode can be controlled independently. なお、TFT1およびTFT3はNチャネル型TFT、TFT2はPチャネル型TFTである。 Note that the TFT1 and TFT 3 N-channel type TFT, TFT 2 is a P-channel type TFT.

【0041】〔実施例2〕 図2に本実施例を示す。 [0041] according to the present exemplary embodiment in Example 2 FIG. まず、絶縁表面を有する基板(例えばコーニング705 First, a substrate having an insulating surface (e.g. Corning 705
9)201上に実施例1の(A)〜(C)の工程を用いて、下地酸化膜202、島状性珪素半導体領域(例えば結晶性珪素半導体)203、ゲイト絶縁膜204、アルミニウム膜(厚さ2000Å〜1μm)によるゲイト電極205とゲイト電極の側面に多孔質の陽極酸化物(厚さ3000Å〜1μm、例えば5000Å)206を形成した。 9) 201 Using the procedure of Example 1 (A) ~ (C) on the underlying oxide film 202, island-shaped silicon semiconductor region (e.g., crystalline silicon semiconductor) 203, a gate insulating film 204, an aluminum film ( thickness 2000A~1myuemu) porous anodic oxide on the sides of the gate electrode 205 and the gate electrode by (thickness 3000A~1myuemu, to form, for example, 5000 Å) 206. (図2(A)) そして、実施例1と同様にバリヤ型の厚さ1000〜2 (FIG. 2 (A)) In the same manner as in Example 1 of the barrier-type thickness 1000-2
500Åの陽極酸化物207を形成した。 To form an anodic oxide 207 of 500 Å. (図2 (Fig. 2
(B)) (B))

【0042】さらにこのバリヤ型陽極酸化膜207をマスクとして、多孔質陽極酸化膜206をエッチング除去した。 [0042] The barrier type anodic oxide film 207 as a mask Further, the porous anodic oxide film 206 is removed by etching. その後、ゲイト電極部(205、207)およびゲイト絶縁膜204をマスクとしてイオンドーピング法によって不純物注入をおこない、低抵抗不純物領域20 Thereafter, impurity implantation by the ion doping the gate electrode portion (205, 207) and the gate insulating film 204 as a mask, the low resistance impurity regions 20
8、211、高抵抗不純物領域209、210を形成した。 8, 211, to form a high-resistance impurity regions 209 and 210. ドーズ量は1〜5×10 14 cm -2 、加速電圧は30 Dose is 1~5 × 10 14 cm -2, an acceleration voltage is 30
〜90kVとした。 Was ~90kV. 不純物としては燐を用いた。 As the impurity using phosphorus. (図2 (Fig. 2
(C)) (C))

【0043】さらに、全面に適当な金属、例えば、チタン、ニッケル、モリブテン、タングステン、白金、パラジウム等の被膜、例えば、厚さ50〜500Åのチタン膜212をスパッタ法によって全面に形成した。 [0043] Further, the entire surface to a suitable metal, e.g., titanium, nickel, molybdenum, tungsten, platinum, coating such as palladium, for example, was formed on the entire surface of the titanium film 212 having a thickness of 50~500Å by sputtering. この結果、金属膜(ここではチタン膜)212は低抵抗不純物領域208、211に密着して形成された。 As a result, the metal film 212 (a titanium layer in this case) is formed in close contact with the low-resistance impurity regions 208 and 211. (図2 (Fig. 2
(D)) (D))

【0044】そして、KrFエキシマーレーザー(波長248nm、パルス幅20nsec)を照射して、ドーピングされた不純物の活性化とともに、金属膜(ここではチタン)と活性層の珪素を反応させ、金属珪化物(ここでは珪化チタン)の領域213、214を形成した。 [0044] Then, by irradiating KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) and, together with the activation of the doped impurity, a metal film (here, titanium) are reacted with silicon as an active layer, a metal silicide ( here, the formation of the region 213 and 214 of the titanium silicide).
レーザーのエネルギー密度は200〜400mJ/cm The energy density of the laser is 200~400mJ / cm
2 、好ましくは250〜300mJ/cm 2が適当であった。 2 was preferably is 250~300mJ / cm 2 suitable. また、レーザー照射時には基板を200〜500 Further, the substrate at the time of laser irradiation 200-500
℃に加熱しておくと、チタン膜の剥離を抑制することはできた。 If you leave heated to ° C., it was able to suppress the peeling of the titanium film.

【0045】なお、本実施例では上記の如く、エキシマーレーザーを用いたが、他のレーザーを用いてもよいことはいうまでもない。 [0045] Incidentally, as described above, in this embodiment uses the excimer laser, it is needless to say that may be used other lasers. ただし、レーザーを用いるにあたってはパルス状のレーザーが好ましい。 However, pulsed lasers are preferred when using a laser. 連続発振レーザーでは照射時間が長いので、熱によって被照射物が熱によって膨張することによって剥離するような危険がある。 Since the continuous wave laser is long irradiation time, the irradiation object by heat is at risk, such as peeling by expansion by heat.

【0046】パルスレーザーに関しては、Nd:YAG [0046] With respect to pulse lasers, Nd: YAG
レーザー(Qスイッチパルス発振が望ましい)のごとき赤外光レーザーやその第2高調波のごとき可視光、Kr Laser (Q switch pulse oscillation is preferred) of such infrared light laser and its second harmonic visible light such as, Kr
F、XeCl、ArF等のエキシマーを使用する各種紫外光レーザーが使用できるが、金属膜の上面からレーザー照射をおこなう場合には金属膜に反射されないような波長のレーザーを選択する必要がある。 F, XeCl, although various ultraviolet laser used excimer an ArF or the like can be used, when performing laser irradiation from the top surface of the metal film, it is necessary to select a laser wavelength which can not be reflected on the metal film. もっとも、金属膜が極めて薄い場合にはほとんど問題がない。 However, there is no little problem when a very thin metal film. また、レーザー光は、基板側から照射してもよい。 The laser light may be irradiated from the substrate side. この場合には下に存在するシリコン半導体膜を透過するレーザー光を選択する必要がある。 It is necessary to select a laser light transmitted through the silicon semiconductor film existing under in this case.

【0047】また、アニールは、可視光線もしくは近赤外光の照射によるランプアニールによるものでもよい。 Further, annealing may be by lamp annealing by irradiation of visible light or near infrared light.
ランプアニールを行う場合には、被照射面表面が600 When performing lamp annealing, the surface to be illuminated surface 600
〜1000℃程度になるように、600℃の場合は数分間、1000℃の場合は数10秒間のランプ照射を行うようにする。 As becomes about to 1000 ° C., for several minutes in the case of 600 ° C., in the case of 1000 ° C. to perform the lamp irradiation of a few 10 seconds. 近赤外線(例えば1.2 μmの赤外線)によるアニールは、近赤外線が珪素半導体に選択的に吸収され、ガラス基板をそれ程加熱せず、しかも一回の照射時間を短くすることで、ガラス基板に対する加熱を抑えることができ、極めて有用である。 Annealing by near infrared (e.g., 1.2 [mu] m infrared), near infrared rays are selectively absorbed to the silicon semiconductor, without heating the glass substrate so, moreover by shortening the single irradiation time, the heating of the glass substrate can be suppressed, it is extremely useful.

【0048】この後、過酸化水素とアンモニアと水とを5:2:2で混合したエッチング液でTi膜のエッチングした。 [0048] Thereafter, hydrogen peroxide and ammonia and water 5: 2: etching of the Ti film is mixed etchant 2. 露出した活性層と接触した部分以外のチタン膜(例えば、ゲイト絶縁膜204や陽極酸化膜207上に存在したチタン膜)はそのまま金属状態で残っているが、このエッチングで除去できる。 Exposed active layer of titanium other than the portion in contact with the film (e.g., a titanium film was present on the gate insulating film 204 and the anodic oxide film 207) but are left intact metallic state, it can be removed by this etching. 一方、金属珪化物である珪化チタン213、214はエッチングされないので、残存させることができる。 On the other hand, titanium silicide 213 and 214 is a metal silicide because not etched can be left. (図2(E)) (FIG. 2 (E))

【0049】最後に、図2(F)に示すように、全面に層間絶縁物217として、CVD法によって酸化珪素膜を厚さ2000Å〜1μm、例えば、3000Å形成し、TFTのソース/ドレインにコンタクトホールを形成し、アルミニウム配線・電極218、219を200 [0049] Finally, as shown in FIG. 2 (F), the contact as an interlayer insulator 217 over the entire surface, the thickness 2000Å~1μm silicon oxide film by CVD, for example, 3000Å ​​formed, the source / drain of the TFT to form a hole, 200 aluminum wiring electrode 218, 219
0Å〜1μm、例えば5000Åの厚さに形成した。 0A~1myuemu, it was formed in a thickness of, for example, 5000 Å. 本実施例においてはアルミニウム配線がコンタクトする部分は珪化チタンであり、アルミニウムとの界面の安定性が珪素の場合よりも良好であるので、信頼性の高いコンタクトが得られた。 Part aluminum wiring contact in this embodiment is a titanium silicide, since the stability of the interface between the aluminum is better than in the case of silicon, a highly reliable contact is obtained. また、このアルミニウム電極21 Further, the aluminum electrode 21
8、219と珪化物領域213、214の間にバリヤメタルとして、例えば窒化チタンを形成するとより一層、 As barrier metal between 8,219 and silicide regions 213 and 214, for example, more and more by forming the titanium nitride,
信頼性を向上させることができる。 Thereby improving the reliability. 本実施例では、珪化物領域のシート抵抗は10〜50Ω/□となった。 In this embodiment, the sheet resistance of the silicide region became 10~50Ω / □. 一方、高抵抗不純物領域209、210では10〜100 On the other hand, in the high-resistance impurity regions 209 and 210 10-100
kΩ/□となり、この結果、周波数特性が良く、かつ、 kW / □, and the result, good frequency characteristics, and,
高いドレイン電圧でもホットキャリヤ劣化の少ないTF Less TF of hot carrier degradation even at high drain voltage
Tを作製することができた。 We were able to produce a T.

【0050】本実施例では、低抵抗不純物領域211と金属珪化物領域とを概略一致させるこができた。 [0050] In this example, could this be substantially aligned with the low-resistance impurity region 211 and the metal silicide region. 特にゲイト絶縁膜204の端部215と高抵抗不純物領域21 In particular the end portions 215 and the high-resistance impurity regions 21 of the gate insulating film 204
0と低抵抗不純物領域211の境界216を概略一致せしめ、同時にこの端部215と金属珪化物領域214の端部とを概略一致せしめた結果、図4(A)〜(D)における低抵抗不純物領域を金属珪化物領域として置き換えればよいことは明らかであろう。 0 and the boundary 216 of the low-resistance impurity regions 211 brought substantially aligned, at the same time results allowed substantially aligned with the end portion of the end portion 215 and the metal silicide regions 214, FIG. 4 (A) ~ (D) a low resistance in the impurity it may be replaced with region as metal silicide regions will be evident.

【0051】図2に示した手法を用いて、1枚の基板上に複数のTFTを形成した例を図5(B)に示す。 [0051] Using the method shown in FIG. 2 show an example of forming a plurality of TFT on the one substrate in FIG. 5 (B). この例ではTFTはTFT1〜3の3つを形成した。 In this example TFT formed a three TFT1~3. TFT TFT
1および2はドライバーTFTとしてCMOS化した構成、ここではインバータ構成として用いたもので、図2 1 and 2 the structure ized CMOS as a driver TFT, wherein one using as an inverter configuration, FIG. 2
の陽極酸化物207に相当する酸化物505、506の厚さを200〜1000Å、例えば500Åの薄いものとし、若干、オーバーラップとなるようにした。 The thickness of the oxide 505 and 506 corresponding to the anodic oxide 207 200~1000A, for example, as thin 500 Å, slightly was made to overlap. 一方、 on the other hand
TFT3は画素TFTとして用いられるものであり、陽極酸化物503を2000Åと厚くして、オフセット状態とし、リーク電流を抑制した。 TFT3 is intended to be used as a pixel TFT, the anodic oxide 503 and thick as 2000 Å, and an offset state, and suppress the leakage current. TFT3のソース/ドレイン電極の一方はITOの画素電極502に接続されている。 One of the source / drain electrodes of the TFT3 are connected to the pixel electrode 502 of ITO. このように陽極酸化物の厚さを変えるには、それぞれのTFTのゲイト電極の電圧を独立に制御できるように分離しておけばよい。 The thus varying the thickness of the anodic oxide, she is sufficient to separate to be able to control the voltage of the gate electrode of each TFT independently. なお、TFT1およびTF It should be noted, TFT1 and TF
T3はNチャネル型TFT、TFT2はPチャネル型T T3 is an N-channel type TFT, TFT2 the P channel type T
FTである。 Is the FT.

【0052】本実施例ではイオンドーピングの工程の後にチタン膜成膜の工程を配したが、この順番を逆にしてもよい。 [0052] In this embodiment, we arranged process titanium film formation after the ion doping step may be the order is reversed. この場合には、イオン照射の際にチタン膜が全面を被覆しているので、絶縁基板で問題となった異状帯電(チャージアップ)防止の上で効果が大である。 In this case, since the titanium film covers the entire surface during ion bombardment effects on the abnormal charging (charge-up) prevents in question in the insulating substrate is large. また、イオンドーピング後にレーザー等によってアニールしてから、チタン膜を形成して、レーザー等の照射、あるいは熱アニールによって、珪化チタンを形成してもよい。 Further, since the annealing by laser or the like after the ion doping, to form a titanium film, irradiation of laser or the like, or by thermal annealing, may form a titanium silicide.

【0053】〔実施例3〕 図3に本実施例を示す。 [0053] according to the present exemplary embodiment in Example 3 FIG. まず、基板(コーニング7059)301上に実施例1の(A)〜(C)の工程を用いて、下地酸化膜302、島状結晶性半導体領域、例えば珪素半導体領域303、ゲイト絶縁膜304、アルミニウム膜(厚さ2000Å〜 First, the substrate with the first embodiment above (Corning 7059) 301 (A) ~ (C) step, the underlying oxide film 302, island-like crystalline semiconductor region, such as silicon semiconductor region 303, gate insulating film 304, an aluminum film (thickness 2000Å~
1μm)によるゲイト電極305とゲイト電極の側面に多孔質の陽極酸化物(厚さ6000Å)306を形成した。 Porous anodic oxide (thickness 6000 Å) 306 is formed on the side surfaces of the gate electrode 305 and the gate electrode by 1 [mu] m). (図3(A)) そして、実施例1と同様にバリヤ型の厚さ1000〜2 (FIG. 3 (A)) Then, the thickness of the similarly barrier type as in Example 1 1000-2
500Åの陽極酸化物307を形成した。 To form an anodic oxide 307 of 500 Å. (図3 (Fig. 3
(B)) (B))

【0054】さらに、多孔質陽極酸化物306を選択的にエッチングして、ゲイト絶縁膜304の一部を露出せしめた。 [0054] Furthermore, the porous anodic oxide 306 is selectively etched, yielding expose part of the gate insulating film 304. その後、全面に適当な金属、例えば、厚さ50 Thereafter, the entire surface to a suitable metal, for example, a thickness of 50
〜500Åのチタン膜308をスパッタ法によって全面に形成した。 A titanium film 308 of ~500Å was formed on the entire surface by sputtering. (図3(C)) そして、KrFエキシマーレーザー(波長248nm、 (FIG. 3 (C)) Then, KrF excimer laser (wavelength 248 nm,
パルス幅20nsec)を照射して、チタンと活性層の珪素を反応させ、珪化チタン領域309、310を形成した。 Pulse width 20 nsec) is irradiated with, reacting the silicon titanium and the active layer to form a titanium silicide region 309, 310. レーザーのエネルギー密度は200〜400mJ The energy density of the laser is 200~400mJ
/cm 2 、好ましくは250〜300mJ/cm 2が適当であった。 / Cm 2, and preferably suitably 250~300mJ / cm 2. また、レーザー照射時には基板を200〜 Moreover, 200 of the substrate at the time of laser irradiation
500℃に加熱しておくと、チタン膜の剥離を抑制することはできた。 If you leave heated to 500 ° C., it was able to suppress the peeling of the titanium film. この工程は、可視光線もしくは近赤外光の照射によるランプアニールによるものでもよい。 This step may be by lamp annealing by irradiation of visible light or near infrared light.

【0055】この後、過酸化水素とアンモニアと水とを5:2:2で混合したエッチング液でTi膜のエッチングした。 [0055] Thereafter, hydrogen peroxide and ammonia and water 5: 2: etching of the Ti film is mixed etchant 2. 露出した活性層と接触した部分以外のチタン膜(例えば、ゲイト絶縁膜304や陽極酸化膜307上に存在したチタン膜)はそのまま金属状態で残っているが、このエッチングで除去できる。 Exposed active layer of titanium other than the portion in contact with the film (e.g., a titanium film was present on the gate insulating film 304 and the anodic oxide film 307) but are left intact metallic state, it can be removed by this etching. 一方、珪化チタン3 On the other hand, titanium silicide 3
09、310はエッチングされないので、残存させることができる。 Since 09,310 is not etched can be left. (図3(D)) (FIG. 3 (D))

【0056】その後、ゲイト電極部およびゲイト絶縁膜304をマスクとしてイオンドーピング法によって不純物注入をおこない、低抵抗不純物領域(≒珪化チタン領域)311、314、高抵抗不純物領域312、313 [0056] Thereafter, impurity implantation by the ion doping method using the gate electrode portion and the gate insulating film 304 as a mask, the low resistance impurity regions (≒ titanium silicide regions) 311 and 314, the high-resistance impurity regions 312 and 313
を形成した。 It was formed. ドーズ量は1〜5×10 14 cm -2 、加速電圧は30〜90kVとした。 Dose is 1~5 × 10 14 cm -2, an acceleration voltage was 30~90KV. 不純物としては燐を用いた。 As the impurity using phosphorus. (図3(E)) (FIG. 3 (E))

【0057】そして、再びKrFエキシマーレーザー(波長248nm、パルス幅20nsec)を照射して、ドーピングされた不純物の活性化をおこなった。 [0057] Then, by irradiating again KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was carried out to activate the doped impurities. この工程は、可視光線もしくは近赤外光の照射によるランプアニールによるものでもよい。 This step may be by lamp annealing by irradiation of visible light or near infrared light. 最後に、ゲイト電極部(305、307)をマスクとしてゲイト絶縁膜304 Finally, the gate insulating film 304 gate electrode portion (305, 307) as a mask
をエッチングした。 It was etched. これはゲイト絶縁膜304にドーピングされた不純物による不安定性を避けるためにおこなった。 This was carried out in order to avoid instability due to impurities doped in the gate insulating film 304. その結果、ゲイト電極部の下部にのみゲイト絶縁膜304'が残存した。 As a result, only the gate insulating film 304 'in the lower part of the gate electrode portion remained.

【0058】そして、図3(F)に示すように、全面に層間絶縁物315として、CVD法によって酸化珪素膜を厚さ600nm形成し、TFTのソース/ドレインにコンタクトホールを形成し、アルミニウム配線・電極3 [0058] Then, as shown in FIG. 3 (F), as an interlayer insulator 315 over the entire surface, a silicon oxide film by CVD and a thickness of 600nm formed, contact holes are formed in the source / drain of TFT, aluminum wirings electrode 3
16、317を形成した。 16,317 was formed. 以上の工程によって、TFT Through the above steps, TFT
が完成された。 There has been completed.

【0059】 [0059]

【発明の効果】本発明によって、実質的に1回のドーピングおよび1回のレーザーアニール、RTA等の活性化工程によって、高抵抗不純物領域(HRD)を形成することができた。 The present invention, substantially one doping and one laser annealing, the activation step such as RTA, it was possible to form a high-resistance impurity regions (HRD). この工程の短縮化は量産性を高め、TF Shortening of this step increases the productivity, TF
T製造ラインへの投資額を減額するうえで有効である。 It is effective in helping to reduce the investment in T production line.
また、本発明ではHRDの幅が極めて精度良く形成されるので、歩留り、均一性の優れたTFTが得られる。 Further, in the present invention the width of the HRD is very accurately formed, yield, uniformity of excellent TFT is obtained.

【0060】なお、本発明においてはより特性を向上させるためには、より多くのドーピングやレーザーアニール、RTAをおこなってもよく、必ずしもドーピングの回数やレーザーアニール、RTAの回数を1回に限定するものではない。 [0060] In order to further improve the characteristics in the present invention, more doping and laser annealing may be performed RTA, necessarily limited doping frequency and laser annealing, the number of RTA to one not. 本発明のTFTは、半導体集積回路が形成された基板上に3次元集積回路を形成する場合でも、ガラスまたは有機樹脂等の上に形成される場合でも同様に形成されることはいうまでもないが、いずれの場合にも絶縁表面上に形成されることを特徴とする。 TFT of the present invention, even when forming a three-dimensional integrated circuit on a substrate on which a semiconductor integrated circuit is formed, it is needless to say that are formed in the same manner even if it is formed on such as glass or an organic resin but, in either case, characterized in that it is formed on an insulating surface. 特に周辺回路を同一基板上に有するモノリシック型アクティブマトリクス回路等の電気光学装置に対する本発明の効果は著しい。 In particular the effect of the present invention with respect to the electro-optical device such as a monolithic active matrix circuit having a peripheral circuit on the same substrate remarkable.

【0061】また、本発明において、PまたはN型の不純物のイオン注入またはイオンドープに加えて、炭素、 [0061] In the present invention, in addition to ion implantation or ion doping of P or N-type impurity, carbon,
酸素、窒素を同時に添加してもよい。 Oxygen, nitrogen may be added at the same time. かくすると、逆方向リーク電流が低減し、また、耐圧も向上する。 When thus reduces the reverse leakage current and breakdown voltage is improved. 例えばアクティブマトリクス回路の画素TFTとして用いる場合に有効である。 For example it is effective when used as a pixel TFT of the active matrix circuit. この場合には、図5のTFT3の陽極酸化物層の厚さをTFT1、TFT2と同じ厚さとできる。 In this case, the thickness of the anodic oxide layer in TFT3 in FIG 5 can the same thickness as the TFT 1, TFT 2.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 実施例1によるTFTの作製方法を示す。 1 shows a manufacturing method of a TFT according to Example 1.

【図2】 実施例2によるTFTの作製方法を示す。 2 illustrates a method for manufacturing a TFT according to Example 2.

【図3】 実施例3によるTFTの作製方法を示す。 Figure 3 shows a method for manufacturing a TFT according to Example 3.

【図4】 本発明におけるオフセット、オーバーラップの関係について示す。 [4] offset in the present invention, showing the relationship between the overlap.

【図5】 実施例1および2によって得られたTFTの集積回路の例を示す。 5 shows an example of an integrated circuit of the TFT obtained in Example 1 and 2.

【図6】 従来法によるTFTの作製方法を示す。 Figure 6 shows a method for manufacturing a TFT according to the conventional method.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 絶縁基板 102 下地酸化膜(酸化珪素) 103 活性層(結晶珪素) 104 絶縁膜(酸化珪素) 104' ゲイト絶縁膜 105 ゲイト電極(アルミニウム) 106 マスク膜(フォトレジスト) 107 陽極酸化物(多孔質酸化アルミニウム) 108 陽極酸化物(バリヤ型酸化アルミニウム) 109 ゲイト絶縁膜の端部 110、113 低抵抗不純物領域 111、112 高抵抗不純物領域(HRD) 114 層間絶縁膜(酸化珪素) 115、116 金属配線・電極(アルミニウム) 117 低抵抗不純物領域と高抵抗不純物領域の境界 101 insulating substrate 102 underlying oxide film (silicon oxide) 103 active layer (crystalline silicon) 104 insulating film (silicon oxide) 104 'gate insulating film 105 gate electrode (aluminum) 106 mask layer (photoresist) 107 anodic oxide (porous aluminum oxide) 108 anodic oxide (barrier type aluminum oxide) 109 gate insulating end 110 and 113 low-resistance impurity regions 111 and 112 high-resistance impurity regions (HRD film) 114 interlayer insulating film (silicon oxide) 115, 116 metal wires electrode (aluminum) 117 the boundary of the low-resistance impurity region and the high-resistance impurity regions

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大沼 英人 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 山口 直明 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 須沢 秀臣 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hideto Onuma Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Kanagawa Prefecture Naoaki Yamaguchi Atsugi Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Susawa Hideomi Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor fish place Hideki Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Yasuhiko Takemura Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁表面上に形成された薄膜トランジスタにおいて、 ゲイト電極と、 ゲイト電極の下に存在する真性または実質的に真性のチャネル形成領域と、 前記チャネル形成領域に隣接した1対の高抵抗不純物領域と、 前記低濃度領域の外側に設けられた1対の低抵抗不純物領域とを有し、かつ、 前記高抵抗不純物領域はゲイト絶縁膜下に設けられ、かつ、ゲイト絶縁膜の端部は前記低抵抗不純物領域と高抵抗不純物領域との境界またはその近傍に存在することを特徴とする半導体装置。 1. A thin film transistor formed on an insulating surface, a gate electrode, an intrinsic or substantially channel formation region of the intrinsic underlying the gate electrode, high resistance pair adjacent to said channel formation region It has an impurity region, and said low concentration region a pair of low-resistance impurity region provided outside, and the high resistance impurity region provided under the gate insulating film, and the end portion of the gate insulating film wherein a present in the boundary or near the said low-resistance impurity region and the high-resistance impurity regions.
  2. 【請求項2】 請求項1において、該低抵抗不純物領域は、実質的に金属珪化物によって構成されていることを特徴とする半導体装置。 2. The method of claim 1, the low-resistance impurity region is a semiconductor device characterized by being substantially constituted by metal silicide.
  3. 【請求項3】 請求項1において、該ゲイト電極の側面および上面には該ゲイト電極を酸化して得られた酸化物層が形成されていることを特徴とする半導体装置。 3. A semiconductor device according to claim 1, characterized in that the side and top surfaces of the gate electrode is an oxide layer obtained by oxidizing the gate electrode is formed.
  4. 【請求項4】 絶縁表面上に形成された薄膜トランジスタにおいて、 ゲイト電極と、 ゲイト電極の下に存在する実質的に真性のチャネル形成領域と、 前記チャネル形成領域に隣接した高抵抗不純物領域と、 前記低濃度領域の外側に設けられた低抵抗不純物領域とを有し、かつ、 前記低抵抗不純物領域はゲイト絶縁膜のない領域に設けられ、かつ、該低抵抗不純物領域はシリサイドにより構成されていることを特徴とする半導体装置。 4. A thin film transistor formed on an insulating surface, a gate electrode, and a substantially channel-forming region of the intrinsic underlying the gate electrode, and a high-resistance impurity region adjacent to the channel forming region, wherein and a low-resistance impurity region provided outside the low-density region and the low resistivity impurity region provided in a region having no gate insulating film, and the low-resistance impurity region is formed by a silicide wherein a.
  5. 【請求項5】 請求項4において、シリサイドはチタンまたはニッケルを含むことを特徴とする半導体装置。 5. The method of claim 4, silicide semiconductor device which comprises a titanium or nickel.
  6. 【請求項6】 絶得表面上に活性層を、前記活性層上に第1の絶縁膜を、前記絶縁膜上にゲイト電極材料の被膜をそれぞれ形成する第1の工程と、 前記ゲイト電極材料上に選択的にマスク膜を設け、該マスク膜を用いて、前記ゲイト電極材料をエッチングし、 6. A active layer on the absolute yield surface, a first insulating film on the active layer, a first step of forming respectively a coating material of the gate electrode on the insulating film, the gate electrode material selectively providing a mask layer on top, using the mask film, and etching the gate electrode material,
    ゲイト電極を形成する第2の工程と、 前記ゲイト電極に電解溶液中で電流を印加することによって、主として該ゲイト電極の側面に第1の陽極酸化物層を形成する第3の工程と前記第1の陽極酸化物層をマスクとして、前記第1の絶縁膜をエッチングし、薄くする、もしくは除去することによってゲイト絶縁膜とする第4の工程と、 前記第1の陽極酸化物層を選択的に除去する第5の工程と、 前記ゲイト電極およびゲイト絶縁膜をマスクとして、前記活性層に選択的にN型もしくはP型の不純物元素を導入する第6の工程とを有することを特徴とする半導体装置の作製方法。 A second step of forming a gate electrode, by applying a current in the gate electrode in the electrolyte solution, the third step of mainly forming a first anodic oxide layer on the side surfaces of the gate electrode first the first anodic oxide layer as a mask, selectively the first insulating film is etched to thin, or a fourth step of the gate insulating film by removing said first anodic oxide layer a fifth step of removing the as a mask the gate electrode and the gate insulating film, and having a sixth step of selectively introducing an N-type or P-type impurity element into said active layer a method for manufacturing a semiconductor device.
  7. 【請求項7】 絶縁表面上に活性層を、前記活性層上に第1の絶縁膜を、前記絶縁膜上にゲイト電極材料の被膜をそれぞれ形成する第1の工程と、 前記ゲイト電極材料上に選択的にマスク膜を設け、該マスク膜を用いて、前記ゲイト電極材料をエッチングし、 7. The active layer over an insulating surface, a first insulating film on the active layer, a first step of forming respectively a coating material of the gate electrode on the insulating film, the gate electrode material on selectively mask film is provided, using the mask film, and etching the gate electrode material,
    ゲイト電極を形成する第2の工程と、 前記ゲイト電極に電解溶液中で電流を印加することによって、主として該ゲイト電極の側面に第1の陽極酸化物層を形成する第3の工程と前記第1の陽極酸化物層をマスクとして、前記第1の絶縁膜をエッチング・除去することによって活性層の表面を露出せしめ、ゲイト絶縁膜とする第4の工程と、 前記第1の陽極酸化物層を選択的に除去する第5の工程と、 全面に金属珪化物を形成するための金属被膜を密着させ、活性層と選択的に反応させることによって、活性層中に選択的に金属珪化物領域を形成する第6の工程と、 を有することを特徴とする半導体装置の作製方法。 A second step of forming a gate electrode, by applying a current in the gate electrode in the electrolyte solution, the third step of mainly forming a first anodic oxide layer on the side surfaces of the gate electrode first the first anodic oxide layer as a mask, the first insulating film allowed expose the surface of the active layer by etching and removing the fourth step and said first anodic oxide layer between the gate insulating film a fifth step of selectively removing the entire surface is brought into close contact with the metal film to form a metal silicide, by selectively react with the active layer, selectively metal silicide region in the active layer the method for manufacturing a semiconductor device characterized by having a sixth step of forming a.
  8. 【請求項8】 請求項6または7において、第4の工程と第5の工程の間に、ゲイト電極を陽極酸化することによってバリヤ型の第2の陽極酸化物を形成することを特徴とする半導体装置の作製方法。 8. The system of claim 6 or 7, between the fourth step and the fifth step, and forming a second anodic oxide barrier type by the gate electrode to anodic oxidation a method for manufacturing a semiconductor device.
  9. 【請求項9】 請求項6において、第6の工程の後、レーザーもしくは同等な強光を照射することによって不純物の活性化をおこなうことを特徴とする半導体装置の作製方法。 9. The method of claim 6, after the sixth step, the method for manufacturing a semiconductor device which is characterized in that the activation of the impurity by irradiating a laser or equivalent strong light.
  10. 【請求項10】 請求項7において、第6の工程において、前記活性層と前記金属被膜の反応は、レーザーもしくは同等な強光を照射することによっておこなうことを特徴とする半導体装置の作製方法。 10. The method of claim 7, in the sixth step, the reaction of the metal coating and the active layer, a method for manufacturing a semiconductor device characterized by performed by irradiating a laser or equivalent strong light.
  11. 【請求項11】 請求項7において、第6の工程の後、 11. The method of claim 7, after the sixth step,
    P型もしくはN型の不純物元素を導入することにより、 By introducing a P-type or N-type impurity element,
    高抵抗不純物領域と低抵抗不純物領域とを形成する工程と、該工程の後、高抵抗不純物領域上のゲイト絶縁膜を除去する工程とを有することを特徴とする半導体装置の作製方法。 Forming a high-resistance impurity region and a low-resistance impurity regions, after of the step, the method for manufacturing a semiconductor device characterized by a step of removing the gate insulating film on a high-resistance impurity regions.
  12. 【請求項12】 請求項6または7において、第1の陽極酸化物層はpH=2を越えない酸性の電解溶液中で電流を印加することによって得られることを特徴とする半導体装置の作製方法。 12. The method of claim 6 or 7, a first anodic oxide layer is a method for manufacturing a semiconductor device characterized in that it is obtained by applying a current in an acidic electrolyte solution does not exceed pH = 2 .
  13. 【請求項13】 請求項8において、バリヤ型の第2の陽極酸化物層はpH=3以上の電解溶液中で電流を印加することによって得られることを特徴とする半導体装置の作製方法。 13. The method of claim 8, the method for manufacturing a semiconductor device a second anodic oxide layer of the barrier type, characterized by being obtained by applying a current at pH = 3 or more electrolytic solution.
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