JP4033984B2

JP4033984B2 - Integrated circuit device

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Publication number: JP4033984B2
Application number: JP29536098A
Authority: JP
Inventors: 直人奥村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-06-09
Filing date: 1998-10-16
Publication date: 2008-01-16
Anticipated expiration: 2018-10-16
Also published as: JP2000068815A

Description

【０００１】
【発明の属する技術分野】
この発明は集積回路装置に係り、特に電源供給を停止することによりパワーダウン可能な回路を有する集積回路装置に関するものである。
【０００２】
【従来の技術】
携帯電話など、電池により集積回路に電源を供給する機器の普及により、集積回路装置の低消費電力化の重要性が増大している。集積回路の消費電流を抑制するためには、機器の動作状態に応じて使用しない半導体素子への電源供給を停止することが考えられる。
【０００３】
図６は従来の集積回路が内蔵しているＣＭＯＳ型トライステートドライバ回路である。また、図７は図６のＣＭＯＳ型トライステートドライバ回路を用いた出力回路の一例である。図７において、この動作はドライブ制御信号ＥＮ及び出力データ信号Ｄの値に従って、出力信号Ｑは“Ｈ”，“Ｌ”，“Ｚ”（ハイインピーダンス、以下“Ｚ”で示す。）を出力する。また、全ての論理ゲートの電源はＶＤＤである。図８は図７の出力回路に対応する真理値表である。
【０００４】
また、図９は従来の集積回路内で信号の電圧振幅を変換するために用いられているＣＭＯＳ型レベル変換回路である。これは集積回路と外部との入出力信号の電圧振幅が集積回路の内部信号の電圧振幅より大きい場合に、その電圧振幅を変換するために用いられる。集積回路の内部信号の電圧振幅を小さくすることは、集積回路内の消費電力を抑制するために有効であり、先行例として“ＨＯＴＣｈｉｐｓ８−１９９６ＳｙｍｐｏｓｉｕｍＲｅｃｏｒｄＰａｇｅ１２１”に掲載されている“ＳｔｒｏｎｇＡＲＭ”プロセッサがあげられる。
【０００５】
図９において、信号ＤＨ及び信号ＤＬは相補入力であり、信号ＱＨ及び信号ＱＬは相補出力である。また、信号ＤＨ及び信号ＤＬに入力される“Ｈ”電圧は、レベル変換回路のＰチャネルトランジスタＰ１，Ｐ２に供給される電圧より低い。ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１の回路定数はＮチャネルトランジスタＮ１が導通状態になったときには、信号ＱＬの電位がＰチャネルトランジスタＰ２を導通状態にするのに十分なレベルまで下がるようにしておく。
【０００６】
同様にＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２の回路定数はＮチャネルトランジスタＮ２が導通状態になったときには、信号ＱＨの電位がＰチャネルトランジスタＰ１を導通状態にするのに十分なレベルまで下がるようにしておく。
【０００７】
信号ＤＨに“Ｈ”が、信号ＤＬに“Ｌ”が入力された場合には、ＮチャネルトランジスタＮ１が導通状態になり、ＮチャネルトランジスタＮ２が非導通状態となる。このため信号ＱＬの電位が下がり、ＰチャネルトランジスタＰ２は導通状態となって信号ＱＨの電位を引き上げ、ＰチャネルトランジスタＰ１は非導通状態となる。このため信号ＱＨは“Ｈ”となり、信号ＱＬは“Ｌ”となる。また、信号ＱＨと信号ＱＬの電位差はレベル変換回路のＰチャネルトランジスタのソース端子及びＮチャネルトランジスタのソース端子の電位差に等しい。このようにして、信号ＤＨ及び信号ＤＬの電位差と異なる電位差を持つ信号ＱＨ及び信号ＱＬが得られる。
【０００８】
また、図１０は図６のＣＭＯＳ型トライステートドライバ回路及び図９のＣＭＯＳ型レベル変換回路を組み合わせた従来の出力回路の一例である。この回路はドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧振幅と出力信号Ｑの電圧振幅が異なることを除けば、図７の出力回路と同様に動作する。また、全ての論理ゲートの電源はＶＤＤより低い内部用電源である。
【０００９】
図１１は図７の出力回路を用いた入出力回路である。その動作はドライブ制御信号ＥＮを“Ｌ”にし、出力データ信号Ｄのレベルに関係なく入出力回路の出力信号Ｑを“Ｚ”とすることによって、出力端子に接続された他の回路が出力信号Ｑを“Ｈ”あるいは“Ｌ”に駆動して、出力信号Ｑのレベル変化を入力データ信号Ｎに伝達する。また、全ての論理ゲートの電源はＶＤＤである。
【００１０】
図１２は図９の出力回路を用いた入出力回路である。ドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧振幅と出力信号Ｑの電圧振幅が異なることを除けば、図７の出力回路と同様に動作する。また、全ての論理ゲートの電源はＶＤＤより低い内部用電源である。
【００１１】
図１３は図１１の入出力回路を持つ集積回路を用いて構成したコンピュータシステムの一例である。図１３において、ＣＰＵはメモリ及びシステム制御ＬＳＩ及びバスＡを共有しており、システム制御ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデータ転送が許可されている場合、システム制御ＬＳＩの出力回路はバスＡに対して“Ｚ”を出力し、ＣＰＵはバスＡを用いてメモリとのデータ転送を行う。一方、システム制御ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデータ転送が禁止されている場合、ＣＰＵの出力回路はバスＡに対して“Ｚ”を出力し、システム制御ＬＳＩはバスＡを用いてメモリとのデータ転送を行う。
【００１２】
【発明が解決しようとする課題】
図１３のコンピュータシステムがＣＰＵを操作させる必要がなく、システム制御ＬＳＩ及びメモリのみ動作すればよい状態にある場合、ＣＰＵへの電源供給を停止することができれば消費電力を大幅に削減可能である。しかし、ＣＰＵに従来のようなＣＭＯＳ型トライステートドライバ回路が用いられているため、電源供給を停止（パワーダウンという。）してＣＭＯＳ型トライステートドライバ回路のＰチャネルトランジスタのソース端子及びバックゲート端子，ドレイン端子の電位が降下すると、システム制御ＬＳＩがメモリに対してバスＡに“Ｈ”信号を出力しようとしたとき、図１４のようにＰチャネルトランジスタのドレイン端子とＰチャネルトランジスタのバックゲート端子間のＰＮ接合が順方向となることによってシステム制御ＬＳＩの出力端子からＣＰＵの電源端子に対し電荷が供給されてしまい、低消費電力化できない。
【００１３】
また、図１５は例えば特開平８−３０７２３８号公報に開示されているＣＭＯＳ型トライステートドライバ回路であり、リーク電流の流れ込みを防止するため電源切断時でもＰチャネルトランジスタにバックゲート電位を与える回路を付加している。図１５よりＰチャネルトランジスタのドレイン端子及びバックゲート端子間のＰＮ接合は順方向にならないが、パワーダウンモードにおいてＰチャネルトランジスタのゲート端子に対して電荷が供給されないため、Ｐチャネルトランジスタにチャネルが形成されてしまい、チャネル経由の電源端子へのリークを防止できない。また、出力ドライバ回路１個当たりの素子数が増大するという問題がある。
【００１４】
さらに、図１３のコンピュータシステムにおいて、ＣＰＵを動作させる必要がなく、システム制御ＬＳＩ及びメモリのみ動作すればよい状態にあるとき、ＣＰＵ内部の回路への電源供給のみを停止することによっても消費電力を大幅に低減できる。この場合、システム制御ＬＳＩとメモリ間のデータ転送を行うためには、図１０のＣＭＯＳ型トライステートドライバ回路のＰチャネルトランジスタのゲート端子に“Ｈ”、及びＮチャネルトランジスタのゲート端子に“Ｌ”の電圧を与えてＣＭＯＳ型トライステートドライバの出力を“Ｚ”にする必要があるが、ＣＭＯＳ型レベル変換回路の入力対端子に相補信号を与えるべきＣＰＵ内部回路への電源供給が停止されているため、Ｐチャネルトランジスタのゲート端子に“Ｈ”の電圧を与えられず、チャネル経由の電源端子へのリークを防止できない。
【００１５】
また、図１６は特開平９−６４７１８号公報に開示されているＣＭＯＳ型トライステートドライバ回路、図１７は米国特許第４９６３７６６号に開示されているＣＭＯＳ型トライステートドライバ回路であり、出力端子に高電圧が印加されたときのリークを防止するためＰチャネルトランジスタのバックゲート電圧に高電圧を与え、出力端子への高電圧印加に応答してＰチャネルトランジスタのゲート電圧も上昇させる回路を付加している。出力端子とメインバッファのＰチャネルトランジスタのゲート端子の間にＰチャネルトランジスタを付加した回路ではパワーダウン時にもメインバッファのＰチャネルトランジスタのゲート端子に電荷が供給されるが、出力端子から付加されたＰチャネルトランジスタを経由してメインバッファのＰチャネルトランジスタのゲート端子に電荷を供給するために遅延時間が生じ、出力端子の電圧が急峻に立ち上がる場合、過渡的にリーク電流が流れてしまうという問題がある。
【００１６】
【課題を解決するための手段】
この発明に係る集積回路装置は、第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子に第２導電型ＭＯＳトランジスタの一方のソース／ドレイン端子が接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に分離されている前記第１導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第１導電型ＭＯＳトランジスタの他方のソース／ドレイン端子は第２の電源端子に接続され、第１導電型ＭＯＳトランジスタのバックゲート端子は第３の電源端子に接続され、第２導電型ＭＯＳトランジスタの他方のソース／ドレイン端子が第１の電源端子に接続されるトライステートドライバ回路と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段に接続され、その出力によって第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段とを備えるものである。
【００１８】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段により第２の電源端子と第３の電源端子との間に電位差が検出された場合は、トライステートドライバ回路の第１導電型ＭＯＳトランジスタのゲート端子に対して第３の電源端子の電位と同じ電位を与え、トライステートドライバ回路の第２導電型ＭＯＳトランジスタのゲート端子に対して第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型レベル変換回路とを備えるものである。
【００１９】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に接続または遮断するためのスイッチ手段と、第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段と、スイッチ手段とゲート電位制御手段を制御する電源制御手段とを備え、トライステートドライバ回路を含む第１のブロックと、電源制御手段を含む第２のブロックに分割されており、第１導電型ＭＯＳトランジスタのバックゲート端子は第２の電源端子に接続され、電源制御手段により第１のブロックがパワーダウンする場合は、スイッチ手段が第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に遮断し、ゲート電位制御手段は第２導電型ＭＯＳトランジスタのゲート端子の電位を第２の電源端子と等しい電位差とするものである。
【００２５】
【発明の実施の形態】
実施の形態１．
以下、この発明について図面を参照して説明する。図１は実施の形態１による集積回路装置のブロック図である。図１において、チップ１上にはＣＰＵ２と、バス制御回路３と、メモリ４と、電源スイッチ回路５と、パッド６が配置されている。ＣＰＵ２と、バス制御回路３と、メモリ４とはデータ転送を相互に行うための内部データバス７に接続されている。ＣＰＵ２から出力されるアドレス信号８と、リードライト信号９及びアクセス要求信号１０はバス制御回路３に接続されており、バス制御回路３からＣＰＵ２にはアクセス完了信号１１と、バス許可信号１２及びＣＰＵリセット信号１３が出力されている。また、バス制御回路３からメモリ４にはアドレス信号１４と、リードストローブ信号１５及びライトストローブ信号１６が出力されている。
【００２６】
また、バス制御回路３から電源スイッチ回路５には電源制御遮断信号１７が出力されている。電源スイッチ回路５からＣＰＵ２にはパワーダウン時に遮断される電源１８が出力されている。
【００２７】
また、パッド６と、ＣＰＵ２と、バス制御回路３と、メモリ４及び電源スイッチ回路５には電源１９及び接地電源２０がチップ１の外部から供給されている。電源１８及び１９は接地電源２０に対して正の電圧が供給され、通常動作時には同一の電圧である。
【００２８】
また、バス制御回路３は外部アドレスバス２１と、外部リードストローブ信号２２及び外部ライトストローブ信号２３をパッド６に出力する。パッド６からバス制御回路３にはパワーダウン要求信号２４及び外部データ信号２５が出力されている。以下、通常動作モードと、パワーダウンモードからの復帰動作における各ブロックの動作について説明する。
【００２９】
図２はＣＰＵ２の内部データバス７との接続に用いるＣＭＯＳ型入出力端子回路である。ＣＰＵ２には電源１８、電源１９とも供給されている。図２を参照して、電源１８及び１９が接続されるＮＡＮＤ回路ＮＤ２と、その出力がインバータ回路ＩＶ２を介して入力され、出力イネーブル信号４０及び出力データ信号４１が入力されるＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ１がゲートに接続し、一方のソース／ドレイン端子には電源１８が接続され、バックゲート端子には電源１９が接続されるＰチャネルトランジスタ２６と、ＮＡＮＤ回路ＮＤ２の出力が入力され、出力イネーブル信号４０がインバータ回路ＩＶ１を介して入力され、出力データ信号４１が入力されるＮＯＲ回路ＮＲ１と、ＮＯＲ回路ＮＲ１がゲートに接続し、一方のソース／ドレイン端子にはＰチャネルトランジスタ２６の他方のソース／ドレイン端子が接続され、バックゲート端子及び他方のソース／ドレイン端子には接地電源２０が接続されるＮチャネルトランジスタ２７と、Ｐチャネルトランジスタ２６及びＮチャネルトランジスタ２７からなるＣＭＯＳ型トライステートドライバ回路の出力データは内部データバス７に出力され、あるいはインバータ回路ＩＶ３を介して入力データとなる。
尚、ＮＤ１、ＮＤ２、ＮＲ１、ＩＶ１、ＩＶ２には電源１９が供給され、ＣＰＵ２内部のその他の回路に供給される電源は１８である。また、ＣＰＵ２の全ての回路には接地電源２０が供給される。
【００３０】
まず、通常動作モードに関して説明する。その動作は、図１のＣＰＵ２がＣＰＵリセット信号１３によりデータ処理を開始する。このときバス制御回路３はバス許可信号１２に「占有許可」（例えば“Ｈ”の電圧）を出力しておく。バス許可信号１２は、占有許可しているときはＣＰＵ２が内部データバス７の占有権を有しており、占有禁止のときはバス制御回路３が内部データバス７の占有権を有している。ＣＰＵ２はアドレス８にプログラムの先頭アドレスを出力し、同時にリードライト信号９に「リード」（例えば“Ｈ”の電圧）を出力するとともに、アクセス要求信号１０に「要求」（例えば“Ｈ”の電圧）を出力する。
【００３１】
アクセス要求信号１０に「要求」が出力されることにより、バス制御回路３はＣＰＵ２からのアクセス要求が発生していることを検知する。バス制御回路３はアドレス８をデコードし、アクセス対象のアドレスがチップ内部のメモリ４を示しているかどうかを判断する。デコードの結果アドレス８がメモリ４を示している場合、バス制御回路３はアドレス８をアドレス１４に出力するとともに、リードストローブ信号１５に「リード要求」（例えば“Ｈ”の電圧）を出力する。ここでは簡略化のためアドレス８がメモリ４を示す場合の動作のみを説明するが、アドレス８はメモリ４のほか、チップ１の外部に接続されたメモリあるいはバス制御回路３内のレジスタを示すこともある。
【００３２】
メモリ４はリードストローブ信号１５に「リード要求」が出力されたことを検知して、アドレス１４に対応するデータを内部データバス７に出力する。バス制御回路３はメモリ４からのデータが内部データバス７に出力される時刻にアクセス完了信号１１に「完了」（例えば“Ｈ”の電圧）を出力し、リードストローブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）を出力する。ＣＰＵ２はアクセス完了信号１１に「リード要求」が出力されたことを検知して、内部データバス７からプログラムを取り込み、処理を開始する。ＣＰＵ２は以上のようにプログラムを順次取り込み、実行する。プログラムによりメモリ４からのデータをリードすることが指定された場合は、プログラムと同様に内部データバス７からデータを取り込む。
【００３３】
ライトが指定された場合、ＣＰＵ２はアドレス８にデータのアドレスを出力して、内部データバス７にライトするデータを図２のＣＭＯＳ型入出力端子回路を用いて出力し、同時にリードライト信号９に「ライト」（例えば“Ｌ”の電圧）を出力するとともに、アクセス要求信号１０に「要求」（例えば“Ｈ”の電圧）を出力する。
【００３４】
アクセス要求信号１０に「要求」が出力されることにより、バス制御回路３はＣＰＵ２からのアクセス要求が発生していることを検知する。バス制御回路３はアドレス８をデコードし、アクセス対象のアドレスがチップ内部のメモリ４を示しているかどうかを判断する。デコードの結果アドレス８がメモリ４を示している場合、バス制御回路３はアドレス８をアドレス１４に出力するとともに、ライトストローブ信号１６に「ライト要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はライトストローブ信号１６に「ライト要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に内部データバス７から入力したデータをライトする。バス制御回路３はメモリ４のメモリ素子へのデータ書き込みが完了する時刻にアクセス完了信号１１に「完了」（例えば“Ｈ”の電圧）を出力し、ライトストローブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出力する。ＣＰＵ２はアクセス完了信号１１に「完了」が出力されることにより、内部データバス７を使用する次のデータ転送が可能になったことを検知する。
【００３５】
次にバス制御回路３がバス占有権を有す場合の動作について説明する。
バス制御回路３がバス許可信号１２に「占有許可」を出力している間は、ＣＰＵ２が内部データバス７の占有権を有しており、バス制御回路３が自発的に内部データバス７を使用してデータを転送することはない。
【００３６】
また、バス制御回路３が内部データバス７の占有権を得るためには、バス許可信号１２に「占有禁止」（例えば“Ｌ”の電圧）を出力する。バス許可信号１２に「占有禁止」が出力されるとＣＰＵ２は出力イネーブル信号４０を“Ｌ”にすることにより、出力を“Ｚ”として内部データバス７を開放し、また、ＣＰＵ２で実行中のプログラムによりメモリ４のリード及びライトが指定された場合でも、内部データバス７をドライブしたり、バス制御回路３に対してアクセス要求信号１０を占有許可しない。これらの動作により、バス制御回路３が内部データバス７を使用してデータ転送を行うことが可能になる。
【００３７】
また、バス制御回路３が内部データバス７を用いてメモリ４からリードを行う場合、バス制御回路３はアドレス１４をメモリ４に出力するとともに、リードストローブ信号１５に「リード要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はリードストローブ信号１５に「リード要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に記憶されたデータを内部データバス７に出力する。バス制御回路３は内部データバス７からデータを取り込んで、バス制御回路３内のレジスタに書き込み、リードストローブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）を出力する。
【００３８】
メモリ４へライトを行う場合、バス制御回路３はアドレス１４をメモリ４に出力し、バス制御回路３内のレジスタのデータを出力すると同時に、ライトストローブ信号１６に「ライト要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はライトストローブ信号１６に「ライト要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に、内部データバス７から入力したデータをライトする。バス制御回路３はメモリ４のメモリ素子へのデータ書き込みが完了する時刻にアクセス完了信号１１を割り込み許可し、ライトストローブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出力する。
【００３９】
次に、パワーダウンモードに関して説明する。パワーダウンモードへの移行はパッド６からバス制御回路３へのパワーダウン要求信号２４に「パワーダウン要求」（例えば“Ｈ”の電圧）を出力することにより開始される。バス制御回路３はパワーダウン要求信号２４に「パワーダウン要求」が出力されたことを検知し、電源スイッチ回路５への電源遮断制御信号１７に「遮断」（例えば“Ｈ”の電圧）を出力する。電源スイッチ回路５は電源遮断制御信号１７に「遮断」が出力されることにより電源１８を遮断する。電源１８が遮断されると、ＣＰＵ２の入出力端子回路は以下のように動作する。
【００４０】
電源１８が遮断されると、ＮＡＮＤ回路ＮＤ２がパワーダウン制御線３０に“Ｈ”（電源１９の電圧）を出力する。この信号の反転信号を生成するインバータ回路ＩＶ２はパワーダウン制御線３０の反転信号をパワーダウン制御線３１に出力する。パワーダウン制御線３０，３１はＮＡＮＤ回路ＮＤ１、ＮＯＲ回路ＮＲ１に接続されており、パワーダウン制御線３０，３１が上記のように変化するとＮＡＮＤ回路ＮＤ１は出力イネーブル信号４０及び出力データ信号４１の電圧に関わらず、ＮＡＮＤ回路ＮＤ１の出力３２が“Ｈ”となり、ＮＯＲ回路ＮＲ１の出力３３は“Ｌ”となる。
【００４１】
また、Ｐチャネルトランジスタ２６はゲート端子及びバックゲート端子が“Ｈ”（電源１９の電圧）に保たれることにより非導通状態となる。同様にＮチャネルトランジスタ２７はソース端子，バックゲート端子，ゲート端子が“Ｌ”（接地電圧）に保たれることにより非導通状態となる。即ち、入出力端子回路の出力はパワーダウンモードにおいて“Ｚ”に保たれ、内部データバス７をメモリ４またはバス制御回路３が“Ｈ”，“Ｌ”のどちらの電圧レベルに駆動した場合でも電流がＰチャネルトランジスタ２６を通じて電源１８に供給されるのを防止できる。
【００４２】
ＣＰＵ２は入出力端子回路の動作により、ＣＰＵ２の内部状態によらず内部データバス７に“Ｚ”を出力する。ＣＰＵ２内部の、入出力端子回路以外の回路への電源１８は遮断され、ＣＰＵ内部での電力消費は入出力端子回路での微少なリーク電流のみに抑制される。バス制御回路３は通常動作モードと同様にメモリ４に対してリード・ライト動作を行う。
【００４３】
次に、パワーダウンモードからの復帰動作について説明する。パワーダウンモードからの復帰はパッド６からバス制御回路３へのパワーダウン要求信号２４に「パワーダウン非要求」（例えば“Ｌ”の電圧）を出力により開始される。バス制御回路３はパワーダウン要求信号２４に「パワーダウン非要求」が出力されたことを検知し、電源スイッチ回路５への電源遮断制御信号１７に「非遮断」（例えば“Ｌ”の電圧）を出力する。電源スイッチ回路５は電源遮断制御信号１７に「非遮断」が出力されることにより電源１８を供給する。パワーダウンモードではＣＰＵ２内の状態は保持されていないので、バス制御回路３はＣＰＵ２に対しＣＰＵリセット信号１３を出力するとともに、バス許可信号１２に「占有許可」を出力する。ＣＰＵ２はＣＰＵリセット信号１３及び電源１８の供給により、パワーダウンモードから通常動作モードに復帰し、データ処理を開始する。また、ＮＯＲ回路ＮＲ１，インバータ回路ＩＶ１，ＩＶ３の電源は１８、ＮＡＮＤ回路ＮＤ２，インバータ回路ＩＶ２の電源は１９である。
【００４４】
以上のように、この発明によるＣＭＯＳ型トライステートドライバ回路をパワーダウンされる集積回路装置に備えることにより、パワーダウンモードにおいてＣＭＯＳ型トライステートドライバ回路のバスへの出力を“Ｚ”にする。即ち、電気的に開放状態にすることができる。このためパワーダウンされない回路素子がバスを用いたデータ転送を余分な電力消費なく行え、低消費電力化が可能となる。
【００４５】
実施の形態２．
図３は実施の形態２による集積回路装置のブロック図である。この集積回路装置の基本動作は図１と同様であるが、ＣＰＵ２ａの内部回路の動作電圧を他の電圧より低くしたものである。図３を参照して、１ａはチップである。チップ１ａ上にはＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａと、電源スイッチ回路５ａと、パッド６ａが配置されている。ＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａとはデータ転送を相互に行うための内部データバス７ａに接続されている。ＣＰＵ２ａから出力されるアドレス信号８ａと、リードライト信号９ａ及びアクセス要求信号１０ａはバス制御回路３ａに接続されており、バス制御回路３ａからＣＰＵ２ａにはアクセス完了信号１１ａと、バス許可信号１２ａ及びＣＰＵリセット信号１３ａが出力されている。また、バス制御回路３ａからメモリ４ａにはアドレス信号１４ａと、リードストローブ信号１５ａ及びライトストローブ信号１６ａが出力されている。
【００４６】
また、バス制御回路３ａから電源スイッチ回路５ａには電源制御遮断信号１７ａが出力されている。電源スイッチ回路５ａからＣＰＵ２ａにはパワーダウン時に遮断される電源１８ａが出力されている。
【００４７】
また、パッド６ａからＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａ及び電源スイッチ回路５ａには電源５０ａ，１９ａ及び接地電源２０ａがチップ１ａの外部から供給されている。電源５０ａ，１９ａは接地電源２０ａに対して正の電圧が供給され、電源５０ａ及び接地電源２０ａ間の電圧は電源１９ａ及び接地電源２０ａ間の電圧より低い。
【００４８】
さらに、バス制御回路３ａは外部アドレスバス２１ａと、外部リードストローブ信号２２ａ及び外部ライトストローブ信号２３ａをパッド６ａに出力する。パッド６ａからバス制御回路３ａにはパワーダウン要求信号２４ａ及び外部データ信号２５ａが出力されている。
【００４９】
また、図４は電源の遮断を検出する電位差検出回路である。図４を参照して、抵抗５２を適当な値にすることにより、通常動作モード（電源１８ａが供給されている）ときはパワーダウン制御線３０に“Ｌ”、３１に“Ｈ”を出力し、パワーダウンモード（電源１８ａが遮断されている）ときはパワーダウン制御線３０に“Ｈ”、３１に“Ｌ”を出力することが可能であり、電源１８ａの遮断を検出できる。
【００５０】
また、図５はＣＰＵ２ａのＣＭＯＳ型レベル変換回路を含んだ入出力端子回路である。図５を参照して、ＣＭＯＳ型レベル変換回路７０はパワーダウン制御線３０がゲート端子に接続し、バックゲート端子が接地電源線８５に接続するＮチャネルトランジスタ８３と、バックゲート端子が接地電源線８５に接続し、パワーダウン制御線３１がゲート端子に接続するＮチャネルトランジスタ８１，Ｐチャネルトランジスタ７１と、イネーブル信号及びデータ信号が入力されるＮＡＮＤ回路６５と、その出力がゲート端子に入力され、バックゲート端子が接地電源線８５に接続し、一方のソース／ドレイン端子がＮチャネルトランジスタ８３の一方のソース／ドレイン端子に接続されるＮチャネルトランジスタ８４と、インバータ回路６６を介して反転されたＮＡＮＤ回路６５の出力がゲート端子に入力され、一方のソース／ドレイン端子及びバックゲート端子が接地電源線８５に接続し、他方のソース／ドレイン端子がＮチャネルトランジスタ８１の他方のソース／ドレイン端子に接続されるＮチャネルトランジスタ８２と、バックゲート端子及び、一方のソース／ドレイン端子が電源線８６に接続され、他方のソース／ドレイン端子がＰチャネルトランジスタ７１に接続されるＰチャネルトランジスタ７２と、一方のソース／ドレイン端子及びバックゲート端子が電源線８６に接続され、他方のソース／ドレイン端子がＮチャネルトランジスタ８４に接続されるＰチャネルトランジスタ７３とで構成される。
【００５１】
また、ＣＭＯＳ型レベル変換回路８０も７０と同様なトランジスタ構成をしている。但し、データ信号及びインバータ回路６７を介して反転されたイネーブル信号が入力されるＮＯＲ回路６８と、その出力がゲート端子に入力されるＮチャネルトランジスタ８２と、インバータ回路６９を介して反転されたＮＯＲ回路６８の出力がゲート端子に入力されるＮチャネルトランジスタ８４とを有している。さらに、ＣＭＯＳ型レベル変換回路７０の出力ＱＨがゲート端子に入力されるＰチャネルトランジスタ６１とＣＭＯＳ型レベル変換回路８０の出力ＱＬがゲート端子に入力されるＮチャネルトランジスタ６２とで構成されるＣＭＯＳ型トライステートドライバ回路６０を設けている。
尚、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバータ回路６６、６７、６９に供給する電源は、パワーダウン時には遮断される。
【００５２】
次に、通常動作モードに関して説明する。パワーダウン制御線３０に“Ｌ”、パワーダウン制御線３１に“Ｈ”が印加され、イネーブル信号が“Ｈ”、データ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５３】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３，８４はＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮされるのでＰチャネルトランジスタ７３もＯＮとなって、電源線８６の電源電位がＮチャネルトランジスタ６２のゲート端子に印加される。そのときＮチャネルトランジスタ６２はＯＮとなって、ＣＭＯＳ型トライステートドライバ回路６０は接地電源線８５の電位を出力する。
【００５４】
次に、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｌ”、データ信号が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５５】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ７３のゲート端子に印加され、Ｐチャネルトランジスタ７３はＯＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮにより“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は“Ｚ”となる。
【００５６】
次に、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｈ”、データ信号が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３，８４はＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮされるので“Ｌ”がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＮとなる。
【００５７】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ７３のゲート端子に印加され、Ｐチャネルトランジスタ７３はＯＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮにより“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は電源線８６の電源電位を出力する。
【００５８】
さらに、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｌ”、データ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５９】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなるが、Ｐチャネルトランジスタ７３はＯＦＦとなるので“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は“Ｚ”となる。
【００６０】
次に、パワーダウンモードに関して説明する。パワーダウン時には、パワーダウン制御線３０に“Ｈ”、パワーダウン制御線３１に“Ｌ”が印加される。また、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバータ回路６６、６７、６９に供給する電源は遮断され、その出力電位は不定となる。ＣＭＯＳ型レベル変換回路７０は、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯＦＦするため、Ｎチャネルトランジスタ８２，８４のＯＮ／ＯＦＦにかかわらず電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。その時Ｐチャネルトランジスタ６１はＯＦＦとなる。また、ＣＭＯＳ型レベル変換回路８０については、ＣＭＯＳ型レベル変換回路７０のＰチャネルトランジスタ７１，Ｎチャネルトランジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯＦＦするため、Ｎチャネルトランジスタ８２，８４のＯＮ／ＯＦＦにかかわらず、Ｎチャネルトランジスタ６２のゲート端子には接地電源が与えられ、Ｎチャネルトランジスタ６２はＯＦＦとなる。Ｐチャネルトランジスタ６１、Ｎチャネルトランジスタ６２はともにＯＦＦするので、ＣＭＯＳ型トライステートドライバ回路６０の出力は“Ｚ”となる。
【００６１】
以上のようにＣＭＯＳ型レベル変換回路をパワーダウンされる集積回路装置に備えることにより、パワーダウンモードにおいてＣＭＯＳ型トライステートドライバ回路のバスへの出力を“Ｚ”にして、電気的に開放状態にする。このためパワーダウンされない回路素子がバスを用いたデータ転送を余分な電力消費なく行えて、低消費電力化が可能となる。
【００６２】
【発明の効果】
この発明に係る集積回路装置は、第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子に第２導電型ＭＯＳトランジスタの一方のソース／ドレイン端子が接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に分離されている前記第１導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第１導電型ＭＯＳトランジスタの他方のソース／ドレイン端子は第２の電源端子に接続され、第１導電型ＭＯＳトランジスタのバックゲート端子は第３の電源端子に接続され、第２導電型ＭＯＳトランジスタの他方のソース／ドレイン端子が第１の電源端子に接続されるトライステートドライバ回路と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段に接続され、その出力によって第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段とを備えることにより、パワーダウンモードにおいて電源供給を効果的に遮断できる集積回路装置を得ることが可能となる。
【００６４】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段により第２の電源端子と第３の電源端子との間に電位差が検出された場合は、トライステートドライバ回路の第１導電型ＭＯＳトランジスタのゲート端子に対して第３の電源端子の電位と同じ電位を与え、トライステートドライバ回路の第２導電型ＭＯＳトランジスタのゲート端子に対して第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型レベル変換回路とを備えることにより、パワーダウンモードにおいて電源供給を効果的に遮断でき、かつ通常動作時に内部回路での電力消費を低減できる集積回路装置を得ることが可能となる。
【００６５】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に接続または遮断するためのスイッチ手段と、第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段と、スイッチ手段とゲート電位制御手段を制御する電源制御手段とを備え、トライステートドライバ回路を含む第１のブロックと、電源制御手段を含む第２のブロックに分割されており、第１導電型ＭＯＳトランジスタのバックゲート端子は第２の電源端子に接続され、電源制御手段により第１のブロックがパワーダウンする場合は、スイッチ手段が第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に遮断し、ゲート電位制御手段は第２導電型ＭＯＳトランジスタのゲート端子の電位を第２の電源端子と等しい電位差とすることにより、さらに、パワーダウンモードにおいて電源供給を効果的に遮断でき、かつ通常動作時に内部回路での電力消費を低減できる集積回路装置を得ることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による集積回路装置のブロック図である。
【図２】この発明の実施の形態１によるＣＭＯＳ型入出力端子回路図である。
【図３】この発明の実施の形態２による集積回路装置のブロック図である。
【図４】この発明の実施の形態２による電位差検出回路図である。
【図５】この発明の実施の形態２による入出力端子回路図である。
【図６】従来のＣＭＯＳ型トライステートドライバ回路図である。
【図７】従来の出力回路図である。
【図８】従来の出力回路に対応する真理値表である。
【図９】従来のＣＭＯＳ型レベル変換回路図である。
【図１０】従来の出力回路図である。
【図１１】従来の出力回路を用いた入出力回路図である。
【図１２】従来の別の出力回路を用いた入出力回路図である。
【図１３】従来のコンピュータシステム図である。
【図１４】従来のパワーダウン時の電流流入経路の説明図である。
【図１５】従来の特開平８−３０７２３８号公報に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【図１６】従来の特開平９−６４７１８号公報に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【図１７】従来の米国特許第４９６３７６６号に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【符号の説明】
１８電源１９電源
２０接地電源
１８ａ電源１９ａ電源
２０ａ接地電源
２６Ｐチャネルトランジスタ２７Ｎチャネルトランジスタ
３２出力３３出力
４０出力イネーブル信号４１出力データ信号
６０ＣＭＯＳ型トライステートドライバ回路
６１Ｐチャネルトランジスタ６２Ｎチャネルトランジスタ
７０ＣＭＯＳ型レベル変換回路
７３Ｐチャネルトランジスタ７２Ｐチャネルトランジスタ
８０ＣＭＯＳ型レベル変換回路
８１Ｎチャネルトランジスタ８３Ｎチャネルトランジスタ
ＮＤ１ＮＡＮＤ回路ＮＤ２ＮＡＮＤ回路
ＮＲ１ＮＯＲ回路ＮＲ２ＮＯＲ回路
ＱＨ出力ＱＬ出力[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated circuit device, and more particularly to an integrated circuit device having a circuit that can be powered down by stopping power supply.
[0002]
[Prior art]
With the widespread use of devices that supply power to integrated circuits using batteries, such as cellular phones, the importance of reducing the power consumption of integrated circuit devices is increasing. In order to suppress the current consumption of the integrated circuit, it is conceivable to stop the power supply to the semiconductor elements that are not used depending on the operating state of the device.
[0003]
FIG. 6 shows a CMOS tristate driver circuit built in a conventional integrated circuit. FIG. 7 shows an example of an output circuit using the CMOS tristate driver circuit of FIG. In FIG. 7, this operation is performed according to the values of the drive control signal EN and the output data signal D, and the output signal Q outputs “H”, “L”, “Z” (high impedance, hereinafter referred to as “Z”). . In addition, the power supply of all the logic gates is VDD. FIG. 8 is a truth table corresponding to the output circuit of FIG.
[0004]
FIG. 9 shows a CMOS type level conversion circuit used for converting the voltage amplitude of a signal in a conventional integrated circuit. This is used for converting the voltage amplitude of the input / output signal between the integrated circuit and the outside when the voltage amplitude of the internal signal of the integrated circuit is larger. Reducing the voltage amplitude of the internal signal of the integrated circuit is effective for suppressing power consumption in the integrated circuit, and “Strong ARM” described in “HOT Chips 8-1996 Symposium Record Page 121” as a prior example. Processor.
[0005]
In FIG. 9, signal DH and signal DL are complementary inputs, and signal QH and signal QL are complementary outputs. The “H” voltage input to the signal DH and the signal DL is lower than the voltage supplied to the P-channel transistors P1 and P2 of the level conversion circuit. The circuit constants of the P-channel transistor P1 and the N-channel transistor N1 are set such that when the N-channel transistor N1 becomes conductive, the potential of the signal QL drops to a level sufficient to make the P-channel transistor P2 conductive. .
[0006]
Similarly, the circuit constants of P-channel transistor P2 and N-channel transistor N2 are such that when N-channel transistor N2 becomes conductive, the potential of signal QH drops to a level sufficient to make P-channel transistor P1 conductive. Keep it.
[0007]
When “H” is input to the signal DH and “L” is input to the signal DL, the N-channel transistor N1 is turned on and the N-channel transistor N2 is turned off. For this reason, the potential of the signal QL is lowered, the P channel transistor P2 is turned on, the potential of the signal QH is raised, and the P channel transistor P1 is turned off. Therefore, the signal QH becomes “H” and the signal QL becomes “L”. The potential difference between the signal QH and the signal QL is equal to the potential difference between the source terminal of the P channel transistor and the source terminal of the N channel transistor of the level conversion circuit. In this way, the signal QH and the signal QL having a potential difference different from the potential difference between the signal DH and the signal DL are obtained.
[0008]
FIG. 10 is an example of a conventional output circuit in which the CMOS tristate driver circuit of FIG. 6 and the CMOS type level conversion circuit of FIG. 9 are combined. This circuit operates in the same manner as the output circuit of FIG. 7 except that the voltage amplitude of the drive control signal EN and the output data signal D is different from the voltage amplitude of the output signal Q. In addition, the power sources of all the logic gates are internal power sources lower than VDD.
[0009]
FIG. 11 shows an input / output circuit using the output circuit of FIG. The operation is performed by setting the drive control signal EN to “L” and setting the output signal Q of the input / output circuit to “Z” regardless of the level of the output data signal D, so that another circuit connected to the output terminal outputs the output signal. Q is driven to “H” or “L”, and the level change of the output signal Q is transmitted to the input data signal N. In addition, the power supply of all the logic gates is VDD.
[0010]
FIG. 12 shows an input / output circuit using the output circuit of FIG. Except that the voltage amplitude of the drive control signal EN and the output data signal D is different from the voltage amplitude of the output signal Q, the operation is the same as the output circuit of FIG. In addition, the power sources of all the logic gates are internal power sources lower than VDD.
[0011]
FIG. 13 shows an example of a computer system configured using an integrated circuit having the input / output circuit of FIG. In FIG. 13, the CPU shares the memory, the system control LSI, and the bus A. When data transfer between the CPU and the memory is permitted by the control signal B from the system control LSI, the output circuit of the system control LSI is “Z” is output to the bus A, and the CPU uses the bus A to perform data transfer with the memory. On the other hand, when data transfer between the CPU and the memory is prohibited by the control signal B from the system control LSI, the output circuit of the CPU outputs “Z” to the bus A, and the system control LSI uses the bus A. To transfer data to and from the memory.
[0012]
[Problems to be solved by the invention]
When the computer system of FIG. 13 does not need to operate the CPU and only the system control LSI and the memory need to operate, the power consumption can be greatly reduced if the power supply to the CPU can be stopped. However, since a conventional CMOS tristate driver circuit is used for the CPU, the power supply is stopped (referred to as power down), and the source terminal and back gate terminal of the P-channel transistor of the CMOS tristate driver circuit. When the potential of the drain terminal drops, when the system control LSI tries to output an “H” signal to the bus A to the memory, the drain terminal of the P channel transistor and the back gate terminal of the P channel transistor as shown in FIG. Since the PN junction between them is in the forward direction, electric charge is supplied from the output terminal of the system control LSI to the power supply terminal of the CPU, and power consumption cannot be reduced.
[0013]
FIG. 15 shows a CMOS tristate driver circuit disclosed in, for example, Japanese Patent Application Laid-Open No. 8-307238. A circuit for applying a back gate potential to the P-channel transistor even when the power is turned off to prevent the leakage current from flowing. It is added. According to FIG. 15, the PN junction between the drain terminal and the back gate terminal of the P channel transistor is not forward, but since no charge is supplied to the gate terminal of the P channel transistor in the power down mode, a channel is formed in the P channel transistor. Therefore, leakage to the power supply terminal via the channel cannot be prevented. There is also a problem that the number of elements per output driver circuit increases.
[0014]
Furthermore, in the computer system of FIG. 13, when it is not necessary to operate the CPU and only the system control LSI and the memory need to operate, power consumption can be reduced by stopping only the power supply to the circuits inside the CPU. It can be greatly reduced. In this case, in order to transfer data between the system control LSI and the memory, “H” is applied to the gate terminal of the P-channel transistor and “L” is applied to the gate terminal of the N-channel transistor in the CMOS tristate driver circuit of FIG. However, the power supply to the CPU internal circuit to which the complementary signal should be given to the input pair terminals of the CMOS type level conversion circuit is stopped. Therefore, the “H” voltage cannot be applied to the gate terminal of the P-channel transistor, and leakage to the power supply terminal via the channel cannot be prevented.
[0015]
FIG. 16 shows a CMOS tristate driver circuit disclosed in Japanese Patent Laid-Open No. 9-64718. FIG. 17 shows a CMOS tristate driver circuit disclosed in US Pat. No. 4,963,766. In order to prevent leakage when a voltage is applied, a circuit for applying a high voltage to the back gate voltage of the P channel transistor and increasing the gate voltage of the P channel transistor in response to the application of the high voltage to the output terminal is added. Yes. In a circuit in which a P-channel transistor is added between the output terminal and the gate terminal of the P-channel transistor of the main buffer, charge is supplied to the gate terminal of the P-channel transistor of the main buffer even during power down, but the charge is added from the output terminal. There is a problem that a delay time occurs because the charge is supplied to the gate terminal of the P-channel transistor of the main buffer via the P-channel transistor, and the leakage current flows transiently when the voltage at the output terminal rises sharply. is there.
[0016]
[Means for Solving the Problems]
In the integrated circuit device according to the present invention, one source / drain terminal of the second conductivity type MOS transistor is connected to one source / drain terminal of the first conductivity type MOS transistor, and the other source / drain terminal and back gate terminal are connected. In an integrated circuit device provided with a tri-state driver circuit composed of the first conductivity type MOS transistor, which is electrically isolated, a first power supply terminal for applying a first constant potential, and a second constant potential A second power supply terminal for applying a third power supply terminal, a third power supply terminal for applying a third constant potential, and the other source / drain terminal of the first conductivity type MOS transistor are connected to the second power supply terminal. The back gate terminal of the first conductivity type MOS transistor is connected to the third power supply terminal, and the other source / drain of the second conductivity type MOS transistor is connected. A tri-state driver circuit whose terminal is connected to the first power supply terminal, a second power supply terminal and a third power supply terminal connected to the potential difference detection means for detecting the potential difference, and connected to the potential difference detection means, Gate potential control means for controlling the potential of the gate terminal of the first conductivity type MOS transistor according to the output.
[0018]
A tri-state driver circuit comprising a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In the integrated circuit device, the first power supply terminal for applying the first constant potential, the second power supply terminal for applying the second constant potential, and the third constant potential are applied. A third power supply terminal, a second power supply terminal and a third power supply terminal connected to and detecting a potential difference between the second power supply terminal and the third power supply terminal, and the potential difference detection means between the second power supply terminal and the third power supply terminal. If a potential difference is detected between them, the same potential as that of the third power supply terminal is applied to the gate terminal of the first conductivity type MOS transistor of the tristate driver circuit, It gives the same potential as the potential of the first power supply terminal to the gate terminal of the second conductivity type MOS transistor of the state driver circuit in which and a CMOS type level conversion circuit.
[0019]
A tri-state driver circuit comprising a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In the integrated circuit device, the first power supply terminal for applying the first constant potential, the second power supply terminal for applying the second constant potential, the second power supply terminal, and the first conductivity are provided. Switch means for electrically connecting or disconnecting one source / drain terminal of the MOS transistor, gate potential control means for controlling the potential of the gate terminal of the first conductivity type MOS transistor, switch means and gate A first block including a tristate driver circuit, and a power supply control means. The back gate terminal of the first conductivity type MOS transistor is connected to the second power supply terminal. When the first block is powered down by the power supply control means, the switch means has the second block. Between the second power source terminal and one source / drain terminal of the first conductivity type MOS transistor, and the gate potential control means sets the potential of the gate terminal of the second conductivity type MOS transistor to the second power source terminal. The potential difference is equal.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an integrated circuit device according to the first embodiment. In FIG. 1, a CPU 2, a bus control circuit 3, a memory 4, a power switch circuit 5, and a pad 6 are arranged on a chip 1. The CPU 2, the bus control circuit 3, and the memory 4 are connected to an internal data bus 7 for mutual data transfer. The address signal 8, the read / write signal 9, and the access request signal 10 output from the CPU 2 are connected to the bus control circuit 3. The bus control circuit 3 sends the CPU 2 the access completion signal 11, the bus permission signal 12, and the CPU. A reset signal 13 is output. An address signal 14, a read strobe signal 15, and a write strobe signal 16 are output from the bus control circuit 3 to the memory 4.
[0026]
A power control cutoff signal 17 is output from the bus control circuit 3 to the power switch circuit 5. A power supply 18 that is cut off at the time of power-down is output from the power switch circuit 5 to the CPU 2.
[0027]
A power source 19 and a ground power source 20 are supplied to the pad 6, the CPU 2, the bus control circuit 3, the memory 4 and the power switch circuit 5 from the outside of the chip 1. The power supplies 18 and 19 are supplied with a positive voltage with respect to the ground power supply 20, and are the same voltage during normal operation.
[0028]
The bus control circuit 3 outputs the external address bus 21, the external read strobe signal 22 and the external write strobe signal 23 to the pad 6. A power down request signal 24 and an external data signal 25 are output from the pad 6 to the bus control circuit 3. The operation of each block in the normal operation mode and the return operation from the power down mode will be described below.
[0029]
FIG. 2 shows a CMOS type input / output terminal circuit used for connection with the internal data bus 7 of the CPU 2. A power source 18 and a power source 19 are also supplied to the CPU 2. Referring to FIG. 2, NAND circuit ND2 to which power supplies 18 and 19 are connected, NAND circuit ND1 to which an output is input via inverter circuit IV2 and output enable signal 40 and output data signal 41 are input, The NAND circuit ND1 is connected to the gate, the power source 18 is connected to one source / drain terminal, the P-channel transistor 26 to which the power source 19 is connected to the back gate terminal, and the output of the NAND circuit ND2 is input and output. The NOR circuit NR1 to which the enable signal 40 is input through the inverter circuit IV1 and the output data signal 41 are input, and the NOR circuit NR1 are connected to the gate, and the other source / drain terminal of the P channel transistor 26 is connected to the other. The source / drain terminal is connected, the back gate terminal and the other source / drain Output data of a CMOS tristate driver circuit composed of an N-channel transistor 27 connected to the ground power supply 20 and a P-channel transistor 26 and an N-channel transistor 27 are output to the internal data bus 7 or an inverter circuit IV3. Input data.
Note that the power supply 19 is supplied to ND1, ND2, NR1, IV1, and IV2, and the power supply supplied to the other circuits in the CPU 2 is 18. The ground power supply 20 is supplied to all the circuits of the CPU 2.
[0030]
First, the normal operation mode will be described. The CPU 2 in FIG. 1 starts data processing by the CPU reset signal 13. At this time, the bus control circuit 3 outputs “occupation permission” (for example, “H” voltage) to the bus permission signal 12. The bus permission signal 12 has the exclusive right of the internal data bus 7 when the exclusive use is permitted, and the bus control circuit 3 has the exclusive right of the internal data bus 7 when the exclusive use is prohibited. . The CPU 2 outputs the head address of the program to the address 8 and simultaneously outputs “read” (for example, “H” voltage) to the read / write signal 9 and “request” (for example, “H” voltage to the access request signal 10. ) Is output.
[0031]
By outputting “request” to the access request signal 10, the bus control circuit 3 detects that an access request from the CPU 2 is generated. The bus control circuit 3 decodes the address 8 and determines whether the access target address indicates the memory 4 inside the chip. When the decoding result address 8 indicates the memory 4, the bus control circuit 3 outputs the address 8 to the address 14 and outputs a “read request” (for example, “H” voltage) to the read strobe signal 15. Here, for the sake of simplification, only the operation in the case where the address 8 indicates the memory 4 will be described, but the address 8 indicates not only the memory 4 but also a memory connected outside the chip 1 or a register in the bus control circuit 3. There is also.
[0032]
The memory 4 detects that the “read request” is output to the read strobe signal 15 and outputs data corresponding to the address 14 to the internal data bus 7. The bus control circuit 3 outputs “complete” (for example, “H” voltage) to the access completion signal 11 at the time when the data from the memory 4 is output to the internal data bus 7, and “read unrequested” to the read strobe signal 15. ”(For example,“ L ”voltage). The CPU 2 detects that a “read request” has been output as the access completion signal 11, fetches a program from the internal data bus 7, and starts processing. The CPU 2 sequentially fetches and executes the programs as described above. When it is designated by the program to read data from the memory 4, the data is fetched from the internal data bus 7 in the same way as the program.
[0033]
When writing is designated, the CPU 2 outputs the data address to the address 8 and outputs the data to be written to the internal data bus 7 using the CMOS type input / output terminal circuit of FIG. “Write” (for example, “L” voltage) is output, and “request” (for example, “H” voltage) is output to the access request signal 10.
[0034]
By outputting “request” to the access request signal 10, the bus control circuit 3 detects that an access request from the CPU 2 is generated. The bus control circuit 3 decodes the address 8 and determines whether the access target address indicates the memory 4 inside the chip. When the decoded address 8 indicates the memory 4, the bus control circuit 3 outputs the address 8 to the address 14 and outputs a “write request” (for example, “H” voltage) to the write strobe signal 16. The memory 4 detects that the “write request” is output to the write strobe signal 16 and writes the data input from the internal data bus 7 to the memory element corresponding to the address 14. The bus control circuit 3 outputs “complete” (for example, “H” voltage) to the access completion signal 11 at the time when data writing to the memory element of the memory 4 is completed, and “write non-request” (to the write strobe signal 16). For example, “L” voltage) is output. The CPU 2 detects that the next data transfer using the internal data bus 7 becomes possible by outputting “complete” to the access completion signal 11.
[0035]
Next, the operation when the bus control circuit 3 has the bus occupation right will be described.
While the bus control circuit 3 outputs “occupation permission” to the bus permission signal 12, the CPU 2 has the right to occupy the internal data bus 7, and the bus control circuit 3 voluntarily uses the internal data bus 7. It is not used to transfer data.
[0036]
Further, in order for the bus control circuit 3 to obtain the occupation right of the internal data bus 7, “Occupancy prohibited” (for example, “L” voltage) is output to the bus permission signal 12. When “Occupancy prohibited” is output to the bus permission signal 12, the CPU 2 sets the output enable signal 40 to “L” to open the internal data bus 7 with the output being “Z”, and the CPU 2 is executing Even when the reading and writing of the memory 4 are specified by the program, the internal data bus 7 is not driven and the access request signal 10 is not permitted to be occupied to the bus control circuit 3. These operations enable the bus control circuit 3 to perform data transfer using the internal data bus 7.
[0037]
When the bus control circuit 3 reads from the memory 4 using the internal data bus 7, the bus control circuit 3 outputs the address 14 to the memory 4 and sends a “read request” (for example, “H” to the read strobe signal 15. "Voltage" is output. The memory 4 detects that the “read request” has been output to the read strobe signal 15 and outputs the data stored in the memory element corresponding to the address 14 to the internal data bus 7. The bus control circuit 3 fetches data from the internal data bus 7, writes the data to a register in the bus control circuit 3, and outputs a “read non-request” (for example, “L” voltage) to the read strobe signal 15.
[0038]
When writing to the memory 4, the bus control circuit 3 outputs the address 14 to the memory 4 and outputs the register data in the bus control circuit 3, and at the same time, a “write request” (for example, “H”) is sent to the write strobe signal 16. Output voltage). The memory 4 detects that the “write request” is output to the write strobe signal 16 and writes the data input from the internal data bus 7 to the memory element corresponding to the address 14. The bus control circuit 3 permits the interrupt of the access completion signal 11 at the time when data writing to the memory element of the memory 4 is completed, and outputs “write non-request” (for example, “L” voltage) to the write strobe signal 16.
[0039]
Next, the power down mode will be described. The transition to the power down mode is started by outputting a “power down request” (for example, “H” voltage) to the power down request signal 24 from the pad 6 to the bus control circuit 3. The bus control circuit 3 detects that the “power down request” is output as the power down request signal 24 and outputs “shut down” (for example, “H” voltage) as the power shut down control signal 17 to the power switch circuit 5. To do. The power switch circuit 5 shuts off the power source 18 by outputting “shut off” to the power cutoff control signal 17. When the power supply 18 is cut off, the input / output terminal circuit of the CPU 2 operates as follows.
[0040]
When the power supply 18 is cut off, the NAND circuit ND2 outputs “H” (voltage of the power supply 19) to the power-down control line 30. The inverter circuit IV2 that generates the inverted signal of this signal outputs the inverted signal of the power down control line 30 to the power down control line 31. The power-down control lines 30 and 31 are connected to the NAND circuit ND1 and the NOR circuit NR1, and when the power-down control lines 30 and 31 change as described above, the NAND circuit ND1 detects the voltages of the output enable signal 40 and the output data signal 41. Regardless, the output 32 of the NAND circuit ND1 becomes “H”, and the output 33 of the NOR circuit NR1 becomes “L”.
[0041]
The P-channel transistor 26 becomes non-conductive when the gate terminal and the back gate terminal are kept at “H” (voltage of the power supply 19). Similarly, the N channel transistor 27 becomes non-conductive when the source terminal, the back gate terminal, and the gate terminal are kept at “L” (ground voltage). That is, the output of the input / output terminal circuit is kept at “Z” in the power down mode, and the internal data bus 7 is driven to either “H” or “L” voltage level by the memory 4 or the bus control circuit 3. Current can be prevented from being supplied to the power supply 18 through the P-channel transistor 26.
[0042]
The CPU 2 outputs “Z” to the internal data bus 7 regardless of the internal state of the CPU 2 by the operation of the input / output terminal circuit. The power supply 18 to the circuits other than the input / output terminal circuit in the CPU 2 is cut off, and the power consumption inside the CPU is suppressed to only a minute leak current in the input / output terminal circuit. The bus control circuit 3 performs a read / write operation on the memory 4 as in the normal operation mode.
[0043]
Next, a return operation from the power down mode will be described. The return from the power down mode is started by outputting “power down non-request” (for example, “L” voltage) to the power down request signal 24 from the pad 6 to the bus control circuit 3. The bus control circuit 3 detects that “power down non-request” is output as the power down request signal 24, and “not cut off” (for example, “L” voltage) as the power cutoff control signal 17 to the power switch circuit 5. Is output. The power supply switch circuit 5 supplies the power supply 18 by outputting “non-cutoff” to the power supply cutoff control signal 17. Since the state in the CPU 2 is not maintained in the power down mode, the bus control circuit 3 outputs the CPU reset signal 13 to the CPU 2 and outputs “occupation permission” to the bus permission signal 12. The CPU 2 returns from the power-down mode to the normal operation mode by the supply of the CPU reset signal 13 and the power supply 18 and starts data processing. The NOR circuit NR1, inverter circuits IV1, IV3 have 18 power supplies, and the NAND circuit ND2, inverter circuit IV2 has 19 power supplies.
[0044]
As described above, by providing the CMOS tristate driver circuit according to the present invention in the integrated circuit device to be powered down, the output to the bus of the CMOS tristate driver circuit is set to “Z” in the power down mode. That is, it can be opened electrically. For this reason, circuit elements that are not powered down can perform data transfer using the bus without excessive power consumption, thereby reducing power consumption.
[0045]
Embodiment 2. FIG.
FIG. 3 is a block diagram of an integrated circuit device according to the second embodiment. The basic operation of this integrated circuit device is the same as that of FIG. 1, except that the operating voltage of the internal circuit of the CPU 2a is lower than the other voltages. Referring to FIG. 3, 1a is a chip. On the chip 1a, a CPU 2a, a bus control circuit 3a, a memory 4a, a power switch circuit 5a, and a pad 6a are arranged. The CPU 2a, the bus control circuit 3a, and the memory 4a are connected to an internal data bus 7a for mutual data transfer. The address signal 8a, the read / write signal 9a, and the access request signal 10a output from the CPU 2a are connected to the bus control circuit 3a. The access control signal 11a, the bus permission signal 12a, and the CPU are sent from the bus control circuit 3a to the CPU 2a. A reset signal 13a is output. An address signal 14a, a read strobe signal 15a, and a write strobe signal 16a are output from the bus control circuit 3a to the memory 4a.
[0046]
Further, a power control cutoff signal 17a is output from the bus control circuit 3a to the power switch circuit 5a. A power supply 18a that is cut off at the time of power-down is output from the power switch circuit 5a to the CPU 2a.
[0047]
Further, the power source 50a, 19a and the ground power source 20a are supplied from the outside of the chip 1a to the CPU 2a, the bus control circuit 3a, the memory 4a and the power switch circuit 5a from the pad 6a. The power sources 50a and 19a are supplied with a positive voltage with respect to the ground power source 20a, and the voltage between the power source 50a and the ground power source 20a is lower than the voltage between the power source 19a and the ground power source 20a.
[0048]
Further, the bus control circuit 3a outputs the external address bus 21a, the external read strobe signal 22a and the external write strobe signal 23a to the pad 6a. A power down request signal 24a and an external data signal 25a are output from the pad 6a to the bus control circuit 3a.
[0049]
FIG. 4 shows a potential difference detection circuit for detecting the interruption of the power source. Referring to FIG. 4, by setting resistor 52 to an appropriate value, “L” is output to power down control line 30 and “H” is output to 31 in the normal operation mode (power supply 18a is supplied). In the power down mode (the power supply 18a is cut off), it is possible to output “H” to the power down control line 30 and “L” to 31 and detect the cut off of the power supply 18a.
[0050]
FIG. 5 shows an input / output terminal circuit including a CMOS type level conversion circuit of the CPU 2a. Referring to FIG. 5, CMOS type level conversion circuit 70 has an N-channel transistor 83 in which power-down control line 30 is connected to a gate terminal, a back gate terminal is connected to ground power supply line 85, and a back gate terminal is connected to a ground power supply line. N-channel transistor 81 and P-channel transistor 71 connected to 85 and the power-down control line 31 connected to the gate terminal, NAND circuit 65 to which the enable signal and the data signal are input, and the output thereof is input to the gate terminal. An N-channel transistor 84 whose back gate terminal is connected to the ground power supply line 85 and one source / drain terminal is connected to one source / drain terminal of the N-channel transistor 83, and an inverted NAND through an inverter circuit 66 The output of the circuit 65 is input to the gate terminal, and one source / drain An N-channel transistor 82 having a terminal and a back gate terminal connected to the ground power supply line 85 and having the other source / drain terminal connected to the other source / drain terminal of the N-channel transistor 81, a back gate terminal, and one source A P-channel transistor 72 whose / drain terminal is connected to the power supply line 86, the other source / drain terminal is connected to the P-channel transistor 71, one source / drain terminal and a back gate terminal are connected to the power supply line 86, The other source / drain terminal is composed of a P-channel transistor 73 connected to an N-channel transistor 84.
[0051]
Also, the CMOS type level conversion circuit 80 has the same transistor configuration as that of 70. However, the NOR circuit 68 to which the data signal and the enable signal inverted through the inverter circuit 67 are input, the N-channel transistor 82 whose output is input to the gate terminal, and the NOR circuit inverted through the inverter circuit 69 are provided. The output of the circuit 68 includes an N-channel transistor 84 that is input to the gate terminal. Further, a CMOS type comprising a P channel transistor 61 to which the output QH of the CMOS type level conversion circuit 70 is input to the gate terminal and an N channel transistor 62 to which the output QL of the CMOS type level conversion circuit 80 is input to the gate terminal. A tri-state driver circuit 60 is provided.
The power supplied to the NAND circuit 65, the NOR circuit 68, and the inverter circuits 66, 67, 69 is cut off when the power is down.
[0052]
Next, the normal operation mode will be described. When “L” is applied to the power-down control line 30, “H” is applied to the power-down control line 31, the enable signal is “H”, and the data signal is “L”, the N-channel transistor 81 of the CMOS type level conversion circuit 70. , 84 are ON, and the P-channel transistor 71 and the N-channel transistor 82 are OFF. Since the N channel transistor 84 is turned on, the P channel transistor 72 is also turned on, and the power supply potential of the power supply line 86 is applied to the gate terminal of the P channel transistor 61. At that time, the P-channel transistor 61 is turned off.
[0053]
Further, the N-channel transistors 81 and 82 of the CMOS type level conversion circuit 80 are turned on, and the P-channel transistor 71 and the N-channel transistors 83 and 84 are turned off. Since the N channel transistors 81 and 82 are turned on, the P channel transistor 73 is also turned on, and the power supply potential of the power supply line 86 is applied to the gate terminal of the N channel transistor 62. At that time, the N-channel transistor 62 is turned on, and the CMOS tristate driver circuit 60 outputs the potential of the ground power supply line 85.
[0054]
Next, when the levels of the power-down control lines 30 and 31 are kept as they are, the enable signal is “L” and the data signal is “H”, the N-channel transistors 81 and 84 of the CMOS type level conversion circuit 70 are ON, and the P-channel transistors 71, N-channel transistor 82 is turned OFF. Since the N channel transistor 84 is turned on, the P channel transistor 72 is also turned on, and the power supply potential of the power supply line 86 is applied to the gate terminal of the P channel transistor 61. At that time, the P-channel transistor 61 is turned off.
[0055]
Further, the N-channel transistors 81 and 84 of the CMOS type level conversion circuit 80 are turned on, and the P-channel transistor 71 and the N-channel transistors 82 and 83 are turned off. Since the N-channel transistor 84 is turned on, the P-channel transistor 72 is also turned on, the power supply potential of the power supply line 86 is applied to the gate terminal of the P-channel transistor 73, and the P-channel transistor 73 is turned off. When the switch 84 is turned ON, the “L” signal is applied to the gate terminal of the N-channel transistor 62. At that time, the N-channel transistor 62 is turned OFF and the CMOS tristate driver circuit 60 becomes “Z”.
[0056]
Next, if the enable signal is “H” and the data signal is “H” while the levels of the power-down control lines 30 and 31 remain unchanged, the N-channel transistors 81 and 82 of the CMOS type level conversion circuit 70 are ON, and the P-channel transistors. 71, N-channel transistors 83 and 84 are OFF. Since the N-channel transistors 81 and 82 are turned ON, “L” is applied to the gate terminal of the P-channel transistor 61. At that time, the P-channel transistor 61 is turned ON.
[0057]
Further, the N-channel transistors 81 and 84 of the CMOS type level conversion circuit 80 are turned on, and the P-channel transistor 71 and the N-channel transistors 82 and 83 are turned off. Since the N-channel transistor 84 is turned on, the P-channel transistor 72 is also turned on, the power supply potential of the power supply line 86 is applied to the gate terminal of the P-channel transistor 73, and the P-channel transistor 73 is turned off. When the switch 84 is turned ON, the “L” signal is applied to the gate terminal of the N-channel transistor 62. At that time, the N-channel transistor 62 is turned off and the CMOS tristate driver circuit 60 outputs the power supply potential of the power supply line 86.
[0058]
Furthermore, when the enable signal is “L” and the data signal is “L” while the levels of the power down control lines 30 and 31 remain unchanged, the N-channel transistors 81 and 84 of the CMOS type level conversion circuit 70 are ON, and the P-channel transistor 71. , N channel transistor 82 is turned off. Since the N channel transistor 84 is turned on, the P channel transistor 72 is also turned on, and the power supply potential of the power supply line 86 is applied to the gate terminal of the P channel transistor 61. At that time, the P-channel transistor 61 is turned off.
[0059]
Further, the N-channel transistors 81 and 84 of the CMOS type level conversion circuit 80 are turned on, and the P-channel transistor 71 and the N-channel transistors 82 and 83 are turned off. Since the N-channel transistor 4 is turned on, the P-channel transistor 72 is also turned on, but the P-channel transistor 73 is turned off, so that an “L” signal is applied to the gate terminal of the N-channel transistor 62. At that time, the N-channel transistor 62 is turned OFF and the CMOS tristate driver circuit 60 becomes “Z”.
[0060]
Next, the power down mode will be described. At power down, “H” is applied to the power down control line 30 and “L” is applied to the power down control line 31. In addition, the power supplied to the NAND circuit 65, the NOR circuit 68, and the inverter circuits 66, 67, 69 is cut off, and the output potential becomes indefinite. In the CMOS type level conversion circuit 70, since the P channel transistor 71 and the N channel transistor 83 are ON and the N channel transistor 81 is OFF, the power supply potential of the power supply line 86 is P regardless of whether the N channel transistors 82 and 84 are ON or OFF. Applied to the gate terminal of the channel transistor 61. At that time, the P-channel transistor 61 is turned off. In the CMOS type level conversion circuit 80, since the P channel transistor 71 and the N channel transistor 83 of the CMOS type level conversion circuit 70 are ON and the N channel transistor 81 is OFF, the N channel transistors 82 and 84 are turned ON / OFF. Regardless, ground power is applied to the gate terminal of the N-channel transistor 62, and the N-channel transistor 62 is turned off. Since both the P-channel transistor 61 and the N-channel transistor 62 are turned off, the output of the CMOS tristate driver circuit 60 is “Z”.
[0061]
As described above, by providing the CMOS type level conversion circuit in the integrated circuit device to be powered down, the output to the bus of the CMOS type tristate driver circuit is set to “Z” in the power down mode, and the circuit is electrically opened. To do. For this reason, circuit elements that are not powered down can perform data transfer using the bus without excessive power consumption, thereby reducing power consumption.
[0062]
【The invention's effect】
In the integrated circuit device according to the present invention, one source / drain terminal of the second conductivity type MOS transistor is connected to one source / drain terminal of the first conductivity type MOS transistor, and the other source / drain terminal and back gate terminal are connected. In an integrated circuit device provided with a tri-state driver circuit composed of the first conductivity type MOS transistor, which is electrically isolated, a first power supply terminal for applying a first constant potential, and a second constant potential A second power supply terminal for applying a third power supply terminal, a third power supply terminal for applying a third constant potential, and the other source / drain terminal of the first conductivity type MOS transistor are connected to the second power supply terminal. The back gate terminal of the first conductivity type MOS transistor is connected to the third power supply terminal, and the other source / drain of the second conductivity type MOS transistor is connected. A tri-state driver circuit whose terminal is connected to the first power supply terminal, a second power supply terminal and a third power supply terminal connected to the potential difference detection means for detecting the potential difference, and connected to the potential difference detection means, By providing a gate potential control means for controlling the potential of the gate terminal of the first conductivity type MOS transistor according to the output, it is possible to obtain an integrated circuit device that can effectively cut off the power supply in the power down mode.
[0064]
A tri-state driver circuit comprising a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In the integrated circuit device, the first power supply terminal for applying the first constant potential, the second power supply terminal for applying the second constant potential, and the third constant potential are applied. A third power supply terminal, a second power supply terminal and a third power supply terminal connected to and detecting a potential difference between the second power supply terminal and the third power supply terminal, and the potential difference detection means between the second power supply terminal and the third power supply terminal. If a potential difference is detected between them, the same potential as that of the third power supply terminal is applied to the gate terminal of the first conductivity type MOS transistor of the tristate driver circuit, By providing a CMOS level conversion circuit that applies the same potential as the potential of the first power supply terminal to the gate terminal of the second conductivity type MOS transistor of the state driver circuit, the power supply is effectively cut off in the power down mode. An integrated circuit device capable of reducing power consumption in the internal circuit during normal operation can be obtained.
[0065]
A tri-state driver circuit comprising a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In the integrated circuit device, the first power supply terminal for applying the first constant potential, the second power supply terminal for applying the second constant potential, the second power supply terminal, and the first conductivity are provided. Switch means for electrically connecting or disconnecting one source / drain terminal of the MOS transistor, gate potential control means for controlling the potential of the gate terminal of the first conductivity type MOS transistor, switch means and gate A first block including a tristate driver circuit, and a power supply control means. The back gate terminal of the first conductivity type MOS transistor is connected to the second power supply terminal. When the first block is powered down by the power supply control means, the switch means has the second block. Between the second power source terminal and one source / drain terminal of the first conductivity type MOS transistor, and the gate potential control means sets the potential of the gate terminal of the second conductivity type MOS transistor to the second power source terminal. By setting the same potential difference, it is possible to obtain an integrated circuit device that can effectively cut off the power supply in the power down mode and can reduce power consumption in the internal circuit during normal operation.
[Brief description of the drawings]
FIG. 1 is a block diagram of an integrated circuit device according to a first embodiment of the present invention.
FIG. 2 is a CMOS type input / output terminal circuit diagram according to the first embodiment of the present invention;
FIG. 3 is a block diagram of an integrated circuit device according to a second embodiment of the present invention.
FIG. 4 is a potential difference detection circuit diagram according to a second embodiment of the present invention.
FIG. 5 is an input / output terminal circuit diagram according to Embodiment 2 of the present invention;
FIG. 6 is a circuit diagram of a conventional CMOS tristate driver.
FIG. 7 is a conventional output circuit diagram.
FIG. 8 is a truth table corresponding to a conventional output circuit.
FIG. 9 is a conventional CMOS level conversion circuit diagram.
FIG. 10 is a conventional output circuit diagram.
FIG. 11 is an input / output circuit diagram using a conventional output circuit.
FIG. 12 is an input / output circuit diagram using another conventional output circuit.
FIG. 13 is a diagram of a conventional computer system.
FIG. 14 is an explanatory diagram of a current inflow path during conventional power-down.
FIG. 15 is a circuit diagram of a CMOS tristate driver disclosed in Japanese Unexamined Patent Publication No. Hei 8-307238.
FIG. 16 is a circuit diagram of a CMOS tristate driver disclosed in Japanese Unexamined Patent Publication No. 9-64718.
FIG. 17 is a circuit diagram of a CMOS tristate driver disclosed in US Pat. No. 4,963,766.
[Explanation of symbols]
18 power supply 19 power supply
20 Ground power supply
18a power supply 19a power supply
20a Ground power supply
26 P-channel transistor 27 N-channel transistor
32 outputs 33 outputs
40 Output enable signal 41 Output data signal
60 CMOS type tristate driver circuit
61 P-channel transistor 62 N-channel transistor
70 CMOS type level conversion circuit
73 P-channel transistor 72 P-channel transistor
80 CMOS type level conversion circuit
81 N-channel transistor 83 N-channel transistor
ND1 NAND circuit ND2 NAND circuit
NR1 NOR circuit NR2 NOR circuit
QH output QL output

Claims

The one source / drain terminal of the second conductivity type MOS transistor is connected to one source / drain terminal of the first conductivity type MOS transistor, and the other source / drain terminal and the back gate terminal are electrically separated. In an integrated circuit device provided with a tristate driver circuit comprising a first conductivity type MOS transistor,
A first power supply terminal for applying a first constant potential;
A second power supply terminal for applying a second constant potential;
A third power supply terminal for applying a third constant potential;
The other source / drain terminal of the first conductivity type MOS transistor is connected to the second power supply terminal, the back gate terminal of the first conductivity type MOS transistor is connected to the third power supply terminal, and the second The tristate driver circuit in which the other source / drain terminal of the conductive MOS transistor is connected to the first power supply terminal;
A potential difference detection means connected to the second power supply terminal and the third power supply terminal for detecting the potential difference;
An integrated circuit device comprising: a gate potential control unit connected to the potential difference detection unit and controlling a potential of a gate terminal of the first conductivity type MOS transistor by an output thereof.

There is provided a tristate driver circuit including a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In an integrated circuit device,
A first power supply terminal for applying a first constant potential;
A second power supply terminal for applying a second constant potential;
A third power supply terminal for applying a third constant potential;
A potential difference detection means connected to the second power supply terminal and the third power supply terminal for detecting the potential difference;
When a potential difference is detected between the second power supply terminal and the third power supply terminal by the potential difference detection means, the gate terminal of the first conductivity type MOS transistor of the tristate driver circuit is A CMOS type level conversion circuit that applies the same potential as the potential of the third power supply terminal and applies the same potential as the potential of the first power supply terminal to the gate terminal of the second conductivity type MOS transistor of the tri-state driver circuit An integrated circuit device comprising:

There is provided a tristate driver circuit including a first conductivity type MOS transistor and a second conductivity type MOS transistor in which one source / drain terminal is connected to each other and the other source / drain terminal and back gate terminal are electrically connected. In an integrated circuit device,
A first power supply terminal for applying a first constant potential;
A second power supply terminal for applying a second constant potential;
Switch means for electrically connecting or disconnecting between the second power supply terminal and one source / drain terminal of the first conductivity type MOS transistor;
Gate potential control means for controlling the potential of the gate terminal of the first conductivity type MOS transistor;
Power supply control means for controlling the switch means and the gate potential control means,
Divided into a first block including the tri-state driver circuit and a second block including the power control means;
A back gate terminal of the first conductivity type MOS transistor is connected to the second power supply terminal;
When the first block is powered down by the power control means, the switch means electrically cuts off between the second power supply terminal and one source / drain terminal of the first conductivity type MOS transistor. The gate potential control means sets the potential of the gate terminal of the second conductivity type MOS transistor to a potential difference equal to that of the second power supply terminal.