KR0175281B1 - S.RAM interface circuit - Google Patents

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KR0175281B1 KR1019960003652A KR19960003652A KR0175281B1 KR 0175281 B1 KR0175281 B1 KR 0175281B1 KR 1019960003652 A KR1019960003652 A KR 1019960003652A KR 19960003652 A KR19960003652 A KR 19960003652A KR 0175281 B1 KR0175281 B1 KR 0175281B1
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Abstract

본 발명은 SRAM 의 인터페이스 회로에 관한 것으로, 읽기 모드(read mode)에서 유효 데이터(valid data) 구간을 확보하기 위해, SRAM(30)으로 데이터를 써 넣기 위한 쓰기 인에이블 신호(WEB)가 디스에이블 상태인 구간에서 상기 SRAM이 읽기 모드로 동작되도록 한다. 이로써, 출력 인에이블 시간 동안에 충분한 유효 데이터 구간을 확보할 수가 있어서 안정된 데이터 신호의 처리가 가능하게 된다.The present invention relates to an interface circuit of an SRAM, in which a write enable signal (WEB) for writing data into the SRAM 30 is disabled in order to secure a valid data section in a read mode. The SRAM is operated in a read mode in a state section. In this way, a sufficient valid data section can be ensured during the output enable time, and stable data signal processing is possible.

Description

에스·램 인터페이스 회로S-RAM interface circuit

제1도는 종래의 SRAM 인터페이스 회로의 블럭도.1 is a block diagram of a conventional SRAM interface circuit.

제2도는 종래의 SRAM 인터페이스 타이밍도.2 is a conventional SRAM interface timing diagram.

제3도는 본 발명에 따른 SRAM 인터페이스 회로의 블럭도.3 is a block diagram of an SRAM interface circuit in accordance with the present invention.

제4도는 본 발명에 따른 SRAM 인터페이스 타이밍도.4 is an SRAM interface timing diagram in accordance with the present invention.

제5도는 본 발명에 따른 양방향 버스 패드회로의 일 실시예를 보여 주는 도면으로서, 1비트 데이터 신호에 대응되는 양방향 버스패드를 보여 주는 회로도.5 is a diagram illustrating an embodiment of a bidirectional bus pad circuit according to the present invention, and illustrates a bidirectional bus pad corresponding to a 1-bit data signal.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : SRAM 인터페이스 블럭 20, 20a : 양방향 버스 패드 회로10: SRAM interface block 20, 20a: bidirectional bus pad circuit

30 : SRAM 40 : 읽기 모드 제어 회로30: SRAM 40: read mode control circuit

본 발명은 SRAM(Static Random Access Memory) 장치의 동작 모드(operation mode)에 따라 그것과 다른 장치들(devices) 간의 인터페이스를 위한 회로에 관한 것이다.The present invention relates to circuitry for the interface between it and other devices according to the operation mode of a static random access memory (SRAM) device.

제1도는 종래의 SRAM 인터페이스 회로를 보여 주고 있다. 제1도에서, 참조 번호 10은 잘 알려져 있는 SRAM 인터페이스 블럭을 나타내고, 20은 양방향 버스 패드(bidirectional bus pad) 회로, 30은 SRAM을 나타내고 있다. 상기 도면에서, 참조 부호 DATA_int는 SRAM 인터페이스 블럭(이하, '인터페이스 블럭'이라 약칭함)(10)의 데이터 버스를 나타내고, DATA_sram은 SRAM(30)의 데이터 버스를 나타내고 있다. 이 데이터 버스들 (DATA_int, DATA_sram)은 양방향 버스 패드 회로(20)에 연결된다. 양방향 버스 패드 회로(20)는 인터페이스 블럭(10)으로부터 제공되는 출력인에이블 신호(OEBeff)의 레벨에 따라서 인터페이스 블럭(10)으로부터의 데이터가 SRAM(30)으로 전송되게 하거나 그와 반대의 데이터 전송이 이루어지게 한다. 구체적으로 인에이블 신호(OEBeff)가 '하이 레벨(high level)'이면 양방향 버스 패드 회로(20)는 인터페이스 블럭(10)의 데이터 버스(DATA_int)(이하. '인터페이스 버스'라 함) 상에 로딩(loading)된 데이터가 SRAM(30)의 데이트 버스(DATA_sram) (이하, 'SRAM 버스'라 함)상으로 제공될 수 있도록 하고, 출력 인에이블 신호(OEBeff)가 '로우레벨'이면 양방향 버스 패드 회로(20)는 SRAM 버스(DATA_sram)상에 로딩된 데이터가 인터페이스 버스(DATA_int) 상으로 제공될 수 있도록 한다. 상기 도면에서, WEB는 쓰기 에이블(write enable) 신호를 나타내고, ADDR은 어드레스(address) 신호를 나타내고 있다.1 shows a conventional SRAM interface circuit. In FIG. 1, reference numeral 10 denotes a well-known SRAM interface block, 20 denotes a bidirectional bus pad circuit, and 30 denotes an SRAM. In the figure, reference numeral DATA_int denotes a data bus of the SRAM interface block (hereinafter, abbreviated as 'interface block') 10, and DATA_sram denotes a data bus of the SRAM 30. These data buses DATA_int and DATA_sram are connected to the bidirectional bus pad circuit 20. The bidirectional bus pad circuit 20 causes data from the interface block 10 to be sent to the SRAM 30 or vice versa, depending on the level of the output enable signal OBEeff provided from the interface block 10. This is done. Specifically, when the enable signal OEBeff is 'high level', the bidirectional bus pad circuit 20 is loaded on the data bus DATA_int (hereinafter referred to as an 'interface bus') of the interface block 10. Allows loaded data to be provided on the data bus DATA_sram (hereinafter referred to as the 'SRAM bus') of the SRAM 30, and the bidirectional bus pad if the output enable signal (OEBeff) is 'low level'. The circuit 20 allows data loaded on the SRAM bus DATA_sram to be provided on the interface bus DATA_int. In the figure, WEB represents a write enable signal and ADDR represents an address signal.

인터페이스 블럭(10)은 쓰기 모드(write enable)일 때 쓰기 인에이블 신호(WEB)를 이용하여 SRAM(30)으로 데이터를 써 넣고, 읽기 모드(read mode)일 때는 출력 인에이블 신호(OEBeff)를 이용하여 SRAM(20)으로부터 데이터를 읽어 낸다.The interface block 10 writes data to the SRAM 30 using the write enable signal WEB in the write mode, and outputs the output enable signal OBEeff in the read mode. Reads data from the SRAM 20 by using the data.

제2도는 종래의 인터페이스 타이밍이 도시되어 있다. 제2도를 참조하면, 읽기 모드일 때, 시간 t1에서 새로운 어드레스 ADDR(n+1)가 제공되고, 시간 t2에서 출력 인에이블 신호(OEBeff)가 로우 레벨(low level)로 천이되어 SRAM(30)에서의 데이터 읽기가 이루어지며, 시간 t3에서 유효 데이터(valid data)가 SRAM 버스(DATA_sram)에 로딩된다. 이 때, t2에서 t3까지의 시간을 통상적으로 출력 인에이블 신호(OEBeff)에 대한 SRAM 액세스 시간(access time)이라고 한다.2 shows a conventional interface timing. Referring to FIG. 2, when in the read mode, a new address ADDR (n + 1) is provided at time t1, and the output enable signal OBEeff transitions to a low level at time t2 so that the SRAM 30 ) Is read, and valid data is loaded on the SRAM bus DATA_sram at time t3. At this time, the time from t2 to t3 is commonly referred to as an SRAM access time for the output enable signal OBEeff.

그런데, 종래의 기술에서는, SRAM 액세스 시간이 출력 인에이블 시간(t2~t4) 내에 포함되도록 되어 있으므로 인해 SRAM 버스(DATA_sram) 상에서 유효 데이터가 유지되는 구간(t3~t4)이 좁아지게 되고, 이는 때때로 여러 주변 회로들에서 데이터 처리 타이밍 상의 문제를 유발한다.However, in the related art, since the SRAM access time is included in the output enable time t2 to t4, the section t3 to t4 in which valid data is maintained on the SRAM bus DATA_sram is narrowed, which is sometimes Several peripheral circuits cause problems in data processing timing.

본 발명의 목적은 SRAM의 읽기 모드시 유효 데이터 구간의 충분한 확보를 가능하게 하는 SRAM 인터페이스 회로를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide an SRAM interface circuit which enables sufficient securing of a valid data section in the read mode of an SRAM.

이와 같은 목적을 달성하기 위한 본 발명을 요약하면 다음과 같다.In summary, the present invention for achieving the above object is as follows.

본 발명에 따른 SRAM 인터페이스 회로는, SRAM으로 데이터를 써 넣기 위해 SRAM 인터페이스 회로가 발생하는 쓰기 인에이블 신호(WEB)의 구간 이외의 구간에서 상기 SRAM이 읽기 모드로 동작되게 하는 동작모드 제어 수단을 구비하는 데 그 특징이 있다. 이로써, 출력 인에이블 시간 동안에 충분한 유효 데이터 구간을 확보할 수가 있어서 안정된 데이터 신호의 처리가 가능하게 된다.The SRAM interface circuit according to the present invention includes an operation mode control means for causing the SRAM to be operated in a read mode in a section other than the section of the write enable signal WEB generated by the SRAM interface circuit for writing data into the SRAM. It is characterized by. In this way, a sufficient valid data section can be ensured during the output enable time, and stable data signal processing is possible.

이 회로에 있어서, 상기 동작 모드 제어 수단은, 인터페이스 버스(DATA_int)와 SRAM 버스(DATA_sram) 사이에 연결되고, 상기 쓰기 인에이블 신호(WEB)와 상기 SRAM의 데이터 출력을 위한 출력 인에이블 신호(OEBeff)에 응답하여 상기 인터페이스 버스와 SRAM 버스 사이의 데이터 전송 방향을 결정하는 양방향 버스 패드 회로와, 상기 쓰기 인에이블 신호(WEB)에 응답하여 상기 쓰기 인에이블 신호(WEB) 구간 이외의 구간에서 상기 SRAM이 읽기 모드로 동작되도록 제어하는 읽기 모드 제어 회로를 구비한다.In this circuit, the operation mode control means is connected between an interface bus (DATA_int) and an SRAM bus (DATA_sram), and an output enable signal (OEBeff) for outputting the write enable signal (WEB) and the data of the SRAM. A bidirectional bus pad circuit configured to determine a data transfer direction between the interface bus and the SRAM bus in response to the < RTI ID = 0.0 >), < / RTI > And a read mode control circuit for controlling to operate in the read mode.

이 회로에 있어서, 상기 양방향 버스 패드 회로는, 상기 쓰기 인에이블 신호(WEB)가 인에이블 상태이고 상기 출력 인에이블 신호(OEBeff)가 디스에이블 상태일 때에는 상기 인터페이스 버스로부터 상기 SRAM 버스로의 데이터 전송이 이루어지게 하고, 상기 쓰기 인에이블 신호(WEB)가 디스에이블 상태이고 상기 출력 인에이블 신호(OEBeff)가 인에이블 상태일 때에는 상기 SRAM 버스로부터 상기 인터페이스 버스로의 데이터 전송이 이루어지게 하며, 상기 인에이블 신호(WEB)와 상기 출력 인에이블 신호(OEBeff) 모두가 디스에이블 상태일 때에는 상기 인터페이스 버스와 상기 SRAM 버스가 전기적으로 상호 연결되는 것을 막는다.In this circuit, the bidirectional bus pad circuit transfers data from the interface bus to the SRAM bus when the write enable signal WEB is enabled and the output enable signal OBEeff is disabled. And the data transfer from the SRAM bus to the interface bus when the write enable signal WEB is in the disabled state and the output enable signal OBEeff is in the enabled state. When both the enable signal WEB and the output enable signal OBEeff are in a disabled state, the interface bus and the SRAM bus are prevented from being electrically interconnected.

이제부터는 첨부된 도면들에 의거하여 본 발명을 구체적으로 설명해 나가도록 하겠다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 SRAM 인터페이스 회로를 보여 주고 있다. 제3도에서, 참조 번호 10은 인터페이스 블럭을 나타내고, 20a는 3상태(tri-state) 양방향 버스 패드 회로, 30은 SRAM, 40은 읽기 모드 제어 회로를 각각 나타내고 있다.3 shows an SRAM interface circuit according to the present invention. In Fig. 3, reference numeral 10 denotes an interface block, 20a denotes a tri-state bidirectional bus pad circuit, 30 denotes an SRAM, and 40 denotes a read mode control circuit.

제3도를 참조하면, 3상태 양방향 버스 패드 회로(20a)는 전송 제어 입력으로서 쓰기 인에이블 신호(WEB)와 출력 인에이블 신호(OEBeff)를 각각 받아 들인다. 쓰기 인에이블 신호(WEB)가 논리적 0(인에이블 상태)이고 출력 인에이블 신호(OEBeff)가 논리적 1(디스에이블 상태)일 때, 상기 3상태 양방향 버스 패드 회로(20a)는 인터페이스 버스(DATA_int)로부터의 데이터가 SRAM 버스(DATA_sram)상으로 전송되도록 한다. 상기 쓰기 인에이블 신호(WEB)가 논리적 1(디스에이블 상태)이고 상기 출력 인에이블 신호(OEBeff)가 논리적 0(인에이블 상태)일 때, 상기 3 상태 양방향 버스 패드 회로(20a)는 SRAM 버스(DATA_sram)로부터의 데이터가 인터페이스 버스(DATA_int) 상으로 전송되도록 한다. 쓰기 인에이블 신호(WEB)와 출력 인에이블 신호(OEBeff) 모두가 논리적 1(디스에이블 상태)일 때에는 고임피던스 상태(high impedance state)로 되어 인터페이스 버스(DATA_int)와 SRAM 버스(DATA_sram)가 전기적으로 상호 연결되는 것을 막는다.Referring to FIG. 3, the tri-state bidirectional bus pad circuit 20a receives the write enable signal WEB and the output enable signal OBEeff as transmission control inputs, respectively. When the write enable signal WEB is logical 0 (enable state) and the output enable signal OBEeff is logical 1 (disable state), the three-state bidirectional bus pad circuit 20a is connected to the interface bus DATA_int. Allow data from to be transferred on the SRAM bus DATA_sram. When the write enable signal WEB is logical 1 (disabled state) and the output enable signal OBEeff is logical 0 (enabled state), the three-state bidirectional bus pad circuit 20a is connected to an SRAM bus ( Data from DATA_sram) is transferred on the interface bus DATA_int. When both the write enable signal WEB and the output enable signal OBEeff are logical 1 (disabled state), they are in a high impedance state and the interface bus DATA_int and SRAM bus DATA_sram are electrically Prevent interconnection.

이상과 같이 동작하는 3상태 양방향 버스 패드 회로(20a)의 일 실시예가 제5도에 도시되어 있는 데, 이 도면은 1비트 데이터 신호의 전송을 위한 양방향 버스 패드 회로를 보여주고 있다. 제5도를 참조하면, 이 회로는 앤드 게이트(23)와, 제1내지 제4인버터(22, 24, 25, 26)와, 3상태 버퍼(27)와, 제1내지 제4PMOS 트랜지스터(MP1~MP4)및, 제1 내지 제 4 NMOS 트랜지스터(MN1∼MN4)로 구성된다.One embodiment of a tri-state bidirectional bus pad circuit 20a operating as described above is shown in FIG. 5, which shows a bidirectional bus pad circuit for transmission of a 1 bit data signal. Referring to FIG. 5, the circuit includes an AND gate 23, first to fourth inverters 22, 24, 25, and 26, a tri-state buffer 27, and first to fourth PMOS transistors MP1. MP4) and the first to fourth NMOS transistors MN1 to MN4.

이 회로에서, 쓰기 인에이블 신호(WEB)가 논리적 0(인에이블 상태)이고 출력 인에이블 신호(OEBeff)가 논리적 1(디스에이블 상태)이면 즉, SRAM 쓰기 동작이 이루어질 때에는, 앤드 게이트(23)는 모두 논리적 0의 신호를 출력한다. 따라서, 이때에는, 3 상태 버퍼(27)가 고임피던스 상태로 되고, 제2PMOS 트랜지스터(MP2) 및 제2NMOS 트랜지스터(MN2)가 각각 도통(turn-on) 상태로 되는 반면 제1NMOS 트랜지스터(MN1) 및 제3PMOS 트랜지스터(MN3)는 각각 부도통(turn-off) 상태로 된다. 이런상태에서, 먼저, 인터페이스 버스(DATA_int)로부터 논리적 0(또는 로우 레벨)의 신호가 노드 11로 제공되면 제1PMOS 트랜지스터(MP1)가 도통된다. 그 결과, 제4NMOS 트랜지스터(MN4)가 도통되어 노드 31은 논리적 0(Vss)의 레벨로 되고 이것이 SRAM 버스(DATA_sram)로 전달된다.In this circuit, when the write enable signal WEB is logical 0 (enable state) and the output enable signal OBEeff is logical 1 (disable state), that is, when the SRAM write operation is performed, the AND gate 23 is performed. All output a logical zero signal. Accordingly, at this time, the tri-state buffer 27 is in a high impedance state, and the second PMOS transistor MP2 and the second NMOS transistor MN2 are turned on, respectively, while the first NMOS transistor MN1 and Each of the third PMOS transistors MN3 is turned off. In this state, first, when the logical 0 (or low level) signal is provided to the node 11 from the interface bus DATA_int, the first PMOS transistor MP1 is turned on. As a result, the fourth NMOS transistor MN4 is turned on so that the node 31 is brought to the level of logical 0 (Vss), which is transferred to the SRAM bus DATA_sram.

다음, 인터페이스 버스(DATA_int)로부터 논리적 1(또는 하이 레벨)의 신호가 노드 11로 제공되면 제3NMOS 트랜지스터(MP3)가 도통된다. 그 결과, 제4PMOS 트랜지스터(MP4)가 도통되어 노드 31은 논리적 1(VDD)의 레벨로 되고 이것이 SRAM 버스(DATA_sram)로 전달된다.Next, when a logical 1 (or high level) signal is provided to the node 11 from the interface bus DATA_int, the third NMOS transistor MP3 is turned on. As a result, the fourth PMOS transistor MP4 is turned on so that node 31 is brought to the level of logical 1 (V DD ), which is transferred to the SRAM bus DATA_sram.

쓰기 인에이블 신호(WEB)가 논리적 1(디스에이블 상태)이고 출력 인에이블 신호(OEBeff)가 논리적 0(인에이블 상태)이면 즉, SRAM 읽기 동작이 이루어질 때에는, 앤드 게이트(23)가 논리적 1의 신호를 출력한다. 따라서, 이때에는, 3상태 버퍼(27)가 고임피던스 상태로부터 벗어나게 되나, 앞에서와 마찬가지로, 제2PMOS 트랜지스터(MP2) 및 제 2MNOS 트랜지스터(MN2)는 각각 도통 상태로 되고 제1NMOS 트랜지스터(MN1) 및 제3PMOS 트랜지스터(MP3)는 각 부도통 상태로 된다. 이런 상태에서, 먼저, SRAM 버스(DATA_sram)로부터 논리적 0(또는 로우 레벨)의 신호가 노드 31로 제공되면 이 신호는 이중 버퍼(25, 26) 및 3상태 버퍼(27)를 차례로 통과하여 인터페이스 버스(DATA_int)로 전달된다.When the write enable signal WEB is logical 1 (disabled state) and the output enable signal OBEeff is logical 0 (enabled state), that is, when the SRAM read operation is performed, the AND gate 23 is set to logical 1 Output the signal. Thus, at this time, the tri-state buffer 27 is out of the high impedance state, but as before, the second PMOS transistor MP2 and the second MNOS transistor MN2 are brought into a conductive state, respectively, and the first NMOS transistor MN1 and the first transistor are made. The 3 PMOS transistor MP3 is brought into each non-conducting state. In this state, first, when a logical 0 (or low level) signal is provided to the node 31 from the SRAM bus DATA_sram, the signal passes through the double buffers 25 and 26 and the tri-state buffer 27 in turn and passes through the interface bus. Passed as (DATA_int).

다음, SRAM 버스(DATA_sram)로부터 논리적 1(또는 하이 레벨)의 신호가 노드 31로 제공되면 이 신호 또한 이중 버퍼(25, 26) 및 3상태 버퍼(27)를 차례로 통과하여 인터페이스 버스(DATA_int)로 전달된다.Next, when a logical one (or high level) signal is provided from node SRAM bus DATA_sram to node 31, this signal also passes through double buffers 25 and 26 and tri-state buffer 27 in turn to interface bus DATA_int. Delivered.

쓰기 인에이블 신호(WEB)와 출력 인에이블 신호(OEBeff) 모두가 논리적 1(디스에이블 상태)이면, 앤드 게이트(23)는 논리적 0의 신호를 출력한다. 따라서, 이때에는, 3상태 버퍼(27)가 다시 고임피던스 상태로 되고, 제2 및 제 4PMOS 트랜지스터들(MP2, MP4)과 제2 및 제4NMOS 트랜지스터들(MN2, MN4)이 각각 부도통 상태로 된다. 그 결과, 인터페이스 버스(DATA_int)와 SRAM 버스(DATA_sram)는 실질적으로 상호 전기적으로 절연된 상태로 있게 된다.If both the write enable signal WEB and the output enable signal OBEeff are logical 1 (disabled state), the AND gate 23 outputs a logical 0 signal. Therefore, at this time, the tri-state buffer 27 is again in the high impedance state, and the second and fourth PMOS transistors MP2 and MP4 and the second and fourth NMOS transistors MN2 and MN4 are respectively in a non-conductive state. do. As a result, the interface bus DATA_int and the SRAM bus DATA_sram remain substantially insulated from each other.

제3도를 참조하면, 읽기 모드 제어 회로(40)는 하나의 인버터로 구성되며, 쓰기 인에이블 신호(WEB)의 구간 이외의 구간에서 상기 SRAM(30)이 읽기 모드로 동작하도록 한다. 제4도는 본 발명에 따른 SRAM 인터페이스 타이밍을 보여 주고 있다. 제4도에서, WEBB는 읽기 모드 제어 회로(40)의 출력으로서 쓰기 인에이블 신호(WEB)의 반전 신호(inverted signal)이다. 이 신호(WEBB)는 SRAM(30)의 출력 인에이블 단자(OEB)로 제공된다.Referring to FIG. 3, the read mode control circuit 40 is configured as one inverter and allows the SRAM 30 to operate in the read mode in a section other than the section of the write enable signal WEB. 4 illustrates the SRAM interface timing according to the present invention. In FIG. 4, WEBB is an inverted signal of the write enable signal WEB as an output of the read mode control circuit 40. In FIG. This signal WEBB is provided to the output enable terminal OECD of the SRAM 30.

제4도를 참조하면, 시간 t11에서, 읽기를 위한 새로운 어드레스 ADDR(n+1)이 인터페이스 블럭(10)으로부터 SRAM(30)으로 제공된다. 이 때, SRAM(30)은 읽기 모드 제어 회로(40)의 출력(WEBB)에 의해 읽기 모드로 되어 있으므로 상기 어드레스 ADDR(n+1)이 주어짐과 동시에 그 어드레스에 대응하는 기억 위치(memory location)에 대한 액세스가 이루어진다. 시간 t2에서, SRAM 버스(DATA_sram) 상에, 어드레스 ADDR(n+1)에 대응되는 안정한 데이터가 로딩된다. 이와 같이, 읽기 모드일 때, 시간 t12 이후에는 이미 SRAM 버스(DATA_sram) 상에 안정된 데이터가 로딩된 상태이므로 인터페이스 블럭(10)으로부터의 출력 인에이블 신호(OEBeff)가 인에이블 상태로 될 때 즉, 실질적인 읽기 동작이 이루어질 때에는 충분한 유효 데이터 구간을 확보할 수 있게 된다. 이로써, SRAM의 주변 회로들에서의 안정된 데이터 신호 처리가 이루어지게 된다.Referring to FIG. 4, at time t11, a new address ADDR (n + 1) for reading is provided from the interface block 10 to the SRAM 30. At this time, since the SRAM 30 is in the read mode by the output WEB of the read mode control circuit 40, the address ADDR (n + 1) is given and a memory location corresponding to the address. Access is made. At time t2, stable data corresponding to the address ADDR (n + 1) is loaded onto the SRAM bus DATA_sram. Thus, in the read mode, since the stable data is already loaded on the SRAM bus DATA_sram after the time t12, that is, when the output enable signal OBEeff from the interface block 10 is enabled, that is, When a substantial read operation is performed, sufficient valid data interval can be secured. This results in stable data signal processing in the peripheral circuits of the SRAM.

Claims (3)

SRAM과 주변 회로들과의 인터페이스를 위한 SRAM 인터페이스 회로에 있어서, 상기 SRAM 인터페이스 회로가 상기 SRAM으로 데이터를 써 넣기 위해 발생하는 쓰기 인에이블 신호(WEB)가 디스에이블 상태인 구간에서 상기 SRAM이 읽기 모드로 동작되도록 하는 동작 모드 제어 수단을 구비하는 것을 특징으로 하는 SRAM 인터페이스 회로.An SRAM interface circuit for interfacing an SRAM with peripheral circuits, wherein the SRAM is in a read mode in a section in which a write enable signal WEB generated when the SRAM interface circuit writes data into the SRAM is disabled. And an operation mode control means for operating in an SRAM interface circuit. 제1항에 있어서, 상기 동작 모드 제어 수단은, 상기 SRAM 인터페이스 회로의 제1버스(DATA_int)와 상기 SRAM의 제2버스(DATA_sram) 사이에 연결되고, 상기 쓰기 인에이블 신호(WEB)와 상기 SRAM의 데이터 출력을 위한 출력 인에이블 신호(OEBeff)에 응답하여 상기 제1및 제2버스들 사이의 데이터 전송방향을 결정하는 양방향 버스 패드 회로와, 상기 쓰기 인에이블 신호(WEB)에 응답하여 상기 쓰기 인에이블 신호(WEB) 구간 이외의 구간에서 상기 SRAM이 읽기 모드로 동작되도록 제어하는 읽기 모드 제어 회로를 구비하는 것을 특징으로 하는 SRAM 인터페이스 회로.The method of claim 1, wherein the operation mode control means is connected between a first bus DATA_int of the SRAM interface circuit and a second bus DATA_sram of the SRAM, wherein the write enable signal WEB and the SRAM are connected to each other. A bidirectional bus pad circuit for determining a data transfer direction between the first and second buses in response to an output enable signal OBEeff for a data output of the first and second buses, and the write in response to the write enable signal WEB And a read mode control circuit for controlling the SRAM to operate in a read mode in a section other than an enable signal (WEB) section. 제2항에 있어서, 상기 양방향 버스 패드 회로는, 상기 쓰기 인에이블 신호(WEB)가 인에이블 상태이고 상기 출력 인에이블 신호(OEBeff)가 디스에이블 상태일 때에는 상기 제1버스로부터 상기 제2버스로의 데이터 전송이 이루어지게 하는 수단과, 상기 쓰기 인에이블 신호(WEB)가 디스에이블 상태이고 상기 출력 인에이블 신호(OEBeff)가 인에이블 상태일 때에는 상기 제2버스로부터 상기 제1버스로의 데이터 전송이 이루어지게 하는 수단과, 상기 쓰기 인에이블 신호(WEB)와 상기 출력 인에이블 신호(OEBeff) 모두가 디스에이블 상태일 때에는 상기 제1버스와 상기 제2버스가 전기적으로 상호 연결되는 것을 막는 수단을 포함하는 것을 특징으로 하는 SRAM 인터페이스 회로.3. The bidirectional bus pad circuit of claim 2, wherein the bidirectional bus pad circuit is configured to move from the first bus to the second bus when the write enable signal WEB is enabled and the output enable signal OBEeff is disabled. Means for enabling data transfer of the data and the data transfer from the second bus to the first bus when the write enable signal WEB is disabled and the output enable signal OBEeff is enabled. Means for making this, and means for preventing the first bus and the second bus from being electrically interconnected when both the write enable signal WEB and the output enable signal OBEeff are in a disabled state. SRAM interface circuit comprising a.
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