KR100247906B1 - Data processing method - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 데이타 처리 방법 및 장치를 공개한다. 그 장치는 로우 임피이던스와 하이 임피이던스 동작을 동시에 구현하기 위한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력 버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하거나, 상기 라이트 드라이버의 출력단을 상기 출력버퍼의 입력단을 상호 연결하여 상기 라이트 드라이버를 통하여 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하기 위한 스위칭 수단을 구비하여 구성되어 있다. 따라서 로우 임피이던스 동작시에 데이타 리드타임을 줄일 수 있다.The present invention discloses a data processing method and apparatus for a semiconductor memory device. The device is a semiconductor memory device for simultaneously implementing low impedance and high impedance operation. When the data to be written are read at the same time, the output terminal of the input buffer and the input terminal of the output buffer are interconnected to be output through the input buffer. Switching means for outputting the data directly through the output buffer or connecting the output terminal of the write driver to the input terminal of the output buffer so that the data output through the write driver is output directly through the output buffer. It is comprised. Therefore, data read time can be reduced during low impedance operation.

Description

반도체 메모리 장치의 데이타 처리 방법 및 장치Method and apparatus for processing data in semiconductor memory device

제1도는 종래의 반도체 메모리 장치의 구성을 나타내는 것이다.1 shows the structure of a conventional semiconductor memory device.

제2도는 제1도에 나타낸 반도체 메모리 장치의 라이트 드라이버와 센스 증폭기를 제어하기 위한 제어신호 발생회로를 나타내는 것이다.FIG. 2 shows a control signal generation circuit for controlling the write driver and sense amplifier of the semiconductor memory device shown in FIG.

제3도는 제1도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.3 shows an operation timing diagram for explaining the operation of the circuit shown in FIG.

제4도는 본 발명의 반도체 메모리 장치의 개념을 나타내는 것이다.4 shows the concept of the semiconductor memory device of the present invention.

제5도는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.5 shows a configuration of one embodiment of a semiconductor memory device of the present invention.

제6도는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.6 shows a configuration of another embodiment of the semiconductor memory device of the present invention.

제7도는 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 것이다.7 shows the configuration of another embodiment of the semiconductor memory device of the present invention.

제8도는 본 발명의 반도체 메모리 장치의 동작 타이밍도를 나타내는 것이다.8 shows an operation timing diagram of the semiconductor memory device of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트되는 데이타가 동시에 리드가 되도록하는 반도체 메모리 장치의 데이타 처리방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a data processing method and apparatus for a semiconductor memory device in which data to be written is read simultaneously.

데이타를 입출력하기 위한 입출력단이 분리된 반도체 메모리 장치에 있어서는 라이트시의 동작이 두가지 있다. 하나는 데이타를 메모리 셀에 저장만하는 것을 말하고 다른 하나는 데이타를 메모리 셀에 라이트하고 데이타를 리드하는 두가지 동작을 동시에 수행하는 것을 말한다. 그런데 이와같은 동작을 수행할 경우에 리드되는 데이타의 억세스 타임의 손실이 발생하게 된다. 또한, 부분적인 단위회로 몇가지를 제외하고는 대부분의 회로가 공통으로 사용되기는 하지만 로우 임피이던스 동작을 수행하기 위하여 끊어 주어야하는 선의 수가 많아 번거로움이 있었다.In a semiconductor memory device having separate input and output terminals for inputting and outputting data, there are two operations at the time of writing. One refers to storing only data in a memory cell, and the other refers to simultaneously performing two operations of writing data to a memory cell and reading data. However, when performing such an operation, a loss of access time of data to be read occurs. In addition, although most circuits are commonly used except for a few unit circuits, it is cumbersome because the number of lines to be cut in order to perform low impedance operation is large.

제1도는 종래의 반도체 메모리 장치의 구성을 나타내는 것이다.1 shows the structure of a conventional semiconductor memory device.

제1도에 있어서, 외부로부터의 데이타(Din)를 버퍼하는 데이타 입력버퍼(20)과 상기 데이타입력버퍼(20)의 출력신호(DIN)를 데이타라인쌍에 전송하는 라이트 드라이버(30)로 구성된 데이타 입력수단(10)과 상기 데이타라인쌍에 전송된 데이타를 외부로 출력하기 위하여 증폭하는 센스 증폭기(50)와 상기 센스 증폭기(50)의 출력신호(SAS, SASB)를 외부로 출력하기 위하여 버퍼하는 데이타 출력버퍼(60)로 구성된 데이타 출력수단(40)과 상기 데이타라인쌍(DL, DLB)에 전송된 신호를 저장하거나 저장된 데이타를 상기 데이타라인쌍(DL, DLB)에 전송하기 위한 메모리 셀(70)로 구성되어 있다.1, a data input buffer 20 for buffering data Din from the outside and a write driver 30 for transmitting an output signal DIN of the data input buffer 20 to a pair of data lines. A buffer for amplifying the data input means 10 and the sense amplifier 50 for amplifying the data transmitted to the data line pair to the outside and for outputting the output signals SAS and SASB of the sense amplifier 50 to the outside. A memory cell for storing the data transmitted to the data line pair DL and DLB and the data output means 40 including the data output buffer 60 and the data line pair DL and DLB. It consists of 70 parts.

제2도는 제1도에 나타낸 라이트 드라이버와 센스 증폭기를 제어하기 위한 제어신호 발생회로를 나타내는 것이다.FIG. 2 shows a control signal generation circuit for controlling the write driver and sense amplifier shown in FIG.

제2도에 있어서, 반전 라이트 인에이블신호(WEB)를 반전하는 인버터(100), 상기 인버터(100)의 출력신호가 반전 칩인에이블신호(CSB)를 입력하여 비논리합하여 제어신호()를 발생하는 NOR게이트(101), 상기 인버터(100)의 출력신호와 상기 반전 칩 인에이블신호(CSB) 및 어드레스의 상태천이를 검출하여 발생한 제어신호()를 입력하여 비논리합하여 제어신호()를 발생하는 NOR게이트(102), 상기 반전 칩 인에이블신호를 반전하는 인버터(103), 상기 인버터(100)의 출력신호와 상기 인버터(103)의 출력신호를 비논리곱하여 라이트 드라이버 인에이블신호를 발생하는 NAND게이트(104)로 구성되어 있다.2, the inverter 100 for inverting the inverted write enable signal WEB and the output signal of the inverter 100 are non-logically inputted with the inverted chip enable signal CSB. Control signal generated by detecting the state transition of the NOR gate 101, the output signal of the inverter 100, the inverted chip enable signal CSB, and the address. ) By inputting NOR gate 102 for generating a signal, an inverter 103 for inverting the inversion chip enable signal, and an output signal of the inverter 100 and an output signal of the inverter 103 are non-multiplied to generate a write driver enable signal. It consists of the NAND gate 104 which arises.

라이트동작시에는 반전 라이트 인에이블신호(WEB)가 "로우" 레벨이고 반전 칩 인에이블신호(CSB)가 "로우"레벨이므로 NAND게이트(104)의 출력신호인 라이트드라이버 인에이블신호(WD)는 "하이"레벨이 되어 라이트 드라이버(30)는 인에이블되고 NOR게이트(101)과 NOR게이트(102)의 출력신호인 센스 증폭기 인에이블신호와 센스 증폭기 등화신호(,)는 "로우"레벨이 되어 센스 증폭기(50)는 동작하지 않게된다.During the write operation, since the inverted write enable signal WEB is at the "low" level and the inverted chip enable signal CSB is at the "low" level, the write driver enable signal WD, which is an output signal of the NAND gate 104, is At the " high " level, the write driver 30 is enabled, and the sense amplifier enable signal and the sense amplifier equalization signal (output signals of the NOR gate 101 and the NOR gate 102). , ) Becomes the "low" level so that the sense amplifier 50 does not operate.

리드 동작시에는 반전 라이트 인에이블신호(WEB)가 "하이"레벨이므로 NAND게이트(104)의 출력신호(WD)는 "로우"레벨이 되어 라이트 드라이버(30)는 동작하지 않게되고 NOR게이트들(101,102)의 출력신호(,)는 "하이" 레벨이 되어 센스 증폭기(50)가 동작하게 된다.In the read operation, since the inverted write enable signal WEB is at the "high" level, the output signal WD of the NAND gate 104 is at the "low" level so that the write driver 30 does not operate and the NOR gates ( 101, 102 output signal ( , ) Becomes the "high" level, the sense amplifier 50 is operated.

그런데, 라이트 동작 수행시에 리드동작을 동시에 수행하기 위해서는 라이트 동작수행시에도 센스 증폭기(50)가 인에이블되어야 한다. 그래서 상기 NOR게이트들(101,102)로 입력되는 라이트 인에이블신호를 제2도의 점선으로 나타낸 것처럼 끊어 주어야한다. 즉, 마스크 층을 변경하여야하는 번거로움이 있었다.However, in order to simultaneously perform the read operation when performing the write operation, the sense amplifier 50 must be enabled even when performing the write operation. Therefore, the write enable signal input to the NOR gates 101 and 102 should be cut off as indicated by the dotted line in FIG. In other words, there was a hassle to change the mask layer.

제3도는 제1도에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.FIG. 3 shows an operation timing diagram for explaining the operation of the semiconductor memory device shown in FIG.

제3도에 있어서, 리드 동작사이클인 기간(T1)과 라이트 동작사이클인 기간(T2)에는 데이타 출력신호(DOUT)가 유효하지만 라이트 사이클에서 외부 입력신호가 변화하는 기간(T3)에서는 센스 증폭기 등화신호()가 "하이"레벨이 되어 센스 증폭기 출력신호(SAM/SAMB)는 등화되지 않게 된다. 즉, 등화신호의 도움없이 센스 증폭기를 포함한 데이타 출력수단(40)이 리드동작을 수행하여야하기 때문에 센스 증폭기(50)의 데이타 감지시간(t3)는 기간(T2)에서의 센스 증폭기 데이타 감지시간(t2)보다 상당히 길어지게 되어 로우 임피이던스의 데이타 리드시간이 증가하고 또한, 라이트 동작시에도 리드를 위한 센스 증폭기(50)가 동작하여야 하기 때문에 동작전류가 증가하는 문제점이 있었다.In FIG. 3, the period T 3 during the read operation cycle and the period T 2 during the write operation cycle is valid while the data output signal D OUT is valid, but the external input signal changes in the write cycle T 3 . The sense amplifier equalization signal ( ) Becomes the "high" level so that the sense amplifier output signals SAM / SAMB are not equalized. That is, since the data output means 40 including the sense amplifier must perform the read operation without the aid of the equalization signal, the data sensing time t 3 of the sense amplifier 50 is sensed by the sense amplifier data in the period T 2 . Since the data read time of the low impedance is increased to be considerably longer than the time t 2 , and there is a problem that the operating current increases because the sense amplifier 50 for read must operate during the write operation.

따라서, 본 발명의 목적은 반도체 메모리 장치의 로우 임피이던스 동작을 개선할 수 있는 반도체 메모리장치의 데이타 처리 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a data processing method of a semiconductor memory device that can improve the low impedance operation of the semiconductor memory device.

본 발명의 다른 목적은 라이트되는 데이타를 동시에 리드하는 경우에 억세스 타임의 손실이 없는 반도체 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device with no loss of access time when simultaneously reading data to be written.

상기와 같은 목적을 달성하기 위하여 본 발명은 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인으로 전송하는 라이트 드라이버와 상기 데이타 라인에 전송된 데이타를 증폭하는 센스 증폭기와 상기 센스 증폭기로부터의 신호를 버퍼하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 상기 입력수단의 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하거나, 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 라이트 드라이버를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 한다.In order to achieve the above object, the present invention provides an input buffer for buffering an input signal, a write driver for transmitting an output signal of the input buffer to a data line, a sense amplifier for amplifying data transmitted to the data line, and the sense amplifier. A data processing method of a semiconductor memory device having an output buffer for buffering a signal from a circuit, the method comprising: connecting an output terminal of an input buffer of the input unit and an input terminal of the output buffer to be output through the input buffer during a write operation; Data is output directly through the output buffer, or the output terminal of the write driver and the input terminal of the output buffer are interconnected to allow the data output through the write driver to be output directly through the output buffer.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 입력 버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비하여 구성되거나 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 라이트 드라이버를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비하여 구성되어 있다.The semiconductor memory device of the present invention for achieving the above another object is to interconnect the output terminal of the input buffer and the input terminal of the output buffer so that the data output through the input buffer during the write operation is output directly through the output buffer. Switching means configured to further comprise a switching means for or to interconnect the output terminal of the light driver and the input terminal of the output buffer so that the data output through the light driver during the write operation is directly output through the output buffer It is equipped with further.

첨부된 도면을 참고로하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.A semiconductor memory device of the present invention will be described with reference to the accompanying drawings as follows.

제4도는 본 발명의 반도체 메모리 장치의 개념을 설명하기 블럭도이다.4 is a block diagram illustrating the concept of a semiconductor memory device of the present invention.

제4도의 구성은 제1도의 구성과 동일하나 라이트되는 데이타를 동시에 리드하기 위하여 상기 입력버퍼(20)의 출력신호(DIN)를 상기 출력버퍼(60)의 입력단에 연결하기 위한 스위칭 수단(80)을 더 구비하여 구성되어 있다.The configuration of FIG. 4 is the same as that of FIG. 1, but switching means 80 for connecting the output signal DIN of the input buffer 20 to the input terminal of the output buffer 60 in order to simultaneously read data to be written. It is equipped with further.

제4도에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼(20)의 출력신호(DIN)를 출력버퍼(60)의 비반전입력단자에 연결하고 상기 입력버퍼(20)의 출력신호(DIN)를 출력버퍼(60)의 반전입력단자에 반전하여 입력한다.In FIG. 4, when simultaneously reading data to be written, the output signal DIN of the input buffer 20 is connected to the non-inverting input terminal of the output buffer 60, and the output signal of the input buffer 20 is connected. (DIN) is inverted and input to the inverting input terminal of the output buffer 60.

따라서, 입력되는 데이타가 즉시에 리드가 가능하게 된다.Therefore, the input data can be read immediately.

제5도는 제4도에 나타낸 반도체 메모리 장치의 일실시예의 스위칭수단을 나타내기 위한 것이다.FIG. 5 is for showing switching means of one embodiment of the semiconductor memory device shown in FIG.

제5도에 있어서, 상기 반전 라이트 인에이블신호(WEB)를 반전하는 인버터(81), 상기 반전 라이트 인에이블신호(WEB)와 상기 인버터(81)의 출력신호에 응답하여 온되는 상기 입력버퍼(20)의 출력단자와 상기 출력버퍼(60)의 비반전단자사이에 연결된 CMOS전송게이트(82), 상기 입력버퍼(20)의 출력신호(DIN)를 반전하는 인버터(83), 상기 반전 라이트 인에이블신호(WEB)와 상기 인버터(81)의 출력신호에 응답하여 온되는 상기 입력버퍼(20)의 출력단자와 상기 출력버퍼(60)의 반전단자사이에 연결된 CMOS전송게이트(84)로 구성되어 있다.5, the inverter 81 for inverting the inverted light enable signal WEB and the input buffer turned on in response to the inverted light enable signal WEB and an output signal of the inverter 81. A CMOS transfer gate 82 connected between an output terminal of the input circuit 20 and a non-inverting terminal of the output buffer 60, an inverter 83 for inverting the output signal DIN of the input buffer 20, and the inverting light in And a CMOS transfer gate 84 connected between the output signal of the input buffer 20 and the inverting terminal of the output buffer 60 which are turned on in response to the enable signal WEB and the output signal of the inverter 81. have.

상기 구성에서 로우 임피이던스 동작을 수행하기 위하서 점선으로 표시한것과 같이 반전 라이트 인에이블신호를 끊어 주면 된다.In the above configuration, the inverted write enable signal may be disconnected as indicated by a dotted line to perform a low impedance operation.

제6도는 본 발명의 다른 실시예의 로우 임피이던스 동작을 수행하기 위한 스위칭 수단을 나타내는 것이다.6 shows switching means for performing a low impedance operation of another embodiment of the invention.

제6도에 있어서, 입력버퍼(20)의 출력신호(DIN)를 반전하는 인버터(200), 전원전압(Vcc)에 연결된 소오스 전극과 반전 라이트 인에이블신호(WEB)에 연결된 게이트 전극을 가진 PMOS트랜지스터(201), 상기 PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 인버터(200)의 출력신호를 입력하는 제어전극을 가진 PMOS트랜지스터(202), 상기 PMOS트랜지스터(202)의 드레인 전극과 센스 증폭기(50)의 출력단자에 연결된 드레인 전극과 상기 인버터(200)의 출력신호를 입력하는 게이트 전극을 가진 NMOS트랜지스터(203), 반전 라이트 인에이블신호를 반전하는 인버터(204), 그리고 NMOS트랜지스터(203)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 인버터(204)의 출력단자에 연결된 게이트 전극을 가진 NMOS트랜지스터(205), 전원전압에 연결된 소오스 전극과 반전 라이트 인에이블신호(WEB)를 입력하는 게이트 전극을 가진 PMOS 트랜지스터(206), 상기 PMOS트랜지스터(206)의 드레인 전극에 연결된 소오스 전극과 센스 증폭기(50)의 반전 출력단자에 연결된 드레인 전극과 입력버퍼(20)의 출력신호(DIN)를 입력하는 게이트 전극으로 구성된 PMOS 트랜지스터(207), 상기 PMOS트랜지스터(207)의 드레인 전극에 연결된 드레인 전극과 상기 입력버퍼(20)의 출력신호(DIN)를 입력하는 게이트 전극을 가진 NMOS트랜지스터(208), 및 상기 NMOS트랜지스터(208)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 인버터(204)의 출력신호를 입력하는 게이트 전극을 가진 NMOS트랜지스터(209)로 구성되어 있다.6, a PMOS having an inverter 200 for inverting the output signal DIN of the input buffer 20, a source electrode connected to the power supply voltage Vcc, and a gate electrode connected to the inverted light enable signal WEB. A PMOS transistor 202 having a transistor 201, a source electrode connected to a drain electrode of the PMOS transistor, and a control electrode for inputting an output signal of the inverter 200; a drain electrode and a sense amplifier of the PMOS transistor 202; NMOS transistor 203 having a drain electrode connected to an output terminal of 50 and a gate electrode for inputting the output signal of the inverter 200, an inverter 204 for inverting an inverted light enable signal, and an NMOS transistor 203. An NMOS transistor 205 having a drain electrode connected to a source electrode of the source electrode, a source electrode connected to a ground voltage, and a gate electrode connected to an output terminal of the inverter 204, and a source connected to a power supply voltage A PMOS transistor 206 having a source electrode and a gate electrode for inputting an inverted write enable signal WEB, a source electrode connected to the drain electrode of the PMOS transistor 206 and a drain connected to the inverting output terminal of the sense amplifier 50. A PMOS transistor 207 comprising an electrode and a gate electrode for inputting the output signal DIN of the input buffer 20, a drain electrode connected to the drain electrode of the PMOS transistor 207, and an output signal of the input buffer 20 ( NMOS transistor 208 having a gate electrode for inputting DIN), a drain electrode connected to a source electrode of the NMOS transistor 208, a source electrode connected to a ground voltage, and a gate electrode for inputting an output signal of the inverter 204. The NMOS transistor 209 is provided.

하이 임피이던스 동작시에는 PMOS트랜지스터들(201,206), NMOS트랜지스터들(205,209)을 오프시키고 로우 임피이던스 동작시에는 리드상태에는 반전 라이트 인에이블신호(WEB)가 "하이" 레벨이므로 상기 PMOS트랜지스터들(201,206), NMOS트랜지스터들(205,209)는 턴온되어 제5도의 스위칭수단을 사용했을 때와 같은 동작을 수행할 수 있게된다.In the high impedance operation, the PMOS transistors 201 and 206 and the NMOS transistors 205 and 209 are turned off. In the low impedance operation, the PMOS transistors 201 and 206 are inverted. The NMOS transistors 205 and 209 are turned on to perform the same operation as when using the switching means of FIG.

제7도는 본 발명의 또 다른 실시예의 반도체 메모리장치의 구성을 나타내는 것이다.7 shows the structure of a semiconductor memory device according to another embodiment of the present invention.

제7도의 회로는 라이트 드라이버(30)의 출력신호를 상기 센스 증폭기(50)의 출력단자에 연결하기 위하여 PMOS트랜지스터들(301,302,307,308)과 NMOS트랜지스터들(303,306,309,310)과 인버터(305)의 구성은 제6도에 나타낸 스위칭수단의 구성과 동일하고 로우임피이던스 동작을 위해서는 상기 스위칭수단을 온시키기 위해서 반전 라이트 인에이블신호(WEB)를 끊어주고 전원전압을 인가해주면 된다.In the circuit of FIG. 7, the PMOS transistors 301, 302, 307, 308, the NMOS transistors 303, 306, 309, 310 and the inverter 305 are configured to connect the output signal of the write driver 30 to the output terminal of the sense amplifier 50. It is the same as the configuration of the switching means shown in FIG. And for low impedance operation, the inverted write enable signal WEB is cut off and the power supply voltage is applied to turn on the switching means.

또한, 제5도의 전송 게이트를 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단사이에 연결하여 구성하는 것도 가능하다.In addition, the transmission gate of FIG. 5 may be connected between the output terminal of the write driver and the input terminal of the output buffer.

제8도는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.8 shows an operation timing diagram for explaining the operation of the semiconductor memory device of the present invention.

제8도에 있어서, 리드 사이클인 기간(T1)과 라이트사이클(T2)인 기간(T2)에서 데이타 출력신호(Dout)가 발생되고 있다. 라이트 사이클인 기간(T2, T3)에서 입력 데이타(Din)가 변화하는 경우에 라이트 사이클인 기간(T3)에서 센스 증폭기 등화 펄스()가 발생하지 않으므로 센스 증폭기(50)는 등화되지 않게 된다. 따라서, 센스 증폭기는 동작하지 않게 되고 센스 증폭기를 등화시키기 위한 펄스()가 발생하지 않더라도 입력버퍼(20)의 출력신호가 출력버퍼(40)의 입력단에 바로 연결되어 리드되기 때문에 리드 타임이 단축되어 정상적으로 데이타를 출력할 수 있게 된다. 즉, 센스 증폭기(50)의 동작과 상관없이 리드 동작이 이루어지므로 리드 타임을 줄일 수 있고 로우 임피이던스 동작시에 센스 증폭기(50)가 동작하지 않아도 되므로 동작 저류를 감소할 수 있다.The method of claim 8, also, it is a read cycle, the period (T 1) and a write cycle (T 2) of period (T 2) data output signal (D out) from the generation. Light cycle, the period (T 2, T 3) from the input data (D in) the sense amplifier equalization pulse in the write cycle period (T 3) if the change ( ) Does not occur, so the sense amplifier 50 is not equalized. Therefore, the sense amplifier becomes inoperable and a pulse (e.g., Even if the output signal of the input buffer 20 is directly connected to the input terminal of the output buffer 40, the read time is shortened so that data can be output normally. That is, since the read operation is performed irrespective of the operation of the sense amplifier 50, the read time may be reduced, and the operation storage may be reduced since the sense amplifier 50 does not need to be operated during the low impedance operation.

따라서, 본 발명의 하이 임피이던스와 로우 임피이던스 동시 구현 반도체 메모리 장치는 첫째, 로우 임피이던스 동작시에 데이타의 변경이 생기더라도 변경된 데이타를 즉시 리드할 수 있어 데이타 리드타임이 줄게된다.Therefore, the semiconductor device of both high impedance and low impedance according to the present invention can first read the changed data immediately even if the data changes during the low impedance operation, thereby reducing the data lead time.

둘째, 로우 임피이던스 동작 수행시에 센스 증폭기의 동작을 디스에이블 함으로써 동작전류를 감소할 수 있다.Second, by disabling the operation of the sense amplifier when the low impedance operation is performed, the operating current can be reduced.

세째, 하나 또는 하나 이상의 선만 끊어주어도 로우 임피이던스 메모리로의 전환이 된다.Third, breaking one or more wires will result in a transition to low-impedance memory.

Claims (15)

입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인의 신호를 증폭하여 출력하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 데이타 처리 방법.An input buffer buffering an input signal, a write driver for transmitting the output signal of the input buffer to the data line, a sense amplifier for amplifying and outputting the signal of the data line, and an output for buffering and outputting the output signal of the sense amplifier In the data processing method of a semiconductor memory device having a buffer, in the case where data to be written is simultaneously read, data output through the input buffer is output by connecting the output terminal of the input buffer and the input terminal of the output buffer to each other. Data data processing method of a semiconductor memory device, characterized in that the output directly through. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인의 신호를 증폭하여 출력하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 데이타 처리 방법.An input buffer buffering an input signal, a write driver for transmitting the output signal of the input buffer to the data line, a sense amplifier for amplifying and outputting the signal of the data line, and an output for buffering and outputting the output signal of the sense amplifier In the data processing method of a semiconductor memory device having a buffer, in the case where data to be written is simultaneously read, data output through the input buffer is connected to the output terminal of the write driver and the input terminal of the output buffer. Data data processing method of a semiconductor memory device, characterized in that the output directly through. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인으로부터의 데이타를 증폭하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하기 위한 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.An input buffer buffering an input signal, a write driver for transmitting the output signal of the input buffer to a data line, a sense amplifier for amplifying data from the data line, and an output for buffering and outputting the output signal of the sense amplifier. In a semiconductor memory device having a buffer, in the case where data to be written is simultaneously read, data output through the input buffer is directly output through the output buffer by interconnecting an output terminal of the input buffer and an input terminal of the output buffer. A semiconductor memory device, characterized in that it further comprises a switching means for. 제3항에 있어서, 상기 스위칭 수단은 상기 입력버퍼의 출력신호를 상기 출력버퍼의 비반전 입력단자에 연결하고 상기 입력버퍼의 출력신호를 상기 출력버퍼의 반전 입력단자에 연결하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor device of claim 3, wherein the switching unit connects the output signal of the input buffer to the non-inverting input terminal of the output buffer and the output signal of the input buffer to the inverting input terminal of the output buffer. Memory device. 제3항에 있어서, 상기 스위칭 수단은 상기 입력버퍼의 출력신호를 반전하는 인버터와 상기 인버터의 출력신호를 상기 출력버퍼의 반전단자에 연결하기 위한 제1스위칭수단과 상기 입력버퍼의 출력신호를 상기 출력버퍼의 비반전단자에 연결하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.The method of claim 3, wherein the switching means comprises: an inverter for inverting an output signal of the input buffer, first switching means for connecting an output signal of the inverter to an inverting terminal of the output buffer, and an output signal of the input buffer; And a second switching means for connecting to the non-inverting terminal of the output buffer. 제5항에 있어서, 상기 제1스위칭수단은 CMOS전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device according to claim 5, wherein said first switching means is a CMOS transfer gate. 제6항에 있어서, 상기 제1스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제1인버터의 출력신호를 입력하는 제어전극을 가진 제2PMOS트랜지스터, 상기 제2PMOS트랜지스터의 드레인 전극과 데이타 라인에 연결된 드레인 전극과 상기 제1인버터의 출력신호를 입력하는 게이트 전극을 가진 제1NMOS트랜지스터, 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이 레벨이 인가되는 게이트 전극을 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.7. The output device of claim 6, wherein the first switching means comprises: a first PMOS transistor having a source electrode connected to a power supply voltage and a gate electrode applied with a low level, a source electrode connected to the drain electrode of the first PMOS transistor, and an output of the first inverter; A first NMOS transistor having a second PMOS transistor having a control electrode for inputting a signal, a drain electrode of the second PMOS transistor, a drain electrode connected to a data line, and a gate electrode for inputting an output signal of the first inverter, and a first NMOS transistor of the first NMOS transistor And a second NMOS transistor having a drain electrode connected to the source electrode, a source electrode connected to the ground voltage, and a gate electrode applied with a high level. 제5항에 있어서, 상기 제2스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device according to claim 5, wherein said second switching means is a CMOS transfer gate. 제8항에 있어서, 상기 제2스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제3PMOS트랜지스터, 상기 제3PMOS 트랜지스터의 드레인 전극에 연결된 소오스 전극과 출력버퍼의 반전 입려단자에 연결된 드레인 전극과 입력버퍼의 출력신호를 입력하는 게이트 전극으로 구성된 제4PMOS트랜지스터, 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 입력버퍼의 출력신호를 입력하는 게이트 전극을 가진 제3NMOS트랜지스터, 및 상기 제3NMOS트랜지스터의 소오스 전극에 연결된 드레인전극과 접지전압에 연결된 소오스 전극과 하이레벨이 인가되는 게이트전극을 가진 제4NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.10. The terminal of claim 8, wherein the second switching means comprises: a third PMOS transistor having a source electrode connected to a power supply voltage and a gate electrode applied with a low level, a source electrode connected to the drain electrode of the third PMOS transistor and an output buffer; A fourth PMOS transistor comprising a drain electrode connected to the drain electrode and a gate electrode for inputting an output signal of the input buffer, a third NMOS transistor having a drain electrode connected to the drain electrode of the fourth PMOS transistor and a gate electrode for inputting the output signal of the input buffer; And a fourth NMOS transistor having a drain electrode connected to a source electrode of the third NMOS transistor, a source electrode connected to a ground voltage, and a gate electrode applied with a high level. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인으로부터의 데이타를 증폭하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하기 위한 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력 되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.An input buffer buffering an input signal, a write driver for transmitting the output signal of the input buffer to a data line, a sense amplifier for amplifying data from the data line, and an output for buffering and outputting the output signal of the sense amplifier. In a semiconductor memory device having a buffer, when the data to be written are read simultaneously, the output terminal of the write driver and the input terminal of the output buffer are interconnected to output data directly through the input buffer through the output buffer. A semiconductor memory device, characterized in that it further comprises a switching means for. 제10항에 있어서, 상기 스위칭 수단은 상기 라이트 드라이버의 반전 출력신호를 상기 출력버퍼의 반전단자에 연결하기 위한 제1스위칭수단과 상기 라이트 드라이버의 비반전출력신호를 상기 출력버퍼의 비반전단자에 연결하기 위한 제2스위칭수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.The non-inverting terminal of the output buffer of claim 10, wherein the switching means comprises: first switching means for connecting an inverted output signal of the write driver to an inverting terminal of the output buffer and a non-inverting output signal of the light driver to the non-inverting terminal of the output buffer. And a second switching means for connecting. 제11항에 있어서, 상기 제1스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.12. The semiconductor memory device according to claim 11, wherein said first switching means is a CMOS transfer gate. 제12항에 있어서, 상기 제1스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 라이트 드라이버의 반전 출력신호를 입력하는 제어전극을 가진 제2PMOS트랜지스터, 상기 제2PMOS 트랜지스터의 드레인 전극과 데이타 라인에 연결된 드레인 전극과 상기 라이트 드라이버의 반전출력신호를 입력하는 게이트 전극을 가진 제1NMOS트랜지스터, 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이레벨이 인가되는 게이트 전극을 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.13. The method of claim 12, wherein the first switching means comprises: a first PMOS transistor having a source electrode connected to a power supply voltage and a gate electrode applied with a low level, a source electrode connected to the drain electrode of the first PMOS transistor, and an inverted output of the write driver; A first NMOS transistor having a second PMOS transistor having a control electrode for inputting a signal, a drain electrode connected to a drain electrode and a data line of the second PMOS transistor, and a gate electrode for inputting an inverted output signal of the write driver; And a second NMOS transistor having a drain electrode connected to the source electrode, a source electrode connected to the ground voltage, and a gate electrode to which a high level is applied. 제11항에 있어서, 상기 제2스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.12. The semiconductor memory device according to claim 11, wherein said second switching means is a CMOS transfer gate. 제14항에 있어서, 상기 제2스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제3PMOS트랜지스터, 상기 제3PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 출력버퍼의 반전 입력단자에 연결된 드레인 전극과 라이트 드라이버의 비반전 출력신호를 입력하는 게이트 전극으로 구성된 제4PMOS트랜지스터, 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 라이트 드라이버의 비반전 출력신호를 입력하는 게이트 전극을 가진 제3NMOS트랜지스터, 및 상기 제3NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이 레벨이 인가되는 게이트 전극을 가진 제4NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.15. The inverting input terminal of claim 14, wherein the second switching means comprises: a third PMOS transistor having a source electrode connected to a power supply voltage and a gate electrode applied with a low level, and a source electrode connected to the drain electrode of the third PMOS transistor; A fourth PMOS transistor comprising a drain electrode connected to the gate electrode and a gate electrode for inputting the non-inverting output signal of the light driver, a drain electrode connected to the drain electrode of the fourth PMOS transistor, and a gate electrode for inputting the non-inverting output signal of the light driver; And a fourth NMOS transistor having a third NMOS transistor, a drain electrode connected to a source electrode of the third NMOS transistor, a source electrode connected to a ground voltage, and a gate electrode applied with a high level.
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