KR0182259B1 - Static memory cell - Google Patents
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Abstract
본 발명은 정적 메모리 장치의 메모리 셀을 공개한다. 그 회로는 라이트 인에이블 신호에 응답하여 라이트 비트라인을 통하여 입력되는 데이타를 전송하기 위한 라이트 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타를 저장하기 위한 데이타 저장수단, 제1리드 인에이블 신호에 응답하여 제1리드 비트라인으로 데이타를 전송하기 위한 제1리드 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타에 응답하여 온되어 접지전압을 상기 제1리드 데이타 전송 트랜지스터로 전달하기 위한 제1전송 트랜지스터, 제2리드 인에이블 신호에 응답하여 제2리드 비트라인으로 데이타를 전송하기 위한 제2리드 데이타 전송 트랜지스터, 및 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타의 반전된 데이타에 응답하여 접지전압을 상기 제2리드 데이타 전송 트랜지스터로 전달하기 위한 제2전송 트랜지스터로 구성되어 있다. 따라서, 1라이트, 2리드 동작을 하나의 시스템 클럭에 의해 동시에 처리할 수 있다.The present invention discloses a memory cell of a static memory device. The circuit includes a write data transfer transistor for transferring data input through the write bit line in response to the write enable signal, data storage means for storing data transferred from the write data transfer transistor, and a first lead enable signal. A first read data transfer transistor for transferring data to the first read bit line in response to the first read data transfer transistor, and a first read data transfer transistor for turning on the data in response to data transmitted from the write data transfer transistor to transfer a ground voltage to the first read data transfer transistor. A first transfer transistor, a second lead data transfer transistor for transferring data to a second lead bit line in response to a second lead enable signal, and a ground voltage in response to inverted data of data transferred from the write data transfer transistor Remind 2 consists of a second transfer transistor for transmitting a read data transfer transistor. Therefore, one write and two read operations can be simultaneously processed by one system clock.
Description
제1도는 종래의 정적 메모리 장치의 메모리 셀의 회로도이다.1 is a circuit diagram of a memory cell of a conventional static memory device.
제2도는 본 발명의 정적 메모리 장치의 메모리 셀의 회로도이다.2 is a circuit diagram of a memory cell of the static memory device of the present invention.
본 발명은 정적 메모리 장치에 관한 것으로, 특히 정적 메모리 장치의 메모리 셀에 관한 것이다.The present invention relates to a static memory device, and more particularly to a memory cell of the static memory device.
종래의 듀얼 포트 정적 메모리 장치의 셀(dual port static random access memory cell)은 라이트와 리드가 분리되어 있어 상위번지의 셀에는 라이트를 하위번지의 셀에는 리드를 함으로써, 싱글 포트 정적 메모리 장치의 셀(single port static random access memory cell)에 비해 성능을 2배이상 향상시킬 수 있었다.A conventional dual port static random access memory cell has a write and a read separated, so that the cell at the upper address is read and the cell at the lower address is read. Compared to the single port static random access memory cell, the performance can be more than doubled.
그러나, 이와 같은 정적 메모리 장치의 셀도 지정된 번지의 셀이 라이트나 리드를 할 경우에, 데이타를 전달하는 통로인 비트 라인(bit line)이 공유되고 있음으로 인해, 2개의 셀을 동시에 리드 또는 라이트할 수 없었다.However, even when a cell at a designated address reads or reads a cell of such a static memory device, a bit line, which is a passage for transferring data, is shared, thereby simultaneously reading or writing two cells. I could not.
제1도는 종래의 듀얼 포트 정적 메모리 장치의 메모리 셀의 회로도로서, NMOS트랜지스터들(10,14,16,18), 및 인버터들(12,18)로 구성되어 있다.FIG. 1 is a circuit diagram of a memory cell of a conventional dual port static memory device, which is composed of NMOS transistors 10, 14, 16, 18, and inverters 12, 18. In FIG.
도면에 나타낸, 신호(wden)는 지정 번지에 의한 데이타 라이트 인에이블 단자이며, 신호(wbit)는 데이타 라이트 통로이다. 신호(rden)는 지정 번지에 의한 데이타 리드 인에이블 단자이며, 신호(bit)는 데이타 리드 통로이다. 그리고, 신호(wbit_), 신호(bit_)는 신호(wbit), 신호(bit)의 반전된 신호이다.The signal wden shown in the figure is a data write enable terminal at a designated address, and the signal wbit is a data write path. The signal rden is a data read enable terminal at a designated address, and the signal bit is a data read path. The signal wbit_ and the signal bit_ are inverted signals wbit and bit.
상기 구성의 동작을 설명하면 다음과 같다.The operation of the configuration is as follows.
신호(wden)가 하이레벨이고, 신호(rden)이 로우레벨이면, NMOS트랜지스터들(10,14)가 온되고, NMOS트랜지스터들(10,14), 및 인버터(12)로 구성된 래치, 및 인버터들(12,18)로 구성된 래치는 비트라인(wbit_)을 통하여 라이트 데이타를 래치한다. 그리고, 신호(rden)가 하이레벨이고, 신호(wden)이 로우레벨이면, NMOS트랜지스터들(16,20)이 온되고, 래치(12,18)에 래치된 데이타가 비트라인쌍(bit, bit_)을 통하여 출력된다. 즉, 하나의 메모리 셀이 비트라인쌍(wbit, wbit_)을 통하여 입력되는 데이타를 래치하는 동안, 다른 메모리 셀은 비트라인쌍(bit, bit_)을 통하여 래치되어 있던 데이타를 출력할 수 있다.If the signal wden is high level and the signal rden is low level, the NMOS transistors 10 and 14 are turned on, the latch composed of the NMOS transistors 10 and 14, and the inverter 12, and the inverter. The latch composed of the fields 12 and 18 latches the write data through the bit line wbit_. If the signal rden is high and the signal wden is low, the NMOS transistors 16 and 20 are turned on, and the data latched in the latches 12 and 18 is a bit line pair (bit, bit_). Is printed through). That is, while one memory cell latches data input through the bit line pairs wbit and wbit_, the other memory cell may output data latched through the bit line pairs bit and bit_.
즉, 종래의 정적 메모리 장치의 메모리 셀은 래치로 구성된 저장소자와 데이타 리드, 라이트시 번지 지정에 의해 열고 닫히는 전송 트랜지스터로 구성되어 있다. 이때, 전송 트랜지스터는 리드용 2개, 라이트용 2개를 하나의 래치에 달아줌으로써, 지정된 셀에 라이트를 하고 있어도, 다른 번지의 리드용 전송 트랜지스터를 온함으로써 리드할 수 있도록 하였다.That is, the memory cell of the conventional static memory device is composed of a storage configured as a latch, a data read, and a transfer transistor which is opened and closed by address assignment at the time of writing. At this time, the transfer transistors are provided with two reads and two writes in one latch, so that the read transistors can be read by turning on the read transfer transistors at different addresses even when the designated cells are written.
그러나, 종래의 정적 메모리 장치의 셀은 비트라인을 공유하고 있기 때문에 2개의 셀을 동시에 리드 또는 라이트할 수 없었다.However, since the cells of the conventional static memory device share a bit line, two cells cannot be read or written simultaneously.
따라서, 본 발명의 목적은 1라이트, 2리드의 동작을 하나의 시스템 클럭에 의해 동시에 수행할 수 있는 정적 메모리 장치의 메모리 셀을 제공하는데 있다.Accordingly, an object of the present invention is to provide a memory cell of a static memory device capable of simultaneously performing operations of one write and two leads by one system clock.
이와 같은 목적을 달성하기 위한 본 발명의 정적 메모리 장치의 메모리 셀은 라이트 인에이블 신호에 응답하여 라이트 비트라인을 통하여 입력되는 데이타를 전송하기 위한 라이트 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타를 저장하기 위한 데이타 저장수단, 제1리드 인에이블 신호에 응답하여 제1리드 비트라인으로 데이타를 전송하기 위한 제1리드 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타에 응답하여 온되어 접지전압을 상기 제1리드 데이타 전송 트랜지스터로 전달하기 위한 제1전송 트랜지스터, 제2리드 인에이블 신호에 응답하여 제2리드 비트라인으로 데이타를 전송하기 위한 제2리드 데이타 전송 트랜지스터, 및 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타의 반전된 데이타에 응답하여 접지전압을 상기 제2리드 데이타 전송 트랜지스터로 전달하기 위한 제2전송 트랜지스터를 구비한 것을 특징으로 한다.Memory cell of the static memory device of the present invention for achieving the above object is a write data transfer transistor for transmitting data input through the write bit line in response to the write enable signal, the data transferred from the write data transfer transistor A data storage means for storing a first data transfer transistor, a first lead data transfer transistor for transferring data to a first lead bit line in response to a first lead enable signal, and turned on in response to data transmitted from the write data transfer transistor A first transfer transistor for transferring a voltage to the first read data transfer transistor, a second read data transfer transistor for transferring data to a second lead bit line in response to a second lead enable signal, and the write data transfer From transistor The ground voltage in response to the inverted data of the data transmitted claim characterized in that it includes a second transfer transistor for transferring a second read data transfer transistor.
첨부된 도면을 참고로 하여 본 발명의 정적 메모리 장치의 메모리 셀을 설명하면 다음과 같다.Referring to the accompanying drawings, a memory cell of the static memory device of the present invention will be described.
제2도는 본 발명의 정적 메모리 장치의 메모리 셀의 회로도로서, 리드 인에이블 신호(rden0)이 인가되는 게이트 전극과 리드 비트라인(bit0)에 연결된 소오스 전극을 가진 NMOS트랜지스터(30), NMOS트랜지스터(30)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(32), 라이트 인에이블 신호(wden)가 인가되는 게이트 전극과 라이트 비트라인(wbit)에 연결된 드레인 전극과 NMOS트랜지스터(32)의 게이트 전극에 연결된 소오스 전극을 가진 NMOS트랜지스터(34), 리드 인에이블 신호(rden1)가 인가되는 게이트 전극과 리드 비트라인(bit1)에 연결된 소오스 전극을 가진 NMOS트랜지스터(40), NMOS트랜지스터(40)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(42), 및 NMOS트랜지스터(32,42)의 게이트 전극사이에 연결된 래치(36,38)로 구성되어 있다.FIG. 2 is a circuit diagram of a memory cell of a static memory device according to an embodiment of the present invention, and includes an NMOS transistor 30 and an NMOS transistor having a gate electrode to which a read enable signal rden0 is applied and a source electrode connected to the read bit line bit0. 30, an NMOS transistor 32 having a drain electrode connected to the drain electrode and a source electrode connected to the ground voltage, a gate electrode to which the write enable signal wden is applied, and a drain electrode and an NMOS transistor connected to the light bit line wbit. NMOS transistor 34 having a source electrode connected to the gate electrode of (32), NMOS transistor 40 having a gate electrode to which the read enable signal rden1 is applied and a source electrode connected to the read bit line bit1, and NMOS The NMOS transistor 42 and the NMOS transistors 32 and 42 have a drain electrode connected to the drain electrode of the transistor 40 and a source electrode connected to the ground voltage. It consists of a latch (36,38) coupled between the bit electrode.
상기 구성의 동작을 설명하면 다음과 같다.The operation of the configuration is as follows.
라이트용 NMOS트랜지스터(34)가 라이트 인에이블 신호(wden)에 의해서 온되고, 이때 라이트 비트라인(wbit)을 통하여 1 또는 0의 데이타가 래치(36,38)에 저장된다. 만약에 1이 라이트 되었다면, NMOS트랜지스터(32)가 온되고, NMOS트랜지스터(30)가 리드 인에이블 신호(rden0)에 의해서 온되면, NMOS트랜지스터(32)의 드레인 전극이 0으로 변화하고, 비트라인(bit0)을 통하여 0의 데이타가 전송된다. 이 0의 데이타는 비트라인을 통하여 센스 증폭기(미도시)로 이동하고, 증폭되고, 또한 반전되어 1의 데이타로 출력된다. NMOS트랜지스터(42)의 게이트 전극에는 0의 데이타가 인가된다. 그리고, 리드 인에이블 신호(rden1)이 인가되어 NMOS트랜지스터(40)가 온되면, NMOS트랜지스터(42)의 드레인 전극은 현상태를 그대로 유지하게 되고, 또한, 비트라인(bit1)도 현상태를 그대로 유지하게 된다. 여기에서, 현상태란 메모리 셀이 사용되지 않을 동안 비트라인을 전원전압으로 선충전하는 동작에 의해서 1레벨이 됨을 의미한다. 이때, 1레벨이 증폭단으로 이동하게 되고, 이를 그대로 증폭시켜 1의 데이타를 출력한다. 반면에, 0이 라이트 되었다면, NMOS트랜지스터(42)가 온되고, NMOS트랜지스터(40)가 리드 인에이블 신호(rden1)에 의해서 온되면, NMOS트랜지스터(42)의 드레인 전극이 0으로 변화하고, 비트라인(bit1)을 통하여 0의 데이타가 전송된다. 이 0의 데이타는 비트라인을 통하여 센스 증폭기(미도시)로 이동하고, 증폭되고, 0의 데이타로 출력된다. NMOS트랜지스터(32)의 게이트 전극에는 0의 데이타가 인가된다. 그리고, 리드 인에이블 신호(rden0)이 인가되어 NMOS트랜지스터(30)가 온되면, NMOS트랜지스터(32)의 드레인 전극은 현상태를 그대로 유지하게 되고, 또한, 비트라인(bit0)도 현상태로 그대로 유지하게 된다. 여기에서, 현상태란 메모리 셀이 사용되지 않을 동안 비트라인을 전원전압으로 선충전하는 동작에 의해서 1레벨이 됨을 의미한다. 이때, 1레벨이 증폭단으로 이동하게 되고, 이를 증폭하고 반전하여 0의 데이타를 출력한다.The write NMOS transistor 34 is turned on by the write enable signal wden, in which data of 1 or 0 is stored in the latches 36 and 38 through the write bit line wbit. If 1 is written, when the NMOS transistor 32 is turned on and the NMOS transistor 30 is turned on by the read enable signal rden0, the drain electrode of the NMOS transistor 32 changes to 0, and the bit line 0 data is transmitted via (bit0). This zero data is transferred to a sense amplifier (not shown) through the bit line, amplified, inverted, and output as one data. Zero data is applied to the gate electrode of the NMOS transistor 42. When the read enable signal rden1 is applied and the NMOS transistor 40 is turned on, the drain electrode of the NMOS transistor 42 maintains the current state, and the bit line bit1 also maintains the current state. do. Here, the current state means that the memory cell becomes one level by an operation of precharging the bit line to the power supply voltage while the memory cell is not used. At this time, one level is moved to the amplification stage, and is amplified as it is to output data of one. On the other hand, if 0 is written, when the NMOS transistor 42 is turned on and the NMOS transistor 40 is turned on by the read enable signal rden1, the drain electrode of the NMOS transistor 42 changes to 0, and the bit is Zero data is transmitted over the line bit1. This zero data is transferred to a sense amplifier (not shown) through the bit line, amplified, and output as zero data. Zero data is applied to the gate electrode of the NMOS transistor 32. Then, when the read enable signal rden0 is applied and the NMOS transistor 30 is turned on, the drain electrode of the NMOS transistor 32 maintains the current state, and the bit line bit0 also remains in the present state. do. Here, the current state means that the memory cell becomes one level by an operation of precharging the bit line to the power supply voltage while the memory cell is not used. At this time, one level is moved to the amplifier stage, and amplified and inverted to output zero data.
따라서, 본 발명의 정적 메모리 장치의 메모리 셀은 지정된 번지의 메모리 셀이 라이트하고 있고, 그 다음 셀이 리드를 하고 있더라고, 또 다른 셀을 리드할 수 있다. 즉, 1라이트, 2리드 동작을 하나의 시스템 클럭에 의해서 동시에 처리할 수 있다. 그래서, 정적 메모리 셀을 사용하는 칩의 성능을 단일 포트 정적 메모리 셀을 사용하는 칩에 비해 3배이상 향상시킬 수 있다.Therefore, the memory cell of the static memory device of the present invention can read another cell even if the memory cell at the designated address is being written and the next cell is reading. That is, one write and two read operations can be simultaneously processed by one system clock. Thus, the performance of a chip using static memory cells can be improved by more than three times compared to a chip using a single port static memory cell.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960000841A KR0182259B1 (en) | 1996-01-17 | 1996-01-17 | Static memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960000841A KR0182259B1 (en) | 1996-01-17 | 1996-01-17 | Static memory cell |
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| Publication Number | Publication Date |
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| KR0182259B1 true KR0182259B1 (en) | 1999-04-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732388B1 (en) * | 2001-12-28 | 2007-06-27 | 매그나칩 반도체 유한회사 | Cell structure of semiconductor memory |
-
1996
- 1996-01-17 KR KR1019960000841A patent/KR0182259B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732388B1 (en) * | 2001-12-28 | 2007-06-27 | 매그나칩 반도체 유한회사 | Cell structure of semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970060235A (en) | 1997-08-12 |
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