KR0182259B1 - Static memory cell - Google Patents

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KR0182259B1
KR0182259B1 KR19960000841A KR19960000841A KR0182259B1 KR 0182259 B1 KR0182259 B1 KR 0182259B1 KR 19960000841 A KR19960000841 A KR 19960000841A KR 19960000841 A KR19960000841 A KR 19960000841A KR 0182259 B1 KR0182259 B1 KR 0182259B1
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Inventor
김중권
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김광호
삼성전자주식회사
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Abstract

본 발명은 정적 메모리 장치의 메모리 셀을 공개한다. The present invention discloses a memory cell of a static memory device. 그 회로는 라이트 인에이블 신호에 응답하여 라이트 비트라인을 통하여 입력되는 데이타를 전송하기 위한 라이트 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타를 저장하기 위한 데이타 저장수단, 제1리드 인에이블 신호에 응답하여 제1리드 비트라인으로 데이타를 전송하기 위한 제1리드 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타에 응답하여 온되어 접지전압을 상기 제1리드 데이타 전송 트랜지스터로 전달하기 위한 제1전송 트랜지스터, 제2리드 인에이블 신호에 응답하여 제2리드 비트라인으로 데이타를 전송하기 위한 제2리드 데이타 전송 트랜지스터, 및 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타의 반전된 데이타에 응답하여 접지전압을 상기 The circuit includes light data transfer transistors, data storage means, a first read enable signal to store data to be transmitted from the write data transfer transistor for transferring the data in response to a write enable signal that is input via the write bit-line in response to the agent for delivery to the first lead data transfer transistor, the write data transfer transistor is turned on in response to data transmitted from the ground voltage first lead data transfer transistor for transferring the data to the first lead-bit line first transfer transistor, the second lead the data transfer transistor, and a ground voltage in response to the inverted data of data to be transmitted from the write data transfer transistor for transferring the data to the second lead-bit line in response to the enable signal 2 leads the 2리드 데이타 전송 트랜지스터로 전달하기 위한 제2전송 트랜지스터로 구성되어 있다. 2 consists of a second transfer transistor for transmitting a read data transfer transistor. 따라서, 1라이트, 2리드 동작을 하나의 시스템 클럭에 의해 동시에 처리할 수 있다. Therefore, it is possible to process at the same time by the first light, second read operation on one of the system clock.

Description

정적 메모리 장치의 메모리 셀 A memory cell of a static memory device

제1도는 종래의 정적 메모리 장치의 메모리 셀의 회로도이다. The first turn is a circuit diagram of a memory cell of a conventional static memory device.

제2도는 본 발명의 정적 메모리 장치의 메모리 셀의 회로도이다. The second turning is a circuit diagram of a memory cell of a static memory device according to the present invention.

본 발명은 정적 메모리 장치에 관한 것으로, 특히 정적 메모리 장치의 메모리 셀에 관한 것이다. The present invention relates to a static memory device, and more particularly to a memory cell of a static memory device.

종래의 듀얼 포트 정적 메모리 장치의 셀(dual port static random access memory cell)은 라이트와 리드가 분리되어 있어 상위번지의 셀에는 라이트를 하위번지의 셀에는 리드를 함으로써, 싱글 포트 정적 메모리 장치의 셀(single port static random access memory cell)에 비해 성능을 2배이상 향상시킬 수 있었다. Cells (dual port static random access memory cell) of a conventional dual-port static memory device is a cell of by the lead, the cell of the sub-address to write, the cell of the high address it separated from the write and read, single-port static memory devices ( compared to the single port static random access memory cell) it could improve performance more than doubled.

그러나, 이와 같은 정적 메모리 장치의 셀도 지정된 번지의 셀이 라이트나 리드를 할 경우에, 데이타를 전달하는 통로인 비트 라인(bit line)이 공유되고 있음으로 인해, 2개의 셀을 동시에 리드 또는 라이트할 수 없었다. However, such a cell is also the bit line is at the specified address cell passage to pass data when the write or read, of a static memory device (bit line) is being shared as a result, at the same time, the read or write to two cells could not.

제1도는 종래의 듀얼 포트 정적 메모리 장치의 메모리 셀의 회로도로서, NMOS트랜지스터들(10,14,16,18), 및 인버터들(12,18)로 구성되어 있다. The first turn is constructed as a circuit diagram of a memory cell of the conventional dual-port static memory device, the NMOS transistors (10,14,16,18), and inverters (12, 18).

도면에 나타낸, 신호(wden)는 지정 번지에 의한 데이타 라이트 인에이블 단자이며, 신호(wbit)는 데이타 라이트 통로이다. Shown in the figure, the signal (wden) is a data write enable terminal according to the specified address, the signal (wbit) is a data write path. 신호(rden)는 지정 번지에 의한 데이타 리드 인에이블 단자이며, 신호(bit)는 데이타 리드 통로이다. Signal (rden) is an enable terminal data read by the designated address, the signal (bit) is a data read path. 그리고, 신호(wbit_), 신호(bit_)는 신호(wbit), 신호(bit)의 반전된 신호이다. Then, the signal (wbit_), signal (bit_) is an inverted signal of the signal (wbit), the signal (bit).

상기 구성의 동작을 설명하면 다음과 같다. The operation of the above construction as follows.

신호(wden)가 하이레벨이고, 신호(rden)이 로우레벨이면, NMOS트랜지스터들(10,14)가 온되고, NMOS트랜지스터들(10,14), 및 인버터(12)로 구성된 래치, 및 인버터들(12,18)로 구성된 래치는 비트라인(wbit_)을 통하여 라이트 데이타를 래치한다. Signal (wden) is at a high level and, when the signal (rden) is low level, the NMOS transistors (10,14) are turned on, the NMOS transistors (10,14), and an inverter composed of 12 latches, and an inverter latch comprised of (12, 18) latches the write data via the bit line (wbit_). 그리고, 신호(rden)가 하이레벨이고, 신호(wden)이 로우레벨이면, NMOS트랜지스터들(16,20)이 온되고, 래치(12,18)에 래치된 데이타가 비트라인쌍(bit, bit_)을 통하여 출력된다. Then, the signal (rden) is at a high level, and the signal (wden) is at a low level, the NMOS transistor (16,20) is on and the latch (12, 18) the data is latched in the bit line pair (bit, bit_ ) it is output through the. 즉, 하나의 메모리 셀이 비트라인쌍(wbit, wbit_)을 통하여 입력되는 데이타를 래치하는 동안, 다른 메모리 셀은 비트라인쌍(bit, bit_)을 통하여 래치되어 있던 데이타를 출력할 수 있다. That is, while latching the data of the memory cell is one that is input through the bit line pair (wbit, wbit_), different memory cells can output the data which has been latched by the pair of bit lines (bit, bit_).

즉, 종래의 정적 메모리 장치의 메모리 셀은 래치로 구성된 저장소자와 데이타 리드, 라이트시 번지 지정에 의해 열고 닫히는 전송 트랜지스터로 구성되어 있다. That is, the memory cell of the conventional static memory device is made to open by the storage element and the data lead, light during addressing are configured to latch to a closed transfer transistor. 이때, 전송 트랜지스터는 리드용 2개, 라이트용 2개를 하나의 래치에 달아줌으로써, 지정된 셀에 라이트를 하고 있어도, 다른 번지의 리드용 전송 트랜지스터를 온함으로써 리드할 수 있도록 하였다. At this time, the transfer transistor was weighed so that by giving the two for 2 for lead, light in one of the latch, even if the light in a cell, can lead, by turning on the transfer transistor for the leads of the other address.

그러나, 종래의 정적 메모리 장치의 셀은 비트라인을 공유하고 있기 때문에 2개의 셀을 동시에 리드 또는 라이트할 수 없었다. However, the cell because they share the bit line could not read or write to two different cells at the same time in the conventional static memory device.

따라서, 본 발명의 목적은 1라이트, 2리드의 동작을 하나의 시스템 클럭에 의해 동시에 수행할 수 있는 정적 메모리 장치의 메모리 셀을 제공하는데 있다. Accordingly, it is an object of the present invention to provide a memory cell of a static memory device that can be carried out by the first write operation of the second lead to one of the system clock at the same time.

이와 같은 목적을 달성하기 위한 본 발명의 정적 메모리 장치의 메모리 셀은 라이트 인에이블 신호에 응답하여 라이트 비트라인을 통하여 입력되는 데이타를 전송하기 위한 라이트 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타를 저장하기 위한 데이타 저장수단, 제1리드 인에이블 신호에 응답하여 제1리드 비트라인으로 데이타를 전송하기 위한 제1리드 데이타 전송 트랜지스터, 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타에 응답하여 온되어 접지전압을 상기 제1리드 데이타 전송 트랜지스터로 전달하기 위한 제1전송 트랜지스터, 제2리드 인에이블 신호에 응답하여 제2리드 비트라인으로 데이타를 전송하기 위한 제2리드 데이타 전송 트랜지스터, 및 상기 라이트 데이타 전송 트랜지스터로부 The memory cells of a static memory device according to the present invention for achieving the object, the data transmitted from the write data transfer transistor, the write data transfer transistor for transferring the data in response to a write enable signal that is input via the write bit-line data storage for storing the device, the first lead-in first lead data transfer transistors in response to an enable signal for transmitting data to the first lead-bit line, the ground is turned on by the light in response to data transmitted from the data transfer transistor a first transfer transistor, the second lead the data transfer transistor, and the write data transfer in response to the enable signal 2 leads for transmitting data to the second lead bit lines for transmitting the voltage to the first lead data transfer transistors part of the transistors 전송되는 데이타의 반전된 데이타에 응답하여 접지전압을 상기 제2리드 데이타 전송 트랜지스터로 전달하기 위한 제2전송 트랜지스터를 구비한 것을 특징으로 한다. The ground voltage in response to the inverted data of the data transmitted claim characterized in that it includes a second transfer transistor for transferring a second read data transfer transistor.

첨부된 도면을 참고로 하여 본 발명의 정적 메모리 장치의 메모리 셀을 설명하면 다음과 같다. Referring to the memory cells of a static memory device according to the present invention with reference to the accompanying drawings as follows.

제2도는 본 발명의 정적 메모리 장치의 메모리 셀의 회로도로서, 리드 인에이블 신호(rden0)이 인가되는 게이트 전극과 리드 비트라인(bit0)에 연결된 소오스 전극을 가진 NMOS트랜지스터(30), NMOS트랜지스터(30)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(32), 라이트 인에이블 신호(wden)가 인가되는 게이트 전극과 라이트 비트라인(wbit)에 연결된 드레인 전극과 NMOS트랜지스터(32)의 게이트 전극에 연결된 소오스 전극을 가진 NMOS트랜지스터(34), 리드 인에이블 신호(rden1)가 인가되는 게이트 전극과 리드 비트라인(bit1)에 연결된 소오스 전극을 가진 NMOS트랜지스터(40), NMOS트랜지스터(40)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(42), 및 NMOS트랜지스터(32,42)의 게 Second turn a circuit diagram of a memory cell of a static memory device according to the present invention, a read enable signal (rden0) The NMOS transistor 30 having a source electrode connected to the applied gate electrode and a lead bit line (bit0) that is, the NMOS transistor ( NMOS transistor 32, a write enable signal (wden) is applied to the gate electrode and the write bit-line (wbit) the drain electrode of the NMOS transistor that is connected to with the source electrode connected to the drain electrode and the ground voltage is connected to the drain electrode of 30) NMOS transistor (34), an NMOS transistor 40 having a source electrode connected to the read enable signal with the gate electrode lead-bit line (bit1) to which the (rden1) having a source electrode connected to the gate electrode (32), NMOS to the NMOS transistor 42, and NMOS transistors (32,42) having a source electrode connected to the drain electrode and the ground voltage is connected to the drain electrode of the transistor 40 트 전극사이에 연결된 래치(36,38)로 구성되어 있다. It consists of a latch (36,38) coupled between the bit electrode.

상기 구성의 동작을 설명하면 다음과 같다. The operation of the above construction as follows.

라이트용 NMOS트랜지스터(34)가 라이트 인에이블 신호(wden)에 의해서 온되고, 이때 라이트 비트라인(wbit)을 통하여 1 또는 0의 데이타가 래치(36,38)에 저장된다. NMOS transistor 34 for a light is turned on by the write enable signal (wden), wherein the data of 1 or 0 via the write bit-line (wbit) is stored in the latch (36,38). 만약에 1이 라이트 되었다면, NMOS트랜지스터(32)가 온되고, NMOS트랜지스터(30)가 리드 인에이블 신호(rden0)에 의해서 온되면, NMOS트랜지스터(32)의 드레인 전극이 0으로 변화하고, 비트라인(bit0)을 통하여 0의 데이타가 전송된다. If one is if the light on, the NMOS transistor 32 is turned on, when the NMOS transistor 30 is turned on by the read enable signal (rden0), the drain electrode of the NMOS transistor 32 is to change to 0, the bit line the data of 0 is transmitted through the (bit0). 이 0의 데이타는 비트라인을 통하여 센스 증폭기(미도시)로 이동하고, 증폭되고, 또한 반전되어 1의 데이타로 출력된다. Data of zero is moved to a sense amplifier (not shown) through the bit line, and amplify, and is inverted and output to the data in Fig. NMOS트랜지스터(42)의 게이트 전극에는 0의 데이타가 인가된다. The gate electrode of the NMOS transistor 42 is applied to the data of zero. 그리고, 리드 인에이블 신호(rden1)이 인가되어 NMOS트랜지스터(40)가 온되면, NMOS트랜지스터(42)의 드레인 전극은 현상태를 그대로 유지하게 되고, 또한, 비트라인(bit1)도 현상태를 그대로 유지하게 된다. And, are applied to the read enable signal (rden1) when the NMOS transistor 40 is turned on, and maintains the drain electrode of the NMOS transistor 42 as the current state, the bit line (bit1) will also stay in the current AS do. 여기에서, 현상태란 메모리 셀이 사용되지 않을 동안 비트라인을 전원전압으로 선충전하는 동작에 의해서 1레벨이 됨을 의미한다. Here, the current state is the memory cell means that the level of the bit line 1 by the nematode charge operates from a power supply voltage is not used for. 이때, 1레벨이 증폭단으로 이동하게 되고, 이를 그대로 증폭시켜 1의 데이타를 출력한다. In this case, it becomes 1 level is moved to the amplification stage, as it was amplified so as to output the data of Fig. 반면에, 0이 라이트 되었다면, NMOS트랜지스터(42)가 온되고, NMOS트랜지스터(40)가 리드 인에이블 신호(rden1)에 의해서 온되면, NMOS트랜지스터(42)의 드레인 전극이 0으로 변화하고, 비트라인(bit1)을 통하여 0의 데이타가 전송된다. On the other hand, if 0 is light, the NMOS transistor 42 is turned on, when the NMOS transistor 40 is turned on by the read enable signal (rden1), the drain electrode of the NMOS transistor 42 is to change to 0, bit the data of 0 is sent via line (bit1). 이 0의 데이타는 비트라인을 통하여 센스 증폭기(미도시)로 이동하고, 증폭되고, 0의 데이타로 출력된다. Data of zero is moved to a sense amplifier (not shown) through the bit line, and amplify and output to data of zero. NMOS트랜지스터(32)의 게이트 전극에는 0의 데이타가 인가된다. The gate electrode of the NMOS transistor 32 is applied to the data of zero. 그리고, 리드 인에이블 신호(rden0)이 인가되어 NMOS트랜지스터(30)가 온되면, NMOS트랜지스터(32)의 드레인 전극은 현상태를 그대로 유지하게 되고, 또한, 비트라인(bit0)도 현상태로 그대로 유지하게 된다. And, are applied to the read enable signal (rden0) when the NMOS transistor 30 is turned on, and maintains the drain electrode of the NMOS transistor 32 as the current state, the bit line (bit0) to also remain in the present state do. 여기에서, 현상태란 메모리 셀이 사용되지 않을 동안 비트라인을 전원전압으로 선충전하는 동작에 의해서 1레벨이 됨을 의미한다. Here, the current state is the memory cell means that the level of the bit line 1 by the nematode charge operates from a power supply voltage is not used for. 이때, 1레벨이 증폭단으로 이동하게 되고, 이를 증폭하고 반전하여 0의 데이타를 출력한다. At this time, the first level being moved in the amplifier stages, it amplifies them and outputs the inverted data of zero.

따라서, 본 발명의 정적 메모리 장치의 메모리 셀은 지정된 번지의 메모리 셀이 라이트하고 있고, 그 다음 셀이 리드를 하고 있더라고, 또 다른 셀을 리드할 수 있다. Thus, the memory cells of a static memory device according to the present invention is to address the memory cells of the given light, may then cell itdeorago and the lead, the lead in another cell. 즉, 1라이트, 2리드 동작을 하나의 시스템 클럭에 의해서 동시에 처리할 수 있다. That is, it is possible to handle the first light, second read operation at the same time by a single system clock. 그래서, 정적 메모리 셀을 사용하는 칩의 성능을 단일 포트 정적 메모리 셀을 사용하는 칩에 비해 3배이상 향상시킬 수 있다. Thus, it is possible to improve more than three times the performance of the chip using a static memory cell to the chip using a single port static memory cell.

Claims (1)

  1. 라이트 인에이블 신호에 응답하여 라이트 비트라인을 통하여 입력되는 데이타를 전송하기 위한 라이트 데이타 전송 트랜지스터; Write data transfer transistor for in response to a write enable signal to transfer data which is input via the write bit-line; 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타를 저장하기 위한 데이타 저장수단; Data storing means for storing data to be transmitted from the write data transfer transistor; 제1리드 인에이블 신호에 응답하여 제1리드 비트라인으로 데이타를 전송하기 위한 제1리드 데이타 전송 트랜지스터; The first lead data transfer transistors in response to the enable signal first lead for transmitting data in a first read bit line; 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타에 응답하여 온되어 접지전압을 상기 제1리드 데이타 전송 트랜지스터로 전달하기 위한 제1전송 트랜지스터; The write data transfer transistor is turned on in response to data transmitted from the first transfer transistor for transferring a ground voltage to the first lead data transfer transistor; 제2리드 인에이블 신호에 응답하여 제2리드 비트라인으로 데이타를 전송하기 위한 제2리드 데이타 전송 트랜지스터; The second lead data transfer transistor for transferring the data to the second bit line lead in response to the enable signal 2 leads; 및 상기 라이트 데이타 전송 트랜지스터로부터 전송되는 데이타의 반전된 데이타에 응답하여 접지전압을 상기 제2리드 데이타 전송 트랜지스터로 전달하기 위한 제2전송 트랜지스터를 구비한 것을 특징으로 하는 정적 메모리 장치의 메모리 셀. And a memory cell of a static memory device comprising the second transfer transistor for transferring to the write data transferred to the ground voltage in response to the inverted data of the data transmitted from the data transfer transistor transistor second lead.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732388B1 (en) * 2001-12-28 2007-06-27 매그나칩 반도체 유한회사 Cell structure of semiconductor memory

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