JP4031384B2 - シリコン光集積回路 - Google Patents
シリコン光集積回路 Download PDFInfo
- Publication number
- JP4031384B2 JP4031384B2 JP2003074918A JP2003074918A JP4031384B2 JP 4031384 B2 JP4031384 B2 JP 4031384B2 JP 2003074918 A JP2003074918 A JP 2003074918A JP 2003074918 A JP2003074918 A JP 2003074918A JP 4031384 B2 JP4031384 B2 JP 4031384B2
- Authority
- JP
- Japan
- Prior art keywords
- core
- silicon
- light emitting
- integrated circuit
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Led Devices (AREA)
- Optical Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、オプトエレクトロニクス分野，光通信分野などにおいて使用される光集積回路に用いられる、シリコンを光の導波路として用いるシリコン光集積回路に関するものである。
【０００２】
【従来の技術】
ＩＩＩ−Ｖ族化合物半導体は、光導波路，発光素子，受光素子のいずれをも作製することが可能である。このため、例えば光通信分野においては、分布帰還型半導体レーザと電界吸収型光変調器とを集積化したモノリシック光集積回路が、開発（実現）されている（特許文献１参照）。
これに対し、シリコン半導体は、ＬＳＩの微細化，大規模化に見られるように、電子素子には広く利用されているが、間接遷移型半導体のため、発光素子を実現するのが困難であり、光集積回路にはあまり利用されていない。
【０００３】
シリコンを用いた電子制御式光減衰器（非特許文献１参照）、シリコンを用いた光導波路（非特許文献２参照）、シリコンを用いた周波数選択フィルタなどの光制御デバイスは実現されているが、これらに発光素子をモノリシックに集積した光集積回路は実現されていない。現状では、シリコンを用いた光制御デバイスに、化合物半導体レーザなどを組み合わせて用いている（特許文献２参照）。
【０００４】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を本件の出願時までに発見するには至らなかった。
【０００５】
【特許文献１】
特開平１１−２１２０３８号公報
【特許文献２】
特開平５−１６４９２５号公報
【非特許文献１】
Proceedings of the SPIE: The International Society for Optical Engineering. vol.4293,p.1-9,2001
【非特許文献２】
"Low loss mode size converter from 0.3 μｍ square Si wire waveguides to singlemode fibers" Electronics Letters, vol.38, No.25, p.1669-1670(2002)
【０００６】
【発明が解決しようとする課題】
上述したように、従来では、シリコンを用いて光集積回路を実現しようとする場合、シリコンより作製した光制御デバイスに、化合物半導体レーザなどを組み合わせることになるが、これらには、光軸合わせなどのコストの掛かる工程が必要となる。この光軸合わせは、素子の微細化を進める上では大きな障害となる。
【０００７】
本発明は、以上のような問題点を解消するためになされたものであり、シリコンからなるコアと発光部とを、同一の基板の上にモノリシックに形成することで、より微細でより安価なシリコン光集積回路を実現できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係るシリコン光集積回路は、酸化シリコンからなる下部クラッドの上に形成された単結晶シリコンからなるコアと、コアの光伝搬方向に平行な両側面にコアに接して設けられ、コアよりも薄くかつコアと同じ導電形の不純物が導入された不純物領域を有する単結晶シリコンからなる電圧印加部と、電圧印加部以外の領域で、少なくともコアの一部を被うようにかつコアに接して形成され、シリコン酸化物もしくはシリコン酸化窒化物のいずれか一方からなり、希土類元素が添加された発光部と、コアの一部以外の領域を被うように形成された上部クラッドと、発光部に接して発光部を被うように設けられた第１電極と、電圧印加部の不純物領域に接続する金属膜からなる第２電極とを少なくとも備え、第１電極と第２電極との間に電圧を印加して発光部に電圧が印加された状態とすることによって、発光部に添加された希土類元素を励起して発光させ、発光した光を発光部に直接接するコアの一部からコアの中に入射し、コアと上部クラッドとからなる導波路中を伝搬させるようにしたものである。
第１電極と第２電極との間に電圧を印加し、第１電極とこの第１電極が形成されている領域のコアとの間の発光部に電圧が印加された状態とすることで、発光部に添加されている希土類元素が発光し、この光がコア内を伝搬する。
【０００９】
上記シリコン光集積回路において、例えばシリコンイオンをイオン注入して加熱しておくことなどにより、発光部の内部にシリコンナノ結晶が析出した状態とすることで、より強い発光を得ることが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
まず、図１に示すように、ＳＯＩ（Silicon on Insulator）基板１０１の埋め込み絶縁膜（下部クラッド）１０２の上に、単結晶シリコンよりなるコア１０３および電圧印加部１０４，１０５を形成する。電圧印加部１０４，１０５は、コア１０３より薄く形成する。コア１０３，電圧印加部１０４，１０５は、埋め込み絶縁膜１０２上の単結晶シリコンの層（ＳＯＩ層）を、公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成する。なお、図１（ａ）は、平面図であり、図１（ｂ）は断面図である。
【００１１】
つぎに、図２に示すように、コア１０３の一部領域を残し、コア１０３を被うクラッド（上部クラッド）１０６を形成する。クラッド１０６は、単結晶シリコンより屈折率が小さいシリコン酸化物やシリコン酸化窒化物から構成する。また、クラッド１０６は、電圧印加部１０４，１０５の先端部が露出した状態に形成する。クラッド１０６を形成した後、電圧印加部１０４，１０５の先端部にイオン注入法により所定の不純物を導入し、高濃度不純物領域１０４ａ，１０５ａを形成する。導入する不純物は、コア１０３を構成するシリコンがｎ形の場合、リンまたはヒ素を用いれば良く、また、コア１０３を構成するシリコンがｐ形の場合、ホウ素を用いるようにすればよい。
【００１２】
つぎに、以下に示すようにして、コア１０３の一部に発光部を形成する。まず、図３に示すように、少なくともクラッド１０６に被われていないコア１０３の領域を被うように、シリコン酸化膜１０７を形成する。シリコン酸化膜１０７の代わりに、シリコン酸窒化（ＳｉＯxＮy）膜を用いるようにしても良い。シリコン酸化膜１０７は、例えばＣＶＤ法により形成すればよい。ＣＶＤ法を用いる場合、コア１０３の露出部分を、予め熱酸化して薄い酸化膜を形成しておくと、コア１０３とシリコン酸化膜１０７との間に良好な界面を形成することができる。
【００１３】
加えて、シリコン酸化膜１０７の少なくともコア１０３に直接接触している領域に、例えばイオン注入法により希土類元素を添加する。希土類を添加したシリコン酸化膜１０７が、発光部となる。イオン注入法により希土類元素を添加する場合、イオン注入量は、例えば、１×１０14〜１×１０15ｃｍ-2程度とすればよい。イオン注入量の最適量は、シリコン酸化膜１０７の膜厚により適宜設定する。また、イオン注入時に、イオンビームを傾けて斜めに注入することで、コア１０３の端面側の領域に対して注入量が増加し、コア１０３への光入射量を増加させることができる。イオン注入をした後は、窒素雰囲気で７００〜１０００℃に加熱する処理を行い、イオン注入層の活性化と、イオン注入による損傷の回復とを行う。
【００１４】
ところで、希土類のシリコン酸化膜１０７への添加は、イオン注入法に限るものではない。例えば、シリコン酸化膜１０７をＣＶＤ法で形成するときに、希土類を同時に添加するようにしても良い。これらのように、シリコン酸化膜１０７に添加する希土類としては、例えば、エルビウム（Ｅｒ），ツリウム（Ｔｍ），およびホルミウム（Ｈｏ）などがある。エルビウムを用いた場合、発光波長は１．５４μｍとなり、ツリウムを用いた場合、発光波長は１．６５μｍとなり、ホルミウムを用いた場合、発光波長は１．９６μｍとなる。また、これらを組み合わせて添加することで、発光波長帯を広くすることが可能となる。
【００１５】
以上のようにして発光部を形成した後、図４に示すように、高濃度不純物領域１０４ａ，１０５ａの一部が露出するように、シリコン酸化膜１０７に開口部１０８，１０９を形成する。
この後、図５に示すように、クラッド１０６に被われていないコア１０３の領域のシリコン酸化膜１０７に、金属膜を形成して電極（第１電極）１１０とする。本実施例の場合、電極１１０は、発光部に形成されることになる。同時に、開口部１０８，１０９に露出している高濃度不純物領域１０４ａ，１０５ａ（電圧印加部１０４，１０５）に接続する電極（第２電極）１１１，１１２を形成する。電極１１１，１１２は、高濃度不純物領域１０４ａ，１０５ａ，電圧印加部１０４，１０５を介してコア１０３に接続する電極である。
【００１６】
例えば、スパッタ法などによりアルミニウムを堆積してアルミニウム膜を形成し、このアルミニウム膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで、電極１１０，１１１，１１２は形成すればよい。電極１１１，１１２は、電圧印加部１０４，１０５の高濃度不純物領域１０４ａ，１０５ａに接して形成されており、オーミック接続した状態となっている。
これらの結果、本実施の形態におけるシリコン光集積回路が完成する。
【００１７】
以上のようにして製造したシリコン光集積回路において、電極１１０と電極１１１，１１２との間に電圧を印加することで、電極１１０下のシリコン酸化膜１０７に電圧が印加された状態となり、ここに添加されている希土類元素が励起され、この結果、電極１１０の下の部分のシリコン酸化膜１０７の領域が発光する。この光は、電極１１０の下の部分で、シリコン酸化膜１０７に直接接しているコア１０３より入射され、コア１０３とクラッド１０６からなる導波路を伝搬していく。
【００１８】
コア１０３のシリコンがｎ形の場合、電極１１０を＋側とし、コア１０３のシリコンがｐ形の場合、電極１１０を−側とすればよい。例えば、シリコン酸化膜１０７を膜厚１０〜５０ｎｍに形成した場合、電極１１０と電極１１１，１１２との間に印加する電圧は、３〜１０Ｖ程度とすればよい。なお、電極１１１，１１２に印加された電圧は、高濃度不純物領域１０４ａ，１０５ａ−電圧印加部１０４，１０５−コア１０３の経路で、シリコン酸化膜１０７に印加される。
【００１９】
また、シリコン酸化膜１０７を形成した後、はじめに、シリコン酸化膜１０７にシリコンイオンを注入（１０16〜１０17ｃｍ-2程度）し、シリコン酸化膜１０７を加熱処理することで、シリコン酸化膜１０７の中にシリコンナノ結晶（微細な結晶粒）を析出させてから、希土類元素を導入するようにしても良い。このように、希土類元素を添加して発光部とするシリコン酸化膜１０７の中に、シリコンナノ結晶が存在している状態とすることで、より強い発光が得られるようになる。なお、この場合であっても、シリコン酸化膜１０７の代わりに、シリコン酸窒化膜を用いるようにしても良い。
【００２０】
【発明の効果】
以上説明したように、本発明では、シリコン酸化物もしくはシリコン酸化窒化物のいずれか一方からなり、希土類元素が添加された発光部で、単結晶シリコンからなるコアの一部を被い、ここに電圧を印加することで発光させるようにした。発光部からの光は、コア内を伝搬させることが容易である。このように、本願発明によれば、シリコンからなるコアと発光部とを、同一の基板の上にモノリシックに形成し、より微細でより安価なシリコン光集積回路が実現できるという優れた効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図２】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図３】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図４】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図５】 本発明の実施の形態におけるシリコン光集積回路の構成例を示す模式的な断面図である。
【符号の説明】
１０１…ＳＯＩ（Silicon on Insulator）基板、１０２…埋め込み絶縁膜（下部クラッド）、１０３…コア、１０４，１０５…電圧印加部、１０４ａ，１０５ａ…高濃度不純物領域、１０６…クラッド（上部クラッド）、１０７…シリコン酸化膜、１０８，１０９…開口部、１１０…電極、１１１，１１２…電極。
【発明の属する技術分野】
本発明は、オプトエレクトロニクス分野，光通信分野などにおいて使用される光集積回路に用いられる、シリコンを光の導波路として用いるシリコン光集積回路に関するものである。
【０００２】
【従来の技術】
ＩＩＩ−Ｖ族化合物半導体は、光導波路，発光素子，受光素子のいずれをも作製することが可能である。このため、例えば光通信分野においては、分布帰還型半導体レーザと電界吸収型光変調器とを集積化したモノリシック光集積回路が、開発（実現）されている（特許文献１参照）。
これに対し、シリコン半導体は、ＬＳＩの微細化，大規模化に見られるように、電子素子には広く利用されているが、間接遷移型半導体のため、発光素子を実現するのが困難であり、光集積回路にはあまり利用されていない。
【０００３】
シリコンを用いた電子制御式光減衰器（非特許文献１参照）、シリコンを用いた光導波路（非特許文献２参照）、シリコンを用いた周波数選択フィルタなどの光制御デバイスは実現されているが、これらに発光素子をモノリシックに集積した光集積回路は実現されていない。現状では、シリコンを用いた光制御デバイスに、化合物半導体レーザなどを組み合わせて用いている（特許文献２参照）。
【０００４】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を本件の出願時までに発見するには至らなかった。
【０００５】
【特許文献１】
特開平１１−２１２０３８号公報
【特許文献２】
特開平５−１６４９２５号公報
【非特許文献１】
Proceedings of the SPIE: The International Society for Optical Engineering. vol.4293,p.1-9,2001
【非特許文献２】
"Low loss mode size converter from 0.3 μｍ square Si wire waveguides to singlemode fibers" Electronics Letters, vol.38, No.25, p.1669-1670(2002)
【０００６】
【発明が解決しようとする課題】
上述したように、従来では、シリコンを用いて光集積回路を実現しようとする場合、シリコンより作製した光制御デバイスに、化合物半導体レーザなどを組み合わせることになるが、これらには、光軸合わせなどのコストの掛かる工程が必要となる。この光軸合わせは、素子の微細化を進める上では大きな障害となる。
【０００７】
本発明は、以上のような問題点を解消するためになされたものであり、シリコンからなるコアと発光部とを、同一の基板の上にモノリシックに形成することで、より微細でより安価なシリコン光集積回路を実現できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係るシリコン光集積回路は、酸化シリコンからなる下部クラッドの上に形成された単結晶シリコンからなるコアと、コアの光伝搬方向に平行な両側面にコアに接して設けられ、コアよりも薄くかつコアと同じ導電形の不純物が導入された不純物領域を有する単結晶シリコンからなる電圧印加部と、電圧印加部以外の領域で、少なくともコアの一部を被うようにかつコアに接して形成され、シリコン酸化物もしくはシリコン酸化窒化物のいずれか一方からなり、希土類元素が添加された発光部と、コアの一部以外の領域を被うように形成された上部クラッドと、発光部に接して発光部を被うように設けられた第１電極と、電圧印加部の不純物領域に接続する金属膜からなる第２電極とを少なくとも備え、第１電極と第２電極との間に電圧を印加して発光部に電圧が印加された状態とすることによって、発光部に添加された希土類元素を励起して発光させ、発光した光を発光部に直接接するコアの一部からコアの中に入射し、コアと上部クラッドとからなる導波路中を伝搬させるようにしたものである。
第１電極と第２電極との間に電圧を印加し、第１電極とこの第１電極が形成されている領域のコアとの間の発光部に電圧が印加された状態とすることで、発光部に添加されている希土類元素が発光し、この光がコア内を伝搬する。
【０００９】
上記シリコン光集積回路において、例えばシリコンイオンをイオン注入して加熱しておくことなどにより、発光部の内部にシリコンナノ結晶が析出した状態とすることで、より強い発光を得ることが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
まず、図１に示すように、ＳＯＩ（Silicon on Insulator）基板１０１の埋め込み絶縁膜（下部クラッド）１０２の上に、単結晶シリコンよりなるコア１０３および電圧印加部１０４，１０５を形成する。電圧印加部１０４，１０５は、コア１０３より薄く形成する。コア１０３，電圧印加部１０４，１０５は、埋め込み絶縁膜１０２上の単結晶シリコンの層（ＳＯＩ層）を、公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成する。なお、図１（ａ）は、平面図であり、図１（ｂ）は断面図である。
【００１１】
つぎに、図２に示すように、コア１０３の一部領域を残し、コア１０３を被うクラッド（上部クラッド）１０６を形成する。クラッド１０６は、単結晶シリコンより屈折率が小さいシリコン酸化物やシリコン酸化窒化物から構成する。また、クラッド１０６は、電圧印加部１０４，１０５の先端部が露出した状態に形成する。クラッド１０６を形成した後、電圧印加部１０４，１０５の先端部にイオン注入法により所定の不純物を導入し、高濃度不純物領域１０４ａ，１０５ａを形成する。導入する不純物は、コア１０３を構成するシリコンがｎ形の場合、リンまたはヒ素を用いれば良く、また、コア１０３を構成するシリコンがｐ形の場合、ホウ素を用いるようにすればよい。
【００１２】
つぎに、以下に示すようにして、コア１０３の一部に発光部を形成する。まず、図３に示すように、少なくともクラッド１０６に被われていないコア１０３の領域を被うように、シリコン酸化膜１０７を形成する。シリコン酸化膜１０７の代わりに、シリコン酸窒化（ＳｉＯxＮy）膜を用いるようにしても良い。シリコン酸化膜１０７は、例えばＣＶＤ法により形成すればよい。ＣＶＤ法を用いる場合、コア１０３の露出部分を、予め熱酸化して薄い酸化膜を形成しておくと、コア１０３とシリコン酸化膜１０７との間に良好な界面を形成することができる。
【００１３】
加えて、シリコン酸化膜１０７の少なくともコア１０３に直接接触している領域に、例えばイオン注入法により希土類元素を添加する。希土類を添加したシリコン酸化膜１０７が、発光部となる。イオン注入法により希土類元素を添加する場合、イオン注入量は、例えば、１×１０14〜１×１０15ｃｍ-2程度とすればよい。イオン注入量の最適量は、シリコン酸化膜１０７の膜厚により適宜設定する。また、イオン注入時に、イオンビームを傾けて斜めに注入することで、コア１０３の端面側の領域に対して注入量が増加し、コア１０３への光入射量を増加させることができる。イオン注入をした後は、窒素雰囲気で７００〜１０００℃に加熱する処理を行い、イオン注入層の活性化と、イオン注入による損傷の回復とを行う。
【００１４】
ところで、希土類のシリコン酸化膜１０７への添加は、イオン注入法に限るものではない。例えば、シリコン酸化膜１０７をＣＶＤ法で形成するときに、希土類を同時に添加するようにしても良い。これらのように、シリコン酸化膜１０７に添加する希土類としては、例えば、エルビウム（Ｅｒ），ツリウム（Ｔｍ），およびホルミウム（Ｈｏ）などがある。エルビウムを用いた場合、発光波長は１．５４μｍとなり、ツリウムを用いた場合、発光波長は１．６５μｍとなり、ホルミウムを用いた場合、発光波長は１．９６μｍとなる。また、これらを組み合わせて添加することで、発光波長帯を広くすることが可能となる。
【００１５】
以上のようにして発光部を形成した後、図４に示すように、高濃度不純物領域１０４ａ，１０５ａの一部が露出するように、シリコン酸化膜１０７に開口部１０８，１０９を形成する。
この後、図５に示すように、クラッド１０６に被われていないコア１０３の領域のシリコン酸化膜１０７に、金属膜を形成して電極（第１電極）１１０とする。本実施例の場合、電極１１０は、発光部に形成されることになる。同時に、開口部１０８，１０９に露出している高濃度不純物領域１０４ａ，１０５ａ（電圧印加部１０４，１０５）に接続する電極（第２電極）１１１，１１２を形成する。電極１１１，１１２は、高濃度不純物領域１０４ａ，１０５ａ，電圧印加部１０４，１０５を介してコア１０３に接続する電極である。
【００１６】
例えば、スパッタ法などによりアルミニウムを堆積してアルミニウム膜を形成し、このアルミニウム膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで、電極１１０，１１１，１１２は形成すればよい。電極１１１，１１２は、電圧印加部１０４，１０５の高濃度不純物領域１０４ａ，１０５ａに接して形成されており、オーミック接続した状態となっている。
これらの結果、本実施の形態におけるシリコン光集積回路が完成する。
【００１７】
以上のようにして製造したシリコン光集積回路において、電極１１０と電極１１１，１１２との間に電圧を印加することで、電極１１０下のシリコン酸化膜１０７に電圧が印加された状態となり、ここに添加されている希土類元素が励起され、この結果、電極１１０の下の部分のシリコン酸化膜１０７の領域が発光する。この光は、電極１１０の下の部分で、シリコン酸化膜１０７に直接接しているコア１０３より入射され、コア１０３とクラッド１０６からなる導波路を伝搬していく。
【００１８】
コア１０３のシリコンがｎ形の場合、電極１１０を＋側とし、コア１０３のシリコンがｐ形の場合、電極１１０を−側とすればよい。例えば、シリコン酸化膜１０７を膜厚１０〜５０ｎｍに形成した場合、電極１１０と電極１１１，１１２との間に印加する電圧は、３〜１０Ｖ程度とすればよい。なお、電極１１１，１１２に印加された電圧は、高濃度不純物領域１０４ａ，１０５ａ−電圧印加部１０４，１０５−コア１０３の経路で、シリコン酸化膜１０７に印加される。
【００１９】
また、シリコン酸化膜１０７を形成した後、はじめに、シリコン酸化膜１０７にシリコンイオンを注入（１０16〜１０17ｃｍ-2程度）し、シリコン酸化膜１０７を加熱処理することで、シリコン酸化膜１０７の中にシリコンナノ結晶（微細な結晶粒）を析出させてから、希土類元素を導入するようにしても良い。このように、希土類元素を添加して発光部とするシリコン酸化膜１０７の中に、シリコンナノ結晶が存在している状態とすることで、より強い発光が得られるようになる。なお、この場合であっても、シリコン酸化膜１０７の代わりに、シリコン酸窒化膜を用いるようにしても良い。
【００２０】
【発明の効果】
以上説明したように、本発明では、シリコン酸化物もしくはシリコン酸化窒化物のいずれか一方からなり、希土類元素が添加された発光部で、単結晶シリコンからなるコアの一部を被い、ここに電圧を印加することで発光させるようにした。発光部からの光は、コア内を伝搬させることが容易である。このように、本願発明によれば、シリコンからなるコアと発光部とを、同一の基板の上にモノリシックに形成し、より微細でより安価なシリコン光集積回路が実現できるという優れた効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図２】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図３】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図４】 本発明の実施の形態におけるシリコン光集積回路の製造過程を示す模式的な断面図である。
【図５】 本発明の実施の形態におけるシリコン光集積回路の構成例を示す模式的な断面図である。
【符号の説明】
１０１…ＳＯＩ（Silicon on Insulator）基板、１０２…埋め込み絶縁膜（下部クラッド）、１０３…コア、１０４，１０５…電圧印加部、１０４ａ，１０５ａ…高濃度不純物領域、１０６…クラッド（上部クラッド）、１０７…シリコン酸化膜、１０８，１０９…開口部、１１０…電極、１１１，１１２…電極。
Claims (2)
- 酸化シリコンからなる下部クラッドの上に形成された単結晶シリコンからなるコアと、
前記コアの光伝搬方向に平行な両側面に前記コアに接して設けられ、前記コアよりも薄くかつ前記コアと同じ導電形の不純物が導入された不純物領域を有する単結晶シリコンからなる電圧印加部と、
前記電圧印加部以外の領域で、少なくとも前記コアの一部を被うようにかつ前記コアに接して形成され、シリコン酸化物もしくはシリコン酸化窒化物のいずれか一方からなり、希土類元素が添加された発光部と、
前記コアの一部以外の領域を被うように形成された上部クラッドと、
前記発光部に接して前記発光部を被うように設けられた第１電極と、
前記電圧印加部の前記不純物領域に接続する金属膜からなる第２電極と
を少なくとも備え、
前記第１電極と前記第２電極との間に電圧を印加して前記発光部に電圧が印加された状態とすることによって、前記発光部に添加された希土類元素を励起して発光させ、発光した光を前記発光部に直接接する前記コアの一部から前記コアの中に入射し、前記コアと前記上部クラッドとからなる導波路中を伝搬させる
ことを特徴とするシリコン光集積回路。 - 請求項１記載のシリコン光集積回路において、
前記発光部の内部に設けられたシリコンナノ結晶を備えたことを特徴とするシリコン光集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003074918A JP4031384B2 (ja) | 2003-03-19 | 2003-03-19 | シリコン光集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003074918A JP4031384B2 (ja) | 2003-03-19 | 2003-03-19 | シリコン光集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281972A JP2004281972A (ja) | 2004-10-07 |
| JP4031384B2 true JP4031384B2 (ja) | 2008-01-09 |
Family
ID=33290366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003074918A Expired - Fee Related JP4031384B2 (ja) | 2003-03-19 | 2003-03-19 | シリコン光集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4031384B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI824744B (zh) * | 2022-04-18 | 2023-12-01 | 大陸商東莞立訊技術有限公司 | 光模組 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4956916B2 (ja) * | 2005-05-30 | 2012-06-20 | ソニー株式会社 | 発光素子及び発光装置 |
| JP2009272614A (ja) * | 2008-04-30 | 2009-11-19 | Sharp Corp | エルビウムドープシリコンナノ結晶を含むシリコン酸化物導波路およびその製造方法、並びにそれを備えた集積回路 |
| JP5689832B2 (ja) * | 2012-02-10 | 2015-03-25 | 日本電信電話株式会社 | シリコン発光素子の製造方法 |
| JP2014096458A (ja) * | 2012-11-08 | 2014-05-22 | V Technology Co Ltd | 光インターコネクション装置 |
| JP2014150520A (ja) * | 2013-01-11 | 2014-08-21 | V Technology Co Ltd | 光インターコネクション装置 |
| JP7138744B1 (ja) | 2021-05-26 | 2022-09-16 | Ｎｔｔエレクトロニクス株式会社 | 光デバイス接続方法、光デバイス接続構造及び光デバイス接続システム |
-
2003
- 2003-03-19 JP JP2003074918A patent/JP4031384B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI824744B (zh) * | 2022-04-18 | 2023-12-01 | 大陸商東莞立訊技術有限公司 | 光模組 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004281972A (ja) | 2004-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8299485B2 (en) | Substrates for monolithic optical circuits and electronic circuits | |
| EP2791720B1 (en) | Electronic/photonic integrated circuit architecture and method of manufacture thereof | |
| WO2005079395A2 (en) | Integration of rare-earth doped amplifiers into semiconductor structures | |
| US6380551B2 (en) | Optical function device with photonic band gap and/or filtering characteristics | |
| KR20010005523A (ko) | 광학 도파관의 고전도성 매립층 | |
| CN107039350A (zh) | 在cmos工艺中单片集成光子元件与电子元件 | |
| JP4031384B2 (ja) | シリコン光集積回路 | |
| US8639065B2 (en) | System having avalanche effect light sensor with enhanced sensitivity | |
| JP2004258119A (ja) | 可変光減衰器 | |
| JP4230807B2 (ja) | シリコン光素子 | |
| JP5824929B2 (ja) | 光半導体素子の製造方法 | |
| JP2008233707A (ja) | 光デバイスの製造方法 | |
| JP5600086B2 (ja) | 光素子およびその製造方法 | |
| JP2004325914A (ja) | 可変光減衰器 | |
| US9217831B1 (en) | Optical system having dynamic waveguide alignment | |
| JPH1048449A (ja) | ハイブリッド光電子集積用実装基板の製造方法 | |
| US20040075098A1 (en) | Optical devices | |
| KR100594036B1 (ko) | 광신호 증폭장치, 이를 구비하는 광통신 모듈 및 그제조방법 | |
| JP3957190B2 (ja) | 可変光減衰器 | |
| JP6855323B2 (ja) | 半導体装置 | |
| JP5689832B2 (ja) | シリコン発光素子の製造方法 | |
| JP3957187B2 (ja) | 可変光減衰器 | |
| US11892681B2 (en) | Fiber to chip coupler and method of making the same | |
| JPH09292540A (ja) | 光導波路装置の製造方法 | |
| CN115912044A (zh) | 片上激光器及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071018 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4031384 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |