JP4026416B2

JP4026416B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP4026416B2
Application number: JP2002162408A
Authority: JP
Inventors: 久浩安斎; 良助中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-06-04
Filing date: 2002-06-04
Publication date: 2007-12-26
Anticipated expiration: 2022-06-04
Also published as: JP2004014590A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特には基板表面の溝内に埋込ゲート電極を設けて成る溝ゲート型の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化および高機能化の要求にともない、素子構造の微細化が進んでいる。このようななか、半導体基板上にゲート絶縁膜を介してゲート電極を設けてなる半導体装置（いわゆるＭＯＳトランジスタ）においては、微細化によって顕著になる短チャネル効果（例えばパンチスルー現象）を、不純物濃度の増加やゲート絶縁膜の薄膜化によって抑制することが限界となってきている。
【０００３】
そこで、特開平７−３８０９５に開示されているように、基板の表面層に形成した溝内にゲート電極を埋め込んで溝ゲート型とする構成の半導体装置が提案されている。溝ゲート型の半導体装置は、図１０に示すように、基板１０３の表面層に形成された溝１０３ａの内壁がゲート絶縁膜１０５で覆われており、この溝１０３ａ内に埋込ゲート電極１０７が設けられている。そして、溝１０３ａの両側における基板１０３の表面層には、ゲート絶縁膜１０５に隣接させてソース／ドレイン拡散層（Ｓ／Ｄ層）１０９ａ，１０９ｂが設けられている。このＳ／Ｄ層１０９ａ，１０９ｂは、溝１０３ａの深さＨよりも浅く形成されている。また、溝１０３ａの内壁（ゲート絶縁膜１０５）に沿った位置には、Ｓ／Ｄ層１０９ａ，１０９ｂ間にわたって閾値調整用の不純物が導入された基板１０３（１０９ａ,１０９ｂ領域を除く）と同導電型の領域１１１が設けられている。この領域１１１は、0.1um世代では10¹⁸(個/cm³)以上の基板不純物濃度になり、またそれ以降の世代ではさらに不純物濃度が高くなるので、以下「基板高濃度層」と言う
【０００４】
このような構成の半導体装置１０１においては、ゲート電極１０７の線幅Ｌｇを微細化しつつも、Ｓ／Ｄ層１０９ａ−Ｓ／Ｄ層１０９ｂ間の距離、すなわちチャネル長Ｌを確保することができる。このため、Ｓ／Ｄ層１０９ａ，１０９ｂからの空乏層の伸びによる短チャネル効果（所謂パンチスルー現象）を抑制しつつ素子構造の微細化を図ることが可能になる。
【０００５】
このような構成の半導体装置１０１を製造する場合には、次の様に行う。先ず、図１１（１）に示すように、基板１０３に形成した溝１０３ａに対して、図中矢印で示した斜めイオン注入によって不純物を導入した基板高濃度層１１１を形成する。次いで、図１１（２）に示すように、溝１０３ａの内壁を含む基板１０３の表面に絶縁膜を形成し、溝１０３ａ内の部分をゲート絶縁膜１０５とする。その後、ゲート絶縁膜１０５で覆われた溝１０３ａ内に埋込ゲート電極１０７を形成する。以上の後、図１０に示したように、基板１０３の表面層およびゲート電極１０７に基板１０３と逆導電型の不純物を導入し、Ｓ／Ｄ層１０９ａ，１０９ｂを形成すると共に、ゲート電極１０７の導電性を確保する。この際、Ｓ／Ｄ層１０９ａ，１０９ｂが、溝１０３ａの深さＨよりも浅くなるように、イオン注入のエネルギーが設定される。
【０００６】
【発明が解決しようとする課題】
ところが、上述した溝ゲート型の半導体装置およびその製造方法では、製造工程上の問題から、基板に形成される溝の深さに１０％程度のばらつきが生じる。そして、この溝の深さのばらつきに依存して、溝の壁面に沿って形成されるチャネル長Ｌもばらつくことになる。このようなチャネル長Ｌのばらつきは、半導体装置の閾値電圧のばらつきの要因となり、半導体装置の動作を不安定にし、歩留まりの低下を引き起こす。
【０００７】
そこで本発明は、溝の深さのばらつきに依存し変化する閾値電圧のばらつきを抑制することが可能な溝ゲート型の半導体装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、基板の表面層に形成された溝の内壁を覆うゲート絶縁膜、このゲート絶縁膜で覆われた溝内に設けられた埋込ゲート電極、溝の両側における基板の表面層に設けられた溝よりも浅いソース／ドレイン拡散層、さらにはソース／ドレイン拡散層との間に間隔を設けた状態で溝の底部に設けられた閾値調整用の基板高濃度層を備えたことを特徴としている。
【０００９】
このような構成の半導体装置では、埋込ゲート電極が内設されている溝よりも、ソース／ドレイン拡散層が浅いので、埋込ゲート電極の線幅よりも、ソース／ドレイン拡散層間の距離、すなわち実効チャネル長が長くなる。そして特に、ソース／ドレイン拡散層の間に間隔を有して溝の底面に閾値調整用の基板高濃度層が設けられているため、ドレイン拡散層からの空乏層が溝の側壁に沿って溝の底面方向にまで延びるが、溝型構造のためこの空乏層がソース拡散層領域まで影響を及ぼすことがなく、微細化による短チャネル効果を効果的に抑制することができる。またドレイン拡散層と溝底面の基板高濃度層の間に溝の側面部の比較的低濃度拡散層領域が存在する構造のため、両者が直接触れず接合耐圧が高く、リーク電流が小さいために、微細化ＭＯＳの高耐圧デバイスやＤＲＡＭのセルトランジスタに有効である。さらにこの溝の側面部は不純物濃度が基板高濃度層１１よりも濃度が低いので、トランジスタの閾値が部分的に（基板高濃度層１１による部分的な閾値より）十分低い。したがって、溝の深さがばらついた場合であっても、この埋め込みゲート構造のトランジスタの閾値は基板高濃度層１１により決まる（閾値が低い領域は影響しない）ため、トランジスタの閾値ばらつきを小さくできる。
【００１０】
また、本発明はこのような半導体装置の製造方法でもあり、基板の表面側に設けた溝の内壁に沿って閾値調整用の基板高濃度層を形成する工程では、前記溝の底部に当該基板高濃度層を形成するためのイオン注入を行い、その後、ソース／ドレイン拡散層を形成する工程では、前記基板高濃度層の深さに達することのない様に当該ソース／ドレイン拡散層を形成するためのイオン注入を行うことを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、以下の実施形態においては、ｎチャンネルＭＯＳトランジスタに本発明を適用した場合を説明するが、ｐチャンネルＭＯＳトランジスタにも同様に適用可能であり、この場合はｐ型とｎ型とを逆に読み替えることとする。
【００１２】
（第１実施形態）
＜半導体装置＞
図１は、第１実施形態の半導体装置の構成を示す断面図である。この図に示す半導体装置１は、例えばｐ型の単結晶シリコンからなる基板３の表面層に、溝３ａが形成されている。この溝３ａの内壁は、例えば酸化シリコンや他の絶縁材料からなるゲート絶縁膜５で覆われており、ゲート絶縁膜５で覆われた溝３ａ内にシリコン系材料や金属などからなる埋込ゲート電極７が設けられている。
【００１３】
また、溝３ａの両側における基板３の表面層には、ゲート絶縁膜５に隣接させて、ｎ型のソース／ドレイン拡散層（Ｓ／Ｄ層）９ａ，９ｂが設けられている。これらのＳ／Ｄ層９ａ，９ｂは、溝３ａよりも浅く形成されていることとする。
【００１４】
そして特に、このＳ／Ｄ層９ａ，９ｂ間の溝３ａの底部には、ゲート絶縁膜５に隣接させて、閾値調整用のｐ型不純物が高濃度に導入された基板高濃度層１１が設けられている。つまり、この基板高濃度層１１は、ソース／ドレイン拡散層９ａ，９ｂに接することのない状態で設けられているのである。
【００１５】
また、基板高濃度層１１とソース／ドレイン拡散層９ａ，９ｂとの間の溝３ａに沿った位置には、基板高濃度層１１よりも低濃度で、基板３にｐ型不純物が導入された領域（低濃度領域、図示省略）が設けられていても良い。尚、この低濃度領域は、基板３よりもｐ型不純物濃度が同じもしくは高いこととする。また、この低濃度領域のｐ型不純物濃度は、各世代の設計ルールで規定される埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔毎に、最適な範囲に設定されることとする。
【００１６】
＜半導体装置の製造方法＞
次に、図１を用いて説明した構成の半導体装置の製造方法の実施の形態を、図２の断面工程図に基づいて詳細に説明する。
【００１７】
先ず、図２（１）に示すように、ｐ型シリコンからなる基板３の表面層に、所定の深さＨを有する溝３ａを形成する。その後、基板３の表面に対して、図中矢印で示すような略垂直方向からのイオン注入を行い、これによって溝３ａの底面に基板高濃度層１１を形成するためのｐ型不純物を導入する。
【００１８】
また、この基板高濃度層１１を形成するためのイオン注入においては、基板３の表面に対して略垂直方向からのイオン注入を行うこととしたが、この場合のイオン注入の角度は、基板３表面の法線に対して０°〜２０°の範囲、好ましくは０°〜１５°の範囲の略垂直方向からのイオン注入を行うこととする。尚、この際のイオン注入の角度は、図１で示した埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔などで規定される設計ルール毎に、最適な範囲に設定されることとする。
【００１９】
以上のように、溝３ａの底部に基板高濃度層１１を形成するためのイオン注入を行った後、図２（２）に示すように、溝３ａの内壁を含む基板３の表面に、例えば熱酸化によって酸化シリコンからなるゲート絶縁膜５を形成する。
【００２０】
その後、図２（３）に示すように、ゲート絶縁膜５で覆われた溝３ａ内にゲート材料を埋め込んで埋込ゲート電極７を形成する。この埋込ゲート電極７は、例えば、基板３上にポリシリコン膜を成膜し、ポリシリコン膜をエッチバックやCMP(Chemical Mechanical Polishing)することで溝３ａ内にのみポリシリコン膜を残すことによって得られる。
【００２１】
以上の後、図１に示したように、基板３の表面層および埋込ゲート電極７に不純物を導入し、基板３の表面層にＳ／Ｄ層９ａ，９ｂを形成すると共に、埋込ゲート電極７の導電性を確保する。この際、例えば、イオン注入によるｎ型不純物の導入と、熱処理による不純物の活性化を行うこととする。そして、以降の工程では、ここでの図示は省略したが、Ｓ／Ｄ層９ａ，９ｂ上のゲート絶縁膜５を除去し、Ｓ／Ｄ層９ａ，９ｂ表面層をシリサイド化によって低抵抗化しても良い。
【００２２】
これにより、図１を用いて説明した構成の半導体装置１が得られる。
【００２３】
このようにして形成された半導体装置１は、埋込ゲート電極７が内設されている溝３ａの深さＨよりも、Ｓ／Ｄ層９ａ，９ｂが浅いので、埋込ゲート電極７の線幅Ｌｇよりも、溝３ａの内壁に沿ったＳ／Ｄ層９ａ−Ｓ／Ｄ層９ｂ間の距離、すなわちチャネル長が長くなる。そして特に、Ｓ／Ｄ層９ａ，９ｂとの間に間隔を有して溝３ａの底面に閾値調整用の基板高濃度層１１が設けられているため、Ｓ／Ｄ層９ａ，９ｂから延びる空乏層は、溝３ａの側壁に沿って溝３ａの底面方向にまで延びる。したがって、実効的なチャネル長（以下、実効チャネル長）Ｌａは、閾値調整用の基板高濃度層１１の長さ程度となり、上述したチャネル長よりも小さくなる。したがって、溝３ａの深さＨがばらついた場合であっても、このばらつきによらず、基板高濃度層１１の長さ程度に実効ゲート長Ｌａを一定に保つことが可能になる。
【００２４】
この結果、図３の溝の深さＨと閾値Ｖｔｈとの関係を示すグラフのように、本第１実施形態の半導体装置１は、従来のSource層−Drain層間に亘って閾値調整用の高濃度領域が設けられている半導体装置と比較して、溝３ａの深さＨのばらつきに対する閾値Ｖｔｈのばらつきを小さく抑えることが可能になるのである。したがって、溝形成の深さ方向のプロセスマージンに対して閾値Ｖｔｈのばらつきが小さくなり、溝ゲート型半導体装置の動作特性の安定化を図ると共に、歩留まりの向上を図ることが可能になる。
【００２５】
また、上述した第１実施形態においては、基板高濃度層１１と、Ｓ／Ｄ層９ａ，９ｂとの間に、基板高濃度層１１よりも十分に低濃度でｐ型不純物が導入された領域（低濃度領域）が設けられていても良い。このような低濃度領域を設けることによって、Ｓ／Ｄ層９ａ，９ｂから溝３ａの側壁に沿って延びる空乏層が、ドレイン拡散層と基板の間にかかる電界を緩和し、高耐圧で低リークの素子が実現できる。またこの低濃度領域は部分的な閾値が、溝３ａ底部の閾値よりも低いため、溝３ａの深さ方向の製造ばらつきが生じていても、トレンチ型トランジスタ全体の閾値に与える影響は小さく、その結果閾値ばらつきを低減できる。
【００２６】
そして、このような効果は、上述したように、埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔などで規定される設計ルール毎に設定される低濃度領域のｐ型不純物濃度の範囲において得られることになる。ｐ型不純物濃度は、図２（１）を用いて説明した、基板高濃度層１１を形成するための基板３の表面に対して略垂直方向からのイオン注入の際のイオン注入角度によって決められる。
【００２７】
図４には、各イオン注入角度においての、溝の深さＨに対する閾値Ｖｔｈのシミュレーション結果を示す。ここでは、溝の深さＨが０．２０μｍである場合に、閾値Ｖｔｈが０．６０Ｖとなるようなデバイス特性を目標値とし、溝の深さＨを変化させた場合の閾値Ｖｔｈ変化のシミュレーションを行った。
【００２８】
このシミュレーション結果から、上述した設計ルールにおいては、基板高濃度層（１１）を形成するためのイオン注入角度を１４°程度に設定した場合に、溝の深さＨのばらつきによるＶｔｈの変動を抑制する効果が最も高いｐ型不純物濃度の低濃度領域が形成されることが分かる。今回の例の場合は溝の深さＨのばらつきの範囲は０．２０±０．０５μｍである。この範囲においては、イオン注入角度３０°とした従来の半導体装置のＶｔｈの変動幅は、０．４９５〜０．６５５Ｖであるのに対して、イオン注入角度０°として低濃度領域を設けない半導体装置であっても、変動幅は０．５３０〜０．６３０Ｖと、閾値バラツキ幅で０．０６０Ｖの改善が図られることが確認された。
【００２９】
また、図５には、図４と同じ設計ルールで、溝の深さＨに対する電流駆動能力Ｉｄｓのシミュレーション結果を示す。この結果から、基板高濃度層を形成するためのイオン注入角度３０°とすることで、基板高濃層がＳ／Ｄ層間に亘って設けられている構成の従来の半導体装置の電流駆動能力Ｉｄｓと比較して、イオン注入角度０°または７°とした本実施形態の半導体装置の電流駆動能力Ｉｄｓが、向上し、またバラツキ幅も小さいことが確認された。これは、上述したように、本実施形態の半導体装置では、溝３ａの内壁に沿ったＳ／Ｄ層９ａ−Ｓ／Ｄ層９ｂ間の距離（チャネル長）よりも、実行チャネル長Ｌａが短くなるためである。
【００３０】
このように電流駆動能力Ｉｄｓが大きくできることで、半導体装置の回路動作マージンを確保できると共に、ゲート幅を縮小して素子構造のさらなる微細化を図ることも可能になるのである。
【００３１】
（第２実施形態）
＜半導体装置＞
図６は、第２実施形態の半導体装置の構成を示す断面図である。この図に示す半導体装置１’と、図１を用いて説明した半導体装置１との異なるところは、基板高濃度層の長さにあり、他の構成は同様であることとする。
【００３２】
すなわち、半導体装置１’の基板高濃度層１１’は、半導体装置１’における埋込ゲート電極７の線幅方向中央部に、埋込ゲート電極７の線幅Ｌｇよりも小さい長さを有して配置されているのである。ただし、基板高濃度層１１’とＳ／Ｄ拡散層９ａ，９ｂとの間の溝３ａに沿った位置には、第１実施形態と同様に、基板高濃度層１１’よりも十分に低濃度でｐ型不純物が導入された低濃度領域（図示省略）が設けられている。
【００３３】
＜半導体装置の製造方法＞
次に、このような構成の半導体装置１’の製造方法を説明する。先ず、図７（１）に示すように、ｐ型シリコンからなる基板３の表面層に溝３ａを形成した後、この溝３ａの側壁に従来から良く知られているＳｉＯ２やＳｉ３Ｎ４等の材料のＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）による堆積とこの材料のエッチバックにより、サイドウォール２１を形成する。次いで、このサイドウォール２１をマスクにして、基板３の表面に対して図中矢印で示した略垂直方向からのイオン注入を行い、これによって溝３ａの底面に基板高濃度層１１’を形成するためのｐ型不純物を導入する。
【００３４】
その後、サイドウォール２１を選択的に除去する。尚、サイドウォール２１を除去した後、必要に応じて、溝３ａの内壁に沿って、第１実施形態と同様のｐ型不純物濃度に設定された低濃度領域を形成するためのイオン注入を行っても良い。
【００３５】
以上のように、溝３ａの底部に基板高濃度層１１’を形成するためのイオン注入を行った後、図７（２）に示すように、溝３ａの内壁を含む基板３の表面に、例えば熱酸化させることにより酸化シリコンからなるゲート絶縁膜５を形成し、さらにゲート絶縁膜５で覆われた溝３ａ内にゲート材料を埋め込んで埋込ゲート電極７を形成する。これらの工程は、第１実施形態と同様に行う。
【００３６】
その後、図６に示したように、第１実施形態と同様に、基板３の表面層および埋込ゲート電極７にｎ型不純物を導入し、基板３の表面層にＳ／Ｄ層９ａ，９ｂを形成すると共に、埋込ゲート電極７の導電性を確保する。
【００３７】
これにより、図６を用いて説明した構成の半導体装置１’が得られる。
【００３８】
このようにして得られた半導体装置１’は、Ｓ／Ｄ層９ａ，９ｂとの間に間隔を有して溝３ａの底面に閾値調整用の基板高濃度層１１’が設けられており、さらに、基板高濃度層１１’を溝３ａの底部中央に設けたことで、第１実施形態よりもさらに実効的なゲート長を小さくでき、電流駆動能力Ｉｄｓを大きくすることが可能になる。この場合でも第１実施形態と同様にドレイン領域から伸びる空乏層は溝型構造のためにソース側に影響することはなく、短チャネル効果は抑制でき、かつ溝の深さＨ方向のプロセスばらつきによる閾値変動も同様に低減できる。このため、第１実施形態よりも、さらに実行チャネル長Ｌａを安定化させることが可能になる。
【００３９】
（第３実施形態）
ここでは、第２実施形態において図６を用いて説明した構成の半導体装置１’の製造方法の他の例を第３実施形態として説明する。
【００４０】
＜半導体装置の製造方法＞
先ず、図８（１）に示すように、ｐ型シリコンからなる基板３の表面層に溝３ａを形成した後、この溝３ａの底面に対して第１のイオン注入を行い、これによって溝３ａの底面に基板高濃層（１１’）を形成するためのｐ型不純物領域２３を導入する。
【００４１】
この第１のイオン注入においては、溝３ａの底面に基板高濃度層（１１’）を形成するためのｐ型不純物領域２３が形成されれば良い。このため、矢印で示したように、基板３の表面に対して斜め方向からイオンを注入する斜めイオン注入であっても良く、基板３の表面に対して略垂直方向からのイオン注入であっても良い。ただし、斜めイオン注入を行う場合には、溝３ａの底面の中央部に対して確実にイオン注入が行われるように、その注入角度が設定されることとする。
【００４２】
次に、図８（２）に示すように、溝３ａの底面の中央部のみにｐ型不純物領域２３を残した基板高濃度層１１’が形成されるように、斜め方向からの第２のイオン注入によって（基板３とは反対の導電型の）ｎ型不純物を導入する。この際、矢印に示したように、溝３ａの陰になって、溝３ａの底面の中央部には、ｎ型不純物が注入されないように、第２のイオン注入の注入角度を設定することが重要である。そして、この注入角度によって、基板高濃度層１１’の長さが決定されることになる。この際のｎ型不純物の注入角度θは、図９に示すθ1≦θ≦θ2の範囲であることとする。尚、θ１、θ２は、実行チャネル長Ｌａ、溝の深さＨおよび埋め込みゲート電極の線幅Ｌｇを用いてそれぞれ、θ１＝ｔａｎ^-1（Ｌｇ＋Ｌａ／２Ｈ）、θ２＝ｔａｎ^-1（Ｌｇ／Ｈ）である。
【００４３】
尚、この第２のイオン注入においては、基板高濃度層１１’とＳ／Ｄ拡散層９ａ，９ｂとの間の溝３ａに沿った位置に、第１実施形態と同様の、基板高濃度層１１’よりも十分に低濃度のｐ型不純物が導入された低濃度領域（図示省略）が設けられるような注入濃度で行っても良い。
【００４４】
以上のように、溝３ａの底部に基板高濃度層１１’を形成するための第２のイオン注入を行った後、第１の方法において図７（２）を用いて説明した以降の工程を、第１の方法と同様に行い、図６に示す半導体装置１’を得る。
【００４５】
このような製造方法では、図８（２）で説明した第２のイオン注入におけるイオン注入角度によって、基板高濃度層１１’の長さを任意に設定可能である。したがって、サイドウォールの幅によって基板高濃度層１１’の長さ、すなわち基板高濃度層１１’と同程度の長さとなる実行チャネル長Ｌａが規定される第２実施形態の製造方法と比較して、実行チャネル長Ｌａの設計自由度を広げることができる上に、サイドウォール形成工程を省略できるため製造プロセスも低コストで実現できる。
【００４６】
尚、上述した第１〜第３実施形態で示した本発明の溝ゲート型の半導体装置は、Ｓ／Ｄ層と閾値調整用の基板高濃度層との間にある低濃度領域により間隔が保たれているため、この間の電界が緩和される。したがって、この半導体装置をＤＲＡＭのセルトランジスタとして用いた場合には、上述した効果に加えて、良好な電荷の保持特性を得ることができると言った効果も得ることができる。また、本発明の半導体装置は、ＤＲＡＭのセルトランジスタへの適用に限定されることはなく、例えば高電圧駆動用のトランジスタとしても同様に用いることが可能である。
【００４７】
【発明の効果】
以上説明したように、本発明の半導体装置およびその製造方法によれば、ソース／ドレイン拡散層の間に間隔を有して溝の底面に閾値調整用の基板高濃度層を設けることで、溝ゲート型の半導体装置における実効的なチャネル長を、閾値調整用の基板高濃度層の長さ程度に一定とすることができる。したがって、溝の深さのばらつきによらず、基板高濃度層の長さ程度に実効的なゲート長を保つことが可能で、閾値のばらつきを小さく抑えることが可能な溝ゲート型の半導体装置を得ることが可能になる。この結果、溝ゲート型の半導体装置およびその製造において、溝形成のプロセスマージンに対して閾値Ｖｔｈのばらつきが小さく動作特性が安定し、歩留まりの向上を図ることが可能になる。また、ソース／ドレイン拡散層と基板高濃度領域の間に比較的低濃度な基板領域があるため、耐圧が高く、低リーク電流の素子が実現できる。このため高耐圧素子や、DRAMのセルトランジスタへの応用が可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図である。
【図３】半導体装置の溝の深さＨと閾値Ｖｔｈとの関係を示すグラフである。
【図４】イオン注入角度毎の、溝の深さＨと閾値Ｖｔｈとの関係を示すグラフである。
【図５】半導体装置の溝の深さＨと電流駆動能力Ｉｄｓとの関係を示すグラフである。
【図６】第２実施形態の半導体装置の構成を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面工程図である。
【図８】第３実施形態の半導体装置の製造方法を示す断面工程図である。
【図９】第３実施形態におけるｎ型不純物の注入角度を説明する図である。
【図１０】従来の溝ゲート型の半導体装置の構成を示す断面図である。
【図１１】従来の半導体装置の製造行程を示す断面工程図である。
【符号の説明】
１，１’…半導体装置、３…基板、３ａ…溝、５…ゲート絶縁膜、７…埋込ゲート電極、９ａ，９ｂ…Ｓ／Ｄ層（ソース／ドレイン拡散層）、１１，１１’…基板高濃度層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a trench gate type semiconductor device in which a buried gate electrode is provided in a trench on a substrate surface and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, with the demand for higher integration and higher functionality of semiconductor devices, element structures have been miniaturized. Under such circumstances, in a semiconductor device (a so-called MOS transistor) in which a gate electrode is provided on a semiconductor substrate via a gate insulating film, a short channel effect (for example, a punch-through phenomenon) that becomes conspicuous by miniaturization is reduced due to impurity concentration. It has become a limit to suppress it by increasing or thinning the gate insulating film.
[0003]
Therefore, as disclosed in Japanese Patent Laid-Open No. 7-38095, there has been proposed a semiconductor device having a structure in which a gate electrode is embedded in a groove formed in a surface layer of a substrate to form a groove gate type. In the trench gate type semiconductor device, as shown in FIG. 10, the inner wall of the trench 103a formed in the surface layer of the substrate 103 is covered with a gate insulating film 105, and the buried gate electrode 107 is formed in the trench 103a. Is provided. Source / drain diffusion layers (S / D layers) 109a and 109b are provided adjacent to the gate insulating film 105 on the surface layer of the substrate 103 on both sides of the trench 103a. The S / D layers 109a and 109b are formed shallower than the depth H of the groove 103a. Further, at the position along the inner wall (gate insulating film 105) of the groove 103a, the same conductivity as that of the substrate 103 (except for the 109a and 109b regions) into which the threshold adjusting impurity is introduced between the S / D layers 109a and 109b is provided. A mold region 111 is provided. This region 111 has a substrate impurity concentration of 10 ¹⁸ (pieces / cm ³ ) or more in the 0.1 μm generation, and further has a higher impurity concentration in the subsequent generations, and is hereinafter referred to as a “substrate high concentration layer”. ]
In the semiconductor device 101 having such a configuration, the distance between the S / D layer 109a and the S / D layer 109b, that is, the channel length L can be secured while the line width Lg of the gate electrode 107 is reduced. For this reason, it is possible to miniaturize the element structure while suppressing the short channel effect (so-called punch-through phenomenon) due to the extension of the depletion layer from the S / D layers 109a and 109b.
[0005]
When manufacturing the semiconductor device 101 having such a configuration, the manufacturing is performed as follows. First, as shown in FIG. 11A, a substrate high-concentration layer 111 into which impurities are introduced is formed in the groove 103a formed in the substrate 103 by oblique ion implantation indicated by arrows in the drawing. Next, as illustrated in FIG. 11B, an insulating film is formed on the surface of the substrate 103 including the inner wall of the trench 103 a, and a portion in the trench 103 a is used as the gate insulating film 105. Thereafter, a buried gate electrode 107 is formed in the trench 103 a covered with the gate insulating film 105. After the above, as shown in FIG. 10, impurities having a conductivity type opposite to that of the substrate 103 are introduced into the surface layer of the substrate 103 and the gate electrode 107 to form S / D layers 109a and 109b. Ensure conductivity. At this time, the ion implantation energy is set so that the S / D layers 109a and 109b are shallower than the depth H of the groove 103a.
[0006]
[Problems to be solved by the invention]
However, in the above-described trench gate type semiconductor device and its manufacturing method, a variation of about 10% occurs in the depth of the groove formed in the substrate due to a problem in the manufacturing process. The channel length L formed along the wall surface of the groove varies depending on the variation in the depth of the groove. Such variations in the channel length L cause variations in the threshold voltage of the semiconductor device, destabilize the operation of the semiconductor device, and reduce the yield.
[0007]
SUMMARY OF THE INVENTION An object of the present invention is to provide a trench gate type semiconductor device and a method for manufacturing the same that can suppress variation in threshold voltage that varies depending on variation in trench depth.
[0008]
[Means for Solving the Problems]
In order to achieve such an object, a semiconductor device according to the present invention includes a gate insulating film that covers an inner wall of a groove formed in a surface layer of a substrate, and a buried gate provided in the groove covered with the gate insulating film. Threshold adjustment provided at the bottom of the groove with a space between the electrode and the source / drain diffusion layer shallower than the groove provided on the surface layer of the substrate on both sides of the groove, and further between the source / drain diffusion layer It is characterized by having a high concentration layer for the substrate.
[0009]
In the semiconductor device having such a configuration, since the source / drain diffusion layer is shallower than the trench in which the buried gate electrode is provided, the distance between the source / drain diffusion layers is larger than the line width of the buried gate electrode. That is, the effective channel length becomes long. In particular, since the substrate high concentration layer for adjusting the threshold value is provided on the bottom surface of the groove with a gap between the source / drain diffusion layers, the depletion layer from the drain diffusion layer is formed along the side wall of the groove. The depletion layer does not affect the source diffusion layer region because of the trench structure, and the short channel effect due to miniaturization can be effectively suppressed. In addition, since the relatively low-concentration diffusion layer region on the side surface of the groove exists between the drain diffusion layer and the substrate high-concentration layer at the bottom of the groove, both do not touch each other directly, resulting in high junction breakdown voltage and low leakage current. It is effective for high-voltage devices of miniaturized MOSs and DRAM cell transistors. Further, since the impurity concentration of the side surface portion of the groove is lower than that of the substrate high concentration layer 11, the threshold value of the transistor is partially lower (than the partial threshold value of the substrate high concentration layer 11). Therefore, even if the groove depth varies, the threshold value of the transistor having the buried gate structure is determined by the substrate high concentration layer 11 (the region having a low threshold value is not affected), so that the threshold value variation of the transistor can be reduced.
[0010]
The present invention is also a method for manufacturing such a semiconductor device. In the step of forming a substrate high concentration layer for adjusting a threshold value along an inner wall of a groove provided on the surface side of the substrate, the substrate is formed at the bottom of the groove. In the step of performing ion implantation for forming a high concentration layer and then forming the source / drain diffusion layer, the source / drain diffusion layer is formed so as not to reach the depth of the substrate high concentration layer. Therefore, ion implantation is performed.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following embodiments, the case where the present invention is applied to an n-channel MOS transistor will be described. However, the present invention can also be applied to a p-channel MOS transistor. In this case, the p-type and the n-type are reversed. It will be replaced.
[0012]
(First embodiment)
<Semiconductor device>
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device of the first embodiment. In the semiconductor device 1 shown in this figure, a groove 3a is formed in a surface layer of a substrate 3 made of, for example, p-type single crystal silicon. The inner wall of the groove 3a is covered with, for example, a gate insulating film 5 made of silicon oxide or other insulating material, and a buried gate made of a silicon-based material or metal is placed in the groove 3a covered with the gate insulating film 5. An electrode 7 is provided.
[0013]
Further, n-type source / drain diffusion layers (S / D layers) 9 a and 9 b are provided on the surface layer of the substrate 3 on both sides of the groove 3 a so as to be adjacent to the gate insulating film 5. These S / D layers 9a and 9b are formed shallower than the groove 3a.
[0014]
In particular, at the bottom of the groove 3a between the S / D layers 9a and 9b, a substrate high-concentration layer 11 into which a p-type impurity for adjusting a threshold is introduced at a high concentration is provided adjacent to the gate insulating film 5. It has been. That is, the substrate high concentration layer 11 is provided in a state where it does not contact the source / drain diffusion layers 9a, 9b.
[0015]
A p-type impurity is introduced into the substrate 3 at a lower concentration than the substrate high concentration layer 11 at a position along the groove 3a between the substrate high concentration layer 11 and the source / drain diffusion layers 9a and 9b. A region (low concentration region, not shown) may be provided. The low concentration region has the same or higher p-type impurity concentration than the substrate 3. Further, the p-type impurity concentration in this low concentration region is determined by the line width Lg of the buried gate electrode 7 defined by the design rules of each generation, and the distance between the bottom of the S / D layers 9a and 9b and the bottom of the trench 3a. Each time, the optimum range is set.
[0016]
<Method for Manufacturing Semiconductor Device>
Next, an embodiment of a method of manufacturing a semiconductor device having the configuration described with reference to FIG. 1 will be described in detail based on the sectional process diagram of FIG.
[0017]
First, as shown in FIG. 2A, a groove 3a having a predetermined depth H is formed in the surface layer of the substrate 3 made of p-type silicon. Thereafter, ion implantation is performed on the surface of the substrate 3 from a substantially vertical direction as indicated by an arrow in the drawing, thereby introducing p-type impurities for forming the substrate high concentration layer 11 on the bottom surface of the groove 3a. .
[0018]
In the ion implantation for forming the substrate high concentration layer 11, ion implantation is performed from a direction substantially perpendicular to the surface of the substrate 3. In this case, the angle of ion implantation is as follows. Ion implantation is performed from a substantially vertical direction in a range of 0 ° to 20 °, preferably in a range of 0 ° to 15 ° with respect to the normal line of the surface. Note that the angle of ion implantation at this time is determined by the line width Lg of the buried gate electrode 7 shown in FIG. 1, the distance between the bottom of the S / D layers 9a and 9b and the bottom of the trench 3a, etc. The optimal range is set for each rule.
[0019]
As described above, after ion implantation for forming the substrate high concentration layer 11 at the bottom of the groove 3a, as shown in FIG. 2 (2), the surface of the substrate 3 including the inner wall of the groove 3a, for example, A gate insulating film 5 made of silicon oxide is formed by thermal oxidation.
[0020]
Thereafter, as shown in FIG. 2 (3), a gate material is embedded in the trench 3 a covered with the gate insulating film 5 to form an embedded gate electrode 7. The buried gate electrode 7 is formed, for example, by forming a polysilicon film on the substrate 3 and leaving the polysilicon film only in the trench 3a by etching back or CMP (Chemical Mechanical Polishing). can get.
[0021]
Thereafter, as shown in FIG. 1, impurities are introduced into the surface layer of the substrate 3 and the buried gate electrode 7 to form the S / D layers 9a and 9b in the surface layer of the substrate 3, and the buried gate. The conductivity of the electrode 7 is ensured. At this time, for example, introduction of an n-type impurity by ion implantation and activation of the impurity by heat treatment are performed. In the subsequent steps, although not shown here, the gate insulating film 5 on the S / D layers 9a and 9b is removed, and the surface layers of the S / D layers 9a and 9b are reduced in resistance by silicidation. Also good.
[0022]
Thereby, the semiconductor device 1 having the configuration described with reference to FIG. 1 is obtained.
[0023]
In the semiconductor device 1 formed in this way, the S / D layers 9a and 9b are shallower than the depth H of the groove 3a in which the embedded gate electrode 7 is provided. The distance between the S / D layer 9a and the S / D layer 9b along the inner wall of the groove 3a, that is, the channel length becomes longer than the width Lg. In particular, since the substrate high concentration layer 11 for adjusting the threshold value is provided on the bottom surface of the groove 3a with a space between the S / D layers 9a and 9b, the depletion extends from the S / D layers 9a and 9b. The layer extends in the direction of the bottom surface of the groove 3a along the side wall of the groove 3a. Therefore, the effective channel length (hereinafter referred to as effective channel length) La is approximately the length of the substrate high-concentration layer 11 for threshold adjustment, and is smaller than the above-described channel length. Therefore, even when the depth H of the trench 3a varies, the effective gate length La can be kept constant to the length of the substrate high-concentration layer 11 regardless of this variation.
[0024]
As a result, as shown in the graph showing the relationship between the groove depth H and the threshold value Vth in FIG. 3, the semiconductor device 1 according to the first embodiment has a high threshold adjustment level between the conventional source layer and drain layer. Compared to the semiconductor device provided with the concentration region, the variation in the threshold value Vth with respect to the variation in the depth H of the groove 3a can be suppressed to be small. Therefore, the variation of the threshold value Vth with respect to the process margin in the depth direction of the groove formation is reduced, so that the operation characteristics of the groove gate type semiconductor device can be stabilized and the yield can be improved.
[0025]
In the first embodiment described above, a region in which p-type impurities are introduced at a sufficiently lower concentration than the substrate high concentration layer 11 between the substrate high concentration layer 11 and the S / D layers 9a and 9b. (Low concentration region) may be provided. By providing such a low concentration region, the depletion layer extending from the S / D layers 9a and 9b along the sidewall of the groove 3a alleviates the electric field applied between the drain diffusion layer and the substrate, and has a high breakdown voltage and low leakage. The device can be realized. In addition, since the partial threshold value of this low concentration region is lower than the threshold value at the bottom of the groove 3a, even if manufacturing variations in the depth direction of the groove 3a occur, the influence on the threshold value of the entire trench transistor is small. Result threshold variation can be reduced.
[0026]
Such an effect is obtained for each design rule defined by the line width Lg of the buried gate electrode 7 and the distance between the bottom of the S / D layers 9a and 9b and the bottom of the trench 3a as described above. This is obtained in the p-type impurity concentration range of the low concentration region to be set. The p-type impurity concentration is determined by the ion implantation angle at the time of ion implantation from a direction substantially perpendicular to the surface of the substrate 3 for forming the substrate high concentration layer 11 described with reference to FIG. .
[0027]
FIG. 4 shows simulation results of the threshold value Vth with respect to the groove depth H at each ion implantation angle. Here, when the groove depth H is 0.20 μm, a device characteristic such that the threshold Vth is 0.60 V is set as a target value, and the threshold Vth change when the groove depth H is changed is simulated. Went.
[0028]
From this simulation result, in the design rule described above, when the ion implantation angle for forming the substrate high concentration layer (11) is set to about 14 °, the variation in Vth due to the variation in the groove depth H is suppressed. It can be seen that a low concentration region having the highest p-type impurity concentration is formed. In the case of this example, the range of variation of the groove depth H is 0.20 ± 0.05 μm. In this range, the variation width of Vth of a conventional semiconductor device with an ion implantation angle of 30 ° is 0.495 to 0.655 V, whereas a semiconductor in which a low concentration region is not provided with an ion implantation angle of 0 °. Even in the case of the apparatus, it was confirmed that the fluctuation range is 0.530 to 0.630 V, and the threshold variation width is 0.060 V.
[0029]
FIG. 5 shows a simulation result of the current drive capability Ids with respect to the groove depth H under the same design rule as FIG. From this result, the current driving capability Ids of the conventional semiconductor device in which the substrate high concentration layer is provided across the S / D layer by setting the ion implantation angle for forming the substrate high concentration layer to 30 °. It was confirmed that the current drive capability Ids of the semiconductor device of this embodiment with an ion implantation angle of 0 ° or 7 ° was improved and the variation width was small. As described above, in the semiconductor device of this embodiment, the effective channel length La is shorter than the distance (channel length) between the S / D layer 9a and the S / D layer 9b along the inner wall of the groove 3a. It is to become.
[0030]
Since the current drive capability Ids can be increased in this way, a circuit operation margin of the semiconductor device can be secured, and the gate structure can be reduced to further miniaturize the element structure.
[0031]
(Second Embodiment)
<Semiconductor device>
FIG. 6 is a cross-sectional view showing the configuration of the semiconductor device of the second embodiment. The difference between the semiconductor device 1 ′ shown in this figure and the semiconductor device 1 described with reference to FIG. 1 is the length of the substrate high-concentration layer, and the other configurations are the same.
[0032]
That is, the substrate high concentration layer 11 ′ of the semiconductor device 1 ′ has a length smaller than the line width Lg of the buried gate electrode 7 at the center in the line width direction of the buried gate electrode 7 in the semiconductor device 1 ′. It is arranged. However, at a position along the groove 3a between the substrate high concentration layer 11 ′ and the S / D diffusion layers 9a and 9b, the concentration is sufficiently lower than that of the substrate high concentration layer 11 ′, as in the first embodiment. A low concentration region (not shown) into which p-type impurities are introduced is provided.
[0033]
<Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing the semiconductor device 1 ′ having such a configuration will be described. First, as shown in FIG. 7A, after a groove 3a is formed in the surface layer of the substrate 3 made of p-type silicon, a well-known material such as SiO2 or Si3N4 is formed on the side wall of the groove 3a. The sidewalls 21 are formed by deposition by CVD (Chemical Vapor Deposition) and etch back of this material. Next, using this sidewall 21 as a mask, ion implantation is performed on the surface of the substrate 3 from a substantially vertical direction indicated by an arrow in the figure, thereby forming a substrate high concentration layer 11 ′ on the bottom surface of the groove 3a. P-type impurities are introduced.
[0034]
Thereafter, the sidewall 21 is selectively removed. In addition, after removing the sidewall 21, ion implantation for forming a low concentration region set to the same p-type impurity concentration as in the first embodiment is performed along the inner wall of the groove 3a as necessary. May be.
[0035]
As described above, after ion implantation for forming the substrate high concentration layer 11 ′ at the bottom of the groove 3a, as shown in FIG. 7B, on the surface of the substrate 3 including the inner wall of the groove 3a, For example, the gate insulating film 5 made of silicon oxide is formed by thermal oxidation, and a gate material is embedded in the groove 3 a covered with the gate insulating film 5 to form the embedded gate electrode 7. These steps are performed in the same manner as in the first embodiment.
[0036]
Thereafter, as shown in FIG. 6, as in the first embodiment, n-type impurities are introduced into the surface layer of the substrate 3 and the buried gate electrode 7, and the S / D layers 9 a and 9 b are introduced into the surface layer of the substrate 3. And the conductivity of the buried gate electrode 7 is ensured.
[0037]
Thereby, the semiconductor device 1 ′ having the configuration described with reference to FIG. 6 is obtained.
[0038]
The semiconductor device 1 ′ thus obtained is provided with a substrate high-concentration layer 11 ′ for adjusting a threshold value on the bottom surface of the groove 3 a with a space between the S / D layers 9 a and 9 b. Furthermore, by providing the substrate high concentration layer 11 ′ at the center of the bottom of the groove 3a, the effective gate length can be further reduced as compared with the first embodiment, and the current drive capability Ids can be increased. Even in this case, the depletion layer extending from the drain region does not affect the source side because of the groove type structure, the short channel effect can be suppressed, and the process is caused by the process variation in the groove depth H direction. The threshold fluctuation can be similarly reduced. For this reason, the execution channel length La can be further stabilized as compared with the first embodiment.
[0039]
(Third embodiment)
Here, another example of the manufacturing method of the semiconductor device 1 ′ having the configuration described with reference to FIG. 6 in the second embodiment will be described as a third embodiment.
[0040]
<Method for Manufacturing Semiconductor Device>
First, as shown in FIG. 8A, after a groove 3a is formed in the surface layer of the substrate 3 made of p-type silicon, a first ion implantation is performed on the bottom surface of the groove 3a, thereby forming the groove 3a. A p-type impurity region 23 for forming a substrate high-concentration layer (11 ′) is introduced into the bottom surface of the substrate.
[0041]
In the first ion implantation, a p-type impurity region 23 for forming the substrate high concentration layer (11 ′) may be formed on the bottom surface of the groove 3a. For this reason, as indicated by the arrows, the ion implantation may be performed by implanting ions from an oblique direction with respect to the surface of the substrate 3, or the ion implantation from a direction substantially perpendicular to the surface of the substrate 3. Also good. However, when oblique ion implantation is performed, the implantation angle is set so that ion implantation is reliably performed on the central portion of the bottom surface of the groove 3a.
[0042]
Next, as shown in FIG. 8 (2), the second high-concentration layer 11 ′ from the oblique direction is formed so that the substrate high-concentration layer 11 ′ leaving the p-type impurity region 23 only at the center of the bottom surface of the groove 3a is formed. An n-type impurity (with a conductivity type opposite to that of the substrate 3) is introduced by ion implantation. At this time, as indicated by an arrow, the implantation angle of the second ion implantation may be set so that the n-type impurity is not implanted into the central portion of the bottom surface of the trench 3a behind the trench 3a. is important. The length of the substrate high concentration layer 11 ′ is determined by this implantation angle. At this time, the n-type impurity implantation angle θ is in the range of θ1 ≦ θ ≦ θ2 shown in FIG. Θ1 and θ2 are θ1 = tan ⁻¹ (Lg + La / 2H) and θ2 = tan ⁻¹ (Lg / H) using the execution channel length La, the groove depth H, and the line width Lg of the buried gate electrode, respectively. ).
[0043]
In this second ion implantation, a substrate high concentration layer similar to that of the first embodiment is provided at a position along the groove 3a between the substrate high concentration layer 11 ′ and the S / D diffusion layers 9a and 9b. The implantation concentration may be such that a low concentration region (not shown) into which p-type impurities having a concentration sufficiently lower than 11 ′ are introduced is provided.
[0044]
As described above, after performing the second ion implantation for forming the substrate high concentration layer 11 ′ at the bottom of the groove 3 a, the subsequent steps described with reference to FIG. 7B in the first method are performed. The semiconductor device 1 ′ shown in FIG. 6 is obtained in the same manner as in the first method.
[0045]
In such a manufacturing method, the length of the substrate high concentration layer 11 ′ can be arbitrarily set according to the ion implantation angle in the second ion implantation described in FIG. Therefore, compared with the manufacturing method of the second embodiment, the length of the substrate high concentration layer 11 ′, that is, the execution channel length La that is the same length as the substrate high concentration layer 11 ′ is defined by the width of the sidewall. In addition, the design freedom of the execution channel length La can be widened, and the side wall forming step can be omitted, so that the manufacturing process can be realized at low cost.
[0046]
In the trench gate type semiconductor device of the present invention shown in the first to third embodiments described above, the interval is maintained by a low concentration region between the S / D layer and the substrate high concentration layer for threshold adjustment. Therefore, the electric field between them is relaxed. Therefore, when this semiconductor device is used as a cell transistor of a DRAM, in addition to the effects described above, it is possible to obtain an effect that good charge retention characteristics can be obtained. Further, the semiconductor device of the present invention is not limited to application to a cell transistor of a DRAM, and can be similarly used as a transistor for high voltage driving, for example.
[0047]
【The invention's effect】
As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the substrate high concentration layer for adjusting the threshold value is provided on the bottom surface of the groove with a space between the source / drain diffusion layers. The effective channel length in the gate type semiconductor device can be made constant to the length of the substrate high concentration layer for threshold adjustment. Therefore, a trench gate type semiconductor device that can maintain an effective gate length as long as the high-concentration layer of the substrate regardless of variations in the depth of the trench and can suppress variations in the threshold value. It becomes possible to obtain. As a result, in the trench gate type semiconductor device and its manufacture, the variation in threshold value Vth is small with respect to the process margin for trench formation, the operating characteristics are stabilized, and the yield can be improved. In addition, since there is a relatively low concentration substrate region between the source / drain diffusion layer and the substrate high concentration region, an element with high breakdown voltage and low leakage current can be realized. Therefore, it can be applied to a high voltage element and a DRAM cell transistor.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a cross-sectional process diagram illustrating the method of manufacturing the semiconductor device according to the first embodiment.
FIG. 3 is a graph showing a relationship between a groove depth H of a semiconductor device and a threshold value Vth.
FIG. 4 is a graph showing a relationship between a groove depth H and a threshold value Vth for each ion implantation angle.
FIG. 5 is a graph showing the relationship between the groove depth H of the semiconductor device and the current drive capability Ids.
FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to a second embodiment.
7 is a cross-sectional process diagram illustrating a method of manufacturing a semiconductor device according to a second embodiment; FIG.
FIG. 8 is a cross-sectional process diagram illustrating a method for manufacturing a semiconductor device of a third embodiment.
FIG. 9 is a diagram for explaining an implantation angle of n-type impurities in the third embodiment.
FIG. 10 is a cross-sectional view showing a configuration of a conventional trench gate type semiconductor device.
FIG. 11 is a cross-sectional process diagram illustrating a manufacturing process of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1,1 '... Semiconductor device, 3 ... Substrate, 3a ... Groove, 5 ... Gate insulating film, 7 ... Embedded gate electrode, 9a, 9b ... S / D layer (source / drain diffused layer), 11, 11' ... Substrate high concentration layer

Claims

A gate insulating film covering the inner wall of the groove formed in the surface layer of the substrate;
A buried gate electrode provided in a trench covered with the gate insulating film;
A source / drain diffusion layer shallower than the groove provided in a surface layer of the substrate on both sides of the groove;
A threshold-adjusting substrate high-concentration layer provided at the bottom of the groove in a state where a gap is provided between the source / drain diffusion layers ,
A low concentration region having the same conductivity type as the substrate high concentration layer and having an impurity concentration lower than that of the substrate high concentration layer and higher than that of the substrate is provided between the source / drain diffusion layer and the substrate high concentration layer. A semiconductor device characterized by the above.

The semiconductor device according to claim 1,
The substrate high concentration layer is provided at the center of the bottom of the groove.

A substrate high-concentration layer for threshold adjustment is formed along the inner wall of the groove provided on the front surface side of the substrate, and after covering the inner wall of the groove with a gate insulating film, a buried gate electrode is formed in the groove, Next, in a method of manufacturing a semiconductor device in which a source / drain diffusion layer is formed on the surface layer of the substrate on both sides of the groove,
In the step of forming the substrate high-concentration layer, first ion implantation for forming the substrate high-concentration layer is performed at the bottom of the groove, and the substrate high-concentration is performed from an angle at which the central portion of the bottom of the groove is shaded. By performing the second ion implantation for introducing a reverse conductivity type impurity to the layer, the substrate high-concentration layer is left only at the center of the bottom of the groove, and the substrate high-concentration layer along the inner wall of the groove is left. A method for manufacturing a semiconductor device, characterized in that low concentration regions having the same conductivity type as that of the substrate high concentration layer and having an impurity concentration lower than that of the substrate high concentration layer and higher than that of the substrate are formed on both sides .