JP4025490B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、ペリフェラル形の半導体装置の外観検査の時間短縮化および不良品救済に適用して有効な技術に関する。
【0002】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【0003】
小形化が図られた半導体装置の一例として、QFN(Quad Flat Non-leaded Package) とよばれる半導体パッケージが開発されている。
【0004】
QFNは、半導体チップがモールドによって樹脂封止された樹脂封止形のものであり、モールドによって形成された封止部の裏面(実装側の面)の周縁部に外部端子となる複数のリードが配置されており、したがって、表面実装形の半導体装置であるとともに、ペリフェラル形の半導体装置と呼ばれている。
【0005】
なお、小形のペリフェラル形の半導体装置については、例えば、特開平10−189830号公報にその構造と製造方法とが記載されている。
【0006】
【発明が解決しようとする課題】
ところが、前記した技術のペリフェラル形の半導体装置において、封止部の表裏面の外観検査は、作業者が目視によって行っており、したがって、検査に手間がかかることが問題となる。
【0007】
また、ペリフェラル形の半導体装置の外観検査におけるリード長さやリード幅の測定についても、作業者が実際の良品サンプルや不良品限界サンプルなどを用いて目視比較によって測定を行っている。
【0008】
したがって、作業者によって測定にばらつきが発生し、測定精度が低下することが問題となる。
【0009】
また、ペリフェラル形以外の半導体装置の外観検査装置には、良品・不良品を選別する機能を備えているものはあるが、不良品を救済する機能を備えているものはない。
【0010】
本発明の目的は、外観検査の時間短縮化および不良品の救済を実現する半導体装置の製造方法を提供することにある。
【0011】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0013】
本発明の半導体装置の製造方法は、(a)半導体チップと、前記半導体チップを搭載するタブと、前記半導体チップを封止する封止部と、前記タブの周囲に配置され、前記封止部の実装面から露出する複数のリードとを有する半導体装置を準備する工程、(b)前記半導体装置を収納することが可能な収納部と、前記収納部の底部に形成された複数の穴とを有する治具を準備する工程、(c)前記半導体装置の複数のリードが前記治具の複数の穴とそれぞれ平面的に重なるように、前記半導体装置を前記治具の収納部に収納する工程、(d)前記半導体装置を前記治具の収納部に収納した状態で、前記半導体装置の封止部の実装面と反対側の表面をカメラにより外観検査し、前記治具の周囲に設けられた異物除去手段により前記治具の穴を介して前記半導体装置のリードに付着した異物を吸引する工程、とを含むものである。
【0015】
本発明によれば、同一の外観検査装置によって半導体装置の良品・不良品の選別とともに不良品の救済を行うことができ、その結果、外観検査工程の中で、良品・不良品の選別と不良品の救済とを効率良く行うことができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0018】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0019】
図1は本発明の実施の形態の半導体装置の製造方法で用いられる外観検査装置の構造の一例を示す構成ブロック図、図2は図1に示す外観検査装置によって外観検査される半導体装置の一例であるQFNの構造を示す図であり、(a)は平面図、(b)は側面図、(c)は底面図である。図3は図2に示す半導体装置の断面の構造を示す拡大断面図、図4は図2に示すQFNの外観検査を行う際の図1に示す外観検査装置の動作手順の一例を示す動作フロー図、図5は図1に示す外観検査装置によるQFNの表面検査時の裏面異物除去方法の一例を示す概念図、図6は図1に示す外観検査装置によるQFNの裏面検査時の検査状態の一例を示す概念図、図7は図1に示す外観検査装置によってQFNの裏面検査を行う際のリードの測定箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は(a)のA部を拡大して示す拡大部分底面図、図8は図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は拡大部分側面図、(c)は拡大部分底面図、図9は図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は(a)のB部を拡大して示す拡大部分底面図、図10は図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す拡大部分底面図である。
【0020】
図1に示す本実施の形態の半導体装置の製造方法で用いられる外観検査装置は、図2に示す小形のペリフェラル形の半導体装置の一例であるQFN7の外観を検査するとともに、その封止部3の裏面(実装側の面)3bの異物除去を行うものである。
【0021】
図1に示す外観検査装置15の構成について説明すると、QFN7が収納された複数のトレイを載置するトレイローダ8と、前記トレイに収納されたQFN7を表面検査部10に供給するとともに、空になった前記トレイを収納する空トレイストッカ9と、QFN7の封止部3の表面(裏面3bと反対側の面)3aを外観検査するとともに、裏面3bに付着した図9に示す異物16(例えば、レジン屑やめっき屑)を除去する表面検査部10と、封止部3の裏面3bを外観検査する裏面検査部11と、表面検査および裏面検査によって良品と判定(選別)されたQFN7をトレイに収納して載置する良品アンローダ12と、表面検査および裏面検査によって不良品と判定(選別)されたQFN7をトレイに収納して載置する不良品アンローダ13と、良品アンローダ12および不良品アンローダ13に空のトレイを供給する空トレイストッカ14とからなる。
【0022】
本実施の形態の外観検査装置15では、図1に示す表面検査部10で、図2に示すQFN7の封止部3の表面3aの検査と、封止部3の裏面3bの異物除去とを行う。その際、表面検査部10で表面検査と裏面3bの異物除去とを同時に行ってもよいし、両者をタイミングをずらして行っても良い。
【0023】
つまり、表面検査部10において、封止部3の表面検査を行いながら裏面3bの異物除去を行ってもよいし、あるいは、いずれか一方を先に行って、他方をその後に行ってもよいが、外観検査の時間短縮化を図るためには、表面検査を行いながら、同時に裏面3bの異物除去を行うことが好ましい。
【0024】
なお、表面検査部10におけるQFN7の表面3aの外観検査は、封止部3の表面3aに付された製品情報に関する図2(a)に示すマーク17の認識と確認である。
【0025】
すなわち、表面検査では、図5に示すように、専用治具19のポケット19aなどに収納されたQFN7の封止部3の表面3aをカメラ18によって撮像し、これにより、取り込んだ像を画像処理して表面3aに付されたマーク17を認識して、この認識したマーク17が、予め登録されたものと一致しているか否かを判定(確認)する。
【0026】
さらに、表面検査部10においては、これと同時に、QFN7の封止部3の裏面3bを異物除去手段である集塵機20によって吸引して裏面3bに付着した図9に示す異物16を除去する。
【0027】
一方、裏面検査では、図6に示すように、QFN7の封止部3の表面3aをコレット21などによって吸着保持し、この状態で封止部3の裏面3bをカメラ23によってミラー22に反射させて撮像し、取り込んだ像を画像処理する。
【0028】
さらに、前記画像処理に基づいて、封止部3の裏面3bにおけるリード長さおよびリード幅の測定とそれらの合否判定、さらに、リード欠損、リード表面異物およびリード間異物の有無の判定などを行ってQFN7の良品・不良品を判定する。
【0029】
なお、リード長さおよびリード幅の測定とその合否判定については、図7(a)に示すように、有効リード長さ(LA)と有効リード幅(LB)とを画像処理によって検出し、これらが許容範囲内であれば、合格判定となる。例えば、図7(a),(b)に示すように、リード(外部端子)1の被実装面1bの一部にレジンフラッシュバリ24が形成されている場合に、LAがLA±0.1の範囲を超えると不合格となる。
【0030】
また、リード欠損については、図8(a),(b),(c)に示すように、封止部3の裏面3bや側面3cにおいて、リード1あるいはタブ吊りリード1cが欠損している場合に不合格となる。
【0031】
さらに、リード表面異物の有無については、図9(a),(b)に示すように、有効リード面積(LA×LB)に対する異物16の面積を算出し、例えば、前記有効リードの面積の5%以上の異物16が存在する場合に不合格となる。
【0032】
また、リード間異物の有無については、図10に示すように、異物16の長さをmとし、リード間長さをMとすると、例えば、m≧M/2の場合に不合格となる。
【0033】
次に、本実施の形態の半導体装置の製造方法において図1に示す外観検査装置15によって外観検査される図2および図3に示すQFN7の構造について説明する。
【0034】
図2、図3に示すQFN7(半導体装置)は、樹脂モールドによって形成された封止部3の裏面3bの周縁部に、実装基板などの基板端子と接続する複数のリード1の被実装面1bが露出して配置されたペリフェラル形で、小形、かつ樹脂封止形の面実装タイプのものである。
【0035】
QFN7の詳細構成は、図3に示す主面2bに半導体集積回路が形成された半導体チップ2を支持するタブ1aと、タブ1aの周囲に配置され、かつタブ1aの周囲から外部に向かって延在する複数のリード1と、半導体チップ2の表面電極2aとこれに対応するリード1とを接続するボンディング用のワイヤ4と、半導体チップ2、ワイヤ4およびリード1の一部を樹脂封止して形成された封止部3と、タブ1aを支持するとともに、封止部3の裏面3bの4つの角部に露出して配置されたタブ吊りリード1cとからなる。
【0036】
なお、QFN7は、図3に示すように、各リード1の配置箇所よりタブ1aの配置箇所を高くする構造(これをタブ上げともいう)のものであり、したがって、タブ1aの裏面1d側にも封止部3が形成されたタブ埋め込み構造のものである。
【0037】
さらに、QFN7における各リード1は、インナリードの機能とアウタリードの機能との両者を兼ね備えている。すなわち、リード1のうち封止部3内に埋め込まれた領域は、ワイヤ4と接続するインナリード領域であり、一方、封止部3の裏面3bにおいてこの封止部3から露出した被実装面1bを備える領域は、アウタリード領域である。
【0038】
また、QFN7では、半導体チップ2は、タブ1aのチップ支持面1e上にペ付け材5を介して固定されている。
【0039】
ここで、タブ1a、タブ吊りリード1cおよび各リード1は、例えば、Cu、FeまたはFe−Niなどの薄板材によって形成され、その厚さは、例えば、0.1〜0.2mm程度である。
【0040】
また、各リード1の被実装面1bには、半田めっきなどによるめっき層6が形成されている。
【0041】
さらに、QFN7で用いられるボンディング用のワイヤ4は、例えば、金線である。
【0042】
また、封止部3は、モールド方法による樹脂封止によって形成され、その際用いられる封止用樹脂(モールドレジン)は、例えば、熱硬化性のエポキシ樹脂などである。
【0043】
次に、本実施の形態のQFN7の製造方法を、その外観検査方法を含めて説明する。
【0044】
まず、主面2bに半導体集積回路が形成された半導体チップ2を準備し、その後、リードフレームのタブ1aと半導体チップ2の裏面2cとを接合する。
【0045】
すなわち、図3に示すように、タブ1aにペ付け材5を塗布し、主面2bを上方に向けて半導体チップ2を固定するチップマウント(ダイボンディングまたはペレットボンディングともいう)を行う。
【0046】
その後、半導体チップ2の表面電極2aとこれに対応する各リード1とを金線であるボンディング用のワイヤ4を用いてワイヤボンディングし、これにより、半導体チップ2の表面電極2aと各リード1とをワイヤ4によって接続する。
【0047】
その後、モールドによる半導体チップ2の樹脂封止を行う。
【0048】
ここでは、半導体チップ2およびその周辺部をモールドによって樹脂封止する。その際、各リード1の被実装面1bが、封止部3の裏面3bの周縁部に露出するように樹脂モールドを行って封止部3を形成する。
【0049】
その後、封止部3の裏面3bに露出した各リード1の被実装面1bに半田などのめっき層6を形成する。
【0050】
続いて、各リード1およびタブ吊りリード1cをリードフレームの枠部から切断によって切り離す。
【0051】
すなわち、リードフレームの枠部から封止部3が形成された各リード1およびタブ吊りリード1cを切断(ピンチカット)分離して図2(a),(b),(c)に示す形状とする。
【0052】
その後、図1に示す外観検査装置15を用いたQFN7の外観検査を行う。
【0053】
外観検査工程では、まず、図4のステップS1に示すQFN供給を行う。
【0054】
すなわち、トレイローダ8からQFN7を供給し、その後、空トレイを空トレイストッカ9に収納する(ステップS2)とともに、QFN7を専用治具19に移載して表面検査部10で、QFN7の封止部3の表面検査すなわちマーク17の読み取りと確認、および裏面3bの異物除去を行う(ステップS3)。
【0055】
表面検査部10では、図5に示すように、専用治具19のポケット19aなどに収納されたQFN7の封止部3の表面3aをカメラ18によって撮像し、これにより、取り込んだ像を画像処理して表面3aに付された図2(a)に示すマーク17を認識し、この認識したマーク17が、予め登録されたものと一致しているか否かを判定する。
【0056】
本実施の形態では、外観検査装置15によってQFN7の表面3aを外観検査しながら、同時に外観検査装置15によってQFN7の裏面3bに付着した異物16を除去する。
【0057】
ここでは、表面検査部10において、図5に示すように、QFN7の封止部3の裏面3bを集塵機20によって吸引して裏面3bに付着した図9に示す異物16を除去する。
【0058】
その後、QFN7を裏面検査部11に移載し、封止部3の裏面検査を行う(ステップS4)。
【0059】
ここでは、封止部3の裏面3bと側面3cとリード1とタブ吊りリード1cとを外観検査する。
【0060】
その際、裏面検査では、図6に示すように、QFN7の封止部3の表面3aをコレット21などによって吸着保持し、この状態で封止部3の裏面3bまたは側面3cをカメラ23によって撮像し、取り込んだ像を画像処理する。
【0061】
さらに、前記画像処理に基づいて、封止部3の裏面3bにおけるリード長さおよびリード幅の測定とその判定、さらに、リード欠損、リード表面異物およびリード間異物の有無の判定などを行ってQFN7の良品・不良品を判定する。
【0062】
まず、リード長さおよびリード幅の測定とその合否判定では、図7(a)に示すように、有効リード長さ(LA)と有効リード幅(LB)とを画像処理によって検出し、これらが許容範囲内であれば、合格判定とする。例えば、図7(a),(b)に示すように、リード(外部端子)1の被実装面1bの一部にレジンフラッシュバリ24が形成されている場合に、LAがLA±0.1の範囲を超えると不合格となり、範囲内の場合を合格とする。
【0063】
また、リード欠損については、図8(a),(b),(c)に示すように、封止部3の裏面3bや側面3cにおいて、リード1あるいはタブ吊りリード1cが欠損している場合を不合格とし、欠損していない場合を合格とする。
【0064】
さらに、リード表面異物の有無については、図9(a),(b)に示すように、有効リード面積(LA×LB)に対する異物16の面積を算出し、例えば、前記有効リードの面積の5%以上の異物16が存在する場合を不合格とし、それ以外を合格とする。
【0065】
また、リード間異物の有無については、図10に示すように、異物16の長さをmとし、かつリード間長さをMとすると、例えば、m≧M/2となる場合を不合格とし、それ以外を合格とする。
【0066】
これによって、QFN7の外観検査を終了する。
【0067】
その後、空トレイストッカ14から良品アンローダ12および不良品アンローダ13に対してそれぞれに空のトレイを供給する空トレイ供給を行う(ステップS5)。
【0068】
続いて、外観検査によって良品と判定されたQFN7を良品アンローダ12において空トレイに収納し、一方、不良品と判定されたQFN7を不良品アンローダ13において空トレイに収納するQFN収納を行う(ステップS6)。
【0069】
なお、不良品アンローダ13に収納されたQFN7については、再度外観検査を行って、所望の処理を施す。
【0070】
本実施の形態の半導体装置(QFN7)の製造方法によれば、以下のような作用効果が得られる。
【0071】
すなわち、同一の外観検査装置15によってQFN7の外観検査と、QFN7の封止部3の裏面3bの異物除去とを行うことにより、同一の外観検査装置15によってQFN7の良品・不良品の選別とともに不良品の救済を行うことができる。
【0072】
その結果、QFN7の外観検査工程の中で、良品・不良品の選別と不良品の救済とを効率良く行うことができる。
【0073】
すなわち、本実施の形態のQFN7の製造方法によれば、同一の外観検査装置15を用いた外観検査の流れの中で、前記外観検査とともに異物付着による不良品を効率良く良品に変えることを実現できる。
【0074】
さらに、同一の外観検査装置15によってQFN7の良品・不良品の選別とともに異物付着による不良品の救済を行うことにより、外観検査と異物除去とを自動で行えるため、QFN7の外観検査工程の時間短縮化を図ることができる。
【0075】
また、外観検査装置15によってQFN7の封止部3の表面3aを外観検査しながら、封止部3の裏面3bに付着した異物16を除去することにより、QFN7の表面検査と同時にレジン屑やめっき屑などの封止部3の裏面3bに付着した異物16を除去することができる。
【0076】
したがって、QFN7の外観検査工程における外観検査と異物除去とを効率良く行うことが可能になるとともに、外観検査工程において同じ場所(本実施の形態では外観検査装置15の表面検査部10のこと)でQFN7の外観検査と異物除去とを行うことができ、その結果、無駄なスペースを使用することなくスペースの有効活用を図ることができる。
【0077】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0078】
例えば、前記実施の形態では、QFN7の封止部3の裏面3bの異物除去方法として異物16を吸引して封止部3から取り除く集塵機20を用いる場合を説明したが、前記異物除去方法としては、図11や図12に示す変形例の異物除去方法を用いてもよい。
【0079】
ここで、図11に示す変形例の異物除去方法は、ガイド部材25によって支持されたQFN7の封止部3の裏面3bを粘着性を有したテープ部材26と接触させて、これにより、封止部3の裏面3bに付着された異物16を除去するものである。その際、テープ部材26は、供給リール27から巻き取りリール28に巻き取り可能な状態としておき、供給リール27と巻き取りリール28との間の箇所で封止部3の表面検査および裏面3bの異物除去を行う。
【0080】
また、図12に示す変形例の異物除去方法は、ガイド部材25によって支持されたQFN7の封止部3の裏面3bを、粘着性を有した粘土材29と接触させることにより、転写方式によって封止部3の裏面3bに付着した異物16を除去するものである。
【0081】
これによっても、同じ場所で封止部3の表面検査および裏面3bの異物除去を行うことができる。
【0082】
その結果、図11および図12に示す変形例の異物除去方法を用いた場合であっても、前記実施の形態と同様の作用効果を得ることができる。
【0083】
また、前記実施の形態では、表面検査部10において封止部3の表面検査と裏面3bの異物除去とを行い、その後、裏面検査部11において封止部3の裏面検査を行う場合について説明したが、表面検査と裏面検査の順序を入れ換えてもよい。
【0084】
すなわち、外観検査装置15において、表面検査部10と裏面検査部11の配置を交換し、QFN7の搬送方向の上流側に裏面検査部11を配置して、その下流側に表面検査部10を配置してもよい。
【0085】
さらに、前記実施の形態では、外観検査装置15において、QFN7の封止部3の裏面3bの異物除去を表面検査部10で行う場合を説明したが、封止部3の裏面3bの異物除去については、外観検査装置15内であれば必ずしも表面検査部10で行わなくても良く、例えば、裏面検査部11などにおいて裏面検査前もしくは裏面検査後に行っても良いし、あるいは表面検査部10や裏面検査部11以外の場所で行っても良い。
【0086】
また、前記実施の形態では、QFN7がタブ埋め込み構造の場合を説明したが、QFN7は、タブ露出構造であってもよい。
【0087】
さらに、前記実施の形態では、半導体装置がペリフェラル形のQFN7の場合について説明したが、前記半導体装置は、封止部の実装側の面に複数の外部端子が配置される構造(外部端子がエリアアレイ配置の構造)のものであれば、ペリフェラル形のQFN7に限定されずに、例えば、BGA(Ball Grid Array)やCSP(Chip Size Package)あるいはLGA(Land Grid Array)などの半導体装置であってもよい。
【0088】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0089】
(1).同一の外観検査装置によって半導体装置の外観検査と、半導体装置の封止部の実装側の面の異物除去とを行うことにより、外観検査工程の中で、良品・不良品の選別と不良品の救済とを効率良く行うことができる。すなわち、同一の外観検査装置を用いた外観検査の流れの中で、外観検査とともに異物付着による不良品を効率良く良品に変えることを実現できる。
【0090】
(2).同一の外観検査装置によって半導体装置の良品・不良品の選別とともに異物付着による不良品の救済を行うことにより、外観検査と異物除去とを自動で行えるため、外観検査工程の時間短縮化を図ることができる。
【0091】
(3).外観検査装置によって半導体装置の封止部の表面を外観検査しながら、封止部の裏面に付着した異物を除去することにより、外観検査工程における外観検査と異物除去とを効率良く行うことが可能になるとともに、外観検査工程において同じ場所で半導体装置の外観検査と異物除去とを行える。その結果、無駄なスペースを使用することなくスペースを有効活用できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置の製造方法で用いられる外観検査装置の構造の一例を示す構成ブロック図である。
【図2】(a),(b),(c) は図1に示す外観検査装置によって外観検査される半導体装置の一例であるQFNの構造を示す図であり、(a)は平面図、(b)は側面図、(c)は底面図である。
【図3】図2に示す半導体装置の断面の構造を示す拡大断面図である。
【図4】図2に示すQFNの外観検査を行う際の図1に示す外観検査装置の動作手順の一例を示す動作フロー図である。
【図5】図1に示す外観検査装置によるQFNの表面検査時の裏面異物除去方法の一例を示す概念図である。
【図6】図1に示す外観検査装置によるQFNの裏面検査時の検査状態の一例を示す概念図である。
【図7】(a),(b) は図1に示す外観検査装置によってQFNの裏面検査を行う際のリードの測定箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は(a)のA部を拡大して示す拡大部分底面図である。
【図8】(a),(b),(c) は図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は拡大部分側面図、(c)は拡大部分底面図である。
【図9】(a),(b) は図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す図であり、(a)は拡大部分底面図、(b)は(a)のB部を拡大して示す拡大部分底面図である。
【図10】図1に示す外観検査装置によってQFNの裏面検査を行う際の検査箇所の一例を示す拡大部分底面図である。
【図11】図5に示すQFNの裏面異物除去方法に対する変形例の裏面異物除去方法を示す概念図である。
【図12】図5に示すQFNの裏面異物除去方法に対する変形例の裏面異物除去方法を示す概念図である。
【符号の説明】
1 リード(外部端子)
1a タブ
1b 被実装面
1c タブ吊りリード
1d 裏面
1e チップ支持面
2 半導体チップ
2a 表面電極
2b 主面
2c 裏面
3 封止部
3a 表面(反対側の面)
3b 裏面(実装側の面)
3c 側面
4 ワイヤ
5 ペ付け材
6 めっき層
7 QFN(半導体装置)
8 トレイローダ
9 空トレイストッカ
10 表面検査部
11 裏面検査部
12 良品アンローダ
13 不良品アンローダ
14 空トレイストッカ
15 外観検査装置
16 異物
17 マーク
18 カメラ
19 専用治具
19a ポケット
20 集塵機(異物除去手段)
21 コレット
22 ミラー
23 カメラ
24 レジンフラッシュバリ
25 ガイド部材
26 テープ部材
27 供給リール
28 巻き取りリール
29 粘土材[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor manufacturing technology, and more particularly, to a technology effective when applied to shortening the time of visual inspection of a peripheral type semiconductor device and repairing defective products.
[0002]
[Prior art]
The technology described below has been studied by the present inventors in researching and completing the present invention, and the outline thereof is as follows.
[0003]
As an example of a miniaturized semiconductor device, a semiconductor package called QFN (Quad Flat Non-leaded Package) has been developed.
[0004]
The QFN is a resin-encapsulated type in which a semiconductor chip is resin-sealed by a mold, and a plurality of leads serving as external terminals are provided on the periphery of the back surface (mounting side surface) of the sealing portion formed by the mold. Therefore, it is a surface-mount type semiconductor device and is also called a peripheral-type semiconductor device.
[0005]
Note that the structure and manufacturing method of a small peripheral semiconductor device are described in, for example, Japanese Patent Application Laid-Open No. 10-189830.
[0006]
[Problems to be solved by the invention]
However, in the peripheral-type semiconductor device of the above-described technology, the appearance inspection of the front and back surfaces of the sealing portion is visually performed by an operator, and therefore, it takes a lot of time for the inspection.
[0007]
Further, the measurement of the lead length and lead width in the appearance inspection of the peripheral type semiconductor device is also measured by visual comparison using an actual good product sample or a defective product limit sample.
[0008]
Accordingly, there is a problem that measurement varies depending on the operator and the measurement accuracy is lowered.
[0009]
Further, some of the visual inspection apparatuses for semiconductor devices other than the peripheral type have a function of sorting out non-defective products and defective products, but none have a function of relieving defective products.
[0010]
An object of the present invention is to provide a method of manufacturing a semiconductor device that realizes shortening of time for appearance inspection and relief of defective products.
[0011]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0013]
The method for manufacturing a semiconductor device of the present invention includes: (a) a semiconductor chip, a tab on which the semiconductor chip is mounted, a sealing portion that seals the semiconductor chip, and a periphery of the tab, and the sealing portion A step of preparing a semiconductor device having a plurality of leads exposed from the mounting surface; (b) a storage portion capable of storing the semiconductor device; and a plurality of holes formed in a bottom portion of the storage portion. (C) a step of storing the semiconductor device in the storage portion of the jig so that a plurality of leads of the semiconductor device overlap with a plurality of holes of the jig, respectively, (D) In a state where the semiconductor device is housed in the housing portion of the jig, the surface opposite to the mounting surface of the sealing portion of the semiconductor device is inspected by a camera, and is provided around the jig. The foreign matter removing means passes through the hole of the jig. And a step of sucking foreign matter adhering to the leads of the semiconductor device .
[0015]
According to the present invention, the same appearance inspection apparatus can be used to sort out non-defective products and defective products of semiconductor devices and to repair defective products. As a result, in the appearance inspection process, it is possible to select non-defective products and defective products. It is possible to efficiently relieve good products.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0018]
Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except for this, it is not limited to the specific number, and may be a specific number or more.
[0019]
FIG. 1 is a configuration block diagram showing an example of the structure of an appearance inspection apparatus used in a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 shows an example of a semiconductor device subjected to appearance inspection by the appearance inspection apparatus shown in FIG. It is a figure which shows the structure of QFN which is, (a) is a top view, (b) is a side view, (c) is a bottom view. 3 is an enlarged cross-sectional view showing a cross-sectional structure of the semiconductor device shown in FIG. 2, and FIG. 4 is an operation flow showing an example of an operation procedure of the appearance inspection apparatus shown in FIG. 1 when performing an appearance inspection of the QFN shown in FIG. FIG. 5 is a conceptual diagram showing an example of a backside foreign matter removal method at the time of QFN surface inspection by the appearance inspection apparatus shown in FIG. 1, and FIG. 6 is an inspection state at the time of QFN back inspection by the appearance inspection apparatus shown in FIG. FIG. 7 is a conceptual diagram illustrating an example, FIG. 7 is a diagram illustrating an example of a measurement location of a lead when the QFN back surface inspection is performed by the appearance inspection apparatus illustrated in FIG. 1, (a) is an enlarged partial bottom view, and (b) is FIG. 8 is an enlarged partial bottom view showing the A portion of (a) in an enlarged manner, and FIG. 8 is a view showing an example of an inspection location when performing a QFN rear surface inspection by the appearance inspection apparatus shown in FIG. Partial bottom view, (b) is an enlarged partial side view, (c) is an enlarged partial bottom view, 9 is a view showing an example of an inspection location when the back surface inspection of the QFN is performed by the appearance inspection apparatus shown in FIG. 1, (a) is an enlarged partial bottom view, and (b) is an enlarged view of B part of (a). FIG. 10 is an enlarged partial bottom view showing an example of an inspection location when a QFN rear surface inspection is performed by the appearance inspection apparatus shown in FIG.
[0020]
The appearance inspection apparatus used in the method of manufacturing a semiconductor device according to the present embodiment shown in FIG. 1 inspects the appearance of
[0021]
The configuration of the
[0022]
In the
[0023]
That is, in the
[0024]
The appearance inspection of the
[0025]
That is, in the surface inspection, as shown in FIG. 5, the
[0026]
Furthermore, at the same time, the front
[0027]
On the other hand, in the back surface inspection, as shown in FIG. 6, the
[0028]
Further, based on the image processing, measurement of the lead length and lead width on the
[0029]
For the measurement of lead length and lead width and pass / fail judgment, as shown in FIG. 7A, the effective lead length (LA) and the effective lead width (LB) are detected by image processing. Is acceptable, if it is within the allowable range. For example, as shown in FIGS. 7A and 7B, when the
[0030]
As for the lead defect, as shown in FIGS. 8A, 8B and 8C, the
[0031]
Further, as to the presence or absence of foreign matter on the lead surface, as shown in FIGS. 9A and 9B, the area of the
[0032]
Further, regarding the presence or absence of foreign matter between the leads, as shown in FIG. 10, if the length of the
[0033]
Next, the structure of the
[0034]
The QFN 7 (semiconductor device) shown in FIG. 2 and FIG. 3 has a mounting
[0035]
The detailed configuration of the
[0036]
As shown in FIG. 3, the
[0037]
Further, each
[0038]
In the
[0039]
Here, the tab 1a, the
[0040]
A plated layer 6 is formed on the mounting
[0041]
Further, the bonding wire 4 used in the
[0042]
Moreover, the sealing
[0043]
Next, the manufacturing method of QFN7 of this Embodiment is demonstrated including the external appearance inspection method.
[0044]
First, the semiconductor chip 2 having the semiconductor integrated circuit formed on the
[0045]
That is, as shown in FIG. 3, chip mounting (also referred to as die bonding or pellet bonding) is performed in which the
[0046]
Thereafter, the
[0047]
Thereafter, the semiconductor chip 2 is sealed with resin by molding.
[0048]
Here, the semiconductor chip 2 and its peripheral part are resin-sealed by a mold. At that time, the sealing
[0049]
Thereafter, a plating layer 6 such as solder is formed on the mounting
[0050]
Subsequently, each
[0051]
That is, the
[0052]
Thereafter, an appearance inspection of the
[0053]
In the appearance inspection process, first, QFN supply shown in step S1 of FIG. 4 is performed.
[0054]
That is, the
[0055]
In the
[0056]
In the present embodiment, the
[0057]
Here, as shown in FIG. 5, the front
[0058]
Thereafter, the
[0059]
Here, the appearance of the
[0060]
At that time, in the back surface inspection, as shown in FIG. 6, the
[0061]
Further, based on the image processing, the measurement and determination of the lead length and the lead width on the
[0062]
First, in the measurement of the lead length and the lead width and the pass / fail judgment, as shown in FIG. 7A, the effective lead length (LA) and the effective lead width (LB) are detected by image processing. If it is within the allowable range, it is judged as acceptable. For example, as shown in FIGS. 7A and 7B, when the
[0063]
As for the lead defect, as shown in FIGS. 8A, 8B and 8C, the
[0064]
Further, as to the presence or absence of foreign matter on the lead surface, as shown in FIGS. 9A and 9B, the area of the
[0065]
Further, regarding the presence or absence of foreign matter between leads, as shown in FIG. 10, if the length of the
[0066]
Thereby, the appearance inspection of the
[0067]
Thereafter, empty tray supply is performed to supply empty trays from the
[0068]
Subsequently, the
[0069]
In addition, about QFN7 accommodated in
[0070]
According to the manufacturing method of the semiconductor device (QFN7) of the present embodiment, the following effects can be obtained.
[0071]
That is, by performing the appearance inspection of the
[0072]
As a result, it is possible to efficiently perform selection of non-defective products and defective products and repair of defective products in the appearance inspection process of the
[0073]
That is, according to the manufacturing method of the
[0074]
Furthermore, the QFN7 appearance inspection process can be shortened by automatically performing appearance inspection and removal of foreign substances by sorting out non-defective products and defective products of the QFN7 with the same
[0075]
Further, by removing the
[0076]
Therefore, it is possible to efficiently perform the appearance inspection and the foreign matter removal in the appearance inspection process of the
[0077]
Although the invention made by the present inventor has been specifically described based on the embodiments of the invention, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
[0078]
For example, in the above-described embodiment, the case where the
[0079]
Here, in the foreign matter removing method of the modification shown in FIG. 11, the
[0080]
Further, in the foreign matter removing method of the modification shown in FIG. 12, the
[0081]
Also by this, the surface inspection of the sealing
[0082]
As a result, even when the foreign matter removing method of the modification shown in FIGS. 11 and 12 is used, the same effect as that of the above embodiment can be obtained.
[0083]
Moreover, in the said embodiment, the surface test |
[0084]
That is, in the
[0085]
Furthermore, in the above-described embodiment, a case has been described in which the foreign matter removal on the
[0086]
In the above embodiment, the
[0087]
Further, in the above embodiment, the case where the semiconductor device is a
[0088]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0089]
(1). By performing the appearance inspection of the semiconductor device and removing the foreign matter on the mounting side of the sealing part of the semiconductor device with the same appearance inspection device, the selection of non-defective / defective products and the detection of defective products are performed in the appearance inspection process. Relief can be performed efficiently. That is, in the flow of visual inspection using the same visual inspection apparatus, it is possible to efficiently change defective products due to adhesion of foreign substances to good products together with visual inspection.
[0090]
(2). The appearance inspection process and the removal of foreign substances can be performed automatically by sorting out good and defective semiconductor devices and repairing defective products by attaching foreign substances using the same appearance inspection device, thereby shortening the time of the appearance inspection process. Can do.
[0091]
(3). It is possible to efficiently perform the appearance inspection and foreign matter removal in the appearance inspection process by removing the foreign matter adhering to the back surface of the sealing portion while visually inspecting the surface of the sealing portion of the semiconductor device with the appearance inspection device. In addition, the appearance inspection and foreign matter removal of the semiconductor device can be performed at the same place in the appearance inspection process. As a result, the space can be effectively used without using a useless space.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram showing an example of the structure of an appearance inspection apparatus used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
2A, 2B, and 2C are diagrams showing a structure of a QFN that is an example of a semiconductor device that is visually inspected by the appearance inspection apparatus shown in FIG. 1, and FIG. (B) is a side view, (c) is a bottom view.
3 is an enlarged cross-sectional view showing a cross-sectional structure of the semiconductor device shown in FIG. 2;
4 is an operation flow diagram illustrating an example of an operation procedure of the appearance inspection apparatus illustrated in FIG. 1 when performing an appearance inspection of the QFN illustrated in FIG. 2;
FIG. 5 is a conceptual diagram showing an example of a backside foreign matter removal method at the time of QFN surface inspection by the appearance inspection apparatus shown in FIG. 1;
6 is a conceptual diagram showing an example of an inspection state at the time of QFN back surface inspection by the appearance inspection apparatus shown in FIG. 1. FIG.
FIGS. 7A and 7B are views showing an example of a measurement location of a lead when the back surface inspection of the QFN is performed by the appearance inspection apparatus shown in FIG. 1, and FIG. 7A is an enlarged partial bottom view; b) is an enlarged partial bottom view showing an A portion of (a) in an enlarged manner.
FIGS. 8A, 8B, and 8C are diagrams showing an example of inspection locations when the back surface inspection of the QFN is performed by the appearance inspection apparatus shown in FIG. 1, and FIG. 8A is an enlarged partial bottom view; (B) is an enlarged partial side view, (c) is an enlarged partial bottom view.
FIGS. 9A and 9B are diagrams showing an example of inspection locations when the back surface inspection of the QFN is performed by the appearance inspection apparatus shown in FIG. 1, FIG. 9A is an enlarged partial bottom view, and FIG. FIG. 4 is an enlarged partial bottom view showing an enlarged B part of (a).
10 is an enlarged partial bottom view showing an example of an inspection location when a QFN back surface inspection is performed by the appearance inspection apparatus shown in FIG. 1; FIG.
11 is a conceptual diagram showing a backside foreign matter removal method according to a modification to the QFN backside foreign matter removal method shown in FIG. 5;
12 is a conceptual diagram showing a backside foreign matter removal method according to a modification to the QFN backside foreign matter removal method shown in FIG. 5;
[Explanation of symbols]
1 Lead (external terminal)
3b Back side (surface on the mounting side)
3c Side surface 4
8
21
Claims (6)
(b)前記半導体装置を収納することが可能な収納部と、前記収納部の底部に形成された複数の穴とを有する治具を準備する工程、
(c)前記半導体装置の複数のリードが前記治具の複数の穴とそれぞれ平面的に重なるように、前記半導体装置を前記治具の収納部に収納する工程、
(d)前記半導体装置を前記治具の収納部に収納した状態で、前記半導体装置の封止部の実装面と反対側の表面をカメラにより外観検査し、前記治具の周囲に設けられた異物除去手段により前記治具の穴を介して前記半導体装置のリードに付着した異物を吸引する工程、
とを含むことを特徴とする半導体装置の製造方法。 (A) a semiconductor chip, a tab for mounting the semiconductor chip, a sealing portion for sealing the semiconductor chip, and a plurality of leads disposed around the tab and exposed from the mounting surface of the sealing portion; Preparing a semiconductor device having
(B) preparing a jig having a housing part capable of housing the semiconductor device and a plurality of holes formed in a bottom part of the housing part;
(C) storing the semiconductor device in the storage portion of the jig such that the plurality of leads of the semiconductor device overlap each of the plurality of holes of the jig in plan view;
(D) In a state where the semiconductor device is housed in the housing portion of the jig, the surface opposite to the mounting surface of the sealing portion of the semiconductor device is inspected by a camera, and is provided around the jig. Sucking foreign matter adhering to the lead of the semiconductor device through the hole of the jig by foreign matter removing means;
A method for manufacturing a semiconductor device, comprising:
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