JP4025208B2

JP4025208B2 - 固体撮像素子およびその製造方法

Info

Publication number: JP4025208B2
Application number: JP2003011208A
Authority: JP
Inventors: 裕子安達
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2003-01-20
Filing date: 2003-01-20
Publication date: 2007-12-19
Anticipated expiration: 2023-01-20
Also published as: JP2004228140A

Description

【０００１】
【発明の属する技術分野】
本発明は固体撮像素子およびその製造方法に関し、特に縦型オーバーフロードレイン構造を有する固体撮像素子およびその製造方法に関する。
【０００２】
【従来の技術】
デジタルカメラ用固体撮像素子として、ＣＣＤ型固体撮像素子やＭＯＳ型固体撮像素子が普及している。いずれも、光検出素子はホトダイオードで構成される。ホトダイオードは、入射した光の量に応じて電荷を発生する。光電変換された一方のキャリア、通常は電子、はＣＣＤやＭＯＳ回路を介して読み出される。
【０００３】
撮影を開始する際には、ホトダイオードの蓄積電荷を空にすることが望ましい。基板の厚さ方向にｎｐｎ構造を形成し、基板バイアスを印加することによりｐ型層が形成するポテンシャルバリアを消滅させると、全画素同時に蓄積電荷をクリアすることができる（基板抜きシャッタ）。基板に印加するバイアス電圧を変化させると、ポテンシャルバリアの高さを変えることができる。ポテンシャルバリアの高さを変えることで、ホトダイオードの飽和電荷量を変えることができる。
【０００４】
さて、強い光が入射すると、ホトダイオードには、飽和電荷量以上の過剰電荷が発生する。この過剰電荷が、隣接するホトダイオード、垂直転送路等に洩れ込むと、撮像した画像の画質が損なわれる。基板抜きシャッタ構造を用い、ポテンシャルバリアが残るように基板バイアスを印加すると、過剰電荷のみを基板に抜き去るオーバーフロードレインが実現される。オーバーフロードレインを有する固体撮像素子は、例えば特許文献１に記載されている。
【０００５】
【特許文献１】
特開平５−２９６００号公報
【０００６】
【発明が解決しようとする課題】
１つの固体撮像素子は、多数個のホトダイオードを含んで構成される。基板にバイアス電圧を印加する端子の配置パタン等により、固体撮像素子に含まれる多数個のホトダイオードすべてに対し、均一な基板電圧を印加できない場合が生じる。印加する基板電圧がばらつくことにより、各ホトダイオードが蓄積できる飽和電荷量にもばらつきが生じる。飽和電荷量が所望の値以下となりダイナミックレンジが低下したり、また、あるホトダイオードの余剰電荷が他のホトダイオード等へ流れ込みブルーミングが発生しやすくなったりする等の問題が生じる。
【０００７】
本発明の一目的は、ホトダイオードごとの飽和電荷量のばらつきが抑制された固体撮像素子の製造方法を提供することである。
【０００８】
本発明の他の目的は、ホトダイオードごとの飽和電荷量のばらつきが抑制された固体撮像素子を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によれば、第１導電型の半導体基板を準備する工程と、前記半導体基板中に第１導電型と逆の第２導電型の不純物を第１のピーク深さ、第１のドーズ量でイオン注入して、第１のバリア領域を形成する工程と、前記半導体基板中に第２導電型の不純物を前記第１のピーク深さよりも浅い第２のピーク深さ、前記第１のドーズ量より低い第２のドーズ量でイオン注入して、第２のバリア領域を形成する工程と、各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を第３のピーク深さ、第３のドーズ量でイオン注入して、ホトダイオードを形成する複数の第１の第１導電型領域を形成する工程と、前記半導体基板にバイアス電圧を印加するオーバーフロードレイン端子を形成する工程とを含む固体撮像素子の製造方法が提供される。
【００１０】
本発明の他の観点によれば、第１導電型の半導体基板と、前記半導体基板中に第１導電型と逆の第２導電型の不純物を第１のピーク深さ、第１のドーズ量でイオン注入して形成された第１のバリア領域と、前記半導体基板中に第２導電型の不純物を前記第１のピーク深さよりも浅い第２のピーク深さ、前記第１のドーズ量より低い第２のドーズ量でイオン注入して形成された第２のバリア領域と、各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を第３のピーク深さ、第３のドーズ量でイオン注入して形成された、ホトダイオードを形成する複数の第１の第１導電型領域と、前記半導体基板にバイアス電圧を印加するオーバーフロードレイン端子とを含む固体撮像素子が提供される。
【００１１】
【発明の実施の形態】
図１は、本発明の第１の実施例による固体撮像素子の基板表面の構成を概略的に示す平面図である。半導体基板の表面に、多数個のホトダイオード1が、一定のピッチＰｈおよびＰｖで複数列、複数行に配列されている。簡略化した図を示すが、実際の素子においては、一行、一列内のホトダイオード数は、数百〜数千となる。ホトダイオード1は、受光した光量に応じた量の電荷を蓄積する。
【００１２】
奇数列のホトダイオード1に対し、偶数列のホトダイオード1は各列内のホトダイオードのピッチＰｖの約１／２ずれるように、また、奇数行のホトダイオード1に対し偶数行のホトダイオード1は各行内のホトダイオードのピッチＰｈの約１／２ずれるように配置されており、画素ずらし配列（ハニカム配列）となっている。一列のホトダイオード列は、奇数行又は偶数行のホトダイオード１のみを含み、一行のホトダイオード列は、奇数列又は偶数列のホトダイオード１のみを含む。
【００１３】
複数の垂直転送路２は、隣接するホトダイオード列間の半導体基板表面に形成され、図中左側のホトダイオード１と結合され、蛇行しつつ列方向に延在している。複数の分離領域３は、垂直転送路２とホトダイオード１とを各列間で分離するように、蛇行しつつ列方向に延在している。
【００１４】
図２に、図１に示すＡ−Ａ’線に沿った、ホトダイオード1近傍の基板厚さ方向の概略的な断面図を示す。基板表面の上側には、遮光膜、マイクロレンズ等の構成も示す。
【００１５】
半導体基板１１はｎ^-型シリコンで形成されており、不純物濃度は、例えば６．０×１０¹⁴ｃｍ^-3である。半導体基板１１には、オーバーフロードレイン端子Ｔｏｆｄを通じて基板電圧が印加される。
【００１６】
半導体基板１１中に、ｐ型領域である第１のバリア領域１２が形成されている。第１のバリア領域１２は、例えば、Ｂ等のｐ型不純物をドーズ量２．０×１０¹¹〜５．０×１０¹¹ｃｍ^-2、打ち込みエネルギ１．５〜２．５ＭｅＶでイオン注入することで形成される。第１のバリア領域１２の直上に、第１のバリア領域１２よりも低い不純物濃度に設定されたｐ型領域である第２のバリア領域１３が形成されている。第２のバリア領域１３は、例えば、Ｂ等のｐ型不純物をドーズ量１．０×１０¹¹〜３．０×１０¹¹ｃｍ^-2、打ち込みエネルギ１．０〜２．０ＭｅＶでイオン注入することで形成される。
【００１７】
第１のバリア領域１２および第２のバリア領域１３は、ホトダイオードに蓄積できる電荷量を定めるポテンシャルバリアを形成する。後に図３を参照して説明するように、基板電圧を正に増加させると、ポテンシャルバリアの高さは低下する。ポテンシャルバリアの高さが低下すると、ホトダイオードの飽和電荷量は減少する。
【００１８】
ホトダイオードに強い光が入射すると、飽和電荷量以上の余剰電荷が発生する。この余剰電荷が他のホトダイオード等に漏れ込むと、画質を損ねることとなる（ブルーミング）。ポテンシャルバリアの高さを適当に設定することにより、発生した余剰電荷がポテンシャルバリアを越え、ｎ型基板１１側に掃き捨てられるようにすることができる（縦型オーバーフロードレイン構造）。ブルーミングを抑制できる。
【００１９】
さて、ホトダイオードごとに印加される基板電圧がばらつくと、各ホトダイオードの飽和電荷量もばらついてしまう。飽和電荷量が所望の値より小さくなりダイナミックレンジが減少したり、不要な電荷が基板に掃き捨てられずに他のホトダイオード等に漏れ込み、ブルーミングが発生したりする等の不具合を生じる。
【００２０】
したがって、基板電圧が変動した場合でも、ホトダイオードの飽和電荷量は大きく変動しないことが望ましい。後に図３、図４を参照して説明するように、本実施例では第２のバリア領域１３を第１のバリア領域１２に加えて形成することにより、基板電圧の変動に伴うホトダイオードの飽和電荷量の急激な変動を抑制できる。
【００２１】
第２のバリア領域１３の上に存在するｎ^-型領域１１ａは、半導体基板のｎ^-型領域である。ｎ^-型領域１１ａ中に、ｎ型領域１５が形成されている。ホトダイオードが、ｎ型領域１５およびｎ^-型領域１１ａと、ｐ型領域である第１および第２のバリア領域とを含んで形成される。ホトダイオードの電荷蓄積領域が、ｎ型領域１５とｎ^-型領域１１ａとを含んで形成される。ｎ型領域１５は、例えば、Ｐ、Ａｓ等のｎ型不純物をドーズ量１．０×１０¹²〜３．０×１０¹²ｃｍ^-2、打ち込みエネルギ２００〜７００ＫｅＶでイオン注入することで形成される。
【００２２】
なお、ｎ型領域１５の表面部には、高濃度の表面ｐ⁺型領域１７が形成され、ｎ型領域１５を埋め込んでいる。ｎ型領域１５が基板表面から離れ、表面の影響が減少する。表面ｐ⁺型領域１７は、例えば、Ｂ等のｐ型不純物をドーズ量１．０×１０¹⁴〜３．０×１０¹⁴ｃｍ^-2、打ち込みエネルギ１０〜５０ＫｅＶでイオン注入することで形成される。
【００２３】
ｎ型領域１５に隣接して、ｐ型領域１８が形成されている。ｐ型領域１８は、例えば、Ｂ等のｐ型不純物をドーズ量１．０×１０¹²〜３．０×１０¹²ｃｍ^-2、打ち込みエネルギ１０〜１００ＫｅＶでイオン注入することで形成される。ｐ型領域１８に隣接してｎ型領域１５と反対側に、ｎ型領域であるＶＣＣＤの垂直転送路１９が形成されている。ｐ型領域１８は、ホトダイオードの電荷蓄積部を構成するｎ型領域１５と垂直転送路１９との間のポテンシャルバリアとして機能する。垂直転送路１９は、例えば、Ｐ、Ａｓ等のｎ型不純物をドーズ量３．０×１０¹²〜７．０×１０¹²ｃｍ^-2、打ち込みエネルギ５０〜２００ＫｅＶでイオン注入することで形成される。
【００２４】
垂直転送路１９の直下と、垂直転送路１９のｐ型領域１８と反対側に隣接して、ｐ型のチャネルストップ領域２０、２１が形成されている。チャネルストップ領域２０は、例えば、Ｂ等のｐ型不純物をドーズ量１．０×１０¹¹〜５．０×１０¹¹ｃｍ^-2、打ち込みエネルギ４００ＫｅＶ〜１．０ＭｅＶでイオン注入することで形成される。チャネルストップ領域２０を形成することで、ホトダイオードから垂直転送路１９への不要な電荷の漏れ込みを抑え、スミアを抑制することができる。
【００２５】
チャネルストップ領域２１は、例えば、Ｂ等のｐ型不純物をドーズ量１．０×１０¹²〜５．０×１０¹²ｃｍ^-2、打ち込みエネルギ５０〜２００ＫｅＶでイオン注入することで形成される。チャネルストップ領域２１は、各ホトダイオード列を電気的に分離している。
【００２６】
垂直転送路１９の表面には、酸化シリコン等の絶縁膜２５ａが形成され、その上にポリシリコン等からなる垂直転送電極２６が形成されている。垂直転送電極２６の一部は、ｎ型領域１５と垂直転送路１９との間のｐ型領域１８上に延在する。垂直転送電極２６には電荷読み出し時に正電圧が印加される。ｐ型領域１８が形成するポテンシャルバリアが低下し、ｎ型領域１５から垂直転送路１９に電荷が読み出される。
【００２７】
垂直転送電極２６の上を覆うように、酸化シリコン等の絶縁膜２５ｂが形成され、その表面上にＷ等で形成された遮光膜２７が配置される。遮光膜２７は、ｎ型領域１５の上方に開口を有している。ホトダイオードのみに入射光が照射される。
【００２８】
遮光膜２７を覆って、ポリイミド等で形成された平坦化膜２８が形成され、平坦な表面が形成されている。平坦化膜２８の表面に赤色Ｒ、緑色Ｇ、青色Ｂ等のフィルタ層が個々に形成され、カラーフィルタ層２９が形成される。カラーフィルタ層２９の上に再び平坦化膜３０が形成され、平坦な表面を形成する。平坦化膜３０の上に、マイクロレンズ３１が配置される。マイクロレンズ３１は、例えばホトレジスト層を露光現像してレンズ平面形状のパタンとした後、加熱して軟化させることにより表面を流動化させ、レンズ状とすること等により形成される。
【００２９】
次に、第１の比較例による固体撮像素子について説明する。本比較例においても実施例と同様、ホトダイオード１は、図１に示すように配列されている。
【００３０】
図７（Ａ）に、図１に示すＡ−Ａ’線に沿った、ホトダイオード1近傍の基板厚さ方向の概略的な断面図を示す。第１の実施例において図２に示した構成と異なる点は、第２のバリア領域１３が形成されていないことである。なお、その他の構成は図２と同様であり、各部には図２と同様の参照記号を付してある。
【００３１】
第１の実施例および比較例による固体撮像素子について、ホトダイオード部分の基板厚さ方向のポテンシャルプロファイルを計算機シミュレーションにより求めた。各部の不純物濃度を所与として、ポテンシャルプロファイルを計算した。
【００３２】
図３（Ａ）〜（Ｄ）に、第１の実施例によるシミュレーション結果を示す。各グラフの横軸は、図２に示すＢ−Ｂ'線に沿った深さ方向の位置をμｍ単位で示す。横軸の下側に示す縦軸がボルト単位で表わしたポテンシャルを示す。なお、横軸の上側に、理解を容易とするため、各部の不純物濃度分布を示す。１立方センチメートル当たりのキャリア数を常用対数で表わす。
【００３３】
図３（Ａ）〜（Ｄ）のポテンシャルプロファイルからわかるように、ｎ型領域１５およびｎ^-型領域１１ａがポテンシャルウェルを形成する。ポテンシャルウェルの底部はｎ型領域１５に含まれる。ポテンシャルは、ポテンシャルウェルｎ型領域１５およびｎ^-型領域１１ａの両側に向かって上昇している。ｐ型領域である第２のバリア領域１３および第１のバリア領域１２が、当該ポテンシャルウェルに蓄積される電子に対し、ポテンシャルバリアを形成している。
【００３４】
ｎ型領域で構成されるポテンシャルウェルの底部から、ｐ型領域で構成されるポテンシャルバリアの頂上までに電荷を蓄積し、それ以上に発生した余剰電荷を、ｎ型基板１１側に流して捨てることができる（縦型オーバーフロードレイン構造）。
【００３５】
このポテンシャルバリアを形成するためのｐ型不純物の濃度分布は、例えば図３（Ａ）の横軸の上側に示すように、第１のバリア領域１２の釣鐘型の不純物分布と、第１のバリア領域１２の不純物分布よりも低いピークを持つ第２のバリア領域１３の釣鐘型の不純物分布の和の形となっている。なお、第２のバリア領域１３の不純物濃度を過度に高くすると、ポテンシャルウェルが狭くなり、飽和電荷量の減少を招き好ましくない。第２のバリア領域１３の不純物濃度は、飽和電荷量の減少が実用上問題ない程度に抑える。
【００３６】
図３（Ａ）〜（Ｄ）の各ポテンシャルプロファイルの各々では、基板へ印加するバイアス電圧が異なっている。図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の順に、基板電圧を正方向に増加させている。
【００３７】
基板電圧を増加させるにつれ、ｎ型基板１１のポテンシャルは低下し、第１および第２のバリア領域１２、１３が形成するポテンシャルバリアも低下する。一方、ｎ型領域１５が形成するポテンシャルウェルの底部は、ｎ型基板１１から離れており、ほとんど変化しない。基板電圧の増加に伴い、ポテンシャルバリアの頂上とポテンシャルウェルの底部とのエネルギ差は減少する。つまり、ポテンシャルウェルに蓄積できる電荷量は、図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の順に減少する。このように、基板電圧が増加すると、ホトダイオードの飽和電荷量は減少する。
【００３８】
なお、ホトダイオードに電荷が蓄積された状態から、ポテンシャルバリアが消滅する値以上まで基板電圧を増加させると、ホトダイオードの蓄積電荷をｎ型基板１１側に引き抜くことができる（基板抜きシャッタ）。
【００３９】
図８（Ａ）〜（Ｄ）に、第１の比較例によるシミュレーション結果を示す。各グラフの横軸は、図７（Ａ）に示すＢ−Ｂ'線に沿った深さ方向の位置を示す。図３と同様、横軸の下側に示す縦軸、横軸の上側に示す縦軸はそれぞれ、ポテンシャル、不純物濃度を示す。
【００４０】
第１の比較例においては、図７（Ａ）に示したように、第２のバリア領域１３が形成されていない。したがって、ポテンシャルウェルに蓄積される電子に対するポテンシャルバリアは、第１のバリア領域１２のみが形成する。
【００４１】
図８（Ａ）〜（Ｄ）の順に、印加される基板電圧は増加している。図８（Ａ）〜（Ｄ）の順に、ポテンシャルバリアは低下し、ポテンシャルウェルに蓄積できる電荷量は減少する。第１の実施例と同様、基板電圧が増加すると、ホトダイオードの飽和電荷量が減少する。
【００４２】
さて、第１の実施例と比較例のポテンシャルバリアの形状を比較すると（例えば図３（Ａ）と図８（Ａ）とを参照）、実施例においては第１のバリア領域の上方（図３の各グラフにおいては左方）に第２のバリア領域も形成されているため、第１のバリア領域しか形成されていない比較例と比べて、ポテンシャルバリアは厚い。
【００４３】
実施例、比較例とも、基板電圧を増加させていくと、ポテンシャルバリアの頂上は、第１のバリア領域のｎ型基板側から削られていくように低下していく。したがって、厚いポテンシャルバリアを有する実施例の方が、比較例よりも、基板電圧の増加に伴うポテンシャルバリアの低下は抑制されることになる。一方、基板電圧が減少する場合は、ポテンシャルバリアの上昇が抑制される。
【００４４】
このように、第１のバリア領域に加え第２のバリア領域も形成することにより、基板電圧の変動に伴うポテンシャルバリアの高さの変動を抑制できる。基板電圧の変動に伴うホトダイオードの飽和電荷量の急激な変動を抑制できる。
【００４５】
図４は、第１の実施例および比較例について、基板電圧とホトダイオードの飽和電荷量との関係を示すグラフである。曲線ｃ１が実施例、曲線ｃ２が比較例の場合を示す。ここで飽和電荷量は、第１の比較例において基板電圧６ボルトを印加した場合の飽和電荷量を１００％とした場合の百分率で表わされている。
【００４６】
なお、第１の実施例、比較例とも、通常の撮像時に印加される基板電圧は例えば８ボルトである。ここでは基板電圧８ボルトにおいて、実施例、比較例ともほぼ等しい飽和電荷量となるよう設定されている。
【００４７】
実施例の曲線ｃ１、比較例の曲線ｃ２とも、基板電圧を増加させるにつれ飽和電荷量は減少することを示すが、曲線ｃ１は曲線ｃ２よりも緩やかに減少している。特に通常の撮像時に用いる基板電圧８ボルト付近について見ると、基板電圧７〜９ボルトにかけて、比較例の曲線ｃ２は約９２％から約４０％まで約５２％の減少であるのに対し、実施例の曲線ｃ１は約８５％から約４５％まで約４０％の減少に止まる。つまり、実施例による固体撮像素子では、基板電圧の変動に伴うホトダイオードの飽和電荷量の変動を抑制できることがわかる。
【００４８】
なお、実施例の場合には、２５ボルトの基板電圧の印加により飽和電荷量を０％とできる。基板電圧を２５ボルトとして基板抜きシャッタ動作を行う。
【００４９】
このように、第１の実施例の固体撮像素子においては、図２に示す第２のバリア領域１３を有する構成としたことにより、基板電圧のばらつきに伴って生じる各ホトダイオードの飽和電荷量のばらつきを抑制することができる。ダイナミックレンジの減少やブルーミングが起こりやすくなることを抑制できる。
【００５０】
次に、本発明の第２の実施例による固体撮像素子について説明する。第２の実施例においても第１の実施例と同様、ホトダイオード１は、図１に示すように配列されている。
【００５１】
図５に、図１に示すＡ−Ａ'線に沿った、ホトダイオード1近傍の基板厚さ方向の概略的な断面図を示す。本実施例では、第１の実施例において図２に示した構成に加えて、ｎ^-型領域１６が形成されている。なお、その他の構成は図２と同様であり、各部には図２と同様の参照記号を付してある。
【００５２】
ｎ^-型領域１６は、ｎ^-型領域１１ａ中、ｎ型領域１５の直下に形成されている。ｎ^-型領域１６の不純物濃度は、ｎ型領域１５よりも低く、基板のｎ^-型領域である１１ａよりは高く設定される。ｎ^-型領域１６は、ｎ型領域１５およびｎ^-型領域１１ａとともにホトダイオードの電荷蓄積領域を構成する。このように電荷蓄積領域を多層とし、感光領域を深くすることにより、より良好な感度が得られる。ｎ^-型領域１６は、例えば、Ｐ、Ａｓ等のｎ型不純物をドーズ量２．０×１０¹¹〜８．０×１０¹¹ｃｍ^-2、打ち込みエネルギ８００ＫｅＶ〜１．８ＭｅＶでイオン注入することで形成される。
【００５３】
次に、第２の比較例による固体撮像素子について説明する。本比較例においても実施例と同様、ホトダイオード１は、図１に示すように配列されている。
【００５４】
図７（Ｂ）に、図１に示すＡ−Ａ’線に沿った、ホトダイオード1近傍の基板厚さ方向の概略的な断面図を示す。第２の実施例において図５に示した構成と異なる点は、第２のバリア領域１３が形成されていないことである。なお、その他の構成は図５と同様であり、各部には図５と同様の参照記号を付してある。
【００５５】
第２の実施例および比較例による固体撮像素子について、ホトダイオード部分の基板厚さ方向のポテンシャルプロファイルを計算機シミュレーションにより求めた。
【００５６】
図６（Ａ）〜（Ｄ）に、第２の実施例によるシミュレーション結果を示す。各グラフの横軸は、図５に示すＢ−Ｂ'線に沿った深さ方向の位置を示す。第１の実施例で説明した図３と同様、横軸の下側に示す縦軸、横軸の上側に示す縦軸はそれぞれ、ポテンシャル、不純物濃度を示す。
【００５７】
第１の実施例の図３と第２の実施例の図６との異なる点は、図６の各ポテンシャルプロファイルでは、ｎ型領域１５とｎ^-型領域１１ａと、この２つの領域に挟まれたｎ^-型領域１６とがポテンシャルウェルを形成することである。その他は、図３の場合と同様である。
【００５８】
図９（Ａ）〜（Ｄ）に、第１の比較例によるシミュレーション結果を示す。各グラフの横軸は、図７（Ａ）に示すＢ−Ｂ'線に沿った深さ方向の位置を示す。図６と同様、横軸の下側に示す縦軸、横軸の上側に示す縦軸はそれぞれ、ポテンシャル、不純物濃度を示す。
【００５９】
第１の比較例の図８と第２の比較例の図９との異なる点は、図９の各ポテンシャルプロファイルでは、ｎ型領域１５とｎ^-型領域１１ａと、この２つの領域に挟まれたｎ^-型領域１６とがポテンシャルウェルを形成することである。その他は、図８の場合と同様である。
【００６０】
第２の実施例では第１、第２のバリア領域が形成されており、第１のバリア領域しか形成されていない比較例よりもポテンシャルバリアが厚いことは、第１の実施例、比較例の場合と同様である。したがって、第２の実施例の方が、第２の比較例よりも、基板電圧の増加、減少に伴うポテンシャルバリアの低下、上昇は抑制される。なお、第１の実施例と比較例について、図４に基板電圧と飽和電荷量との関係を示したが、第２の実施例と比較例においても同様な関係が成り立つ。図示は省略する。
【００６１】
このように、第２の実施例の固体撮像素子においても、第２のバリア領域１３を有する構成としたことにより、基板電圧のばらつきに伴って生じる各ホトダイオードの飽和電荷量のばらつきを抑制することができる。ダイナミックレンジの減少やブルーミングが起こりやすくなることを抑制できる。
【００６２】
ところで、１つの固体撮像素子には多数個のホトダイオードが含まれるが、多数個のホトダイオードをまったく同一に製造することは困難である。例えば、製造時のシリコンウェハ上の位置によって、イオン注入される不純物の濃度がばらつくこと等が考えられる。各ホトダイオードのこのような構造的なばらつきに伴い、飽和電荷量にもばらつきが生じ得る。
【００６３】
以上説明したように、第２のバリア領域は、ポテンシャルバリアの高さが変動することを抑制し、飽和電荷量が変動することを抑制する機能を有する。第２のバリア領域を有する構成は、ホトダイオードの構造的なばらつきに伴う飽和電荷量のばらつきの抑制にも有効と考えられる。
【００６４】
また、第２のバリア領域を設けることによって、ホトダイオード間の電荷の混合を抑制することもできる。
【００６５】
第２のバリア領域の不純物濃度を低く抑えることにより、ホトダイオードの感光領域が浅くなることを防ぎ、感度の減少を抑制することができる。
【００６６】
なお、ｎ^-型領域１１ａを、ｐ^-型領域に変更してもよい。不純物濃度が低ければｐ^-型領域としても、ｎ^-型領域であるときと同様に、ホトダイオードごとの飽和電荷量のばらつきが抑制された固体撮像素子を作製することができる。
【００６７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００６８】
【発明の効果】
ホトダイオードごとの飽和電荷量のばらつきが抑制された固体撮像素子の製造方法が提供される。また、ホトダイオードごとの飽和電荷量のばらつきが抑制された固体撮像素子が提供される。
【図面の簡単な説明】
【図１】固体撮像素子の基板表面の構成を概略的に示す平面図である。
【図２】第１の実施例による固体撮像素子の基板厚さ方向の概略的な断面図である。
【図３】第１の実施例によるポテンシャルプロファイルのシミュレーション結果を示すグラフである。
【図４】第１の実施例および比較例について、基板電圧とホトダイオードの飽和電荷量との関係を示すグラフである。
【図５】第２の実施例による固体撮像素子の基板厚さ方向の概略的な断面図である。
【図６】第２の実施例によるポテンシャルプロファイルのシミュレーション結果を示すグラフである。
【図７】比較例による固体撮像素子の基板厚さ方向の概略的な断面図である。
【図８】第１の比較例によるポテンシャルプロファイルのシミュレーション結果を示すグラフである。
【図９】第２の比較例によるポテンシャルプロファイルのシミュレーション結果を示すグラフである。
【符号の説明】
１１ｎ型基板（半導体基板）
１２第１のバリア領域
１３第２のバリア領域
１５ｎ型領域
１１ａ、１６ｎ^-型領域
１７表面ｐ⁺型領域
１８ｐ型領域
１９垂直転送路
２０、２１チャネルストップ領域
２５ａ、２５ｂ絶縁膜
２６垂直転送電極
２７遮光膜
２８、３０平坦化膜
２９カラーフィルタ
３１マイクロレンズ
Ｔｏｆｄオーバーフロードレイン端子

Claims

第１導電型の半導体基板を準備する工程と、
前記半導体基板中に第１導電型と逆の第２導電型の不純物を第１のピーク深さ、第１のドーズ量でイオン注入して、第１のバリア領域を形成する工程と、
前記半導体基板中に第２導電型の不純物を前記第１のピーク深さよりも浅い第２のピーク深さ、前記第１のドーズ量より低い第２のドーズ量でイオン注入して、第２のバリア領域を形成する工程と、
各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を第３のピーク深さ、第３のドーズ量でイオン注入して、ホトダイオードを形成する複数の第１の第１導電型領域を形成する工程と、
前記半導体基板にバイアス電圧を印加するオーバーフロードレイン端子を形成する工程と
を含む固体撮像素子の製造方法。
さらに、
前記各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を前記第３のピーク深さより深い第４のピーク深さ、前記第３のドーズ量より低い第４のドーズ量でイオン注入して、ホトダイオードを形成する複数の第２の第１導電型領域を形成する工程を含む請求項１記載の固体撮像素子の製造方法。
第１導電型の半導体基板と、
前記半導体基板中に第１導電型と逆の第２導電型の不純物を第１のピーク深さ、第１のドーズ量でイオン注入して形成された第１のバリア領域と、
前記半導体基板中に第２導電型の不純物を前記第１のピーク深さよりも浅い第２のピーク深さ、前記第１のドーズ量より低い第２のドーズ量でイオン注入して形成された第２のバリア領域と、
各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を第３のピーク深さ、第３のドーズ量でイオン注入して形成された、ホトダイオードを形成する複数の第１の第１導電型領域と、
前記半導体基板にバイアス電圧を印加するオーバーフロードレイン端子と
を含む固体撮像素子。
さらに、
前記各画素領域において、前記第２のバリア領域の上の領域中に、第１導電型の不純物を前記第３のピーク深さより深い第４のピーク深さ、前記第３のドーズ量より低い第４のドーズ量でイオン注入して形成された、ホトダイオードを形成する複数の第２の第１導電型領域を含む請求項３記載の固体撮像素子。