JP4016719B2

JP4016719B2 - Power factor correction circuit

Info

Publication number: JP4016719B2
Application number: JP2002149431A
Authority: JP
Inventors: 浩臼井; 勇二佐山; 征也福本
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2007-12-05
Anticipated expiration: 2022-05-23
Also published as: JP2003348848A

Description

【０００１】
【発明の属する技術分野】
本発明は、力率改善回路の保護回路に関するものである。
【０００２】
【従来の技術】
従来のこの種の力率改善回路の一例を図４に示す。図４において、交流電源１からの正弦波電圧はフィルタ２を通過して全波整流回路３で全波整流され、全波整流波形がフィルタ４を通過して力率改善回路５に供給される。力率改善回路５は、チョークコイル６７の主巻線６７ａ、スイッチング素子６８、ダイオード７０、出力コンデンサ７１からなる昇圧型アクティブフィルタ方式であり、制御系として制御回路６を有している。
【０００３】
次に、図４に示す力率改善回路５の動作を説明する。初めに、チョークコイル６７の臨界検出用巻線６７ｂの一端がＧＮＤに接続されており、その他端が抵抗６６及びＤＥＴ端子を介してコンパレータ５４の＋入力端子に入力され、同時に、コンパレータ５４の−入力端子に第３の基準電圧５３が入力されている。コンパレータ５４は、両入力電圧を比較し、コンパレータ５４からローレベルのセット信号がフリップフロップ６２に出力される。
【０００４】
フリップフロップ６２がコンパレータ５４からのセット信号に応じてセットされると、アンド回路６４を介してスイッチング素子６８のゲート端子にハイレベルのドライブ信号がＱ出力端子から供給されて、スイッチング素子６８がオンする。スイッチング素子６８がオンすると、交流電源１からチョークコイル６７の主巻線６７ａ，スイッチング素子６８のドレイン−ソース、電流検出用抵抗６９を介してＧＮＤへとスイッチング電流が流れて、チョークコイル６７にエネルギが蓄えられる。
【０００５】
このとき、スイッチング素子６８に流れるスイッチング電流は、スイッチング素子６８のソース−ＧＮＤ間に設けられた電流検出用抵抗６９により電圧に変換されてコンパレータ５６の＋入力端子に入力され、コンパレータ５６で乗算器５５から出力される電流目標値Ｖｍと比較される。
【０００６】
スイッチング電流が電流目標値Ｖｍに達すると、コンパレータ５６からハイレベルのリセット信号がオア回路６１を介してフリップフロップ６２に出力される。フリップフロップ６２はコンパレータ５６からのリセット信号に応じてリセットされ、Ｑ出力端子から出力されていたハイレベルのドライブ信号がローレベルに切り替わり、スイッチング素子６８がオフされる。
【０００７】
スイッチング素子６８がオフすると、チョークコイル６７に蓄えられていたエネルギーとフィルタ４から供給される電圧とが合成され、ダイオード７０を通して出力コンデンサ７１に充電される。この結果、出力コンデンサ７１には、フィルタ４から供給された全波整流波形のピーク値より高く昇圧された電圧が出力される。
【０００８】
チョークコイル６７に蓄えられていたエネルギーの放出が終了すると、チョークコイル６７の巻線電圧が反転する。この巻線電圧をチョークコイル６７の臨界検出用巻線６７ｂにより検出し、抵抗６６及びＤＥＴ端子を介してコンパレータ５４に入力する。コンパレータ５４は、ＤＥＴ端子からの電圧と第３の基準電圧５３とを比較し、コンパレータ５４からローレベルのセット信号がフリップフロップ６２に出力される。この結果、コンパレータ５４からのセット信号に応じてフリップフロップ６２がセットされ、再びハイレベルのドライブ信号がスイッチング素子６８のゲート端子に入力されてスイッチング素子６８がオンする。すなわち、チョークコイル６７のエネルギの放出が終了した時点で、フリップフロップ６２を再びセットし、スイッチング素子６８をオンさせる。
【０００９】
出力コンデンサ７１からの出力電圧は、抵抗７３，抵抗７４，抵抗７５によって分圧されてＣＶ端子を介してオペアンプ５７に入力され、オペアンプ５７により、第１の基準電圧５８との差信号が増幅されて出力される誤差信号が乗算器５５に供給される。
【００１０】
フィルタ４からの全波整流波形は抵抗５１，５２により分圧され、ＡＣ端子を介して乗算器５５に入力され、乗算器５５により全波整流波形とこの誤差信号が乗算され、乗算出力は、コンパレータ５６の−入力端子へ供給される。乗算器５５の出力は、全波整流波形（脈流波形）を出力電圧に応じて大小するもので、ＣＳ端子を介して検出されるスイッチング電流の電流目標値Ｖｍとなる。
【００１１】
以後、このような動作の繰り返しにより力率改善回路５の出力コンデンサ７１の出力電圧は一定に保たれる。同時に、交流電源１に流れる電流が交流電源１の電圧に追従した正弦波電流波形となる。
【００１２】
また、力率改善回路５は、故障等により出力電圧が過電圧となった場合に、力率改善回路５を停止させるラッチ型出力過電圧検出回路８１を有する。ラッチ型出力過電圧検出回路８１は、出力電圧を抵抗８３と抵抗８４とで分圧し、分圧電圧を基準電圧８６とコンパレータ８５により比較し、過電圧時にはコンパレータ８５からラッチ回路８７にハイレベルを出力し、ラッチ回路８７をセットし、制御回路６のＯＦＦ端子に停止信号を送出し、力率改善回路５を停止させる。
【００１３】
また、力率改善回路５は、出力電圧を一定にするために、抵抗７３，抵抗７４，抵抗７５からなる出力電圧検出回路７２の抵抗７５の電圧をオペアンプ５７に入力して、フィードバック制御を行っているが、交流電源１に流れる電流を正弦波状とするために、正弦波の周波数に対応して応答を十分に遅くする必要がある。このため、ＦＢ端子−ＣＶ端子間に比較的大きな位相補償用コンデンサ７６を接続している。これにより、正弦波の周波数に対応して応答を十分に遅くすることができるが、応答が遅いために、入力急変、負荷急変等により出力電圧が短い期間に上昇する問題がある。
【００１４】
この問題を解決するために、制御回路６にはＯＶＰ端子が設けられており、ＯＶＰ端子は、出力電圧検出回路７２の抵抗７３と抵抗７４との接続点の電圧を入力し、該電圧は、ＣＶ端子の電圧より少し高い電圧に設定されている。ＯＶＰ端子から第２の基準電圧６０より大きな電圧が入力されると、コンパレータ５９がハイレベルを出力する。コンパレータ５９の出力は、オア回路６１を介してフリップフロップ６２をリセットし、スイッチング素子６８をオフさせる。これにより、入力急変や負荷急変により出力電圧が過電圧状態となって上昇している期間のみスイッチング素子６８をオフさせ、出力電圧が上昇することを防止している。
【００１５】
しかしながら、図４に示す力率改善回路では、比較的大きな位相補償用コンデンサ７６を有するため、ＦＢ端子の電圧がＯＶＰ端子の電圧にも影響を及ぼし、ＯＶＰ端子の応答速度が少し遅くなり、出力電圧が過渡的に上昇する欠点があった。
【００１６】
この欠点を回避するために、図５に示す力率改善回路では、出力電圧検出回路７２の他に、抵抗７８，抵抗７９からなる非ラッチ型出力過電圧検出回路７７を追加し、抵抗７８と抵抗７９との接続点の電圧をＯＶＰ端子に入力している。即ち、位相補償用コンデンサ７６の影響を全く受けない構成となり、速度応答が可能となる。
【００１７】
【発明が解決しようとする課題】
しかしながら、図５に示す力率改善回路では、以下のような問題を有していた。例えば、出力電圧検出回路７２の抵抗７３が開放（ＯＰＥＮ）となった場合に、図４に示す力率改善回路では、ＯＶＰ端子もＯＰＥＮとなって、コンパレータ５９が機能しないため、出力電圧が上昇する。このような故障の場合には、ラッチ型出力過電圧検出回路８１が作動して、力率改善回路を安全に停止させる。
【００１８】
ところが、図５に示す力率改善回路では、抵抗７３がＯＰＥＮとなった場合、抵抗７８と抵抗７９との分圧電圧がＯＶＰ端子に印加されるため、ＯＶＰ端子の設定電圧で出力電圧が定電圧化される。即ち、ＣＶ端子への電圧印加停止により力率改善回路が正常に機能しないにもかかわらず、ＯＶＰ端子への電圧印加により力率改善回路は、作動しつづける欠点があった。また、この時の出力電圧は、ＯＶＰ端子の設定電圧であるため、通常の値より大きく、力率改善回路の後段に接続される機器に悪影響を与える欠点がある。
【００１９】
本発明の目的は、出力電圧検出回路の動作が不良となった場合には、ラッチ型出力過電圧検出回路を確実に作動させることにより、安全に確実に停止させることができる力率改善回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記課題を解決するために、請求項１の発明は、交流電源から供給される交流電圧を整流して得られる全波整流波形をチョークコイルを介して入力し、スイッチング素子によりオンオフし、整流平滑して直流の出力電圧を得る力率改善回路であって、前記出力電圧を一定値に制御するために前記出力電圧を検出して第１の検出電圧を得る出力電圧検出回路と、前記出力電圧が前記一定値よりも大きい所定の過電圧値に達したか否かを検出するために使用する第２の検出電圧を得る非ラッチ型出力過電圧検出回路と、前記出力電圧と前記出力電圧の過電圧状態を検出するための過電圧基準電圧とを比較し、前記出力電圧が前記過電圧基準電圧に達したことを示す出力をラッチするラッチ型出力過電圧検出回路と、前記出力電圧検出回路で得られた第１の検出電圧と前記非ラッチ型出力過電圧検出回路で得られた第２の検出電圧と前記ラッチ型出力過電圧検出回路からのラッチ出力とに基づき前記スイッチング素子をオンオフ制御する制御回路と、前記出力電圧検出回路が不動作となったとき、該不動作に連動して前記非ラッチ型過電圧検出回路を不動作にさせる連動素子とを備えることを特徴とする。
【００２１】
請求項２の発明では、前記連動素子は、前記出力電圧検出回路と前記非ラッチ型過電圧検出回路とを接続するダイオードであることを特徴とする。
【００２２】
請求項３の発明では、前記出力電圧検出回路は、第１の抵抗と第２の抵抗とが直列に接続されてなり、前記非ラッチ型過電圧検出回路は、第３の抵抗と第４の抵抗とが直列に接続されてなり、前記第１の抵抗と前記第２の抵抗との接続点に前記ダイオードのカソードが接続され、前記第３の抵抗と前記第４の抵抗との接続点に前記ダイオードのアノードが接続されてなることを特徴とする。
【００２３】
請求項４の発明では、前記制御回路は、前記出力電圧検出回路で得られた第１の検出電圧と第１の基準電圧との差信号を増幅して誤差信号を出力する誤差信号生成手段と、前記交流電源から供給される交流電圧を整流して得られる全波整流波形と前記誤差信号生成手段からの誤差信号とから該全波整流波形と連動した電流目標値を生成する電流目標値生成手段と、前記スイッチング素子のオン期間に流れるスイッチング電流の値が前記電流目標値生成手段からの電流目標値に達したときに該スイッチング素子をオフする第１のオフ制御手段と、前記非ラッチ型出力過電圧検出回路からの第２の検出電圧が第２の基準電圧に達したときに前記スイッチング素子をオフする第２のオフ制御手段と、前記ラッチ型出力過電圧検出回路からラッチ出力を入力したときに前記スイッチング素子をオフする第３のオフ制御手段とを備えることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明に係る力率改善回路の実施の形態を図面を参照しながら説明する。図１は本発明の力率改善回路の実施の形態の構成を示す図である。実施の形態の力率改善回路は、図５に示す従来の力率改善回路に、さらにダイオード８０をＯＶＰ端子−ＣＶ端子間に追加したことを特徴とする。
【００２５】
図１において、交流電源１からフィルタ２に正弦波電圧が供給されており、フィルタ２を通過した正弦波電圧は全波整流回路３で全波整流されてフィルタ４を通過し、フィルタ４からの全波整流波形が力率改善回路５に供給される。フィルタ２，４は、力率改善回路５から交流電源１側に漏洩するノイズ成分を除去する。また、フィルタ２，４は、省略することも可能である。
【００２６】
次に、力率改善回路５の構成について詳細に説明する。力率改善回路５は、チョークコイル６７の主巻線６７ａ、スイッチング素子６８、ダイオード７０、出力コンデンサ７１からなる昇圧型アクティブフィルタ方式である。
【００２７】
チョークコイル６７には、主巻線６７ａと臨界検出用巻線６７ｂが設けられている。主巻線６７ａの一端はフィルタ４の一端と抵抗５１に接続され、主巻線６７ａの他端はスイッチング素子６８のドレインとダイオード７０のアノードに接続されている。また、臨界検出用巻線６７ｂの一端は抵抗６６及びＤＥＴ端子を介してコンパレータ５４の＋入力端子に接続され、臨界検出用巻線６７ｂの他端はＧＮＤに接続されている。ダイオード７０のカソードは出力コンデンサ７１の一端、抵抗７３の一端、抵抗７８の一端、抵抗８３の一端に接続されている。
【００２８】
抵抗７３と抵抗７４と抵抗７５とは、出力電圧検出回路７２を構成し、出力電圧検出回路７２は、出力コンデンサ７１の出力電圧を一定値に制御するために出力電圧を検出して抵抗７５の電圧を第１の検出電圧としてＣＶ端子に出力する。
【００２９】
抵抗７８と抵抗７９ａとは、非ラッチ型出力過電圧検出回路７７を構成し、非ラッチ型出力過電圧検出回路７７は、出力電圧が一定値よりも大きい所定の過電圧値に達したか否かを検出するために使用する第２の検出電圧として抵抗７９ａの電圧をＯＶＰ端子に出力する。
【００３０】
また、抵抗７４と抵抗７５との接続点にダイオード８０のカソードが接続され、抵抗７８と抵抗７９ａとの接続点にダイオード８０のアノードが接続されている。なお、通常時にダイオード８０をオフ状態とするために、抵抗７５の電圧が抵抗７９ａの電圧よりも高くなるように抵抗７９ａの抵抗値が設定されている。
【００３１】
ラッチ型出力過電圧検出回路８１は、出力電圧を抵抗８３と抵抗８４とで分圧し、分圧電圧を基準電圧８６とコンパレータ８５により比較し、過電圧時にはコンパレータ８５からラッチ回路８７にハイレベルを出力し、ラッチ回路８７をセットし、制御回路６のＯＦＦ端子に停止信号を送出し、力率改善回路５を停止させる。
【００３２】
次に、力率改善回路５の制御系である制御回路６の構成について説明する。コンパレータ５４の＋入力端子は、ＤＥＴ端子、抵抗６６、臨界検出用巻線６７ｂを介してＧＮＤに接続されている。また、コンパレータ５４の−入力端子には第３の基準電圧５３が入力されている。コンパレータ５４は、両入力電圧を比較し、＋入力端子に入力されている臨界検出用巻線６７ｂに生じた電圧が第３の基準電圧５３よりも低い場合に、ローレベルのセット信号をフリップフロップ６２のセット端子に出力する。
【００３３】
フリップフロップ６２のセット端子には、コンパレータ５４の出力端子が接続され、リセット端子にはオア回路６１を介してコンパレータ５６の出力端子が接続され、Ｑ出力端子にはアンド回路６４を介してスイッチング素子６８のゲート端子が接続されている。フリップフロップ６２は、ローレベルのセット信号がコンパレータ５４から入力された場合に、ハイレベルのドライブ信号をＱ出力端子に出力する。ハイレベルのリセット信号がオア回路６１を介してコンパレータ５６から入力された場合に、Ｑ出力端子にローレベルを出力する。
【００３４】
オペアンプ５７の−入力端子には出力コンデンサ７１の端子間電圧が抵抗７３，７４，７５によって分圧されて入力され、＋入力端子には第１の基準電圧５８が入力され、オペアンプ５７の−入力端子と出力端子との間に位相補償用コンデンサ７６が接続されている。オペアンプ５７は、抵抗７３，７４，７５及び位相補償用コンデンサ７６により増幅ゲインが設定され、出力コンデンサ７１の出力電圧に対応する分圧電圧と第１の基準電圧５８との差信号を増幅して誤差信号を乗算器５５に供給する。
【００３５】
乗算器５５の一方の入力端子には全波整流回路３からの全波整流波形が抵抗５１，５２により分圧された電圧が入力され、他方の入力端子にはオペアンプ５７からの誤差信号が入力され、乗算器５５は、全波整流波形と誤差信号とを乗算し、全波整流波形と連動した電流目標値Ｖｍとしてコンパレータ５６の−入力端子へ供給する。
【００３６】
コンパレータ５６の−入力端子には乗算器５５からスイッチング電流の電流目標値Ｖｍが供給され、コンパレータ５６の＋入力端子にはＣＳ端子を介して電流検出用抵抗６９が接続され、スイッチング素子６８がオン期間にあるときのドレイン−ソース電流に対応する電圧が電流検出値として入力されている。スイッチング電流が全波整流波形と連動した電流目標値Ｖｍに達すると、コンパレータ５６からハイレベルのリセット信号がオア回路６１を介してフリップフロップ６２に出力される。
【００３７】
コンパレータ５９の−入力端子には第２の基準電圧６０が入力され、コンパレータ５９の＋入力端子には抵抗７８と抵抗７９ａとの分圧電圧がＯＶＰ端子を介して入力され、分圧電圧が第２の基準電圧６０に達するとハイレベルのリセット信号がオア回路６１を介してフリップフロップ６２に出力される。
【００３８】
インバータ回路６３は、ＯＦＦ端子を介してラッチ回路８７から入力される停止信号を反転してローレベルのドライブ信号をアンド回路６４を介してスイッチング素子６８のゲート端子に送出し、スイッチング素子６８をオフさせる。
【００３９】
次に、力率改善回路の動作について説明する。交流電源１が印加されると、交流電源１から供給される正弦波電圧が全波整流回路３で全波整流されて、力率改善回路５に全波整流波形が供給される。
【００４０】
（１）起動時の動作
まず、コンパレータ５４の＋入力端子は、抵抗６６、臨界検出用巻線６７ｂを介して接地された状態になっており、同時に、コンパレータ５４の−入力端子に第３の基準電圧５３が入力されている。コンパレータ５４では、両入力電圧が比較され、＋入力端子の電圧の方が低電位であるので、コンパレータ５４からローレベルのセット信号がフリップフロップ６２に出力されている。
【００４１】
フリップフロップ６２は、コンパレータ５４からのセット信号に応じてセットされ、図２に示すタイミングｔ１のように、Ｑ出力端子からハイレベルのドライブ信号が出力されてアンド回路６４を介してスイッチング素子６８がオンされる。
【００４２】
スイッチング素子６８がオンすると、図２に示すタイミングｔ１のように、スイッチング素子６８のドレイン電圧Ｖｄは０Ｖ近くに低下する。そして、全波整流回路３から主巻線６７ａ，スイッチング素子６８のドレイン−ソース、電流検出用抵抗６９を介してＧＮＤへとスイッチング電流が流れ、チョークコイル６７にエネルギーが蓄えられる。
【００４３】
このとき、スイッチング素子６８に流れるスイッチング電流は、図２に示すように、スイッチング素子６８のソース−ＧＮＤ間に設けられた電流検出用抵抗６９により電圧Ｖｓに変換されてコンパータ５６の＋入力端子に入力され、コンパータ５６で乗算器５５から出力される全波整流波形と連動した電流目標値Ｖｍと比較される。
【００４４】
（２）電流目標値Ｖｍ
ＣＶ端子とＦＢ端子との間には比較的大きな位相補償用の例えば０．６８μＦからなるコンデンサ７６が設けられ、出力コンデンサ７１からの出力電圧は、抵抗７３，７４，抵抗７５によって分圧されてＣＶ端子を介してオペアンプ５７の−入力端子に入力され、出力電圧の分圧値と第１の基準電圧５８との差信号を増幅して出力される誤差信号をオペアンプ５７から乗算器５５に供給される。
【００４５】
一方、全波整流回路３からの全波整流波形は抵抗５１，５２により分圧されて乗算器５５に入力される。
【００４６】
乗算器５５では、オペアンプ５７からの誤差信号と全波整流回路３からの全波整流波形を乗算した電圧が生成され、全波整流波形と連動した電流目標値Ｖｍとしてコンパレータ５６の−入力端子へ供給される。
【００４７】
（３）スイッチング素子のオフ制御
図２に示すタイミングｔ２のように、スイッチング電流の電流検出値が全波整流波形と連動した電流目標値Ｖｍに達すると、コンパレータ５６からオア回路６１を介してハイレベルのリセット信号がフリップフロップ６２に出力される。フリップフロップ６２はコンパレータ５６からのリセット信号に応じてリセットされ、Ｑ出力端子から出力されていたハイレベルのドライブ信号がローレベルに切り替わり、スイッチング素子６８がオフされる。
【００４８】
スイッチング素子６８がオフすると、チョークコイル６７に蓄えられていたエネルギーとフィルタ４から供給される電圧とが合成され、ダイオード７０を通して出力コンデンサ７１に充電される。
【００４９】
この結果、出力コンデンサ７１には、フィルタ４から供給された全波整流波形のピーク値より高く昇圧された電圧が出力される。
【００５０】
（４）スイッチング素子のオン制御
次に、チョークコイル６７に蓄えられていたエネルギーの放出が終了すると、臨界検出用巻線６７ｂにリンギング電圧が発生し、臨界検出用巻線６７ｂの電圧が反転する。この電圧は第３の基準電圧５３とコンパレータ５４により比較され、図２に示すタイミングｔ３において、コンパレータ５４からローレベルのセット信号がフリップフロップ６２に出力される。
【００５１】
この結果、コンパレータ５４からのセット信号に応じてフリップフロップ６２がセットされ、図２に示すタイミングｔ３のように、再びハイレベルのドライブ信号がスイッチング素子６８のゲート端子に入力されてスイッチング素子６８がオンされる。
【００５２】
以後、このような動作の繰り返しにより、力率改善回路５の出力コンデンサ７１における出力電圧は、一定に保たれる。同時に、交流電源１に流れる電流が交流電源１の電圧に追従した正弦波電流波形となる。
【００５３】
（５）出力電圧検出回路７２が通常動作しているとき
次に出力電圧検出回路７２の通常動作を説明する。この場合には、抵抗７５の電圧が抵抗７９ａの電圧よりも高くなっているので、ダイオード８０はオフ状態となる。このため、出力電圧検出回路７２と非ラッチ型過電圧検出回路７７とが全く切離されるため、ＯＶＰ端子側が位相補償用コンデンサ７６の影響を全く受けなくなる。
【００５４】
その結果、コンパレータ５９の＋入力端子には抵抗７８と抵抗７９ａとの分圧電圧がＯＶＰ端子を介して入力されるため、コンパレータ５９は、高速に作動して、入力急変、負荷急変においても、図３に示すように、ＯＶＰ端子の設定電圧であるＯＶＰレベルで出力電圧が定電圧化される。このため、出力過電圧を確実に防止することができる。
【００５５】
（６）出力電圧検出回路７２の動作が不良となったとき
ここでは、出力電圧検出回路７２の動作が不良となった一例として、抵抗７３がＯＰＥＮとなった時の動作を説明する。抵抗７３がＯＰＥＮとなった場合には、抵抗７３、抵抗７４、抵抗７５の経路に電流が流れないため、ＣＶ端子の電圧が低下する。これにより、ダイオード８０がオンして、電流が抵抗７８からダイオード８０を介して抵抗７５に流れるとともに、電流が抵抗７８から抵抗７９ａにも流れる。このため、ＯＶＰ端子の抵抗は、抵抗７５と抵抗７９ａとの並列抵抗となり、小さい抵抗値となるため、抵抗７３のＯＰＥＮに対して、ＯＶＰ端子が機能しなくなる。即ち、過電圧時に、コンパレータ５９が機能しないため、出力電圧は過電圧となるが、ラッチ型出力過電圧検出回路８１が作動して、力率改善回路５を安全に確実に停止させることができる。
【００５６】
【発明の効果】
以上、説明したように本発明によれば、出力電圧検出回路の動作が不良となった場合には、非ラッチ型出力過電圧検出回路の作動を禁止して、ラッチ型出力過電圧検出回路を確実に作動させることにより、力率改善回路を安全に確実に停止させることができる。
【図面の簡単な説明】
【図１】本発明の力率改善回路の実施の形態の構成を示す図である。
【図２】実施の形態の力率改善回路の動作を説明するためのタイミングチャートである。
【図３】力率改善回路の動作を説明するための波形である。
【図４】従来の力率改善回路の一例の構成を示す図である。
【図５】従来の力率改善回路の他の一例の構成を示す図である。
【符号の説明】
１交流電源
２，４フィルタ
３全波整流回路
５力率改善回路
６制御回路
５４，５６，５９，８５コンパレータ
５５乗算器
６２フリップフロップ
５７オペアンプ
６３インバータ回路
６１オア回路
６４アンド回路
６７チョークコイル
６８スイッチング素子
７０ダイオード
７１出力コンデンサ
５１，５２，６６，７３〜７５，７８，７９，７９ａ，８３，８４抵抗
７６位相補償用コンデンサ
８０ダイオード
７２出力電圧検出回路
７７非ラッチ型出力過電圧検出回路
８１ラッチ型出力過電圧検出回路
８７ラッチ回路
６９電流検出用抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a protection circuit for a power factor correction circuit.
[0002]
[Prior art]
An example of this type of conventional power factor correction circuit is shown in FIG. In FIG. 4, the sine wave voltage from the AC power source 1 passes through the filter 2 and is full-wave rectified by the full-wave rectifier circuit 3, and the full-wave rectified waveform passes through the filter 4 and is supplied to the power factor correction circuit 5. . The power factor correction circuit 5 is a boost type active filter system including a main winding 67a of a choke coil 67, a switching element 68, a diode 70, and an output capacitor 71, and has a control circuit 6 as a control system.
[0003]
Next, the operation of the power factor correction circuit 5 shown in FIG. 4 will be described. First, one end of the criticality detection winding 67b of the choke coil 67 is connected to the GND, and the other end is input to the + input terminal of the comparator 54 via the resistor 66 and the DET terminal. A third reference voltage 53 is input to the input terminal. The comparator 54 compares both input voltages, and a low level set signal is output from the comparator 54 to the flip-flop 62.
[0004]
When the flip-flop 62 is set according to the set signal from the comparator 54, a high level drive signal is supplied from the Q output terminal to the gate terminal of the switching element 68 via the AND circuit 64, and the switching element 68 is turned on. To do. When the switching element 68 is turned on, a switching current flows from the AC power source 1 to the GND via the main winding 67 a of the choke coil 67, the drain-source of the switching element 68, and the current detection resistor 69. Is stored.
[0005]
At this time, the switching current flowing through the switching element 68 is converted into a voltage by a current detection resistor 69 provided between the source and GND of the switching element 68 and input to the + input terminal of the comparator 56. The current target value Vm output from 55 is compared.
[0006]
When the switching current reaches the current target value Vm, a high level reset signal is output from the comparator 56 to the flip-flop 62 via the OR circuit 61. The flip-flop 62 is reset in response to the reset signal from the comparator 56, the high-level drive signal output from the Q output terminal is switched to the low level, and the switching element 68 is turned off.
[0007]
When the switching element 68 is turned off, the energy stored in the choke coil 67 and the voltage supplied from the filter 4 are combined, and the output capacitor 71 is charged through the diode 70. As a result, a voltage boosted higher than the peak value of the full-wave rectified waveform supplied from the filter 4 is output to the output capacitor 71.
[0008]
When the energy stored in the choke coil 67 is released, the winding voltage of the choke coil 67 is reversed. This winding voltage is detected by the criticality detection winding 67b of the choke coil 67 and input to the comparator 54 via the resistor 66 and the DET terminal. The comparator 54 compares the voltage from the DET terminal with the third reference voltage 53, and a low level set signal is output from the comparator 54 to the flip-flop 62. As a result, the flip-flop 62 is set according to the set signal from the comparator 54, and a high-level drive signal is again input to the gate terminal of the switching element 68, turning on the switching element 68. That is, when the energy release from the choke coil 67 is completed, the flip-flop 62 is set again and the switching element 68 is turned on.
[0009]
The output voltage from the output capacitor 71 is divided by a resistor 73, a resistor 74, and a resistor 75 and input to the operational amplifier 57 via the CV terminal. The operational amplifier 57 amplifies a difference signal from the first reference voltage 58. The output error signal is supplied to the multiplier 55.
[0010]
The full-wave rectified waveform from the filter 4 is divided by resistors 51 and 52 and input to the multiplier 55 via the AC terminal. The multiplier 55 multiplies the full-wave rectified waveform by this error signal, and the multiplication output is It is supplied to the negative input terminal of the comparator 56. The output of the multiplier 55 is the magnitude of the full-wave rectified waveform (pulsating waveform) depending on the output voltage, and becomes the current target value Vm of the switching current detected via the CS terminal.
[0011]
Thereafter, the output voltage of the output capacitor 71 of the power factor correction circuit 5 is kept constant by repeating such operations. At the same time, the current flowing through the AC power source 1 becomes a sine wave current waveform following the voltage of the AC power source 1.
[0012]
The power factor correction circuit 5 includes a latch-type output overvoltage detection circuit 81 that stops the power factor correction circuit 5 when the output voltage becomes an overvoltage due to a failure or the like. The latch-type output overvoltage detection circuit 81 divides the output voltage by the resistor 83 and the resistor 84, compares the divided voltage by the reference voltage 86 and the comparator 85, and outputs a high level from the comparator 85 to the latch circuit 87 when overvoltage occurs. Then, the latch circuit 87 is set, a stop signal is sent to the OFF terminal of the control circuit 6, and the power factor correction circuit 5 is stopped.
[0013]
The power factor correction circuit 5 performs feedback control by inputting the voltage of the resistor 75 of the output voltage detection circuit 72 including the resistor 73, the resistor 74, and the resistor 75 to the operational amplifier 57 in order to make the output voltage constant. However, in order to make the current flowing through the AC power source 1 into a sine wave shape, it is necessary to sufficiently slow down the response corresponding to the frequency of the sine wave. For this reason, a relatively large phase compensation capacitor 76 is connected between the FB terminal and the CV terminal. As a result, the response can be sufficiently delayed corresponding to the frequency of the sine wave. However, since the response is slow, there is a problem that the output voltage rises in a short period due to a sudden change in input, a sudden change in load, or the like.
[0014]
In order to solve this problem, the control circuit 6 is provided with an OVP terminal, and the OVP terminal inputs a voltage at a connection point between the resistor 73 and the resistor 74 of the output voltage detection circuit 72, and the voltage is The voltage is set slightly higher than the voltage at the CV terminal. When a voltage higher than the second reference voltage 60 is input from the OVP terminal, the comparator 59 outputs a high level. The output of the comparator 59 resets the flip-flop 62 via the OR circuit 61 and turns off the switching element 68. As a result, the switching element 68 is turned off only during a period in which the output voltage is increased due to an abrupt input change or a sudden load change, thereby preventing the output voltage from rising.
[0015]
However, since the power factor correction circuit shown in FIG. 4 has a relatively large phase compensation capacitor 76, the voltage of the FB terminal also affects the voltage of the OVP terminal, and the response speed of the OVP terminal is slightly slowed down. There was a drawback that the voltage rose transiently.
[0016]
In order to avoid this drawback, in the power factor correction circuit shown in FIG. 5, in addition to the output voltage detection circuit 72, a non-latch type output overvoltage detection circuit 77 comprising a resistor 78 and a resistor 79 is added. 79 is input to the OVP terminal. That is, the configuration is not affected at all by the phase compensation capacitor 76, and speed response is possible.
[0017]
[Problems to be solved by the invention]
However, the power factor correction circuit shown in FIG. 5 has the following problems. For example, when the resistor 73 of the output voltage detection circuit 72 is opened (OPEN), the output factor increases in the power factor correction circuit shown in FIG. 4 because the OVP terminal is also OPEN and the comparator 59 does not function. To do. In the case of such a failure, the latch-type output overvoltage detection circuit 81 operates to stop the power factor correction circuit safely.
[0018]
However, in the power factor correction circuit shown in FIG. 5, when the resistance 73 becomes OPEN, the divided voltage of the resistance 78 and the resistance 79 is applied to the OVP terminal, so that the output voltage is determined by the set voltage of the OVP terminal. It becomes voltage. That is, although the power factor correction circuit does not function normally due to the stop of voltage application to the CV terminal, the power factor correction circuit has a drawback that it continues to operate due to voltage application to the OVP terminal. Further, since the output voltage at this time is a set voltage of the OVP terminal, it is larger than a normal value, and there is a drawback that it adversely affects devices connected to the subsequent stage of the power factor correction circuit.
[0019]
An object of the present invention is to provide a power factor correction circuit capable of safely and reliably stopping a latch-type output overvoltage detection circuit when the operation of the output voltage detection circuit becomes defective. There is to do.
[0020]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the invention of claim 1 is characterized in that a full-wave rectified waveform obtained by rectifying an AC voltage supplied from an AC power source is input via a choke coil, turned on / off by a switching element, and rectified and smoothed. A power factor correction circuit for obtaining a DC output voltage, wherein the output voltage is detected to obtain a first detection voltage in order to control the output voltage to a constant value, and the output voltage A non-latch type output overvoltage detection circuit for obtaining a second detection voltage used for detecting whether or not a predetermined overvoltage value greater than the predetermined value has been reached, and an overvoltage state of the output voltage and the output voltage And a latch-type output overvoltage detection circuit that latches an output indicating that the output voltage has reached the overvoltage reference voltage, and the output voltage detection circuit. A control circuit for controlling on / off of the switching element based on a first detection voltage, a second detection voltage obtained by the non-latch type output overvoltage detection circuit, and a latch output from the latch type output overvoltage detection circuit; And an interlocking element that disables the non-latch type overvoltage detection circuit in conjunction with the malfunction when the output voltage detection circuit is deactivated.
[0021]
The invention according to claim 2 is characterized in that the interlocking element is a diode that connects the output voltage detection circuit and the non-latching overvoltage detection circuit.
[0022]
According to a third aspect of the present invention, the output voltage detection circuit includes a first resistor and a second resistor connected in series, and the non-latch type overvoltage detection circuit includes a third resistor and a fourth resistor. Are connected in series, a cathode of the diode is connected to a connection point between the first resistor and the second resistor, and a connection point between the third resistor and the fourth resistor is connected to the connection point between the third resistor and the fourth resistor. The anode of a diode is connected.
[0023]
According to a fourth aspect of the present invention, the control circuit amplifies the difference signal between the first detection voltage and the first reference voltage obtained by the output voltage detection circuit, and outputs an error signal. Current target value generation for generating a current target value linked to the full-wave rectified waveform from a full-wave rectified waveform obtained by rectifying an AC voltage supplied from the AC power supply and an error signal from the error signal generating means Means, a first off control means for turning off the switching element when the value of the switching current flowing during the ON period of the switching element reaches a current target value from the current target value generating means, and the non-latching type A second off control means for turning off the switching element when a second detection voltage from the output overvoltage detection circuit reaches a second reference voltage; and a latch output from the latch-type output overvoltage detection circuit Characterized in that it comprises a third off control means for turning off said switching element when the input.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a power factor correction circuit according to the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a configuration of an embodiment of a power factor correction circuit according to the present invention. The power factor correction circuit according to the embodiment is characterized in that a diode 80 is further added between the OVP terminal and the CV terminal in addition to the conventional power factor correction circuit shown in FIG.
[0025]
In FIG. 1, a sine wave voltage is supplied from an AC power source 1 to a filter 2, and the sine wave voltage that has passed through the filter 2 is full-wave rectified by a full-wave rectifier circuit 3 and passes through a filter 4. A full-wave rectified waveform is supplied to the power factor correction circuit 5. The filters 2 and 4 remove noise components that leak from the power factor correction circuit 5 to the AC power supply 1 side. The filters 2 and 4 can be omitted.
[0026]
Next, the configuration of the power factor correction circuit 5 will be described in detail. The power factor correction circuit 5 is a boost type active filter system including a main winding 67a of a choke coil 67, a switching element 68, a diode 70, and an output capacitor 71.
[0027]
The choke coil 67 is provided with a main winding 67a and a criticality detection winding 67b. One end of the main winding 67 a is connected to one end of the filter 4 and the resistor 51, and the other end of the main winding 67 a is connected to the drain of the switching element 68 and the anode of the diode 70. One end of the criticality detection winding 67b is connected to the + input terminal of the comparator 54 via the resistor 66 and the DET terminal, and the other end of the criticality detection winding 67b is connected to GND. The cathode of the diode 70 is connected to one end of the output capacitor 71, one end of the resistor 73, one end of the resistor 78, and one end of the resistor 83.
[0028]
The resistor 73, the resistor 74, and the resistor 75 constitute an output voltage detection circuit 72. The output voltage detection circuit 72 detects the output voltage in order to control the output voltage of the output capacitor 71 to a constant value. The voltage is output to the CV terminal as the first detection voltage.
[0029]
The resistor 78 and the resistor 79a constitute a non-latch type output overvoltage detection circuit 77. The non-latch type output overvoltage detection circuit 77 detects whether or not the output voltage has reached a predetermined overvoltage value larger than a certain value. The voltage of the resistor 79a is output to the OVP terminal as the second detection voltage used for this.
[0030]
The cathode of the diode 80 is connected to the connection point between the resistor 74 and the resistor 75, and the anode of the diode 80 is connected to the connection point between the resistor 78 and the resistor 79a. Note that the resistance value of the resistor 79a is set so that the voltage of the resistor 75 becomes higher than the voltage of the resistor 79a in order to turn off the diode 80 in a normal state.
[0031]
The latch-type output overvoltage detection circuit 81 divides the output voltage by the resistor 83 and the resistor 84, compares the divided voltage by the reference voltage 86 and the comparator 85, and outputs a high level from the comparator 85 to the latch circuit 87 when overvoltage occurs. Then, the latch circuit 87 is set, a stop signal is sent to the OFF terminal of the control circuit 6, and the power factor correction circuit 5 is stopped.
[0032]
Next, the configuration of the control circuit 6 that is a control system of the power factor correction circuit 5 will be described. The + input terminal of the comparator 54 is connected to GND via a DET terminal, a resistor 66, and a criticality detection winding 67b. The third reference voltage 53 is input to the negative input terminal of the comparator 54. The comparator 54 compares the two input voltages, and if the voltage generated in the criticality detection winding 67b input to the + input terminal is lower than the third reference voltage 53, the low level set signal is flip-flopped. Output to 62 set terminals.
[0033]
The output terminal of the comparator 54 is connected to the set terminal of the flip-flop 62, the output terminal of the comparator 56 is connected to the reset terminal via the OR circuit 61, and the switching element is connected to the Q output terminal via the AND circuit 64. 68 gate terminals are connected. When a low level set signal is input from the comparator 54, the flip-flop 62 outputs a high level drive signal to the Q output terminal. When a high level reset signal is input from the comparator 56 via the OR circuit 61, a low level is output to the Q output terminal.
[0034]
The inter-terminal voltage of the output capacitor 71 is divided and input to the negative input terminal of the operational amplifier 57 by the resistors 73, 74, 75, the first reference voltage 58 is input to the positive input terminal, and the negative input of the operational amplifier 57 is input. A phase compensation capacitor 76 is connected between the terminal and the output terminal. The operational amplifier 57 amplifies the difference signal between the divided voltage corresponding to the output voltage of the output capacitor 71 and the first reference voltage 58 by setting the amplification gain by the resistors 73, 74, 75 and the phase compensation capacitor 76. The error signal is supplied to the multiplier 55.
[0035]
A voltage obtained by dividing the full-wave rectified waveform from the full-wave rectifier circuit 3 by the resistors 51 and 52 is input to one input terminal of the multiplier 55, and an error signal from the operational amplifier 57 is input to the other input terminal. The multiplier 55 multiplies the full-wave rectified waveform and the error signal, and supplies the result to the negative input terminal of the comparator 56 as the current target value Vm linked to the full-wave rectified waveform.
[0036]
The current target value Vm of the switching current is supplied from the multiplier 55 to the negative input terminal of the comparator 56, and the current detection resistor 69 is connected to the positive input terminal of the comparator 56 via the CS terminal, so that the switching element 68 is turned on. A voltage corresponding to the drain-source current during the period is input as a current detection value. When the switching current reaches the current target value Vm linked to the full-wave rectified waveform, a high level reset signal is output from the comparator 56 to the flip-flop 62 via the OR circuit 61.
[0037]
The second reference voltage 60 is input to the negative input terminal of the comparator 59, and the divided voltage of the resistor 78 and the resistor 79 a is input to the positive input terminal of the comparator 59 via the OVP terminal. When the reference voltage 60 of 2 is reached, a high level reset signal is output to the flip-flop 62 via the OR circuit 61.
[0038]
The inverter circuit 63 inverts the stop signal input from the latch circuit 87 via the OFF terminal and sends a low level drive signal to the gate terminal of the switching element 68 via the AND circuit 64 to turn off the switching element 68. Let
[0039]
Next, the operation of the power factor correction circuit will be described. When the AC power supply 1 is applied, the sine wave voltage supplied from the AC power supply 1 is full-wave rectified by the full-wave rectifier circuit 3 and a full-wave rectified waveform is supplied to the power factor correction circuit 5.
[0040]
(1) Operation at startup First, the + input terminal of the comparator 54 is grounded via the resistor 66 and the criticality detection winding 67b, and at the same time, the third input terminal is connected to the −input terminal of the comparator 54. A reference voltage 53 is input. In the comparator 54, both input voltages are compared, and the voltage at the + input terminal is at a lower potential, so that a low level set signal is output from the comparator 54 to the flip-flop 62.
[0041]
The flip-flop 62 is set according to the set signal from the comparator 54, and a high-level drive signal is output from the Q output terminal and the switching element 68 is connected via the AND circuit 64 at timing t 1 shown in FIG. Turned on.
[0042]
When the switching element 68 is turned on, the drain voltage Vd of the switching element 68 decreases to near 0 V as shown at timing t1 shown in FIG. Then, a switching current flows from the full-wave rectifier circuit 3 to the GND through the main winding 67 a, the drain-source of the switching element 68, and the current detection resistor 69, and energy is stored in the choke coil 67.
[0043]
At this time, the switching current flowing through the switching element 68 is converted to the voltage Vs by the current detection resistor 69 provided between the source and GND of the switching element 68 and is applied to the + input terminal of the comparator 56 as shown in FIG. It is input and compared with the current target value Vm linked with the full-wave rectified waveform output from the multiplier 55 by the comparator 56.
[0044]
(2) Current target value Vm
A relatively large phase compensation capacitor 76 of 0.68 μF, for example, is provided between the CV terminal and the FB terminal, and the output voltage from the output capacitor 71 is divided by resistors 73 and 74 and resistor 75. An error signal, which is input to the negative input terminal of the operational amplifier 57 via the CV terminal and amplified by the difference signal between the divided value of the output voltage and the first reference voltage 58, is supplied from the operational amplifier 57 to the multiplier 55. Is done.
[0045]
On the other hand, the full-wave rectified waveform from the full-wave rectifier circuit 3 is divided by resistors 51 and 52 and input to the multiplier 55.
[0046]
In the multiplier 55, a voltage obtained by multiplying the error signal from the operational amplifier 57 and the full-wave rectified waveform from the full-wave rectifier circuit 3 is generated. Supplied.
[0047]
(3) Switching element off control When the detected current value of the switching current reaches the current target value Vm linked to the full-wave rectified waveform as shown in the timing t2 shown in FIG. A level reset signal is output to the flip-flop 62. The flip-flop 62 is reset in response to the reset signal from the comparator 56, the high-level drive signal output from the Q output terminal is switched to the low level, and the switching element 68 is turned off.
[0048]
When the switching element 68 is turned off, the energy stored in the choke coil 67 and the voltage supplied from the filter 4 are combined, and the output capacitor 71 is charged through the diode 70.
[0049]
As a result, a voltage boosted higher than the peak value of the full-wave rectified waveform supplied from the filter 4 is output to the output capacitor 71.
[0050]
(4) On-control of switching element Next, when the energy stored in the choke coil 67 is released, a ringing voltage is generated in the criticality detection winding 67b, and the voltage of the criticality detection winding 67b is inverted. . This voltage is compared with the third reference voltage 53 by the comparator 54, and a low level set signal is output from the comparator 54 to the flip-flop 62 at the timing t3 shown in FIG.
[0051]
As a result, the flip-flop 62 is set according to the set signal from the comparator 54, and the high-level drive signal is input again to the gate terminal of the switching element 68 as shown in timing t3 shown in FIG. Turned on.
[0052]
Thereafter, by repeating such an operation, the output voltage at the output capacitor 71 of the power factor correction circuit 5 is kept constant. At the same time, the current flowing through the AC power source 1 becomes a sine wave current waveform following the voltage of the AC power source 1.
[0053]
(5) When the output voltage detection circuit 72 is operating normally The normal operation of the output voltage detection circuit 72 will be described next. In this case, since the voltage of the resistor 75 is higher than the voltage of the resistor 79a, the diode 80 is turned off. For this reason, since the output voltage detection circuit 72 and the non-latching overvoltage detection circuit 77 are completely separated, the OVP terminal side is not affected by the phase compensation capacitor 76 at all.
[0054]
As a result, since the divided voltage of the resistor 78 and the resistor 79a is input to the + input terminal of the comparator 59 via the OVP terminal, the comparator 59 operates at high speed, As shown in FIG. 3, the output voltage is made constant at the OVP level which is the set voltage of the OVP terminal. For this reason, output overvoltage can be reliably prevented.
[0055]
(6) When the operation of the output voltage detection circuit 72 becomes defective Here, the operation when the resistance 73 becomes OPEN will be described as an example of the operation of the output voltage detection circuit 72 being defective. When the resistance 73 becomes OPEN, no current flows through the path of the resistance 73, the resistance 74, and the resistance 75, so the voltage at the CV terminal decreases. As a result, the diode 80 is turned on, and a current flows from the resistor 78 to the resistor 75 via the diode 80, and a current also flows from the resistor 78 to the resistor 79a. For this reason, the resistance of the OVP terminal becomes a parallel resistance of the resistor 75 and the resistor 79a and has a small resistance value, so that the OVP terminal does not function with respect to OPEN of the resistor 73. That is, since the comparator 59 does not function during overvoltage, the output voltage becomes overvoltage, but the latch-type output overvoltage detection circuit 81 operates and the power factor correction circuit 5 can be stopped safely and reliably.
[0056]
【The invention's effect】
As described above, according to the present invention, when the operation of the output voltage detection circuit becomes defective, the operation of the non-latch type output overvoltage detection circuit is prohibited, and the latch type output overvoltage detection circuit is reliably configured. By operating, the power factor correction circuit can be safely and reliably stopped.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an embodiment of a power factor correction circuit according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the power factor correction circuit according to the embodiment;
FIG. 3 is a waveform for explaining the operation of the power factor correction circuit;
FIG. 4 is a diagram illustrating a configuration of an example of a conventional power factor correction circuit.
FIG. 5 is a diagram showing a configuration of another example of a conventional power factor correction circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 AC power supply 2, 4 Filter 3 Full wave rectifier circuit 5 Power factor improvement circuit 6 Control circuit 54, 56, 59, 85 Comparator 55 Multiplier 62 Flip-flop 57 Operational amplifier 63 Inverter circuit 61 OR circuit 64 AND circuit 67 Choke coil 68 Switching Element 70 Diode 71 Output capacitors 51, 52, 66, 73 to 75, 78, 79, 79a, 83, 84 Resistor 76 Phase compensation capacitor 80 Diode 72 Output voltage detection circuit 77 Non-latch type output overvoltage detection circuit 81 Latch type output Overvoltage detection circuit 87 Latch circuit 69 Current detection resistor

Claims

A power factor correction circuit that inputs a full-wave rectified waveform obtained by rectifying an AC voltage supplied from an AC power source through a choke coil, is turned on / off by a switching element, and rectified and smoothed to obtain a DC output voltage. ,
An output voltage detection circuit for detecting the output voltage and obtaining a first detection voltage in order to control the output voltage to a constant value;
A non-latching output overvoltage detection circuit for obtaining a second detection voltage used for detecting whether or not the output voltage has reached a predetermined overvoltage value greater than the predetermined value;
A latch-type output overvoltage detection circuit that compares the output voltage with an overvoltage reference voltage for detecting an overvoltage state of the output voltage, and latches an output indicating that the output voltage has reached the overvoltage reference voltage;
The switching element based on a first detection voltage obtained by the output voltage detection circuit, a second detection voltage obtained by the non-latch type output overvoltage detection circuit, and a latch output from the latch type output overvoltage detection circuit A control circuit for controlling on / off,
When the output voltage detection circuit becomes inoperative, an interlocking element that disables the non-latching overvoltage detection circuit in conjunction with the non-operation,
A power factor correction circuit comprising:

2. The power factor correction circuit according to claim 1, wherein the interlocking element is a diode that connects the output voltage detection circuit and the non-latching overvoltage detection circuit.

The output voltage detection circuit includes a first resistor and a second resistor connected in series, and the non-latch type overvoltage detection circuit includes a third resistor and a fourth resistor connected in series. The cathode of the diode is connected to the connection point between the first resistor and the second resistor, and the anode of the diode is connected to the connection point between the third resistor and the fourth resistor. The power factor correction circuit according to claim 2, wherein

The control circuit includes:
Error signal generating means for amplifying a difference signal between the first detection voltage obtained by the output voltage detection circuit and the first reference voltage and outputting an error signal;
Current target value generating means for generating a current target value linked to the full wave rectified waveform from a full wave rectified waveform obtained by rectifying an AC voltage supplied from the AC power supply and an error signal from the error signal generating means. When,
First off control means for turning off the switching element when the value of the switching current flowing during the on period of the switching element reaches the current target value from the current target value generating means;
Second off control means for turning off the switching element when a second detection voltage from the non-latch type output overvoltage detection circuit reaches a second reference voltage;
Third off control means for turning off the switching element when a latch output is input from the latch-type output overvoltage detection circuit;
The power factor correction circuit according to any one of claims 1 to 3, further comprising: