JP4016157B2

JP4016157B2 - Manufacturing method of MIS field effect transistor

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Publication number: JP4016157B2
Application number: JP15960898A
Authority: JP
Inventors: 洋高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 2007-12-05
Anticipated expiration: 2018-06-08
Also published as: JPH11354784A

Description

【０００１】
【発明の属する技術分野】
本発明は、積み上げ拡散層（Elevated Source and Drain）構造及びトレンチ構造を有するＭＩＳ電界効果型トランジスタの作製方法に関する。
【０００２】
【従来の技術】
ソース／ドレイン領域の抵抗を低減させるために、ソース／ドレイン領域の表面にシリサイド層を形成するサリサイド技術が公知である。半導体集積回路の高速化及び高集積化を図るためには浅い接合の形成が要求される。そして、このような浅い接合を形成すべきＭＩＳ電界効果型トランジスタ（ＭＩＳ−ＦＥＴ）に対してこのようなサリサイド技術を適用する場合、積み上げ拡散層構造を形成することが好ましい。一方、ＭＩＳ−ＦＥＴの微細化に伴い、素子分離領域をトレンチ構造、特にシャロートレンチ構造とする技術の開発が進められている。以下、シャロートレンチ構造及び積み上げ拡散層構造を有するＭＯＳ−ＦＥＴの製造方法の概要を、図１〜図２並びに図９〜図１０のシリコン半導体基板等の模式的な一部断面図を参照して説明する。
【０００３】
［工程−１０］
先ず、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。具体的には、シリコン半導体基板１０の表面にパッド酸化膜１１を熱酸化法に基づき形成した後、パッド酸化膜１１上にＣＶＤ法にて厚さ１５０ｎｍ程度のＳｉＮから成るマスク層１２を形成する（図１の（Ａ）参照）。その後、リソグラフィ技術及びドライエッチング技術に基づき、マスク層１２及びパッド酸化膜１１に開口部を形成し、更には、シリコン半導体基板１０に溝部１３を形成する（図１の（Ｂ）参照）。
【０００４】
［工程−２０］
その後、ＣＶＤ法にて溝部１３を含む全面にＳｉＯ₂層１４を堆積させ、溝部１３をＳｉＯ₂層１４によって埋め込む。次に、エッチバック法あるいは化学的機械的研磨法（ＣＭＰ法）によって、マスク層１２上のＳｉＯ₂層１４を除去し、平坦化する（図１の（Ｃ）参照）。この際、マスク層１２はストッパ層として機能する。そして、ウエットエッチング法によってマスク層１２を除去し、溝部１３がＳｉＯ₂層１４によって埋め込まれたシャロートレンチ構造を有する素子分離領域１５を形成する（図２の（Ａ）参照）。ウエットエッチングは等方的なエッチングであるが故に、素子分離領域１５とシリコン半導体基板１０の表面の境界領域における素子分離領域１５の肩部１５Ａに凹部１５Ｂが形成されてしまう。
【０００５】
［工程−３０］
その後、シリコン半導体基板１０の表面を熱酸化することによってゲート絶縁膜２０を形成した後、公知の方法でゲート領域２３を形成し、更に、イオン注入を行うことによって低濃度不純物領域２４を形成する。尚、ゲート領域２３は、例えば、不純物が含有されたポリシリコン層２１、及びその上に形成されたオフセット酸化膜２２から構成されている。その後、全面にＳｉＮ層をＣＶＤ法にて堆積させ、エッチバックを行うことによって、ゲート領域２３の側壁にゲートサイドウオール２５を形成する（図２の（Ｂ）参照）。
【０００６】
［工程−４０］
その後、ソース／ドレイン領域を形成すべきシリコン半導体基板１０の上にシリコン層（積み上げシリコン層とも呼ばれる）２６を選択エピタキシャル成長法によって形成する（図９の（Ａ）参照）。尚、ＳｉＨ₄等を用いたＣＶＤ法にてシリコン層２６を形成するとき、インキュベーション時間の差に起因して、シリコン層２６の成長初期には、シリコン半導体基板１０の表面にのみシリコン層２６が成長する。シリコン層２６の成長を更に続けると、素子分離領域１５の表面にもシリコン核の形成が始まり、選択性が破れる。選択エピタキシャル成長法においては、このような選択性が破れる前にシリコン層２６の形成を完了する。
【０００７】
［工程−５０］
次に、イオン注入法によってシリコン層２６及びシリコン半導体基板１０の表面に高濃度不純物領域を形成し、イオン注入された不純物の活性化処理を行い、ソース／ドレイン領域２８を形成する（図９の（Ｂ）参照）。
【０００８】
［工程−６０］
その後、例えばコバルト（Ｃｏ）から成る金属反応層３０及びＴｉＮ層（図示せず）を順次、スパッタ法にて全面に成膜し（図１０の（Ａ）参照）、窒素ガス雰囲気下、５５０゜Ｃ、３０秒の熱処理を施し、シリコン層２６を構成するＳｉ原子と金属反応層３０を構成するＣｏ原子とを反応させ、コバルトシリサイド層３１を形成する。次に、素子分離領域１５上、ゲートサイドウオール２５上及びオフセット酸化膜２２上に残された未反応の金属反応層及びＴｉＮ層を除去し（図１０の（Ｂ）参照）、窒素ガス雰囲気下、７００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイド層３１の低抵抗化を図る。
【０００９】
［工程−７０］
次に、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成し、かかる開口部４１内を含む層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２を形成する（図１１参照）。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００１０】
一般に、金属反応層３０を構成する金属原子と反応するソース／ドレイン領域の厚さは、最終的に形成されるシリサイド層の厚さ程度である。従って、積み上げシリコン層を形成しない、通常のＭＯＳ−ＦＥＴの製造方法では、厚さ方向のソース／ドレイン領域の相当の部分（便宜上、シリコン反応層と呼ぶ）が金属反応層と反応する結果、浅い接合を形成することが困難となる。
【００１１】
これに対して、積み上げ拡散層構造においては、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上に積み上げシリコン層２６を形成し、その後、シリコン半導体基板１０にソース／ドレイン領域２８を形成し、更に、形成された積み上げシリコン層２６に対してサリサイド技術を適用する。このように、積み上げシリコン層２６を形成するので、接合深さを変えることなくシリコン反応層を確保することができる。従って、ソース／ドレイン領域２８の低抵抗化に必要なシリコン反応層の層厚の確保と、浅い接合形成の両立が可能となる。
【００１２】
【発明が解決しようとする課題】
ところで、［工程−４０］において、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上に積み上げシリコン層２６を選択エピタキシャル成長法によって形成するとき、素子分離領域１５近傍のシリコン半導体基板１０の表面におけるシリコン層２６の成長レートが遅いため、素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなる。尚、このシリコン層２６の薄い部分をシリコン層の凹部２６Ａと呼ぶ。このような状態でシリサイド層３１を形成すると、素子分離領域１５近傍のシリサイド層３１（図１０の（Ｂ）において、円形の領域「Ａ」にて示す）がソース／ドレイン領域２８を突き抜け、接合リークの原因となる。
【００１３】
また、［工程−７０］において、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、図１１において、円形の領域「Ｂ」にて示すように、合わせずれによって開口部４１が素子分離領域１５上に形成されると、開口部４１の形成の際、素子分離領域１５の凹部１５Ｂが抉られ、この部分に金属配線材料層が堆積する結果、やはり、接合リークの原因となる。
【００１４】
従って、本発明の目的は、積み上げ拡散層構造及びトレンチ構造を有し、積み上げシリコン層やトレンチ構造素子分離領域に形成される凹部に起因した接合リークの発生を防ぐことを可能とするＭＩＳ電界効果型トランジスタの作製方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るＭＩＳ電界効果型トランジスタの作製方法は、
（イ）シリコン半導体基板にトレンチ構造を有する素子分離領域を形成する工程と、
（ロ）ゲート領域を形成する工程と、
（ハ）ソース／ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成する工程と、
（ニ）該シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料で充填する工程と、
（ホ）少なくとも該シリコン層の少なくとも表面領域を選択的にシリサイド化する工程、
から成ることを特徴とする。
【００１６】
本発明の第１の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、半導体材料をポリシリコン又はアモルファスシリコン、シリコンとゲルマニウムとの混晶材料、ゲルマニウムとすることができる。また、凹部を半導体材料で埋め込む際、シリコン層がエッチングされることを防ぐために、工程（ハ）と工程（ニ）の間に、シリコン層表面を熱酸化する工程を含むことが望ましい。尚、シリコン層の表面領域をシリサイド化し、また、シリコン層全体をシリサイド化し、あるいは又、場合によっては、シリコン層全体及びシリコン半導体基板表面をシリサイド化すればよい。シリコン層の少なくとも表面領域をシリサイド化する際、凹部を充填した半導体材料をシリサイド化してもよい。
【００１７】
上記の目的を達成するための本発明の第５の態様に係るＭＩＳ電界効果型トランジスタの作製方法は、
（イ）シリコン半導体基板にトレンチ構造を有する素子分離領域を形成する工程と、
（ロ）ゲート領域を形成する工程と、
（ハ）ソース／ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成する工程と、
（ニ）該シリコン層と素子分離領域との境界領域の表面に形成された凹部を絶縁材料で充填する工程と、
（ホ）該シリコン層の少なくとも表面領域を選択的にシリサイド化する工程、から成ることを特徴とする。
【００１８】
本発明の第２の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、絶縁材料として、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、酸化シリコン（ＳｉＯ₂）を挙げることができるが、窒化シリコン又は窒化酸化シリコンであることが望ましい。尚、シリコン層の表面領域をシリサイド化し、また、シリコン層全体をシリサイド化し、あるいは又、シリコン層全体及びシリコン半導体基板表面をシリサイド化すればよい。
【００１９】
本発明の第１若しくは第２の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層の形成は、選択エピタキシャル成長法に基づくことが望ましい。また、シリサイド化のための材料として、コバルト、チタン、モリブデンを例示することができる。シリコン層の少なくとも表面領域を選択的にシリサイド化することによって、例えば、コバルトシリサイド、チタンシリサイドあるいはモリブデンシリサイドが形成される。尚、本発明におけるシリコン層には、シリコンとゲルマニウムの混晶系も包含される。
【００２０】
本発明においては、積み上げシリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料若しくは絶縁材料で充填するので、凹部が存在しなくなる。その結果、かかる凹部に起因した接合リークの発生を確実に防ぐことができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００２２】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係るＭＩＳ電界効果型トランジスタ、より詳しくはＭＯＳ−ＦＥＴの作製方法に関する。以下、半導体基板等の模式的な一部断面図である図１〜図６を参照して、実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明する。
【００２３】
［工程−１００］
先ず、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。具体的には、シリコン半導体基板１０の表面に厚さ８ｎｍ程度のパッド酸化膜１１を熱酸化法に基づき形成した後、パッド酸化膜１１上にＣＶＤ法にて厚さ１５０ｎｍ程度のＳｉＮから成るマスク層１２を形成する（図１の（Ａ）参照）。シリコン半導体基板１０とマスク層１２との間の応力の緩和を図ることを目的として、パッド酸化膜１１を形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、マスク層１２及びパッド酸化膜１１に開口部を形成し、更には、シリコン半導体基板１０に溝部１３を形成する（図１の（Ｂ）参照）。溝部１３によって囲まれたシリコン半導体基板１０の領域は、ＭＯＳ−ＦＥＴを作製するための領域である。ここで、溝部１３の深さを約３００ｎｍとした。
【００２４】
［工程−１１０］
その後、ＣＶＤ法にて溝部１３を含む全面にＳｉＯ₂層１４を堆積させ、溝部１３をＳｉＯ₂層１４によって埋め込む。次に、エッチバック法あるいは化学的機械的研磨法によって、マスク層１２上のＳｉＯ₂層１４を除去し、平坦化する（図１の（Ｃ）参照）。この際、マスク層１２はストッパ層として機能する。そして、ウエットエッチング法によってマスク層１２を除去し、溝部１３がＳｉＯ₂層１４によって埋め込まれたシャロートレンチ構造を有する素子分離領域１５を形成する（図２の（Ａ）参照）。ウエットエッチングは等方的なエッチングであるが故に、素子分離領域１５とシリコン半導体基板１０の表面の境界領域における素子分離領域１５の肩部１５Ａに凹部１５Ｂが形成される。シリコン半導体基板１０の表面から素子分離領域１５の頂面までの高さは、約５０〜１００ｎｍである。
【００２５】
［工程−１２０］
次に、ゲート領域２３を形成する。即ち、シリコン半導体基板１０の表面を熱酸化することによってゲート絶縁膜２０を形成した後、公知の方法でゲート領域２３を形成し、更に、イオン注入を行うことによって低濃度不純物領域２４を形成する。尚、ゲート領域２３は、不純物が含有された厚さ約２００ｎｍのポリシリコン層２１、及びその上に形成された厚さ約１５０ｎｍのＳｉＯ₂から成るオフセット酸化膜２２から構成されている。ゲート絶縁膜２０は、場合によっては、上からシリコン窒化膜、シリコン酸化膜の２層構成とすることもできる。その後、全面にＳｉＮ層をＣＶＤ法にて堆積させ、エッチバックを行うことによって、ゲート領域２３の側壁にゲートサイドウオール２５を形成する（図２の（Ｂ）参照）。ゲートサイドウオール２５の底部における厚さは約８０ｎｍである。
【００２６】
［工程−１３０］
次いで、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上にシリコン層を形成する。即ち、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上にシリコン層（積み上げシリコン層）２６を、Ｓｉ₂Ｈ₆ガスを用い、シリコン半導体基板温度を６４０゜Ｃとした選択エピタキシャル成長法によって形成する（図３の（Ａ）参照）。シリコン層２６の厚さを約４０ｎｍとした。素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン層２６の成長レートが遅いため、素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなり、シリコン層２６には凹部２６Ａが形成される。以上の［工程−１００］〜［工程−１３０］までは、従来の方法と同様の工程である。
【００２７】
［工程−１４０］
その後、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部を半導体材料で充填する。即ち、シリコン層２６の表面を酸素ガス雰囲気中で熱酸化し、厚さ２ｎｍの酸化膜（図示せず）を形成する。尚、この酸化膜は、場合によっては形成しなくともよい。そして、ＳｉＨ₄ガスを用い、シリコン半導体基板温度を６００゜Ｃとして、厚さ約１００ｎｍのポリシリコン層を堆積させた後、ポリシリコン層をエッチバックする。ここで、図示しない酸化膜は、このエッチバックにおけるエッチングストップ層として機能し、シリコン層２６がエッチングされることを防止する。尚、シリコン層２６と半導体材料２７との間にはこの酸化膜が残るが、シリコン層２６の表面に露出したこの薄い酸化膜は後の工程で除去される。こうして、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部、具体的には、素子分離領域１５の肩部１５Ａに形成された凹部１５Ｂ、及びシリコン層２６に形成された凹部２６Ａが、半導体材料２７（実施の形態１においてはポリシリコン）によって充填される（図３の（Ｂ）参照）。尚、ポリシリコン層の代わりにアモルファスシリコン層を形成してもよく、この場合には、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａは、アモルファスシリコンから成る半導体材料によって充填される。
【００２８】
［工程−１５０］
次に、エッチング用レジスト（図示せず）を形成する。そして、このエッチング用レジストを用いて、ウエットエッチングにより、ゲート領域２３におけるオフセット酸化膜２２を除去し、次いで、エッチング用レジストを除去する（図４の（Ａ）参照）。その後、イオン注入工程におけるチャネリング防止のために、厚さ約１０ｎｍのＳｉＯ₂膜（図示せず）をＣＶＤ法にて全面に成膜した後、例えば、イオン種としてＡｓを使用し、加速エネルギー５０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件のイオン注入法によってシリコン層２６及びシリコン半導体基板１０に高濃度不純物領域を形成し、あるいは又、イオン種としてＢＦ₂を使用し、加速エネルギー４０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件のイオン注入法によってシリコン層２６及びシリコン半導体基板１０に高濃度不純物領域を形成する。その後、イオン注入された不純物の活性化処理（例えば、１０００゜Ｃ、１０秒の急速アニール処理）を行い、ソース／ドレイン領域２８を形成する（図４の（Ｂ）参照）。尚、ＳｉＯ₂膜の形成は必須ではなく、場合によっては省略することができる。
【００２９】
［工程−１６０］
その後、少なくともシリコン層２６の少なくとも表面領域を選択的にシリサイド化する。実施の形態１においては、シリコン層２６のみならず、凹部１５Ｂ，２６Ａを充填した半導体材料２７もシリサイド化する。即ち、図示しないＳｉＯ₂膜を除去し、例えば、イオン種としてＳｉを使用し、加速エネルギー１０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件のイオン注入をシリコン層２６に行うことによって、シリコン層２６をアモルファス化する。これによって、シリコン層２６のシリサイド化の促進を図ることができる。尚、このＳｉのイオン注入は必須の工程ではない。次いで、例えばコバルト（Ｃｏ）から成る厚さ約１０ｎｍの金属反応層３０及びＴｉＮ層（図示せず）を順次、スパッタ法にて全面に成膜する（図５の（Ａ）参照）。ＴｉＮ層は、金属反応層３０の表面が酸化されることを防止するために形成する。そして、窒素ガス雰囲気下、５５０゜Ｃ、３０秒の熱処理を施し、シリコン層２６を構成するＳｉ原子と金属反応層３０を構成するＣｏ原子とを反応させ、コバルトシリサイド層３１を形成する。次に、素子分離領域１５上及びゲートサイドウオール２５上に残された未反応の金属反応層及びＴｉＮ層をアンモニア過水（ＮＨ₄ＯＨ／Ｈ₂Ｏ₂／Ｈ₂Ｏ）を用いて除去した後（図５の（Ｂ）参照）、窒素ガス雰囲気下、７００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイド層３１の低抵抗化を図る。こうして、シリコン層２６がシリサイド化され、同時に、ゲート領域２３を構成するポリシリコン層２１の上部もシリサイド化される。尚、場合によっては、ＴｉＮ層を形成しなくともよい。
【００３０】
［工程−１７０］
次に、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成し、かかる開口部４１内を含む層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２Ａ，４２Ｂを形成する（図６参照）。配線４２Ａ，４２Ｂは開口部４１内を延び、ソース／ドレイン領域２８と接続されている。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００３１】
以上のとおり、実施の形態１のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａが半導体材料２７によって充填される。その結果、巨視的に見た場合、シリコン層２６に薄い部分が無くなる。従って、［工程−１６０］においてシリサイド層３１を形成したとき、素子分離領域１５近傍のシリサイド層３１がソース／ドレイン領域２８を突き抜けることを防止でき、接合リークが発生することがない。また、たとえ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、合わせずれによって開口部４１が素子分離領域１５上に形成されたとしても（図６の右側の配線４２Ｂを参照）、素子分離領域１５の凹部１５Ｂが半導体材料２７によって埋め込まれているので、素子分離領域１５の表面が大きく抉られることを防止できる結果、接合リークが発生することがない。
【００３２】
（実施の形態２）
実施の形態２は、本発明の第２の態様に係るＭＩＳ電界効果型トランジスタ、より詳しくはＭＯＳ−ＦＥＴの作製方法に関する。以下、半導体基板等の模式的な一部断面図である図７を参照して、実施の形態２のＭＩＳ電界効果型トランジスタの作製方法を説明する。
【００３３】
［工程−２００］
先ず、実施の形態１の［工程−１００］〜［工程−１１０］と同様に、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。次いで、実施の形態１の［工程−１２０］と同様に、ゲート絶縁膜２０、ゲート領域２３、低濃度不純物領域２４、ゲートサイドウオール２５を形成する。その後、実施の形態１の［工程−１３０］と同様に、ソース／ドレイン領域を形成すべきシリコン半導体基板１０の上にシリコン層２６を形成する。尚、シリコン層２６と素子分離領域１５との境界領域の表面には、凹部１５Ｂ，２６Ａが形成される。この状態は、図３の（Ａ）に示したとおりである。
【００３４】
［工程−２１０］
次に、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａを絶縁材料で充填する。具体的には、厚さ約１００ｎｍの窒化シリコン（ＳｉＮ）から成る絶縁材料を堆積させた後、かかる絶縁材料をエッチバックする。これによって、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部、具体的には、素子分離領域１５の肩部１５Ａに形成された凹部１５Ｂ、及び、シリコン層２６に形成された凹部２６Ａが、絶縁材料２９（実施の形態２においてはＳｉＮ）によって充填される。（図７の（Ａ）参照）。尚、絶縁材料としては、その他、ＳｉＯＮを用いることもできる。更には、ＳｉＯ₂を用いることも可能であるが、後の工程でＳｉＯ₂から成る層間絶縁層４０を形成した場合、かかるＳｉＯ₂から成る層間絶縁層４０に開口部４１を形成するときのエッチング選択比を大きくするといった観点からは、絶縁材料としてＳｉＮ又はＳｉＯＮを用いることが好ましい。
【００３５】
［工程−２２０］
その後、実施の形態１の［工程−１５０］と同様に、ソース／ドレイン領域２８を形成した後、シリコン層２６の少なくとも表面領域を選択的にシリサイド化する。即ち、実施の形態１の［工程−１６０］と同様に、コバルトシリサイド層３１を形成する。次いで、実施の形態１の［工程−１７０］と同様に、層間絶縁層４０、開口部４１を形成し、更に、配線４２Ａ，４２Ｂを形成する（図７の（Ｂ）参照）。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００３６】
以上のとおり、実施の形態２のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａが絶縁材料２９によって充填される。その結果、巨視的に見た場合、シリコン層２６に薄い部分が無くなる。従って、［工程−２２０］においてシリサイド層３１を形成したとき、素子分離領域１５近傍のシリサイド層３１がソース／ドレイン領域２８を突き抜けることを防止でき、接合リークが発生することがない。また、たとえ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、合わせずれによって開口部４１が素子分離領域１５上に形成されたとしても、素子分離領域１５の凹部１５Ｂが絶縁材料２９によって埋め込まれているので、接合リークが発生することがない。
【００３７】
以上、本発明を、発明の実施の形態及び好ましい実施例に基づき説明したが、本発明はこれらに限定されるものではない。例えば、［工程−１２０］において、不純物を含有するポリシリコン層と、タングステンシリサイド層等が積層されたポリサイド構造を有するゲート領域を形成することもできるし、不純物を含有するポリシリコン層と、タングステン層等が積層された構造を有するゲート領域を形成することもできる。また、［工程−１５０］において、ゲート領域２３におけるオフセット酸化膜２２を除去しなくともよい。
【００３８】
実施の形態１の［工程−１３０］において、シリコン層２６の成膜条件に依っては、ゲートサイドウオール２５とシリコン半導体基板１０の表面の境界領域におけるシリコン層２６の成長レートが遅くなり、ゲートサイドウオール２５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなり、シリコン層２６に凹部２６Ｂが形成される場合がある（図８参照）。このような場合には、実施の形態１の［工程−１４０］において、シリコン層２６とゲート領域２３との境界領域におけるシリコン層２６の表面に形成された凹部２６Ｂを半導体材料２７で充填すればよい。あるいは又、実施の形態２の［工程−２１０］において、シリコン層２６とゲート領域２３との境界領域におけるシリコン層２６の表面に形成された凹部２６Ｂを絶縁材料２９で充填すればよい。
【００３９】
場合によっては、［工程−１７０］において、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成した後、例えばブランケットタングステンＣＶＤ法に基づき開口部４１内をタングステンで埋め込み、コンタクトプラグを形成し、次いで、層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２Ａ，４２Ｂを形成してもよい。
【００４０】
【発明の効果】
本発明のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料若しくは絶縁材料によって充填するので、シリサイド層を形成したとき、素子分離領域近傍のシリサイド層がソース／ドレイン領域を突き抜けることを防止でき、接合リークが発生することがない。また、合わせずれによって開口部が素子分離領域上の層間絶縁層に形成されたとしても、素子分離領域の凹部が半導体材料若しくは絶縁材料によって埋め込まれているので、接合リークが発生することがないし、合わせマージンを拡大することができる。以上の結果として、ＭＩＳ電界効果型トランジスタの信頼性の向上、製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図２】図１に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図７】発明の実施の形態２のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図８】発明の実施の形態１及び発明の実施の形態２のＭＩＳ電界効果型トランジスタの作製方法の変形例を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図９】図２に引き続き、シャロートレンチ構造及び積み上げ拡散層構造を有する従来のＭＩＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図１０】図９に引き続き、従来のＭＯＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、従来のＭＯＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・パッド酸化膜、１２・・・ＳｉＮ層、１３・・・溝部、１４・・・ＳｉＯ₂層、１５・・・素子分離領域、１５Ａ・・・素子分離領域の肩部、１５Ｂ・・・素子分離領域の凹部、２０・・・ゲート絶縁膜、２１・・・ポリシリコン層、２２・・・オフセット酸化膜、２３・・・ゲート領域、２４・・・低濃度不純物領域、２５・・・ゲートサイドウオール、２６・・・シリコン層（積み上げシリコン層）、２６Ａ，２６Ｂ・・・シリコン層の凹部、２７・・・半導体材料、２８・・・ソース／ドレイン領域、２９・・・絶縁材料、３０・・・金属反応層、３１・・・シリサイド層、４０・・・層間絶縁層、４１・・・開口部、４２，４２Ａ，４２Ｂ・・・配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a MIS field effect transistor having an elevated source and drain structure and a trench structure.
[0002]
[Prior art]
In order to reduce the resistance of the source / drain region, a salicide technique for forming a silicide layer on the surface of the source / drain region is known. In order to increase the speed and integration of a semiconductor integrated circuit, it is necessary to form a shallow junction. When such a salicide technique is applied to a MIS field effect transistor (MIS-FET) in which such a shallow junction is to be formed, it is preferable to form a stacked diffusion layer structure. On the other hand, along with the miniaturization of MIS-FETs, development of a technique in which the element isolation region has a trench structure, in particular, a shallow trench structure, is in progress. Hereinafter, an outline of a method for manufacturing a MOS-FET having a shallow trench structure and a stacked diffusion layer structure will be described with reference to schematic partial sectional views of the silicon semiconductor substrate and the like of FIGS. 1 to 2 and FIGS. 9 to 10. explain.
[0003]
[Step-10]
First, the element isolation region 15 having a shallow trench structure is formed in the silicon semiconductor substrate 10. Specifically, after a pad oxide film 11 is formed on the surface of the silicon semiconductor substrate 10 based on a thermal oxidation method, a mask layer 12 made of SiN having a thickness of about 150 nm is formed on the pad oxide film 11 by a CVD method. (See FIG. 1A). Thereafter, an opening is formed in the mask layer 12 and the pad oxide film 11 and a groove 13 is formed in the silicon semiconductor substrate 10 based on the lithography technique and the dry etching technique (see FIG. 1B).
[0004]
[Step-20]
Then, SiO is formed on the entire surface including the groove 13 by the CVD method. ₂ The layer 14 is deposited and the groove 13 is made of SiO. ₂ Embedded by layer 14. Next, SiO 2 on the mask layer 12 is etched by an etch back method or a chemical mechanical polishing method (CMP method). ₂ The layer 14 is removed and planarized (see FIG. 1C). At this time, the mask layer 12 functions as a stopper layer. Then, the mask layer 12 is removed by a wet etching method, and the groove 13 is made of SiO2. ₂ An element isolation region 15 having a shallow trench structure embedded with the layer 14 is formed (see FIG. 2A). Since wet etching is isotropic etching, a recess 15 </ b> B is formed in the shoulder 15 </ b> A of the element isolation region 15 in the boundary region between the element isolation region 15 and the surface of the silicon semiconductor substrate 10.
[0005]
[Step-30]
After that, after the gate insulating film 20 is formed by thermally oxidizing the surface of the silicon semiconductor substrate 10, a gate region 23 is formed by a known method, and further, a low concentration impurity region 24 is formed by performing ion implantation. . The gate region 23 is composed of, for example, a polysilicon layer 21 containing impurities and an offset oxide film 22 formed thereon. Thereafter, a SiN layer is deposited on the entire surface by a CVD method, and etch back is performed to form gate side walls 25 on the side walls of the gate region 23 (see FIG. 2B).
[0006]
[Step-40]
Thereafter, a silicon layer (also called a stacked silicon layer) 26 is formed on the silicon semiconductor substrate 10 where the source / drain regions are to be formed by a selective epitaxial growth method (see FIG. 9A). SiH _Four When the silicon layer 26 is formed by the CVD method using the above, the silicon layer 26 grows only on the surface of the silicon semiconductor substrate 10 due to the difference in incubation time. When the growth of the silicon layer 26 is further continued, formation of silicon nuclei also starts on the surface of the element isolation region 15 and the selectivity is broken. In the selective epitaxial growth method, the formation of the silicon layer 26 is completed before such selectivity is broken.
[0007]
[Step-50]
Next, a high concentration impurity region is formed on the surface of the silicon layer 26 and the silicon semiconductor substrate 10 by ion implantation, and activation processing of the ion implanted impurity is performed to form a source / drain region 28 (FIG. 9). (See (B)).
[0008]
[Step-60]
Thereafter, for example, a metal reaction layer 30 made of cobalt (Co) and a TiN layer (not shown) are sequentially formed on the entire surface by sputtering (see FIG. 10A), and 550 ° under a nitrogen gas atmosphere. C, a heat treatment for 30 seconds is performed to react Si atoms constituting the silicon layer 26 and Co atoms constituting the metal reaction layer 30 to form a cobalt silicide layer 31. Next, the unreacted metal reaction layer and the TiN layer left on the element isolation region 15, the gate sidewall 25, and the offset oxide film 22 are removed (see FIG. 10B), and then in a nitrogen gas atmosphere. A heat treatment is performed at 700 ° C. for 30 seconds to reduce the resistance of the cobalt silicide layer 31.
[0009]
[Step-70]
Next, an interlayer insulating layer 40 is deposited on the entire surface, an opening 41 is formed in the interlayer insulating layer 40 above the source / drain region 28, and a metal wiring material is formed on the interlayer insulating layer 40 including the inside of the opening 41. The layer is formed by sputtering, and the wiring 42 is formed by patterning the metal wiring material layer (see FIG. 11). Thus, a MOS-FET can be obtained.
[0010]
In general, the thickness of the source / drain regions that react with the metal atoms constituting the metal reaction layer 30 is about the thickness of the silicide layer that is finally formed. Therefore, in a normal MOS-FET manufacturing method that does not form a stacked silicon layer, a considerable portion of the source / drain region in the thickness direction (referred to as a silicon reaction layer for convenience) reacts with the metal reaction layer, resulting in shallowness. It becomes difficult to form a bond.
[0011]
On the other hand, in the stacked diffusion layer structure, the stacked silicon layer 26 is formed on the silicon semiconductor substrate 10 on which the source / drain regions 28 are to be formed, and then the source / drain regions 28 are formed on the silicon semiconductor substrate 10. Further, the salicide technique is applied to the formed stacked silicon layer 26. Thus, since the stacked silicon layer 26 is formed, the silicon reaction layer can be secured without changing the junction depth. Accordingly, it is possible to ensure both the thickness of the silicon reaction layer necessary for reducing the resistance of the source / drain region 28 and the formation of a shallow junction.
[0012]
[Problems to be solved by the invention]
By the way, when the stacked silicon layer 26 is formed by selective epitaxial growth on the silicon semiconductor substrate 10 where the source / drain regions 28 are to be formed in [Step-40], the surface of the silicon semiconductor substrate 10 in the vicinity of the element isolation region 15. Since the growth rate of the silicon layer 26 is slow, the thickness of the silicon layer 26 on the silicon semiconductor substrate 10 in the boundary region between the element isolation region 15 and the surface of the silicon semiconductor substrate 10 becomes thin. The thin portion of the silicon layer 26 is referred to as a recess 26A in the silicon layer. When the silicide layer 31 is formed in such a state, the silicide layer 31 in the vicinity of the element isolation region 15 (indicated by a circular region “A” in FIG. 10B) penetrates the source / drain region 28 and is bonded. Causes a leak.
[0013]
In [Step-70], when the interlayer insulating layer 40 is deposited on the entire surface and the opening 41 is formed in the interlayer insulating layer 40 above the source / drain region 28, the circular region “B” in FIG. When the opening 41 is formed on the element isolation region 15 due to misalignment, the recess 15B of the element isolation region 15 is formed when the opening 41 is formed, and a metal wiring material layer is formed in this portion. As a result, the leakage of the junction is caused.
[0014]
Accordingly, an object of the present invention is to provide a MIS electric field effect that has a stacked diffusion layer structure and a trench structure, and that can prevent the occurrence of junction leakage due to a recessed portion formed in the stacked silicon layer or the trench structure element isolation region. It is to provide a method for manufacturing a type transistor.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a MIS field effect transistor according to the first aspect of the present invention includes:
(A) forming a device isolation region having a trench structure in a silicon semiconductor substrate;
(B) forming a gate region;
(C) forming a silicon layer on the silicon semiconductor substrate on which the source / drain regions are to be formed;
(D) filling a recess formed in the surface of the boundary region between the silicon layer and the element isolation region with a semiconductor material;
(E) a step of selectively siliciding at least a surface region of at least the silicon layer;
It is characterized by comprising.
[0016]
In the manufacturing method of the MIS field effect transistor according to the first aspect of the present invention, the semiconductor material can be polysilicon or amorphous silicon, a mixed crystal material of silicon and germanium, or germanium. Further, it is desirable to include a step of thermally oxidizing the surface of the silicon layer between step (c) and step (d) in order to prevent the silicon layer from being etched when the recess is filled with a semiconductor material. It should be noted that the surface region of the silicon layer may be silicided, the entire silicon layer may be silicided, or in some cases, the entire silicon layer and the silicon semiconductor substrate surface may be silicided. When siliciding at least the surface region of the silicon layer, the semiconductor material filling the recess may be silicidized.
[0017]
In order to achieve the above object, a method of manufacturing a MIS field effect transistor according to the fifth aspect of the present invention includes:
(A) forming a device isolation region having a trench structure in a silicon semiconductor substrate;
(B) forming a gate region;
(C) forming a silicon layer on the silicon semiconductor substrate on which the source / drain regions are to be formed;
(D) filling a recess formed in the surface of the boundary region between the silicon layer and the element isolation region with an insulating material;
(E) a step of selectively silicidizing at least a surface region of the silicon layer.
[0018]
In the method for manufacturing the MIS field effect transistor according to the second aspect of the present invention, silicon nitride (SiN), silicon nitride oxide (SiON), silicon oxide (SiON) is used as the insulating material. ₂ However, silicon nitride or silicon nitride oxide is preferable. Note that the surface region of the silicon layer may be silicided, the entire silicon layer may be silicided, or the entire silicon layer and the silicon semiconductor substrate surface may be silicided.
[0019]
In the method for manufacturing the MIS field effect transistor according to the first or second aspect of the present invention, the formation of the silicon layer is preferably based on a selective epitaxial growth method. Examples of the material for silicidation include cobalt, titanium, and molybdenum. By selectively siliciding at least the surface region of the silicon layer, for example, cobalt silicide, titanium silicide, or molybdenum silicide is formed. The silicon layer in the present invention includes a mixed crystal system of silicon and germanium.
[0020]
In the present invention, since the recess formed in the surface of the boundary region between the stacked silicon layer and the element isolation region is filled with the semiconductor material or the insulating material, the recess does not exist. As a result, it is possible to reliably prevent the occurrence of junction leakage due to the recess.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the invention (hereinafter abbreviated as embodiments) with reference to the drawings.
[0022]
(Embodiment 1)
The first embodiment relates to a method for manufacturing a MIS field effect transistor according to the first aspect of the present invention, more specifically, a MOS-FET. A method for manufacturing the MIS field effect transistor according to the first embodiment will be described below with reference to FIGS. 1 to 6 which are schematic partial sectional views of a semiconductor substrate and the like.
[0023]
[Step-100]
First, the element isolation region 15 having a shallow trench structure is formed in the silicon semiconductor substrate 10. Specifically, after a pad oxide film 11 having a thickness of about 8 nm is formed on the surface of the silicon semiconductor substrate 10 based on a thermal oxidation method, a mask made of SiN having a thickness of about 150 nm is formed on the pad oxide film 11 by a CVD method. The layer 12 is formed (see FIG. 1A). A pad oxide film 11 is formed for the purpose of relieving stress between the silicon semiconductor substrate 10 and the mask layer 12. Thereafter, an opening is formed in the mask layer 12 and the pad oxide film 11 and a groove 13 is formed in the silicon semiconductor substrate 10 based on the lithography technique and the dry etching technique (see FIG. 1B). The region of the silicon semiconductor substrate 10 surrounded by the groove 13 is a region for manufacturing a MOS-FET. Here, the depth of the groove 13 was set to about 300 nm.
[0024]
[Step-110]
Then, SiO is formed on the entire surface including the groove 13 by the CVD method. ₂ The layer 14 is deposited and the groove 13 is made of SiO. ₂ Embedded by layer 14. Next, SiO 2 on the mask layer 12 is etched by an etch back method or a chemical mechanical polishing method. ₂ The layer 14 is removed and planarized (see FIG. 1C). At this time, the mask layer 12 functions as a stopper layer. Then, the mask layer 12 is removed by a wet etching method, and the groove 13 is made of SiO2. ₂ An element isolation region 15 having a shallow trench structure embedded with the layer 14 is formed (see FIG. 2A). Since wet etching is isotropic etching, a recess 15B is formed in the shoulder 15A of the element isolation region 15 in the boundary region between the element isolation region 15 and the surface of the silicon semiconductor substrate 10. The height from the surface of the silicon semiconductor substrate 10 to the top surface of the element isolation region 15 is about 50 to 100 nm.
[0025]
[Step-120]
Next, the gate region 23 is formed. That is, after forming the gate insulating film 20 by thermally oxidizing the surface of the silicon semiconductor substrate 10, the gate region 23 is formed by a known method, and further, the low concentration impurity region 24 is formed by performing ion implantation. . The gate region 23 includes a polysilicon layer 21 having a thickness of about 200 nm containing impurities and a SiO layer having a thickness of about 150 nm formed thereon. ₂ The offset oxide film 22 is made of In some cases, the gate insulating film 20 may have a two-layer structure of a silicon nitride film and a silicon oxide film from the top. Thereafter, a SiN layer is deposited on the entire surface by a CVD method, and etch back is performed to form gate side walls 25 on the side walls of the gate region 23 (see FIG. 2B). The thickness at the bottom of the gate sidewall 25 is about 80 nm.
[0026]
[Step-130]
Next, a silicon layer is formed on the silicon semiconductor substrate 10 where the source / drain regions 28 are to be formed. That is, a silicon layer (stacked silicon layer) 26 is formed on the silicon semiconductor substrate 10 on which the source / drain regions 28 are to be formed. ₂ H ₆ A gas is used to form the silicon semiconductor substrate by a selective epitaxial growth method at a temperature of 640 ° C. (see FIG. 3A). The thickness of the silicon layer 26 was about 40 nm. Since the growth rate of the silicon layer 26 in the boundary region between the element isolation region 15 and the surface of the silicon semiconductor substrate 10 is slow, the silicon layer 26 on the silicon semiconductor substrate 10 in the boundary region between the element isolation region 15 and the surface of the silicon semiconductor substrate 10 The thickness is reduced, and a recess 26 </ b> A is formed in the silicon layer 26. The above [Step-100] to [Step-130] are the same steps as the conventional method.
[0027]
[Step-140]
Thereafter, the recess formed in the surface of the boundary region between the silicon layer 26 and the element isolation region 15 is filled with a semiconductor material. That is, the surface of the silicon layer 26 is thermally oxidized in an oxygen gas atmosphere to form an oxide film (not shown) having a thickness of 2 nm. This oxide film may not be formed depending on circumstances. And SiH _Four A gas is used to deposit a polysilicon layer having a thickness of about 100 nm at a silicon semiconductor substrate temperature of 600 ° C., and then the polysilicon layer is etched back. Here, the oxide film (not shown) functions as an etching stop layer in this etch back, and prevents the silicon layer 26 from being etched. Although this oxide film remains between the silicon layer 26 and the semiconductor material 27, this thin oxide film exposed on the surface of the silicon layer 26 is removed in a later step. Thus, a recess formed in the surface of the boundary region between the silicon layer 26 and the element isolation region 15, specifically, a recess 15 B formed in the shoulder 15 A of the element isolation region 15, and the silicon layer 26 were formed. Recess 26A is filled with semiconductor material 27 (polysilicon in the first embodiment) (see FIG. 3B). An amorphous silicon layer may be formed instead of the polysilicon layer. In this case, the recesses 15B and 26A formed on the surface of the boundary region between the silicon layer 26 and the element isolation region 15 are made of amorphous silicon. Filled with a semiconductor material.
[0028]
[Step-150]
Next, an etching resist (not shown) is formed. Then, using this etching resist, the offset oxide film 22 in the gate region 23 is removed by wet etching, and then the etching resist is removed (see FIG. 4A). Thereafter, in order to prevent channeling in the ion implantation process, SiO having a thickness of about 10 nm is formed. ₂ After a film (not shown) is formed on the entire surface by the CVD method, for example, As is used as the ion species, the acceleration energy is 50 keV, and the dose is 3 × 10. ¹⁵ / Cm ² A high concentration impurity region is formed in the silicon layer 26 and the silicon semiconductor substrate 10 by an ion implantation method under the conditions of ₂ , Acceleration energy 40 keV, dose amount 3 × 10 ¹⁵ / Cm ² High concentration impurity regions are formed in the silicon layer 26 and the silicon semiconductor substrate 10 by the ion implantation method under the conditions described above. Thereafter, activation of the ion-implanted impurities (for example, rapid annealing at 1000 ° C. for 10 seconds) is performed to form the source / drain regions 28 (see FIG. 4B). In addition, SiO ₂ The formation of the film is not essential and may be omitted in some cases.
[0029]
[Step-160]
Thereafter, at least the surface region of at least the silicon layer 26 is selectively silicided. In the first embodiment, not only the silicon layer 26 but also the semiconductor material 27 filling the recesses 15B and 26A is silicided. That is, SiO (not shown) ₂ The film is removed, for example, Si is used as an ion species, acceleration energy is 10 keV, and dose is 3 × 10. ¹⁵ / Cm ² The silicon layer 26 is made amorphous by performing ion implantation under the above conditions into the silicon layer 26. Thereby, the silicidation of the silicon layer 26 can be promoted. This Si ion implantation is not an essential process. Next, a metal reaction layer 30 and a TiN layer (not shown) made of, for example, cobalt (Co) and having a thickness of about 10 nm are sequentially formed on the entire surface by sputtering (see FIG. 5A). The TiN layer is formed to prevent the surface of the metal reaction layer 30 from being oxidized. Then, heat treatment is performed at 550 ° C. for 30 seconds in a nitrogen gas atmosphere to react Si atoms constituting the silicon layer 26 and Co atoms constituting the metal reaction layer 30 to form a cobalt silicide layer 31. Next, the unreacted metal reaction layer and the TiN layer left on the element isolation region 15 and the gate side wall 25 are converted into ammonia overwater (NH _Four OH / H ₂ O ₂ / H ₂ After removal using O) (see FIG. 5B), heat treatment is performed at 700 ° C. for 30 seconds in a nitrogen gas atmosphere to reduce the resistance of the cobalt silicide layer 31. Thus, the silicon layer 26 is silicided, and at the same time, the upper portion of the polysilicon layer 21 constituting the gate region 23 is silicided. In some cases, the TiN layer may not be formed.
[0030]
[Step-170]
Next, an interlayer insulating layer 40 is deposited on the entire surface, an opening 41 is formed in the interlayer insulating layer 40 above the source / drain region 28, and a metal wiring material is formed on the interlayer insulating layer 40 including the inside of the opening 41. The layers are formed by sputtering and the metal wiring material layer is patterned to form the wirings 42A and 42B (see FIG. 6). The wirings 42A and 42B extend through the opening 41 and are connected to the source / drain region 28. Thus, a MOS-FET can be obtained.
[0031]
As described above, in the method for manufacturing the MIS field effect transistor according to the first embodiment, the recesses 15B and 26A formed on the surface of the boundary region between the silicon layer 26 and the element isolation region 15 are filled with the semiconductor material 27. . As a result, when viewed macroscopically, the silicon layer 26 has no thin portion. Therefore, when the silicide layer 31 is formed in [Step-160], the silicide layer 31 in the vicinity of the element isolation region 15 can be prevented from penetrating the source / drain region 28, and junction leakage does not occur. Further, even when the opening 41 is formed in the interlayer insulating layer 40 above the source / drain region 28, even if the opening 41 is formed on the element isolation region 15 due to misalignment (the wiring on the right side in FIG. 6). 42B), since the recess 15B of the element isolation region 15 is buried with the semiconductor material 27, it is possible to prevent the surface of the element isolation region 15 from being greatly scratched, so that junction leakage does not occur.
[0032]
(Embodiment 2)
The second embodiment relates to a MIS field effect transistor according to the second aspect of the present invention, more specifically to a method for manufacturing a MOS-FET. Hereinafter, a method for manufacturing the MIS field-effect transistor of the second embodiment will be described with reference to FIG. 7 which is a schematic partial sectional view of a semiconductor substrate or the like.
[0033]
[Step-200]
First, as in [Step-100] to [Step-110] of the first embodiment, an element isolation region 15 having a shallow trench structure is formed in the silicon semiconductor substrate 10. Next, similarly to [Step-120] of the first embodiment, the gate insulating film 20, the gate region 23, the low concentration impurity region 24, and the gate side wall 25 are formed. Thereafter, as in [Step-130] of the first embodiment, the silicon layer 26 is formed on the silicon semiconductor substrate 10 where the source / drain regions are to be formed. In addition, recesses 15B and 26A are formed on the surface of the boundary region between the silicon layer 26 and the element isolation region 15. This state is as shown in FIG.
[0034]
[Step-210]
Next, the recesses 15B and 26A formed on the surface of the boundary region between the silicon layer 26 and the element isolation region 15 are filled with an insulating material. Specifically, after an insulating material made of silicon nitride (SiN) having a thickness of about 100 nm is deposited, the insulating material is etched back. Thus, a recess formed in the surface of the boundary region between the silicon layer 26 and the element isolation region 15, specifically, a recess 15 B formed in the shoulder 15 A of the element isolation region 15, and the silicon layer 26 are formed. The recessed portion 26A is filled with the insulating material 29 (SiN in the second embodiment). (See FIG. 7A). In addition, SiON can also be used as the insulating material. Furthermore, SiO ₂ It is also possible to use SiO, but in a later step, SiO ₂ When an interlayer insulating layer 40 made of ₂ From the viewpoint of increasing the etching selection ratio when forming the opening 41 in the interlayer insulating layer 40 made of SiN, it is preferable to use SiN or SiON as the insulating material.
[0035]
[Step-220]
Thereafter, as in [Step-150] of the first embodiment, after forming the source / drain regions 28, at least the surface region of the silicon layer 26 is selectively silicided. That is, the cobalt silicide layer 31 is formed as in [Step-160] of the first embodiment. Next, as in [Step-170] in Embodiment 1, the interlayer insulating layer 40 and the opening 41 are formed, and further, the wirings 42A and 42B are formed (see FIG. 7B). Thus, a MOS-FET can be obtained.
[0036]
As described above, in the method for manufacturing the MIS field effect transistor according to the second embodiment, the recesses 15B and 26A formed on the surface of the boundary region between the silicon layer 26 and the element isolation region 15 are filled with the insulating material 29. . As a result, when viewed macroscopically, the silicon layer 26 has no thin portion. Therefore, when the silicide layer 31 is formed in [Step-220], it is possible to prevent the silicide layer 31 in the vicinity of the element isolation region 15 from penetrating the source / drain region 28, and junction leakage does not occur. Further, even when the opening 41 is formed in the interlayer insulating layer 40 above the source / drain region 28, even if the opening 41 is formed on the element isolation region 15 due to misalignment, the recess of the element isolation region 15 is formed. Since 15B is embedded with the insulating material 29, junction leakage does not occur.
[0037]
As mentioned above, although this invention was demonstrated based on embodiment and preferable Example of this invention, this invention is not limited to these. For example, in [Step-120], a gate region having a polycide structure in which an impurity-containing polysilicon layer and a tungsten silicide layer or the like are stacked can be formed, an impurity-containing polysilicon layer, and tungsten A gate region having a structure in which layers and the like are stacked can also be formed. In [Step-150], the offset oxide film 22 in the gate region 23 may not be removed.
[0038]
In [Step-130] of the first embodiment, the growth rate of the silicon layer 26 in the boundary region between the gate sidewall 25 and the surface of the silicon semiconductor substrate 10 becomes slow depending on the film formation conditions of the silicon layer 26, and the gate In some cases, the thickness of the silicon layer 26 on the silicon semiconductor substrate 10 in the boundary region between the sidewall 25 and the surface of the silicon semiconductor substrate 10 is reduced, and a recess 26B is formed in the silicon layer 26 (see FIG. 8). In such a case, in [Step-140] of the first embodiment, the recess 26B formed on the surface of the silicon layer 26 in the boundary region between the silicon layer 26 and the gate region 23 is filled with the semiconductor material 27. Good. Alternatively, in [Step-210] of the second embodiment, the recess 26B formed on the surface of the silicon layer 26 in the boundary region between the silicon layer 26 and the gate region 23 may be filled with the insulating material 29.
[0039]
In some cases, in [Step-170], after forming an opening 41 in the interlayer insulating layer 40 above the source / drain region 28, the opening 41 is filled with tungsten based on, for example, a blanket tungsten CVD method to form a contact plug. Next, the wirings 42A and 42B may be formed by forming a metal wiring material layer on the interlayer insulating layer 40 by sputtering and patterning the metal wiring material layer.
[0040]
【The invention's effect】
In the manufacturing method of the MIS field effect transistor of the present invention, the recess formed in the surface of the boundary region between the silicon layer and the element isolation region is filled with a semiconductor material or an insulating material. The silicide layer in the vicinity of the isolation region can be prevented from penetrating the source / drain region, and junction leakage does not occur. Further, even if the opening is formed in the interlayer insulating layer on the element isolation region due to misalignment, since the concave portion of the element isolation region is embedded with a semiconductor material or an insulating material, junction leakage does not occur, The alignment margin can be expanded. As a result, the reliability of the MIS field effect transistor can be improved and the manufacturing yield can be improved.
[Brief description of the drawings]
FIGS. 1A and 1B are schematic partial cross-sectional views of a silicon semiconductor substrate and the like for explaining a method for manufacturing a MIS field effect transistor according to a first embodiment of the invention. FIGS.
FIG. 2 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining a manufacturing method of the MIS field effect transistor according to the first embodiment of the invention following FIG. 1;
3 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining the manufacturing method of the MIS field effect transistor according to the first embodiment of the invention, following FIG. 2;
4 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining the manufacturing method of the MIS field effect transistor according to the first embodiment of the invention, following FIG. 3;
5 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining the method for manufacturing the MIS field effect transistor according to the first embodiment of the invention, following FIG. 4;
6 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining the manufacturing method of the MIS field effect transistor according to the first embodiment of the invention, following FIG. 5;
7 is a schematic partial cross-sectional view of a silicon semiconductor substrate or the like for explaining a method for manufacturing a MIS field effect transistor according to a second embodiment of the invention. FIG.
FIGS. 8A and 8B are schematic partial cross-sectional views of a silicon semiconductor substrate and the like for explaining a modification of the manufacturing method of the MIS field effect transistor according to the first embodiment and the second embodiment of the invention. FIGS.
FIG. 9 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining an outline of a conventional method for manufacturing a MIS-FET having a shallow trench structure and a stacked diffusion layer structure, following FIG. 2;
10 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining the outline of the conventional MOS-FET manufacturing method, following FIG. 9;
FIG. 11 is a schematic partial cross-sectional view of a silicon semiconductor substrate and the like for explaining an outline of a conventional MOS-FET manufacturing method, following FIG. 10;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Silicon semiconductor substrate, 11 ... Pad oxide film, 12 ... SiN layer, 13 ... Groove part, 14 ... SiO ₂ 15 ... element isolation region, 15A ... shoulder part of element isolation region, 15B ... concave part of element isolation region, 20 ... gate insulating film, 21 ... polysilicon layer, 22 ... -Offset oxide film, 23 ... gate region, 24 ... low concentration impurity region, 25 ... gate side wall, 26 ... silicon layer (stacked silicon layer), 26A, 26B ... silicon layer Recesses, 27 ... semiconductor material, 28 ... source / drain regions, 29 ... insulating material, 30 ... metal reaction layer, 31 ... silicide layer, 40 ... interlayer insulating layer, 41. ..Openings, 42, 42A, 42B ... wiring

Claims

A method of manufacturing a MIS field effect transistor, comprising:
(A) forming an isolation region having a trench structure in a silicon semiconductor substrate ;
(B) forming a gate region and then
(C) A silicon layer is formed on a silicon semiconductor substrate on which source / drain regions are to be formed , and then the silicon layer surface is thermally oxidized to form an oxide film, and then
(D) filling the recess formed in the surface of the boundary region between the silicon layer and the element isolation region with a semiconductor material ;
(E) selectively siliciding at least a surface region of at least the silicon layer ;
Ri from step formation,
The step of filling the recesses in the step (d) with a semiconductor material comprises a step of depositing a semiconductor material to form a semiconductor material layer and then etching back the semiconductor material layer. A method for manufacturing a transistor.

2. The method of manufacturing a MIS field effect transistor according to claim 1, wherein the formation of the silicon layer is based on a selective epitaxial growth method.

2. The method for manufacturing a MIS field effect transistor according to claim 1, wherein the semiconductor material is polysilicon or amorphous silicon.