JP4012527B2 - Manufacturing method of electronic parts - Google Patents

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Description

本発明は、基板上にチップと、これを覆うキャップが実装された電子部品の製造方法に関し、特に、基板上に形成されるパターンの形成に関する。   The present invention relates to a method of manufacturing an electronic component in which a chip and a cap covering the chip are mounted on a substrate, and more particularly, to formation of a pattern formed on the substrate.

回路基板上に素子が形成されたチップを実装し、チップを覆うようにキャップを基板に接合し、チップを封止した電子部品が知られている。チップは、そこに形成された回路素子と外部回路とを接続するワイヤを有し、このワイヤは、基板上に形成されたワイヤボンディングパットに、熱や超音波などにより接続される。ワイヤボンディングパットは、その表面に、はんだとの接合性が良い材料、例えば金などがメッキされている。基板上のキャップの配置される位置、特にキャップの縁が当接する位置には、基板接合用のパターンが形成されており、この上にキャップ封止用枠を載置し、その上にキャップが置かれ、加熱により枠の金属を溶かしてキャップをろう付けしてチップを封止する。キャップ封止用枠の金属は、比較的低融点であることが望まれ、共晶合金、例えば金とスズの合金が用いられる。   2. Description of the Related Art An electronic component is known in which a chip on which an element is formed is mounted on a circuit board, a cap is bonded to the board so as to cover the chip, and the chip is sealed. The chip has a wire connecting a circuit element formed therein and an external circuit, and this wire is connected to a wire bonding pad formed on the substrate by heat, ultrasonic waves, or the like. The surface of the wire bonding pad is plated with a material having good bondability with solder, such as gold. A substrate bonding pattern is formed at a position where the cap is arranged on the substrate, particularly at a position where the edge of the cap abuts, and a cap sealing frame is placed thereon, and the cap is placed thereon. Then, the metal of the frame is melted by heating and the cap is brazed to seal the chip. The cap sealing frame metal is desired to have a relatively low melting point, and a eutectic alloy such as an alloy of gold and tin is used.

特開２００３−１６３２９８号公報JP 2003-163298 A

上記のキャップの接合に用いられる枠は、独立した部品として形成されるため、部品点数が多くなっているという問題がある。この枠の代わりに基板上の基板接合用のパターン表面にろう付け用の金属をメッキすることが考えられるが、ワイヤボンディングパットなどの部分と異なる種類の金属をメッキする必要がある。そのためには、マスキングをして、不要な部分にメッキされることを防止する必要があった。マスキングを行うためには、パターンのピッチを広くしておく必要があり、高密度化にとって不利となる。また、メッキ、プリコートなどに用いられる溶剤や、加熱などによりマスキングが剥がれにくくなり、端子や基板を損傷してしまうなどの問題があった。   Since the frame used for joining the caps is formed as an independent part, there is a problem that the number of parts is large. Instead of this frame, it is conceivable to plate a brazing metal on the surface of the substrate bonding pattern on the substrate, but it is necessary to plate a different type of metal from the wire bonding pad or the like. For that purpose, it was necessary to mask and prevent unnecessary portions from being plated. In order to perform masking, it is necessary to widen the pattern pitch, which is disadvantageous for higher density. In addition, there is a problem that the masking is difficult to peel off due to a solvent used for plating, pre-coating, etc., or heating, and the terminal and the substrate are damaged.

本発明によれば、マスキングを用いずに、同一の基板に異なる金属をメッキする方法が提供され、また、これを用いた電子部品の製造方法が提供される。   According to the present invention, a method of plating different metals on the same substrate without using masking is provided, and a method of manufacturing an electronic component using the same is provided.

本発明にかかる電子部品の製造方法は、基板上に、回路部品が実装され、この回路部品をキャップで覆った電子部品を製造する方法に適用することができる。基板上の、ボンディングパットが形成される位置である、ボンディングパットパターン部と、キャップが接合される位置であるキャップ接合パターン部とに、無電解メッキにより共通の金属層を形成し、次に、前記キャップ接合パターン部の基板配線パターンに電圧を印加して、このキャップ接合パターン部に電解メッキにより選択的に金属層を形成する。そして、形成されたパターンに従って、回路部品を実装し、回路部品から延びるワイヤを所定のボンディングパットに接合し、実装された回路部品を覆うようにしてキャップをキャップ接合パターン部に接合する。選択的に形成された金属層の金属は、共通の金属層の金属に対し低融点である。 Method of manufacturing an electronic component according to the present invention, on a substrate, the circuit components are mounted, can be applied to a method of manufacturing an electronic component covering the circuit part in the cap. On the substrate, a common metal layer is formed by electroless plating on the bonding pad pattern portion where the bonding pad is formed and the cap bonding pattern portion where the cap is bonded, A voltage is applied to the substrate wiring pattern of the cap bonding pattern portion, and a metal layer is selectively formed on the cap bonding pattern portion by electrolytic plating. Then, according to the formed pattern, circuit components are mounted, wires extending from the circuit components are bonded to a predetermined bonding pad, and a cap is bonded to the cap bonding pattern portion so as to cover the mounted circuit components . Metal selectively formed metal layer is a low melting point against the metals of common metal layer.

無電解メッキによる共通の金属層の形成する工程と、電解メッキによって選択的に金属層を形成する工程の順序は、どちらが先であってもかまわない。   The order of the step of forming the common metal layer by electroless plating and the step of selectively forming the metal layer by electrolytic plating may be first.

また、電解メッキにより選択的に形成される金属層は、共晶合金を形成する２種の金属を交互にメッキしてもよい。   In addition, the metal layer selectively formed by electrolytic plating may be alternately plated with two kinds of metals forming a eutectic alloy.

無電解メッキによる共通の金属層の金属は金とすることができ、また電解メッキにより選択的に形成される金属層の金属は金−スズ合金、または金およびスズとすることができる。   The metal of the common metal layer by electroless plating can be gold, and the metal of the metal layer selectively formed by electrolytic plating can be a gold-tin alloy or gold and tin.

以下、本発明の実施の形態（以下実施形態という）を、図面に従って説明する。図１および図２は、本発明にかかる電子部品１０の概略を示す図である。基板１２上には、ＩＣチップ１４が実装され、ＩＣチップ１４より延びるワイヤ１６は、ワイヤボンディングパット１８にハンダ接合されている。ＩＣチップ１４およびワイヤボンディングパット１８を囲むように、キャップ２０を接合するためのキャップ接合パターン２２が設けられている。キャップ２０は、図示するように、基板１０に向けて開口２３を有し、開口２３の縁の部分に対向するように前記のキャップ接合パターン２２が形成されている。キャップ２０は、キャップ接合パターン２２にろう付け接合されて、内部のＩＣチップ１４等が封止される。   Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings. 1 and 2 are diagrams schematically showing an electronic component 10 according to the present invention. An IC chip 14 is mounted on the substrate 12, and a wire 16 extending from the IC chip 14 is soldered to a wire bonding pad 18. A cap bonding pattern 22 for bonding the cap 20 is provided so as to surround the IC chip 14 and the wire bonding pad 18. As shown in the figure, the cap 20 has an opening 23 toward the substrate 10, and the cap bonding pattern 22 is formed so as to face the edge portion of the opening 23. The cap 20 is brazed to the cap bonding pattern 22 to seal the internal IC chip 14 and the like.

図２には、基板上に形成されるパターンの断面が示されている。基板１２上には基板配線パターン２４が所定のパターンにて形成されている。基板配線パターン２４を構成する材料は、一般的なものでよく、例えばタングステン、金、銅、銀、パラジウムなどを用いることができる。基板配線パターン２４の表面は、ニッケルなどにより下地メッキが施され下地メッキ層２６が形成されている。下地メッキ層２６上には、金メッキが施され金メッキ層２８が形成されている。この金メッキ層２８は、基板配線パターン２４の全体に共通に設けられる。   FIG. 2 shows a cross section of the pattern formed on the substrate. A substrate wiring pattern 24 is formed in a predetermined pattern on the substrate 12. The material which comprises the board | substrate wiring pattern 24 may be a common material, for example, tungsten, gold | metal | money, copper, silver, palladium etc. can be used. The surface of the substrate wiring pattern 24 is subjected to a base plating with nickel or the like to form a base plating layer 26. On the base plating layer 26, gold plating is applied to form a gold plating layer 28. The gold plating layer 28 is provided in common over the entire substrate wiring pattern 24.

キャップ接合パターン２２の金メッキ層２８の上には、選択的に、このパターン２２にのみ、金−スズメッキにより、金−スズメッキ層３０が形成されている。金とスズの組成比は、共晶点に近い、金８０／スズ２０（重量比）付近が望ましい。この金−スズ合金によりキャップ２０のろう付け接合が行われる。また、金−スズメッキ層３０は、金とスズを交互にメッキし、積層して形成することもできる。   A gold-tin plating layer 30 is selectively formed only on the pattern 22 on the gold plating layer 28 of the cap bonding pattern 22 by gold-tin plating. The composition ratio of gold and tin is preferably near 80 / tin 20 (weight ratio) near the eutectic point. The cap 20 is brazed and joined by this gold-tin alloy. The gold-tin plating layer 30 can also be formed by alternately plating and laminating gold and tin.

図３は、電子部品１０の製造工程の概略図である。図３（ａ）は、基板１２に、エッチング等により基板配線パターン２４が形成された状態を示している。基板配線パターン２４は、前述のようにタングステン、金、銅、銀、パラジウムなどで形成され、その厚みは、一般的な基板と同様、数〜１００μｍとでき、より好ましくは１５μｍ程度である。図中符号３２で示される基板配線パターンの部分は、ワイヤボンディングパットとなるボンディングパットパターン部であり、符号３４で示される部分はキャップが接合されるキャップ接合パターン部である。基板配線パターン２４上に無電解メッキにより、ニッケルの下地メッキ層２６、次いで無電解メッキにより金メッキ層２８を形成する。この状態が図３（ｂ）に示されている。下地メッキ層２６の厚さは、０．１〜１０μｍとでき、より好ましくは４μｍ程度である。また、金メッキ層２８は、０．０１〜３μｍであり、より好ましくは０．０５μｍ程度である。下地メッキ、金メッキの手法は、一般的な基板配線のメッキと全く同様である。また、金メッキ層２８は、パラジウムのメッキを施し、その上に金メッキを施した層に替えることもできる。   FIG. 3 is a schematic view of the manufacturing process of the electronic component 10. FIG. 3A shows a state where the substrate wiring pattern 24 is formed on the substrate 12 by etching or the like. The substrate wiring pattern 24 is formed of tungsten, gold, copper, silver, palladium or the like as described above, and the thickness thereof can be several to 100 μm, more preferably about 15 μm, like a general substrate. In the figure, the portion of the substrate wiring pattern indicated by reference numeral 32 is a bonding pad pattern portion serving as a wire bonding pad, and the portion indicated by reference numeral 34 is a cap bonding pattern portion to which a cap is bonded. A nickel base plating layer 26 is formed on the substrate wiring pattern 24 by electroless plating, and then a gold plating layer 28 is formed by electroless plating. This state is shown in FIG. The thickness of the base plating layer 26 can be 0.1 to 10 μm, and more preferably about 4 μm. The gold plating layer 28 has a thickness of 0.01 to 3 μm, more preferably about 0.05 μm. The method of base plating and gold plating is exactly the same as plating of general substrate wiring. The gold plating layer 28 may be replaced with a layer plated with palladium and gold plated thereon.

次に、キャップ接合パターン部３４の基板配線パターンに選択的に電圧を印加して、電解メッキにより金−スズメッキ層３０を形成する。電圧の選択的な印加は、メッキ用接点３６（図１参照）を用いて行われ、キャップ接合パターン部３４にのみ金−スズメッキ層３０が形成される。この状態が、図３（ｃ）に示されており、ボンディングパットパターン部３２には、金−スズメッキ層が形成されず、表面はその前に形成された金メッキ層２８である。金−スズメッキ層３０は、数〜１００μｍであり、より好ましくは２５μｍ程度である。メッキ等の表面処理が終了すると、図３（ｄ）に示すように必要に応じて切断される。切断された基板１２に、ＩＣチップ１４が実装され、ワイヤ１６がボンディングパットパターン部３２に形成されたワイヤボンディングパット１８に接合される。そして、キャップ接合パターン部３４にキャップ２０がろう付けされて、ＩＣチップ１４等が密閉される。
Next, a voltage is selectively applied to the substrate wiring pattern of the cap bonding pattern portion 34 to form the gold-tin plating layer 30 by electrolytic plating. The voltage is selectively applied using the plating contact 36 (see FIG. 1), and the gold-tin plating layer 30 is formed only on the cap bonding pattern portion 34. This state is shown in FIG. 3 (c), and the gold-tin plating layer is not formed on the bonding pad pattern portion 32, and the surface is the gold plating layer 28 formed before that. The gold-tin plating layer 30 is several to 100 μm, more preferably about 25 μm. When the surface treatment such as plating is completed, it is cut as necessary as shown in FIG. The IC chip 14 is mounted on the cut substrate 12, and the wire 16 is bonded to the wire bonding pad 18 formed in the bonding pad pattern portion 32. Then, the cap 20 is brazed to the cap bonding pattern portion 34, and the IC chip 14 and the like are sealed.

ワイヤボンディングパット１８に金−スズ合金がメッキされていると、ワイヤボンディングができないが、本実施例のように、選択的に金−スズメッキを行うことで、ワイヤボンディングパット１８は、金メッキされた状態に維持され、ボンディングが可能である。また、図３において下側に示される端子部分３８にも、金−スズメッキ層が形成されない。端子部分３８をはんだ接合する場合、はんだの脆化を防止するために、はんだに金が拡散することを避ける必要がある。一般的にはスズ−鉛（６３％−３７％）共晶はんだに金が重量として４％以上拡散すると、はんだが脆化することが知られている。金−スズメッキが施されていると、はんだ付けの際にはんだに多量の金が拡散するが、本実施形態においては、単体の金メッキ層であるので、金−スズメッキがある場合に比べ、少量の拡散に抑えることができる。   When the wire-bonding pad 18 is plated with a gold-tin alloy, wire bonding cannot be performed. However, by selectively performing gold-tin plating as in this embodiment, the wire-bonding pad 18 is gold-plated. And bonding is possible. Further, the gold-tin plating layer is not formed on the terminal portion 38 shown on the lower side in FIG. When soldering the terminal portion 38, it is necessary to avoid gold from diffusing into the solder in order to prevent the solder from becoming brittle. Generally, it is known that when gold is diffused by 4% or more by weight in tin-lead (63% -37%) eutectic solder, the solder becomes brittle. When gold-tin plating is applied, a large amount of gold diffuses into the solder at the time of soldering. It can be suppressed to diffusion.

また、金−スズ合金のメッキにおいて、通常の配線パターンのメッキと同様のパターンのピッチがあれば十分であり、配線ピッチを小さくすることができ、高密度な実装を可能とする。つまり、ろう付け材料を独立した枠とし、基板上に、この枠を介してキャップ２０を載置する場合、枠が位置ずれすることを考慮して、パターンのピッチを大きめにとらなければならないが、ろう付けの材料をメッキにより積層する場合、位置ずれを考慮する必要がない。このため、パターンのピッチを狭め、実装密度を高めることができる。   In addition, in the gold-tin alloy plating, it is sufficient if the pitch of the pattern is the same as the plating of the normal wiring pattern, the wiring pitch can be reduced, and high-density mounting is possible. That is, when the brazing material is used as an independent frame and the cap 20 is placed on the substrate via the frame, the pattern pitch must be increased in consideration of the positional displacement of the frame. When the brazing material is laminated by plating, it is not necessary to consider positional deviation. For this reason, the pitch of the pattern can be narrowed and the mounting density can be increased.

図３（ｃ）において金−スズ合金をメッキするのに替えて、金とスズを交互にメッキし、積層することも好ましい。さらに、図３（ｂ）の金メッキ層２８の形成を、金−スズ合金のメッキまたは金とスズの交互のメッキ後に行うこともできる。この場合には、基板配線パターン２４の表面が全て金メッキされるので、酸化防止が図れる。   Instead of plating the gold-tin alloy in FIG. 3 (c), it is also preferable that gold and tin are alternately plated and laminated. Further, the formation of the gold plating layer 28 in FIG. 3B can be performed after the gold-tin alloy plating or the alternating plating of gold and tin. In this case, since the entire surface of the substrate wiring pattern 24 is gold-plated, oxidation can be prevented.

電圧を印加する配線パターンをいくつか独立して設けておけば、パターンごとに異なる材質のメッキを行うことができる。電解メッキが可能な材質としては、金−スズ以外に、はんだ、銀、ニッケル、銅、パラジウム、スズなどがある。   If several wiring patterns for applying a voltage are provided independently, plating of different materials can be performed for each pattern. Materials that can be electroplated include solder, silver, nickel, copper, palladium, tin, and the like in addition to gold-tin.

本実施形態にかかる電子部品の斜視図である。It is a perspective view of the electronic component concerning this embodiment. 図１の電子部品の断面図である。It is sectional drawing of the electronic component of FIG. 図１の電子部品の製造工程図である。FIG. 2 is a manufacturing process diagram of the electronic component of FIG. 1.

符号の説明Explanation of symbols

１０ 電子部品、１２ 基板、１４ ＩＣチップ、１６ ワイヤ、１８ ワイヤボンディングパット、２０ キャップ、２２ キャップ接合パターン、２４ 基板配線パターン、２６ 下地メッキ層、２８ 金メッキ層、３０ 金−スズメッキ層、３２ ボンディングパットパターン部、３４ キャップ接合パターン部、３６ メッキ用接点。
10 electronic components, 12 substrates, 14 IC chips, 16 wires, 18 wire bonding pads, 20 caps, 22 cap bonding patterns, 24 substrate wiring patterns, 26 base plating layers, 28 gold plating layers, 30 gold-tin plating layers, 32 bonding pads Pattern part, 34 Cap joint pattern part, 36 Contact for plating.

Claims (7)

基板上に、回路部品が実装され、この回路部品をキャップで覆った電子部品を製造する方法であって、
基板上の、ボンディングパットが形成される位置である、ボンディングパットパターン部と、キャップが接合される位置であるキャップ接合パターン部とに、無電解メッキにより共通の金属層を形成する工程と、
前記キャップ接合パターン部の基板配線パターンに電圧を印加して、このキャップ接合パターン部に電解メッキにより選択的に金属層を形成する工程と、
回路部品を実装し、回路部品から延びるワイヤを所定のボンディングパットに接合する工程と、
キャップをキャップ接合パターン部に接合する工程と、
を有し、
前記選択的に形成される金属層の金属は、前記共通の金属層の金属より融点が低い、電子部品の製造方法。 On a substrate, the circuit components are mounted, a method for producing an electronic component covering the circuit part in the cap,
Forming a common metal layer by electroless plating on a bonding pad pattern portion, which is a position where a bonding pad is formed on the substrate, and a cap bonding pattern portion, which is a position where the cap is bonded;
Applying a voltage to the substrate wiring pattern of the cap bonding pattern portion, and selectively forming a metal layer on the cap bonding pattern portion by electrolytic plating;
Mounting circuit components and bonding wires extending from the circuit components to a predetermined bonding pad;
Bonding the cap to the cap bonding pattern portion;
Have
The metal of the metal layer that is selectively formed has a melting point lower than that of the metal of the common metal layer. 基板上に、回路部品が実装され、この回路部品をキャップで覆った電子部品を製造する方法であって、
基板上の、キャップが接合される位置であるキャップ接合パターン部の基板配線パターンに電圧を印加して、このキャップ接合パターン部に電解メッキにより選択的に金属層を形成する工程と、
基板上の、ボンディングパットが形成される位置である、ボンディングパットパターン部と、前記キャップ接合パターン部とに、無電解メッキにより共通の金属層を形成する工程と、
回路部品を実装し、回路部品から延びるワイヤを所定のボンディングパットに接合する工程と、
キャップをキャップ接合パターン部に接合する工程と、
を有し、
前記選択的に形成される金属層の金属は、前記共通の金属層の金属より融点が低い、電子部品の製造方法。 On a substrate, the circuit components are mounted, a method for producing an electronic component covering the circuit part in the cap,
A step of applying a voltage to the substrate wiring pattern of the cap bonding pattern portion on the substrate where the cap is bonded, and selectively forming a metal layer on the cap bonding pattern portion by electrolytic plating;
On the substrate, a position where the bonding pad is formed, and the bonding pad pattern portion, the said cap bonding pattern portion, and forming a common metal layer by electroless plating,
Mounting circuit components and bonding wires extending from the circuit components to a predetermined bonding pad;
Bonding the cap to the cap bonding pattern portion;
Have
The metal of the metal layer that is selectively formed has a melting point lower than that of the metal of the common metal layer. 請求項１または２に記載の電子部品の製造方法であって、前記共通の金属層の金属は金であり、前記選択的に形成された金属層の金属は金−スズ合金である、電子部品の製造方法。   3. The method of manufacturing an electronic component according to claim 1, wherein the metal of the common metal layer is gold, and the metal of the selectively formed metal layer is a gold-tin alloy. Manufacturing method. 請求項１または２に記載の電子部品の製造方法であって、前記選択的に金属層を形成する工程は、共晶合金を形成する２種の金属を交互にメッキし、積層する工程である、電子部品の製造方法。   3. The method of manufacturing an electronic component according to claim 1, wherein the step of selectively forming the metal layer is a step of alternately plating and laminating two kinds of metals forming the eutectic alloy. , Manufacturing method of electronic parts. 請求項４に記載の電子部品の製造方法であって、前記交互にメッキされる金属は、金とスズである、電子部品の製造方法。   5. The method of manufacturing an electronic component according to claim 4, wherein the alternately plated metals are gold and tin. 回路部品が実装され、この回路部品がキャップで覆われる基板にパターンを形成する基板パターン形成方法であって、
回路部品から延びるワイヤがハンダ接合されるボンディングパットが形成されるボンディングパットパターン部とキャップが接合される位置のキャップ接合パターン部とに無電解メッキを行う工程と、
前記キャップ接合パターン部の基板配線パターンに選択的に電圧を印加して、このキャップ接合パターン部に電解メッキを行う工程と、
を有する、基板パターン形成方法。 Circuit components are mounted, the circuit component is a substrate pattern forming method for forming a pattern on a substrate covered with a cap,
A step of performing electroless plating on a bonding pad pattern portion where a bonding pad to which a wire extending from a circuit component is solder-bonded and a cap bonding pattern portion at a position where the cap is bonded;
Selectively applying a voltage to the substrate wiring pattern of the cap bonding pattern portion, and performing electrolytic plating on the cap bonding pattern portion ;
A substrate pattern forming method comprising: 回路部品が実装され、この回路部品がキャップで覆われる基板にパターンを形成する基板パターン形成方法であって、
回路部品から延びるワイヤがハンダ接合されるボンディングパットが形成されるボンディングパットパターン部とキャップが接合される位置のキャップ接合パターン部とのうち、前記キャップ接合パターン部の基板配線パターンに選択的に電圧を印加して、このキャップ接合パターン部に電解メッキを行う工程と、
前記ボンディングパットパターン部と前記キャップ接合パターン部とに無電解メッキを行う工程と、
を有する、基板パターン形成方法。 Circuit components are mounted, the circuit component is a substrate pattern forming method for forming a pattern on a substrate covered with a cap,
A voltage is selectively applied to a substrate wiring pattern of the cap bonding pattern portion among a bonding pad pattern portion where a bonding pad is formed where a wire extending from a circuit component is solder bonded and a cap bonding pattern portion where a cap is bonded. And applying electroplating to the cap bonding pattern portion ;
Performing electroless plating on the bonding pad pattern portion and the cap bonding pattern portion;
A substrate pattern forming method comprising:
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