JP4000676B2 - プリント配線板及びその製造方法 - Google Patents
プリント配線板及びその製造方法 Download PDFInfo
- Publication number
- JP4000676B2 JP4000676B2 JP20169898A JP20169898A JP4000676B2 JP 4000676 B2 JP4000676 B2 JP 4000676B2 JP 20169898 A JP20169898 A JP 20169898A JP 20169898 A JP20169898 A JP 20169898A JP 4000676 B2 JP4000676 B2 JP 4000676B2
- Authority
- JP
- Japan
- Prior art keywords
- solder resist
- printed wiring
- wiring board
- resist layer
- filler content
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Description
【０００１】
【技術分野】
本発明は，例えばＩＣ等の電子部品を搭載するためのプリント配線板，及びその製造方法に関する。
【０００２】
【従来技術】
図４に示すごとく，従来のプリント配線板９は，電子部品搭載用の導体パターン３を有する絶縁基板２と，上記導体パターン３を露出させた状態で上記絶縁基板２を被覆するソルダーレジスト層９５とからなる。このソルダーレジスト層９５はソルダーレジストとフィラーとからなり，フィラー含有率が８０重量％である均一な層である。
そして，上記プリント配線板９には，例えばＩＣ等の電子部品８を搭載する場合がある。電子部品８の搭載構造としては，上記プリント配線板９の導体パターン３と上記電子部品８とを半田バンプ７１によって接続すると共に，上記プリント配線板９のソルダーレジスト層９５と上記電子部品８との間に封止樹脂７２を充填した構造が知られている。
【０００３】
【解決しようとする課題】
しかしながら，上記プリント配線板においては，次の問題がある。
即ち，上記プリント配線板９のソルダーレジスト層９５は，どの部分においても均一に弾性率が約１２０ｋｇｆ／ｍｍ２と高い。
そのため，上記プリント配線板９の絶縁基板２に対して線膨張係数の異なった上記電子部品８を搭載する場合，例えば線膨張係数が約１７×１０−６／℃の上記絶縁基板２に対して，線膨張係数が約３×１０−６／℃の上記電子部品８を搭載する場合，上記ソルダーレジスト層９５は，熱膨張，熱収縮によって生じるズレを充分に吸収することができない。
それ故，上記ソルダーレジスト層９５や上記プリント配線板９と電子部品８との接続部分に，過大な熱応力が加わってクラック９９が生じる場合がある。
【０００４】
これを解決するため，上記ソルダーレジスト層９５のフィラー含有率を低くして，上記ソルダーレジスト層９５の弾性率を下げることが考えられる。しかし，この場合には，上記ソルダーレジスト層９５の吸水性が高くなり，上記プリント配線板９の耐水性が低下してしまう。また，保護の役割を果たすべき上記ソルダーレジスト層９５の機械的強度が低下してしまう。
【０００５】
本発明は，かかる従来の問題点に鑑みてなされたもので，熱応力を緩和してクラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板，及びその製造方法を提供しようとするものである。
【０００６】
【課題の解決手段】
請求項１に記載の発明は，電子部品搭載用の導体パターンを有する絶縁基板と，上記導体パターンの一部又は全部を露出させた状態で上記絶縁基板を被覆するソルダーレジスト層とからなるプリント配線板において，
上記ソルダーレジスト層の基底部は，上記ソルダーレジスト層の表層部よりもフィラー含有率が低いことを特徴とするプリント配線板にある。
【０００７】
本発明の最も注目すべきことは，上記ソルダーレジスト層がフィラーを含有しており，フィラー含有率が絶縁基板側の上記基底部において低く，電子部品搭載側の上記表層部において高いことである。
【０００８】
上記ソルダーレジスト層はソルダーレジストとフィラーとからなる。上記フィラー含有率は，上記ソルダーレジスト層の重量に対する上記フィラーの重量の比率である。
また，上記ソルダーレジスト層としては，例えば上記基底部と上記表層部とがそれぞれ層を形成した２層構造や，さらに２つの層の間に相互拡散層を形成した３層構造や，上記基底部と上記表層部とが漸次的に形成された徐変構造等がある（実施形態例参照）。
【０００９】
次に，本発明の作用につき説明する。
本発明のプリント配線板においては，上記ソルダーレジスト層の基底部は，上記ソルダーレジスト層の表層部よりもフィラー含有率を低くしてあるので，上記基底部の弾性率は上記表層部よりも低い。
そのため，上記プリント配線板の絶縁基板に対して線膨張係数の異なった電子部品を搭載しても，上記ソルダーレジスト層の基底部が，熱膨張，熱収縮によって生じるズレを吸収することができる。それ故，上記ソルダーレジスト層の基底部が，上記プリント配線板と電子部品との接続部分に加わる熱応力を緩和して，クラックの発生を防止することができる。
【００１０】
また，上記ソルダーレジスト層の表層部は，上記ソルダーレジスト層の基底部よりもフィラー含有率を高くしてある。そのため，上記表層部の耐水性が高くなるので，上記プリント配線板の耐水性を向上させることができる。また，保護の役割を果たすべき上記ソルダーレジスト層の表層部の機械的強度を向上させることができる。
【００１１】
次に，請求項２に記載の発明のように，上記ソルダーレジスト層における基底部のフィラー含有率は，０〜３０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における基底部の弾性率を容易かつ充分に低くすることができる。
一方，上記基底部のフィラー含有率が３０重量％を越える場合には，上記基底部の弾性率を充分に低くすることは困難になる。
【００１２】
次に，請求項３に記載の発明のように，上記ソルダーレジスト層における表層部のフィラー含有率は，５０〜９０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における表層部の耐水性，及び機械的強度を容易かつ確実に向上させることができる。
一方，上記表層部のフィラー含有率が５０重量％未満の場合には，耐水性及び機械的強度を確実に向上させることは困難になる。また，９０重量％を越える場合には，フィラー成分が多くなり過ぎ，上記ソルダーレジスト層が機械的にもろくなり強度が低下したり，例えば封止樹脂等の樹脂との密着性が悪くなるという問題がある。
【００１３】
次に，請求項４に記載の発明のように，上記ソルダーレジスト層における基底部の弾性率は，１０〜５０ｋｇｆ／ｍｍ２であることが好ましい。
この場合には，上記プリント配線板の絶縁基板に対して線膨張係数の異なった電子部品を搭載しても，上記ソルダーレジスト層の基底部が，熱膨張，熱収縮によって生じるズレを確実に吸収し，熱応力を緩和することができる。そのため，クラックの発生をより一層確実に防止することができる。
【００１４】
一方，上記基底部の弾性率が１０ｋｇｆ／ｍｍ２未満の場合には，電子部品を安定的に固定することが困難になるという問題がある。また，５０ｋｇｆ／ｍｍ２を越える場合には，熱膨張，熱収縮によって生じるズレを吸収し，熱応力を緩和することができず，クラックの発生を確実に防止することができないおそれがある。
【００１５】
次に，上記プリント配線板を製造する方法としては，例えば，請求項５に記載の発明のように，電子部品搭載用の導体パターンを有する絶縁基板を準備する工程と，
上記絶縁基板に，フィラー含有率の低いレジスト材料からフィラー含有率の高いレジスト材料へと順次塗布していくことによりソルダーレジスト層を形成する工程と，
上記ソルダーレジスト層から上記導体パターンを露出させる工程とからなることを特徴とするプリント配線板の製造方法がある。
【００１６】
本発明の製造方法において最も注目すべきことは，レジスト材料を複数回に分けて上記絶縁基板に塗布することであり，かつ先に塗布するレジスト材料のフィラー含有率は，後に塗布するレジスト材料のフィラー含有率よりも低いことである。
【００１７】
上記ソルダーレジストとしては，例えばエポキシ系樹脂等を用いることが好ましい。また，上記ソルダーレジストには，塗布をスムーズに行うための揮発性の溶媒を含有させることが好ましい。
また，上記フィラーとしては，例えばＳｉＯ２，ＴｉＯ２，Ａｌ２Ｏ３，ＣａＯ，ＺｒＯ２，タルク等の無機化合物，その他，有機化合物等を用いることが好ましい。
【００１８】
また，上記導体パターンは，少なくともその一部が露出された後，例えば半田バンプ，金バンプ等の接続端子を介して，その露出部分の電子部品接合部に電子部品を接合することができる。また，例えば半田付け等により，露出部分の電子部品接合部に電子部品を直接に接合することもできる。
【００１９】
次に，本発明の作用につき説明する。
本発明のプリント配線板の製造方法によれば，まず，フィラー含有率の比較的低いレジスト材料を，上記導体パターンを設けた絶縁基板上に塗布する。次いで，上記レジスト材料上に，フィラー含有率の比較的高いレジスト材料を順次塗布していく。これにより，上記絶縁基板の表面に，絶縁基板側においては先のレジスト材料の割合の多く，電子部品搭載側においては後のレジスト材料の割合の多いソルダーレジスト層を形成する。
【００２０】
それ故，上記絶縁基板側のフィラー含有率が低く，電子部品搭載側のフィラー含有率が高いソルダーレジスト層を，上記絶縁基板上に容易に形成することができる。
従って，請求項１〜４に示した，クラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板を容易に製造することができる。
【００２１】
次に，請求項６に記載の発明のように，先に塗布する上記レジスト材料のフィラー含有率は，０〜３０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における絶縁基板側の弾性率を容易かつ充分に低くすることができる。
一方，先に塗布する上記レジスト材料のフィラー含有率が３０重量％を越える場合には，上記ソルダーレジスト層における絶縁基板側の弾性率を充分に低くすることは困難になる。
【００２２】
次に，請求項７に記載の発明のように，後に塗布する上記レジスト材料のフィラー含有率は，５０〜９０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における電子部品搭載側の耐水性及び機械的強度を，容易かつ確実に向上させることができる。
一方，後に塗布する上記レジスト材料のフィラー含有率が５０重量％未満の場合には，耐水性及び機械的強度を確実に向上させることは困難になる。また，９０重量％を越える場合には，同様に，耐水性及び機械的強度を確実に向上させることは困難になるという問題がある。
【００２３】
【発明の実施の形態】
実施形態例
本発明の実施形態例にかかるプリント配線板及びその製造方法につき，図１〜図３を用いて説明する。
本例のプリント配線板１は，図１〜図３に示すごとく，電子部品搭載用の導体パターン３を有する絶縁基板２と，上記導体パターン３の一部を露出させた状態で上記絶縁基板２を被覆するソルダーレジスト層５とからなる。
上記ソルダーレジスト層５の基底部５１は，上記ソルダーレジスト層５の表層部５２よりもフィラー６の含有率が低い。
【００２４】
上記プリント配線板１には，図１（ａ）に示すごとく，例えばＩＣ等の電子部品８を搭載してあり，上記プリント配線板１の導体パターン３と上記電子部品８とを半田バンプ７１によって接続すると共に，上記プリント配線板１のソルダーレジスト層５と上記電子部品８との間に封止樹脂７２を充填してある。
【００２５】
上記プリント配線板１の全体構造を図３に示す。上記プリント配線板１は，図３に示すごとく，上記絶縁基板２の表面に導体パターン３を設け，この導体パターン３の一部に半田バンプ７１を介して電子部品８を搭載している。また，上記電子部品８の表面全体，及び電子部品８と上記導体パターン３との間には，封止樹脂７２が設けられている。
また，上記絶縁基板２には，上記導体パターン３の電子を他の外部材に導出入するための導通用穴２０を設け，この導通用穴２０の内部には半田ボール７５が上記導体パターン３に接続した状態で充填されている。
【００２６】
上記プリント配線板１のソルダーレジスト層５は，図１（ｂ）に示すごとく，絶縁基板側の上記基底部５１と電子部品搭載側の上記表層部５２とがそれぞれ層を形成した２層構造であり，上記基底部５１と上記表層部５２との厚さの比は，７：３である。
具体的には，上記ソルダーレジスト層５において，上記基底部５１のフィラー含有率は，５〜１５重量％であり，上記表層部５２のフィラー含有率は，６０〜７０重量％である。また，上記基底部５１の弾性率は，２０〜３５ｋｇｆ／ｍｍ２である。
【００２７】
次に，上記プリント配線板１の製造方法を説明する。
本例のプリント配線板の製造方法は，次の３つの工程からなる。
即ち，電子部品搭載用の導体パターン３を有する絶縁基板２を準備する。
次いで，上記絶縁基板２に，ソルダーレジストとフィラーとからなる第１レジスト材料を塗布し，さらに，上記絶縁基板２に，ソルダーレジストと上記第１レジスト材料よりも高い含有率のフィラーとからなる第２レジスト材料を塗布して，上記第１レジスト材料と第２レジスト材料とからなるソルダーレジスト層５を形成する。
次いで，上記ソルダーレジスト層５から上記導体パターン３を露出させる。
【００２８】
上記第１レジスト材料及び上記第２レジスト材料は，例えばエポキシ系樹脂等からなる上記ソルダーレジストと，例えばＳｉＯ２，ＴｉＯ２，Ａｌ２Ｏ３等からなる上記フィラーと，揮発性の溶媒とからなる。
上記第１レジスト材料のフィラー含有率は１０重量％と比較的低く，上記第２レジスト材料のフィラー含有率は８０重量％と比較的高い。また，上記第１レジスト材料の溶媒含有率と，上記第２レジスト材料の溶媒含有率とは約等しい。
【００２９】
本例のプリント配線板の製造方法によれば，まず，フィラー含有率の比較的低い上記第１レジスト材料を，上記導体パターン３を設けた絶縁基板２上に塗布する。次いで，上記第１レジスト材料上に，フィラー含有率の比較的高い上記第２レジスト材料を塗布する。これにより，絶縁基板側においては上記第１レジスト材料の割合の多い，電子部品搭載側においては上記第２レジスト材料の割合の多いソルダーレジスト層５を形成する。
【００３０】
つまり，図１（ｂ）に示すごとく，上記ソルダーレジスト層５の絶縁基板側においては，上記第１レジスト材料を多く含む上記基底部５１が形成される。また，上記ソルダーレジスト層５の電子部品搭載側においては，上記第２レジスト材料を多く含む上記表層部５２が形成される。
【００３１】
また，レジスト材料自体の熱や溶媒等の条件によって，図２（ａ）に示すごとく，上記第２レジスト材料の中のフィラー６が上記第１レジスト材料の中へと拡散して，上記基底部５１と上記表層部５２との間に相互拡散層５３が形成されて，上記ソルダーレジスト層５が３層構造となる場合がある。また，図２（ｂ）に示すごとく，上記第２レジスト材料の中のフィラー６が上記第１レジスト材料の中へと漸次的に拡散して，上記基底部５１と上記表層部５２とが漸次的に形成されて，上記ソルダーレジスト層５が徐変構造となる場合もある。
【００３２】
次に，本例の作用につき説明する。
本例のプリント配線板１においては，上記ソルダーレジスト層５の基底部５１はフィラー含有率を５〜１５重量％と低くしてあるので，上記基底部５１の弾性率は２０〜３５ｋｇｆ／ｍｍ２と充分に低くなる。
そのため，例えば，線膨張係数が約１７×１０−６／℃である上記絶縁基板２に対して，線膨張係数が約３×１０−６／℃と大きく異なった電子部品８を搭載しても，上記ソルダーレジスト層５の基底部５１が，熱膨張，熱収縮によって生じるズレを確実に吸収することができる。それ故，上記ソルダーレジスト層５の基底部５１が，上記プリント配線板１と電子部品８との接続部分に加わる熱応力を緩和して，クラックの発生をより一層確実に防止することができる。
【００３３】
また，上記ソルダーレジスト層５の表層部５２はフィラー含有率を６０〜７０重量％と高くしてある。そのため，上記表層部５２の吸水性が低く抑えられて耐水性が高くなるので，上記プリント配線板１の耐水性を確実に向上させることができる。また，保護の役割を果たすべき上記ソルダーレジスト層５の表層部５２の機械的強度を確実に向上させることができる。
【００３４】
また，本例の製造方法によれば，上記に示すごとく，クラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板１を容易に製造することができる。
また，フィラー含有率が均一な層内においてフィラーを移動させる分離法とは異なり，加熱装置，遠心分離装置等を必要としないので，製造コストを低下させることができる。
【００３５】
【発明の効果】
上述のごとく，本発明によれば，熱応力を緩和してクラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板，及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】実施形態例における，（ａ）電子部品搭載後のプリント配線板の説明図，（ｂ）２層構造のソルダーレジスト層の模式図。
【図２】実施形態例における，（ａ）３層構造のソルダーレジスト層の模式図，（ｂ）徐変構造のソルダーレジスト層の模式図。
【図３】実施形態例における，プリント配線板の全体構造の断面図。
【図４】従来例における，電子部品搭載後のプリント配線板の説明図。
【符号の説明】
１．．．プリント配線板，
２．．．絶縁基板，
３．．．導体パターン，
５．．．ソルダーレジスト層，
５１．．．基底部，
５２．．．表層部，
６．．．フィラー，
７１．．．半田バンプ，
７２．．．封止樹脂，
８．．．電子部品，
【技術分野】
本発明は，例えばＩＣ等の電子部品を搭載するためのプリント配線板，及びその製造方法に関する。
【０００２】
【従来技術】
図４に示すごとく，従来のプリント配線板９は，電子部品搭載用の導体パターン３を有する絶縁基板２と，上記導体パターン３を露出させた状態で上記絶縁基板２を被覆するソルダーレジスト層９５とからなる。このソルダーレジスト層９５はソルダーレジストとフィラーとからなり，フィラー含有率が８０重量％である均一な層である。
そして，上記プリント配線板９には，例えばＩＣ等の電子部品８を搭載する場合がある。電子部品８の搭載構造としては，上記プリント配線板９の導体パターン３と上記電子部品８とを半田バンプ７１によって接続すると共に，上記プリント配線板９のソルダーレジスト層９５と上記電子部品８との間に封止樹脂７２を充填した構造が知られている。
【０００３】
【解決しようとする課題】
しかしながら，上記プリント配線板においては，次の問題がある。
即ち，上記プリント配線板９のソルダーレジスト層９５は，どの部分においても均一に弾性率が約１２０ｋｇｆ／ｍｍ２と高い。
そのため，上記プリント配線板９の絶縁基板２に対して線膨張係数の異なった上記電子部品８を搭載する場合，例えば線膨張係数が約１７×１０−６／℃の上記絶縁基板２に対して，線膨張係数が約３×１０−６／℃の上記電子部品８を搭載する場合，上記ソルダーレジスト層９５は，熱膨張，熱収縮によって生じるズレを充分に吸収することができない。
それ故，上記ソルダーレジスト層９５や上記プリント配線板９と電子部品８との接続部分に，過大な熱応力が加わってクラック９９が生じる場合がある。
【０００４】
これを解決するため，上記ソルダーレジスト層９５のフィラー含有率を低くして，上記ソルダーレジスト層９５の弾性率を下げることが考えられる。しかし，この場合には，上記ソルダーレジスト層９５の吸水性が高くなり，上記プリント配線板９の耐水性が低下してしまう。また，保護の役割を果たすべき上記ソルダーレジスト層９５の機械的強度が低下してしまう。
【０００５】
本発明は，かかる従来の問題点に鑑みてなされたもので，熱応力を緩和してクラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板，及びその製造方法を提供しようとするものである。
【０００６】
【課題の解決手段】
請求項１に記載の発明は，電子部品搭載用の導体パターンを有する絶縁基板と，上記導体パターンの一部又は全部を露出させた状態で上記絶縁基板を被覆するソルダーレジスト層とからなるプリント配線板において，
上記ソルダーレジスト層の基底部は，上記ソルダーレジスト層の表層部よりもフィラー含有率が低いことを特徴とするプリント配線板にある。
【０００７】
本発明の最も注目すべきことは，上記ソルダーレジスト層がフィラーを含有しており，フィラー含有率が絶縁基板側の上記基底部において低く，電子部品搭載側の上記表層部において高いことである。
【０００８】
上記ソルダーレジスト層はソルダーレジストとフィラーとからなる。上記フィラー含有率は，上記ソルダーレジスト層の重量に対する上記フィラーの重量の比率である。
また，上記ソルダーレジスト層としては，例えば上記基底部と上記表層部とがそれぞれ層を形成した２層構造や，さらに２つの層の間に相互拡散層を形成した３層構造や，上記基底部と上記表層部とが漸次的に形成された徐変構造等がある（実施形態例参照）。
【０００９】
次に，本発明の作用につき説明する。
本発明のプリント配線板においては，上記ソルダーレジスト層の基底部は，上記ソルダーレジスト層の表層部よりもフィラー含有率を低くしてあるので，上記基底部の弾性率は上記表層部よりも低い。
そのため，上記プリント配線板の絶縁基板に対して線膨張係数の異なった電子部品を搭載しても，上記ソルダーレジスト層の基底部が，熱膨張，熱収縮によって生じるズレを吸収することができる。それ故，上記ソルダーレジスト層の基底部が，上記プリント配線板と電子部品との接続部分に加わる熱応力を緩和して，クラックの発生を防止することができる。
【００１０】
また，上記ソルダーレジスト層の表層部は，上記ソルダーレジスト層の基底部よりもフィラー含有率を高くしてある。そのため，上記表層部の耐水性が高くなるので，上記プリント配線板の耐水性を向上させることができる。また，保護の役割を果たすべき上記ソルダーレジスト層の表層部の機械的強度を向上させることができる。
【００１１】
次に，請求項２に記載の発明のように，上記ソルダーレジスト層における基底部のフィラー含有率は，０〜３０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における基底部の弾性率を容易かつ充分に低くすることができる。
一方，上記基底部のフィラー含有率が３０重量％を越える場合には，上記基底部の弾性率を充分に低くすることは困難になる。
【００１２】
次に，請求項３に記載の発明のように，上記ソルダーレジスト層における表層部のフィラー含有率は，５０〜９０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における表層部の耐水性，及び機械的強度を容易かつ確実に向上させることができる。
一方，上記表層部のフィラー含有率が５０重量％未満の場合には，耐水性及び機械的強度を確実に向上させることは困難になる。また，９０重量％を越える場合には，フィラー成分が多くなり過ぎ，上記ソルダーレジスト層が機械的にもろくなり強度が低下したり，例えば封止樹脂等の樹脂との密着性が悪くなるという問題がある。
【００１３】
次に，請求項４に記載の発明のように，上記ソルダーレジスト層における基底部の弾性率は，１０〜５０ｋｇｆ／ｍｍ２であることが好ましい。
この場合には，上記プリント配線板の絶縁基板に対して線膨張係数の異なった電子部品を搭載しても，上記ソルダーレジスト層の基底部が，熱膨張，熱収縮によって生じるズレを確実に吸収し，熱応力を緩和することができる。そのため，クラックの発生をより一層確実に防止することができる。
【００１４】
一方，上記基底部の弾性率が１０ｋｇｆ／ｍｍ２未満の場合には，電子部品を安定的に固定することが困難になるという問題がある。また，５０ｋｇｆ／ｍｍ２を越える場合には，熱膨張，熱収縮によって生じるズレを吸収し，熱応力を緩和することができず，クラックの発生を確実に防止することができないおそれがある。
【００１５】
次に，上記プリント配線板を製造する方法としては，例えば，請求項５に記載の発明のように，電子部品搭載用の導体パターンを有する絶縁基板を準備する工程と，
上記絶縁基板に，フィラー含有率の低いレジスト材料からフィラー含有率の高いレジスト材料へと順次塗布していくことによりソルダーレジスト層を形成する工程と，
上記ソルダーレジスト層から上記導体パターンを露出させる工程とからなることを特徴とするプリント配線板の製造方法がある。
【００１６】
本発明の製造方法において最も注目すべきことは，レジスト材料を複数回に分けて上記絶縁基板に塗布することであり，かつ先に塗布するレジスト材料のフィラー含有率は，後に塗布するレジスト材料のフィラー含有率よりも低いことである。
【００１７】
上記ソルダーレジストとしては，例えばエポキシ系樹脂等を用いることが好ましい。また，上記ソルダーレジストには，塗布をスムーズに行うための揮発性の溶媒を含有させることが好ましい。
また，上記フィラーとしては，例えばＳｉＯ２，ＴｉＯ２，Ａｌ２Ｏ３，ＣａＯ，ＺｒＯ２，タルク等の無機化合物，その他，有機化合物等を用いることが好ましい。
【００１８】
また，上記導体パターンは，少なくともその一部が露出された後，例えば半田バンプ，金バンプ等の接続端子を介して，その露出部分の電子部品接合部に電子部品を接合することができる。また，例えば半田付け等により，露出部分の電子部品接合部に電子部品を直接に接合することもできる。
【００１９】
次に，本発明の作用につき説明する。
本発明のプリント配線板の製造方法によれば，まず，フィラー含有率の比較的低いレジスト材料を，上記導体パターンを設けた絶縁基板上に塗布する。次いで，上記レジスト材料上に，フィラー含有率の比較的高いレジスト材料を順次塗布していく。これにより，上記絶縁基板の表面に，絶縁基板側においては先のレジスト材料の割合の多く，電子部品搭載側においては後のレジスト材料の割合の多いソルダーレジスト層を形成する。
【００２０】
それ故，上記絶縁基板側のフィラー含有率が低く，電子部品搭載側のフィラー含有率が高いソルダーレジスト層を，上記絶縁基板上に容易に形成することができる。
従って，請求項１〜４に示した，クラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板を容易に製造することができる。
【００２１】
次に，請求項６に記載の発明のように，先に塗布する上記レジスト材料のフィラー含有率は，０〜３０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における絶縁基板側の弾性率を容易かつ充分に低くすることができる。
一方，先に塗布する上記レジスト材料のフィラー含有率が３０重量％を越える場合には，上記ソルダーレジスト層における絶縁基板側の弾性率を充分に低くすることは困難になる。
【００２２】
次に，請求項７に記載の発明のように，後に塗布する上記レジスト材料のフィラー含有率は，５０〜９０重量％であることが好ましい。
この場合には，上記ソルダーレジスト層における電子部品搭載側の耐水性及び機械的強度を，容易かつ確実に向上させることができる。
一方，後に塗布する上記レジスト材料のフィラー含有率が５０重量％未満の場合には，耐水性及び機械的強度を確実に向上させることは困難になる。また，９０重量％を越える場合には，同様に，耐水性及び機械的強度を確実に向上させることは困難になるという問題がある。
【００２３】
【発明の実施の形態】
実施形態例
本発明の実施形態例にかかるプリント配線板及びその製造方法につき，図１〜図３を用いて説明する。
本例のプリント配線板１は，図１〜図３に示すごとく，電子部品搭載用の導体パターン３を有する絶縁基板２と，上記導体パターン３の一部を露出させた状態で上記絶縁基板２を被覆するソルダーレジスト層５とからなる。
上記ソルダーレジスト層５の基底部５１は，上記ソルダーレジスト層５の表層部５２よりもフィラー６の含有率が低い。
【００２４】
上記プリント配線板１には，図１（ａ）に示すごとく，例えばＩＣ等の電子部品８を搭載してあり，上記プリント配線板１の導体パターン３と上記電子部品８とを半田バンプ７１によって接続すると共に，上記プリント配線板１のソルダーレジスト層５と上記電子部品８との間に封止樹脂７２を充填してある。
【００２５】
上記プリント配線板１の全体構造を図３に示す。上記プリント配線板１は，図３に示すごとく，上記絶縁基板２の表面に導体パターン３を設け，この導体パターン３の一部に半田バンプ７１を介して電子部品８を搭載している。また，上記電子部品８の表面全体，及び電子部品８と上記導体パターン３との間には，封止樹脂７２が設けられている。
また，上記絶縁基板２には，上記導体パターン３の電子を他の外部材に導出入するための導通用穴２０を設け，この導通用穴２０の内部には半田ボール７５が上記導体パターン３に接続した状態で充填されている。
【００２６】
上記プリント配線板１のソルダーレジスト層５は，図１（ｂ）に示すごとく，絶縁基板側の上記基底部５１と電子部品搭載側の上記表層部５２とがそれぞれ層を形成した２層構造であり，上記基底部５１と上記表層部５２との厚さの比は，７：３である。
具体的には，上記ソルダーレジスト層５において，上記基底部５１のフィラー含有率は，５〜１５重量％であり，上記表層部５２のフィラー含有率は，６０〜７０重量％である。また，上記基底部５１の弾性率は，２０〜３５ｋｇｆ／ｍｍ２である。
【００２７】
次に，上記プリント配線板１の製造方法を説明する。
本例のプリント配線板の製造方法は，次の３つの工程からなる。
即ち，電子部品搭載用の導体パターン３を有する絶縁基板２を準備する。
次いで，上記絶縁基板２に，ソルダーレジストとフィラーとからなる第１レジスト材料を塗布し，さらに，上記絶縁基板２に，ソルダーレジストと上記第１レジスト材料よりも高い含有率のフィラーとからなる第２レジスト材料を塗布して，上記第１レジスト材料と第２レジスト材料とからなるソルダーレジスト層５を形成する。
次いで，上記ソルダーレジスト層５から上記導体パターン３を露出させる。
【００２８】
上記第１レジスト材料及び上記第２レジスト材料は，例えばエポキシ系樹脂等からなる上記ソルダーレジストと，例えばＳｉＯ２，ＴｉＯ２，Ａｌ２Ｏ３等からなる上記フィラーと，揮発性の溶媒とからなる。
上記第１レジスト材料のフィラー含有率は１０重量％と比較的低く，上記第２レジスト材料のフィラー含有率は８０重量％と比較的高い。また，上記第１レジスト材料の溶媒含有率と，上記第２レジスト材料の溶媒含有率とは約等しい。
【００２９】
本例のプリント配線板の製造方法によれば，まず，フィラー含有率の比較的低い上記第１レジスト材料を，上記導体パターン３を設けた絶縁基板２上に塗布する。次いで，上記第１レジスト材料上に，フィラー含有率の比較的高い上記第２レジスト材料を塗布する。これにより，絶縁基板側においては上記第１レジスト材料の割合の多い，電子部品搭載側においては上記第２レジスト材料の割合の多いソルダーレジスト層５を形成する。
【００３０】
つまり，図１（ｂ）に示すごとく，上記ソルダーレジスト層５の絶縁基板側においては，上記第１レジスト材料を多く含む上記基底部５１が形成される。また，上記ソルダーレジスト層５の電子部品搭載側においては，上記第２レジスト材料を多く含む上記表層部５２が形成される。
【００３１】
また，レジスト材料自体の熱や溶媒等の条件によって，図２（ａ）に示すごとく，上記第２レジスト材料の中のフィラー６が上記第１レジスト材料の中へと拡散して，上記基底部５１と上記表層部５２との間に相互拡散層５３が形成されて，上記ソルダーレジスト層５が３層構造となる場合がある。また，図２（ｂ）に示すごとく，上記第２レジスト材料の中のフィラー６が上記第１レジスト材料の中へと漸次的に拡散して，上記基底部５１と上記表層部５２とが漸次的に形成されて，上記ソルダーレジスト層５が徐変構造となる場合もある。
【００３２】
次に，本例の作用につき説明する。
本例のプリント配線板１においては，上記ソルダーレジスト層５の基底部５１はフィラー含有率を５〜１５重量％と低くしてあるので，上記基底部５１の弾性率は２０〜３５ｋｇｆ／ｍｍ２と充分に低くなる。
そのため，例えば，線膨張係数が約１７×１０−６／℃である上記絶縁基板２に対して，線膨張係数が約３×１０−６／℃と大きく異なった電子部品８を搭載しても，上記ソルダーレジスト層５の基底部５１が，熱膨張，熱収縮によって生じるズレを確実に吸収することができる。それ故，上記ソルダーレジスト層５の基底部５１が，上記プリント配線板１と電子部品８との接続部分に加わる熱応力を緩和して，クラックの発生をより一層確実に防止することができる。
【００３３】
また，上記ソルダーレジスト層５の表層部５２はフィラー含有率を６０〜７０重量％と高くしてある。そのため，上記表層部５２の吸水性が低く抑えられて耐水性が高くなるので，上記プリント配線板１の耐水性を確実に向上させることができる。また，保護の役割を果たすべき上記ソルダーレジスト層５の表層部５２の機械的強度を確実に向上させることができる。
【００３４】
また，本例の製造方法によれば，上記に示すごとく，クラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板１を容易に製造することができる。
また，フィラー含有率が均一な層内においてフィラーを移動させる分離法とは異なり，加熱装置，遠心分離装置等を必要としないので，製造コストを低下させることができる。
【００３５】
【発明の効果】
上述のごとく，本発明によれば，熱応力を緩和してクラックの発生を防止でき，かつ耐水性及び機械的強度に優れたプリント配線板，及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】実施形態例における，（ａ）電子部品搭載後のプリント配線板の説明図，（ｂ）２層構造のソルダーレジスト層の模式図。
【図２】実施形態例における，（ａ）３層構造のソルダーレジスト層の模式図，（ｂ）徐変構造のソルダーレジスト層の模式図。
【図３】実施形態例における，プリント配線板の全体構造の断面図。
【図４】従来例における，電子部品搭載後のプリント配線板の説明図。
【符号の説明】
１．．．プリント配線板，
２．．．絶縁基板，
３．．．導体パターン，
５．．．ソルダーレジスト層，
５１．．．基底部，
５２．．．表層部，
６．．．フィラー，
７１．．．半田バンプ，
７２．．．封止樹脂，
８．．．電子部品，
Claims (7)
- 電子部品搭載用の導体パターンを有する絶縁基板と，上記導体パターンの一部又は全部を露出させた状態で上記絶縁基板を被覆するソルダーレジスト層とからなるプリント配線板において，
上記ソルダーレジスト層の基底部は，上記ソルダーレジスト層の表層部よりもフィラー含有率が低いことを特徴とするプリント配線板。 - 請求項１において，上記ソルダーレジスト層における基底部のフィラー含有率は，０〜３０重量％であることを特徴とするプリント配線板。
- 請求項１又は２において，上記ソルダーレジスト層における表層部のフィラー含有率は，５０〜９０重量％であることを特徴とするプリント配線板。
- 請求項１〜３のいずれか１項において，上記ソルダーレジスト層における基底部の弾性率は，１０〜５０ｋｇｆ／ｍｍ２であることを特徴とするプリント配線板。
- 電子部品搭載用の導体パターンを有する絶縁基板を準備する工程と，
上記絶縁基板に，フィラー含有率の低いレジスト材料からフィラー含有率の高いレジスト材料へと順次塗布していくことによりソルダーレジスト層を形成する工程と，
上記ソルダーレジスト層から上記導体パターンを露出させる工程とからなることを特徴とするプリント配線板の製造方法。 - 請求項５において，先に塗布する上記レジスト材料のフィラー含有率は，０〜３０重量％であることを特徴とするプリント配線板の製造方法。
- 請求項５又は６において，後に塗布する上記レジスト材料のフィラー含有率は，５０〜９０重量％であることを特徴とするプリント配線板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20169898A JP4000676B2 (ja) | 1998-07-16 | 1998-07-16 | プリント配線板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20169898A JP4000676B2 (ja) | 1998-07-16 | 1998-07-16 | プリント配線板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031628A JP2000031628A (ja) | 2000-01-28 |
| JP4000676B2 true JP4000676B2 (ja) | 2007-10-31 |
Family
ID=16445443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20169898A Expired - Lifetime JP4000676B2 (ja) | 1998-07-16 | 1998-07-16 | プリント配線板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4000676B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5121574B2 (ja) | 2008-05-28 | 2013-01-16 | 新光電気工業株式会社 | 配線基板及び半導体パッケージ |
| JP5775943B2 (ja) * | 2014-02-13 | 2015-09-09 | 太陽ホールディングス株式会社 | ソルダーレジスト層及びプリント配線板 |
-
1998
- 1998-07-16 JP JP20169898A patent/JP4000676B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031628A (ja) | 2000-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3546131B2 (ja) | 半導体チップパッケージ | |
| JP4703556B2 (ja) | 電気基板にフリップ・チップを取り付ける方法、フリップ・チップ・アセンブリ及びアンダーフィル塗布ウエハを形成する方法 | |
| US8143531B2 (en) | Electronic component mounting package | |
| US6049129A (en) | Chip size integrated circuit package | |
| JP3648277B2 (ja) | 半導体装置 | |
| KR910007101B1 (ko) | 반도체 장치 | |
| JP2006140508A (ja) | 半導体パッケージの製造方法 | |
| JP4740406B2 (ja) | 配線基板およびその製造方法 | |
| US7432601B2 (en) | Semiconductor package and fabrication process thereof | |
| US6023096A (en) | Semiconductor device having metal foil integral with sealing resin | |
| JPH08167678A (ja) | 半導体装置 | |
| US5576518A (en) | Via-structure of a multilayer interconnection ceramic substrate | |
| JPH1167968A (ja) | ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法 | |
| JP4497548B2 (ja) | 配線基板 | |
| US6485843B1 (en) | Apparatus and method for mounting BGA devices | |
| KR20080038167A (ko) | 반도체 장치 및 그 제조 방법 및 기판 | |
| JP5015065B2 (ja) | 配線基板 | |
| JP4000676B2 (ja) | プリント配線板及びその製造方法 | |
| KR100608610B1 (ko) | 인쇄회로기판과, 그의 제조 방법 및 그를 이용한 반도체패키지 | |
| JP2002064162A (ja) | 半導体チップ | |
| JP3795628B2 (ja) | 半導体チップを搭載する配線基板の製造方法 | |
| KR20030085449A (ko) | 개량된 플립 칩 패키지 | |
| JP2967080B1 (ja) | 半導体装置の実装体の製造方法 | |
| JP3582014B2 (ja) | 半導体ペレットの実装方法 | |
| US20050285266A1 (en) | Arrangement for increasing the reliability of substrate-based BGA packages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |