JP3989135B2 - Ｌｓｉデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩデバイスに関し、特に、低電圧の信号を高電圧の信号に変換するレベル変換回路を有するＬＳＩデバイスに関する。
【０００２】
【従来の技術】
近年、ＬＳＩデバイスは大規模化、高集積化され、使用されるトランジスタは膨大な数になる。使用されるトランジスタが多くなると消費電力は増大するが、一方でＬＳＩデバイスの低消費電力化が強く求められている。このため、近年のＬＳＩデバイスは、内部のトランジスタを低電圧で駆動し、消費電力を低減する傾向が著しい。
【０００３】
このように近年のＬＳＩデバイスは、低消費電力化のためにトランジスタの駆動電圧を小さくしているが、駆動電圧の低電圧化に伴い内部信号の電圧振幅も小さくなる。しかしながら、ＬＳＩデバイスから出力される信号を利用する周辺機器は、依然として大きな電圧振幅の信号を必要とする場合が多い。
【０００４】
そこで、ＬＳＩデバイスの内部の信号処理は低電圧の電源で行い、信号をＬＳＩデバイスの外部に出力する場合に、レベル変換回路により低電圧の信号を高電圧の信号に変換して出力するようにしている。
【０００５】
図９は、従来のレベル変換回路の構成図である。従来のレベル変換回路５３０は、ｎ型トランジスタ１０、２０と、ｐ型トランジスタ３０及びｎ型トランジスタ４０から構成されるインバータ４５と、ゲートとドレインがクロスカップル接続されてラッチ回路を構成するｐ型トランジスタ５０、６０とを有する。そして、インバータ４５には低電圧電源Ｖｄｄが供給され、クロスカップル接続されたｐ型トランジスタ５０、６０のソースには高電圧電源Ｖｈが供給される。なお、Ｖｓｓは基準電位である。
【０００６】
従来のレベル変換回路５３０は、上記のような構成をとり、低電圧電源Ｖｄｄに対応した低電圧信号（以下、Ｖｄｄ系信号という。）Ｓ３を、高電圧電源Ｖｈに対応した高電圧信号（以下、Ｖｈ系信号という。）Ｓ４に変換するものである。
【０００７】
即ち、入力信号Ｓ３がＬレベル（Ｖｓｓ）の場合は、ｎ型トランジスタ１０は非導通であり、インバータ４５の出力であるノードＮｂはＨレベル（Ｖｄｄ）となるため、ｎ型トランジスタ２０は導通している。ｎ型トランジスタ２０は導通しているので出力ノード２５はＬレベルとなり、ｐ型トランジスタ５０は導通しているので、ノードＮａはＨレベル（Ｖｈ）となっている。また、ノードＮａがＨレベル（Ｖｈ）なので、ｐ型トランジスタ６０は非導通となり、出力信号Ｓ４はＬレベルである。
【０００８】
一方、入力信号Ｓ３がＨレベル（Ｖｄｄ）の場合は、ｎ型トランジスタ１０は導通し、インバータ４５の出力であるノードＮｂはＬレベルとなるので、ｎ型トランジスタ２０は非導通である。ｎ型トランジスタ１０は導通しているのでノードＮａはＬレベルとなり、ｐ型トランジスタ６０は導通しているので、出力信号Ｓ４はＨレベル（Ｖｈ）となる。
【０００９】
従来のレベル変換回路５３０において、ｐ型トランジスタ５０、６０をクロスカップル接続してラッチ回路構成にするのは、定常時の貫通電流をなくすためである。即ち、ｎ型トランジスタ１０とｐ型トランジスタ５０のいずれか一方が導通して他方が非導通となり、ｎ型トランジスタ２０とｐ型トランジスタ６０もいずれか一方が非導通となって他方が導通するので、定常時の貫通電流を遮断することができる。
【００１０】
【発明が解決しようとする課題】
図９に示したレベル変換回路５３０は、定常状態ではクロスカップル接続されたｐ型トランジスタ５０、６０の構成により貫通電流は発生しないが、入力信号Ｓ３が反転する遷移期間には、ｐ型トランジスタ５０、６０でラッチされている状態を、ｐ型トランジスタ５０、６０に直接接続されているｎ型トランジスタ１０、２０で強制的に反転させる必要がある。
【００１１】
即ち、入力信号Ｓ３がＬレベルからＨレベルに遷移する場合は、ｎ型トランジスタ１０により、導通しているｐ型トランジスタ５０を強制的に非導通にしなければならない。また、入力信号Ｓ３がＨレベルからＬレベルに遷移する場合は、ｎ型トランジスタ２０により、導通しているｐ型トランジスタ６０を強制的に非導通にしなければならない。
【００１２】
このとき、低電圧電源Ｖｄｄの電圧が比較的高い場合、即ち、高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が小さい場合には、ｐ型トランジスタ５０、６０に直接接続されたｎ型トランジスタ１０、２０のゲートに印加される電圧が充分大きいので、ｎ型トランジスタ１０、２０の駆動能力も充分大きく、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを強制的に反転することができる。
【００１３】
しかし、低電圧電源Ｖｄｄが高電圧電源Ｖｈに対して充分大きくない場合、即ち、高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が大きい場合には、ｎ型トランジスタ１０、２０のゲートに印加される電圧が不足し、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを強制的に反転できない場合が生じる。即ち、ｎ型トランジスタ１０又はｎ型トランジスタ２０の電流駆動能力が不足となり、導通しているｐ型トランジスタ５０又はｐ型トランジスタ６０の電流を充分に吸収できず、レベル変換回路の動作が極めて遅くなったり、あるいはレベル変換ができなくなって誤動作が生じる場合がある。
【００１４】
また、レベル変換速度が低下する場合は、データが反転する遷移期間が長くなり、ｐ型トランジスタ５０とｎ型トランジスタ１０がともに導通している期間、及びｐ型トランジスタ６０とｎ型トランジスタ２０がともに導通している期間も長くなるので、貫通電流が増加してデバイスの消費電力を増加させていた。
【００１５】
そこで、本発明の目的は、データ反転時の貫通電流を低減し、レベル変換速度を高速化したレベル変換回路、及びかかるレベル変換回路を有するＬＳＩデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態の反転時はその電位差を小さくすることである。従って、本発明によれば、ラッチ状態の反転速度が高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００１７】
上記の目的を達成するためには、本発明の別の側面は、基準電位、低電圧電源及び高電圧電源が供給されるレベル変換回路において、前記基準電位及び低電圧電源に対応する低電圧振幅の入力信号を、前記基準電位及び高電圧電源に対応する高電圧振幅の出力信号に変換し、当該出力信号をラッチするレベル変換部と、前記高電圧電源を前記レベル変換部に供給し、前記入力信号が遷移する所定の期間に、前記高電圧電源の電圧より低い電圧を、一時的に前記レベル変換部に供給する電源供給部とを有することを特徴とする。
【００１８】
上記の発明によれば、電源供給部は、入力信号のレベルが遷移する所定の期間、高電圧電源の電圧より低い電圧をレベル変換部に供給するので、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態の反転時はその電位差を小さくすることができる。従って、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態を反転する時はそれらの電位差を小さくして駆動能力不足をなくし、レベル変換速度を高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００１９】
また、上記の発明の好ましい態様として、レベル変換回路の前記レベル変換部は、前記低電圧電源で動作するインバータと、ソースが前記基準電位とされ、ゲートが前記インバータの入力に接続された第１のｎ型トランジスタと、ソースが前記基準電位とされ、ゲートが前記インバータの出力に接続された第２のｎ型トランジスタと、ソースが前記電源供給部に接続され、ドレインが前記第１のｎ型トランジスタのドレインに接続され、ゲートが前記第２のｎ型トランジスタのドレインに接続された第１のｐ型のトランジスタと、ソースが前記電源供給部に接続され、ドレインが前記第２のｎ型トランジスタのドレインに接続され、ゲートが前記第１のｎ型トランジスタのドレインに接続された第２のｐ型のトランジスタとを有するラッチ回路とを有し、前記第１のｎ型トランジスタのゲートに前記入力信号が入力され、前記第２のｎ型トランジスタのドレインから、前記出力信号が出力されることを特徴とする。
【００２０】
上記の発明によれば、電源供給部からレベル変換部に供給される電圧が、データが反転する遷移期間に低下するため、第１、第２のｐ型トランジスタのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがともに小さくなり、第１、第２のｐ型トランジスタの電流駆動能力が低下する。このため、第１、第２のｎ型トランジスタの電流駆動能力が相対的に大きくなり、第１、第２のｐ型トランジスタでラッチされた状態を高速に反転することができる。従って、ラッチ状態反転時の貫通電流を低減し、レベル変換速度を高速化することができる。
【００２１】
また、上記の発明の好ましい態様として、レベル変換回路の前記電源供給部は、ソースが前記高電圧電源に接続され、ドレインから前記レベル変換部に電源を供給する第５のｐ型トランジスタと、一端が前記高電圧電源に接続され、他端が前記第５のｐ型トランジスタのドレインに接続された電圧降下素子とを有し、前記第５のｐ型トランジスタは、ゲートに前記高電圧電源に対応する高電圧振幅の制御信号が入力され、前記入力信号が遷移する所定の期間、非導通とされることを特徴とする。
【００２２】
上記の発明によれば、第５のｐ型トランジスタは、ゲートに前記高電圧電源に対応する高電圧振幅の制御信号が入力され、前記入力信号のレベルが遷移する所定の期間、非導通とされるので、出力ノードから出力される電圧は、高電圧電源の電圧から電圧降下素子の電圧降下分低い電圧になる。従って、高電圧電源と低電圧電源との電位差が大きく、データを反転するための駆動能力が不足する場合でも、レベル変換速度を高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００２３】
また、上記の発明の好ましい態様として、前記制御信号は、前記入力信号の遷移に同期して入力される外部同期信号であることを特徴とする。
【００２４】
更に、上記の発明の好ましい態様として、レベル変換回路の電源供給部において、前記制御信号は、前記入力信号の遷移時に生成される遷移検出信号をレベル変換した信号であることを特徴とする。
【００２５】
上記の発明によれば、入力信号の遷移検出信号をレベル変換し、電源供給部を制御する高電圧振幅の制御信号が生成されるので、ＬＳＩデバイスを外部同期信号とは無関係の非同期回路として用いることも可能である。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２７】
図１は、本発明の実施の形態のＬＳＩデバイスの構成図である。本発明の実施の形態のＬＳＩデバイス５００は、高電圧電源に対応するＶｈ系信号である外部入力信号Ｓ１が入力される入力バッファ５１０と、その入力バッファ５１０からＶｈ系信号Ｓ２が入力され、内部の信号処理を低電圧電源に対応するＶｄｄ系信号で行う機能回路５２０と、機能回路５２０から出力されるＶｄｄ系信号Ｓ３をＶｈ系信号Ｓ４に変換するレベル変換回路５３０と、Ｖｈ系信号である外部出力信号Ｓ５を出力する出力バッファ５４０とを有する。
【００２８】
この場合、高電圧電源Ｖｈは、入力バッファ５１０、レベル変換回路５３０及び出力バッファ５４０に供給され、低電圧電源Ｖｄｄは、機能回路５２０とレベル変換回路５３０に供給される。
【００２９】
レベル変換回路５３０には、後で詳述するように、電源電圧を制御するための制御信号Φが入力されるが、制御信号Φには、ＬＳＩデバイス５００に外部から供給されるＶｈ系の外部同期信号、又はＬＳＩデバイス５００の内部で生成するＶｄｄ系の遷移検出信号を利用することができる。
【００３０】
このように本実施の形態のＬＳＩデバイスは、多数のトランジスタで構成される機能回路５２０を低電圧電源Ｖｄｄで動作させることにより、デバイスの消費電力を低減させると共に、レベル変換回路５３０によりＶｄｄ系信号をＶｈ系信号に変換して、外部の周辺機器等にＶｈ系信号を出力することができる。
【００３１】
図２は、本発明の実施の形態のレベル変換回路の原理説明図である。本実施の形態のレベル変換回路５３０は、Ｖｄｄ系の入力信号Ｓ３をＶｈ系の出力信号Ｓ４に変換するレベル変換部１００と、入力信号Ｓ３の遷移時に対応して入力される制御信号Φにより、入力信号Ｓ３の遷移時に高電圧電源Ｖｈを一時的に所定の電圧まで下げてレベル変換部１００に供給する電源供給部２００とを有する。
【００３２】
本実施の形態のレベル変換回路５３０は、入力信号Ｓ３の遷移時に、レベル変換部１００に供給される高電圧電源Ｖｈが所定の電圧まで低下するので、定常時の高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が大きくても、レベル変換部１００内のラッチ回路のデータ反転時はその電位差が小さくすることができる。従って、レベル変換部１００のデータを高速に反転させてレベル変換速度を高速化すると共に、データ反転時の貫通電流を低減することができる。
【００３３】
図３は、本発明の第１の実施の形態のレベル変換回路の構成図である。第１の実施の形態のレベル変換回路５３０は、レベル変換部１００と電源供給部２００とを有し、レベル変換部１００は、ｎ型トランジスタ１０、２０と、ｐ型トランジスタ３０及びｎ型トランジスタ４０で構成されるインバータ４５と、クロスカップル接続されてラッチ回路を構成するｐ型トランジスタ５０、６０とを有する。インバータ４５は低電圧電源Ｖｄｄで動作し、ｐ型トランジスタ５０、６０のソースはノードＮｃに共通に接続されている。
【００３４】
電源供給部２００は、ソースが高電圧電源Ｖｈに接続されドレインがノードＮｃに接続されるｐ型トランジスタ９０と、ｐ型トランジスタ９０と並列に接続される電圧降下素子としてのダイオード９１とを有する。また、ｐ型トランジスタ９０のゲートには、入力信号Ｓ３の遷移時に同期したＨレベルパルスのＶｈ系の制御信号Φｖｈが入力される。
【００３５】
制御信号Φｖｈは、定常時はＬレベルとなっており、レベル変換部１００が反転動作をする遷移期間だけＨレベル（Ｖｈ）となるパルス信号である。このため、定常時はｐ型トランジスタ９０が導通しており、ノードＮｃには高電圧電源Ｖｈが印加されている。一方、レベル変換部１００が反転動作をする遷移期間には、ｐ型トランジスタ９０が非導通となり、ノードＮｃの電圧は、高電圧電源Ｖｈからダイオード９１のフォワード電圧Ｖｆｄを引いた電圧（Ｖｈ−Ｖｆｄ）となる。
【００３６】
このように、データが反転する遷移期間にはノードＮｃの電圧が低下するため、ｐ型トランジスタ５０、６０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがともに小さくなり、ｐ型トランジスタ５０、６０の電流駆動能力が低下する。このため、ｎ型トランジスタ１０、２０の電流駆動能力が相対的に大きくなり、ｐ型トランジスタ５０、６０でラッチされたデータを高速に反転することができ、データ反転時の貫通電流を低減することができる。
【００３７】
図４は、図３に示した第１の実施の形態のレベル変換回路の動作波形図である。図４により第１の実施の形態のレベル変換回路の動作につき詳細に説明する。なお、図４の各波形に付されている記号は、図３の各ノード記号に対応する。また、縦軸の電圧に幅を持たせてあるのは、各波形が重なり不明瞭になるのを避けるためである。
【００３８】
制御信号Φｖｈは定常状態ではＬレベル（基準電位Ｖｓｓ）であり、電源供給部２００のｐ型トランジスタ９０は導通している。このためノードＮｃは高電圧電源Ｖｈの電位になっている。
【００３９】
入力信号Ｓ３がＬレベルの場合は、インバータ４５の出力であるノードＮｂはＨレベル（Ｖｄｄ）であり、ｎ型トランジスタ２０は導通しているので出力信号Ｓ４はＬレベルである。また、入力信号Ｓ３はＬレベルなのでｎ型トランジスタ１０は非導通となると共に、出力ノード２５はＬレベルなのでｐ型トランジスタ５０は導通状態となり、ノードＮａはＨレベル（Ｖｈ）となる。
【００４０】
次に、入力信号Ｓ３がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合を説明する。この場合、Ｖｈ系の制御信号Φｖｈも入力信号Ｓ３とほぼ同時に入力される。入力信号Ｓ３がＨレベル（Ｖｄｄ）になるためｎ型トランジスタ１０は導通する。このとき出力信号Ｓ４はまだＬレベルを維持しているため、ｐ型トランジスタ５０はまだ導通状態を維持している。
【００４１】
一方、ｐ型トランジスタ９０は、制御信号ΦｖｈがＨレベル（Ｖｈ）となるために非導通となり、ｐ型トランジスタ５０とｎ型トランジスタ１０を経由する貫通電流によって、ノードＮｃは、高電圧電源Ｖｈからダイオード９１のフォワード電圧Ｖｆｄを引いた電圧（Ｖｈ−Ｖｆｄ）まで低下する。
【００４２】
ノードＮｃが電圧（Ｖｈ−Ｖｆｄ）まで低下することによって、ｐ型トランジスタ５０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがとも小さくなり、ｐ型トランジスタ５０の電流駆動能力は極端に小さくなるため、ｎ型トランジスタ１０の導通により、ノードＮａの電位はさらに低下する。
【００４３】
ノードＮａの電位の低下に伴いｐ型トランジスタ６０は導通する。他方、入力信号Ｓ３がＨレベル（Ｖｄｄ）になるためノードＮｂはＬレベルとなる。このためｎ型トランジスタ２０は非導通となる。
【００４４】
このように、ｐ型トランジスタ６０は、ノードＮａの電位の低下に伴い導通するので、出力ノード２５をチャージアップし出力信号Ｓ４をＨレベル（Ｖｈ−Ｖｆｄ）へと導く。
【００４５】
出力信号Ｓ４がＨレベル（Ｖｈ−Ｖｆｄ）になるに従い、さらにｐ型トランジスタ５０の駆動能力は低下し、ノードＮａの電位はさらにＬレベルになる。このような正帰還の働きにより、ついには出力信号Ｓ４はノードＮｃと同じＨレベル（Ｖｈ−Ｖｆｄ）に達し、ｐ型トランジスタ５０は非導通となり、ノードＮａは完全にＬレベルとなる。
【００４６】
その直後に制御信号ΦｖｈはＬレベルとなり、ｐ型トランジスタ９０が導通するため、ノードＮｃはＨレベル（Ｖｈ）に引き上げられ、それに伴い出力信号Ｓ４もＨレベル（Ｖｈ）に引き上げられる。
【００４７】
次に、入力信号Ｓ３がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合を説明する。この場合、制御信号Φｖｈも入力信号Ｓ３とほぼ同時に入力される。入力信号Ｓ３がＬレベルになると、ｎ型トランジスタ１０は非導通となるが、このとき出力信号Ｓ４はＨレベル（Ｖｈ）であるため、ｐ型トランジスタ５０は非導通であり、ノードＮａはＬレベルを維持している。よってｐ型トランジスタ６０は導通状態を維持している。
【００４８】
入力信号Ｓ３がＬレベルになるため、ノードＮｂはＨレベル（Ｖｄｄ）となり、よってｎ型トランジスタ２０は導通する。一方、ｐ型トランジスタ９０は制御信号ΦｖｈがＨレベル（Ｖｈ）となるため非導通となり、ｐ型トランジスタ６０とｎ型トランジスタ２０を経由する貫通電流によって、ノードＮｃはダイオード９１の電圧降下により電圧（Ｖｈ−Ｖｆｄ）まで低下する。
【００４９】
ノードＮｃが電圧（Ｖｈ−Ｖｆｄ）まで低下することにより、ｐ型トランジスタ６０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがとも小さくなり、ｐ型トランジスタ６０の電流駆動能力は極端に小さくなるため、ｎ型トランジスタ２０の導通により、出力信号Ｓ４の電位はさらに低下する。
【００５０】
出力信号Ｓ４の電位の低下に伴いｐ型トランジスタ５０は導通する。他方、入力信号Ｓ３はＬレベルとなるため、ｎ型トランジスタ１０は非導通となり、ｐ型トランジスタ５０の導通に伴い、ノードＮａはＨレベル（Ｖｈ−Ｖｆｄ）にチャージアップされる。ノードＮａがＨレベル（Ｖｈ−Ｖｆｄ）になるに従い、ｐ型トランジスタ６０の駆動能力はさらに小さくなり、出力信号Ｓ４はさらにＬレベルになる。
【００５１】
このような正帰還の働きによりついにはノードＮａはノードＮｃと同じレベル（Ｖｈ−Ｖｆｄ）に達し、ｐ型トランジスタ６０は非導通となり、出力信号Ｓ４は完全にＬレベルとなる。
【００５２】
その直後に制御信号ΦｖｈはＬレベルとなり、ｐ型トランジスタ９０が導通するため、ノードＮｃはＨレベル（Ｖｈ）に引き上げられ、それに伴いノードＮａもＨレベル（Ｖｈ）に引き上げられる。
【００５３】
このように、制御信号Φｖｈにより、電源供給部２００からレベル変換部１００に供給される高電圧電源は、データが反転する遷移期間だけ低下するので、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを高速に反転させることができ、結果的に高速にレベル変換を行うことが可能となる。また、ｐ型トランジスタ５０、６０が高速に反転することにより、データ反転時の貫通電流が低減し、デバイスの低消費電力化を実現することができる。
【００５４】
上記の制御信号はΦｖｈは、例えば外部から供給される同期信号を利用することができる。例えば、外部同期型のＳＲＡＭの場合に、かかる外部同期信号を利用することが好ましい。また、後述するとおり、制御信号はΦｖｈは、入力信号Ｓ３の遷移を検出して内部で生成することも可能である。
【００５５】
図５は、本発明の第２の実施の形態のレベル変換回路の構成図である。第２の実施の形態のレベル変換回路５３０は、図３に示した第１の実施の形態のレベル変換回路５３０のノードＮｃとｐ型トランジスタ５０、６０の間に、ｐ型トランジスタ７０、８０を直列に挿入したものであり、レベル変換速度を更に改善するものである。
【００５６】
即ち、図５において、入力信号Ｓ３がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合は、入力信号Ｓ３がｐ型トランジスタ７０のゲートにも入力されるので、ｐ型トランジスタ７０の等価的な抵抗値が増加する。抵抗値が増加したｐ型トランジスタ７０はｐ型トランジスタ５０の負荷となるので、ｐ型トランジスタ５０のドレイン電位はノードＮｃよりさらにその分低下し、その電流駆動能力は、第１の実施の形態の場合より更に低下する。これによりノードＮａの電位の立ち下がりの遷移時間は更に短縮され、レベル変換速度は更に高速化される。
【００５７】
一方、入力信号Ｓ３がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合は、ノードＮｂはＬレベルからＨレベル（Ｖｄｄ）に遷移するが、ノードＮｂがｐ型トランジスタ８０のゲートに接続されているので、ｐ型トランジスタ８０の等価的な抵抗値が増加する。抵抗値が増加したｐ型トランジスタ８０はｐ型トランジスタ６０の負荷となるので、ｐ型トランジスタ６０の電流駆動能力は第１の実施の形態の場合より更に低下する。これにより出力信号Ｓ４が立ち下がる遷移時間は更に短縮され、レベル変換速度は更に高速化される。
【００５８】
なお、図３、図５に示した第１、第２の実施の形態のレベル変換回路では、電圧供給部２００の電圧降下素子としてダイオード９１を示したが、これに代わるものとして、ＭＯＳトランジスタのゲートとソースを接続した等価的なダイオードを使用することも可能である。
【００５９】
また、それらのダイオードを複数個直列に接続し、データ反転時にノードＮｃの電圧をさらに低下させ、レベル変換速度を更に高速化してデータ反転時の貫通電流を更に低減することも可能である。
【００６０】
図６は、本発明の第３の実施の形態のレベル変換回路の構成図である。第１、第２の実施の形態では、外部から入力されるＶｈ系の制御信号Φｖｈを使用していたが、第３の実施の形態では、内部で生成するＶｄｄ系の遷移検出信号Φｖｄｄにより電源供給部２００のｐ型トランジスタ９０、９３を制御する。
【００６１】
このため第３の実施の形態では、Ｖｄｄ系の入力信号Ｓ５の遷移を検出する遷移検出回路４００と、Ｖｄｄ系の遷移検出信号ΦｖｄｄをＶｈ系の制御信号Φｖｈ１、Φｖｈ２に変換する信号変換部３００が使用され、制御信号Φｖｈ１、Φｖｈ２が電源供給部２００に入力される。
【００６２】
電源供給部２００には、制御信号Φｖｈ１が入力されるｐ型トランジスタ９０と、制御信号Φｖｈ２が入力されるｐ型トランジスタ９３とを設け、電圧降下素子としてダイオード接続したｐ型トランジスタ９１、９２を使用する。なお、入力信号Ｓ５は、ＬＳＩデバイスの内部で遅延されて入力信号Ｓ３になるので、その信号遅延をインバータ４８０で等価的に示す。
【００６３】
第３の実施の形態によれば、入力信号Ｓ５の遷移を検出して遷移検出信号Φｖｄｄを生成し、遷移検出信号ΦｖｄｄをＶｈ系の制御信号Φｖｈ１、Φｖｈ２に変換するので、ＬＳＩデバイスを外部同期信号とは無関係の非同期回路として用いることも可能である。
【００６４】
図７は、第３の実施の形態のレベル変換回路の動作波形図である。図７により、第３の実施の形態のレベル変換回路５３０の動作について説明する。図７（１）に示すように、Ｖｄｄ系の入力信号Ｓ５は、遷移検出回路４００により立ち上がりと立ち下がりの遷移が検出され、Ｖｄｄ系の遷移検出信号Φｖｄｄが生成される。また、入力信号Ｓ５は、等価的に表したインバータ４８０により遅延されてレベル変換回路５３０の入力信号Ｓ３になる。
【００６５】
入力信号Ｓ５がＬレベル（Ｖｓｓ）の定常時は、遷移検出信号ΦｖｄｄもＬレベルであるため、ＮＡＮＤ回路３１０、４１０の出力ノードＮｅ、ＮｉはともにＨレベルであり、インバータ３２０、４２０の出力ノードＮｆ、ＮｊはともにＬレベルである。
【００６６】
このため、ｎ型トランジスタ３４０、４４０は非導通であり、ノードＮｇ、ＮｋはともにＨレベル（Ｖｈ）になり、ｎ型トランジスタ３７０、４７０が導通となり、ノードＮｈ、ＮｌはともにＬレベルである。
【００６７】
このため、電源供給部２００のｐ型トランジスタ９０、９３はともに導通しており、ノードＮｃ、Ｎｄはともに高電圧電源Ｖｈが印加されている。従って、レベル変換部１００は、第２の実施の形態と同様に、入力信号Ｓ３がＬレベルの場合は出力ノード２５もＬレベルになり、ノードＮａはＨレベル（Ｖｈ）になっている。
【００６８】
入力信号Ｓ５がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合は、遷移検出回路４００により、その立ち上がりで遷移検出信号Φｖｄｄが生成される。一方、レベル変換部１００の出力ノード２５がＬレベルであり、ノードＮａがＨレベルであることから、遷移検出信号ΦｖｄｄはＮＡＮＤ回路４１０を通過し、ＮＡＮＤ回路３１０は通過しない。このため、ノードＮｉが一時的にＬレベルになり、それに伴いノードＮｊが一時的にＨレベルになる。
【００６９】
従って、ｎ型トランジスタ４４０が導通してノードＮｋが一時的にＬレベルになり、ｐ型トランジスタ４６０が導通してノードＮｌがＨレベル（Ｖｈ）になる。ノードＮｌの信号が、電源供給部２００に対する制御信号Φｖｈ１になる。ノードＮｌがＨレベル（Ｖｈ）になるので、ｐ型トランジスタ９０が非導通となり、ノードＮｃは、高電圧電源Ｖｈからダイオード接続のｐ型トランジスタ９１のフォワード電圧Ｖｆｄだけ低い電圧（Ｖｈ−Ｖｆｄ）が印加される。これにより、ｐ型トランジスタ５０の電流駆動能力が低下し、ノードＮａの立ち下がりを早め、レベル変換速度を高速化することができる。
【００７０】
なお、ノードＮａはｐ型トランジスタ４５０のゲートに接続され、ノードＮａの電圧の立ち下がりをフィードバックしてｐ型トランジスタ４５０を導通し、ノードＮｋの立ち上がりを早めて、データの反転後に定常状態に戻る速度を速めている。
【００７１】
次に、入力信号Ｓ５がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合は、レベル変換部１００の出力ノード２５がＨレベルであり、ノードＮａがＬレベルであることから、遷移検出信号ΦｖｄｄはＮＡＮＤ回路３１０を通過し、ＮＡＮＤ回路４１０は通過しない。この場合は、ノードＮｅが一時的にＬレベルになり、それに伴いノードＮｆが一時的にＨレベルとなって、ｎ型トランジスタ３４０が導通し、ノードＮｇがＬレベルになる。このためｐ型トランジスタ３６０が導通して、ノードＮｈがＨレベル（Ｖｈ）になる。ノードＮｈの信号が、電源供給部２００に対する制御信号Φｖｈ２になる。
【００７２】
従って、電源供給部２００のｐ型トランジスタ９３が非導通となり、ノードＮｄは、高電圧電源Ｖｈからダイオード接続のｐ型トランジスタ９２のフォワード電圧Ｖｆｄだけ低い電圧（Ｖｈ−Ｖｆｄ）が印加される。これにより、ｐ型トランジスタ６０の電流駆動能力が低下し、出力ノード２５の立ち下がりを早め、レベル変換速度を高速化することができる。なお、ｐ型トランジスタ３５０の作用は、ｐ型トランジスタ４５０の場合と同様である。
【００７３】
なお、図６に示した第３の実施の形態では、電源供給部２００をノードＮｃとＮｄに分け、それぞれにｐ型トランジスタ９０、９３と、ダイオード接続したｐ型トランジスタ９１、９２を使用したが、第１、第２の実施の形態の場合と同様に、電源供給部２００を、ｐ型トランジスタ９０とダイオード９１の１組で構成することもできる。
【００７４】
その場合は、制御信号Φｖｈ１と制御信号Φｖｈ２の論理和の信号をｐ型トランジスタ９０のゲートに入力する。この場合も、データ反転時にレベル変換部１００に供給される電圧が低下し、レベル変換部１００のデータ変換速度を高速化し、データ反転時の貫通電流を低減することができる。
【００７５】
図８は、本発明の第４の実施の形態のレベル変換回路の構成図である。第４の実施の形態のレベル変換回路５３０は、電源供給部２００のｐ型トランジスタ９０をＶｄｄ系の制御信号Φｖｄｄで制御し、ｐ型トランジスタ９０の電流駆動能力を一時的に小さくしてそのインピーダンスを大きくし、ノードＮｃの電圧を一時的に低くして、ラッチ回路の反転速度を速めたものである。
【００７６】
即ち、入力信号Ｓ３の遷移時に、制御信号ΦｖｄｄをＨレベル（Ｖｄｄ）とし、ｐ型トランジスタ９０の電流駆動能力を一時的に小さくし、等価的な抵抗値を大きくする。これにより、ｐ型トランジスタ９０の電圧降下が大きくなり、ノードＮｃの電圧が低下する。このため、クロスカップル接続されたｐ型トランジスタ５０、６０の電流駆動能力が低下して、ノードＮａ又は出力ノード２５の立ち下がりが早くなり、レベル変換速度が高速化してデータ反転時の貫通電流を低減することができる。従って、この実施の形態では、図６に示した遷移検出信号Φｖｄｄをそのままｐ型トランジスタ９０の制御信号に利用することができる。
【００７７】
以上、具体的な実施の形態について説明したが、かかる実施の形態が本発明の技術的範囲を限定するものではない。例えば、図１においては、ＬＳＩデバイス５００において、機能回路５２０から出力されるＶｄｄ系信号Ｓ３をＶｈ系信号Ｓ４に変換する場合に、本発明のレベル変換回路５３０を使用した例を示したが、メモリデバイスのワード線選択回路において、ワード線を駆動する大きな振幅の信号が必要な場合にも、本発明のレベル変換回路を使用することができる。
【００７８】
【発明の効果】
以上説明した通り、本発明によれば、電源供給部は、入力信号のレベルが遷移する所定の期間、高電圧電源の電圧より低い電圧をレベル変換部に供給するので、高電圧電源と低電圧電源との電位差が大きくても、データ反転時はその電位差を小さくすることができる。従って、高電圧電源と低電圧電源との電位差が大きい場合でも、レベル変換速度を高速化し、データ反転時の貫通電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のＬＳＩデバイスの構成図である。
【図２】本発明によるレベル変換回路の原理説明図である。
【図３】本発明の第１の実施の形態のレベル変換回路の構成図である。
【図４】本発明の第１の実施の形態のレベル変換回路の動作波形図である。
【図５】本発明の第２の実施の形態のレベル変換回路の構成図である。
【図６】本発明の第３の実施の形態のレベル変換回路の構成図である。
【図７】本発明の第３の実施の形態のレベル変換回路の動作波形図である。
【図８】本発明の第４の実施の形態のレベル変換回路の構成図である。
【図９】従来のレベル変換回路の構成図である。
【符号の説明】
１０、２０、４０ ｎ型トランジスタ
３０、５０、６０、７０、８０、９０ ｐ型トランジスタ
９１ ダイオード
１００ レベル変換部
２００ 電源供給部
３００ 信号変換部
４００ 遷移検出回路
５００ ＬＳＩデバイス
５３０ レベル変換回路
【発明の属する技術分野】
本発明は、ＬＳＩデバイスに関し、特に、低電圧の信号を高電圧の信号に変換するレベル変換回路を有するＬＳＩデバイスに関する。
【０００２】
【従来の技術】
近年、ＬＳＩデバイスは大規模化、高集積化され、使用されるトランジスタは膨大な数になる。使用されるトランジスタが多くなると消費電力は増大するが、一方でＬＳＩデバイスの低消費電力化が強く求められている。このため、近年のＬＳＩデバイスは、内部のトランジスタを低電圧で駆動し、消費電力を低減する傾向が著しい。
【０００３】
このように近年のＬＳＩデバイスは、低消費電力化のためにトランジスタの駆動電圧を小さくしているが、駆動電圧の低電圧化に伴い内部信号の電圧振幅も小さくなる。しかしながら、ＬＳＩデバイスから出力される信号を利用する周辺機器は、依然として大きな電圧振幅の信号を必要とする場合が多い。
【０００４】
そこで、ＬＳＩデバイスの内部の信号処理は低電圧の電源で行い、信号をＬＳＩデバイスの外部に出力する場合に、レベル変換回路により低電圧の信号を高電圧の信号に変換して出力するようにしている。
【０００５】
図９は、従来のレベル変換回路の構成図である。従来のレベル変換回路５３０は、ｎ型トランジスタ１０、２０と、ｐ型トランジスタ３０及びｎ型トランジスタ４０から構成されるインバータ４５と、ゲートとドレインがクロスカップル接続されてラッチ回路を構成するｐ型トランジスタ５０、６０とを有する。そして、インバータ４５には低電圧電源Ｖｄｄが供給され、クロスカップル接続されたｐ型トランジスタ５０、６０のソースには高電圧電源Ｖｈが供給される。なお、Ｖｓｓは基準電位である。
【０００６】
従来のレベル変換回路５３０は、上記のような構成をとり、低電圧電源Ｖｄｄに対応した低電圧信号（以下、Ｖｄｄ系信号という。）Ｓ３を、高電圧電源Ｖｈに対応した高電圧信号（以下、Ｖｈ系信号という。）Ｓ４に変換するものである。
【０００７】
即ち、入力信号Ｓ３がＬレベル（Ｖｓｓ）の場合は、ｎ型トランジスタ１０は非導通であり、インバータ４５の出力であるノードＮｂはＨレベル（Ｖｄｄ）となるため、ｎ型トランジスタ２０は導通している。ｎ型トランジスタ２０は導通しているので出力ノード２５はＬレベルとなり、ｐ型トランジスタ５０は導通しているので、ノードＮａはＨレベル（Ｖｈ）となっている。また、ノードＮａがＨレベル（Ｖｈ）なので、ｐ型トランジスタ６０は非導通となり、出力信号Ｓ４はＬレベルである。
【０００８】
一方、入力信号Ｓ３がＨレベル（Ｖｄｄ）の場合は、ｎ型トランジスタ１０は導通し、インバータ４５の出力であるノードＮｂはＬレベルとなるので、ｎ型トランジスタ２０は非導通である。ｎ型トランジスタ１０は導通しているのでノードＮａはＬレベルとなり、ｐ型トランジスタ６０は導通しているので、出力信号Ｓ４はＨレベル（Ｖｈ）となる。
【０００９】
従来のレベル変換回路５３０において、ｐ型トランジスタ５０、６０をクロスカップル接続してラッチ回路構成にするのは、定常時の貫通電流をなくすためである。即ち、ｎ型トランジスタ１０とｐ型トランジスタ５０のいずれか一方が導通して他方が非導通となり、ｎ型トランジスタ２０とｐ型トランジスタ６０もいずれか一方が非導通となって他方が導通するので、定常時の貫通電流を遮断することができる。
【００１０】
【発明が解決しようとする課題】
図９に示したレベル変換回路５３０は、定常状態ではクロスカップル接続されたｐ型トランジスタ５０、６０の構成により貫通電流は発生しないが、入力信号Ｓ３が反転する遷移期間には、ｐ型トランジスタ５０、６０でラッチされている状態を、ｐ型トランジスタ５０、６０に直接接続されているｎ型トランジスタ１０、２０で強制的に反転させる必要がある。
【００１１】
即ち、入力信号Ｓ３がＬレベルからＨレベルに遷移する場合は、ｎ型トランジスタ１０により、導通しているｐ型トランジスタ５０を強制的に非導通にしなければならない。また、入力信号Ｓ３がＨレベルからＬレベルに遷移する場合は、ｎ型トランジスタ２０により、導通しているｐ型トランジスタ６０を強制的に非導通にしなければならない。
【００１２】
このとき、低電圧電源Ｖｄｄの電圧が比較的高い場合、即ち、高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が小さい場合には、ｐ型トランジスタ５０、６０に直接接続されたｎ型トランジスタ１０、２０のゲートに印加される電圧が充分大きいので、ｎ型トランジスタ１０、２０の駆動能力も充分大きく、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを強制的に反転することができる。
【００１３】
しかし、低電圧電源Ｖｄｄが高電圧電源Ｖｈに対して充分大きくない場合、即ち、高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が大きい場合には、ｎ型トランジスタ１０、２０のゲートに印加される電圧が不足し、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを強制的に反転できない場合が生じる。即ち、ｎ型トランジスタ１０又はｎ型トランジスタ２０の電流駆動能力が不足となり、導通しているｐ型トランジスタ５０又はｐ型トランジスタ６０の電流を充分に吸収できず、レベル変換回路の動作が極めて遅くなったり、あるいはレベル変換ができなくなって誤動作が生じる場合がある。
【００１４】
また、レベル変換速度が低下する場合は、データが反転する遷移期間が長くなり、ｐ型トランジスタ５０とｎ型トランジスタ１０がともに導通している期間、及びｐ型トランジスタ６０とｎ型トランジスタ２０がともに導通している期間も長くなるので、貫通電流が増加してデバイスの消費電力を増加させていた。
【００１５】
そこで、本発明の目的は、データ反転時の貫通電流を低減し、レベル変換速度を高速化したレベル変換回路、及びかかるレベル変換回路を有するＬＳＩデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態の反転時はその電位差を小さくすることである。従って、本発明によれば、ラッチ状態の反転速度が高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００１７】
上記の目的を達成するためには、本発明の別の側面は、基準電位、低電圧電源及び高電圧電源が供給されるレベル変換回路において、前記基準電位及び低電圧電源に対応する低電圧振幅の入力信号を、前記基準電位及び高電圧電源に対応する高電圧振幅の出力信号に変換し、当該出力信号をラッチするレベル変換部と、前記高電圧電源を前記レベル変換部に供給し、前記入力信号が遷移する所定の期間に、前記高電圧電源の電圧より低い電圧を、一時的に前記レベル変換部に供給する電源供給部とを有することを特徴とする。
【００１８】
上記の発明によれば、電源供給部は、入力信号のレベルが遷移する所定の期間、高電圧電源の電圧より低い電圧をレベル変換部に供給するので、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態の反転時はその電位差を小さくすることができる。従って、高電圧電源と低電圧電源との電位差が大きくても、ラッチ状態を反転する時はそれらの電位差を小さくして駆動能力不足をなくし、レベル変換速度を高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００１９】
また、上記の発明の好ましい態様として、レベル変換回路の前記レベル変換部は、前記低電圧電源で動作するインバータと、ソースが前記基準電位とされ、ゲートが前記インバータの入力に接続された第１のｎ型トランジスタと、ソースが前記基準電位とされ、ゲートが前記インバータの出力に接続された第２のｎ型トランジスタと、ソースが前記電源供給部に接続され、ドレインが前記第１のｎ型トランジスタのドレインに接続され、ゲートが前記第２のｎ型トランジスタのドレインに接続された第１のｐ型のトランジスタと、ソースが前記電源供給部に接続され、ドレインが前記第２のｎ型トランジスタのドレインに接続され、ゲートが前記第１のｎ型トランジスタのドレインに接続された第２のｐ型のトランジスタとを有するラッチ回路とを有し、前記第１のｎ型トランジスタのゲートに前記入力信号が入力され、前記第２のｎ型トランジスタのドレインから、前記出力信号が出力されることを特徴とする。
【００２０】
上記の発明によれば、電源供給部からレベル変換部に供給される電圧が、データが反転する遷移期間に低下するため、第１、第２のｐ型トランジスタのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがともに小さくなり、第１、第２のｐ型トランジスタの電流駆動能力が低下する。このため、第１、第２のｎ型トランジスタの電流駆動能力が相対的に大きくなり、第１、第２のｐ型トランジスタでラッチされた状態を高速に反転することができる。従って、ラッチ状態反転時の貫通電流を低減し、レベル変換速度を高速化することができる。
【００２１】
また、上記の発明の好ましい態様として、レベル変換回路の前記電源供給部は、ソースが前記高電圧電源に接続され、ドレインから前記レベル変換部に電源を供給する第５のｐ型トランジスタと、一端が前記高電圧電源に接続され、他端が前記第５のｐ型トランジスタのドレインに接続された電圧降下素子とを有し、前記第５のｐ型トランジスタは、ゲートに前記高電圧電源に対応する高電圧振幅の制御信号が入力され、前記入力信号が遷移する所定の期間、非導通とされることを特徴とする。
【００２２】
上記の発明によれば、第５のｐ型トランジスタは、ゲートに前記高電圧電源に対応する高電圧振幅の制御信号が入力され、前記入力信号のレベルが遷移する所定の期間、非導通とされるので、出力ノードから出力される電圧は、高電圧電源の電圧から電圧降下素子の電圧降下分低い電圧になる。従って、高電圧電源と低電圧電源との電位差が大きく、データを反転するための駆動能力が不足する場合でも、レベル変換速度を高速化し、ラッチ状態反転時の貫通電流を低減することができる。
【００２３】
また、上記の発明の好ましい態様として、前記制御信号は、前記入力信号の遷移に同期して入力される外部同期信号であることを特徴とする。
【００２４】
更に、上記の発明の好ましい態様として、レベル変換回路の電源供給部において、前記制御信号は、前記入力信号の遷移時に生成される遷移検出信号をレベル変換した信号であることを特徴とする。
【００２５】
上記の発明によれば、入力信号の遷移検出信号をレベル変換し、電源供給部を制御する高電圧振幅の制御信号が生成されるので、ＬＳＩデバイスを外部同期信号とは無関係の非同期回路として用いることも可能である。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２７】
図１は、本発明の実施の形態のＬＳＩデバイスの構成図である。本発明の実施の形態のＬＳＩデバイス５００は、高電圧電源に対応するＶｈ系信号である外部入力信号Ｓ１が入力される入力バッファ５１０と、その入力バッファ５１０からＶｈ系信号Ｓ２が入力され、内部の信号処理を低電圧電源に対応するＶｄｄ系信号で行う機能回路５２０と、機能回路５２０から出力されるＶｄｄ系信号Ｓ３をＶｈ系信号Ｓ４に変換するレベル変換回路５３０と、Ｖｈ系信号である外部出力信号Ｓ５を出力する出力バッファ５４０とを有する。
【００２８】
この場合、高電圧電源Ｖｈは、入力バッファ５１０、レベル変換回路５３０及び出力バッファ５４０に供給され、低電圧電源Ｖｄｄは、機能回路５２０とレベル変換回路５３０に供給される。
【００２９】
レベル変換回路５３０には、後で詳述するように、電源電圧を制御するための制御信号Φが入力されるが、制御信号Φには、ＬＳＩデバイス５００に外部から供給されるＶｈ系の外部同期信号、又はＬＳＩデバイス５００の内部で生成するＶｄｄ系の遷移検出信号を利用することができる。
【００３０】
このように本実施の形態のＬＳＩデバイスは、多数のトランジスタで構成される機能回路５２０を低電圧電源Ｖｄｄで動作させることにより、デバイスの消費電力を低減させると共に、レベル変換回路５３０によりＶｄｄ系信号をＶｈ系信号に変換して、外部の周辺機器等にＶｈ系信号を出力することができる。
【００３１】
図２は、本発明の実施の形態のレベル変換回路の原理説明図である。本実施の形態のレベル変換回路５３０は、Ｖｄｄ系の入力信号Ｓ３をＶｈ系の出力信号Ｓ４に変換するレベル変換部１００と、入力信号Ｓ３の遷移時に対応して入力される制御信号Φにより、入力信号Ｓ３の遷移時に高電圧電源Ｖｈを一時的に所定の電圧まで下げてレベル変換部１００に供給する電源供給部２００とを有する。
【００３２】
本実施の形態のレベル変換回路５３０は、入力信号Ｓ３の遷移時に、レベル変換部１００に供給される高電圧電源Ｖｈが所定の電圧まで低下するので、定常時の高電圧電源Ｖｈと低電圧電源Ｖｄｄとの電位差が大きくても、レベル変換部１００内のラッチ回路のデータ反転時はその電位差が小さくすることができる。従って、レベル変換部１００のデータを高速に反転させてレベル変換速度を高速化すると共に、データ反転時の貫通電流を低減することができる。
【００３３】
図３は、本発明の第１の実施の形態のレベル変換回路の構成図である。第１の実施の形態のレベル変換回路５３０は、レベル変換部１００と電源供給部２００とを有し、レベル変換部１００は、ｎ型トランジスタ１０、２０と、ｐ型トランジスタ３０及びｎ型トランジスタ４０で構成されるインバータ４５と、クロスカップル接続されてラッチ回路を構成するｐ型トランジスタ５０、６０とを有する。インバータ４５は低電圧電源Ｖｄｄで動作し、ｐ型トランジスタ５０、６０のソースはノードＮｃに共通に接続されている。
【００３４】
電源供給部２００は、ソースが高電圧電源Ｖｈに接続されドレインがノードＮｃに接続されるｐ型トランジスタ９０と、ｐ型トランジスタ９０と並列に接続される電圧降下素子としてのダイオード９１とを有する。また、ｐ型トランジスタ９０のゲートには、入力信号Ｓ３の遷移時に同期したＨレベルパルスのＶｈ系の制御信号Φｖｈが入力される。
【００３５】
制御信号Φｖｈは、定常時はＬレベルとなっており、レベル変換部１００が反転動作をする遷移期間だけＨレベル（Ｖｈ）となるパルス信号である。このため、定常時はｐ型トランジスタ９０が導通しており、ノードＮｃには高電圧電源Ｖｈが印加されている。一方、レベル変換部１００が反転動作をする遷移期間には、ｐ型トランジスタ９０が非導通となり、ノードＮｃの電圧は、高電圧電源Ｖｈからダイオード９１のフォワード電圧Ｖｆｄを引いた電圧（Ｖｈ−Ｖｆｄ）となる。
【００３６】
このように、データが反転する遷移期間にはノードＮｃの電圧が低下するため、ｐ型トランジスタ５０、６０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがともに小さくなり、ｐ型トランジスタ５０、６０の電流駆動能力が低下する。このため、ｎ型トランジスタ１０、２０の電流駆動能力が相対的に大きくなり、ｐ型トランジスタ５０、６０でラッチされたデータを高速に反転することができ、データ反転時の貫通電流を低減することができる。
【００３７】
図４は、図３に示した第１の実施の形態のレベル変換回路の動作波形図である。図４により第１の実施の形態のレベル変換回路の動作につき詳細に説明する。なお、図４の各波形に付されている記号は、図３の各ノード記号に対応する。また、縦軸の電圧に幅を持たせてあるのは、各波形が重なり不明瞭になるのを避けるためである。
【００３８】
制御信号Φｖｈは定常状態ではＬレベル（基準電位Ｖｓｓ）であり、電源供給部２００のｐ型トランジスタ９０は導通している。このためノードＮｃは高電圧電源Ｖｈの電位になっている。
【００３９】
入力信号Ｓ３がＬレベルの場合は、インバータ４５の出力であるノードＮｂはＨレベル（Ｖｄｄ）であり、ｎ型トランジスタ２０は導通しているので出力信号Ｓ４はＬレベルである。また、入力信号Ｓ３はＬレベルなのでｎ型トランジスタ１０は非導通となると共に、出力ノード２５はＬレベルなのでｐ型トランジスタ５０は導通状態となり、ノードＮａはＨレベル（Ｖｈ）となる。
【００４０】
次に、入力信号Ｓ３がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合を説明する。この場合、Ｖｈ系の制御信号Φｖｈも入力信号Ｓ３とほぼ同時に入力される。入力信号Ｓ３がＨレベル（Ｖｄｄ）になるためｎ型トランジスタ１０は導通する。このとき出力信号Ｓ４はまだＬレベルを維持しているため、ｐ型トランジスタ５０はまだ導通状態を維持している。
【００４１】
一方、ｐ型トランジスタ９０は、制御信号ΦｖｈがＨレベル（Ｖｈ）となるために非導通となり、ｐ型トランジスタ５０とｎ型トランジスタ１０を経由する貫通電流によって、ノードＮｃは、高電圧電源Ｖｈからダイオード９１のフォワード電圧Ｖｆｄを引いた電圧（Ｖｈ−Ｖｆｄ）まで低下する。
【００４２】
ノードＮｃが電圧（Ｖｈ−Ｖｆｄ）まで低下することによって、ｐ型トランジスタ５０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがとも小さくなり、ｐ型トランジスタ５０の電流駆動能力は極端に小さくなるため、ｎ型トランジスタ１０の導通により、ノードＮａの電位はさらに低下する。
【００４３】
ノードＮａの電位の低下に伴いｐ型トランジスタ６０は導通する。他方、入力信号Ｓ３がＨレベル（Ｖｄｄ）になるためノードＮｂはＬレベルとなる。このためｎ型トランジスタ２０は非導通となる。
【００４４】
このように、ｐ型トランジスタ６０は、ノードＮａの電位の低下に伴い導通するので、出力ノード２５をチャージアップし出力信号Ｓ４をＨレベル（Ｖｈ−Ｖｆｄ）へと導く。
【００４５】
出力信号Ｓ４がＨレベル（Ｖｈ−Ｖｆｄ）になるに従い、さらにｐ型トランジスタ５０の駆動能力は低下し、ノードＮａの電位はさらにＬレベルになる。このような正帰還の働きにより、ついには出力信号Ｓ４はノードＮｃと同じＨレベル（Ｖｈ−Ｖｆｄ）に達し、ｐ型トランジスタ５０は非導通となり、ノードＮａは完全にＬレベルとなる。
【００４６】
その直後に制御信号ΦｖｈはＬレベルとなり、ｐ型トランジスタ９０が導通するため、ノードＮｃはＨレベル（Ｖｈ）に引き上げられ、それに伴い出力信号Ｓ４もＨレベル（Ｖｈ）に引き上げられる。
【００４７】
次に、入力信号Ｓ３がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合を説明する。この場合、制御信号Φｖｈも入力信号Ｓ３とほぼ同時に入力される。入力信号Ｓ３がＬレベルになると、ｎ型トランジスタ１０は非導通となるが、このとき出力信号Ｓ４はＨレベル（Ｖｈ）であるため、ｐ型トランジスタ５０は非導通であり、ノードＮａはＬレベルを維持している。よってｐ型トランジスタ６０は導通状態を維持している。
【００４８】
入力信号Ｓ３がＬレベルになるため、ノードＮｂはＨレベル（Ｖｄｄ）となり、よってｎ型トランジスタ２０は導通する。一方、ｐ型トランジスタ９０は制御信号ΦｖｈがＨレベル（Ｖｈ）となるため非導通となり、ｐ型トランジスタ６０とｎ型トランジスタ２０を経由する貫通電流によって、ノードＮｃはダイオード９１の電圧降下により電圧（Ｖｈ−Ｖｆｄ）まで低下する。
【００４９】
ノードＮｃが電圧（Ｖｈ−Ｖｆｄ）まで低下することにより、ｐ型トランジスタ６０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓがとも小さくなり、ｐ型トランジスタ６０の電流駆動能力は極端に小さくなるため、ｎ型トランジスタ２０の導通により、出力信号Ｓ４の電位はさらに低下する。
【００５０】
出力信号Ｓ４の電位の低下に伴いｐ型トランジスタ５０は導通する。他方、入力信号Ｓ３はＬレベルとなるため、ｎ型トランジスタ１０は非導通となり、ｐ型トランジスタ５０の導通に伴い、ノードＮａはＨレベル（Ｖｈ−Ｖｆｄ）にチャージアップされる。ノードＮａがＨレベル（Ｖｈ−Ｖｆｄ）になるに従い、ｐ型トランジスタ６０の駆動能力はさらに小さくなり、出力信号Ｓ４はさらにＬレベルになる。
【００５１】
このような正帰還の働きによりついにはノードＮａはノードＮｃと同じレベル（Ｖｈ−Ｖｆｄ）に達し、ｐ型トランジスタ６０は非導通となり、出力信号Ｓ４は完全にＬレベルとなる。
【００５２】
その直後に制御信号ΦｖｈはＬレベルとなり、ｐ型トランジスタ９０が導通するため、ノードＮｃはＨレベル（Ｖｈ）に引き上げられ、それに伴いノードＮａもＨレベル（Ｖｈ）に引き上げられる。
【００５３】
このように、制御信号Φｖｈにより、電源供給部２００からレベル変換部１００に供給される高電圧電源は、データが反転する遷移期間だけ低下するので、クロスカップル接続されたｐ型トランジスタ５０、６０でラッチされたデータを高速に反転させることができ、結果的に高速にレベル変換を行うことが可能となる。また、ｐ型トランジスタ５０、６０が高速に反転することにより、データ反転時の貫通電流が低減し、デバイスの低消費電力化を実現することができる。
【００５４】
上記の制御信号はΦｖｈは、例えば外部から供給される同期信号を利用することができる。例えば、外部同期型のＳＲＡＭの場合に、かかる外部同期信号を利用することが好ましい。また、後述するとおり、制御信号はΦｖｈは、入力信号Ｓ３の遷移を検出して内部で生成することも可能である。
【００５５】
図５は、本発明の第２の実施の形態のレベル変換回路の構成図である。第２の実施の形態のレベル変換回路５３０は、図３に示した第１の実施の形態のレベル変換回路５３０のノードＮｃとｐ型トランジスタ５０、６０の間に、ｐ型トランジスタ７０、８０を直列に挿入したものであり、レベル変換速度を更に改善するものである。
【００５６】
即ち、図５において、入力信号Ｓ３がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合は、入力信号Ｓ３がｐ型トランジスタ７０のゲートにも入力されるので、ｐ型トランジスタ７０の等価的な抵抗値が増加する。抵抗値が増加したｐ型トランジスタ７０はｐ型トランジスタ５０の負荷となるので、ｐ型トランジスタ５０のドレイン電位はノードＮｃよりさらにその分低下し、その電流駆動能力は、第１の実施の形態の場合より更に低下する。これによりノードＮａの電位の立ち下がりの遷移時間は更に短縮され、レベル変換速度は更に高速化される。
【００５７】
一方、入力信号Ｓ３がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合は、ノードＮｂはＬレベルからＨレベル（Ｖｄｄ）に遷移するが、ノードＮｂがｐ型トランジスタ８０のゲートに接続されているので、ｐ型トランジスタ８０の等価的な抵抗値が増加する。抵抗値が増加したｐ型トランジスタ８０はｐ型トランジスタ６０の負荷となるので、ｐ型トランジスタ６０の電流駆動能力は第１の実施の形態の場合より更に低下する。これにより出力信号Ｓ４が立ち下がる遷移時間は更に短縮され、レベル変換速度は更に高速化される。
【００５８】
なお、図３、図５に示した第１、第２の実施の形態のレベル変換回路では、電圧供給部２００の電圧降下素子としてダイオード９１を示したが、これに代わるものとして、ＭＯＳトランジスタのゲートとソースを接続した等価的なダイオードを使用することも可能である。
【００５９】
また、それらのダイオードを複数個直列に接続し、データ反転時にノードＮｃの電圧をさらに低下させ、レベル変換速度を更に高速化してデータ反転時の貫通電流を更に低減することも可能である。
【００６０】
図６は、本発明の第３の実施の形態のレベル変換回路の構成図である。第１、第２の実施の形態では、外部から入力されるＶｈ系の制御信号Φｖｈを使用していたが、第３の実施の形態では、内部で生成するＶｄｄ系の遷移検出信号Φｖｄｄにより電源供給部２００のｐ型トランジスタ９０、９３を制御する。
【００６１】
このため第３の実施の形態では、Ｖｄｄ系の入力信号Ｓ５の遷移を検出する遷移検出回路４００と、Ｖｄｄ系の遷移検出信号ΦｖｄｄをＶｈ系の制御信号Φｖｈ１、Φｖｈ２に変換する信号変換部３００が使用され、制御信号Φｖｈ１、Φｖｈ２が電源供給部２００に入力される。
【００６２】
電源供給部２００には、制御信号Φｖｈ１が入力されるｐ型トランジスタ９０と、制御信号Φｖｈ２が入力されるｐ型トランジスタ９３とを設け、電圧降下素子としてダイオード接続したｐ型トランジスタ９１、９２を使用する。なお、入力信号Ｓ５は、ＬＳＩデバイスの内部で遅延されて入力信号Ｓ３になるので、その信号遅延をインバータ４８０で等価的に示す。
【００６３】
第３の実施の形態によれば、入力信号Ｓ５の遷移を検出して遷移検出信号Φｖｄｄを生成し、遷移検出信号ΦｖｄｄをＶｈ系の制御信号Φｖｈ１、Φｖｈ２に変換するので、ＬＳＩデバイスを外部同期信号とは無関係の非同期回路として用いることも可能である。
【００６４】
図７は、第３の実施の形態のレベル変換回路の動作波形図である。図７により、第３の実施の形態のレベル変換回路５３０の動作について説明する。図７（１）に示すように、Ｖｄｄ系の入力信号Ｓ５は、遷移検出回路４００により立ち上がりと立ち下がりの遷移が検出され、Ｖｄｄ系の遷移検出信号Φｖｄｄが生成される。また、入力信号Ｓ５は、等価的に表したインバータ４８０により遅延されてレベル変換回路５３０の入力信号Ｓ３になる。
【００６５】
入力信号Ｓ５がＬレベル（Ｖｓｓ）の定常時は、遷移検出信号ΦｖｄｄもＬレベルであるため、ＮＡＮＤ回路３１０、４１０の出力ノードＮｅ、ＮｉはともにＨレベルであり、インバータ３２０、４２０の出力ノードＮｆ、ＮｊはともにＬレベルである。
【００６６】
このため、ｎ型トランジスタ３４０、４４０は非導通であり、ノードＮｇ、ＮｋはともにＨレベル（Ｖｈ）になり、ｎ型トランジスタ３７０、４７０が導通となり、ノードＮｈ、ＮｌはともにＬレベルである。
【００６７】
このため、電源供給部２００のｐ型トランジスタ９０、９３はともに導通しており、ノードＮｃ、Ｎｄはともに高電圧電源Ｖｈが印加されている。従って、レベル変換部１００は、第２の実施の形態と同様に、入力信号Ｓ３がＬレベルの場合は出力ノード２５もＬレベルになり、ノードＮａはＨレベル（Ｖｈ）になっている。
【００６８】
入力信号Ｓ５がＬレベルからＨレベル（Ｖｄｄ）に遷移する場合は、遷移検出回路４００により、その立ち上がりで遷移検出信号Φｖｄｄが生成される。一方、レベル変換部１００の出力ノード２５がＬレベルであり、ノードＮａがＨレベルであることから、遷移検出信号ΦｖｄｄはＮＡＮＤ回路４１０を通過し、ＮＡＮＤ回路３１０は通過しない。このため、ノードＮｉが一時的にＬレベルになり、それに伴いノードＮｊが一時的にＨレベルになる。
【００６９】
従って、ｎ型トランジスタ４４０が導通してノードＮｋが一時的にＬレベルになり、ｐ型トランジスタ４６０が導通してノードＮｌがＨレベル（Ｖｈ）になる。ノードＮｌの信号が、電源供給部２００に対する制御信号Φｖｈ１になる。ノードＮｌがＨレベル（Ｖｈ）になるので、ｐ型トランジスタ９０が非導通となり、ノードＮｃは、高電圧電源Ｖｈからダイオード接続のｐ型トランジスタ９１のフォワード電圧Ｖｆｄだけ低い電圧（Ｖｈ−Ｖｆｄ）が印加される。これにより、ｐ型トランジスタ５０の電流駆動能力が低下し、ノードＮａの立ち下がりを早め、レベル変換速度を高速化することができる。
【００７０】
なお、ノードＮａはｐ型トランジスタ４５０のゲートに接続され、ノードＮａの電圧の立ち下がりをフィードバックしてｐ型トランジスタ４５０を導通し、ノードＮｋの立ち上がりを早めて、データの反転後に定常状態に戻る速度を速めている。
【００７１】
次に、入力信号Ｓ５がＨレベル（Ｖｄｄ）からＬレベルに遷移する場合は、レベル変換部１００の出力ノード２５がＨレベルであり、ノードＮａがＬレベルであることから、遷移検出信号ΦｖｄｄはＮＡＮＤ回路３１０を通過し、ＮＡＮＤ回路４１０は通過しない。この場合は、ノードＮｅが一時的にＬレベルになり、それに伴いノードＮｆが一時的にＨレベルとなって、ｎ型トランジスタ３４０が導通し、ノードＮｇがＬレベルになる。このためｐ型トランジスタ３６０が導通して、ノードＮｈがＨレベル（Ｖｈ）になる。ノードＮｈの信号が、電源供給部２００に対する制御信号Φｖｈ２になる。
【００７２】
従って、電源供給部２００のｐ型トランジスタ９３が非導通となり、ノードＮｄは、高電圧電源Ｖｈからダイオード接続のｐ型トランジスタ９２のフォワード電圧Ｖｆｄだけ低い電圧（Ｖｈ−Ｖｆｄ）が印加される。これにより、ｐ型トランジスタ６０の電流駆動能力が低下し、出力ノード２５の立ち下がりを早め、レベル変換速度を高速化することができる。なお、ｐ型トランジスタ３５０の作用は、ｐ型トランジスタ４５０の場合と同様である。
【００７３】
なお、図６に示した第３の実施の形態では、電源供給部２００をノードＮｃとＮｄに分け、それぞれにｐ型トランジスタ９０、９３と、ダイオード接続したｐ型トランジスタ９１、９２を使用したが、第１、第２の実施の形態の場合と同様に、電源供給部２００を、ｐ型トランジスタ９０とダイオード９１の１組で構成することもできる。
【００７４】
その場合は、制御信号Φｖｈ１と制御信号Φｖｈ２の論理和の信号をｐ型トランジスタ９０のゲートに入力する。この場合も、データ反転時にレベル変換部１００に供給される電圧が低下し、レベル変換部１００のデータ変換速度を高速化し、データ反転時の貫通電流を低減することができる。
【００７５】
図８は、本発明の第４の実施の形態のレベル変換回路の構成図である。第４の実施の形態のレベル変換回路５３０は、電源供給部２００のｐ型トランジスタ９０をＶｄｄ系の制御信号Φｖｄｄで制御し、ｐ型トランジスタ９０の電流駆動能力を一時的に小さくしてそのインピーダンスを大きくし、ノードＮｃの電圧を一時的に低くして、ラッチ回路の反転速度を速めたものである。
【００７６】
即ち、入力信号Ｓ３の遷移時に、制御信号ΦｖｄｄをＨレベル（Ｖｄｄ）とし、ｐ型トランジスタ９０の電流駆動能力を一時的に小さくし、等価的な抵抗値を大きくする。これにより、ｐ型トランジスタ９０の電圧降下が大きくなり、ノードＮｃの電圧が低下する。このため、クロスカップル接続されたｐ型トランジスタ５０、６０の電流駆動能力が低下して、ノードＮａ又は出力ノード２５の立ち下がりが早くなり、レベル変換速度が高速化してデータ反転時の貫通電流を低減することができる。従って、この実施の形態では、図６に示した遷移検出信号Φｖｄｄをそのままｐ型トランジスタ９０の制御信号に利用することができる。
【００７７】
以上、具体的な実施の形態について説明したが、かかる実施の形態が本発明の技術的範囲を限定するものではない。例えば、図１においては、ＬＳＩデバイス５００において、機能回路５２０から出力されるＶｄｄ系信号Ｓ３をＶｈ系信号Ｓ４に変換する場合に、本発明のレベル変換回路５３０を使用した例を示したが、メモリデバイスのワード線選択回路において、ワード線を駆動する大きな振幅の信号が必要な場合にも、本発明のレベル変換回路を使用することができる。
【００７８】
【発明の効果】
以上説明した通り、本発明によれば、電源供給部は、入力信号のレベルが遷移する所定の期間、高電圧電源の電圧より低い電圧をレベル変換部に供給するので、高電圧電源と低電圧電源との電位差が大きくても、データ反転時はその電位差を小さくすることができる。従って、高電圧電源と低電圧電源との電位差が大きい場合でも、レベル変換速度を高速化し、データ反転時の貫通電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のＬＳＩデバイスの構成図である。
【図２】本発明によるレベル変換回路の原理説明図である。
【図３】本発明の第１の実施の形態のレベル変換回路の構成図である。
【図４】本発明の第１の実施の形態のレベル変換回路の動作波形図である。
【図５】本発明の第２の実施の形態のレベル変換回路の構成図である。
【図６】本発明の第３の実施の形態のレベル変換回路の構成図である。
【図７】本発明の第３の実施の形態のレベル変換回路の動作波形図である。
【図８】本発明の第４の実施の形態のレベル変換回路の構成図である。
【図９】従来のレベル変換回路の構成図である。
【符号の説明】
１０、２０、４０ ｎ型トランジスタ
３０、５０、６０、７０、８０、９０ ｐ型トランジスタ
９１ ダイオード
１００ レベル変換部
２００ 電源供給部
３００ 信号変換部
４００ 遷移検出回路
５００ ＬＳＩデバイス
５３０ レベル変換回路
Claims (5)
- 基準電位、低電圧電源及び高電圧電源が供給されるレベル変換回路において、
前記基準電位及び低電圧電源に対応する低電圧振幅の入力信号を、前記基準電位及び高電圧電源に対応する高電圧振幅の出力信号に変換し、当該出力信号をラッチするレベル変換部と、
前記レベル変換部が前記出力信号をラッチする状態においては、前記高電圧電源を前記レベル変換部に供給し、前記入力信号が遷移する遷移期間おいては、前記高電圧電源の電圧を低下させた電圧を前記レベル変換部に供給する電源供給部とを有することを特徴とするレベル変換回路。 - 請求項１において、
前記レベル変換部は、前記低電圧電源で動作するインバータと、
ソースが前記基準電位とされ、ゲートが前記インバータの入力に接続された第１のｎ型トランジスタと、
ソースが前記基準電位とされ、ゲートが前記インバータの出力に接続された第２のｎ型トランジスタと、
ソースが前記電源供給部に接続され、ドレインが前記第１のｎ型トランジスタのドレインに接続され、ゲートが前記第２のｎ型トランジスタのドレインに接続された第１のｐ型のトランジスタと、
ソースが前記電源供給部に接続され、ドレインが前記第２のｎ型トランジスタのドレインに接続され、ゲートが前記第１のｎ型トランジスタのドレインに接続された第２のｐ型のトランジスタとを有するラッチ回路とを有し、
前記第１のｎ型トランジスタのゲートに前記入力信号が入力され、前記第２のｎ型トランジスタのドレインから、前記出力信号が出力されることを特徴とするレベル変換回路。 - 請求項２において、
更に、前記電源供給部と前記第１のｐ型のトランジスタとの間に設けられ、ゲートに前記入力信号が入力される第３のｐ型のトランジスタと、
前記電源供給部と前記第２のｐ型のトランジスタとの間に設けられ、ゲートに前記インバータの出力信号が入力される第４のｐ型のトランジスタとを有することを特徴とするレベル変換回路。 - 請求項１乃至３のいずれかにおいて、
前記電源供給部は、ソースが前記高電圧電源に接続され、ドレインから前記レベル変換部に電源を供給する第５のｐ型トランジスタと、
一端が前記高電圧電源に接続され、他端が前記第５のｐ型トランジスタのドレインに接続された電圧降下素子とを有し、
前記第５のｐ型トランジスタは、ゲートに前記高電圧電源に対応する高電圧振幅の制御信号が入力され、前記遷移期間、非導通とされることを特徴とするレベル変換回路。 - 請求項１乃至３のいずれかにおいて、
前記電源供給部は、ソースが前記高電圧電源に接続され、ドレインから前記レベル変換部に電源を供給する第６のｐ型トランジスタを有し、
前記第６のｐ型トランジスタは、ゲートに前記低電圧電源に対応する低電圧振幅の制御信号が入力され、前記遷移期間、インピーダンスが大きくなるように制御されることを特徴とするレベル変換回路。
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