JP3985391B2

JP3985391B2 - Electro-optical device driving method, electro-optical device, and electronic apparatus

Info

Publication number: JP3985391B2
Application number: JP17707999A
Authority: JP
Inventors: 明井上; 敦也津田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-06-23
Filing date: 1999-06-23
Publication date: 2007-10-03
Anticipated expiration: 2019-06-23
Also published as: JP2001005421A

Description

【０００１】
【発明の属する技術分野】
本発明は、消費電力を極めて低く抑えて、特に携帯型電子機器に適用して好適な電気光学装置の駆動方法、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
近年、電気光学材料の電気光学変化を用いて表示等を行う電気光学装置、特に、携帯電話のような携帯型電子機器に用いられる表示装置には、より多くの情報が表示できるように、さらに、単純なオンオフのみならず、豊かな階調表示できるように、要求されている。一方、携帯型電子機器は、電池駆動が原則であるため、低消費電力であることが強く求められている。すなわち、携帯型電子機器に用いられる電気光学装置には、高解像度化、高画質化と、低消費電力化という一見すると相矛盾する２つの要求を同時に解決することが求められている。
【０００３】
これを解決する１つの方策として、高い画質が要求される場合には、表示画素を階調表示とする一方、それ以外の場合には、オンまたはオフのいずれかとする２値表示として、高画質化と低消費電力化との両立を図る試みがなされている。さらに、高解像度が要求される場合には、全画面表示とする一方、それ以外の場合には、画面の一部領域だけを表示させて、他の領域を非表示状態として、その分、低消費電力化を図る試みもなされている。
【０００４】
【発明が解決しようとする課題】
しかしながら、高い画質が要求されない場合に、２値表示を行っても、さらに、画面の一部領域だけを表示させても、意外に低消費電力化が図られないという問題が発生した。あるいは、これだけでは、低消費電力化が未だ不十分であるという問題が発生した。
【０００５】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、さらなる低消費電力化を可能とする電気光学装置の駆動方法、および、電気光学装置、並びに、この電気光学装置を備えた電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明に係る電気光学装置の駆動方法は、高周波クロック信号を発振する高周波発振回路と、前記高周波クロック信号よりも低周波数の低周波クロック信号を発振する低周波発振回路とを備えるとともに、複数の走査線と複数のデータ線との各交差に対応して設けられた画素を駆動する電気光学装置の駆動方法であって、所定の第１の場合には、前記低周波発振回路による発振を停止させるとともに、選択した走査線との交差に対応して設けられた画素へのデータ信号を、当該画素の階調に対応するように、前記高周波クロック信号に基づいて生成して、当該画素に対応するデータ線を介して供給する一方、前記第１の場合とは異なる第２の場合には、前記高周波発振回路による発振を停止させるとともに、当該画素へのデータ信号を、オン表示またはオフ表示のいずれかに対応するように、前記低周波クロック信号に基づいて生成して、当該画素に対応するデータ線を介して供給することを特徴としている。
【０００７】
本発明によれば、第１の場合には、低周波発振回路による発振が停止するとともに、画素の階調に対応したデータ信号が高周波クロック信号に基づいて生成される一方、第１の場合とは異なる第２の場合には、高周波発振回路による発振が停止するとともに、オン表示またはオフ表示のいずれかに対応したデータ信号が低周波クロック信号に基づいて生成される。したがって、第１の場合でも、第２の場合でも、高周波発振回路または低周波発振回路のいずれかによる発振が停止するので、その分、消費される電力が抑えられることとなる。特に、高周波クロック信号の周波数は、低周波クロック信号の周波数よりも高いので、容量等に起因して消費される電力は無視できない程に大きいが、本発明によれば、第２の場合では、高周波発振回路による高周波クロック信号の発振が停止するので、発振により消費される電力のみならず、容量に起因して消費される電力も抑えられることとなる。
【０００８】
ここで、本発明において、前記第１の場合とは、前記画素において、階調表示を行う場合であり、前記第２の場合とは、前記画素において、オン表示またはオフ表示のいずれかとする２値表示を行う場合であることが考えられる。こうすると、２値表示の場合には本来不必要な高周波クロック信号の発振が停止するので、その分だけ、電力の消費を抑えられるからである。なお、階調表示を行うか、２値表示を行うかについては、表示データ等を識別する何らかの判断機構や、いずれかの表示の指定をユーザに対して設定させる機構などを設けることで選択することが可能である。
【０００９】
さて、本発明において、前記階調表示を行う場合には、前記高周波クロック信号から、前記階調表示を行うための階調制御信号を生成し、この階調制御信号にしたがって前記データ信号を生成する一方、前記２値表示を行う場合には、前記階調制御信号の生成を停止させる方法が望ましい。本発明では、上述したように２値表示の場合、高周波クロック信号の発振を停止させるが、この方法のように、階調制御信号の生成についても停止させることで、階調に対応したデータ信号の変調動作を完全に停止させることができ、その分、消費電力をさらに抑えることができる。
【００１０】
また、本発明において、前記階調表示から前記２値表示に移行する際には、前記低周波発振回路による発振を開始させた後、所定の期間が経過したならば、前記高周波発振回路による発振を停止させる一方、前記２値表示から前記階調表示に移行する際には、前記高周波発振回路による発振を開始させた後、所定の期間が経過したならば、前記低周波発振回路による発振を停止させる方法が望ましい。一般に、発振回路においては、発振の開始直後にその発振状態が安定しないが、この方法によれば、階調表示または２値表示のうち、一方の表示から他方の表示へ移行する際、一時的に、高周波発振回路および低周波発振回路の双方が発振して、所定の期間経過後、不要となる発振回路が停止するので、移行に際して、安定な発振状態が維持されることになる。このため、発振不安定に起因して、画像が不安定となることが防止される。
【００１１】
さらに、本発明において、一部の画素のみを表示領域とするときには、当該表示領域に属する画素において、強制的に前記２値表示を行う方法が望ましい。このように、一部の画素のみを表示領域とし、他の画素を非表示とすると（部分表示の場合）、その分、電力の消費を抑えることができる。くわえて、このような部分表示を行うとき、ユーザが必要な情報のみを認識できれば良いので、表示領域に属する画素においては、２値表示で十分である。そこで、部分表示を行うときには、強制的に２値表示として、不必要な高周波クロック信号の発振を停止させることで、電力の消費をさらに低く抑えることができる。
【００１２】
また、上記目的を達成するために本発明に係る電気光学装置は、複数の走査線と複数のデータ線との各交差に対応して画素が設けられた電気光学装置であって、高周波クロック信号を発振する高周波発振回路と、前記高周波クロック信号よりも低周波数の低周波クロック信号を発振する低周波発振回路と、所定の第１の場合には、前記低周波発振回路による発振の停止を指示する一方、前記第１の場合とは異なる第２の場合には、前記高周波発振回路による発振の停止を指示する指示回路と、走査信号について、前記第１の場合に、前記高周波クロック信号に基づいて生成する一方、前記第２の場合に、前記低周波クロック信号に基づいて生成して、それぞれ、前記走査線に順次供給する走査線駆動回路と、前記走査信号の供給によって選択された走査線であって、当該走査線との交差に対応して設けられた画素へのデータ信号について、前記第１の場合には、当該画素の階調に対応するように、前記高周波クロック信号に基づいて生成する一方、前記第２の場合には、オン表示またはオフ表示のいずれかに対応するように、前記低周波クロック信号に基づいて生成して、それぞれ、当該画素に対応するデータ線を介して供給するデータ線駆動回路とを具備することを特徴としている。
【００１３】
本発明によれば、第１の場合には、低周波発振回路による発振が停止するとともに、走査信号が高周波クロック信号に基づいて生成される一方、画素の階調に対応したデータ信号が高周波クロック信号に基づいて生成される。また、第１の場合とは異なる第２の場合には、高周波発振回路による発振が停止するとともに、走査信号が低周波クロック信号に基づいて生成される一方、オン表示またはオフ表示のいずれかに対応したデータ信号が低周波クロック信号に基づいて生成される。したがって、第１の場合でも、第２の場合でも、高周波発振回路または低周波発振回路による発振が停止するので、その分、消費される電力が抑えられることとなる。特に、高周波クロック信号の周波数は、低周波クロック信号の周波数よりも高いので、容量等に起因して消費される電力は無視できない程に大きいが、本発明によれば、第２の場合において、高周波発振回路による高周波クロック信号の発振が停止するので、発振により消費される電力のみならず、容量に起因して消費される電力も抑えられることとなる。
【００１４】
ここで、本発明において、第１の場合とは、前記画素において、階調表示を行う場合であり、前記第２の場合とは、前記画素において、オン表示またはオフ表示のいずれかとする２値表示を行う場合であることが望ましい。こうすると、２値表示の場合には本来不必要な高周波クロック信号の発振が停止するので、その分だけ、電力の消費を抑えられるからである。なお、階調表示を行うか、２値表示を行うかについては、上述した駆動方法と同様に、表示データ等を識別する何らかの判断機構や、いずれかの表示をユーザに対して設定させる機構などを設けることで選択することができる。
【００１５】
さて、本発明において、前記高周波クロック信号から、前記階調表示を行うための階調制御信号を生成する階調制御信号生成回路を備え、前記階調表示を行う場合、前記データ線駆動回路は、前記階調制御信号にしたがって前記データ信号を生成する一方、前記２値表示を行う場合、前記指示回路は、前記高周波発振回路による発振の停止とともに、前記階調制御信号生成回路による前記階調制御信号の生成の停止を指示する構成が望ましい。本発明では、上述したように２値表示の場合に、高周波クロック信号の発振を停止させるが、この構成のように、階調制御信号の生成についても停止させることで、階調に対応したデータ信号の変調動作を完全に停止させることができ、その分、消費電力をさらに抑えることができる。
【００１６】
また、本発明において、前記指示回路は、前記階調表示から前記２値表示に移行する際には、前記低周波発振回路による発振の開始を指示した後、所定の期間が経過したならば、前記高周波発振回路による発振の停止を指示する一方、前記２値表示から前記階調表示に移行する際には、前記高周波発振回路による発振の開始を指示した後、所定の期間が経過したならば、前記低周波発振回路による発振の停止を指示する構成が望ましい。一般に、発振回路においては、発振の開始直後にその発振状態が安定しないが、この構成によれば、階調表示または２値表示のうち、一方の表示から他方の表示へ移行する際、一時的に、高周波発振回路および低周波発振回路の双方が発振して、所定の期間が経過したならば、不要となる発振回路が停止するので、移行に際して、安定な発振状態が維持されることになる。このため、発振不安定に起因して、画像が不安定となることが防止される。
【００１７】
さらに、本発明において、一部の画素のみを表示領域とするときには、当該表示領域に属する画素を強制的に前記２値表示とする構成が望ましい。このように、一部の画素のみを表示領域とし、他の画素を非表示とすると（部分表示の場合）、その分、電力の消費を抑えることができる。さらに、このような部分表示を行うとき、ユーザが必要な情報のみを認識できれば良いので、表示領域に属する画素においては、２値表示で十分である。この２値表示では、不必要な高周波クロック信号の発振が停止するので、その分だけ、電力の消費をさらに低く抑えることができる。くわえて、このような部分表示を行うとき、ユーザが必要な情報のみを認識できれば良いので、表示領域に属する画素においては、２値表示で十分である。そこで、部分表示を行うときには、強制的に２値表示として、不必要な高周波クロック信号の発振を停止させることで、電力の消費をさらに低く抑えることができる。
【００１８】
さて、このような部分表示を行う構成において、前記データ線駆動回路は、前記画素に対応する領域を有するメモリを備え、走査期間において、前記表示領域を走査する期間には、これに対応して前記メモリから表示データを読み出すとともに、当該表示データに基づいて、オン表示またはオフ表示のいずれかに対応するデータ信号を生成する一方、前記表示領域を走査しない期間には、これに対応して前記メモリからの読み出しを停止する構成が望ましい。この構成において、非表示領域に属する走査線が選択されたときとは、表示を行う必要がないときである。本発明によれば、このようなときに、メモリの読み出しが停止されるので、これに伴って消費電力が抑えられる結果、さらなる低消費電力化が図られることとなる。
【００１９】
加えて、本発明においては、前記画素は、スイッチング素子により駆動される構成が望ましい。この構成によれば、スイッチング素子によりオン画素とオフ画素とが電気的に分離されるので、コントラストやレスポンスなどが良好であり、かつ、高精細な表示が可能となる。なお、このようなスイッチング素子としては、例えば、ＴＦＤ（Thin Film Diode：薄膜ダイオード）のような２端子型スイッチや、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のような３端子型スイッチなどを用いることができるが、前者の２端子型スイッチの方が、製造プロセスが簡略化される点、および、走査線とデータ線との配線短絡が発生しない点において有利である。
【００２０】
加えて、上記目的を達成するために本発明に係る電子機器にあっては、上記電気光学装置を備えることを特徴としている。したがって、この電子機器にあっては、上述したように、電気光学装置において、画質劣化の発生を抑えた上で、高解像度化や、なお一層の低消費電力化を図ることが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
＜第１実施形態＞
はじめに、本発明の第１実施形態に係る電気光学装置として、電気光学材料に液晶を用いた液晶装置であって、画素をＴＦＤにより駆動するアクティブマトリクス型の液晶装置について説明する。この液晶装置は、素子基板と対向基板とが互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟持された構成となっている。
【００２３】
図１は、第１実施形態に係る液晶装置の電気的な構成を示すブロック図である。この図において、複数本のデータ線２１２は上記素子基板に形成される一方、複数本の走査線３１２は上記対向基板に形成されるものであり、このうち、データ線２１２が列（Ｙ）方向に、走査線３１２が行（Ｘ）方向に、それぞれ延在して配列する一方、データ線２１２と走査線３１２との各交差において画素１１６が形成されている。ここで、各画素１１６は、液晶表示要素（液晶層）１１８と、スイッチング素子の一例であって、上記素子基板に形成されるＴＦＤ（Thin Film Diode）２２０との直列接続からなる。さらに、液晶層１１８は、ＴＦＤ２２０に接続された矩形状の画素電極と、電極として作用する走査線３１２と、これら両電極間に挟持された液晶とから構成される。なお、本実施形態にあっては、説明の便宜上、走査線３１２の総数を２００本とし、データ線２１２の総数を１６０本として、２００行×１６０列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００２４】
さて、データ線駆動回路２５０は、各データ線２１２に、データ信号Ｘ１〜Ｘ１６０をそれぞれ供給するものであり、走査線駆動回路３５０は、各走査線３１２に、走査信号Ｙ１〜Ｙ２００をそれぞれ供給するものである。
【００２５】
なお、図１において、ＴＦＤ２２０がデータ線２１２の側に接続され、液晶層１１８が走査線３１２の側に接続されているが、これとは逆に、ＴＦＤ２２０をが走査線３１２の側に、液晶層１１８がデータ線２１２の側に、それぞれ接続される構成でも同じことである。
【００２６】
次に、制御回路４００は、データ線駆動回路２５０、走査線駆動回路３５０および駆動電圧形成回路５００に対して、後述する各種制御信号やクロック信号などを供給するものである。なお、データ線駆動回路２５０、走査線駆動回路３５０および制御回路４００の詳細についても、後述することとする。
【００２７】
また、駆動電圧形成回路５００は、制御回路４００による制御の下、データ信号として用いられる電圧レベルＶＤＰ、ＶＤＮ、および、走査信号として用いられる電圧レベルＶＳＰ、ＶＨＰ、ＶＨＮ、ＶＳＮをそれぞれ生成するものである。なお、電圧レベルＶＤＰ、ＶＨＰは同一レベルとして共用され、同様に、電圧レベルＶＤＮ、ＶＨＮは同一レベルで共用されるが、説明の便宜上、これら電圧レベルを別個の表記として説明することとする。
【００２８】
＜制御回路＞
次に、制御回路４００の詳細構成について説明する。図２は、制御回路４００の構成を示すブロック図である。図において、低周波発振回路４００２は、制御信号ＬＥＮＢがＨレベルの場合に、低周波クロック信号ＬＣＫ２を発振して出力するものである。一方、高周波発振回路４００４は、制御信号ＨＥＮＢがＨレベルの場合に、高周波クロック信号ＨＣＫを発振して出力するものである。次に、分周回路４００６ａは、高周波クロック信号ＨＣＫを分周して、その周波数を、低周波発振回路４００２による低周波クロック信号ＬＣＫ２と同程度の周波数にまで低下させたクロック信号ＬＣＫ１を出力するものである。
【００２９】
ここで、本実施形態では、後述するように、１水平走査期間を前半期間と後半期間とに２分割して駆動を行う構成となっているので、低周波クロック信号ＬＣＫ１またはＬＣＫ２は、１／２水平走査期間を規定するために用いられる。すなわち、低周波クロック信号ＬＣＫ１またはＬＣＫ２は、１水平走査期間の１／２の周期を有する信号である。このため、低周波クロック信号ＬＣＫ１、ＬＣＫ２の周波数は、３０ｋＨｚ程度である。これに対し、分周前における高周波クロック信号ＨＣＫの周波数は、低周波クロック信号ＬＣＫ２の周波数と比較して、数十〜数百倍程度に高く設定されている。
【００３０】
一方、階調制御信号生成回路４００８は、低周波クロック信号ＬＣＫ１で規定される１／２水平走査期間において、階調を示す表示データのウェイトに応じて高周波クロック信号ＨＣＫを配列させることにより、図１０に示されるような階調制御信号ＧＣＰを生成するものである。ここで、高周波クロック信号ＨＣＫの供給が停止されると、階調制御信号生成回路４００８も、階調制御信号ＧＣＰの生成を停止する構成となっている。なお、図１０において、階調制御信号ＧＣＰは、説明の便宜のために等ピッチで配列しているが、電気光学装置における電圧−透過率特性に応じてその特性の非線形性を補償するように、パルス間隔を異ならせるように設定することが望ましい。
【００３１】
また、セレクタ４０１０は、制御信号ＳＥＬがＨレベルである場合には、低周波発振回路４００２による低周波クロック信号ＬＣＫ２を選択する一方、制御信号ＳＥＬがＬレベルである場合には、分周回路４００６ａによる低周波クロック信号ＬＣＫ１を選択して、それぞれ低周波クロック信号ＬＣＫとして制御信号生成回路４０１２ａに供給するものである。
【００３２】
ここで、本実施形態の液晶装置にあっては、全画素において中間階調の表示が可能な階調表示モード、または、全画素においてオンオフのいずれかの表示とする２値表示モードの、表示モードで表示動作を行う構成となっている。モード指示信号ＢＷは、この２つの表示モードのいずれかを、制御信号生成回路４０１２ａに対し指示する信号であって、Ｌレベルの場合に階調表示モードを指示し、Ｈレベルの場合に２値表示モードを指示する信号である。なお、モード指示信号ＢＷについては、表示内容を規定するＣＰＵ（図示省略）が制御信号生成回路４０１２ａに供給する構成としても良いし、別途設けられたスイッチ（図示省略）などの設定内容が反映される構成として良いし、制御信号生成回路４０１２ａ自身がモード指示信号ＢＷを生成して表示モードを決定する構成としても良い。ＣＰＵによって指示信号ＢＷを制御する場合には、ＣＰＵが所定時間を計数して電子機器全体をスタンバイ状態にする際に、表示装置もそれに応じて階調表示モードから２値表示モードへと切替えるように指示信号ＢＷを生成するとよい。
【００３３】
さて、制御信号生成回路４０１２ａは、指示回路として機能するものであり、セレクタ４０１０によって選択された低周波クロック信号ＬＣＫにしたがって各種制御信号やクロック信号など（ＰＤ、ＹＤ、ＹＣＬＫ、ＭＹ、ＩＮＨ、ＬＰ、ＭＸ、ＲＥＳ、ＳＥＬ等）を生成して、データ線駆動回路２５０や走査線駆動回路３５０に供給するとともに、モード指示信号ＢＷによって指示される表示モードにしたがって制御回路４００の各部を制御する。
【００３４】
ここで、説明の便宜上、制御信号生成回路４０１２ａによって生成される信号のうち、データ線駆動回路２５０および走査線駆動回路３５０の駆動のために供給される信号について簡単に説明する。第１に、部分表示制御信号ＰＤは、ある走査線３１２に含まれる画素領域だけ表示状態とし、それ以外の走査線３１２に含まれる画素領域については非表示領域とする場合（部分表示の場合）には、表示領域に含まれる走査線３１２が選択されて走査される期間だけＨレベルとなり、それ以外の期間ではＬレベルとなる信号である。第２に、開始パルスＹＤは、図５に示されるように、１垂直走査期間（１フレーム）の最初に出力されるパルスである。第３に、クロック信号ＹＣＬＫは、走査線側の基準信号であり、図５に示されるように、１水平走査期間に相当する１Ｈの周期を有する。第４に、交流駆動信号ＭＹは、走査線側において液晶画素を交流駆動するために用いる信号であり、図５に示されるように、１水平走査期間１Ｈ毎に信号レベルが反転し、かつ、同一の走査線が選択される水平走査期間においては１フレーム毎に信号レベルが反転する。このため、交流駆動信号ＭＹによって、１水平走査期間毎に走査信号の極性が反転し、かつ、その極性が１フレーム毎に反転されることとなる。第５に、制御信号ＩＮＨは、１水平走査期間の後半期間を選択するための信号であり、図５に示されるように、当該後半期間にＨアクティブとなる。第６に、ラッチパルスＬＰは、データ線側において、データ信号をラッチするためのものであり、図１０に示されるように、１水平走査期間の最初に出力されるパルスである。第７に、リセット信号ＲＥＳは、データ線側において１水平走査期間の前半期間と後半期間とを規定するためのパルスであり、図１０に示されるように、前半期間と後半期間との最初に出力される。第８に、交流駆動信号ＭＸは、データ線側において液晶画素を交流駆動するために用いる信号であり、図１０に示されるように、ある水平走査期間１Ｈの後半期間から次の水平走査期間１Ｈの前半期間まで同レベルを維持し、その後、レベル反転する信号である。なお、１水平走査期間の後半期間における交流駆動信号ＭＸと、同期間における交流駆動信号ＭＹとは、互いに反転レベルとなるように設定される。
【００３５】
次に、制御信号生成回路４０１２ａによって生成される信号のうち、モード指示信号ＢＷによって指示される表示モードにしたがって、各部を制御する制御信号について説明する。
【００３６】
まず、第１に、制御信号ＳＥＬは、形式的には、セレクタ４０１０の選択を制御する信号であるが、実質的には、本実施形態の液晶装置において、部分表示を行わない場合の表示モードを規定する信号である。すなわち、部分表示を行わない場合の表示モードの指示については、モード指示信号ＢＷによってなされるが、本実施形態では、モード指示信号ＢＷによって直ちに表示モードが変更されるのではなく、セレクタ４０１０によってクロック信号を切り替えて初めて表示モードが変更される構成となっている。なお、部分表示を行わない場合の表示モードは、制御信号ＳＥＬがＬレベルであれば階調表示モードであり、制御信号ＳＥＬがＨレベルであれば２値表示モードとする。また、本実施形態にあって、部分表示を行う場合には、表示モードを強制的に２値表示モードに移行する構成となっている。この理由は、部分表示を行う目的が、必要な部分だけを表示領域として、その分、消費電力を抑える点にあって、一部領域だけを表示領域とする場合には、そもそも高い画質が要求されないので、階調表示を行う必要がないからである。第２に、制御信号ＨＥＮＢは、高周波発振回路４００４における高周波クロック信号ＨＣＫの発振を制御する信号であって、表示モードが移行状態になく、すなわち、定常状態において階調表示モードであればＨレベルとなり、２値表示モードであればＬレベルとなる信号である。ただし、制御信号ＨＥＮＢは、定常状態において階調表示モードであっても、部分表示を行う場合にはＬレベルとなる。第３に、制御信号ＬＥＮＢは、低周波発振回路４００２における低周波クロック信号ＬＣＫ２の発振を制御する信号であって、表示モードが定常状態において階調表示モードであればＬレベルとなり、２値表示モードであればＨレベルとなる信号である。ただし、制御信号ＬＥＮＢは、定常状態において階調表示モードであっても、部分表示を行う場合にはＨレベルとなる。
【００３７】
したがって、階調表示モードの場合であって、部分表示を行わない場合であれば、低周波発振回路４００２における低周波クロック信号ＬＣＫ２の発振が停止する一方、高周波発振回路４００４における高周波クロック信号ＨＣＫが分周回路４００６ａにより分周されて、低周波クロック信号ＬＣＫ１となり、これがセレクタ４０１０により選択されて、制御信号生成回路４０１２ａに供給される。このため、制御信号生成回路４０１２ａは、低周波クロック信号ＬＣＫ１に基づいて、各種制御信号やクロック信号などを生成することとなる。さらに、階調制御信号生成回路４００８は、高周波クロック信号ＨＣＫおよび低周波クロック信号ＬＣＫ１に基づいて、前述したように階調制御信号ＧＣＰを生成して出力することになる。
【００３８】
一方、２値表示モードの場合、または、階調表示モードであっても、部分表示を行う場合であれば、高周波発振回路４００４における高周波クロック信号ＨＣＫの発振が停止する一方、低周波発振回路４００２における低周波クロック信号ＬＣＫ２がセレクタ４０１０により選択されて、制御信号生成回路４０１２ａに供給されるので、制御信号生成回路４０１２ａは、低周波クロック信号ＬＣＫ２に基づいて、各種制御信号やクロック信号などを生成することとなる。さらに、階調制御信号生成回路４００８は、高周波クロック信号ＨＣＫ（および低周波クロック信号ＬＣＫ１）の供給を受けないので、階調制御信号ＧＣＰの生成を停止することになる。
【００３９】
制御回路４００における定常状態の動作については以上の通りであるが、モード指示信号ＢＷのレベルが遷移する場合（すなわち、表示モードが移行する場合）では、図３に示されるように動作する。
【００４０】
この図に示されるタイミングｔ１において、モード指示信号ＢＷがＬレベルからＨレベルに遷移して、階調表示モードから２値表示モードへ移行が指示されると、制御信号生成回路４０１２ａは、まず、制御信号ＬＥＮＢをＨレベルとする。これにより、低周波発振回路４００２における低周波クロック信号ＬＣＫ２が発振するが、この時点では、低周波クロック信号ＬＣＫ２は、発振直後であるので不安定である。このため、制御信号ＳＥＬはＬレベルに維持されて、分周回路４００６ａによる低周波クロック信号ＬＣＫ１が制御信号生成回路４０１２ａに引き続き供給される。
【００４１】
そして、タイミングｔ１から期間Ｔ１だけ経過したタイミングｔ２に至ると、低周波発振回路４００２における低周波クロック信号ＬＣＫ２の発振が安定する。このため、制御信号生成回路４０１２ａは、制御信号ＳＥＬをＨレベルとする。これにより、セレクタ４０１０は、分周回路４００６ａによる低周波クロック信号ＬＣＫ１から低周波発振回路４００２における低周波クロック信号ＬＣＫ２に切り替えて、制御信号生成回路４０１２ａに供給することとなる。一方、２値表示モードでは、高周波クロック信号ＨＣＫは不要となるので、制御信号生成回路４０１２ａは、タイミングｔ２において、制御信号ＨＥＮＢをＬレベルにする。これにより、高周波発振回路４００４における高周波クロック信号ＨＣＫの発振が停止するとともに、階調制御信号生成回路４００８における階調制御信号ＧＣＰの生成も停止して、以降実際に２値表示モードに移行することになる。
【００４２】
一方、図３に示されるタイミングｔ３において、モード指示信号ＢＷがＨレベルからＬレベルに遷移して、２値表示モードから階調表示モードへ移行が指示されると、制御信号生成回路４０１２ａは、まず、制御信号ＨＥＮＢをＨレベルとする。これにより、高周波発振回路４００４における高周波クロック信号ＨＣＫが発振するが、この時点では、高周波クロック信号ＨＣＫは、発振直後であるので不安定である。このため、制御信号ＳＥＬはＨレベルに維持されて、低周波クロック発振回路４００２による低周波クロック信号ＬＣＫ２が制御信号生成回路４０１２ａに引き続き供給される。なお、高周波クロック信号ＨＣＫの発振によって、階調制御信号生成回路４００８による階調制御信号ＧＣＰの生成が開始するが、この時点では、制御信号ＳＥＬはＨレベルであるので、後述するデータ線駆動回路２５０（ＰＷＭデコーダ２５０６）は、２値表示モードで動作することになる。
【００４３】
そして、タイミングｔ３から期間Ｔ３だけ経過したタイミングｔ４に至ると、高周波発振回路４００２における高周波クロック信号ＨＣＫの発振が安定する。このため、制御信号生成回路４０１２ａは、制御信号ＳＥＬをＬレベルとする。これにより、セレクタ４０１０は、低周波発振回路４００２による低周波クロック信号ＬＣＫ２から分周回路４００６ａによる低周波クロック信号ＬＣＫ１に切り替えて、制御信号生成回路４０１２ａに供給することとなる。一方、階調表示モードでは、低周波クロック信号ＬＣＫ２は不要となるので、制御信号生成回路４０１２ａは、タイミングｔ４において、制御信号ＬＥＮＢをＬレベルにする。これにより、低周波発振回路４００２における低周波クロック信号ＬＣＫ２の発振が停止して、以降、表示モードが階調表示モードに実際に移行することになる。
【００４４】
したがって、階調制御信号ＧＣＰは、制御信号ＨＥＮＢがＨレベルとなる期間、すなわち、タイミングｔ２からタイミングｔ３までの期間Ｔ２を除く期間において生成されて、データ線駆動回路２５０に供給されることとなる。なお、制御信号ＳＥＬをレベル遷移させるタイミングについては、１フレームの最初とするのが、表示画像における一瞬の乱れを発生させないで済む点に望ましい。このため、階調制御生成回路４０１２ａは、開始パルスＹＤの供給タイミングに合わせて、制御信号ＳＥＬのレベルを遷移させる構成となっている。
【００４５】
このように、本実施形態の制御回路４００によれば、低周波発振回路４００２および高周波発振回路４００４の２つの発振回路が備えられるが、表示モードが定常状態であれば、いずれか一方だけが発振し、他方は発振を停止している。特に、２値表示モードの場合と、階調表示モードの場合であっても部分表示が行われる場合とでは、高周波発振回路４００４における高周波クロック信号ＨＣＫの発振が停止し、さらに、階調制御信号生成回路４００８における階調制御信号ＧＣＰの生成も停止するので、電力の消費が抑えられることとなる。また、この場合、低周波発振回路４００２における低周波クロック信号ＬＣＫ２は発振するが、本来的に高い周波数ではないので、消費される電力も、高周波発振回路４００４と比較して低く抑えられることとなる。
【００４６】
さらに、本実施形態の制御回路４００によれば、表示モードの移行の指示があれば、移行後に用いる発振回路の発振を開始させた後、一定時間経過して、その発振が安定してから、低周波クロック信号を切り替えるとともに、移行後に不要となる発振回路の発振を停止させる構成となっている。このため、表示モードの移行の指示によって直ちに低周波クロック信号を切り替える構成と比較して、不安定な低周波クロック信号に基づく駆動が回避されて、表示モードの切替をスムースに行うことが可能となる。
【００４７】
＜走査線駆動回路＞
次に、走査線駆動回路３５０の詳細について説明する。図４は、この走査線駆動回路３５０の構成を示すブロック図である。この図において、シフトレジスタ３５０２は、走査線本数に対応する２００ビットシフトレジスタであり、１フレームの最初に供給される開始パルスＹＤを、１水平走査期間の周期を有するクロック信号ＹＣＬＫにしたがって順次シフトして、転送信号ＹＳ１、ＹＳ２、……、ＹＳ２００として出力するものである。ここで、転送信号ＹＳ１〜ＹＳ２００は、各走査線３１２にそれぞれ１対１に対応して、どの走査線３１２を選択すべきかを指定するものである。
【００４８】
続いて、電圧選択信号形成回路３５０４は、交流駆動信号ＭＹと制御信号ＩＮＨとから、各走査線３１２に対して印加すべき電圧を定める電圧選択信号を出力するものである。ここで、本実施形態において、表示領域に属する走査線３１２に印加される走査信号の電圧は、ＶＳＰ（正側選択電圧）、ＶＨＰ（正側非選択電圧）、ＶＨＮ（負側非選択電圧）、ＶＳＮ（負側選択電圧）の４値であり、このうち、選択電圧であるＶＳＰまたはＶＳＮが実際に印加される期間は、１水平走査期間の後半期間である。さらに、選択電圧が印加された後に印加される非選択電圧は、選択電圧がＶＳＰであればＶＨＰであり、選択電圧がＶＳＮであればＶＨＮであって、当該選択電圧により一義的に定まっている。
【００４９】
このため、部分表示制御信号ＰＤがＨレベルである場合、電圧選択信号形成回路３５０４は、走査信号の電圧レベルが次のような関係となるように、電圧選択信号を生成する。すなわち、第１に、ある走査線に対応する転送信号がＨレベルになって、当該走査線が選択されると、制御信号ＩＮＨがＨレベルとなる期間（１水平走査期間の後半期間）での交流駆動信号ＭＹに応じた選択電圧とし、第２に、制御信号ＩＮＨがＬレベルに遷移後、当該選択電圧に対応する非選択電圧となるように、電圧選択信号形成回路３５０４は電圧選択信号を生成する。具体的には、電圧選択信号形成回路３５０４は、制御信号ＩＮＨがＨアクティブとなる期間において、交流駆動信号ＭＹがＨレベルであれば正側選択電圧ＶＳＰを選択させる電圧選択信号を当該期間に出力し、この後、正側非選択電圧ＶＨＰを選択させる電圧選択信号を出力する一方、交流駆動信号ＭＹがＬレベルであれば負側選択電圧ＶＳＮを選択させる電圧選択信号を当該期間に出力し、この後、負側非選択電圧ＶＨＮを選択させる電圧選択信号を出力することとなる。なお、本実施形態においては、走査線やデータ線に印加される電位の正（正極性）と負（負極性）は、データ線に印加される電圧ＶＤＰ、ＶＤＮの中間電位を基準として高電位側を正、低電位側を負としている。
【００５０】
一方、本実施形態において、非表示領域に属する走査線３１２に印加される走査信号の電圧は、ＶＨＰ、ＶＨＮの２値のみである。このため、部分表示制御信号ＰＤがＬレベルである場合、電圧選択信号形成回路３５０４は、走査信号の電圧レベルが次のような関係となるように、電圧選択信号を生成する。すなわち、第１に、ある走査線に対応する転送信号がＨレベルになって、当該走査線が選択されるとともに、制御信号ＩＮＨがＨレベルとなって、１水平走査期間の後半期間が選択されると、正側非選択電圧ＶＨＰ、負側非選択電圧ＶＨＮの一方から他方への反転するように、電圧選択信号形成回路３５０４は電圧選択信号を生成する。
【００５１】
さて、レベルシフタ３５０６は、電圧選択信号形成回路３５０４によって出力される電圧選択信号の電圧振幅を拡大するものである。そして、セレクタ３５０８は、電圧振幅が拡大された電圧選択信号によって指示される電圧を、実際に選択して、対応する走査線３１２の各々に供給するものである。
【００５２】
＜走査信号の電圧波形＞
次に、上記構成の走査線駆動回路３５０によって供給される走査信号の電圧波形について検討する。まず、説明の便宜上、全画面表示を行う場合、すなわち、部分表示制御信号ＰＤが常にＨレベルである場合を想定する。なお、この場合、走査側の基準となるクロック信号は、階調表示モードの場合であれば、高周波クロック信号ＨＣＫを分周した低周波クロック信号ＬＣＫ１であり、２値表示モードの場合であれば、低周波発振回路４００２による低周波クロック信号ＬＣＫ２である。
【００５３】
さて、全画面表示における走査信号の電圧波形は、図５に示される通りとなる。すなわち、開始パルスＹＤが、クロック信号ＹＣＬＫにより１水平走査期間１Ｈ毎に順次シフトされて、これが転送信号ＹＳ１〜ＹＳ２００として出力される。さらに、制御信号ＩＮＨにより１水平走査期間１Ｈの後半期間が選択されるとともに、当該後半期間における交流駆動信号ＭＹのレベルに応じて選択電圧の極性が定められる。このため、１本の走査線に供給される走査信号の電圧は、当該走査線が選択される水平走査期間の後半期間において、交流駆動信号ＭＹが例えばＨレベルであれば正側選択電圧ＶＳＰとなり、その後、当該選択電圧に対応する正側非選択電圧ＶＨＰを保持する。そして、１フレーム経過した１水平走査期間の後半期間においては、交流駆動信号ＭＹのレベルが反転してＬレベルとなるので、当該走査線に供給される走査信号の電圧は、負側選択電圧ＶＳＮとなり、その後、当該選択電圧に対応する負側非選択電圧ＶＨＮを保持することになる。例えば、図５に示されるように、ある第ｎフレームにおいて最初に選択される走査線の走査信号Ｙ１の電圧は、当該水平走査期間の後半期間に正側選択電圧ＶＳＰとなり、その後、非選択電圧ＶＨＰを保持し、次の第（ｎ＋１）フレームにおいて、最初の１水平走査期間の後半期間に負側選択電圧ＶＳＮとなり、その後、負側非選択電圧ＶＨＰを保持する、というサイクルの繰り返しとなる。
【００５４】
一方、交流駆動信号ＭＹは、１水平走査期間１Ｈ毎にレベルが反転するので、隣接する走査線に供給される走査信号の電圧も、１水平走査期間１Ｈ毎に交互に極性が反転する関係となる。例えば、図５に示されるように、ある第ｎフレームにおいて最初に選択される走査線への走査信号Ｙ１の電圧が、当該水平走査期間の後半期間において正側選択電圧ＶＳＰであれば、２番目に選択される走査線への走査信号Ｙ２の電圧は、当該水平走査期間の後半期間において負側選択電圧ＶＳＮとなる。
【００５５】
次に、部分表示を行う場合における走査信号について検討する。なお、この場合、走査側の基準となるクロック信号は、表示モードにかかわらず、低周波発振回路４００２による低周波クロック信号ＬＣＫ２である。
【００５６】
ここで、部分表示の例として、図６に示されるような表示、具体的には、液晶パネル１００において、上から数えて１〜４０本目の走査線によって走査される画素領域および６１〜２００本目の走査線によって走査される画素領域を、それぞれ非表示領域とする一方、４１〜６０本目の走査線によって走査される画素領域を表示領域とする部分表示を行う場合について想定する。
【００５７】
部分表示の場合においても、開始パルスＹＤが、クロック信号ＹＣＬＫにより１水平走査期間１Ｈ毎に順次シフトされて、これが転送信号ＹＳ１〜ＹＳ２００として出力される点は、全画面表示の場合と同様である。ただし、部分表示制御信号ＰＤは、図７に示されるように、あるフレームにおいて６１〜２００本目、および、次のフレームにおいて１〜４０本目の走査線が選択される計１８０水平走査期間においてＬレベルとなる。このため、当該１８０水平走査期間において、当該走査線に対応する転送信号ＹＳ１〜ＹＳ４０およびＹＳ６１〜ＹＳ２００がＨレベルに遷移するとともに、制御信号ＩＮＨがＨレベルとなると、１〜４０本目および６１〜２００本目の走査線に供給される走査信号の各電圧レベルは、非選択電圧ＶＨＰからＶＨＮに、または、非選択電圧ＶＨＮからＶＨＰに切り替えられることとなる。
【００５８】
一方、部分表示制御信号ＰＤは、１フレームのうち、４１〜６０本目の走査線が選択される計２０水平走査期間においてＨレベルとなるから、当該２０水平走査期間において、４１〜６０本目の走査線に供給される走査信号に限って言えば、全画面表示の場合と同様となる。
【００５９】
したがって、図６に示されるような部分表示を行う場合の走査信号、特に、非表示領域と表示領域との境界付近の走査線に供給される走査信号は、図７に示される通りとなる。すなわち、非表示領域たる１〜４０本目の走査線および６１〜２００本目の走査線への走査信号Ｙ１〜Ｙ４０およびＹ６１〜Ｙ２００は、対応する走査線の水平走査期間の中間において、それぞれ非選択電圧ＶＨＰ、ＶＨＮの一方から他方に切り替えられる。このため、本実施形態にあっては、非表示領域への走査信号は、１フレーム毎に非選択電圧の極性が反転されることとなる。
【００６０】
ここで、低消費電力化を図るという観点のみから言えば、非表示領域への走査信号は、データ信号として印加される電圧ＶＤＰ、ＶＤＮの中間電圧とする構成が望ましいが、この構成では、駆動電圧形成回路５００（図１参照）が、別途中間電圧を形成する必要があるだけでなく、電圧選択信号形成回路３５０４（図４参照）による電圧選択信号においてもビット数が余計に必要となり、さらに、セレクタ３５０８の選択範囲が広がってしまうので、構成が複雑化する。これに対し本実施形態によれば、構成そのものは、全画面表示のみを行う従来の構成と大差ないので、構成の複雑化は防止される。その上で、非選択領域への走査信号は、非選択電圧という低い電圧を、１フレーム分に相当する１Ｖという極めて長い間隔でスイッチングするのみによって生成されるので、部分表示を行う場合において走査線駆動回路３５０により消費される電力は、データ信号の中間電圧を供給する構成並に低く抑えられる。
【００６１】
なお、非選択電圧の切替え間隔は、本実施形態では、１フレームに相当する１Ｖという期間であったが、それよりも長い間隔とする方が、スイッチングに伴う電力消費が抑えられる。このため、非選択電圧のスイッチング間隔は、図８に示されるように、２フレーム分に相当する２Ｖでも良いし、それ以上の期間でも良い。ただし、非表示領域への走査信号を、非選択電圧ＶＨＰ、ＶＨＮの一方に固定するのは、交流駆動を前提とする液晶装置においては好ましくない。
【００６２】
一方、表示領域たる４１〜６０本目の走査線への走査信号Ｙ４１〜Ｙ６０は、水平走査期間の後半期間に選択電圧ＶＳＰまたはＶＳＮの一方となった後、その選択電圧に対応する非選択電圧に保持されるとともに、１フレーム経過後の水平走査期間の後半期間に他方の選択電圧となり、その後、その選択電圧に対応する非選択電圧となる、というサイクルの繰り返しとなる。したがって、表示領域の走査線に供給される走査信号について言えば、全画面表示のみを行う従来構成となんら変わることはなく、このため、部分表示を行う場合において、表示領域における表示品位は、全画面表示の場合と比較して表示品位が低下するといった不具合も発生しない。
【００６３】
＜データ線駆動回路＞
次に、データ線駆動回路２５０の詳細について説明する。図９は、このデータ線駆動回路２５０の構成を示すブロック図である。この図において、アドレス制御回路２５０２は、表示データの読み出しに用いる行アドレスを生成するものであり、当該行アドレスを、１フレームの最初に供給される開始パルスＹＤによりリセットするとともに、１水平走査期間毎に供給されるラッチパルスＬＰで歩進させる構成となっている。ただし、部分表示制御信号ＰＤがＬレベルとなると、アドレス制御回路２５０２は、歩進を継続するが、行アドレスの供給を禁止する構成となっている。
【００６４】
表示データＲＡＭ２５０４は、２００行×１６０列に配列する画素に対応する領域を有するデュアルポートＲＡＭであり、書き込み側では、制御回路４００から供給される表示データが所定の番地に書き込まれる一方、読み出し側では、行アドレスで指定された番地の表示データが１行分読み出される構成となっている。
【００６５】
次に、ＰＷＭデコーダ２５０６は、データ信号を階調に応じてパルス幅変調するものであり、電圧を選択する電圧選択信号を、表示データに応じて、交流駆動信号ＭＸとリセット信号ＲＥＳと階調制御信号ＧＣＰとから各データ線２１２毎に１行分生成する。
【００６６】
ここで、本実施形態において、データ線２１２に印加されるデータ信号の電圧は、ＶＤＰ（正側データ電圧）、ＶＤＮ（負側データ電圧）の２値である。また、表示（階調）データは本実施形態では３ビット（８階調）とする。
【００６７】
このため、階調表示モードの場合、詳細には、制御信号ＳＥＬがＬレベルの場合、ＰＷＭデコーダ２５０６は、データ信号の電圧レベルが次のような関係となるように、電圧選択信号を生成する。すなわち、データ信号の電圧レベルが、第１に、１水平走査期間の最初に供給されるリセット信号ＲＥＳによって、交流駆動信号ＭＸのレベルとは反対のレベルにリセットされ、第２に、表示データに対応する階調制御信号ＧＣＰの立ち上がりにおいて、交流駆動信号ＭＸと同一レベルに反転する関係となるように、ＰＷＭデコーダ２５０６は電圧選択信号を生成する。ただし、ＰＷＭデコーダ２５０６は、表示データが本実施形態においてオフに相当する（０００）であれば、交流駆動信号ＭＸと同一レベルとなるように、また、表示データが本実施形態においてオンに相当する（１１１）であれば、交流駆動信号ＭＸとは反転レベルとなるように、それぞれ電圧選択信号を生成する。
【００６８】
一方、２値表示モードの場合、詳細には、制御信号ＳＥＬがＨレベルの場合、ＰＷＭデコーダ２５０６は、データ信号の電圧レベルが例えば次のような関係となるように、電圧選択信号を生成する。すなわち、表示データがオフに相当する（０００）であれば、交流駆動信号ＭＸと同一レベルとなるように、それ以外の表示データであれば、交流駆動信号ＭＸとは反転レベルとなるように、ＰＷＭデコーダ２５０６は電圧選択信号を生成する。換言すれば、ＰＷＭデコーダ２５０６は、２値表示モードであれば、表示データが中間調であっても、強制的にオフに相当する（０００）、または、オンに相当する（１１１）のいずれかとして取り扱う構成となっている。それゆえ、２値表示モードでは、階調制御信号ＧＣＰが不要となる。なお、２値表示モードにおける表示データの取り扱いは、これに限られず、種々の方法が考えられる。例えば、表示データの最上位ビットだけを判断して、オフまたはオンのいずれかに取り扱う方法もある。
【００６９】
また、本実施形態において部分表示を行う場合には、上述したように制御信号ＳＥＬがＨレベルとなるので、また、そもそも階調制御信号ＧＣＰが供給されないので、ＰＷＭデコーダ２５０６は、表示領域に属する画素については、２値表示モードと同様な動作を行う。すなわち、ＰＷＭデコーダ２５０６は、部分表示制御信号ＰＤがＨレベルである場合には、２値表示モードと同様に、表示データが中間調であるときでも、オン表示またはオフ表示の２値表示が強制的に行われる構成となっている。
【００７０】
一方、部分表示の場合において、非表示領域となる画素については表示を行う必要がない。このため、部分表示制御信号ＰＤがＬレベルである場合、ＰＷＭデコーダ２５０６は、表示データにかかわらず、データ信号の電圧レベルが正側データ電圧ＶＤＰ、負側データ電圧ＶＤＮの一方から他方へ、当該Ｌレベルとなる期間をある偶数で分割した期間毎に反転する関係となるように、電圧選択信号を生成する。なお、本実施形態においては、当該偶数を「６」とする。
【００７１】
そして、セレクタ２５０８は、ＰＷＭデコーダ２５０６による電圧選択信号によって指示される電圧を実際に選択して、対応するデータ線２１２の各々に供給する。
【００７２】
＜データ信号の電圧波形＞
次に、上記構成のデータ線駆動回路２５０によって供給されるデータ信号について検討する。まず、説明の便宜上、全画面表示における階調表示モードの場合について説明する。なお、この場合、データ側の基準となるクロック信号は、高周波クロック信号ＨＣＫを分周した低周波クロック信号ＬＣＫ１である。
【００７３】
さて、この場合、データ信号Ｘｉ（ｉは、１≦ｉ≦１６０を満たす整数）の電圧波形は、図１０に示される通りとなる。すなわち、表示データが（０００）または（１１１）以外であれば、データ信号Ｘｉの電圧レベルは、１水平走査期間の最初に供給されるリセット信号ＲＥＳにより、交流駆動信号ＭＸのレベルと反転レベルにリセットされ、表示データに対応する階調制御信号ＧＣＰの立ち上がりにおいて、交流駆動信号ＭＸと同一レベルに反転される。ただし、データ信号Ｘｉの電圧レベルは、表示データが（０００）であれば交流駆動信号ＭＸとは反転レベルにされる一方、表示データが（１１１）であれば交流駆動信号ＭＸとは同一レベルにされる。このため、データ信号Ｘｉは、１水平走査期間に相当する期間１Ｈにおいて、図に示されるように、表示データにかかわらず、正側データ電圧ＶＤＰとなる期間と負側データ電圧ＶＤＮとなる期間が互いに等しくなることが判る。
【００７４】
また、１水平走査期間の後半期間において、データ信号の極性を規定する交流駆動信号ＭＸは、同後半期間において走査信号の極性を規定する交流駆動信号ＭＹの反転レベルに設定されているので、データ信号Ｘｉは、走査信号の極性に対応したものとなる。
【００７５】
次に、全画面表示における２値表示モードの場合について説明する。なお、この場合、データ側の基準となるクロック信号は、低周波発振回路４００２による低周波クロック信号ＬＣＫ２である。さて、この場合、階調表示モードで説明したように、データ信号Ｘｉの電圧レベルは、表示データがオフに相当する（０００）であれば、交流駆動信号ＭＸとは反転レベルにされる一方、それ以外の表示データであれば、オンに相当する（１１１）として、交流駆動信号ＭＸとは同一レベルにされる。ここで、オフに相当する（０００）、または、オンに相当する（１１１）であると、上述のように、階調制御信号ＧＣＰは不要である。このため、２値表示モードでは、高周波発振回路４００４（図２参照）による高周波クロック信号ＨＣＫの生成が停止されるとともに、階調制御信号生成回路４００８における階調制御信号ＧＣＰの生成が停止されて、その分、消費される電力が抑えられるのである。さらに、高周波クロック信号ＨＣＫの周波数は、上述したように低周波発振回路４００２による低周波クロック信号ＬＣＫ２と比較して、数十〜数百倍程度に高く設定されているので、容量等に起因して消費される電力は、全体からみると無視できないが、２値表示モードでは、そもそも高周波クロック信号ＨＣＫの発振が停止するので、発振により消費される電力のみならず、容量に起因して消費される電力も抑えられることとなる。
【００７６】
加えて、ＰＷＭデコーダ２５０６（図９参照）は、２値表示モードでは、ただ、水平走査に同期する交流駆動信号ＭＸにしたがった電圧選択信号を生成するのみであり、階調制御信号ＧＣＰにしたがって階調に応じた電圧選択信号を生成することがないので、その分、電力消費が抑えられることとなる。
【００７７】
次に、部分表示を行う場合におけるデータ信号Ｘｉについて検討する。ここでも、図６に示されるような部分表示の場合を想定する。なお、この場合、データ側の基準となるクロック信号は、表示モードにかかわらず、低周波発振回路４００２による低周波クロック信号ＬＣＫ２である。さて、この場合、部分表示制御信号ＰＤは、図１１に示されるように、１フレームのうち、２１〜４０本目の走査線が選択される計２０水平走査期間においてＨレベルとなる一方、１〜４０本目および６１〜２００本目の走査線が選択される計１８０水平走査期間においてＬレベルとなる。
【００７８】
このうち、部分表示制御信号ＰＤがＨレベルとなる期間、すなわち、表示領域に属する走査線が選択される期間では、表示データは、オフデータ（０００）またはオンデータ（１１１）のいずれかとして取り扱われるので、上述した全画面表示の２値表示モードと同一視できる。このため、データ信号Ｘｉの電圧は、交流駆動信号ＭＸと、取り扱うこととしたオフデータまたはオンデータにしたがったものとなる。図１１（ａ）における領域ａは、このことを示すものである。したがって、このようなデータ信号Ｘｉによれば、１水平走査期間において、正側データ電圧ＶＤＰとなる期間と負側データ電圧ＶＤＮとなる期間とが互いに等しくなるので、部分表示領域ＰＤがＨレベルとなる期間においても、正側データ電圧ＶＤＰとなる期間と負側データ電圧ＶＤＮとなる期間とが互いに等しくなる。
【００７９】
一方、部分表示制御信号ＰＤがＬレベルである期間では、すなわち、非表示領域に属する走査線が選択される期間では、データ信号Ｘｉの電圧は、ＰＷＭデコーダ２５０６によって表示データにかかわらず、図１１（ａ）に示されるように、正側データ電圧ＶＤＰまたは負側データ電圧ＶＤＮの一方から他方へ、当該Ｌレベルとなる計１８０水平走査期間を「６」で分割した３０水平走査期間３０Ｈ毎に反転される。このため、部分表示制御信号ＰＤがＬレベルとなる期間においても、正側データ電圧ＶＤＰとなる期間と負側データ電圧ＶＤＮとなる期間とが互いに等しくなることが判る。
【００８０】
ここで、低消費電力化を図るという観点のみから言えば、非表示領域に属する走査線が選択される期間におけるデータ信号Ｘｉの電圧は、正側データＶＤＰおよび負側データ電圧ＶＤＮの中間電圧とする構成が望ましいが、この構成では、駆動電圧形成回路５００（図１参照）が、別途中間電圧を形成する必要があるだけでなく、ＰＷＭデコーダ２５０６（図９参照）による電圧選択信号においてもビット数が余計に必要となり、さらに、セレクタ２５０８の選択範囲が広がってしまうので、構成が複雑化する。これに対し本実施形態によれば、構成そのものは、全画面表示のみを行う従来の構成と大差ないので、構成の複雑化は防止される。その上で、非選択領域の走査線が選択される期間におけるデータ信号Ｘｉは、正側データ電圧ＶＤＰまたは負側データ電圧ＶＤＮを、表示領域の走査線が選択される場合よりも極めて長い３０水平走査期間という間隔毎に切替えることのみによって生成されるので、部分表示を行う場合において、データ線駆動回路２５０により消費される電力は、中間電圧を供給する構成並に低く抑えられることとなる。
【００８１】
さらに、部分表示制御信号ＰＤがＬレベルである場合、本実施形態にあっては、上述したように、アドレス制御回路２５０２からの行アドレスの供給が禁止される構成となっている。ここで、部分表示制御信号ＰＤがＬレベルある期間では、その期間において表示が行われることがないので、表示データは不要である。したがって、単に、部分表示制御信号ＰＤがＬレベルある期間において、ＰＷＭデコーダ２５０６が、表示データＲＡＭから読み出された表示データを無視する構成でも良いが、本実施形態のように、積極的に行アドレスの供給を禁止すると、表示データの読み出しに消費される電力についても抑えることが可能となる。
【００８２】
くわえて、本実施形態において部分表示を行う場合には、表示領域にかかる表示データが強制的にオフデータまたはオンデータとして取り扱われる結果、階調制御信号ＧＣＰは不要となるので、全画面表示における２値表示モードと同様に消費される電力が抑えられることとなる。
【００８３】
なお、本実施形態にあっては、一方、部分表示制御信号ＰＤがＬレベルである場合に、データ信号Ｘｉの反転間隔を、当該Ｌレベルとなる期間を「６」で分割した期間毎としたが、これ以上の偶数でも構わないし、これ以下の偶数でも構わない。例えば、図１１（ｂ）に示されるように、データ信号Ｘｉの反転間隔を、部分表示制御信号ＰＤがＬレベルとなる期間を「４」で分割した４５水平走査期間４５Ｈとしても良いし、図１１（ｃ）に示されるように、「２」で分割した９０水平走査期間９０Ｈとしても良い。
【００８４】
また、部分表示制御信号ＰＤがＬレベルとなる期間が、例えば、１７９水平走査期間のように、偶数で割れないような場合であっても、正側データ電圧ＶＤＰとなる期間を９０水平走査期間とし、負側データ電圧ＶＤＮとなる期間を８９水平走査期間として、なるべく両期間を揃える構成が望ましい。また、この場合において、正側データ電圧ＶＤＰとなる期間を９０水平走査期間とし、負側データ電圧ＶＤＮとなる期間を８９水平走査期間とした後に、両者を入れ替えて、正側データ電圧ＶＤＰとなる期間を８９水平走査期間とし、負側データ電圧ＶＤＮとなる期間を９０水平走査期間とする構成でも良い。
【００８５】
＜画素への印加波形＞
次に、画素１１６において実際に印加される電圧波形について図１２を参照して説明する。まず、走査信号Ｙｊ（ｊは、１≦ｊ≦２００を満たす整数）は、上述したように、部分表示制御信号ＰＤがＨレベルであれば、その水平走査期間の後半期間において正側選択電圧ＶＳＰとなり、その後、正側非選択電圧ＶＨＰを保持し、１フレーム経過後、次の１水平走査期間の後半期間において負側選択電圧ＶＳＮとなり、その後、負側非選択電圧ＶＨＰを保持する、というサイクルの繰り返しとなるので、同図に示される通りとなる。一方、表示データとして、オン（１１１）、中間調（１００）、オフ（０００）を例示すると、このような表示データに対応するデータ信号Ｘｉは、部分表示制御信号ＰＤがＨレベルであれば、それぞれ同図（ａ）、同図（ｂ）、同図（ｄ）に示される通りとなる。これら点については、すでに説明した通りである。したがって、実際に画素１１６に印加される電圧波形は、走査信号Ｙｊを、データ信号Ｘｉで差し引いたものとなるから、表示データがオン、中間調、オフの場合には、それぞれ同図（ｄ）、同図（ｅ）、同図（ｆ）に示される通りとなる。
【００８６】
ここで、データ信号Ｘｉにあっては、上述したように、表示データにかかわらず正側データ電圧ＶＤＰとなる期間と負側データ電圧ＶＤＮとなる期間とが互いに等しくなるように供給されるので、保持期間（対応する水平走査期間以外の期間）では、表示データがいかに変化したとしても、すべての画素において印加される電圧実効値は、互いに等しくなる。このため、水平走査期間（の後半期間）において液晶層１１８に書き込まれた電荷が、ＴＦＤ２２０のオフリークによって放電する割合は、すべての画素１１６にわたって均等となる。このことは、本実施形態では、部分表示を行うか否かとは無関係に言えることである。したがって、同一濃度となるべき画素同士において書き込まれた電荷は、その後、いかなるパターンを表示したとしても、次の書き込みまで同じように減少（放電）するので、特定のパターンを表示させた場合に発生する表示品位の低下を防止することが可能となっている。
【００８７】
また、ＴＦＤ２２０では、上述のように、電流−電圧特性が正負双方向にわたって非線形となるが、当該特性が、正極側と負極側とで若干異なる場合がある。ここで、本実施形態では、隣接する走査線において極性を反転させるとともに、データ信号の極性も走査信号の極性に対応させているので、偶数番目の走査線に位置する画素と奇数番目の走査線に位置する画素の明滅が交互に発生する。このため、フリッカが目立たない構成となっている。
【００８８】
このように、第１実施形態の液晶装置によれば、図４に示される制御回路４００に２つの発振回路が備えられるが、表示モードが定常状態であれば、いずれか一方だけが発振し、他方は発振を停止する構成となっている。特に、２値表示モードの場合と、階調表示モードの場合であっても部分表示が行われる場合とでは、高周波クロック信号ＨＣＫの発振が停止し、さらに、階調制御信号ＧＣＰの生成も停止するので、電力の消費が抑えられることとなる。
【００８９】
なお、図１において、制御回路４００から駆動電圧形成回路５００に部分表示制御信号ＰＤが供給されているのは、次の理由による。すなわち、選択電圧ＶＳＰ（ＶＳＮ）は、約２０〜２５Ｖ程度であって、ロジック回路を動作させるための入力電圧３〜５Ｖと比較して遙かに高い。このため、駆動電圧形成回路５００は、単一の電源電圧をチャージポンプ回路により昇圧して、選択電圧を生成する構成が一般的となっている。ここで、部分表示制御信号ＰＤがＬレベルである場合、すなわち、部分表示を行う場合であって、非表示領域の走査線が選択された場合、駆動電圧形成回路５００は、上述したように、選択信号として用いられる電圧ＶＳＰ、ＶＳＮを生成する必要がない。そこで、部分表示制御信号ＰＤがＬレベルである場合、駆動電圧生成回路５００は、チャージポンプ回路の動作を停止させて、その分、消費される電力を抑えているのである。
【００９０】
＜第２実施形態＞
上述した第１実施形態にあっては、画素１１６をＴＦＤ２２０により駆動するアクティブマトリクス型の液晶装置として説明したが、本発明は、スイッチング素子で画素を駆動しないパッシブマトリクス型の液晶装置にも適用可能である。そこで、本発明の第２実施形態として、パッシブマトリクス型の液晶装置について説明する。図１３は、この電気的な構成を示すブロック図である。この図に示されるように、液晶パネル１０２には、１６０本のデータ（セグメント）電極２１２が列（Ｙ）方向に延在して形成される一方、２００本の走査（コモン）電極３１２が行（Ｘ）方向に延在して形成されている。ここで、液晶パネル１０２では、一対の基板のうち、一方の基板にデータ電極２１２が、他方の基板に走査電極３１２がそれぞれ形成されるとともに、両基板の間に、電気光学材料の一例として液晶が挟持された構成となっている。したがって、本実施形態における各画素１１６は、データ電極２１２と走査電極３１２との各交差部分において、両電極間とその間に挟持される液晶とにより構成されて、２００行×１６０列でマトリクス状に配列することになる。また、データ電極駆動回路２５２は、各データ電極２１２にデータ信号Ｘ１〜Ｘ１６０をそれぞれ供給するものであり、走査電極駆動回路３５２は、各走査電極３１２に走査信号Ｙ１〜Ｙ２００をそれぞれ供給するものである。
【００９１】
ここで、データ電極駆動回路２５２は、第１実施形態におけるデータ線駆動回路２５０とほぼ同様な構成である。一方、走査線電極駆動回路３５２は、本実施形態における液晶パネル１０２がパッシブマトリクス型であるがゆえに、次の点において、第１実施形態の走査線駆動回路３５０と相違している。すなわち、第２実施形態の走査電極駆動回路３５２は、第１実施形態の走査線駆動回路３５０において非選択電圧ＶＨＰまたはＶＨＮを出力する替わりに、データ信号として印加される信号ＶＤＰ、ＶＤＮの中間電圧ＶＣを出力するものである。このため、本実施形態の走査電極駆動回路３５２では、走査電極３１２に印加される信号レベルが３値で済むが、駆動電圧形成回路５０２においては、この中間電圧ＶＣを別途生成する構成となっている。すなわち、第２実施形態における駆動電圧形成回路５０２では、データ信号として印加される電圧ＶＤＰ、ＶＤＮ、および、走査信号の選択電圧として用いられる電圧ＶＳＰ、ＶＳＮのほかに、電圧ＶＳＰ、ＶＳＮの中間電圧ＶＣを生成する構成となっている。
【００９２】
なお、第２実施形態に係る液晶装置において、走査信号Ｙｊと、表示データとしてオン（１１１）、中間調（１００）、オフ（０００）に対応するデータ信号Ｘｉと、これらの信号による画素１１６への印加波形とについては、図１４に示される通りである。すなわち、走査信号Ｙｊは、第１実施形態における非選択電圧ＶＨＰ、ＶＨＮの替わって、中間電圧ＶＣとなっている。
【００９３】
また、他の点については、例えば、制御回路４００における構成や、表示モード、部分表示などについては、第１実施形態と同様である。このため、第２実施形態に係る液晶装置においても、表示モードが定常状態であれば、２つの発振回路のうち、いずれか一方だけが発振し、他方は発振を停止する構成となっている。特に、２値表示モードの場合と、階調表示モードの場合であっても部分表示が行われる場合とでは、高周波クロック信号ＨＣＫの発振が停止し、さらに、階調制御信号ＧＣＰの生成も停止する構成によって、電力の消費が抑えられることとなる。
【００９４】
＜第３実施形態＞
さらに、本発明は、画素を駆動するスイッチング素子として、ＴＦＴのような３端子型スイッチを用いたアクティブマトリクス型の液晶装置にも適用可能である。そこで、本発明の第３実施形態として、画素をＴＦＴにより駆動するアクティブマトリクス型の液晶装置について説明する。この液晶装置は、素子基板と対向基板とが互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟持された構成となっている。また、スイッチング素子として、ＴＦＴを用いる構成では、第１および第２実施形態のように、１水平走査期間１Ｈを前半と後半とに分ける必要がない。このため、第３実施形態においては、１水平走査期間１Ｈを前半と後半とに分けるための信号（ＲＥＳやＩＮＨなど）については生成していない。
【００９５】
さて、図１５は、第３実施形態に係る液晶装置の電気的な構成を示すブロック図である。この図において、データ線２１２およびデータ線３１２は、ともに上記素子基板に形成されるものであり、このうち、データ線２１２の１６０本が列（Ｙ）方向に、走査線３１２の２００本が行（Ｘ）方向に、それぞれ延在して配列している。そして、画素１１６は、データ線２１２と走査線３１２との各交差に対応して設けられて、第１および第２実施形態と同様に、２００行×１６０列のマトリクス状に配列している。
【００９６】
ここで、画素１１６においては、ＴＦＴ１２０のゲートが走査線３１２に、ソースがデータ線２１２に、ドレインが液晶層１１８に、それぞれ接続されている。ここで、液晶層１１８は、ＴＦＴ１２０のドレインに接続された矩形状の画素電極と、上記対向基板に形成されるとともに中間電圧ＶＣが印加される共通電極と、これら電極間に挟持された液晶とから構成される。なお、画素電極（ＴＦＴ１２０のドレイン）と、一定電位に接続された容量線との間においては蓄積容量が形成されて、液晶層１１８に蓄積される電荷のリークを防止しているが、図１５では省略している。
【００９７】
次に、走査線駆動回路３５４は、各走査線３１２に、走査信号Ｇ１〜Ｇ２００をそれぞれ供給するものである。詳細には、走査線駆動回路３５４は、図１７に示されるように、１フレームの最初に供給される開始パルスＹＤを、１水平走査期間１Ｈに相当するクロック信号ＹＣＬＫにしたがって順次転送し、この転送信号に基づいて生成した信号を走査信号Ｇ１〜Ｇ２００として、対応する走査線３１２にそれぞれ供給するものである。ここで、本実施形態の走査電極駆動回路３５４は、走査信号Ｇ１〜Ｇ２００におけるＨレベルとして電圧ＶＧＨを、また、Ｌレベルとして電圧ＶＧＬを、それぞれ用いている。このため、駆動電圧形成回路５０４は、これらの電圧ＶＧＨ、ＶＧＬを生成して走査線駆動回路３５４に供給する構成となっている。そして、ある走査線３１２が選択されて、当該走査線３１２に走査信号としてＨレベルたる電圧ＶＧＨが供給されると、当該走査線３１２に接続されたＴＦＴ１２０のすべてがオン状態となる一方、非選択の走査線３１２にＬレベルたる電圧ＶＧＬが供給されると、当該走査線３１２に接続されたＴＦＴ１２０のすべてがオフ状態となる。
【００９８】
一方、データ線駆動回路２５４は、選択された走査線３１２と交差する１行分の画素１１６の表示データに基づいて、制御信号Ｓ１〜Ｓ１６０を生成するものである。ここで、制御信号Ｓ１〜Ｓ１６０は、各データ線に対応して設けられるスイッチ２５４９のオン期間を１水平走査期間１Ｈ毎にそれぞれ制御するものである。なお、データ線駆動回路２５４の詳細については、後述することとする。
【００９９】
＜制御回路＞
次に、本実施形態の制御回路４０４について説明する。この制御回路４０４は、データ線駆動回路２５４および走査駆動回路３５４を、各種制御信号やクロック信号などを供給することによって制御するものである。この点において、制御回路４０４は、第１（第２）実施形態における制御回路４００（図２参照）と共通である。
【０１００】
さて、図１６は、制御回路４０４の構成を示すブロック図である。この図における制御回路４０４が、図２における制御回路４００と相違する点は次の通りである。すなわち、第１に、低周波クロック信号ＬＣＫ２は、１／２水平走査期間を規定する信号であるため、制御回路４０４では、低周波クロック信号ＬＣＫ２が分周回路４０１４により１／２分周されて、１水平走査期間１Ｈを規定するクロック信号ＬＣＫ２ｂとして用いられる構成となっている。同様に、高周波発振回路４００４による高周波クロック信号ＨＣＫは、分周回路４００６ｂによって、図２における分周回路４００６ａよりもさらに１／２分周されて、クロック信号ＬＣＫ１ｂとして用いられる構成となっている。このため、セレクタ４０１０は、クロック信号ＬＣＫ１ｂ、または、クロック信号ＬＣＫ２ｂのいずれかを制御信号ＳＥＬにしたがって選択し、クロック信号ＬＣＫｂとして制御信号生成回路４０１２ｂに供給している。
【０１０１】
第２に、制御回路４０４では、階調制御信号生成回路４００８による階調制御信号ＧＣＰ、または、低周波発振回路４００２による低周波クロック信号ＬＣＫ２のいずれかが、セレクタ４０１６により選択されて、選択階調制御信号ＧＣＰｂとしてデータ線駆動回路２５４に供給される構成となっている。ここで、セレクタ４０１６は、制御信号ＳＥＬがＨレベルである場合には、クロック信号ＬＣＫ２を選択する一方、制御信号ＳＥＬがＬレベルである場合には、階調制御信号ＧＣＰを選択するものである。なお、本実施形態においても、階調表示モードにおいて８階調の階調表示を行うものとするが、本実施形態における階調制御信号ＧＣＰは、第１実施形態と異なり、図１９に示されるように、１水平走査期間において、液晶及びスイッチング素子を含む電気光学装置における電圧−透過率特性（いわゆるＶ−Ｔ特性）に対応させ、この非線形特性を補償するようにパルス間隔を設定して配列させたものとなっている。このため、１水平走査期間において供給される階調制御信号ＧＣＰのパルス数は階調数と同じく「８」個となっている。
【０１０２】
第３に、本実施形態では、１水平走査期間を前半後半に分けないので、このための制御信号ＩＮＨおよびリセット信号ＲＥＳが、制御信号生成回路４０１２ｂにおいて生成されない（する必要がない）。一方、交流駆動信号ＭＸは、１フレーム毎にレベル反転される点においては第１実施形態と同様であるが、図１９または図２０に示されるように１水平走査期間毎にレベル反転される点において第１実施形態と相違している。また、本実施形態では、走査線３１２を交流駆動しないので、交流駆動信号ＭＹが制御信号生成回路４０１２ｂにより生成されない。
【０１０３】
第４に、制御信号生成回路４０１２ｂは、モード指示信号ＢＷにしたがって制御信号ＳＥＬをＨレベルとする場合には、低周波発振回路４００２による低周波クロック信号ＬＣＫ２と、セレクタ４０１０により選択されたクロック信号ＬＣＫｂ（ＬＣＫ２ｂ）の反転信号との論理積信号を、ラッチパルス信号ＬＰとして出力する構成となっている。なお、制御信号生成回路４０１２ｂは、制御信号ＳＥＬをＬレベルとする場合には、セレクタ４０１０により選択されたクロック信号ＬＣＫｂ（ＬＣＫ１ｂ）にしたがって、ラッチパルスＬＰを水平走査期間の最初に出力する。また、制御信号生成回路４０１２ｂは、ラッチパルスＬＰ以外の信号、すなわち、開始パルスＹＤ、クロック信号ＹＣＬＫおよび交流駆動信号ＭＸについては、セレクタ４０１０により選択されたクロック信号ＬＣＫｂに基づいてそれぞれ生成する。
【０１０４】
第５に、制御回路４０４からデータ線駆動回路２５４へは、さらに、高周波クロック信号ＨＣＫ、および、クロック信号ＬＣＫ２ｂが、それぞれ制御信号として供給される構成となっている。なお、他の点については、図２における制御信号４００と同様であるので、その説明を省略することとする。
【０１０５】
＜データ線駆動回路＞
説明を再び図１５に戻して、データ線駆動回路２５４について説明することとする。この図に示されるように、データ線駆動回路２５４は、データ電圧生成回路２５４０、アドレス制御回路２５４２、表示データＲＡＭ２５４４、ＰＷＭデコーダ２５４６およびスイッチ回路２５４８から構成されている。このうち、アドレス制御回路２５４２および表示データＲＡＭ２５４４は、それぞれ図９に示されるアドレス制御回路２５０２および表示データＲＡＭ２５０４と同様なものである。すなわち、アドレス制御回路２５４２は、表示データの読み出しに用いる行アドレスを生成するものであり、当該行アドレスを、１フレームの最初に供給される開始パルスＹＤによりリセットするとともに、１水平走査期間毎に供給されるラッチパルスＬＰで歩進させる構成となっている。また、表示データＲＡＭ２５４４は、２００行×１６０列に配列する画素に対応する領域を有するデュアルポートＲＡＭであり、書き込み側では、制御回路４０４から供給される表示データが所定の番地に書き込まれる一方、読み出し側では、行アドレスで指定された番地の表示データが１行分読み出される構成となっている。
【０１０６】
次に、ＰＷＭデコーダ２５４６は、スイッチ回路２５４８においてデータ線２１２に対応して設けられるスイッチ２５４９の開閉を制御する制御信号Ｓ１〜Ｓ１６０を、読み出された表示データに対応して出力するものである。詳細には、ＰＷＭデコーダ２５４６は、制御回路４０４から供給される制御信号ＳＥＬがＬレベルである場合（表示モードを階調表示モードとする場合）には、次のような制御信号Ｓ１〜Ｓ１６０を生成する。すなわち、ＰＷＭデコーダ２５４６は、第１に、水平走査期間の最初に供給されるラッチパルス信号ＬＰによって、Ｈレベルにセットし、第２に、表示データに対応する選択階調制御信号ＧＣＰｂ（制御信号ＳＥＬがＬレベルである場合には、階調制御信号ＧＣＰ）の立ち下がりにおいて、Ｌレベルにリセットした制御信号Ｓ１〜Ｓ１６０を生成する。
【０１０７】
一方、ＰＷＭデコーダ２５４６は、制御回路４０４から供給される制御信号ＳＥＬがＨレベルである場合（表示モードを２値表示モードとする場合）には、次のような制御信号Ｓ１〜Ｓ１６０を生成する。すなわち、ＰＷＭデコーダ２５４６は、第１に、水平走査期間の最初に供給されるラッチパルス信号ＬＰによって、Ｈレベルにセットし、第２に、表示データがオフに相当する（０００）であれば、水平走査期間において、選択階調制御信号ＧＣＰｂ（制御信号ＳＥＬがＨレベルである場合には、クロック信号ＬＣＫ２）の最初の立ち下がりにおいて、Ｌレベルにリセットする一方、それ以外の表示データであれば、水平走査期間において、選択階調制御信号ＧＣＰｂの２番目の立ち下がりにおいて、Ｌレベルにリセットした制御信号Ｓ１〜Ｓ１６０を生成する。
【０１０８】
なお、スイッチ回路２５４８は、上述したように、データ線２１２の各々に対応して設けられたスイッチ２５４９から構成されており、各スイッチ２５４９の一端は、対応するデータ線２１２に接続される一方、他端は信号線Ｌに共通接続されている。
【０１０９】
＜データ電圧発生回路＞
次に、データ電圧生成回路２５４０は、中間電圧ＶＣから正側データ電圧ＶＤＰまで上昇するランプ波形と、中間電圧ＶＣから負側データ電圧ＶＤＮまで下降するランプ波形とを１水平走査期間１Ｈ毎に交互に生成し、信号ＶＤとして信号線Ｌに印加するものである。図１８は、データ電圧生成回路２５４０の詳細な構成を示すブロック図である。この図に示されるように、データ電圧生成回路２５４０は、カウンタ２５４２、Ｄ／Ａコンバータ２５４４、マルチプレクサ２５４６およびセレクタ２５４８により構成されている。
【０１１０】
このうち、カウンタ２５４２は、ラッチパルスＬＰでリセットされた後に、高周波発振回路４００４（図１６参照）による高周波クロック信号ＨＣＫを、交流駆動信号ＭＸがＨレベルの場合にはアップカウントする一方、交流駆動信号ＭＸがＬレベルの場合にはダウンカウントするものである。なお、高周波クロック信号ＨＣＫを適切に分周した信号を、カウンタ２５４２に供給する構成としても良い。次に、Ｄ／Ａコンバータ２５４４は、カウンタ２５４２によるカウント結果に対応した電圧を有する信号ＶＤ１として出力するものである。詳細には、Ｄ／Ａコンバータ２５４４は、当該カウント結果がゼロである場合には信号ＶＤ１の電圧を中間電圧ＶＣとし、当該カウントが正の値であれば、そのカウント結果に比例して信号ＶＤ１の電圧を正側（データ電圧ＶＤＰ側）に上昇させ、当該カウントが負の値であれば、そのカウント結果に比例して信号ＶＤ１の電圧を負側（データ電圧ＶＤＮ側）に下降させる。このため、駆動電圧形成回路５０４（図１６参照）は、これらの電圧ＶＤＰ、ＶＣ、ＶＤＮを生成して、データ線駆動回路２５４におけるＤ／Ａコンバータ２５４４に供給する構成となっている。
【０１１１】
一方、マルチプレクサ２５４６は、クロック信号ＬＣＫ２ｂおよび交流駆動信号ＭＸのレベルに応じて電圧ＶＤＰ、ＶＣ、ＶＤＮのいずれかを選択して、次のような電圧を有する信号ＶＤ２を生成するものである。すなわち、マルチプレクサ２５４６は、分周回路４０１４（図１６参照）による低周波クロック信号ＬＣＫ２ｂがＬレベルである場合には、信号ＶＤ２の電圧を中間電圧ＶＣとし、低周波クロック信号ＬＣＫ２ｂがＨレベルである場合であって、かつ、交流駆動信号ＭＸがＨレベルである場合には、信号ＶＤ２の電圧を正側のデータ電圧ＶＤＰとし、低周波クロック信号ＬＣＫ２ｂがＨレベルである場合であって、かつ、交流駆動信号ＭＸがＬレベルである場合には、信号ＶＤ２の電圧を負側のデータ電圧ＶＤＮとして出力する。
【０１１２】
そして、セレクタ２５４８は、制御信号生成回路４０１２ｂ（図１６参照）による制御信号ＳＥＬがＬレベルである場合には、Ｄ／Ａコンバータ２５４４による信号ＶＤ１を選択する一方、制御信号ＳＥＬがＨレベルである場合には、マルチプレクサ２５４６による信号ＶＤ２を選択して、信号線Ｌに信号ＶＤとして供給するものである。
【０１１３】
＜動作＞
次に、本実施形態に係る液晶装置の動作について説明する。まず、説明の便宜上、表示モードが階調表示モードである場合、すなわち、制御信号ＳＥＬがＬレベルである場合の動作について説明する。
【０１１４】
図１９は、本実施形態の液晶装置において、表示モードが階調表示モードである場合の動作を説明するためのタイミングチャートである。この図に示されるように、あるいは、すでに説明したように、ラッチパルスＬＰは、１水平走査期間１Ｈの最初に供給される一方、交流駆動信号ＭＸは、１水平走査期間１Ｈ毎にレベル反転されて供給される。
【０１１５】
さて、制御回路４０４（図１６参照）において、制御信号ＳＥＬがＬレベルとされる場合には、高周波発振回路４００４のみが発振し、低周波発振回路４００２は発振を停止するので、制御信号生成回路４０１２ｂは、高周波クロックＨＣＫを分周したクロック信号ＬＣＫ１ｂに基づいて、各種の制御信号を生成する。また、この際、セレクタ４０１６は、階調制御信号生成回路４００８による階調制御信号ＧＣＰを選択する。このため、選択階調制御信号ＧＣＰｂは、図１９に示されるように、階調制御信号ＧＣＰとなる。
【０１１６】
一方、データ電圧制御回路２５４０（図１８参照）において、制御信号ＳＥＬがＬレベルの場合には、Ｄ／Ａコンバータ２５４４による出力信号ＶＤ１がセレクタ２５４８によって選択され、信号ＶＤとして信号線Ｌに供給される。ここで、交流駆動信号ＭＸがＨレベルとなる水平走査期間において、ラッチパルスＬＰが供給されると、カウンタ２５４２は、高周波クロック信号ＨＣＫをアップカウントする。このため、セレクタ２５４８から出力される信号ＶＤ、すなわち、Ｄ／Ａコンバータ２５４４により出力される信号ＶＤ１は、図１９に示されるように、ラッチパルスＬＰが供給された後に、中間電圧ＶＣから正側のデータ電圧ＶＤＰまで直線的に上昇する。
【０１１７】
また、ＰＷＭデコーダ２５４６は、制御信号Ｓ１〜Ｓ１６０のすべてを、１水平走査期間の最初に供給されるラッチパルスＬＰの立ち上がりでＨレベルにセットした後、選択階調制御信号ＧＣＰｂとして供給される階調制御信号ＧＣＰのパルスのうち、表示データに対応するものの立ち下がりでＬレベルにリセットする。このため、各データ線２１２に接続されたスイッチ２５４９は、１水平走査期間の最初にオンした後に、対応する制御信号のＬレベルのリセットにともなってオフすることになる。したがって、例えば図１５において左から数えてｉ番目（ｉは、１≦ｉ≦１６０を満たす整数）のデータ線２１２には、制御信号ＳｉがＬレベルにリセットされる直前での信号線Ｌの電圧が印加されて、当該水平走査期間において選択されている走査線３１２と、当該ｉ番目のデータ線２１２との交差に位置する画素１１６の液晶層１１８に書き込まれることとなる。
【０１１８】
ここで、ある水平走査期間において選択される走査線３１２と、ｉ番目のデータ線２１２との交差に位置する画素１１６の表示データがオフに相当する（０００）であれば、制御信号Ｘｉは、当該水平走査期間の最初にＨレベルにセットされた後に、階調制御信号ＧＣＰにおける最初のパルスの立ち下がりで、直ちにＬレベルにリセットされるので、当該ｉ番目のデータ線２１２に印加される電圧は、ほぼ中間電圧ＶＣとなる。このため、当該画素１１６の液晶層１１８には、ほとんど電圧が印加されない結果、当該画素１１６は、オフに相当する透過率となる。
【０１１９】
一方、当該画素の表示データがオンに相当する（１１１）であれば、制御信号Ｘｉは、当該水平走査期間の最初にＨレベルにセットされた後に、階調制御信号ＧＣＰにおける最後のパルスの立ち下がりでＬレベルにリセットされるので、当該ｉ番目のデータ線２１２に印加される電圧は、ほぼ正側のデータ電圧ＶＤＰとなる。このため、当該画素１１６の液晶層１１８には、電圧（ＶＤＰ−ＶＣ）が印加される結果、当該画素１１６は、オンに相当する透過率となる。
【０１２０】
また、当該画素の表示データが中間調に相当する（００１）〜（１１０）であれば、制御信号Ｘｉは、当該水平走査期間の最初にＨレベルにセットされた後に、階調制御信号ＧＣＰにおける第２番〜第７番目のパルスの立ち下がりでＬレベルにリセットされるので、当該ｉ番目のデータ線２１２に印加される電圧は、当該表示データの透過率に対応する電圧となる。このため、当該画素１１６は、表示データに対応する透過率となる。
【０１２１】
次に、表示モードが２値表示モードである場合、すなわち、制御信号ＳＥＬがＨレベルである場合の動作について説明する。まず、制御回路４０４（図１６参照）において、制御信号ＳＥＬをＨレベルとする場合には、低周波発振回路４００２のみが発振し、高周波発振回路４００４は発振を停止するので、制御信号生成回路４０１２ｂは、低周波クロックＬＣＫ２、および、これを分周したクロック信号ＬＣＫ２ｂに基づいて、各種の制御信号を生成する。特に、制御信号生成回路４０１２ｂは、図２０に示されるように、あるいは、すでに説明したように、低周波発振回路４００２により生成され、かつ、１水平走査期間１Ｈの１／２の周期を有する低周波クロックＬＣＫ２と、これを分周回路４０１４により１／２分周したクロック信号ＬＣＫ２ｂの反転信号との論理積信号を求めることによってラッチパルスＬＰを生成する。また、この際、セレクタ４０１６は、階調制御信号生成回路４００８によるクロック信号ＬＣＫ２を選択する。このため、選択階調制御信号ＧＣＰｂは、図２０に示されるように、クロック信号ＬＣＫ２である。
【０１２２】
一方、データ電圧制御回路２５４０（図１８参照）において、制御信号ＳＥＬがＨレベルの場合には、マルチプレクサ２５４６による出力信号ＶＤ２がセレクタ２５４８によって選択され、信号ＶＤとして信号線Ｌに供給される。ここで、マルチプレクサ２５４６は、交流駆動信号ＭＸがＨレベルとなる水平走査期間の場合であって、クロック信号ＬＣＫ２ｂがＬレベルの場合に、中間電圧ＶＣを選択する一方、当該水平走査期間の場合であって、クロック信号ＬＣＫ２ｂがＨレベルの場合に、正側の電圧ＶＤＰを選択して、信号ＶＤ２として出力するので、セレクタ２５４８により出力される信号ＶＤは、図２０に示される通りとなる。
【０１２３】
また、ＰＷＭデコーダ２５４６は、制御信号Ｓ１〜Ｓ１６０のすべてを、論理積として求められたラッチパルスＬＰの立ち上がりでＨレベルにセットした後、対応する表示データがオフであれば、選択階調制御信号ＧＣＰｂとして供給されるクロック信号ＬＣＫ２の最初の立ち下がりで、また、読み出された表示データがオフ以外であれば、クロック信号ＬＣＫ２の２回目の立ち下がりで、それぞれＬレベルにリセットする。
【０１２４】
ここで、例えば、ある水平走査期間において選択される走査線３１２と、ｉ番目のデータ線２１２との交差に位置する画素１１６の表示データがオフに相当する（０００）であれば、制御信号Ｘｉは、当該水平走査期間の最初にＨレベルにセットされた後に、クロック信号ＬＣＫ２における最初の立ち下がりでＬレベルにリセットされるので、当該ｉ番目のデータ線２１２に印加される電圧は、ほぼ中間電圧ＶＣとなる。このため、当該画素１１６の液晶層１１８には、ほとんど電圧が印加されない結果、当該画素１１６は、オフに相当する透過率となる。
【０１２５】
一方、当該画素の表示データがオフ以外の（００１）〜（１１１）であれば、制御信号Ｘｉは、当該水平走査期間の最初にＨレベルにセットされた後に、クロック信号ＬＣＫ２の２回目の立ち下がりでＬレベルにリセットされるので、当該ｉ番目のデータ線２１２に印加される電圧は、正側のデータ電圧ＶＤＰとなる。このため、当該画素１１６の液晶層１１８には、電圧（ＶＤＰ−ＶＣ）が印加される結果、当該画素１１６は、オンに相当する透過率となる。
【０１２６】
なお、ＰＷＭデコーダ２５４６は、交流駆動信号ＭＸがＬレベルとなる水平走査期間では、表示データが同一であれば、交流駆動信号ＭＸがＨレベルとなる水平走査期間と全く同じ制御信号Ｓ１〜Ｓ１６０を出力する。ただし、データ電圧生成回路２５４０において、制御信号ＳＥＬがＬレベルの場合には、カウンタ２５４２が高周波クロックＨＣＫをダウンカウントするので、Ｄ／Ａコンバータ２５４４は、信号ＶＤ１を、中間電圧ＶＣから負側の電圧ＶＤＮに下降させる一方、制御信号ＳＥＬがＨレベルの場合には、クロック信号ＬＣＫｂがＨレベルであれば、マルチプレクサ２５４６は、負側の電圧ＶＤＮを信号ＶＤ２として選択することになる。このため、交流駆動信号ＭＸがＬレベルとなる水平走査期間において、各データ線２１２に印加される電圧は、制御信号ＳＥＬのレベルにかかわらず、すなわち、実際の表示モードにかかわらず、交流駆動信号ＭＸがＨレベルの場合と比較して、中間電圧ＶＣを基準に反転することになる。それゆえ、各画素１１６の液晶層１１８に直流が印加されて、液晶材料の劣化が防止されることとなる。
【０１２７】
このように、第３実施形態の液晶装置では、第１実施形態や第２実施形態の液晶装置と駆動方式が相違するものの、制御回路４０４に２つの発振回路を備え、表示モードが定常状態であれば、いずれか一方だけを発振させて、他方の発振を停止させる点において共通である。特に、２値表示モードの場合と、階調表示モードの場合であっても部分表示が行われる場合とでは、高周波クロック信号ＨＣＫの発振が停止し、さらに、階調制御信号ＧＣＰの生成なども停止するので、電力の消費が抑えられる点においても共通である。
【０１２８】
なお、制御回路４０４において、モード指示信号ＢＷのレベル遷移時における動作、詳細には、表示モードの移行の指示があれば、移行後に用いる発振回路の発振を開始させた後、一定時間経過して、その発振が安定してから、低周波クロック信号を切り替えるとともに、移行後に不要となる発振回路の発振を停止させる動作（図３参照）については、第１実施形態と同様である。このため、表示モードの移行の指示によって直ちに低周波クロック信号を切り替える構成と比較して、不安定な低周波クロック信号に基づく駆動が回避されて、表示モードの切替をスムースに行うことが可能となる。
【０１２９】
また、第３実施形態においては、説明を簡略化するために部分表示については触れなかったが、第１および第２実施形態のように部分表示を行っても良いのはもちろんである。
【０１３０】
＜その他＞
なお、上述した各実施形態にあっては、電気光学材料に液晶を用いた液晶装置を例にとって説明したが、エレクトロルミネッセンス装置や、プラズマディスプレイなど、各種の電気光学効果により表示を行う電気光学装置に適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【０１３１】
＜電子機器＞
次に、上述した電気光学装置を携帯型電子機器に適用する場合について説明する。この場合、電子機器は、図２１に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶パネル１００（１０２、１０４）、クロック発生回路１００８並びに電源回路１０１０を備えて構成される。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのメモリや、光ディスク装置などのストレージユニット、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力するものである。また、表示情報処理回路１００２は、図１における制御回路４００（図１６における制御回路４０４）を含む上位構成であり、さらに、シリアル−パラレル変換回路や、増幅・極性反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路などを含んで、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫなどのタイミング信号や制御信号とともに駆動回路１００４に出力する。さらに、駆動回路１００４は、上述したデータ線駆動回路２５０（２５２、２５４）や、走査線駆動回路３５０（３５２、３５４）、制御回路４００（４０４）などに相当し、さらに、製造過程において検査に用いる検査回路などを含んだものである。電源回路１０１０は、各回路に所定の電源を供給するものであり、ここでは、上述した駆動電圧形成回路５００（５０２、５０４）も含む概念のものである。
【０１３２】
＜携帯電話＞
次に、上述した液晶装置を携帯電話に適用した例について説明する。図２２は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、液晶パネル１００（１０２、１０４）を備えるものである。この液晶パネル１００では、着信時または発信時には全領域を表示領域とする全画面表示が階調表示モードまたは２値表示モードで行われる一方、待ち受け時には電界強度や、番号、文字など必要な情報を表示画面中の最小限の領域で２値表示とし、残りの領域を非表示とする部分表示が行われることとなる。このような全画面表示モードと部分表示モードの制御は、上記した各実施形態にて説明した構成に基づいて行われる。これにより、待ち受け時において液晶装置で消費される電力が抑えられるので、待ち受け可能時間の長期化を図ることが可能となる。
【０１３３】
なお、本実施形態に係る液晶装置を適用する電子機器としては、階調表示を行う一方、低消費電力が強く求められる機器、例えば、上述した携帯電話のほか、ページャ、時計、ＰＤＡ（個人向け情報端末）などが好適である。ただし、この他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などにも適用可能である。
【０１３４】
【発明の効果】
以上説明したように本発明によれば、特に、２値表示モードや、部分表示などの場合には、低周波発振回路のみを発振させて、高周波発振回路の発振を停止させるので、さらなる低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶装置の電気的構成を示すブロック図である。
【図２】同液晶装置における制御回路の構成を示すブロック図である。
【図３】同制御回路における表示モード遷移時の動作を説明するためのタイミングチャートである。
【図４】同液晶装置における走査線駆動回路の構成を示すブロック図である。
【図５】同液晶装置における走査線駆動回路の動作を説明するためのタイミングチャートである。
【図６】同液晶装置における部分表示を説明するための平面図である。
【図７】部分表示の場合において、走査信号の電圧波形を示すタイミングチャートである。
【図８】部分表示の場合において、走査信号の電圧波形を示すタイミングチャートである。
【図９】同液晶装置におけるデータ線駆動回路の構成を示すブロック図である。
【図１０】同データ駆動回路の動作を説明するためのタイミングチャートである。
【図１１】同データ駆動回路の動作を説明するための詳細なタイミングチャートである。
【図１２】同液晶装置における画素への印加電圧波形を示すタイミングチャートである。
【図１３】本発明の第２実施形態に係る液晶装置の電気的構成を示すブロック図である。
【図１４】同液晶装置における画素への印加電圧波形を示すタイミングチャートである。
【図１５】本発明の第２実施形態に係る液晶装置の電気的構成を示すブロック図である。
【図１６】同液晶装置における制御回路の構成を示すブロック図である。
【図１７】同液晶装置の走査線駆動回路による走査信号の電圧波形を示すタイミングチャートである。
【図１８】同液晶装置におけるデータ電圧生成回路の構成を示すブロック図である。
【図１９】同液晶装置において、階調表示モードの動作を説明するためのタイミングチャートである。
【図２０】同液晶装置において、２値表示モードの動作を説明するためのタイミングチャートである。
【図２１】第１〜第３実施形態に係る液晶装置を適用した電子機器の概略構成を示すブロック図である。
【図２２】同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００、１０２、１０４……液晶パネル
１１６……画素
１１８……液晶層
１２０……ＴＦＴ
２１２……データ線
２２０……ＴＦＤ
２５０……データ線駆動回路
３１２……走査線
３５０……走査線駆動回路
４００、４０４……制御回路
５００、５０２、５０４……駆動電圧形成回路
２５０４……表示データＲＡＭ
４００２……低周波発振回路
４００４……高周波発振回路
４００８……階調制御信号生成回路
４０１２ａ、４０１２ｂ……制御信号生成回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method of an electro-optical device, an electro-optical device, and an electronic device that are suitable for application to a portable electronic device with extremely low power consumption.
[0002]
[Prior art]
In recent years, an electro-optical device that performs display using an electro-optical change of an electro-optical material, in particular, a display device used in a portable electronic device such as a mobile phone, can display more information. In addition to simple on / off, there is a demand for rich gradation display. On the other hand, portable electronic devices are strongly required to have low power consumption since battery driving is the principle. In other words, an electro-optical device used in a portable electronic device is required to simultaneously solve two contradictory demands of high resolution, high image quality, and low power consumption at first glance.
[0003]
As one measure for solving this, when a high image quality is required, the display pixel is displayed in gradation, while in other cases, the image is displayed as a binary display that is either on or off. Attempts have been made to achieve both a reduction in power consumption and a reduction in power consumption. In addition, when high resolution is required, full screen display is used. In other cases, only a part of the screen is displayed and the other areas are not displayed. Attempts have also been made to reduce power consumption.
[0004]
[Problems to be solved by the invention]
However, when high image quality is not required, there is a problem that the power consumption is not unexpectedly reduced even if the binary display is performed or only a partial area of the screen is displayed. Or, this alone has caused a problem that the power consumption is still insufficient.
[0005]
The present invention has been made in view of such a problem, and an object thereof is to drive an electro-optical device, an electro-optical device, and the electro-optical device that can further reduce power consumption. An object is to provide an electronic apparatus including the device.
[0006]
[Means for Solving the Problems]
To achieve the above object, a driving method of an electro-optical device according to the present invention includes a high-frequency oscillation circuit that oscillates a high-frequency clock signal, and a low-frequency oscillation circuit that oscillates a low-frequency clock signal having a frequency lower than that of the high-frequency clock signal. And a driving method of an electro-optical device for driving pixels provided corresponding to respective intersections of a plurality of scanning lines and a plurality of data lines. The oscillation by the frequency oscillation circuit is stopped, and the data signal to the pixel provided corresponding to the intersection with the selected scanning line is generated based on the high frequency clock signal so as to correspond to the gradation of the pixel. In the second case different from the first case, the oscillation by the high-frequency oscillation circuit is stopped and the image is supplied through the data line corresponding to the pixel. The data signal to, so as to correspond to either the ON-display or off the display, said generated based on the low frequency clock signal, and characterized by supplying via a data line corresponding to the pixel.
[0007]
According to the present invention, in the first case, the oscillation by the low-frequency oscillation circuit is stopped, and the data signal corresponding to the gradation of the pixel is generated based on the high-frequency clock signal. In a different second case, oscillation by the high-frequency oscillation circuit stops and a data signal corresponding to either on display or off display is generated based on the low frequency clock signal. Accordingly, in either the first case or the second case, the oscillation by either the high-frequency oscillation circuit or the low-frequency oscillation circuit is stopped, so that the consumed power is reduced accordingly. In particular, since the frequency of the high-frequency clock signal is higher than the frequency of the low-frequency clock signal, the power consumed due to the capacity or the like cannot be ignored, but according to the present invention, in the second case, Since the oscillation of the high-frequency clock signal by the high-frequency oscillation circuit is stopped, not only the power consumed by the oscillation but also the power consumed due to the capacity can be suppressed.
[0008]
Here, in the present invention, the first case is a case where gradation display is performed in the pixel, and the second case is either on display or off display in the pixel 2. It can be considered that the value is displayed. This is because, in the case of binary display, oscillation of a high-frequency clock signal that is originally unnecessary is stopped, so that power consumption can be suppressed accordingly. Whether gradation display or binary display is to be performed is selected by providing some kind of determination mechanism for identifying display data or the like, or a mechanism for allowing the user to set any display designation. It is possible.
[0009]
In the present invention, when the gradation display is performed, a gradation control signal for performing the gradation display is generated from the high-frequency clock signal, and the data signal is generated according to the gradation control signal. On the other hand, when the binary display is performed, a method of stopping the generation of the gradation control signal is desirable. In the present invention, in the case of the binary display as described above, the oscillation of the high-frequency clock signal is stopped. However, as in this method, the generation of the gradation control signal is also stopped, thereby the data signal corresponding to the gradation. The modulation operation can be completely stopped, and the power consumption can be further reduced accordingly.
[0010]
In the present invention, when shifting from the gradation display to the binary display, the oscillation by the high-frequency oscillation circuit is started if a predetermined period has elapsed after starting the oscillation by the low-frequency oscillation circuit. On the other hand, when shifting from the binary display to the gradation display, if a predetermined period has elapsed after starting the oscillation by the high-frequency oscillation circuit, the oscillation by the low-frequency oscillation circuit is started. A method of stopping is desirable. In general, in an oscillation circuit, the oscillation state is not stabilized immediately after the start of oscillation. However, according to this method, a transition is temporarily made from one display to the other in gradation display or binary display. In addition, since both the high-frequency oscillation circuit and the low-frequency oscillation circuit oscillate and the oscillation circuit that is not required stops after a predetermined period, a stable oscillation state is maintained at the time of transition. This prevents the image from becoming unstable due to oscillation instability.
[0011]
Furthermore, in the present invention, when only a part of the pixels is used as the display area, it is desirable that the binary display is forcibly performed in the pixels belonging to the display area. Thus, if only some pixels are used as the display area and other pixels are not displayed (in the case of partial display), power consumption can be reduced accordingly. In addition, when such partial display is performed, it is sufficient that the user can recognize only necessary information, and therefore, binary display is sufficient for pixels belonging to the display area. Therefore, when partial display is performed, power consumption can be further reduced by forcibly stopping the oscillation of an unnecessary high-frequency clock signal as a binary display.
[0012]
In order to achieve the above object, an electro-optical device according to the present invention is an electro-optical device provided with pixels corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, and a high-frequency clock signal A low-frequency oscillation circuit that oscillates a low-frequency clock signal having a frequency lower than that of the high-frequency clock signal, and, in a predetermined first case, instructs the low-frequency oscillation circuit to stop oscillation. On the other hand, in the second case, which is different from the first case, the instruction circuit for instructing to stop the oscillation by the high-frequency oscillation circuit and the scanning signal are based on the high-frequency clock signal in the first case. On the other hand, in the second case, it is generated based on the low-frequency clock signal and is selected by supplying the scanning signal and the scanning line driving circuit that sequentially supplies the scanning line. For the data signal to the pixel provided corresponding to the intersection with the scanning line, in the first case, the high-frequency clock so as to correspond to the gradation of the pixel. On the other hand, in the second case, data is generated based on the low-frequency clock signal so as to correspond to either on display or off display, and data corresponding to the pixel respectively. And a data line driving circuit supplied through the line.
[0013]
According to the present invention, in the first case, the oscillation by the low frequency oscillation circuit is stopped and the scanning signal is generated based on the high frequency clock signal, while the data signal corresponding to the gradation of the pixel is generated by the high frequency clock. Generated based on the signal. In the second case, which is different from the first case, the high-frequency oscillation circuit stops oscillating and the scanning signal is generated based on the low-frequency clock signal. A corresponding data signal is generated based on the low frequency clock signal. Therefore, in both the first case and the second case, the oscillation by the high-frequency oscillation circuit or the low-frequency oscillation circuit is stopped, so that the consumed power is reduced accordingly. In particular, since the frequency of the high-frequency clock signal is higher than the frequency of the low-frequency clock signal, the power consumed due to the capacity or the like cannot be ignored, but according to the present invention, in the second case, Since the oscillation of the high-frequency clock signal by the high-frequency oscillation circuit is stopped, not only the power consumed by the oscillation but also the power consumed due to the capacity can be suppressed.
[0014]
Here, in the present invention, the first case is a case where gradation display is performed in the pixel, and the second case is a binary which is either on display or off display in the pixel. It is desirable that the display is performed. This is because, in the case of binary display, oscillation of a high-frequency clock signal that is originally unnecessary is stopped, so that power consumption can be suppressed accordingly. As to whether to perform gradation display or binary display, similar to the driving method described above, some kind of determination mechanism for identifying display data or the like, a mechanism for causing the user to set any display, etc. It can be selected by providing.
[0015]
In the present invention, a gradation control signal generation circuit that generates a gradation control signal for performing the gradation display from the high-frequency clock signal is provided. When the binary display is performed while the data signal is generated according to the gradation control signal, the indication circuit stops the oscillation by the high-frequency oscillation circuit and the gradation by the gradation control signal generation circuit. A configuration that instructs to stop generation of the control signal is desirable. In the present invention, as described above, in the case of binary display, the oscillation of the high-frequency clock signal is stopped. As in this configuration, the generation of the gradation control signal is also stopped, so that data corresponding to the gradation is obtained. The signal modulation operation can be completely stopped, and the power consumption can be further reduced accordingly.
[0016]
Further, in the present invention, when the instruction circuit shifts from the gradation display to the binary display, if a predetermined period has elapsed after instructing the start of oscillation by the low-frequency oscillation circuit, While instructing to stop oscillation by the high-frequency oscillation circuit, when shifting from the binary display to the gradation display, if a predetermined period has elapsed after instructing the start of oscillation by the high-frequency oscillation circuit It is desirable that the low frequency oscillation circuit be instructed to stop oscillation. In general, in an oscillation circuit, the oscillation state is not stabilized immediately after the start of oscillation. However, according to this configuration, when shifting from one display to the other display in the gradation display or the binary display, In addition, when both the high-frequency oscillation circuit and the low-frequency oscillation circuit oscillate and the predetermined period has elapsed, the oscillation circuit that is no longer necessary is stopped, so that a stable oscillation state is maintained during the transition. . This prevents the image from becoming unstable due to oscillation instability.
[0017]
Furthermore, in the present invention, when only a part of the pixels is set as the display area, it is desirable that the pixels belonging to the display area are forcibly set to the binary display. Thus, if only some pixels are used as the display area and other pixels are not displayed (in the case of partial display), power consumption can be reduced accordingly. Further, when such partial display is performed, it is sufficient that the user can recognize only necessary information, so that binary display is sufficient for pixels belonging to the display area. In this binary display, unnecessary high-frequency clock signal oscillation stops, so that power consumption can be further reduced by that amount. In addition, when such partial display is performed, it is sufficient that the user can recognize only necessary information, and therefore, binary display is sufficient for pixels belonging to the display area. Therefore, when partial display is performed, power consumption can be further reduced by forcibly stopping the oscillation of an unnecessary high-frequency clock signal as a binary display.
[0018]
In such a partial display configuration, the data line driving circuit includes a memory having a region corresponding to the pixel, and in the scanning period, the period in which the display region is scanned corresponds to this. While reading the display data from the memory and generating a data signal corresponding to either the on display or the off display based on the display data, the period corresponding to the period when the display area is not scanned corresponds to the display data. A configuration that stops reading from the memory is desirable. In this configuration, the scanning line belonging to the non-display area is selected when there is no need to perform display. According to the present invention, since reading of the memory is stopped at such a time, the power consumption can be suppressed as a result, so that the power consumption can be further reduced.
[0019]
In addition, in the present invention, the pixel is preferably driven by a switching element. According to this configuration, since the on-pixel and the off-pixel are electrically separated by the switching element, the contrast and response are good, and high-definition display is possible. As such a switching element, for example, a two-terminal switch such as a TFD (Thin Film Diode) or a three-terminal switch such as a TFT (Thin Film Transistor) may be used. However, the former two-terminal type switch is advantageous in that the manufacturing process is simplified and a wiring short circuit between the scanning line and the data line does not occur.
[0020]
In addition, in order to achieve the above object, the electronic apparatus according to the present invention includes the above electro-optical device. Therefore, in this electronic apparatus, as described above, in the electro-optical device, it is possible to increase the resolution and further reduce the power consumption while suppressing the occurrence of image quality deterioration.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0022]
<First Embodiment>
First, as an electro-optical device according to the first embodiment of the present invention, a liquid crystal device using a liquid crystal as an electro-optical material and an active matrix type liquid crystal device in which pixels are driven by TFD will be described. This liquid crystal device has a configuration in which an element substrate and a counter substrate are attached to each other with a certain gap therebetween, and liquid crystal as an electro-optic material is sandwiched between the gaps.
[0023]
FIG. 1 is a block diagram showing an electrical configuration of the liquid crystal device according to the first embodiment. In this figure, a plurality of data lines 212 are formed on the element substrate, while a plurality of scanning lines 312 are formed on the counter substrate. Among these, the data lines 212 are arranged in the column (Y) direction. In addition, the scanning lines 312 extend in the row (X) direction, and the pixels 116 are formed at the intersections of the data lines 212 and the scanning lines 312. Here, each pixel 116 is an example of a switching element, which is a liquid crystal display element (liquid crystal layer) 118, and includes a series connection of a TFD (Thin Film Diode) 220 formed on the element substrate. Further, the liquid crystal layer 118 includes a rectangular pixel electrode connected to the TFD 220, a scanning line 312 that functions as an electrode, and a liquid crystal sandwiched between these electrodes. In the present embodiment, for convenience of explanation, the total number of scanning lines 312 is 200, the total number of data lines 212 is 160, and a 200 × 160 matrix display device is described. The present invention is not intended to be limited to this.
[0024]
The data line driving circuit 250 supplies data signals X1 to X160 to the respective data lines 212, and the scanning line driving circuit 350 supplies scanning signals Y1 to Y200 to the respective scanning lines 312. Is.
[0025]
In FIG. 1, the TFD 220 is connected to the data line 212 side and the liquid crystal layer 118 is connected to the scanning line 312 side. On the contrary, the TFD 220 is connected to the scanning line 312 side and the liquid crystal layer 118 is connected to the liquid crystal layer 118. The same applies to the configuration in which the layer 118 is connected to the data line 212 side.
[0026]
Next, the control circuit 400 supplies various control signals and clock signals to be described later to the data line driving circuit 250, the scanning line driving circuit 350, and the driving voltage forming circuit 500. Note that details of the data line driver circuit 250, the scan line driver circuit 350, and the control circuit 400 will be described later.
[0027]
The drive voltage forming circuit 500 generates voltage levels VDP, VDN used as data signals and voltage levels VSP, VHP, VHN, VSN used as scanning signals under the control of the control circuit 400, respectively. is there. The voltage levels VDP and VHP are shared as the same level. Similarly, the voltage levels VDN and VHN are shared as the same level. However, for convenience of explanation, these voltage levels will be described as separate notations.
[0028]
<Control circuit>
Next, a detailed configuration of the control circuit 400 will be described. FIG. 2 is a block diagram showing the configuration of the control circuit 400. In the figure, a low frequency oscillation circuit 4002 oscillates and outputs a low frequency clock signal LCK2 when the control signal LENB is at H level. On the other hand, the high frequency oscillation circuit 4004 oscillates and outputs the high frequency clock signal HCK when the control signal HENB is at the H level. Next, the frequency dividing circuit 4006a divides the high-frequency clock signal HCK and outputs a clock signal LCK1 whose frequency is reduced to a frequency similar to that of the low-frequency clock signal LCK2 by the low-frequency oscillation circuit 4002. Is.
[0029]
Here, in the present embodiment, as described later, since one horizontal scanning period is divided into two parts, the first half period and the second half period, the low frequency clock signal LCK1 or LCK2 is 1 / Used to define two horizontal scan periods. That is, the low-frequency clock signal LCK1 or LCK2 is a signal having a cycle that is ½ of one horizontal scanning period. For this reason, the frequency of the low frequency clock signals LCK1 and LCK2 is about 30 kHz. On the other hand, the frequency of the high-frequency clock signal HCK before frequency division is set to be several tens to several hundred times higher than the frequency of the low-frequency clock signal LCK2.
[0030]
On the other hand, the gradation control signal generation circuit 4008 arranges the high-frequency clock signal HCK in accordance with the weight of the display data indicating gradation in the 1/2 horizontal scanning period defined by the low-frequency clock signal LCK1. 10 is used to generate a gradation control signal GCP as shown in FIG. Here, when the supply of the high-frequency clock signal HCK is stopped, the gradation control signal generation circuit 4008 is also configured to stop generating the gradation control signal GCP. In FIG. 10, the gradation control signals GCP are arranged at an equal pitch for convenience of explanation, but the nonlinearity of the characteristics is compensated according to the voltage-transmittance characteristics in the electro-optical device. It is desirable to set the pulse intervals to be different.
[0031]
The selector 4010 selects the low frequency clock signal LCK2 by the low frequency oscillation circuit 4002 when the control signal SEL is at the H level, while the frequency dividing circuit 4006a when the control signal SEL is at the L level. The low frequency clock signal LCK1 is selected and supplied to the control signal generation circuit 4012a as the low frequency clock signal LCK.
[0032]
Here, in the liquid crystal device according to the present embodiment, the display in the gradation display mode in which the intermediate gradation can be displayed in all the pixels or the binary display mode in which all the pixels are turned on / off is displayed. The display operation is performed in the mode. The mode instruction signal BW is a signal for instructing one of the two display modes to the control signal generation circuit 4012a. The mode instruction signal BW indicates the gradation display mode when the level is L, and is binary when the level is H. This signal indicates the display mode. The mode instruction signal BW may be configured to be supplied to a control signal generation circuit 4012a by a CPU (not shown) for defining display contents, or setting contents such as a separately provided switch (not shown) are reflected. The control signal generation circuit 4012a itself may generate the mode instruction signal BW to determine the display mode. When the instruction signal BW is controlled by the CPU, when the CPU counts a predetermined time and puts the entire electronic device in the standby state, the display device also switches from the gradation display mode to the binary display mode accordingly. The instruction signal BW may be generated.
[0033]
The control signal generation circuit 4012a functions as an instruction circuit and controls various control signals and clock signals (PD, YD, YCLK, MY, INH, LP, etc.) according to the low-frequency clock signal LCK selected by the selector 4010. , MX, RES, SEL, etc.) are generated and supplied to the data line driving circuit 250 and the scanning line driving circuit 350, and each part of the control circuit 400 is controlled according to the display mode instructed by the mode instruction signal BW.
[0034]
Here, for convenience of explanation, signals supplied for driving the data line driving circuit 250 and the scanning line driving circuit 350 among signals generated by the control signal generation circuit 4012a will be briefly described. First, the partial display control signal PD is set so that only the pixel area included in a certain scanning line 312 is in a display state, and the pixel areas included in other scanning lines 312 are set as non-display areas (in the case of partial display). Is a signal that is at the H level only during a period in which the scanning line 312 included in the display region is selected and scanned, and is at the L level during other periods. Second, the start pulse YD is a pulse output at the beginning of one vertical scanning period (one frame), as shown in FIG. Third, the clock signal YCLK is a reference signal on the scanning line side and has a period of 1H corresponding to one horizontal scanning period as shown in FIG. Fourth, the AC drive signal MY is a signal used for AC driving of the liquid crystal pixels on the scanning line side, and as shown in FIG. 5, the signal level is inverted every horizontal scanning period 1H, and In the horizontal scanning period in which the same scanning line is selected, the signal level is inverted every frame. For this reason, the polarity of the scanning signal is inverted every horizontal scanning period by the AC drive signal MY, and the polarity is inverted every frame. Fifth, the control signal INH is a signal for selecting the second half period of one horizontal scanning period, and becomes H active in the second half period as shown in FIG. Sixth, the latch pulse LP is for latching the data signal on the data line side, and is a pulse output at the beginning of one horizontal scanning period as shown in FIG. Seventh, the reset signal RES is a pulse for defining the first half period and the second half period of one horizontal scanning period on the data line side, and as shown in FIG. 10, at the beginning of the first half period and the second half period. Is output. Eighth, the AC driving signal MX is a signal used for AC driving of the liquid crystal pixels on the data line side, and as shown in FIG. 10, from the latter half of a certain horizontal scanning period 1H to the next horizontal scanning period 1H. The same level is maintained until the first half of the period, and then the level is inverted. Note that the AC drive signal MX in the second half of one horizontal scanning period and the AC drive signal MY in the same period are set so as to be at an inversion level.
[0035]
Next, among the signals generated by the control signal generation circuit 4012a, control signals for controlling each part in accordance with the display mode indicated by the mode instruction signal BW will be described.
[0036]
First, the control signal SEL is formally a signal for controlling selection of the selector 4010, but substantially, in the liquid crystal device of the present embodiment, a display mode when partial display is not performed. Is a signal that prescribes That is, the instruction of the display mode when the partial display is not performed is made by the mode instruction signal BW. However, in this embodiment, the display mode is not immediately changed by the mode instruction signal BW, but the clock is generated by the selector 4010. The display mode is changed only after the signal is switched. Note that the display mode when partial display is not performed is the gradation display mode when the control signal SEL is at the L level, and the binary display mode when the control signal SEL is at the H level. In this embodiment, when partial display is performed, the display mode is forcibly shifted to the binary display mode. The reason for this is that the purpose of partial display is to reduce power consumption by using only the necessary part as the display area. When only a partial area is used as the display area, high image quality is required in the first place. This is because there is no need to perform gradation display. Secondly, the control signal HENB is a signal for controlling the oscillation of the high frequency clock signal HCK in the high frequency oscillation circuit 4004, and is at the H level if the display mode is not in the transition state, that is, in the steady state, the gradation display mode. In the binary display mode, the signal is L level. However, the control signal HENB is at the L level when performing partial display even in the gradation display mode in the steady state. Third, the control signal LENB is a signal for controlling the oscillation of the low-frequency clock signal LCK2 in the low-frequency oscillation circuit 4002 and becomes L level if the display mode is the gradation display mode in the steady state. If the mode, the signal is H level. However, the control signal LENB is at the H level when performing partial display even in the gradation display mode in the steady state.
[0037]
Therefore, in the case of the gradation display mode and when partial display is not performed, the oscillation of the low frequency clock signal LCK2 in the low frequency oscillation circuit 4002 is stopped, while the high frequency clock signal HCK in the high frequency oscillation circuit 4004 is The frequency is divided by the frequency dividing circuit 4006a to become the low frequency clock signal LCK1, which is selected by the selector 4010 and supplied to the control signal generating circuit 4012a. For this reason, the control signal generation circuit 4012a generates various control signals, clock signals, and the like based on the low frequency clock signal LCK1. Further, the gradation control signal generation circuit 4008 generates and outputs the gradation control signal GCP as described above based on the high frequency clock signal HCK and the low frequency clock signal LCK1.
[0038]
On the other hand, in the case of the binary display mode or the gradation display mode, if the partial display is performed, the high-frequency clock signal HCK in the high-frequency oscillation circuit 4004 stops oscillating, while the low-frequency oscillation circuit 4002 Since the low frequency clock signal LCK2 is selected by the selector 4010 and supplied to the control signal generation circuit 4012a, the control signal generation circuit 4012a generates various control signals and clock signals based on the low frequency clock signal LCK2. Will be. Further, since the gradation control signal generation circuit 4008 is not supplied with the high frequency clock signal HCK (and the low frequency clock signal LCK1), the generation of the gradation control signal GCP is stopped.
[0039]
The operation in the steady state in the control circuit 400 is as described above. However, when the level of the mode instruction signal BW changes (that is, when the display mode changes), the operation is performed as shown in FIG.
[0040]
When the mode instruction signal BW transitions from the L level to the H level at the timing t1 shown in this drawing and the transition from the gradation display mode to the binary display mode is instructed, the control signal generation circuit 4012a first The control signal LENB is set to H level. As a result, the low-frequency clock signal LCK2 in the low-frequency oscillation circuit 4002 oscillates, but at this time, the low-frequency clock signal LCK2 is unstable because it is immediately after oscillation. Therefore, the control signal SEL is maintained at the L level, and the low frequency clock signal LCK1 from the frequency dividing circuit 4006a is continuously supplied to the control signal generating circuit 4012a.
[0041]
Then, when the time t1 after the period T1 elapses from the timing t1, the oscillation of the low frequency clock signal LCK2 in the low frequency oscillation circuit 4002 is stabilized. Therefore, the control signal generation circuit 4012a sets the control signal SEL to the H level. Accordingly, the selector 4010 switches from the low frequency clock signal LCK1 generated by the frequency dividing circuit 4006a to the low frequency clock signal LCK2 in the low frequency oscillation circuit 4002 and supplies it to the control signal generation circuit 4012a. On the other hand, in the binary display mode, the high-frequency clock signal HCK is not necessary, so the control signal generation circuit 4012a sets the control signal HENB to the L level at the timing t2. As a result, the oscillation of the high frequency clock signal HCK in the high frequency oscillation circuit 4004 is stopped, and the generation of the gradation control signal GCP in the gradation control signal generation circuit 4008 is also stopped, and the actual shift to the binary display mode is performed thereafter. become.
[0042]
On the other hand, when the mode instruction signal BW transitions from the H level to the L level at the timing t3 shown in FIG. 3 and the transition from the binary display mode to the gradation display mode is instructed, the control signal generation circuit 4012a First, the control signal HENB is set to H level. As a result, the high-frequency clock signal HCK in the high-frequency oscillation circuit 4004 oscillates. At this time, the high-frequency clock signal HCK is unstable because it is immediately after oscillation. Therefore, the control signal SEL is maintained at the H level, and the low frequency clock signal LCK2 from the low frequency clock oscillation circuit 4002 is continuously supplied to the control signal generation circuit 4012a. Note that the generation of the gradation control signal GCP by the gradation control signal generation circuit 4008 is started by the oscillation of the high-frequency clock signal HCK. At this time, the control signal SEL is at the H level, so that a data line driving circuit to be described later 250 (PWM decoder 2506) operates in the binary display mode.
[0043]
Then, when the timing t3 has elapsed from the timing t3 until the timing t4 has elapsed, the oscillation of the high-frequency clock signal HCK in the high-frequency oscillation circuit 4002 is stabilized. For this reason, the control signal generation circuit 4012a sets the control signal SEL to the L level. As a result, the selector 4010 switches from the low frequency clock signal LCK2 by the low frequency oscillation circuit 4002 to the low frequency clock signal LCK1 by the frequency dividing circuit 4006a and supplies it to the control signal generation circuit 4012a. On the other hand, in the gradation display mode, the low-frequency clock signal LCK2 is not necessary, so the control signal generation circuit 4012a sets the control signal LENB to the L level at timing t4. As a result, the oscillation of the low frequency clock signal LCK2 in the low frequency oscillation circuit 4002 is stopped, and thereafter, the display mode actually shifts to the gradation display mode.
[0044]
Therefore, the gradation control signal GCP is generated during the period when the control signal HENB is at the H level, that is, the period excluding the period T2 from the timing t2 to the timing t3, and is supplied to the data line driving circuit 250. . It should be noted that it is desirable that the timing of the level transition of the control signal SEL is set to the beginning of one frame in order not to cause a momentary disturbance in the display image. For this reason, the gradation control generation circuit 4012a is configured to transition the level of the control signal SEL in accordance with the supply timing of the start pulse YD.
[0045]
As described above, according to the control circuit 400 of this embodiment, the two oscillation circuits of the low-frequency oscillation circuit 4002 and the high-frequency oscillation circuit 4004 are provided. If the display mode is in a steady state, only one of them oscillates. The other has stopped oscillating. In particular, in the binary display mode and in the case where partial display is performed even in the gradation display mode, the oscillation of the high-frequency clock signal HCK in the high-frequency oscillation circuit 4004 is stopped, and further, the gradation control signal Since generation of the gradation control signal GCP in the generation circuit 4008 is also stopped, power consumption is suppressed. In this case, the low-frequency clock signal LCK2 in the low-frequency oscillation circuit 4002 oscillates, but since the frequency is not inherently high, the consumed power can be suppressed to be lower than that of the high-frequency oscillation circuit 4004. .
[0046]
Furthermore, according to the control circuit 400 of the present embodiment, if there is an instruction to shift the display mode, after the oscillation of the oscillation circuit used after the transition is started, after a certain time has passed, The low-frequency clock signal is switched and the oscillation of the oscillation circuit that becomes unnecessary after the transition is stopped. For this reason, driving based on an unstable low-frequency clock signal can be avoided and switching of the display mode can be performed smoothly compared to a configuration in which the low-frequency clock signal is switched immediately by an instruction to shift to the display mode. Become.
[0047]
<Scanning line drive circuit>
Next, details of the scanning line driving circuit 350 will be described. FIG. 4 is a block diagram showing a configuration of the scanning line driving circuit 350. In this figure, a shift register 3502 is a 200-bit shift register corresponding to the number of scanning lines, and sequentially shifts a start pulse YD supplied at the beginning of one frame in accordance with a clock signal YCLK having a period of one horizontal scanning period. The transfer signals YS1, YS2,..., YS200 are output. Here, the transfer signals YS1 to YS200 specify which scanning line 312 should be selected corresponding to each scanning line 312 on a one-to-one basis.
[0048]
Subsequently, the voltage selection signal forming circuit 3504 outputs a voltage selection signal for determining a voltage to be applied to each scanning line 312 from the AC drive signal MY and the control signal INH. Here, in the present embodiment, the voltages of the scanning signals applied to the scanning lines 312 belonging to the display area are VSP (positive side selection voltage), VHP (positive side nonselection voltage), and VHN (negative side nonselection voltage). , VSN (negative selection voltage), among which the period during which VSP or VSN, which is the selection voltage, is actually applied is the latter half of one horizontal scanning period. Further, the non-selection voltage applied after the selection voltage is applied is VHP if the selection voltage is VSP, and is VHN if the selection voltage is VSN, and is uniquely determined by the selection voltage. .
[0049]
Therefore, when the partial display control signal PD is at the H level, the voltage selection signal formation circuit 3504 generates the voltage selection signal so that the voltage level of the scanning signal has the following relationship. That is, first, when a transfer signal corresponding to a certain scanning line becomes H level and the scanning line is selected, the control signal INH is at H level (second half period of one horizontal scanning period). The voltage selection signal forming circuit 3504 sets the voltage selection signal to a selection voltage according to the AC drive signal MY, and secondly, after the control signal INH transitions to the L level, it becomes a non-selection voltage corresponding to the selection voltage. Generate. Specifically, the voltage selection signal forming circuit 3504 outputs a voltage selection signal for selecting the positive side selection voltage VSP during the period in which the control signal INH is H active and the AC drive signal MY is at the H level. Thereafter, a voltage selection signal for selecting the positive side non-selection voltage VHP is output, while a voltage selection signal for selecting the negative side selection voltage VSN is output during the period when the AC drive signal MY is at the L level, Thereafter, a voltage selection signal for selecting the negative side non-selection voltage VHN is output. In the present embodiment, positive (positive polarity) and negative (negative polarity) potentials applied to the scanning lines and data lines are high potentials based on the intermediate potential between the voltages VDP and VDN applied to the data lines. The side is positive and the low potential side is negative.
[0050]
On the other hand, in the present embodiment, the voltages of the scanning signals applied to the scanning lines 312 belonging to the non-display area are only binary values of VHP and VHN. For this reason, when the partial display control signal PD is at the L level, the voltage selection signal forming circuit 3504 generates a voltage selection signal so that the voltage level of the scanning signal has the following relationship. That is, first, the transfer signal corresponding to a certain scanning line becomes H level, and the scanning line is selected, and the control signal INH becomes H level, and the latter half period of one horizontal scanning period is selected. Then, the voltage selection signal formation circuit 3504 generates a voltage selection signal so that the positive side non-selection voltage VHP and the negative side non-selection voltage VHN are inverted from one to the other.
[0051]
The level shifter 3506 expands the voltage amplitude of the voltage selection signal output by the voltage selection signal forming circuit 3504. The selector 3508 actually selects the voltage indicated by the voltage selection signal whose voltage amplitude is expanded, and supplies it to each of the corresponding scanning lines 312.
[0052]
<Voltage waveform of scanning signal>
Next, the voltage waveform of the scanning signal supplied by the scanning line driving circuit 350 having the above configuration will be considered. First, for convenience of explanation, it is assumed that full screen display is performed, that is, a case where the partial display control signal PD is always at the H level. In this case, the reference clock signal on the scanning side is the low frequency clock signal LCK1 obtained by dividing the high frequency clock signal HCK in the case of the gradation display mode, and in the case of the binary display mode. The low-frequency clock signal LCK2 from the low-frequency oscillation circuit 4002.
[0053]
Now, the voltage waveform of the scanning signal in the full screen display is as shown in FIG. That is, the start pulse YD is sequentially shifted every horizontal scanning period 1H by the clock signal YCLK, and this is output as the transfer signals YS1 to YS200. Further, the second half period of one horizontal scanning period 1H is selected by the control signal INH, and the polarity of the selection voltage is determined according to the level of the AC drive signal MY in the second half period. Therefore, the voltage of the scanning signal supplied to one scanning line becomes the positive side selection voltage VSP if the AC drive signal MY is, for example, H level in the second half of the horizontal scanning period in which the scanning line is selected. Thereafter, the positive non-selection voltage VHP corresponding to the selection voltage is held. In the second half of one horizontal scanning period after one frame has elapsed, the level of the AC drive signal MY is inverted to the L level, so that the voltage of the scanning signal supplied to the scanning line is the negative side selection voltage VSN. Thereafter, the negative non-selection voltage VHN corresponding to the selection voltage is held. For example, as shown in FIG. 5, the voltage of the scanning signal Y1 of the scanning line that is first selected in a certain nth frame becomes the positive side selection voltage VSP in the latter half of the horizontal scanning period, and then the non-selection voltage. In the next (n + 1) th frame, VHP is held, and the cycle becomes the negative selection voltage VSN in the latter half of the first horizontal scanning period, and then the negative non-selection voltage VHP is repeated.
[0054]
On the other hand, since the level of the AC drive signal MY is inverted every horizontal scanning period 1H, the voltage of the scanning signal supplied to the adjacent scanning line also has a relationship that the polarity is alternately inverted every horizontal scanning period 1H. Become. For example, as shown in FIG. 5, if the voltage of the scanning signal Y1 to the first selected scanning line in a certain nth frame is the positive selection voltage VSP in the second half of the horizontal scanning period, the second The voltage of the scanning signal Y2 to the scanning line selected in the second period becomes the negative side selection voltage VSN in the latter half of the horizontal scanning period.
[0055]
Next, the scanning signal in the case of performing partial display will be considered. In this case, the reference clock signal on the scanning side is the low-frequency clock signal LCK2 from the low-frequency oscillation circuit 4002 regardless of the display mode.
[0056]
Here, as an example of partial display, the display as shown in FIG. 6, specifically, the liquid crystal panel 100, the pixel region scanned by the 1st to 40th scanning lines counted from the top, and the 61st to 200th It is assumed that the pixel area scanned by the scanning lines is a non-display area, while partial display is performed using the pixel area scanned by the 41st to 60th scanning lines as a display area.
[0057]
Also in the case of partial display, the start pulse YD is sequentially shifted by the clock signal YCLK every one horizontal scanning period 1H, and this is output as the transfer signals YS1 to YS200 as in the case of full screen display. . However, as shown in FIG. 7, the partial display control signal PD is at the L level during a total of 180 horizontal scanning periods when the 61st to 200th scanning lines are selected in a certain frame and the 1st to 40th scanning lines are selected in the next frame. It becomes. For this reason, during the 180 horizontal scanning period, when the transfer signals YS1 to YS40 and YS61 to YS200 corresponding to the scanning line transition to the H level, and the control signal INH becomes the H level, the 1st to 40th lines and 61 to 200 are transferred. Each voltage level of the scanning signal supplied to the main scanning line is switched from the non-selection voltage VHP to VHN or from the non-selection voltage VHN to VHP.
[0058]
On the other hand, the partial display control signal PD becomes H level in a total of 20 horizontal scanning periods in which the 41st to 60th scanning lines are selected in one frame, and thus the 41st to 60th scanning in the 20 horizontal scanning periods. As far as the scanning signal supplied to the line is concerned, it is the same as in the case of full screen display.
[0059]
Therefore, the scanning signal in the case of performing the partial display as shown in FIG. 6, in particular, the scanning signal supplied to the scanning line near the boundary between the non-display area and the display area is as shown in FIG. That is, the scanning signals Y1 to Y40 and Y61 to Y200 to the 1st to 40th scanning lines and the 61st to 200th scanning lines which are non-display areas are respectively selected in the middle of the horizontal scanning period of the corresponding scanning line. It is switched from one of VHP and VHN to the other. For this reason, in the present embodiment, the polarity of the non-selection voltage is inverted every frame in the scanning signal to the non-display area.
[0060]
Here, from the standpoint of reducing power consumption, it is desirable that the scanning signal to the non-display area is an intermediate voltage between voltages VDP and VDN applied as data signals. The voltage forming circuit 500 (see FIG. 1) needs to separately form an intermediate voltage, and the number of bits is also required in the voltage selection signal by the voltage selection signal forming circuit 3504 (see FIG. 4). Since the selection range of the selector 3508 is expanded, the configuration is complicated. On the other hand, according to the present embodiment, the configuration itself is not much different from the conventional configuration in which only full screen display is performed, so that the configuration is prevented from becoming complicated. In addition, the scanning signal to the non-selected region is generated only by switching a low voltage called the non-selected voltage at an extremely long interval of 1 V corresponding to one frame. The power consumed by the drive circuit 350 is kept as low as the configuration for supplying the intermediate voltage of the data signal.
[0061]
In this embodiment, the switching interval of the non-selection voltage is a period of 1 V corresponding to one frame. However, if the interval is longer than that, power consumption associated with switching can be suppressed. For this reason, as shown in FIG. 8, the switching interval of the non-selection voltage may be 2 V corresponding to two frames, or may be a period longer than that. However, fixing the scanning signal to the non-display area to one of the non-selection voltages VHP and VHN is not preferable in a liquid crystal device premised on AC driving.
[0062]
On the other hand, after the scanning signals Y41 to Y60 to the 41st to 60th scanning lines as the display area become one of the selection voltage VSP or VSN in the latter half of the horizontal scanning period, the scanning signals Y41 to Y60 are set to the non-selection voltage corresponding to the selection voltage. The cycle is repeated, in which the other selection voltage is set in the second half of the horizontal scanning period after one frame has elapsed, and then the non-selection voltage corresponding to the selection voltage is set. Therefore, regarding the scanning signal supplied to the scanning lines in the display area, there is no change from the conventional configuration in which only full-screen display is performed. Therefore, when performing partial display, the display quality in the display area is There is no inconvenience that the display quality deteriorates compared to the screen display.
[0063]
<Data line drive circuit>
Next, details of the data line driving circuit 250 will be described. FIG. 9 is a block diagram showing a configuration of the data line driving circuit 250. In this figure, an address control circuit 2502 generates a row address used for reading display data, resets the row address by a start pulse YD supplied at the beginning of one frame, and performs one horizontal scanning period. It is configured to advance with a latch pulse LP supplied every time. However, when the partial display control signal PD becomes L level, the address control circuit 2502 continues to advance, but prohibits the supply of the row address.
[0064]
The display data RAM 2504 is a dual port RAM having areas corresponding to pixels arranged in 200 rows × 160 columns. On the writing side, display data supplied from the control circuit 400 is written to a predetermined address, while on the reading side. In this configuration, the display data at the address specified by the row address is read out for one row.
[0065]
Next, the PWM decoder 2506 performs pulse width modulation on the data signal according to the gradation, and selects the voltage selection signal for selecting the voltage as the AC drive signal MX, the reset signal RES, and the gradation according to the display data. One row is generated for each data line 212 from the control signal GCP.
[0066]
Here, in the present embodiment, the voltage of the data signal applied to the data line 212 is a binary value of VDP (positive data voltage) and VDN (negative data voltage). The display (gradation) data is 3 bits (8 gradations) in this embodiment.
[0067]
Therefore, in the gradation display mode, specifically, when the control signal SEL is at the L level, the PWM decoder 2506 generates the voltage selection signal so that the voltage level of the data signal has the following relationship. . That is, the voltage level of the data signal is first reset to a level opposite to the level of the AC drive signal MX by the reset signal RES supplied at the beginning of one horizontal scanning period, and secondly, the display data is converted to the display data. The PWM decoder 2506 generates a voltage selection signal so that the relationship is inverted to the same level as that of the AC drive signal MX at the rise of the corresponding gradation control signal GCP. However, the PWM decoder 2506 corresponds to the same level as the AC drive signal MX if the display data corresponds to OFF in the present embodiment (000), and the display data corresponds to ON in the present embodiment. If (111), the voltage selection signal is generated so as to be at an inversion level with respect to the AC drive signal MX.
[0068]
On the other hand, in the case of the binary display mode, specifically, when the control signal SEL is at the H level, the PWM decoder 2506 generates a voltage selection signal so that the voltage level of the data signal has the following relationship, for example. . That is, if the display data corresponds to OFF (000), the level is the same as that of the AC drive signal MX. If the display data is other than that, the level is inverted from the AC drive signal MX. The PWM decoder 2506 generates a voltage selection signal. In other words, in the binary display mode, the PWM decoder 2506 is forcibly turned off (000) or turned on (111) even if the display data is halftone. It is the structure which handles as. Therefore, in the binary display mode, the gradation control signal GCP is not necessary. The handling of display data in the binary display mode is not limited to this, and various methods are conceivable. For example, there is a method in which only the most significant bit of display data is judged and handled as either off or on.
[0069]
Further, when performing partial display in the present embodiment, the control signal SEL becomes H level as described above, and since the gradation control signal GCP is not supplied in the first place, the PWM decoder 2506 belongs to the display area. For the pixels, the same operation as in the binary display mode is performed. That is, when the partial display control signal PD is at the H level, the PWM decoder 2506 forces the binary display of the on display or the off display even when the display data is in a halftone as in the binary display mode. It is the structure performed automatically.
[0070]
On the other hand, in the case of partial display, it is not necessary to perform display for pixels that are non-display areas. Therefore, when the partial display control signal PD is at the L level, the PWM decoder 2506 changes the voltage level of the data signal from one of the positive data voltage VDP and the negative data voltage VDN to the other regardless of the display data. The voltage selection signal is generated so as to have a relationship in which the period of L level is inverted every period divided by an even number. In the present embodiment, the even number is “6”.
[0071]
The selector 2508 actually selects the voltage indicated by the voltage selection signal from the PWM decoder 2506 and supplies it to each corresponding data line 212.
[0072]
<Voltage waveform of data signal>
Next, a data signal supplied by the data line driving circuit 250 having the above configuration will be considered. First, for convenience of explanation, the case of the gradation display mode in full screen display will be described. In this case, the reference clock signal on the data side is a low frequency clock signal LCK1 obtained by dividing the high frequency clock signal HCK.
[0073]
In this case, the voltage waveform of the data signal Xi (i is an integer satisfying 1 ≦ i ≦ 160) is as shown in FIG. That is, if the display data is other than (000) or (111), the voltage level of the data signal Xi is set to the level and the inverted level of the AC drive signal MX by the reset signal RES supplied at the beginning of one horizontal scanning period. It is reset and inverted to the same level as the AC drive signal MX at the rise of the gradation control signal GCP corresponding to the display data. However, if the display data is (000), the voltage level of the data signal Xi is inverted from the AC drive signal MX, whereas if the display data is (111), it is the same level as the AC drive signal MX. Is done. For this reason, in the period 1H corresponding to one horizontal scanning period, the data signal Xi has a period in which it becomes the positive data voltage VDP and a period in which it becomes the negative data voltage VDN, regardless of display data, as shown in the figure. It can be seen that they are equal to each other.
[0074]
In the second half of one horizontal scanning period, the AC drive signal MX that defines the polarity of the data signal is set to the inversion level of the AC drive signal MY that defines the polarity of the scanning signal in the second half of the period. The signal Xi corresponds to the polarity of the scanning signal.
[0075]
Next, the case of the binary display mode in the full screen display will be described. In this case, the reference clock signal on the data side is the low-frequency clock signal LCK2 from the low-frequency oscillation circuit 4002. In this case, as described in the gradation display mode, the voltage level of the data signal Xi is set to an inversion level with respect to the AC drive signal MX if the display data is (000) corresponding to OFF. If it is other display data, it is set to the same level as the AC drive signal MX as (111) corresponding to ON. Here, if it is (000) corresponding to OFF or (111) corresponding to ON, the gradation control signal GCP is unnecessary as described above. For this reason, in the binary display mode, the generation of the high-frequency clock signal HCK by the high-frequency oscillation circuit 4004 (see FIG. 2) is stopped, and the generation of the gradation control signal GCP in the gradation control signal generation circuit 4008 is stopped. Therefore, the amount of power consumed is reduced. Furthermore, the frequency of the high-frequency clock signal HCK is set to be several tens to several hundred times higher than the low-frequency clock signal LCK2 by the low-frequency oscillation circuit 4002 as described above. However, in the binary display mode, the high-frequency clock signal HCK stops oscillating in the first place, so it is consumed not only by the power consumed by the oscillation but also by the capacity. This will also reduce power consumption.
[0076]
In addition, the PWM decoder 2506 (see FIG. 9) only generates a voltage selection signal according to the AC drive signal MX synchronized with the horizontal scanning in the binary display mode, and according to the gradation control signal GCP. Since the voltage selection signal corresponding to the gradation is not generated, the power consumption is reduced accordingly.
[0077]
Next, the data signal Xi when performing partial display will be considered. Again, the case of partial display as shown in FIG. 6 is assumed. In this case, the data-side reference clock signal is the low-frequency clock signal LCK2 from the low-frequency oscillation circuit 4002 regardless of the display mode. In this case, as shown in FIG. 11, the partial display control signal PD becomes H level during a total of 20 horizontal scanning periods in which the 21st to 40th scanning lines are selected in one frame. It becomes L level during a total of 180 horizontal scanning periods when the 40th and 61st to 200th scanning lines are selected.
[0078]
Among these, during the period when the partial display control signal PD is at the H level, that is, the period when the scanning line belonging to the display area is selected, the display data is handled as either off data (000) or on data (111). Therefore, it can be equated with the above-described binary display mode of full screen display. For this reason, the voltage of the data signal Xi is in accordance with the AC drive signal MX and the off data or on data to be handled. Region a in FIG. 11 (a) indicates this. Therefore, according to such a data signal Xi, in one horizontal scanning period, the period of the positive data voltage VDP and the period of the negative data voltage VDN are equal to each other, so that the partial display region PD is at the H level. Even during this period, the period for the positive data voltage VDP and the period for the negative data voltage VDN are equal to each other.
[0079]
On the other hand, during the period when the partial display control signal PD is at L level, that is, during the period when the scanning line belonging to the non-display area is selected, the voltage of the data signal Xi is controlled by the PWM decoder 2506 regardless of the display data. As shown in (a), from one of the positive side data voltage VDP or the negative side data voltage VDN to the other, every 30 horizontal scanning periods 30H obtained by dividing the total 180 horizontal scanning periods of L level by “6”. Inverted. For this reason, it can be seen that the period when the partial display control signal PD is at the L level is equal to the period when the positive data voltage VDP is equal to the period when the negative data voltage VDN is equal.
[0080]
Here, only from the viewpoint of reducing power consumption, the voltage of the data signal Xi in the period in which the scanning line belonging to the non-display area is selected is an intermediate voltage between the positive data VDP and the negative data voltage VDN. However, in this configuration, the drive voltage generation circuit 500 (see FIG. 1) needs not only to separately generate an intermediate voltage, but also in the voltage selection signal by the PWM decoder 2506 (see FIG. 9). An extra number is required, and further, the selection range of the selector 2508 is expanded, so that the configuration becomes complicated. On the other hand, according to the present embodiment, the configuration itself is not much different from the conventional configuration in which only full screen display is performed, so that the configuration is prevented from becoming complicated. In addition, the data signal Xi in the period in which the scanning line in the non-selected region is selected has the horizontal data voltage VDP or the negative side data voltage VDN 30 horizontal, which is extremely longer than that in the case where the scanning line in the display region is selected. Since it is generated only by switching at intervals of the scanning period, the power consumed by the data line driving circuit 250 when performing partial display is kept as low as the configuration for supplying the intermediate voltage.
[0081]
Furthermore, when the partial display control signal PD is at the L level, in this embodiment, as described above, the supply of the row address from the address control circuit 2502 is prohibited. Here, in the period in which the partial display control signal PD is at the L level, display is not performed during that period, so display data is not necessary. Therefore, the PWM decoder 2506 may simply ignore the display data read from the display data RAM during the period in which the partial display control signal PD is at the L level. If the address supply is prohibited, the power consumed for reading the display data can be suppressed.
[0082]
In addition, when partial display is performed in the present embodiment, the display data for the display area is forcibly handled as off-data or on-data, and as a result, the gradation control signal GCP becomes unnecessary. As in the binary display mode, power consumption is suppressed.
[0083]
In the present embodiment, on the other hand, when the partial display control signal PD is at the L level, the inversion interval of the data signal Xi is set to each period obtained by dividing the L level period by “6”. However, it may be an even number greater than this, or an even number less than this. For example, as shown in FIG. 11B, the inversion interval of the data signal Xi may be a 45 horizontal scanning period 45H obtained by dividing the period during which the partial display control signal PD is at the L level by “4”. As shown in FIG. 11C, a 90 horizontal scanning period 90H divided by “2” may be used.
[0084]
In addition, even when the period during which the partial display control signal PD is at the L level is an even number such as a 179 horizontal scanning period that does not break even, the period when the partial data control signal PD becomes the positive data voltage VDP is 90 horizontal scanning periods. It is desirable that the period of the negative data voltage VDN be 89 horizontal scanning periods and that both periods be aligned as much as possible. In this case, after the period for the positive data voltage VDP is set to 90 horizontal scanning periods and the period for the negative data voltage VDN is set to 89 horizontal scanning periods, they are switched to become the positive data voltage VDP. The period may be 89 horizontal scanning periods, and the period of the negative data voltage VDN may be 90 horizontal scanning periods.
[0085]
<Applied waveform to pixel>
Next, voltage waveforms actually applied in the pixel 116 will be described with reference to FIG. First, as described above, the scanning signal Yj (j is an integer satisfying 1 ≦ j ≦ 200), if the partial display control signal PD is at the H level, the positive side selection voltage VSP in the second half of the horizontal scanning period. Thereafter, the positive side non-selection voltage VHP is held, and after one frame has elapsed, the negative side selection voltage VSN is held in the second half of the next one horizontal scanning period, and then the negative side non-selection voltage VHP is held. As shown in FIG. On the other hand, on (111), halftone (100), and off (000) are exemplified as display data. If the partial display control signal PD is H level, the data signal Xi corresponding to such display data is: They are as shown in FIG. 6A, FIG. 5B, and FIG. These points are as described above. Therefore, the voltage waveform actually applied to the pixel 116 is obtained by subtracting the scanning signal Yj from the data signal Xi. Therefore, when the display data is on, halftone, and off, FIG. (E) and (f) in FIG.
[0086]
Here, as described above, the data signal Xi is supplied so that the period of the positive data voltage VDP and the period of the negative data voltage VDN are equal regardless of the display data. In the holding period (period other than the corresponding horizontal scanning period), no matter how the display data changes, the effective voltage values applied to all the pixels are equal to each other. For this reason, the rate at which the charges written in the liquid crystal layer 118 in the horizontal scanning period (the latter half of the period) are discharged due to the off-leak of the TFD 220 is uniform across all the pixels 116. This can be said regardless of whether or not partial display is performed in the present embodiment. Therefore, the charges written in the pixels that should have the same density are reduced (discharged) until the next writing, no matter what pattern is displayed after that, so it occurs when a specific pattern is displayed. It is possible to prevent the display quality from deteriorating.
[0087]
Further, as described above, in the TFD 220, the current-voltage characteristic is nonlinear in both positive and negative directions, but the characteristic may be slightly different between the positive electrode side and the negative electrode side. Here, in the present embodiment, the polarity of the adjacent scanning lines is inverted, and the polarity of the data signal is also made to correspond to the polarity of the scanning signal. Therefore, the pixels located on the even-numbered scanning lines and the odd-numbered scanning lines The blinking of the pixels located at the locations alternately occurs. For this reason, flicker is inconspicuous.
[0088]
Thus, according to the liquid crystal device of the first embodiment, the control circuit 400 shown in FIG. 4 includes two oscillation circuits. If the display mode is in a steady state, only one of them oscillates. The other is configured to stop oscillation. In particular, in the case of the binary display mode and the case where partial display is performed even in the gradation display mode, the oscillation of the high-frequency clock signal HCK is stopped, and further, the generation of the gradation control signal GCP is also stopped. As a result, power consumption is reduced.
[0089]
In FIG. 1, the partial display control signal PD is supplied from the control circuit 400 to the drive voltage forming circuit 500 for the following reason. That is, the selection voltage VSP (VSN) is about 20 to 25 V, which is much higher than the input voltage 3 to 5 V for operating the logic circuit. For this reason, the drive voltage forming circuit 500 generally has a configuration in which a single power supply voltage is boosted by a charge pump circuit to generate a selection voltage. Here, when the partial display control signal PD is at the L level, that is, when partial display is performed and the scanning line in the non-display area is selected, the drive voltage forming circuit 500, as described above, There is no need to generate the voltages VSP and VSN used as selection signals. Therefore, when the partial display control signal PD is at the L level, the drive voltage generation circuit 500 stops the operation of the charge pump circuit and suppresses the consumed power accordingly.
[0090]
Second Embodiment
In the first embodiment described above, the active matrix liquid crystal device in which the pixel 116 is driven by the TFD 220 has been described. However, the present invention can also be applied to a passive matrix liquid crystal device in which the pixel is not driven by a switching element. It is. Therefore, a passive matrix liquid crystal device will be described as a second embodiment of the present invention. FIG. 13 is a block diagram showing this electrical configuration. As shown in this figure, on the liquid crystal panel 102, 160 data (segment) electrodes 212 are formed extending in the column (Y) direction, while 200 scanning (common) electrodes 312 are arranged in a row. It is formed extending in the (X) direction. Here, in the liquid crystal panel 102, the data electrode 212 is formed on one of the pair of substrates and the scanning electrode 312 is formed on the other substrate, and a liquid crystal is used as an example of an electro-optic material between the two substrates. Is sandwiched. Therefore, each pixel 116 in the present embodiment is configured by the liquid crystal sandwiched between the electrodes at each intersection of the data electrode 212 and the scan electrode 312 and is arranged in a matrix of 200 rows × 160 columns. Will be arranged. The data electrode drive circuit 252 supplies data signals X1 to X160 to the data electrodes 212, and the scan electrode drive circuit 352 supplies scan signals Y1 to Y200 to the scan electrodes 312. is there.
[0091]
Here, the data electrode drive circuit 252 has substantially the same configuration as the data line drive circuit 250 in the first embodiment. On the other hand, the scanning line electrode driving circuit 352 is different from the scanning line driving circuit 350 of the first embodiment in the following points because the liquid crystal panel 102 in the present embodiment is a passive matrix type. In other words, the scan electrode drive circuit 352 of the second embodiment outputs an intermediate voltage between the signals VDP and VDN applied as data signals instead of outputting the non-selection voltage VHP or VHN in the scan line drive circuit 350 of the first embodiment. VC is output. For this reason, in the scan electrode drive circuit 352 of the present embodiment, the signal level applied to the scan electrode 312 may be a ternary value, but the drive voltage forming circuit 502 is configured to separately generate this intermediate voltage VC. Yes. That is, in the drive voltage forming circuit 502 in the second embodiment, in addition to the voltages VDP and VDN applied as data signals and the voltages VSP and VSN used as scanning signal selection voltages, intermediate voltages of the voltages VSP and VSN are used. It is the structure which produces | generates VC.
[0092]
In the liquid crystal device according to the second embodiment, the scanning signal Yj, the data signal Xi corresponding to on (111), halftone (100), and off (000) as display data, and the pixel 116 based on these signals are displayed. The applied waveform is as shown in FIG. That is, the scanning signal Yj is an intermediate voltage VC instead of the non-selection voltages VHP and VHN in the first embodiment.
[0093]
As for other points, for example, the configuration in the control circuit 400, the display mode, the partial display, and the like are the same as those in the first embodiment. For this reason, also in the liquid crystal device according to the second embodiment, when the display mode is in a steady state, only one of the two oscillation circuits oscillates, and the other stops the oscillation. In particular, in the case of the binary display mode and the case where partial display is performed even in the gradation display mode, the oscillation of the high-frequency clock signal HCK is stopped, and further, the generation of the gradation control signal GCP is also stopped. With this configuration, power consumption is suppressed.
[0094]
<Third Embodiment>
Furthermore, the present invention can also be applied to an active matrix liquid crystal device using a three-terminal switch such as a TFT as a switching element for driving a pixel. Therefore, as a third embodiment of the present invention, an active matrix liquid crystal device in which pixels are driven by TFTs will be described. This liquid crystal device has a configuration in which an element substrate and a counter substrate are attached to each other with a certain gap therebetween, and liquid crystal as an electro-optic material is sandwiched between the gaps. In the configuration using TFTs as the switching elements, it is not necessary to divide one horizontal scanning period 1H into the first half and the second half as in the first and second embodiments. For this reason, in the third embodiment, a signal (RES, INH, etc.) for dividing one horizontal scanning period 1H into the first half and the second half is not generated.
[0095]
FIG. 15 is a block diagram showing an electrical configuration of the liquid crystal device according to the third embodiment. In this figure, both the data line 212 and the data line 312 are formed on the element substrate. Among these, 160 of the data lines 212 are in the column (Y) direction and 200 of the scanning lines 312 are in the row. They extend in the (X) direction. The pixels 116 are provided corresponding to the intersections of the data lines 212 and the scanning lines 312 and are arranged in a matrix of 200 rows × 160 columns as in the first and second embodiments.
[0096]
Here, in the pixel 116, the gate of the TFT 120 is connected to the scanning line 312, the source is connected to the data line 212, and the drain is connected to the liquid crystal layer 118. Here, the liquid crystal layer 118 includes a rectangular pixel electrode connected to the drain of the TFT 120, a common electrode formed on the counter substrate and applied with the intermediate voltage VC, and a liquid crystal sandwiched between the electrodes. Consists of Note that a storage capacitor is formed between the pixel electrode (the drain of the TFT 120) and the capacitor line connected to a constant potential to prevent leakage of charges stored in the liquid crystal layer 118. FIG. Is omitted.
[0097]
Next, the scanning line driving circuit 354 supplies the scanning signals G1 to G200 to the scanning lines 312 respectively. Specifically, as shown in FIG. 17, the scanning line driving circuit 354 sequentially transfers the start pulse YD supplied at the beginning of one frame in accordance with the clock signal YCLK corresponding to one horizontal scanning period 1H. Signals generated based on the transfer signal are supplied as scanning signals G1 to G200 to the corresponding scanning lines 312 respectively. Here, the scan electrode drive circuit 354 of the present embodiment uses the voltage VGH as the H level and the voltage VGL as the L level in the scan signals G1 to G200, respectively. For this reason, the drive voltage formation circuit 504 is configured to generate these voltages VGH and VGL and supply them to the scanning line drive circuit 354. When a certain scanning line 312 is selected and a voltage VGH which is an H level is supplied to the scanning line 312 as a scanning signal, all of the TFTs 120 connected to the scanning line 312 are turned on, while not selected. When the voltage VGL of L level is supplied to the scanning line 312, all the TFTs 120 connected to the scanning line 312 are turned off.
[0098]
On the other hand, the data line driving circuit 254 generates control signals S <b> 1 to S <b> 160 based on display data of one row of pixels 116 intersecting with the selected scanning line 312. Here, the control signals S1 to S160 control the ON period of the switch 2549 provided corresponding to each data line for each horizontal scanning period 1H. Note that details of the data line driver circuit 254 will be described later.
[0099]
<Control circuit>
Next, the control circuit 404 of this embodiment will be described. The control circuit 404 controls the data line driving circuit 254 and the scanning driving circuit 354 by supplying various control signals and clock signals. In this respect, the control circuit 404 is common to the control circuit 400 (see FIG. 2) in the first (second) embodiment.
[0100]
FIG. 16 is a block diagram showing a configuration of the control circuit 404. The control circuit 404 in this figure is different from the control circuit 400 in FIG. 2 as follows. That is, first, since the low frequency clock signal LCK2 is a signal that defines a 1/2 horizontal scanning period, the low frequency clock signal LCK2 is divided by 1/2 by the frequency dividing circuit 4014 in the control circuit 404. The clock signal LCK2b defining one horizontal scanning period 1H is used. Similarly, the high-frequency clock signal HCK from the high-frequency oscillation circuit 4004 is further divided by half by the frequency dividing circuit 4006b as compared with the frequency dividing circuit 4006a in FIG. 2, and is used as the clock signal LCK1b. For this reason, the selector 4010 selects either the clock signal LCK1b or the clock signal LCK2b according to the control signal SEL, and supplies it to the control signal generation circuit 4012b as the clock signal LCKb.
[0101]
Second, in the control circuit 404, either the gradation control signal GCP from the gradation control signal generation circuit 4008 or the low-frequency clock signal LCK2 from the low-frequency oscillation circuit 4002 is selected by the selector 4016 and selected. The control signal GCPb is supplied to the data line driving circuit 254. Here, the selector 4016 selects the clock signal LCK2 when the control signal SEL is at the H level, and selects the gradation control signal GCP when the control signal SEL is at the L level. . In this embodiment, gradation display of 8 gradations is performed in the gradation display mode, but the gradation control signal GCP in this embodiment is shown in FIG. 19 unlike the first embodiment. As described above, in one horizontal scanning period, the pulse interval is set to correspond to the voltage-transmittance characteristic (so-called VT characteristic) in the electro-optical device including the liquid crystal and the switching element, and the non-linear characteristic is compensated. It has been made to. For this reason, the number of pulses of the gradation control signal GCP supplied in one horizontal scanning period is “8” like the number of gradations.
[0102]
Thirdly, in the present embodiment, one horizontal scanning period is not divided into the first half and the second half, and therefore, the control signal INH and the reset signal RES for this purpose are not generated (not required) in the control signal generation circuit 4012b. On the other hand, the AC drive signal MX is the same as in the first embodiment in that the level is inverted every frame, but the level is inverted every horizontal scanning period as shown in FIG. 19 or FIG. However, it differs from the first embodiment. In this embodiment, since the scanning line 312 is not AC driven, the AC driving signal MY is not generated by the control signal generation circuit 4012b.
[0103]
Fourth, when the control signal generation circuit 4012b sets the control signal SEL to the H level according to the mode instruction signal BW, the low frequency clock signal LCK2 from the low frequency oscillation circuit 4002 and the clock signal selected by the selector 4010 are displayed. A logical product signal with an inverted signal of LCKb (LCK2b) is output as a latch pulse signal LP. When the control signal SEL is set to L level, the control signal generation circuit 4012b outputs the latch pulse LP at the beginning of the horizontal scanning period according to the clock signal LCKb (LCK1b) selected by the selector 4010. The control signal generation circuit 4012b generates signals other than the latch pulse LP, that is, the start pulse YD, the clock signal YCLK, and the AC drive signal MX based on the clock signal LCKb selected by the selector 4010.
[0104]
Fifth, the high frequency clock signal HCK and the clock signal LCK2b are further supplied as control signals from the control circuit 404 to the data line driving circuit 254, respectively. Since the other points are the same as those of the control signal 400 in FIG. 2, the description thereof will be omitted.
[0105]
<Data line drive circuit>
Returning to FIG. 15 again, the data line driving circuit 254 will be described. As shown in this figure, the data line driving circuit 254 includes a data voltage generation circuit 2540, an address control circuit 2542, a display data RAM 2544, a PWM decoder 2546, and a switch circuit 2548. Among these, the address control circuit 2542 and the display data RAM 2544 are the same as the address control circuit 2502 and the display data RAM 2504 shown in FIG. 9, respectively. In other words, the address control circuit 2542 generates a row address used for reading display data, and resets the row address by the start pulse YD supplied at the beginning of one frame and every horizontal scanning period. Stepping is performed by the supplied latch pulse LP. The display data RAM 2544 is a dual port RAM having an area corresponding to pixels arranged in 200 rows × 160 columns. On the writing side, display data supplied from the control circuit 404 is written to a predetermined address. On the reading side, the display data at the address specified by the row address is read out for one row.
[0106]
Next, the PWM decoder 2546 outputs control signals S1 to S160 for controlling the opening and closing of the switch 2549 provided corresponding to the data line 212 in the switch circuit 2548 corresponding to the read display data. . Specifically, the PWM decoder 2546 outputs the following control signals S1 to S160 when the control signal SEL supplied from the control circuit 404 is at the L level (when the display mode is the gradation display mode). Generate. That is, the PWM decoder 2546 is first set to the H level by the latch pulse signal LP supplied at the beginning of the horizontal scanning period, and secondly, the selected gradation control signal GCPb (control signal) corresponding to the display data. When SEL is at the L level, the control signals S1 to S160 reset to the L level are generated at the fall of the gradation control signal GCP).
[0107]
On the other hand, when the control signal SEL supplied from the control circuit 404 is at the H level (when the display mode is set to the binary display mode), the PWM decoder 2546 generates the following control signals S1 to S160. . That is, the PWM decoder 2546 is first set to the H level by the latch pulse signal LP supplied at the beginning of the horizontal scanning period, and secondly, if the display data corresponds to OFF (000), During the horizontal scanning period, the selection gradation control signal GCPb (or the clock signal LCK2 when the control signal SEL is at the H level) is reset to the L level at the first fall of the selected gradation control signal GCPb. In the horizontal scanning period, the control signals S1 to S160 reset to the L level are generated at the second falling edge of the selected gradation control signal GCPb.
[0108]
As described above, the switch circuit 2548 includes the switches 2549 provided corresponding to the data lines 212, and one end of each switch 2549 is connected to the corresponding data line 212. The other end is commonly connected to the signal line L.
[0109]
<Data voltage generation circuit>
Next, the data voltage generation circuit 2540 alternates the ramp waveform rising from the intermediate voltage VC to the positive data voltage VDP and the ramp waveform falling from the intermediate voltage VC to the negative data voltage VDN every horizontal scanning period 1H. And applied to the signal line L as the signal VD. FIG. 18 is a block diagram showing a detailed configuration of the data voltage generation circuit 2540. As shown in this figure, the data voltage generation circuit 2540 includes a counter 2542, a D / A converter 2544, a multiplexer 2546, and a selector 2548.
[0110]
Among these, after being reset by the latch pulse LP, the counter 2542 counts up the high-frequency clock signal HCK from the high-frequency oscillation circuit 4004 (see FIG. 16) when the AC drive signal MX is at the H level, while AC drive. When the signal MX is at L level, it is counted down. Note that a signal obtained by appropriately dividing the high-frequency clock signal HCK may be supplied to the counter 2542. Next, the D / A converter 2544 outputs the signal VD1 having a voltage corresponding to the count result of the counter 2542. Specifically, the D / A converter 2544 sets the voltage of the signal VD1 to the intermediate voltage VC when the count result is zero, and if the count is a positive value, the signal VD1 is proportional to the count result. Is increased to the positive side (data voltage VDP side), and if the count is a negative value, the voltage of the signal VD1 is decreased to the negative side (data voltage VDN side) in proportion to the count result. Therefore, the drive voltage generation circuit 504 (see FIG. 16) is configured to generate these voltages VDP, VC, and VDN and supply them to the D / A converter 2544 in the data line drive circuit 254.
[0111]
On the other hand, the multiplexer 2546 selects one of the voltages VDP, VC, and VDN according to the levels of the clock signal LCK2b and the AC drive signal MX, and generates a signal VD2 having the following voltage. That is, the multiplexer 2546 sets the voltage of the signal VD2 to the intermediate voltage VC and the low frequency clock signal LCK2b to the H level when the low frequency clock signal LCK2b by the frequency dividing circuit 4014 (see FIG. 16) is at the L level. If the AC drive signal MX is at the H level, the voltage of the signal VD2 is set to the positive data voltage VDP, and the low frequency clock signal LCK2b is at the H level, and When the AC drive signal MX is at the L level, the voltage of the signal VD2 is output as the negative data voltage VDN.
[0112]
Then, when the control signal SEL by the control signal generation circuit 4012b (see FIG. 16) is at the L level, the selector 2548 selects the signal VD1 by the D / A converter 2544, while the control signal SEL is at the H level. In this case, the signal VD2 from the multiplexer 2546 is selected and supplied to the signal line L as the signal VD.
[0113]
<Operation>
Next, the operation of the liquid crystal device according to this embodiment will be described. First, for convenience of explanation, an operation when the display mode is the gradation display mode, that is, when the control signal SEL is at the L level will be described.
[0114]
FIG. 19 is a timing chart for explaining the operation when the display mode is the gradation display mode in the liquid crystal device of the present embodiment. As shown in this figure or as described above, the latch pulse LP is supplied at the beginning of one horizontal scanning period 1H, while the AC drive signal MX is inverted in level every one horizontal scanning period 1H. Supplied.
[0115]
In the control circuit 404 (see FIG. 16), when the control signal SEL is set to L level, only the high frequency oscillation circuit 4004 oscillates and the low frequency oscillation circuit 4002 stops oscillating. 4012b generates various control signals based on the clock signal LCK1b obtained by dividing the high-frequency clock HCK. At this time, the selector 4016 selects the gradation control signal GCP from the gradation control signal generation circuit 4008. For this reason, the selected gradation control signal GCPb becomes a gradation control signal GCP as shown in FIG.
[0116]
On the other hand, in the data voltage control circuit 2540 (see FIG. 18), when the control signal SEL is at the L level, the output signal VD1 from the D / A converter 2544 is selected by the selector 2548 and supplied to the signal line L as the signal VD. The Here, when the latch pulse LP is supplied in the horizontal scanning period in which the AC drive signal MX is at the H level, the counter 2542 counts up the high-frequency clock signal HCK. Therefore, the signal VD output from the selector 2548, that is, the signal VD1 output from the D / A converter 2544, is supplied from the intermediate voltage VC to the positive side after the latch pulse LP is supplied, as shown in FIG. Rises linearly to the data voltage VDP.
[0117]
The PWM decoder 2546 sets all of the control signals S1 to S160 to the H level at the rising edge of the latch pulse LP supplied at the beginning of one horizontal scanning period, and then supplied as the selected gradation control signal GCPb. Among the pulses of the adjustment control signal GCP, the pulse corresponding to the display data is reset to the L level at the falling edge. For this reason, the switch 2549 connected to each data line 212 is turned on at the beginning of one horizontal scanning period, and then turned off when the corresponding control signal is reset to the L level. Therefore, for example, the voltage of the signal line L immediately before the control signal Si is reset to the L level is applied to the i-th data line 212 (i is an integer satisfying 1 ≦ i ≦ 160) counted from the left in FIG. Is applied to the liquid crystal layer 118 of the pixel 116 positioned at the intersection of the scanning line 312 selected in the horizontal scanning period and the i-th data line 212.
[0118]
Here, if the display data of the pixel 116 located at the intersection of the scanning line 312 selected in a certain horizontal scanning period and the i-th data line 212 corresponds to OFF (000), the control signal Xi is After being set to H level at the beginning of the horizontal scanning period, it is immediately reset to L level at the falling edge of the first pulse in the gradation control signal GCP. Becomes substantially the intermediate voltage VC. For this reason, almost no voltage is applied to the liquid crystal layer 118 of the pixel 116, and as a result, the pixel 116 has a transmittance corresponding to OFF.
[0119]
On the other hand, if the display data of the pixel corresponds to ON (111), the control signal Xi is set to the H level at the beginning of the horizontal scanning period, and then the rising edge of the last pulse in the gradation control signal GCP is set. Since the voltage is reset to the L level at the fall, the voltage applied to the i-th data line 212 is substantially the positive data voltage VDP. Therefore, as a result of the voltage (VDP−VC) being applied to the liquid crystal layer 118 of the pixel 116, the pixel 116 has a transmittance corresponding to ON.
[0120]
If the display data of the pixel corresponds to halftone (001) to (110), the control signal Xi is set to the H level at the beginning of the horizontal scanning period, and then the gradation control signal GCP. Since it is reset to the L level at the fall of the second to seventh pulses, the voltage applied to the i-th data line 212 is a voltage corresponding to the transmittance of the display data. Therefore, the pixel 116 has a transmittance corresponding to the display data.
[0121]
Next, the operation when the display mode is the binary display mode, that is, when the control signal SEL is at the H level will be described. First, in the control circuit 404 (see FIG. 16), when the control signal SEL is set to H level, only the low-frequency oscillation circuit 4002 oscillates and the high-frequency oscillation circuit 4004 stops oscillating, so the control signal generation circuit 4012b Generates various control signals based on the low-frequency clock LCK2 and the clock signal LCK2b obtained by dividing the low-frequency clock LCK2. In particular, the control signal generation circuit 4012b is generated by the low-frequency oscillation circuit 4002 as shown in FIG. 20 or as already described, and has a low cycle having a half period of one horizontal scanning period 1H. A latch pulse LP is generated by obtaining a logical product signal of the frequency clock LCK2 and an inverted signal of the clock signal LCK2b obtained by dividing the frequency clock LCK2 by 1/2 by the frequency dividing circuit 4014. At this time, the selector 4016 selects the clock signal LCK2 from the gradation control signal generation circuit 4008. Therefore, the selected gradation control signal GCPb is a clock signal LCK2 as shown in FIG.
[0122]
On the other hand, in the data voltage control circuit 2540 (see FIG. 18), when the control signal SEL is at the H level, the output signal VD2 from the multiplexer 2546 is selected by the selector 2548 and supplied to the signal line L as the signal VD. Here, the multiplexer 2546 selects the intermediate voltage VC in the horizontal scanning period in which the AC drive signal MX is at the H level and the clock signal LCK2b is in the L level, while in the case of the horizontal scanning period. When the clock signal LCK2b is at the H level, the positive voltage VDP is selected and output as the signal VD2, so that the signal VD output by the selector 2548 is as shown in FIG.
[0123]
The PWM decoder 2546 sets all of the control signals S1 to S160 to the H level at the rising edge of the latch pulse LP obtained as a logical product, and if the corresponding display data is OFF, the selected gradation control signal At the first fall of the clock signal LCK2 supplied as GCPb, and when the read display data is other than OFF, the clock signal LCK2 is reset to the L level at the second fall.
[0124]
Here, for example, if the display data of the pixel 116 located at the intersection of the scanning line 312 selected in a certain horizontal scanning period and the i-th data line 212 corresponds to OFF (000), the control signal Xi Is reset to L level at the first falling edge of the clock signal LCK2 after being set to H level at the beginning of the horizontal scanning period, so that the voltage applied to the i-th data line 212 is almost intermediate. It becomes the voltage VC. For this reason, almost no voltage is applied to the liquid crystal layer 118 of the pixel 116, and as a result, the pixel 116 has a transmittance corresponding to OFF.
[0125]
On the other hand, if the display data of the pixel is (001) to (111) other than OFF, the control signal Xi is set to the H level at the beginning of the horizontal scanning period, and then the second rise of the clock signal LCK2. Since the voltage is reset to the L level at the fall, the voltage applied to the i-th data line 212 becomes the positive data voltage VDP. Therefore, as a result of the voltage (VDP−VC) being applied to the liquid crystal layer 118 of the pixel 116, the pixel 116 has a transmittance corresponding to ON.
[0126]
In the horizontal scanning period in which the AC drive signal MX is at the L level, the PWM decoder 2546 outputs the control signals S1 to S160 that are exactly the same as those in the horizontal scanning period in which the AC drive signal MX is at the H level if the display data is the same. Output. However, in the data voltage generation circuit 2540, when the control signal SEL is at the L level, the counter 2542 counts down the high frequency clock HCK, so that the D / A converter 2544 generates the signal VD1 from the intermediate voltage VC to the negative side. On the other hand, when the control signal SEL is at the H level when the control signal SEL is at the H level, the multiplexer 2546 selects the negative voltage VDN as the signal VD2 if the clock signal LCKb is at the H level. For this reason, during the horizontal scanning period in which the AC drive signal MX is at the L level, the voltage applied to each data line 212 is independent of the level of the control signal SEL, that is, regardless of the actual display mode. Compared with the case where MX is at the H level, the intermediate voltage VC is inverted. Therefore, a direct current is applied to the liquid crystal layer 118 of each pixel 116 to prevent deterioration of the liquid crystal material.
[0127]
As described above, in the liquid crystal device of the third embodiment, although the driving method is different from that of the liquid crystal device of the first embodiment or the second embodiment, the control circuit 404 includes two oscillation circuits and the display mode is in a steady state. If so, this is common in that only one of them oscillates and the other oscillation stops. In particular, in the case of the binary display mode and the case where the partial display is performed even in the gradation display mode, the oscillation of the high-frequency clock signal HCK is stopped, and the generation of the gradation control signal GCP is also performed. Since it stops, it is common also in the point that consumption of electric power is suppressed.
[0128]
In the control circuit 404, the operation at the level transition of the mode instruction signal BW, more specifically, if there is an instruction to shift the display mode, a certain period of time elapses after starting oscillation of the oscillation circuit used after the transition. After the oscillation stabilizes, the operation of switching the low-frequency clock signal and stopping the oscillation of the oscillation circuit that becomes unnecessary after the transition (see FIG. 3) is the same as in the first embodiment. For this reason, driving based on an unstable low-frequency clock signal can be avoided and switching of the display mode can be performed smoothly compared to a configuration in which the low-frequency clock signal is switched immediately by an instruction to shift to the display mode. Become.
[0129]
In the third embodiment, the partial display has not been described for the sake of simplification, but it is needless to say that the partial display may be performed as in the first and second embodiments.
[0130]
<Others>
In each of the above-described embodiments, a liquid crystal device using liquid crystal as an electro-optic material has been described as an example. However, an electro-optic device that performs display by various electro-optic effects, such as an electroluminescence device or a plasma display. It is applicable to. That is, the present invention can be applied to all electro-optical devices having a configuration similar to that of the liquid crystal device described above.
[0131]
<Electronic equipment>
Next, a case where the above-described electro-optical device is applied to a portable electronic device will be described. In this case, as shown in FIG. 21, the electronic apparatus mainly includes a display information output source 1000, a display information processing circuit 1002, a drive circuit 1004, a liquid crystal panel 100 (102, 104), a clock generation circuit 1008, and a power supply circuit. 1010. Among these, the display information output source 1000 includes a memory such as a ROM (Read Only Memory) and a RAM (Random Access Memory), a storage unit such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on a clock signal from the generation circuit 1008, display information such as an image signal in a predetermined format is output to the display information processing circuit 1002. The display information processing circuit 1002 has a high-level configuration including the control circuit 400 in FIG. 1 (control circuit 404 in FIG. 16), and further includes a serial-parallel conversion circuit, an amplification / polarity inversion circuit, a rotation circuit, and gamma correction. Including a variety of known processing circuits such as a circuit and a clamp circuit, a digital signal is sequentially generated from display information input based on a clock signal and output to a drive circuit 1004 together with a timing signal such as a clock signal CLK and a control signal. To do. Further, the driving circuit 1004 corresponds to the data line driving circuit 250 (252, 254), the scanning line driving circuit 350 (352, 354), the control circuit 400 (404), or the like, which is further used for inspection in the manufacturing process. It includes the inspection circuit used. The power supply circuit 1010 supplies a predetermined power to each circuit, and is a concept including the drive voltage forming circuit 500 (502, 504) described above.
[0132]
<Mobile phone>
Next, an example in which the above-described liquid crystal device is applied to a mobile phone will be described. FIG. 22 is a perspective view showing the configuration of this mobile phone. In the figure, a mobile phone 1300 includes a liquid crystal panel 100 (102, 104) in addition to a plurality of operation buttons 1302, as well as an earpiece 1304 and a mouthpiece 1306. In this liquid crystal panel 100, full-screen display with the entire area as the display area at the time of incoming call or outgoing call is performed in the gradation display mode or the binary display mode, while necessary information such as electric field strength, numbers, characters, etc. is received during standby. A partial display is performed in which the binary display is performed in the minimum area in the display screen and the remaining area is not displayed. Such control of the full screen display mode and the partial display mode is performed based on the configuration described in each of the above embodiments. As a result, the power consumed by the liquid crystal device during standby can be suppressed, and the standby time can be extended.
[0133]
In addition, as an electronic device to which the liquid crystal device according to the present embodiment is applied, a device that performs gradation display and strongly requires low power consumption, for example, the above-described mobile phone, pager, watch, PDA (for personal use) An information terminal) is preferable. However, this also applies to LCD TVs, viewfinder type, monitor direct view type video tape recorders, car navigation systems, calculators, word processors, workstations, videophones, POS terminals, touch panel devices, etc. Is possible.
[0134]
【The invention's effect】
As described above, according to the present invention, particularly in the binary display mode or the partial display, only the low-frequency oscillation circuit is oscillated and the high-frequency oscillation circuit is stopped. Electricity can be achieved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an electrical configuration of a liquid crystal device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a control circuit in the liquid crystal device.
FIG. 3 is a timing chart for explaining an operation at the time of a display mode transition in the control circuit.
FIG. 4 is a block diagram showing a configuration of a scanning line driving circuit in the liquid crystal device.
FIG. 5 is a timing chart for explaining the operation of the scanning line driving circuit in the liquid crystal device.
FIG. 6 is a plan view for explaining partial display in the liquid crystal device.
FIG. 7 is a timing chart showing a voltage waveform of a scanning signal in the case of partial display.
FIG. 8 is a timing chart showing a voltage waveform of a scanning signal in the case of partial display.
FIG. 9 is a block diagram showing a configuration of a data line driving circuit in the liquid crystal device.
FIG. 10 is a timing chart for explaining the operation of the data driving circuit;
FIG. 11 is a detailed timing chart for explaining the operation of the data driving circuit;
FIG. 12 is a timing chart showing a voltage waveform applied to a pixel in the liquid crystal device.
FIG. 13 is a block diagram showing an electrical configuration of a liquid crystal device according to a second embodiment of the present invention.
FIG. 14 is a timing chart showing a waveform of a voltage applied to a pixel in the liquid crystal device.
FIG. 15 is a block diagram showing an electrical configuration of a liquid crystal device according to a second embodiment of the present invention.
FIG. 16 is a block diagram showing a configuration of a control circuit in the liquid crystal device.
FIG. 17 is a timing chart showing a voltage waveform of a scanning signal by the scanning line driving circuit of the liquid crystal device.
FIG. 18 is a block diagram showing a configuration of a data voltage generation circuit in the liquid crystal device.
FIG. 19 is a timing chart for explaining the operation in the gradation display mode in the liquid crystal device.
FIG. 20 is a timing chart for explaining an operation in a binary display mode in the liquid crystal device.
FIG. 21 is a block diagram showing a schematic configuration of an electronic apparatus to which the liquid crystal device according to the first to third embodiments is applied.
FIG. 22 is a perspective view showing a configuration of a mobile phone as an example of an electronic apparatus to which the liquid crystal device is applied.
[Explanation of symbols]
100, 102, 104 ... LCD panel
116 …… Pixel
118 …… Liquid crystal layer
120 …… TFT
212 …… Data line
220 …… TFD
250 …… Data line driving circuit
312: Scan line
350 …… Scanning line drive circuit
400, 404 …… Control circuit
500, 502, 504... Drive voltage forming circuit
2504 …… Display data RAM
4002 …… Low frequency oscillation circuit
4004 …… High frequency oscillation circuit
4008... Gradation control signal generation circuit
4012a, 4012b... Control signal generation circuit

Claims

A high-frequency oscillation circuit that oscillates a high-frequency clock signal; a low-frequency oscillation circuit that oscillates a first low-frequency clock signal having a frequency lower than that of the high-frequency clock signal; and a plurality of scanning lines and a plurality of data lines A driving method of an electro-optical device for driving pixels provided corresponding to each intersection of
In a predetermined first case, the oscillation by the low-frequency oscillation circuit is stopped, and a signal for defining a horizontal scanning period is generated based on the second low-frequency clock signal generated by dividing the high-frequency clock signal In addition, a data signal to a pixel provided corresponding to the intersection with the selected scanning line is generated based on the high-frequency clock signal so as to correspond to the gradation of the pixel, and corresponds to the pixel. While supplying via data line to
In a second case different from the first case, the oscillation by the high-frequency oscillation circuit is stopped, a signal defining a horizontal scanning period is generated based on the first low-frequency clock signal, and the pixel A data signal is generated based on the first low-frequency clock signal so as to correspond to either on display or off display, and is supplied via a data line corresponding to the pixel. A driving method of the electro-optical device.

The first case is a case where gradation display is performed in the pixel.
The method of driving an electro-optical device according to claim 1, wherein the second case is a case of performing a binary display in which either on display or off display is performed in the pixel.

When performing the gradation display, a gradation control signal for performing the gradation display is generated from the high-frequency clock signal, and the data signal is generated according to the gradation control signal,
The method of driving an electro-optical device according to claim 2, wherein generation of the gradation control signal is stopped when the binary display is performed.

When shifting from the gradation display to the binary display, after a predetermined period has elapsed after starting the oscillation by the low frequency oscillation circuit, the oscillation by the high frequency oscillation circuit is stopped,
When shifting from the binary display to the gradation display, the oscillation by the low-frequency oscillation circuit is stopped when a predetermined period has elapsed after the oscillation by the high-frequency oscillation circuit is started. The driving method of the electro-optical device according to claim 2.

The method of driving an electro-optical device according to claim 2, wherein when only a part of pixels is set as a display area, the binary display is forcibly performed in pixels belonging to the display area.

An electro-optical device provided with a pixel corresponding to each intersection of a plurality of scanning lines and a plurality of data lines,
A high-frequency oscillation circuit for oscillating a high-frequency clock signal;
A low-frequency oscillation circuit that oscillates a first low-frequency clock signal having a lower frequency than the high-frequency clock signal;
In a predetermined first case, an instruction to stop the oscillation by the low-frequency oscillation circuit is given, while in a second case different from the first case, an instruction to give an instruction to stop the oscillation by the high-frequency oscillation circuit. Circuit,
About scanning signal
In the first case, the high frequency clock signal is generated based on the second low frequency clock signal generated by dividing the high frequency clock signal,
Generating in the second case based on the first low frequency clock signal;
A scanning line driving circuit for sequentially supplying the scanning lines;
A scanning line selected by supplying the scanning signal, and a data signal to a pixel provided corresponding to the intersection with the scanning line,
In the first case, it is generated based on the high frequency clock signal so as to correspond to the gradation of the pixel,
In the second case, it is generated based on the first low-frequency clock signal so as to correspond to either on display or off display, and is supplied via the data line corresponding to the pixel, respectively. An electro-optical device comprising: a data line driving circuit.

The first case is a case where gradation display is performed in the pixel.
The electro-optical device according to claim 6, wherein the second case is a case where binary display is performed with either on display or off display in the pixel.

A gradation control signal generation circuit for generating a gradation control signal for performing the gradation display from the high-frequency clock signal;
When performing the gradation display, the data line driving circuit generates the data signal according to the gradation control signal,
The indication circuit, when performing the binary display, instructs the stop of the generation of the gradation control signal by the gradation control signal generation circuit together with the stop of the oscillation by the high-frequency oscillation circuit. 8. The electro-optical device according to 7.

The indicating circuit is
When shifting from the gradation display to the binary display, after a predetermined period has elapsed after instructing the start of oscillation by the low-frequency oscillation circuit, the stop of oscillation by the high-frequency oscillation circuit is instructed. on the other hand,
When shifting from the binary display to the gradation display, if a predetermined period has elapsed after instructing the start of oscillation by the high frequency oscillation circuit, the stop of oscillation by the low frequency oscillation circuit is instructed. The electro-optical device according to claim 7.

The electro-optical device according to claim 7, wherein when only a part of the pixels is used as a display area, the pixels belonging to the display area are forcibly set to the binary display.

The data line driving circuit includes:
A memory having a region corresponding to the pixel;
In the scanning period, during the period of scanning the display area, the display data is read from the memory correspondingly, and a data signal corresponding to either on display or off display is generated based on the display data. While
The electro-optical device according to claim 10, wherein reading from the memory is stopped correspondingly during a period in which the display area is not scanned.

The electro-optical device according to claim 6, wherein the pixel is driven by a switching element.

An electronic apparatus comprising the electro-optical device according to claim 6.