JP3985191B2

JP3985191B2 - Phase locked loop circuit

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Publication number: JP3985191B2
Application number: JP2002255642A
Authority: JP
Inventors: 宏幸石橋; 敬小澤; 明宮澤
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2007-10-03
Anticipated expiration: 2022-08-30
Also published as: JP2004096470A

Description

【０００１】
【発明の属する技術分野】
本発明は、位相ロックドループ（PLL=Phase Locked Loop）回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、発振器が出力する信号と、基準信号との位相差がゼロになるように帰還制御を行う回路である。ＰＬＬ回路は、例えば、分周器を内蔵するＰＬＬ−ＩＣ（Integrated Circuit）と、ＶＣＯと、周波数２逓倍回路と、濾波器と、発振器とから構成されている。
【０００３】
上記構成のＰＬＬ回路のＰＬＬ−ＩＣは、周波数２逓倍回路から出力される帰還信号を分周した信号と、発振器から供給される基準クロックを分周した信号との位相差を検出し、検出した位相差に対応する電圧を持つ位相差信号を出力する。ＶＣＯは、位相差信号の電圧により定まる周波数で発振して信号を生成し、このＰＬＬ回路の出力端と周波数２逓倍回路とに出力する。周波数２逓倍回路は、ＶＣＯの発振周波数の２倍の周波数、を有する帰還信号を生成し、濾波器に出力する。濾波器は帰還信号に含まれている高調波成分等のノイズ成分を減衰させてＰＬＬ−ＩＣに出力する。帰還信号がＰＬＬ−ＩＣに供給されることにより、ＰＬＬ−ＩＣはＶＣＯをフィードバック制御して発振周波数を変化させる。
【０００４】
【発明が解決しようとする課題】
上記構成のＰＬＬ回路では、ＰＬＬ−ＩＣに内蔵された分周器の分周比を変更すれば、ＰＬＬ回路の出力信号の周波数を変更することができる。しかしながら、ＰＬＬ回路の出力信号の周波数を広範囲で変更すると、帰還信号が濾波器を通過できなくなって発振しなくなったり、帰還信号中の高調波成分等のノイズ成分が減衰されずに濾波器を通過してＰＬＬ−ＩＣに供給されて、このＰＬＬ回路が誤動作する場合があった。このように、従来の可変周波数型のＰＬＬ回路は、周波数を安定して広範囲で変更することが困難であった。
【０００５】
本発明は上記実状に鑑みてなされたもので、出力信号の周波数を安定して変更することができる位相ロックドループ回路を提供することを目的とする。
また、本発明は、出力信号の周波数を広範囲で変える（広帯域化する）ことができる位相ロックドループ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記の課題を解決するため、本発明の観点に係る位相ロックドループ回路は、
基準クロックを生成する基準クロック生成手段と、
帰還信号を受け、該帰還信号と前記基準クロックとの位相差を検出し、検出した位相差によって定まる信号レベルを有する位相差信号を生成する位相差検出手段と、
前記位相差信号を受け、該位相差信号の信号レベルによって定まる周波数を基本周波数とする電気信号を発生させる可変周波数発振部と、
前記可変周波数発振部から出力された電気信号を濾波して前記帰還信号を生成する濾波部と、
から構成される位相ロックドループ回路であって、
前記濾波部は、前記電気信号の基本周波数が通過帯域に含まれるように、前記位相差信号の信号レベルに従って該通過帯域を変動させ、該電気信号のうち基本周波数成分を通過させノイズ成分を減衰することを特徴とする。
このような構成を採用することにより、出力信号の周波数を広範囲で変えることができる位相ロックドループ回路を提供することが可能となる。
【０００７】
前記可変周波数発振部は、前記位相差検出手段が生成した位相差信号を入力し、該位相差信号の信号レベルによって定まる周波数で発振して発振信号を出力する発振信号生成部と、該発振信号生成部が出力した発振信号を入力し、該発振信号の周波数を逓倍した周波数を基本周波数とする電気信号を前記濾波部に出力する逓倍部と、から構成され、
前記濾波部は、前記電気信号に含まれている低調波成分および高調波成分を減衰するように、前記位相差信号の信号レベルに従って前記通過帯域を変動させてもよい。
【０００８】
前記位相ロックドループ回路は、前記電気信号の基本周波数が前記濾波部の通過帯域に含まれるように、前記位相差信号の信号レベルを調整して該濾波部に供給する信号レベル調整手段をさらに備えてもよい。
【０００９】
前記信号レベル調整手段は、基準信号を出力する基準信号出力手段と、
前記基準信号と前記位相差信号との信号レベルの差を検出し、検出した信号レベルを有する差信号を生成して前記濾波部に供給する差信号出力手段と、
から構成されてもよい。
【００１０】
前記濾波部は、通過帯域を変動させることが可能な範囲がそれぞれ異なる複数のフィルタから構成され、
前記信号レベル調整手段は、前記複数のフィルタのうちの少なくとも１つのフィルタに該位相差信号を供給し、前記少なくとも１つのフィルタが前記電気信号に含まれる基本周波数成分を通過させるように該少なくとも１つのフィルタの通過帯域を調整させるものであってもよい。
【００１１】
前記濾波部は、前記位相差信号の信号レベルに基づいて容量が変化する可変容量素子を備え、該可変容量素子の容量を変化させることにより通過帯域を変動させてもよい。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係る位相ロックドループ（Phase Locked Loop=PLL）回路について、図１〜図４を参照して詳細に説明する。
【００１３】
（第１の実施の形態）
この実施の形態のＰＬＬ回路は、図１に示すように、ＰＬＬ−ＩＣ（Integrated Circuit）１０と、濾波部１１と、電圧制御発振器（Voltage Controlled Oscillator=VCO）１２と、ダブラ回路（周波数２逓倍回路）１３と、濾波部１４と、基準周波数発振器（Voltage Controlled Xtal Oscillator=VCXO）１５と、マイクロコンピュータ（マイコン）１６とから構成されている。
このＰＬＬ回路は、ＰＬＬ−ＩＣ１０と、濾波部１１と、ＶＣＯ１２と、ダブラ回路１３と、濾波部１４とが相まって、フィードバック制御系を構成する回路である。
【００１４】
ＰＬＬ−ＩＣ１０は、このＰＬＬ回路の発振周波数を可変制御するための回路であり、図２に示すように、プログラマブルカウンタ１０１，１０２と位相比較器１０３と、チャージポンプ１０４とを内蔵している。
プログラマブルカウンタ１０１は、マイコン１６が出力するデータＤ１が示す分周比で、濾波部１４が出力する帰還信号Ｓ１を分周し、分周して得た信号Ｓ１１を位相比較器１０３に出力する。
【００１５】
一方、プログラマブルカウンタ１０２は、マイコン１６が出力するデータＤ２が示す分周比で、ＶＣＸＯ１５が出力する基準クロックＳ２を分周し、分周して得た信号Ｓ２２を位相比較器１０３に出力する。
【００１６】
位相比較器１０３は、分周して得た信号Ｓ１１とＳ２２との位相差を検出し、その位相差に対応する電圧を持つ位相差信号Ｓ３をチャージポンプ１０４に出力する。
【００１７】
チャージポンプ１０４は、位相差信号Ｓ３の信号レベルを昇圧して、ＶＣＯ１２の発振周波数を制御する信号レベルを有する位相差信号Ｓ３ａを濾波部１１に出力する。
【００１８】
図１に示す濾波部１１は、例えば、平滑回路やローパスフィルタから構成され、位相差信号Ｓ３ａを平滑し、前述の信号Ｓ１１とＳ２２との位相差に応じて変化する電圧Ｖvを有する平滑化位相差信号Ｓ４をＶＣＯ１２の発振周波数制御端子Ｔocと、濾波部１４の中心周波数制御端子Ｔccとに供給する。
【００１９】
ＶＣＯ１２は、可変容量ダイオードを備える発振器から構成される。ＶＣＯ１２は、可変容量ダイオードの容量を発振周波数制御端子Ｔocに印加される電圧Ｖvに従って変更することにより、図３に示すように、電圧Ｖvによって定まる周波数ｆvで発振して発振信号Ｓ５を生成し、このＰＬＬ回路の出力端Ｔｏｕｔとダブラ回路１３とに出力する。
【００２０】
ダブラ回路１３は、図３に示すように、ＶＣＯ１２の発振周波数ｆvの２倍の周波数２・ｆvを有する発振信号Ｓ６を生成し、濾波部１４に出力する。
【００２１】
図１の濾波部１４は、例えば、コイルと可変容量素子とを備えたバンドパスフィルターから構成され、中心周波数制御端子Ｔccに印加される電圧に基づいて可変容量素子の容量が変化することにより、通過帯域が変動するようになっている。従って、濾波部１４は、中心周波数制御端子Ｔccに供給される平滑化位相差信号Ｓ４の電圧Ｖvに従って、可変容量素子の容量が変化し、通過帯域を周波数領域の上下に移動する。具体的には、濾波部１４は、中心周波数制御端子Ｔccに印加される電圧Ｖvによって定まるＶＣＯ１２の発振周波数ｆvの２倍の周波数２・ｆvの位置に、その通過帯域の中心周波数ｆcを移動し、ダブラ回路１３からの発振信号Ｓ６を濾波し、濾波して得た帰還信号Ｓ１をプログラマブルカウンタ１０１に供給する。
【００２２】
ＶＣＸＯ１５は、例えば水晶発振器から構成され、基準クロックＳ２をプログラマブルカウンタ１０２に出力する。
【００２３】
マイコン１６は、このＰＬＬ回路の出力信号の周波数が外部から指示されると、その周波数を得るために必要となるプログラマブルカウンタ１０１，１０２の分周比を求める。マイコン１６は、求めた分周比の値を示すデータＤ１、Ｄ２をそれぞれプログラマブルカウンタ１０１，１０２にセットする。
【００２４】
次に、上記構成のＰＬＬ回路の動作について、図１〜図４を参照して説明する。
図２に示すプログラマブルカウンタ１０１は、濾波部１４が出力する帰還信号Ｓ１を、マイコン１６によりセットされたデータＤ１が示す分周比で分周して信号Ｓ１１を生成し、位相比較器１０３に出力する。
【００２５】
プログラマブルカウンタ１０２は、ＶＣＸＯ１５が出力する基準クロックＳ２を、マイコン１６によりセットされたデータＤ２が示す分周比で分周して信号Ｓ２２を生成し、位相比較器１０３に出力する。
【００２６】
位相比較器１０３は、信号Ｓ１１と信号Ｓ２２との位相差を求め、求めた位相差に応じた電圧を持つ位相差信号Ｓ３を生成してチャージポンプ１０４に出力する。
【００２７】
チャージポンプ１０４は、位相差信号Ｓ３の電圧レベルを変換して位相差信号Ｓ３ａを生成して濾波部１１に出力する。
【００２８】
図１に示す濾波部１１は、位相差信号Ｓ３ａを平滑して、信号Ｓ１１と信号Ｓ２２との位相差に対応する電圧Ｖvを有する平滑化位相差信号Ｓ４を生成し、ＶＣＯ１２と濾波部１４とに出力する。
【００２９】
ＶＣＯ１２は、図３に示すように、発振周波数制御端子Ｔocに供給される平滑化位相差信号Ｓ４の電圧Ｖvにより定まる周波数ｆvで発振して発振信号Ｓ５を生成し、このＰＬＬ回路の出力端Ｔｏｕｔとダブラ回路１３とに出力する。
【００３０】
図１に示すダブラ回路１３は、図３に示すように、ＶＣＯ１２の発振周波数の２倍の周波数を有する発振信号Ｓ６を生成し、濾波部１４に出力する。
【００３１】
濾波部１４は、平滑化位相差信号Ｓ４の電圧Ｖvに基づいて通過帯域を変更する。
【００３２】
具体的に説明すると、濾波部１４は、中心周波数制御端子Ｔccに供給される平滑化位相差信号Ｓ４の電圧Ｖvに従って、通過帯域の中心周波数ｆcが、ＶＣＯ１２の発振周波数の２倍の２・ｆvに一致するように、通過帯域を周波数領域上で移動・設定する。これにより、図４に示すように、ダブラ回路１３から出力される発振信号Ｓ６に含まれる複数の周波数成分のうち、ＰＬＬ−ＩＣ１０で分周・位相比較の対象となる周波数２・ｆvの成分は濾波部１４を通過し、ＰＬＬ−ＩＣ１０の誤動作の原因となるノイズ成分（２・ｆvより低い周波数成分（特に周波数ｆvの成分）及び２・ｆvより高い周波数成分（特に周波数３・ｆvの成分））は減衰する。
【００３３】
このように、濾波部１４は、発振信号Ｓ６の基本周波数２・ｆvの変化にかかわらず、通過帯域の中心周波数ｆcを基本周波数２・ｆvに一致させ、基本周波数成分を通過させ、ノイズ成分を減衰する。濾波部１４は、発振信号Ｓ６を濾波して得た帰還信号Ｓ１をプログラマブルカウンタ１０１に供給する。
【００３４】
図２に示すプログラマブルカウンタ１０１は、帰還信号Ｓ１を分周して信号Ｓ１１を生成し、位相比較器１０３に出力する。一方、プログラマブルカウンタ１０２は、基準クロックＳ２を分周して信号Ｓ２２を生成し、位相比較器１０３に出力する。
【００３５】
位相比較器１０３は、上述したように帰還信号Ｓ１を分周して得た信号Ｓ１１と、基準クロックＳ２を分周して得た信号Ｓ２２との位相差を求める。信号Ｓ１１の位相が、信号Ｓ２２の位相よりも進んでいる場合には、位相比較器１０３は位相差信号Ｓ３の電圧を低下させる。すると、平滑化位相差信号Ｓ４の電圧Ｖvも低下し、ＶＣＯ１２の発振周波数ｆvは低下する。ＶＣＯ１２の発振周波数ｆvの低下に伴って、ＶＣＯ１２の発振信号Ｓ５の位相が遅れ、発振信号Ｓ５の位相を基にした帰還信号Ｓ１の位相も遅れ、基準クロックＳ２との位相差がゼロに近づく。
【００３６】
一方、信号Ｓ１１の位相が、信号Ｓ２２の位相よりも遅れている場合、位相比較器１０３は位相差信号Ｓ３の電圧を上昇させる。すると、平滑化位相差信号Ｓ４の電圧Ｖｖも上昇し、ＶＣＯ１２の発振周波数ｆvは上昇する。ＶＣＯ１２の発振周波数ｆvの上昇に伴って、ＶＣＯ１２の発振信号Ｓ５の位相が進み、発振信号Ｓ５の位相を基にした帰還信号Ｓ１の位相も進み、基準クロックＳ２との位相差がゼロに近づく。
【００３７】
このような動作を繰り返すことにより、ＰＬＬ回路は、帰還信号Ｓ１を分周して得た信号Ｓ１１の位相と、基準クロックＳ２を分周して得た信号Ｓ２２の位相とが一致するように、ＶＣＯ１２をフィードバック制御する。
【００３８】
以上説明したように、この実施の形態のＰＬＬ回路の濾波部１４は、通過帯域の中心周波数ｆcと、ダブラ回路１３の出力する発振信号Ｓ６の基本周波数とを一致させる。このため、濾波部１４は発振信号Ｓ６の周波数が変化してもＰＬＬ−ＩＣ１０の動作に必要な周波数成分を通過させ、ＰＬＬ−ＩＣ１０の誤動作の原因となるノイズ成分を減衰させる。従って、このＰＬＬ回路は、出力信号の周波数を安定して広範囲で変えることができる。
【００３９】
（第２の実施の形態）
第１の実施の形態では、図３に示すように、平滑化位相差信号Ｓ４の電圧Ｖvの変化に対する、ダブラ回路１３の発振信号Ｓ６の基本周波数ｆｂの変化の特性と、濾波部１４の通過帯域の中心周波数ｆcの変化の特性とが一致する場合を例に説明した。しかし、一般的には、平滑化位相差信号Ｓ４の電圧Ｖvの変化に対するダブラ回路１３の発振信号Ｓ６の基本周波数ｆｂの変化と、濾波部１４の通過帯域の中心周波数ｆcの変化とは異なる特性を示す。このような場合には、図１の回路構成のままでは、図５に示すように、濾波部１４の通過帯域の中心周波数ｆｃと発振信号Ｓ６の基本周波数ｆｂとの間にずれが生じ、適切な帰還信号Ｓ１が得られない。
【００４０】
そこで、このような場合には、図６に示すように、図１のＰＬＬ回路に、補償回路１７を追加して、濾波部１４の中心周波数制御端子Ｔccに供給される電圧を調整することにより、通過帯域の中心周波数ｆｃを発振信号Ｓ６の基本周波数ｆｂに一致させればよい。
【００４１】
以下、補償回路１７として抵抗分圧回路を使用する実施の形態を説明する。
抵抗分圧回路から構成される補償回路１７は、図５に示すように、平滑化位相差信号Ｓ４の電圧Ｖvの単位変化に対するダブラ回路１３の発振信号Ｓ６の基本周波数ｆｂの変化よりも、中心周波数制御端子Ｔccに印加される電圧の単位変化に対する濾波部１４の通過帯域の中心周波数ｆcの変化が大きい場合に適用可能である。
【００４２】
抵抗分圧回路は、例えば、図７に示すように抵抗Ｒ１と抵抗Ｒ２とから構成され、入力電圧Ｖvを分圧して、Ｒ２・Ｖv／（Ｒ１＋Ｒ２）の電圧を持つ信号Ｓ７を濾波部１４の中心周波数制御端子Ｔccに供給する。濾波部１４は、信号Ｓ７の電圧Ｒ２・Ｖv／（Ｒ１＋Ｒ２）に従って通過帯域の中心周波数を変更する。
【００４３】
抵抗Ｒ１とＲ２とは、図５に示すように、平滑化位相差信号Ｓ４の電圧がVvの時にダブラ回路１３が出力する発振信号Ｓ６の基本周波数ｆｂを２・ｆvとし、かつ、濾波部１４の通過帯域の中心周波数ｆｃが２・ｆｖとなるときに中心周波数制御端子Ｔccに印加すべき電圧をｋ・Ｖv（ｋは１より小さい定数）とすると、Ｒ２／（Ｒ１＋Ｒ２）＝ｋとなる値に設定される。
【００４４】
例えば、図５において、中心周波数制御端子Ｔccに印加される電圧の変化に対する濾波部１４の通過帯域の中心周波数ｆｃの変化の傾きと、発振周波数制御端子Ｔocに印加される電圧の変化に対するダブラ回路１３の発振信号Ｓ６の基本周波数ｆｂの変化の傾きとが、２：１に相当する場合には、抵抗Ｒ１：Ｒ２＝１：１とし、傾きが３：２に相当する場合には、抵抗Ｒ１：Ｒ２＝１：２とすればよい。
【００４５】
このような補償回路１７を追加することにより、濾波部１４の通過帯域の中心周波数ｆｃと発振信号Ｓ６の基本周波数ｆｂとのずれを解消して、適切な帰還信号Ｓ１を得ることができる。
【００４６】
（第２の実施の形態の変形例１）
なお、ｋ＞１の場合には、補償回路１７により、濾波部１１の出力する平滑化位相差信号Ｓ４をそのままＶＣＯ１２の発振周波数制御端子Ｔocに供給し、一方、平滑化位相差信号Ｓ４の電圧Vvを増幅器等でｋ倍に増幅して、濾波部１４の中心周波数制御端子Ｔccに供給すればよい。
【００４７】
（第２の実施の形態の変形例２）
図８に示すように、濾波部１１の平滑化位相差信号S４の電圧Vvがオフセットを有しており、一方、濾波部１４の通過帯域の中心周波数ｆｃが、中心周波数制御端子Ｔccに印加される電圧に対して線形に変化するような場合がある。このような場合には、例えば、図９に示すように、濾波部１１から出力される平滑化位相差信号Ｓ４の電圧と基準電圧Ｖ１との差分を求め、これを増幅（増幅率ｋは１以上でも、１以下でもよい）して、濾波部１４の中心周波数制御端子Ｔccに供給することも可能である。
【００４８】
（第２の実施の形態の変形例３）
補償回路１７をマイクロコンピュータで構成し、ダブラ回路１３が出力する発振信号Ｓ６の基本周波数ｆｂの任意の変化に対応して、濾波部１４の通過帯域の中心周波数ｆｃを変化させるように、濾波部１４の中心周波数制御端子Ｔccに供給する電圧を適宜変更するようにしてもよい。
【００４９】
この場合、補償回路１７を構成するマイクロコンピュータは、図１０に示すような、ＶＣＯ１２の発振周波数制御端子Ｔocへの印加電圧に対するダブラ回路１３が出力する発振信号Ｓ６の基本周波数ｆｂの変化の特性と、濾波部１１の中心周波数制御端子Ｔccに印加される電圧に対する濾波部１４の通過帯域の中心周波数ｆｃの変化の特性とを予め、関数、テーブルなどの形式に記憶しておく。
【００５０】
マイクロコンピュータは、平滑化位相差信号Ｓ４の電圧VvをＡ／Ｄ（アナログ・デジタル）変換により取り込み、その電圧Ｖvにより得られるダブラ回路１３の発振信号Ｓ６の基本周波数ｆｂを、記憶データより求める。次に、濾波部１４の通過帯域の中心周波数をｆｂとするために、中心周波数制御端子Ｔccに印加すべき電圧を記憶情報より求める。マイクロコンピュータは、求めた電圧をＤ／Ａ変換して、濾波部１４の中心周波数制御端子Ｔccに印加する。
【００５１】
このような構成とすれば、平滑化位相差制御信号Ｓ４の電圧Ｖvに対するダブラ回路１３の発振信号Ｓ６の周波数の変化と中心周波数制御端子Ｔccに印加される電圧に対する濾波部１４の通過帯域の中心周波数ｆｃの変化とが、比例関係に相当しない場合等でも、ダブラ回路１３が出力する発振信号Ｓ６の基本周波数ｆｂと、濾波部１４の通過帯域の中心周波数ｆｃとをほぼ一致させ、ノイズ成分を減衰することができる。
【００５２】
（第３の実施の形態）
通常、１つのフィルタ素子の通過帯域の中心周波数ｆcを変更できる範囲には限界がある。このため、濾波部１４を１つのフィルタ素子で構成すると、ＰＬＬ回路の発振周波数を変更できる範囲が制限されてしまう。このような場合には、中心周波数ｆｃを変更する範囲が異なる複数のバンドパスフィルタで濾波部１４を構成し、ダブラ回路１３の出力発振信号の周波数に応じてバンドパスフィルタを切り替えて使用するとよい。
【００５３】
この場合には、このＰＬＬ回路は、例えば図１１に示す構成を有する。図１１に示すＰＬＬ回路は、濾波部１４とスイッチ（ＳＷ）２０とマイコン２１とを除いて、図１の構成と同じ構成を有する。濾波部１４は、図１２に示すように、通過帯域を変更可能な範囲がそれぞれ異なるバンドパスフィルタ１４ａとバンドパスフィルタ１４ｂとから構成される。
【００５４】
バンドパスフィルタ１４ａ、１４ｂは、互いに並列に配置されている。これらのバンドパスフィルタ１４ａ、１４ｂは、コイルと、可変容量素子とから構成され、通過帯域の中心周波数をマイコン２１から供給される信号Ｓ１０に従って変えることができる。以下の例では、図１２に示すように、バンドパスフィルタ１４ａが周波数ｆ１〜ｆ２，バンドパスフィルタ１４ｂが周波数ｆ２〜ｆ３の範囲で通過帯域とその中心周波数を変更できるものとする。なお、ｆ３＞ｆ２＞ｆ１とする。
ＳＷ２０は、マイコン２１の制御に基づいて、発振信号Ｓ６をバンドパスフィルタ１４ａまたはバンドパスフィルタ１４ｂに供給する。
【００５５】
マイコン２１には、平滑化位相差信号Ｓ４の電圧Ｖvの変化に対するダブラ回路１３の発振信号Ｓ６の基本周波数の変化の特性、各バンドパスフィルタ１４ａ，１４ｂの中心周波数制御端子Ｔccに印加される電圧に対する通過帯域の変化の特性などの情報が予め登録されている。
【００５６】
マイコン２１は、平滑化位相差信号Ｓ４の電圧Ｖvから、ダブラ回路１３の発振信号Ｓ６の基本周波数を判別する。次に、判別した周波数が、バンドパスフィルタ１４ａの通過帯域制御範囲に属すか、バンドパスフィルタ１４ｂの通過帯域制御範囲に属すかを判別する。
【００５７】
マイコン２１は、属すと判別されたバンドパスフィルタ１４ａ又は１４ｂに発振信号Ｓ６を供給するようにＳＷ２０に指示する。
さらに、マイコン２１は、選択したバンドパスフィルタ１４ａ又は１４ｂの通過帯域の中心周波数ｆcが、発振信号Ｓ６の基本周波数に一致するように、選択したバンドパスフィルタ１４ａ又は１４ｂの中心周波数制御端子Ｔccに制御電圧を印加する。
【００５８】
選択されたバンドパスフィルタ１４ａ又は１４ｂは、マイコン２１から中心周波数制御端子Ｔccに印加される制御電圧に従って、その通過帯域をシフトして、発振信号Ｓ６を濾波し、帰還信号Ｓ１を生成する。
【００５９】
このように、通過帯域を変更可能な周波数範囲が異なる複数のバンドパスフィルタを切り替えて使用することにより、濾波部１４が通過帯域を変更できる範囲を、単一のフィルタ素子を使用する場合よりも広くすることができる。
【００６０】
なお、本実施の形態において、濾波部１４を構成するバンドパスフィルタの数は２つに限定されず、３以上でもよい。この場合には、通過帯域を変更可能な範囲が異なる３以上のフィルタ素子から構成されてもよい。この場合も、ダブラ回路１３の発振信号Ｓ６の基本周波数ｆbを通過可能なフィルタ素子を選択して、発振信号Ｓ６を供給し、また、その通過帯域の中心周波数が基本周波数ｆbに一致するように、制御すればよい。
【００６１】
なお、この発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
【００６２】
例えば、上記説明では、可変容量素子を使用するフィルタを使用する実施の形態を説明したが、フィルタの構成は任意であり、インダクタンスを可変制御する構成であってもよい。
【００６３】
さらに、上記実施の形態においては、ＰＬＬ−ＩＣ１０内で、分周比を制御することにより、ＰＬＬ回路の発振周波数を変更する例を説明した。しかし、これに限定されず、例えば、図１に示すＶＣＸＯ１５の発振周波数を制御することにより、ＰＬＬ回路の発振周波数を制御することも可能である。この場合には、ＶＣＸＯ１５の発振周波数に応じて定まるダブラ回路１３の発振信号Ｓ６の基本周波数ｆbに、濾波部１４の通過帯域の中心周波数ｆcを一致させる。
【００６４】
また、上記実施の形態においては、ダブラ回路１３の発振信号Ｓ６の基本周波数ｆbと、濾波器１４の通過帯域の中心周波数ｆcを一致させたが、基本周波数ｆbの信号成分が濾波器１４を通過し、他の信号成分（ノイズ成分）が濾波器１４で減衰するならば、基本周波数ｆbと中心周波数ｆcとがずれていてもかまわない。
さらに、濾波部１４として、バンドパスフィルタを使用する実施の形態を示したが、高調波ノイズのみが大きな問題となる場合にはローパスフィルタを使用し、低調波ノイズのみが大きな問題となる場合にはハイパスフィルタを使用する等してもよい。
上記実施の形態においては、位相差信号に対応する周波数の発振信号を生成するための回路として、ＶＣＯ１２とダブラ回路１３とから構成される発振回路を使用したが、ＶＣＯだけを使用することも可能である。また、ダブラ回路に代えて、３逓倍回路、４逓倍回路などを使用することも可能である。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、出力信号の周波数を安定して変えることができる位相ロックドループ回路を提供することが可能となる。
また、本発明によれば、出力信号の周波数を広範囲で変えることができる位相ロックドループ回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＰＬＬ回路の構成を説明するためのブロック図である。
【図２】図１のＰＬＬ−ＩＣの構成を説明するための図である。
【図３】図１のＶＣＯの特性を説明するための図である。
【図４】図４は、図１の濾波部の特性を説明するための図である。
【図５】図１のＶＣＯの発振周波数の変化の特性と、ダブラ回路の出力信号の基本周波数の変化の特性と、濾波部の通過帯域の中心周波数の変化の特性とを説明するための図である。
【図６】本発明の第２の実施の形態に係るＰＬＬ回路の構成を説明するためのブロック図である。
【図７】図６の補償回路の一例を説明するための図である。
【図８】本発明の第２の実施の形態の変形例２を説明するための図である。
【図９】本発明の第２の実施の形態の変形例２を説明するためのブロック図である。
【図１０】本発明の第２の実施の形態の変形例３を説明するための図である。
【図１１】本発明の第３の実施の形態に係るＰＬＬ回路の変形例の構成を説明するためのブロック図である。
【図１２】図１１のバンドパスフィルタが通過帯域を変更可能な範囲を説明するための図である。
【符号の説明】
１０ＰＬＬ−ＩＣ
１２ＶＣＯ
１３周波数２逓倍回路
１４濾波部
１４ａバンドパスフィルタ
１４ｂバンドパスフィルタ
１５ＶＣＸＯ
１６マイコン
１７抵抗分圧回路
１８オペアンプ
２１マイコン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase locked loop (PLL) circuit.
[0002]
[Prior art]
The PLL circuit is a circuit that performs feedback control so that the phase difference between the signal output from the oscillator and the reference signal becomes zero. The PLL circuit includes, for example, a PLL-IC (Integrated Circuit) incorporating a frequency divider, a VCO, a frequency doubler circuit, a filter, and an oscillator.
[0003]
The PLL-IC of the PLL circuit configured as described above detects and detects the phase difference between the signal obtained by dividing the feedback signal output from the frequency doubler circuit and the signal obtained by dividing the reference clock supplied from the oscillator. A phase difference signal having a voltage corresponding to the phase difference is output. The VCO oscillates at a frequency determined by the voltage of the phase difference signal, generates a signal, and outputs the signal to the output terminal of the PLL circuit and the frequency doubler circuit. The frequency doubling circuit generates a feedback signal having a frequency twice the oscillation frequency of the VCO and outputs the feedback signal to the filter. The filter attenuates noise components such as harmonic components included in the feedback signal and outputs the attenuated components to the PLL-IC. When the feedback signal is supplied to the PLL-IC, the PLL-IC changes the oscillation frequency by feedback-controlling the VCO.
[0004]
[Problems to be solved by the invention]
In the PLL circuit having the above configuration, the frequency of the output signal of the PLL circuit can be changed by changing the frequency dividing ratio of the frequency divider built in the PLL-IC. However, if the frequency of the output signal of the PLL circuit is changed over a wide range, the feedback signal will not pass through the filter and will not oscillate, or noise components such as harmonic components in the feedback signal will not pass through the filter without being attenuated. In some cases, this PLL circuit malfunctions when supplied to the PLL-IC. Thus, it is difficult for the conventional variable frequency type PLL circuit to stably change the frequency over a wide range.
[0005]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a phase-locked loop circuit capable of stably changing the frequency of an output signal.
It is another object of the present invention to provide a phase-locked loop circuit that can change the frequency of an output signal over a wide range (broadband).
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a phase-locked loop circuit according to an aspect of the present invention includes :
A reference clock generating means for generating a reference clock,
Phase difference detection means for receiving a feedback signal, detecting a phase difference between the feedback signal and the reference clock, and generating a phase difference signal having a signal level determined by the detected phase difference;
A variable frequency oscillating unit that receives the phase difference signal and generates an electrical signal having a frequency determined by a signal level of the phase difference signal as a fundamental frequency ;
A filtering unit that filters the electrical signal output from the variable frequency oscillating unit to generate the feedback signal;
A phase locked loop circuit comprising:
The filtering unit varies the pass band according to the signal level of the phase difference signal so that the fundamental frequency of the electrical signal is included in the pass band, and attenuates the noise component by passing the fundamental frequency component of the electrical signal. It is characterized by doing.
By adopting such a configuration, it is possible to provide a phase locked loop circuit capable of changing the frequency of the output signal in a wide range.
[0007]
The variable frequency oscillating unit receives the phase difference signal generated by the phase difference detecting means, oscillates at a frequency determined by the signal level of the phase difference signal, and outputs an oscillation signal; and the oscillation signal A multiplier that inputs the oscillation signal output from the generator and outputs an electrical signal having a frequency obtained by multiplying the frequency of the oscillation signal to the filtering unit.
The filter section so as to attenuate the sub-harmonic components and harmonic components contained in the electrical signal may be varied the pass band according to the signal level of the phase difference signal.
[0008]
The phase-locked loop circuit, as the fundamental frequency of the electric signal is included in the pass band of the filter section, further a signal level adjusting means for supplying the filtrate wave portion signal level adjustments to the phase difference signal You may prepare.
[0009]
The signal level adjusting means includes a reference signal output means for outputting a reference signal;
A difference signal output means for detecting a signal level difference between the reference signal and the phase difference signal, generating a difference signal having the detected signal level, and supplying the difference signal to the filtering unit;
May be configured.
[0010]
The filtering unit is composed of a plurality of filters each having a different range in which the passband can be varied,
The signal level adjusting means supplies the phase difference signal to at least one of the plurality of filters, and the at least one filter passes the fundamental frequency component included in the electrical signal. one of the band may be one cause adjusting the passage of the filter.
[0011]
The filter section includes a variable capacitance element whose capacitance varies based on the signal level of the phase difference signal may be varied a passband by Rukoto changing the capacitance of variable capacitance elements.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a phase locked loop (PLL) circuit according to an embodiment of the present invention will be described in detail with reference to FIGS.
[0013]
(First embodiment)
As shown in FIG. 1, the PLL circuit of this embodiment includes a PLL-IC (Integrated Circuit) 10, a filtering unit 11, a voltage controlled oscillator (Voltage Controlled Oscillator = VCO) 12, and a doubler circuit (frequency doubled). Circuit) 13, a filtering unit 14, a reference frequency oscillator (VCXO) 15, and a microcomputer 16.
This PLL circuit is a circuit in which a PLL-IC 10, a filtering unit 11, a VCO 12, a doubler circuit 13, and a filtering unit 14 are combined to constitute a feedback control system.
[0014]
The PLL-IC 10 is a circuit for variably controlling the oscillation frequency of the PLL circuit, and includes programmable counters 101 and 102, a phase comparator 103, and a charge pump 104 as shown in FIG.
The programmable counter 101 divides the feedback signal S1 output from the filtering unit 14 by the frequency dividing ratio indicated by the data D1 output from the microcomputer 16 and outputs a signal S11 obtained by frequency division to the phase comparator 103.
[0015]
On the other hand, the programmable counter 102 divides the reference clock S2 output from the VCXO 15 by the frequency dividing ratio indicated by the data D2 output from the microcomputer 16, and outputs the signal S22 obtained by the frequency division to the phase comparator 103.
[0016]
The phase comparator 103 detects a phase difference between the signals S11 and S22 obtained by frequency division, and outputs a phase difference signal S3 having a voltage corresponding to the phase difference to the charge pump 104.
[0017]
The charge pump 104 boosts the signal level of the phase difference signal S3 and outputs a phase difference signal S3a having a signal level for controlling the oscillation frequency of the VCO 12 to the filtering unit 11.
[0018]
The filtering unit 11 shown in FIG. 1 is composed of, for example, a smoothing circuit or a low-pass filter, smoothes the phase difference signal S3a, and has a smoothing level having a voltage Vv that changes in accordance with the phase difference between the signals S11 and S22 described above. The phase difference signal S4 is supplied to the oscillation frequency control terminal Toc of the VCO 12 and the center frequency control terminal Tcc of the filtering unit 14.
[0019]
The VCO 12 is composed of an oscillator including a variable capacitance diode. The VCO 12 changes the capacitance of the variable capacitance diode according to the voltage Vv applied to the oscillation frequency control terminal Toc, thereby generating an oscillation signal S5 by oscillating at a frequency fv determined by the voltage Vv, as shown in FIG. This is output to the output terminal Tout of the PLL circuit and the doubler circuit 13.
[0020]
As shown in FIG. 3, the doubler circuit 13 generates an oscillation signal S6 having a frequency 2 · fv that is twice the oscillation frequency fv of the VCO 12 and outputs the oscillation signal S6 to the filtering unit 14.
[0021]
The filtering unit 14 shown in FIG. 1 is composed of, for example, a band-pass filter including a coil and a variable capacitance element, and the capacitance of the variable capacitance element is changed based on the voltage applied to the center frequency control terminal Tcc. The passband varies. Accordingly, the filtering unit 14 changes the capacitance of the variable capacitance element according to the voltage Vv of the smoothed phase difference signal S4 supplied to the center frequency control terminal Tcc, and moves the pass band up and down in the frequency domain. Specifically, the filtering unit 14 moves the center frequency fc of the pass band to a position of frequency 2 · fv that is twice the oscillation frequency fv of the VCO 12 determined by the voltage Vv applied to the center frequency control terminal Tcc. The oscillation signal S6 from the doubler circuit 13 is filtered, and the feedback signal S1 obtained by filtering is supplied to the programmable counter 101.
[0022]
The VCXO 15 is composed of a crystal oscillator, for example, and outputs a reference clock S2 to the programmable counter 102.
[0023]
When the frequency of the output signal of the PLL circuit is instructed from the outside, the microcomputer 16 obtains the frequency dividing ratio of the programmable counters 101 and 102 necessary for obtaining the frequency. The microcomputer 16 sets data D1 and D2 indicating the obtained frequency division ratio values in the programmable counters 101 and 102, respectively.
[0024]
Next, the operation of the PLL circuit configured as described above will be described with reference to FIGS.
The programmable counter 101 shown in FIG. 2 divides the feedback signal S1 output from the filtering unit 14 by the frequency dividing ratio indicated by the data D1 set by the microcomputer 16 to generate the signal S11 and outputs it to the phase comparator 103. To do.
[0025]
The programmable counter 102 divides the reference clock S 2 output from the VCXO 15 by the frequency dividing ratio indicated by the data D 2 set by the microcomputer 16, generates a signal S 22, and outputs the signal S 22 to the phase comparator 103.
[0026]
The phase comparator 103 obtains a phase difference between the signal S11 and the signal S22, generates a phase difference signal S3 having a voltage corresponding to the obtained phase difference, and outputs the phase difference signal S3 to the charge pump 104.
[0027]
The charge pump 104 converts the voltage level of the phase difference signal S3 to generate the phase difference signal S3a and outputs it to the filtering unit 11.
[0028]
The filtering unit 11 shown in FIG. 1 smoothes the phase difference signal S3a to generate a smoothed phase difference signal S4 having a voltage Vv corresponding to the phase difference between the signal S11 and the signal S22, and the VCO 12 and the filtering unit 14 Output to.
[0029]
As shown in FIG. 3, the VCO 12 oscillates at a frequency fv determined by the voltage Vv of the smoothed phase difference signal S4 supplied to the oscillation frequency control terminal Toc to generate an oscillation signal S5. The output terminal Tout of this PLL circuit To the doubler circuit 13.
[0030]
The doubler circuit 13 shown in FIG. 1 generates an oscillation signal S6 having a frequency twice the oscillation frequency of the VCO 12 and outputs it to the filtering unit 14 as shown in FIG.
[0031]
The filtering unit 14 changes the passband based on the voltage Vv of the smoothed phase difference signal S4.
[0032]
More specifically, the filtering unit 14 determines that the center frequency fc of the passband is 2 · fv, which is twice the oscillation frequency of the VCO 12, in accordance with the voltage Vv of the smoothed phase difference signal S4 supplied to the center frequency control terminal Tcc. The pass band is moved / set on the frequency domain so that As a result, as shown in FIG. 4, among the plurality of frequency components included in the oscillation signal S6 output from the doubler circuit 13, the frequency 2 · fv component to be subjected to frequency division / phase comparison by the PLL-IC 10 is Noise components (frequency components lower than 2 · fv (especially components of frequency fv) and frequency components higher than 2 · fv (especially components of frequency 3 · fv) that pass through the filtering unit 14 and cause malfunction of the PLL-IC 10 ) Is attenuated.
[0033]
In this way, the filtering unit 14 makes the center frequency fc of the pass band coincide with the fundamental frequency 2 · fv regardless of the change in the fundamental frequency 2 · fv of the oscillation signal S6, passes the fundamental frequency component, and removes the noise component. Attenuates. The filtering unit 14 supplies the feedback signal S1 obtained by filtering the oscillation signal S6 to the programmable counter 101.
[0034]
The programmable counter 101 shown in FIG. 2 divides the feedback signal S 1 to generate a signal S 11 and outputs it to the phase comparator 103. On the other hand, the programmable counter 102 divides the reference clock S 2 to generate a signal S 22 and outputs the signal S 22 to the phase comparator 103.
[0035]
The phase comparator 103 obtains a phase difference between the signal S11 obtained by dividing the feedback signal S1 as described above and the signal S22 obtained by dividing the reference clock S2. When the phase of the signal S11 is ahead of the phase of the signal S22, the phase comparator 103 decreases the voltage of the phase difference signal S3. Then, the voltage Vv of the smoothed phase difference signal S4 also decreases, and the oscillation frequency fv of the VCO 12 decreases. As the oscillation frequency fv of the VCO 12 decreases, the phase of the oscillation signal S5 of the VCO 12 is delayed, the phase of the feedback signal S1 based on the phase of the oscillation signal S5 is also delayed, and the phase difference from the reference clock S2 approaches zero.
[0036]
On the other hand, when the phase of the signal S11 is delayed from the phase of the signal S22, the phase comparator 103 increases the voltage of the phase difference signal S3. Then, the voltage Vv of the smoothed phase difference signal S4 also increases, and the oscillation frequency fv of the VCO 12 increases. As the oscillation frequency fv of the VCO 12 increases, the phase of the oscillation signal S5 of the VCO 12 advances, the phase of the feedback signal S1 based on the phase of the oscillation signal S5 also advances, and the phase difference from the reference clock S2 approaches zero.
[0037]
By repeating such an operation, the PLL circuit ensures that the phase of the signal S11 obtained by dividing the feedback signal S1 matches the phase of the signal S22 obtained by dividing the reference clock S2. Feedback control of the VCO 12 is performed.
[0038]
As described above, the filtering unit 14 of the PLL circuit of this embodiment matches the center frequency fc of the passband with the fundamental frequency of the oscillation signal S6 output from the doubler circuit 13. Therefore, the filtering unit 14 allows a frequency component necessary for the operation of the PLL-IC 10 to pass even if the frequency of the oscillation signal S6 changes, and attenuates a noise component that causes a malfunction of the PLL-IC 10. Therefore, this PLL circuit can stably change the frequency of the output signal over a wide range.
[0039]
(Second Embodiment)
In the first embodiment, as shown in FIG. 3, the characteristic of the change of the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 with respect to the change of the voltage Vv of the smoothed phase difference signal S4 and the passage of the filtering unit 14 The case where the characteristics of the change in the center frequency fc of the band coincide with each other has been described as an example. However, in general, a characteristic that is different from a change in the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 with respect to a change in the voltage Vv of the smoothed phase difference signal S4 and a change in the center frequency fc of the passband of the filtering unit 14. Indicates. In such a case, with the circuit configuration of FIG. 1, as shown in FIG. 5, a deviation occurs between the center frequency fc of the pass band of the filtering unit 14 and the fundamental frequency fb of the oscillation signal S6. Cannot be obtained.
[0040]
Therefore, in such a case, as shown in FIG. 6, a compensation circuit 17 is added to the PLL circuit of FIG. 1, and the voltage supplied to the center frequency control terminal Tcc of the filtering unit 14 is adjusted. The center frequency fc of the pass band may be matched with the fundamental frequency fb of the oscillation signal S6.
[0041]
Hereinafter, an embodiment in which a resistance voltage dividing circuit is used as the compensation circuit 17 will be described.
As shown in FIG. 5, the compensation circuit 17 composed of a resistance voltage dividing circuit is centered more than the change of the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 with respect to the unit change of the voltage Vv of the smoothed phase difference signal S4. This can be applied when the change in the center frequency fc of the passband of the filtering unit 14 with respect to the unit change in the voltage applied to the frequency control terminal Tcc is large.
[0042]
For example, as shown in FIG. 7, the resistance voltage dividing circuit includes a resistor R 1 and a resistor R 2, and divides the input voltage Vv to generate a signal S 7 having a voltage of R 2 · Vv / (R 1 + R 2) of the filtering unit 14. This is supplied to the center frequency control terminal Tcc. The filtering unit 14 changes the center frequency of the passband according to the voltage R2 · Vv / (R1 + R2) of the signal S7.
[0043]
As shown in FIG. 5, the resistors R1 and R2 have the fundamental frequency fb of the oscillation signal S6 output from the doubler circuit 13 when the voltage of the smoothed phase difference signal S4 is Vv as 2 · fv, and the filtering unit 14 Assuming that the voltage to be applied to the center frequency control terminal Tcc when the center frequency fc of the passband is 2 · fv is k · Vv (k is a constant smaller than 1), R2 / (R1 + R2) = k Set to
[0044]
For example, in FIG. 5, a doubler circuit for the change in the center frequency fc of the passband of the filtering unit 14 with respect to the change in the voltage applied to the center frequency control terminal Tcc and the change in the voltage applied to the oscillation frequency control terminal Toc. When the slope of the change of the fundamental frequency fb of the 13 oscillation signals S6 corresponds to 2: 1, the resistance R1: R2 = 1: 1, and when the slope corresponds to 3: 2, the resistance R1 : R2 = 1: 2.
[0045]
By adding such a compensation circuit 17, it is possible to eliminate the deviation between the center frequency fc of the pass band of the filtering unit 14 and the fundamental frequency fb of the oscillation signal S6, and to obtain an appropriate feedback signal S1.
[0046]
(Modification 1 of the second embodiment)
When k> 1, the compensation circuit 17 supplies the smoothed phase difference signal S4 output from the filtering unit 11 to the oscillation frequency control terminal Toc of the VCO 12 as it is, while the voltage of the smoothed phase difference signal S4. Vv may be amplified k times by an amplifier or the like and supplied to the center frequency control terminal Tcc of the filtering unit 14.
[0047]
(Modification 2 of the second embodiment)
As shown in FIG. 8, the voltage Vv of the smoothed phase difference signal S4 of the filtering unit 11 has an offset, while the center frequency fc of the pass band of the filtering unit 14 is applied to the center frequency control terminal Tcc. In some cases, the voltage changes linearly with respect to the voltage. In such a case, for example, as shown in FIG. 9, the difference between the voltage of the smoothed phase difference signal S4 output from the filtering unit 11 and the reference voltage V1 is obtained and amplified (amplification factor k is 1). It is also possible to supply to the center frequency control terminal Tcc of the filtering unit 14 as described above.
[0048]
(Modification 3 of the second embodiment)
The compensation circuit 17 is configured by a microcomputer, and the filtering unit is configured to change the center frequency fc of the pass band of the filtering unit 14 in response to an arbitrary change in the fundamental frequency fb of the oscillation signal S6 output from the doubler circuit 13. The voltage supplied to the 14 center frequency control terminals Tcc may be appropriately changed.
[0049]
In this case, the microcomputer constituting the compensation circuit 17 has the characteristics of the change in the fundamental frequency fb of the oscillation signal S6 output from the doubler circuit 13 with respect to the voltage applied to the oscillation frequency control terminal Toc of the VCO 12, as shown in FIG. The characteristics of the change in the center frequency fc of the pass band of the filtering unit 14 with respect to the voltage applied to the center frequency control terminal Tcc of the filtering unit 11 are stored in advance in the form of a function, a table, or the like.
[0050]
The microcomputer takes in the voltage Vv of the smoothed phase difference signal S4 by A / D (analog / digital) conversion, and obtains the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 obtained from the voltage Vv from the stored data. Next, in order to set the center frequency of the pass band of the filtering unit 14 to fb, the voltage to be applied to the center frequency control terminal Tcc is obtained from the stored information. The microcomputer D / A converts the obtained voltage and applies it to the center frequency control terminal Tcc of the filtering unit 14.
[0051]
With such a configuration, the change in the frequency of the oscillation signal S6 of the doubler circuit 13 with respect to the voltage Vv of the smoothed phase difference control signal S4 and the center of the pass band of the filtering unit 14 with respect to the voltage applied to the center frequency control terminal Tcc. Even when the change in the frequency fc does not correspond to a proportional relationship, the fundamental frequency fb of the oscillation signal S6 output from the doubler circuit 13 and the center frequency fc of the pass band of the filtering unit 14 are substantially matched to reduce the noise component. Can be attenuated.
[0052]
(Third embodiment)
Usually, there is a limit to the range in which the center frequency fc of the pass band of one filter element can be changed. For this reason, if the filter part 14 is comprised with one filter element, the range which can change the oscillation frequency of a PLL circuit will be restrict | limited. In such a case, the filtering unit 14 may be configured by a plurality of bandpass filters having different ranges in which the center frequency fc is changed, and the bandpass filter may be switched and used in accordance with the frequency of the output oscillation signal of the doubler circuit 13. .
[0053]
In this case, the PLL circuit has a configuration shown in FIG. 11, for example. The PLL circuit shown in FIG. 11 has the same configuration as that of FIG. 1 except for the filtering unit 14, the switch (SW) 20, and the microcomputer 21. As shown in FIG. 12, the filtering unit 14 includes a bandpass filter 14a and a bandpass filter 14b having different ranges in which the passband can be changed.
[0054]
The bandpass filters 14a and 14b are arranged in parallel with each other. These band-pass filters 14 a and 14 b are composed of a coil and a variable capacitance element, and can change the center frequency of the pass band according to a signal S 10 supplied from the microcomputer 21. In the following example, as shown in FIG. 12, it is assumed that the bandpass filter 14a can change the passband and its center frequency within the frequency f1 to f2 range and the bandpass filter 14b within the frequency f2 to f3 range. Note that f3>f2> f1.
The SW 20 supplies the oscillation signal S6 to the band pass filter 14a or the band pass filter 14b based on the control of the microcomputer 21.
[0055]
The microcomputer 21 has characteristics of the change in the fundamental frequency of the oscillation signal S6 of the doubler circuit 13 with respect to the change in the voltage Vv of the smoothed phase difference signal S4, and the voltage applied to the center frequency control terminals Tcc of the bandpass filters 14a and 14b. Information such as the characteristics of the change of the pass band with respect to is previously registered.
[0056]
The microcomputer 21 determines the fundamental frequency of the oscillation signal S6 of the doubler circuit 13 from the voltage Vv of the smoothed phase difference signal S4. Next, it is determined whether the determined frequency belongs to the passband control range of the bandpass filter 14a or the passband control range of the bandpass filter 14b.
[0057]
The microcomputer 21 instructs the SW 20 to supply the oscillation signal S6 to the bandpass filter 14a or 14b determined to belong.
Furthermore, the microcomputer 21 applies the center frequency control terminal Tcc of the selected bandpass filter 14a or 14b so that the center frequency fc of the passband of the selected bandpass filter 14a or 14b matches the fundamental frequency of the oscillation signal S6. Apply control voltage.
[0058]
The selected band pass filter 14a or 14b shifts its pass band in accordance with the control voltage applied from the microcomputer 21 to the center frequency control terminal Tcc, filters the oscillation signal S6, and generates the feedback signal S1.
[0059]
In this way, by switching and using a plurality of bandpass filters having different frequency ranges in which the pass band can be changed, the range in which the filtering unit 14 can change the pass band is more than in the case of using a single filter element. Can be wide.
[0060]
In the present embodiment, the number of bandpass filters constituting the filtering unit 14 is not limited to two, and may be three or more. In this case, it may be composed of three or more filter elements having different ranges in which the pass band can be changed. In this case as well, a filter element that can pass the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 is selected and the oscillation signal S6 is supplied, and the center frequency of the pass band coincides with the fundamental frequency fb. Control.
[0061]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation and application are possible.
[0062]
For example, in the above description, the embodiment using a filter using a variable capacitance element has been described. However, the configuration of the filter is arbitrary, and a configuration in which the inductance is variably controlled may be used.
[0063]
Furthermore, in the above-described embodiment, the example in which the oscillation frequency of the PLL circuit is changed by controlling the frequency division ratio in the PLL-IC 10 has been described. However, the present invention is not limited to this. For example, the oscillation frequency of the PLL circuit can be controlled by controlling the oscillation frequency of the VCXO 15 shown in FIG. In this case, the center frequency fc of the pass band of the filtering unit 14 is matched with the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 determined according to the oscillation frequency of the VCXO 15.
[0064]
In the above embodiment, the fundamental frequency fb of the oscillation signal S6 of the doubler circuit 13 and the center frequency fc of the pass band of the filter 14 are matched, but the signal component of the fundamental frequency fb passes through the filter 14. If other signal components (noise components) are attenuated by the filter 14, the fundamental frequency fb and the center frequency fc may be shifted.
Furthermore, although the embodiment using a band-pass filter as the filtering unit 14 has been shown, when only the harmonic noise becomes a serious problem, a low-pass filter is used, and only the subharmonic noise becomes a serious problem. May use a high-pass filter.
In the above embodiment, an oscillation circuit composed of the VCO 12 and the doubler circuit 13 is used as a circuit for generating an oscillation signal having a frequency corresponding to the phase difference signal. However, only the VCO can be used. It is. Further, a triple circuit, a quadruple circuit, or the like can be used instead of the doubler circuit.
[0065]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a phase locked loop circuit that can stably change the frequency of an output signal.
Further, according to the present invention, it is possible to provide a phase locked loop circuit capable of changing the frequency of the output signal over a wide range.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining a configuration of a PLL circuit according to a first embodiment of the present invention;
FIG. 2 is a diagram for explaining the configuration of the PLL-IC in FIG. 1;
FIG. 3 is a diagram for explaining the characteristics of the VCO in FIG. 1;
FIG. 4 is a diagram for explaining the characteristics of the filtering unit in FIG. 1;
FIG. 5 is a diagram for explaining the characteristics of the change in the oscillation frequency of the VCO in FIG. 1, the characteristics of the change in the fundamental frequency of the output signal of the doubler circuit, and the characteristics of the change in the center frequency of the passband of the filtering unit; It is.
FIG. 6 is a block diagram for explaining a configuration of a PLL circuit according to a second embodiment of the present invention.
7 is a diagram for explaining an example of a compensation circuit in FIG. 6; FIG.
FIG. 8 is a diagram for explaining a second modification of the second embodiment of the present invention.
FIG. 9 is a block diagram for explaining a second modification of the second embodiment of the present invention.
FIG. 10 is a diagram for explaining a third modification of the second embodiment of the present invention.
FIG. 11 is a block diagram for explaining a configuration of a modified example of the PLL circuit according to the third embodiment of the present invention;
12 is a diagram for explaining a range in which the bandpass filter of FIG. 11 can change the passband.
[Explanation of symbols]
10 PLL-IC
12 VCO
13 Frequency doubler 14 Filter 14a Band pass filter 14b Band pass filter 15 VCXO
16 microcomputer 17 resistance voltage dividing circuit 18 operational amplifier 21 microcomputer

Claims

A reference clock generating means for generating a reference clock;
Phase difference detection means for receiving a feedback signal, detecting a phase difference between the feedback signal and the reference clock, and generating a phase difference signal having a signal level determined by the detected phase difference;
A variable frequency oscillating unit that receives the phase difference signal and generates an electrical signal having a frequency determined by a signal level of the phase difference signal as a fundamental frequency ;
A filtering unit that filters the electrical signal output from the variable frequency oscillating unit to generate the feedback signal;
A phase locked loop circuit comprising:
The filtering unit varies the pass band according to the signal level of the phase difference signal so that the fundamental frequency of the electrical signal is included in the pass band, and attenuates the noise component by passing the fundamental frequency component of the electrical signal. A phase-locked loop circuit.

The variable frequency oscillating unit receives the phase difference signal generated by the phase difference detecting means, oscillates at a frequency determined by the signal level of the phase difference signal, and outputs an oscillation signal; and the oscillation signal A multiplier that inputs the oscillation signal output from the generator and outputs an electrical signal having a frequency obtained by multiplying the frequency of the oscillation signal to the filtering unit.
The filter section so as to attenuate the sub-harmonic components and harmonic components contained in the electrical signal, to claim 1, characterized in Rukoto varying the pass band according to the signal level of the phase difference signal The phase-locked loop circuit described.

The signal level adjustment means for adjusting the signal level of the phase difference signal and supplying the signal to the filtering unit so that the fundamental frequency of the electrical signal is included in the pass band of the filtering unit. 3. The phase locked loop circuit according to 1 or 2 .

The signal level adjusting means includes a reference signal output means for outputting a reference signal;
A difference signal output means for detecting a signal level difference between the reference signal and the phase difference signal, generating a difference signal having the detected signal level, and supplying the difference signal to the filtering unit;
The phase-locked loop circuit according to claim 3, comprising:

The filtering unit is composed of a plurality of filters each having a different range in which the passband can be varied,
The signal level adjusting means supplies the phase difference signal to at least one of the plurality of filters, and the at least one filter passes the fundamental frequency component included in the electrical signal. One of the phase locked loop circuit of claim 3 passband Ru is adjusted, it is characterized by the filter.

Claim wherein the filter unit, which includes a variable capacitance element whose capacitance varies based on the signal level of the phase difference signal, and wherein the Rukoto varying the passband by Rukoto varying the capacity of the variable capacitance element The phase locked loop circuit according to any one of 1 to 5.